CN101569101A - Cmos电路和半导体器件 - Google Patents

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Abstract

本发明提供一种CMOS电路和半导体器件，在包括当使栅极和源极为相等电压时在漏极与源极之间实质上流过亚阈值电流的MOST(M)的输出级电路中，在非激活时，对该MOST(M)的栅极施加电压以使该MOST(M)的栅极和源极之间为逆偏压。即在MOST(M)为p沟道型时，对栅极施加比p型的源极高的电压，在MOST(M)为n沟道型时，对栅极施加比n型的源极低的电压。在激活时根据输入电压保持该逆偏压状态或控制为正偏压状态。从而能够实现即使阈值电压较小也能进行漏电流较小、以高速且较小的电压振幅进行工作的CMOS电路及半导体器件。

Description

CMOS电路和半导体器件
技术领域
本发明涉及低功率电路，尤其涉及将漏电流抑制得较小、并能以较小的电压来进行高速工作的CMOS(Complementary Metal-Oxide-Semiconductor：互补型金属氧化物半导体)电路。
背景技术
要实现大规模集成电路(LSI)，CMOS电路和构成该CMOS电路的MOS晶体管(MOST：Metal-Oxide-Semiconductor Transistor金属氧化物半导体晶体管)的微细化是不可或缺的。CMOS电路尤为重要。其原因在于，例如如图29所示的由n沟道MOS晶体管(Mn，以下称为nMOST)和p沟道MOS晶体管(Mp，以下称为pMOST)构成的CMOS反相器，根据输入IN的二进制信息而使任一方MOST导通、但使另一方截止，因此，不流过直流的击穿电流，从降低功耗方面看是理想的。作为对CMOS电路有记载的文献例子，有专利文献1和非专利文献1。
专利文献1：日本特开2002-319859号公报
非专利文献1：Y.Nakagome，M.Horiguchi，T.Kawahara，K.Itoh，“Review and future prospects of low-voltage RAM circuits，”IBMJ.R&D，vol.47，no.5/6，pp.525-552，Sep./Nov.2003
发明内容
但是，随着MOST的微细化，这样的CMOS电路还出现如下这样的大问题。即，通常将MOST微细化时其耐压降低，因此为了维持LSI的可靠性，必须降低其工作电压(VDD)。降低VDD对于降低LSI激活时的功耗也是极其有效的。这是由于对负载电容充放电的功率与VDD 2成正比。但是，为了即使降低VDD也要维持速度，必须减小MOST的阈值电压(VT)。这是由于MOST的驱动电流与有效栅极电压(VDD-VT)大致成正比，因此，速度与有效栅极电压大致成反比。但是，若减小VT，MOST的亚阈值(subthreshold)电流(以下称为漏电流)开始以指数函数方式地增加(例如只要VT减小0.1V，漏电流就增加1位)，这导致CMOS电路中流过直流的击穿电流，因此失去了CMOS电路的低功耗的优点。因此，由于该漏电流的问题，VT的可取值有下限。该下限值因产品规格的不同而不同，但逻辑电路中大致是0.3V左右。随之VDD的可取值也有下限。以往，为了在该VT的基础上达到实用的速度，将该VDD的下限取作0.6V左右。因此，即使MOST逐步微细化，从漏电流和速度的方面考虑，VDD不能取到更低，因此，随着微细化而MOST的可靠性降低。为了应对随着MOST等的微细化和大规模化导致的功耗的增大而降低VDD，这样可实现LSI的大规模化，但由于不能降低VDD，所以LSI的大规模化由于功耗问题而难以实现。近年来，逐渐认识到随着微细化而芯片内的VT偏差增加，为此，被指出VDD的下限随着微细化而变高，MOST的可靠性的降低和功率增大愈发严重。
本发明所要解决的问题是提供一种即使阈值电压VT较小也能使漏电流较小、以高速且较小的电压振幅进行工作的CMOS电路及半导体器件。
本发明的上述及其他目的和新特征，将通过本说明书的记载和附图而得以清楚。
简要说明本申请公开的发明中的代表性技术方案，如下所示。即，一种动态CMOS电路，在非激活时，例如对VT较小的MOST的栅极施加电压以使该MOST的栅极和源极之间为逆偏压来减少漏电流，在激活时根据输入电压保持该逆偏压状态或控制为正偏压状态，在正偏压状态下，以与该MOST的小VT相符的小电压振幅驱动负载。
一种CMOS电路或具有该CMOS电路的半导体器件，该CMOS电路包括在使栅极和源极为相等电压时会在漏极与源极之间实质上流过亚阈值电流的MOST，该MOST具有第一工作模式和第二工作模式，该第一工作模式下，在该MOST的栅极上施加与该电路的输入电压无关的恒定电压，以使该MOST的栅极和源极之间为逆偏压，在该第二工作模式下，根据该电路的输入电压保持该逆偏压状态或控制该栅极电压以使该栅极和源极之间为正偏压。或者，另一种CMOS电路或具有该CMOS电路的半导体器件，该CMOS电路包括在使栅极和源极为相等电压时会在漏极与源极之间实质上流过亚阈值电流的MOST，该MOST具有第一工作模式和第二工作模式，该第一工作模式下，在该MOST的栅极上施加与该电路的输入电压无关的恒定电压，以使该MOST的栅极和源极之间为正偏压，在该第二工作模式下，根据该电路的输入电压保持该正偏压状态或控制该栅极电压以使该栅极和源极之间为逆偏压。
根据本发明，利用逆偏压降低在截止时流过MOST的漏电流，导通时以较低的工作电压也能高速驱动负载，因此，能够在维持高速性不变的状态下实现低功耗。
附图说明
图1A是例示本说明书中使用的不同阈值电压的MOST的电路符号的说明图。
图1B是例示采用了本说明书中使用的不同阈值电压的MOST的反相器的电路符号的说明图。
图1C是表示施加于MOST的电压关系的说明图。
图2A是从原理上表示输出级电路中pMOST的本发明一例的概念图。
图2B是从原理上表示输出级电路中nMOST的本发明一例的概念图。
图3是表示MOST的阈值电压和工作电压的关系的说明图。
图4A是表示作为驱动器应用本发明的例子的小振幅输入输出CMOS动态电路和其输入电路的电路图。
图4B是图4A所示电路的工作时序图。
图5是例示可代替图4A的输入晶体管M1利用的电路的电路图。
图6A是例示可代替图4A的输入晶体管M1利用的另一电路的电路图和其时序图。
图6B是例示可代替图4A的输入晶体管M1利用的电路的电路图和其时序图。
图7A是表示驱动器应用本发明的另一例子的电路图。
图7B是图7A所示电路的工作时序图。
图8是例示可代替图7A的输入晶体管M1利用的电路的电路图。
图9A是例示可代替图7A的输入晶体管M1利用的另一电路的电路图和其工作时序图。
图9B是例示可代替图7A的输入晶体管M1利用的另一电路的电路图和其工作时序图。
图10A是例示从图4A所对应的小振幅电压工作向大振幅电压工作转换的CMOS动态电路的电路图。
图10B是例示图7A所对应的大输出振幅用电路的电路图。
图11是表示从大振幅电压工作向小振幅电压工作转换的CMOS动态电路的电路图。
图12是表示对NAND电路应用的应用例的电路图。
图13是表示对NOR电路应用的应用例的电路图。
图14是表示对电源开关应用的应用例的电路图。
图15A是表示作为反相器应用本发明的例子的小振幅输出CMOS动态电路和其输入电路的电路图。
图15B是图15A所示电路的工作时序图。
图15C是驱动图15A的预充电用pMOSTM2的栅极的电路图。
图16是例示比图15A更高速化的电路的电路图。
图17A是表示驱动器应用本发明的另一例子的电路图。
图17B是表示驱动器应用本发明的由多级反相器构成的另一例子的电路图。
图18A是例示可代替图15A的输入晶体管M1而利用的电路的电路图和工作时序图。
图18B是例示可代替图15A的输入晶体管M1而利用的另一电路的电路图和工作时序图。
图18C是例示代替图15A的输入晶体管M1而由两个MOST构成的另一电路的电路图和工作时序图。
图19A是表示作为反相器应用本发明的例子的使用负电压的小振幅输出CMOS动态电路和其输入电路的电路图。
图19B是驱动图19A的预充电用nMOSTM2的栅极的电路图。
图19C是图19A所示电路的工作时序图。
图20是例示比图19A更高速化的电路的电路图。
图21A是表示驱动器应用本发明的另一例子的电路图。
图21B是表示驱动器应用本发明的由多级反相器构成的另一例子的电路图。
图22A是例示可代替图19A的输入晶体管M1而利用的电路的电路图和工作时序图。
图22B是例示可代替图19A的输入晶体管M1而利用的另一电路的电路图和工作时序图。
图22C是例示代替图19A的输入晶体管M1而由两个MOST构成的另一电路的电路图和工作时序图。
图23A是利用了MOS电容的电路上应用本发明的反相器的电路图。
图23B是图23A的电路的工作时序图。
图24A是利用了反馈环的转换器应用本发明的电路图。
图24B表示图24A的前级电路例。
图24C是图24A的工作时序图。
图25A是选择驱动多个模块的图24A的应用例。
图25B是对NOR电路应用的应用例。
图25C是对NAND电路应用的应用例。
图26是对图15A中增加用于缓和过大电压的MOST的反相器的例子。
图27是表示小振幅电压工作和大振幅电压工作混合存在的芯片的构成例的框图。
图28A是产生各种工作电压和时钟的芯片。
图28B是使I/O电路部的电源电压产生降压电源电压的电路例。
图29是表示大振幅电压工作用CMOS电路的以往例的电路图。
附图标记的说明
IN/OUT  输入输出
DTC  电压检测器
CVP/CNV 电压转换器
IV/IVP/IVN  反相器
SW1/SW2  开关
CK1/CK1B/CK2/CK3  时钟
VDD/VSS  向芯片输出的外部电源电压
VDH/VDI/VSH/VSL/Vref  芯片内部产生的内部电源电压
bl1/bl2  电路子模块
CORE/CORE’ 内部主要电路
CKG/VC  时钟发生电路和电源电压转换器
CP  比较器
具体实施方式
以下，对输出级含有VT较小的MOST的电路、即该输出级的负载电压振幅小于该MOST的栅极的电压振幅的CMOS电路或具有该电路的半导体器件进行详细说明。
以下，作为用于说明几个实施方式的准备，图1A和图1B中示出MOST和反相器的电路符号。图1A中一并表示了VT很小(例如0V)的MOST和VT较大(如上所述，例如0.3V)的MOST。箭头表示衬底或阱，若是nMOST，则固定为最低的电压，或者控制为最低的电压，若是pMOST，固定为最高的电压，或者控制为最高的电压。另外，虚线框中表示对nMOST、pMOST分别将源极与衬底连接的情况下的电路符号。在此，VT如所公知的那样，是MOST开始导通的源极为基准的栅极电压。图1B中也一并表示组合了上述较小VT的MOST和较大VT的MOST的三种反相器(与下文中所述子反相器对应)。在以下的实施例中，在无特别记述的情况下，从芯片(后述的图28A)外部施加的与主要电路(CORE)直接关系的电源电压是VDD和VSS。例如VDD是0.9V、VSS是0V时，VDL(例如0.6V)和VSH(0.3V)是使用这些VDD和VSS而在芯片内部产生的内部电源电压。根据设计情况，如图1C的括号内所示，可以利用外部电源VDD和VSS而在芯片内部产生升压电源电压VDH和负电压VSL。例如VDD＝0.3V、VSS＝0V、VDH＝0.6V、VSL＝-0.3V等。即使如此改变电压设定，还可保持电压相互的大小关系，因此在以下的电路工作的说明中是通用的。
图2A至图2B表示本发明的概念。图中的MOST(M)必须在导通时(以下为导通时)高速驱动较大的负载电容CL(未图示)，因此其沟道宽度极其大。为了更高速化，想要使该MOST的VT尽量小。例如比上述的0.3V小很多，极端的例子中也包括耗尽型(normallyon)。但是如上所述，需要注意使VT为0.3V以下。在MOST的非导通时(以下称为截止时)，即栅极与源极之间电压(VGS)为0V时，VT为0.3V左右以下，则其漏极与源极之间开始流过亚阈值电流(以下称为漏电流)，该漏电流对VT的大小敏感，每次VT减小100mV左右，漏电流增大一位，而且，该漏电流与沟道宽度成正比。通常，在对漏电流的规格不要求特别严格的应用中，即使VT＝0V左右，也允许截止时的漏电流，但如移动设备等那样的对待机时的漏电流规格要求严格的应用中，有时不能允许那样的漏电流。若VT降低到0V以下则会出大问题。但是，实际即使减小VT，在要截止MOST的时间区越使源极与栅极之间为逆偏压越能更增大有效的VT，利用该情况能够在维持漏电流和速度不变的状态下降低工作电压VDD而实现低功耗化。这是因为如下所述，只要施加较大的逆偏压，就能降低VDD。因此，若应用本发明，能抑制输出级M的这种漏电流。
图2A是VT较小的输出级的pMOST(图中的M)应用本发明的例子。首先，说明使用高电压VDH的情况。由于是pMOST，因此若是通常的增强型(normally off)MOST，则其VT为负值，但该MOST是在使栅极和源极为相等电压时在漏极与源极之间实质上流过亚阈值电流的那样的小VT的MOST，其源极被施加较小的电压VDD。DTC是用于检测输入(IN)电压的检测器。在要截止该MOST的时间区，开关SW1导通，开关SW2截止。因此，DTC与该MOST的节点N即该MOST的栅极分开，因此，节点N与输入电压无关地预充电为比该MOST的源极电压VDD大的电压VDH。因此，在该MOST的栅极与源极之间被逆偏压VDH-VDD，则其有效的阈值电压相应变大，成为-(VDH-VDD)+VT。在该偏压条件下，要将该MOST完全截止，只要如上述那样使其有效的阈值电压VT为-0.3V以下即可。
-(VDH-VDD)+VT≤-0.3V    (1)
VDH≥(VDD+VT)+0.3V      (2)
在要导通该MOST的时间区，在开关SW1截止后，利用DTC检测至此确定的输入(IN)电压，开关SW2导通，节点N保持VDH或放电为VSS(0V)。当放电时，MOST M导通，至此输出OUT成为0V，则该输出被漏电流Ip充电为VDD。对该负载充电的速度τ与该MOST的有效栅极电压VDD+VT成反比，大致以下式表示。
τ∞1/(VDD+VT)      (3)
因此，如图3所示，在恒定为0.3V的有效栅极电压即恒定速度下，越能减小VT，则越能减小VDD，因此，可实现低功耗化。例如，使增强型MOST的VT从-0.3V逐渐减小到0V时，能够使VDD从0.6V减小到0.3V。而且，若做成耗尽型，则使VT从0V逐渐增大到0.3V时，能更进一步减小VDD。例如，若VT＝0.2V，则也可进行VDD＝0.1V的超低电压工作。要达到减小该MOST的截止时的漏电流的同时满足该条件，由式(2)可知，只要使VDH为恒定值(0.6V)以上即可。但是，随之VDH-VDD变大，即截止时施加于栅极与源极之间的电压变大，因此，如后所述，有时需要设置用于缓和过大电压的电路(图26)。在恒定的VDD下，要增大有效栅极电压来进行更高速工作，对于增强型MOST只要减小VT即可，若使用耗尽型MOST，则只要增大VT即可。当然，要抑制变得过大的漏电流，由式(2)可知，必须进一步增大VDH。
同样，图2B是在使用负电压VSL的例子中向VT较小的nMOST(图中M)应用的应用例。若使电压的极性相反，则其工作与pMOST的情况相同。即，在非选择时，M为截止。例如，该MOST的栅极被施加VSL(-0.3V)，源极被施加VSS(0V)，这是由于对VT(M)为0V的MOST逆偏压了0.3V。激活时，输入IN将该栅极电压充电为VDD(0.3V)时，M被正偏压了0.3V，流过较大的负载驱动电流In。同样，要达到可无视截止时漏电流的程度，而使VSL为负值时，成为下式(4)。
-VSL+VT≥0.3V      (4)
由于是nMOST，因此若是增强型(normally off)则其VT为正值，若是耗尽型(normally on)则其VT为负值。显然，在截止时，若增大负电压VSL，则该nMOST的VT即使减小也能截止该MOST。若进一步增大VSL，则即使是耗尽型MOST也就是即使VT为负值，也能将该MOST截止。对激活时的MOST的负载放电的速度τ近似表示为下式(5)。
τ＝1/(VDD-VT)      (5)
因此，能够以较小的VDD即低功率实现相同的速度。如上所述，以往的电路中VDD和输出的电压振幅的下限是0.6V，但本发明中能够在0.6V以下的VDD和电压振幅下进行工作。
使用内部电源电压VDL、VSH的情况也相同。例如，以图2A为例进行说明，在非激活时，利用时钟CK2将开关SW2截止，转换器CVP自该MOST的节点N即该MOST的栅极分离。因此，利用时钟CK1使开关SW1导通时，节点N被预充电为大于该MOST的源极电压VDL的电压VDD。在这样的条件下要将MOST的漏电流减小至可无视的程度，在设该MOST的阈值电压为VT(M)时，必须达到VDL-VDD+VT(M)≤-0.3V。在此，电压差VDL-VDD越大，则即使是绝对值更小的负VT(M)的值也能满足上述条件。这意味着激活时能够更高速化。若进一步增大电压差，则VT(M)也允许正值。即，即使是耗尽型(normally on)，也能无视该MOST的漏电流，即可以截止。在激活时，用时钟CK1使开关SW1截止，节点N的寄生电容保持电压VDD。接着，输入IN确定后，由CK2使开关SW2导通，则由检测器DTC检测输入IN的二进制的电压状态，根据其检测结果，使节点N保持VDD或放电为VSH。若是保持为VDD，则该MOST保持截止，若放电为VSH，则该MOST导通，流过较大的负载驱动电流Ip。VT的绝对值越小则该电流越大，若是耗尽型(normallyon)则更大。
根据基于图2A和图2B说明的原理，在包括当使栅极和源极为相等电压时在漏极与源极之间实质上流过亚阈值电流那样的MOST(M)的CMOS电路中，在要使该MOST截止的时间区，对该MOST(M)的栅极施加电压，以使该MOST(M)的栅极与源极之间为逆偏压，在要使该MOST导通的时间区，根据输入电压来保持该逆偏压状态或控制为正偏压状态。另外，该MOST在由该CMOS电路构成的半导体器件的激活时或非激活时的任一状况下都能取得导通和截止状态。即，在该电路为非激活时(例如待机时)，如图2A所示，使节点N为VDH(或VDD)，对该MOST施加该逆偏压而使其截止，在激活时，根据电路的输入来保持该逆偏压状态(维持截止状态)或做成正偏压状态，相反还存在如下情况：在非激活时使节点N为0V，对该MOST施加正偏压而使其导通，在激活时根据电路的输入而保持该正偏压，或做成该逆偏压状态而使其截止。在此，关于对该MOST(M)的栅极施加电压而使该MOST(M)的栅极与源极之间为逆偏压，在MOST(M)为p沟道型晶体管时，是指将比p型的源极高的电压施加于栅极，在MOST(M)为n沟道型晶体管时，是指将比n型的源极低的电压施加于栅极。本发明涉及利用这样的逆偏压的电路。另外，在以下的说明中，为了便于说明，将该MOST的VT例如设定得较小为0V，对于其他MOST，较小的VT和较大的VT分别假定为0V和0.3V。
图4A和图4B表示向驱动器应用的应用例。在以下的实施例中，说明的是使用内部电源电压VDL、VSH的情况，但只要满足电压的大小关系，即使改变电压也没有问题。表示出图2A、图2B中的转换器CVP和构成输出级的反相器IVP的具体电路，这些是串联连接。图2A、图2B中的晶体管M相当于M6或M3，由M6和M5构成反相器，以小振幅(VDL与VSH之差)驱动负载。开关SW1相当于M4或M2。转换器CVP由起到接收低振幅的输入IN信号的开关的作用和辨别该信号大小的作用的输入部的pMOST(M1)、接收其输出的nMOST(M3)、将其输出部预充电为VSS(0V)的开关用nMOST(M2)构成。在此，M1和M3的VT为较小的值，以便能够高速检测小信号输入。为了用低VT也能在非选择时将M3截止，如图4B所示，对其源极施加VSH。因此，节点N2维持预充电电压VDD。在此，在例如VDD＝0.9V，VDL＝0.6V，VSH＝0.3V，VSS＝0，低VT＝0V，高VT＝0.3V的假定下，以下说明电路工作。
非激活时，即CK2为VDL的期间，输入IN电压若为VSH，则M1中不流过漏电流。这是由于VT(M1)＝0V，对栅极与源极之间电压(VGS)施加了0.3V的逆偏压。若输入电压为VDL，则VGS＝0V，因此有很小的漏电流流过M2的VSS(0V)之间，但由于M2导通，因此节点N1维持大致VSS。在此，节点N2被预充电为VDD，输出OUT利用M5被放电为VSH。由于VDD是高电压，因此即使M5的VT变大也会充分导通。激活时，即CK2成为VSH来检测输入信号的期间，若输入为VSH(0.3V)，则VGS＝0V，因此流过很小的漏电流，对节点N1缓缓充电为VSH，但在时钟宽度为纳秒的实用范围中，节点N1可视为维持大致恒定的VSS(0V)。因此，M3保持截止状态。但是，若输入为VDL(0.6V)，则M1的VGS为VDL-VSH(＝0.3V)而导通，M3的栅极被充电为VDL。因此，M3被正偏压了0.3V而导通，节点N2被放电而成为VSH。由此，M6被正偏压为VGS＝VDL-VSH＝0.3V，因此，输出的负载电容从至此的VSH到VDL被高速充电。
在图4A、图4B的实施方式中，如以下这样减少功耗。节点N1和N2的寄生电容CN1和CN2以及输出OUT的负载电容CL(未图示)分别以振幅0.6V、0.6V、0.3V驱动。通常，CL足够大，CN1和CN2足够小，因此整体的功耗大致取决于负载电容CL的充放电功率。在以往的图29中，CL以振幅0.6V驱动，在本实施例中，用其一半的振幅驱动，因此功耗减少了大致1/4。另外，因时钟CK1、CK1’、CK2驱动MOST引起的功耗的增加很小，为可无视的程度。这是由于，这些时钟的电压振幅是0.6V或0.3V，关联的MOST足可以驱动较小的寄生电容的节点，因此这些栅极电容较小。若使M2和M4的VT减小至0V，则所需要的时钟振幅可以是0.3V，能够进一步降低时钟关联的功率。也可以使用图5的电路来取代输入晶体管M1。M11是检测输入信号的pMOST，M12是选通输入信号的MOST。输入确定后，由CK2使M12导通，则成为与图4A的CVP的输入部相同的功能。在非激活时，输入始终被固定为VSH，则此时不需要时钟，因此能够更简单地实现该功能。这是由于，如图6A所示，若对M1的栅极施加VSH的直流电压，则在非激活时M1截止，激活时CK2导通的时刻确定的二进制电压输入到M1。图5的例子如图6B所示那样变得简单。
图7A、图7B表示对驱动器应用的其他应用例。是将图4A的电路内的nMOST置换为pMOST，将pMOST置换为nMOST的例子。随之，电压关系与图4A相反。例如，在非激活时，节点N1和N2分别被预充电为VDD和VSS，输出OUT成为VDL。由于低VT(0V)的M3和M5被逆偏压为0.3V而截止。M6即使为高VT(0.3V)，栅极与源极之间电压为VDL(0.6V)，因此成为导通，负载为VDL。相对于图7A、图7B，图8和图9A、图9B表示相当于图5和图6A、图6B的例子。
图4A、图4B和图7A、图7B的实施例是利用小振幅输入(从VDL到VSH的0.3V)以相同的的小振幅输出驱动较大负载的实施例，但与此相反，图10A是利用从小振幅输入(从VDL到VSH的0.3V)向大振幅输出(从VDD到VSS的0.9V)转换的电路。在维持图4A、图4B的电路形式的同时仅改变电源电压和VT就能实现如此的转换。在此，省略了内部电路的详细说明，以图4A的端子名表示电路模块。为了大振幅输出，对图4A的M5和M6的源极(端子e和d)施加电压VSS和VDD。但是，在非激活时M6的栅极和源极为等于VDD的电压，因此，在这种状况下若要M6不流过漏电流，只要增大其VT即可。在激活时，节点N2被放电，M6成为导通时，M5必须截止，因此，N2被放电后的电压必须是VSS。即，必须使图4A的CVP内端子b的施加电压从VSH改变到电压VSS。非激活时，在该状态下截止M3，则必须对M3的栅极施加充分的负电压(-Δ)即施加与端子c相同的负电压。随之，时钟CK1’的低电平侧的电压也被改变为与其负电压相等。图10B是与图7A对应的大输出振幅用电路。同样，将图7A内的M5改变为较大的VT，进而必须对端子h施加VDD+Δ。
图11是从大振幅输出(从VDD到VSS的0.9V)向低振幅输出(从VDL到VSH的0.3V)转换的电路。输出的nMOST和pMOST都是低VT。这些栅极电压根据输入IN而成为VDD或VSS的任一电压，截止的输出MOST始终被逆偏压了VDD-VDL或VSH-VSS，因此可无视漏电流。导通的MOST为低VT，因此能够以低振幅高速驱动负载。
图12至图14是至此叙述的实施例的应用例。图12是对NAND电路的应用。图4A的CVP为5级纵向累积，最上部共用地连接IVP。NAND电路作为存储器的地址译码器多用于一个芯片上，作为NAND电路输入的地址输入布线较长，其电容较大，因此希望小振幅工作。译码器在非激活时，所有的地址输入固定为较低的电压电平(例如VSH)，因此如图6A、图6B所示，可简化其输入部。现在，若多个地址输入(从IN0到IN4的5个输入)均为高电压电平(VDL)而选择了该译码器时，至此为VDD的节点N2被放电为VSH，作为VSH的译码器输出OUT成为VDL。多个地址输入中的低电压电平的输入只要1个即可，这样的非选择译码器的输出OUT为VSH不变。图13表示对NOR电路的应用例。并联连接的5个CVP共用地串联连接IVP。激活时，至少一个输入成为高电平(VDL)时，至此为VSH的输出OUT变化为VDL。
图14表示对电源开关的应用例。以小振幅工作的大规模电路CORE’的共用电源部连接有CVN和CVP。电源开关是用于至少在非激活时或待机时为了截断CORE’产生的较大漏电流而将CORE’的电源切断。为了处理CORE’在激活时的较大电流而电源开关MOST(相当于图4A和图7A的CVP或CVN内的M3)使用极大的MOST，其栅极电容变大。因此，通常用于驱动这样的MOST的功率变大，因此希望以小振幅信号驱动该栅极。图14表示为此的电路。激活时，对输入IN和IN’分别施加VSH和VDL而使CVN和CVP导通。端子f和a表现出VDL和VSH，这些成为CORE’的电源电压。在想要非激活(关闭电源)时，对输入IN和IN’分别施加VDL和VSH时，则CVN和CVP截止而与CORE’分离，不会再对CORE’供给电源电压。
图15是图2A的应用例，表示输入输出振幅都是VDD的反相器。在以下的实施例中，使用升压电源VDH、负电压VSL进行说明，但只要满足电压的大小关系就可改变电压。整个电路构成一个反相器。表示图2A中的检测器DTC与开关SW1、以及输出电路的具体例。DTC相当于nMOST M1，SW1相当于pMOST M2，M相当于副反相器IV内的pMOST Mp。在图4A中，说明的是图2A的开关SW1也包含在反相器IVP之中，但在以后的说明中，作为开关SW1也包含在CVP中的情况进行说明。然而，上述差异是说明上的差异，在本发明的本质上开关SW1包含于IVP还是CVP没有差异。在以下的实施例中，具有与图4A的预充电用的MOST M2、M4相同功能的预充电用MOST作为M2进行说明。为了高速区别尽量低的VDD输入，M1的VT为较小的值(0V)。为了抑制自身截止时的漏电流，M2的VT为较大的值0.3V。由于以大电压VDH进行工作，所以允许这样。进而，Mp的VT选择为0V。因此，由图3可知，VDD＝0.3V、VDH＝0.6V。以下，以随机输入的情况为例并说明其工作。反相器非激活时，如图15B所示，CK2和CK1都是0V，M1截止，M2导通，因此节点N维持VDH。因此副反相器IV内的较大VT的nMOST Mn导通，输出为0V。其间，IV内的较小VT的Mp被施加VDH-VDD(＝0.3V)的逆偏压，因此，可无视其漏电流。在该期间，输入IN电压若为VDD，则M1不流过漏电流。这是由于VT为0V，栅极与源极之间电压(VGS)被施加了0.3V的逆偏压。输入电压为0V，则VGS＝0V，因此，从M2的VDH端子到输入IN仅流过很小的漏电流。该电流对于VT＝0V左右的M1不造成问题，但若进一步减小VT，则在进行低VDD工作时会成为问题。当然，如后所述，非激活期间的输入IN不是随机的，若始终固定为VDD，则能够解决该问题。
在电路即将激活之前，CK1成为VDH而M2截止，节点N成为浮动状态。其后，CK2成为VDD而成为检测输入信号的激活期间时，输入若为VDD，则M1的栅极与源极之间的电压VGS为0V，因此在M1流过很小的漏电流，使至此为浮动的节点N缓缓放电，但在接收输入的CK2的脉冲宽度为纳秒这样的实用范围中，可视为节点N维持大致恒定的VDH(0.6V)。因此，副反相器IV内的Mp保持截止状态不变。但是，输入为0V时，M1的VGS成为VDD-VT(＝0.3V)而导通，节点N被放电为0V。因此，Mp被正偏压了VDD(0.3V)而导通，输出OUT被充电为VDD。此时，IV内的MOST Mn的VT较大，因此其漏极电压即使为VDD也不会流过漏电流。接着，要为非激活状态时，为了使M1与M2之间不流过比率电流，使CK2为0V来将M1截止后，使CK1为0V来将M2导通。由此，节点N复位为VDH。图15A的实施方式中如下这样减少功耗。节点N的寄生电容CN、以及输出OUT的负载电容CL(未图示)分别以振幅0.6V和0.3V被驱动。通常，与CN相比，CL足够大，因此，整体的功耗大致取决于CL的充放电功率。在与0.3V相同的有效栅极电压下，以往的电路(图17)以振幅0.6V驱动CL，本实施例以其一半振幅驱动，因此，功耗减少至大致1/4。CK1和CK2相对于以往而言虽然是多余的时钟，但其导致的功耗的增加非常小，可以无视。这是因为，这些负载电容与CL相比非常小，如后述那样，若允许很小的漏电流，则相关的时钟的电压振幅能够减小至0.3V。在以上的例子中，为了简化说明，对所有的MOST一律假定较大的VT为0.3V、较小的VT为0V，但可根据漏电流的规格、对节点N的放电速度的要求而适当改变。例如，关于漏电流的规格，必须对通常电路为非激活时(CK1和CK2都是0V的期间)的漏电流更严格地抑制，因此，需要对在此期间内可能流过漏电流的MOST(Mp、M2、M1)多加留意。在节点的放电速度方面，对与M1的VT也必须多加留意。
使M1、M2、副反相器IV内的Mp和Mn的VT分别为VT(M1)、VT(M2)、VT(Mp)、VT(Mn)，假定MOST导通时所必须的有效栅极电压为0.3V，则各MOST中下式成立。
《1》.Mp中，为了在VDH的栅极电压下截止，根据式(1)(2)导出VDH≥{VDD+VT(Mp)}+0.3V，为了在0V的栅极电压下导通，导出VDD+VT(Mp)≥0.3V。在这些条件下，VT(Mp)的值可任意改变，与其相应地VDD和VDH也发生改变。如上所述，图3是VDD+VT(Mp)＝0.3V的例子。
《2》.Mn中，为了在0V的栅极电压下无漏电流地截止，则VT(Mn)≥0.3V，为了在VDH的栅极电压下使Mn导通，则VDH-VT(Mn)≥0.3V。因此，若VDH≥0.6V则这些条件成立。当然，在截止时若允许很小的漏电流，则能够将VT(Mn)减小至0V左右。
《3》.M2中，为了在VDH的栅极电压下无漏电流地截止，则VT(M2)≤-0.3V，为了在0V的栅极电压下使M2导通，则VDH+VT(M2)≥0.3V。因此，若VDH≥0.6V则这些条件成立。当然，在截止时若允许很小的漏电流，则能够将VT(M2)减小至0V左右，因此设计变得容易。由于能够将CK1的振幅减小至VDH-VDD(＝0.3V)，因此能够减小CK1发生电路的负载的充放电功率。此时，CK1在电路非激活时(M2导通时)为VDD(0.3V)，因此栅极与源极间电压VGS＝VDH-VDD＝0.3V，M2导通，在电路激活时(M2截止时)，为VDH(0.6V)，因此VGS＝0，M2大致截止。图15C是这样的CK1发生电路的一例子。利用组合了较小VT和较大VT的MOST的副反相器IV无漏电流地将振幅VDH的输入脉冲转换为所希望的CK1脉冲。
《4》.M1的VT(M1)，如下所示，出于与M1的有效栅极电压相关而与VDD密切相关。CK2成为VDD而M1被激活，但输入为VDD时的电流In(VDD)因其栅极源极间电压为0V而变小，输入为0V时的电流In(0)因其栅极源极间电压为VDD而变大。In(VDD)与In(0)的电流差若为某一值以上，则也可允许0以上的电流，即，也允许M1为一定程度的耗尽型，在此为了简单，增强型下In(VDD)＝0，即VT(M1)≥0V。于是，若输入为VDD，则节点N保持至此的VDH。另外，若输入为0V，则节点N自VDH电平开始放电。在此，允许放电直到VDD+VT(Mp)。这是因为放电到该点时，达到副反相器IV的至此的逻辑状态要发生变化的临界点。至少要使Mp开始导通，并在VDD+VT(Mp)大于VT(Mn)时，Mn要开始截止。Mp的有效栅极电压VDD+VT(Mp)＝0.3V、VDH＝0.6V下，如以下这样求出所需要的VT(M1)和VDD的关系。设CK2的脉冲宽度为tW，节点N的电容为CN，M1的沟道宽度为W，沟道长度为L，则施加CK2后经过了tW后到达该临界点时，在该期间中，M1以饱和状态进行工作，由此，成为下式。
In(0)＝CN(VDH-VDD)/tW＝0.3×CN/tW，
In(0)＝β/2{VDD-VT(M1)}2，β＝W/Lβ0，
∴{VDD-VT(M1)}2＝0.6CN/βtW    (6)
式(6)的右边是常数，因此越减小VT(M1)则VDD也能减小。例如，在65纳米设备技术中，若VT(M1)＝0V，则W/L＝140nm/50nm，β0＝0.43μS/V，CN＝1.8fF，tW＝2.5ns时，VDD＝0.12V。因此，M1以其以上的VDD来区别输入。将该VDD作为源极电压来使Mp工作时，根据VDD+VT(Mp)＝0.3V的条件，VT(Mp)＝0.18V，由此Mp必须是耗尽型。若是该VDD，与以往的0.6V工作的电路(图17)相比，功耗为约1/25。
图16是将图15A的IV内的nMOST分离出并附加于输出的例子。为了将输出预充电为0V，需要新的作为CK1的反相信号的CK1B，但将以更高速进行工作。这是为了使节点N的电容因Mn的栅极电容的消除的量而相应减少。由于选择Mn的VT为较大，因此，CK1B成为从0V变化到VDH的高振幅的脉冲，但若将Mn的VT减小至0V，或者做成耗尽型，则CK1必须维持高振幅的VDH脉冲，但CK1B能够实现低振幅的VDD脉冲。这是由于，在非激活时，输出OUT为0V，因此，Mn的源极和漏极成为等电位为0V，因此即使这样的VT也会不流过漏电流。但是，在激活时，仅限于输出OUT成为VDD时流过很小的漏电流，但与其他激活电流相比非常小，可无视。在无法无视的情况下，如后所述，只要根据激活时和非激活时控制Mn的栅极和源极即可。
图17是输入输出振幅均是VDD的反相器或驱动器。利用了图15A内的电压转换器CVP，但从输入IN到N’的电路视为图2A的输入的检测器DTC和开关SW2。但是，图15A与图16不同，表示的是在电路非激活时在VDD下工作的副反相器IV内的较小VT的pMOST导通、激活时对栅极源极之间施加了逆偏压的例子。即，在非激活时，该pMOST的栅极在0V下导通，因此输出OUT成为VDD，但在激活时根据输入IN而节点N’保持为0V或成为VDH。若是VDH，则输出OUT放电为0V，但此时，该pMOST不流过漏电流。这是由于该pMOST的栅极被逆偏压了VDH-VDD。图17B中，连接了在VDH下工作并可无视漏电流的多级(n级)副反相器IV，最终级上连接了在VDD下工作的副反相器IV。视级数不同而使电路整体为反相器或驱动器。在最终级与其前级，与图17A同样的电压关系成立，因此整体的漏电流非常小，可无视。在此多级副反相器起到缓存的作用。即使在输出OUT的负载电容尤其大的情况下，由于能够使副反相器的尺寸朝向前级地逐渐变小，因此结果可使直接与节点N连接的副反相器的尺寸最小化，能够使其输入电容、即节点N的电容极其小。因此，利用CVP内的较小的M1和M2也能高速控制节点N的电压。
图18是图2A的检测器DTC与开关SW2的另一实施方式。图18A是与图15A的输入晶体管M1相同的电路，但施加电压的方式不同。关于非激活时的输入，在图15A中是随机输入，而在本例中输入始终固定为VDD。nMOST的栅极为0V，节点N为VDH，因此M1的栅极与源极之间被施加了VDD的逆偏压，使该漏电流变小到可无视。在激活时，若在输入IN确定后对栅极施加VDD，则如上所述，根据输入决定节点N的电压。若在非激活时输入固定为VDD，则有时可以不特意用脉冲控制M1的栅极。这是由于仅靠始终施加VDD的直流电压就能在非激活时使M1大致截止，激活时根据所确定的二进制输入电压而自动工作。但是，在非激活时，栅极与源极之间电压为0V，VT为0V，因此，M1流过很小的漏电流，但在允许流过很小漏电流的情况下，不需要以脉冲控制栅极，相应地设计变得简单。在调换了图18A的MOST的栅极和源极的图18B中也达到同样的功能。同样，若是在非激活时栅极为0V、源极为VDD，则可无视非激活时的漏电流。当然，若使源极为0V，则虽然非激活时流过很小的漏电流，但激活时根据输入而正常工作。图18C是栅极输入的另一例子。在非激活时输入固定为0V。在输入确定后，若利用VDD振幅的CK2使M12导通，则达到与图15A的M1相同的功能。在该电路中也是非激活时M11和M12截止，但都是小VT，因此可能有很小的漏电流通过它们流过。但是如周知的那样，当串联连接两个以上的截止状态的MOST时，由于其纵向累积效果，漏电流变小。即，当漏电流通过两MOST流过时，M11视作为某一阻抗，因此M12的源极S表现出较小的电压δ，对其栅极和源极之间逆偏压了δ，因此相应地M12的漏电流减小。结果，流到两MOST的漏电流被抑制为该变小了的M12自身的漏电流。可以根据需要调换CK2和输入IN。在图18C中，为了使CK2为VDD的低振幅，选择较小的M12的VT，但使用从0V变化到VDH的CK2时，非激活时的漏电流与输入无关地减小至可无视。这是因为由于选择较大的M12的VT，因此截止时M12完全被截止。图18是与上述图5、6对应的图，图18中详细说明的内容当然可适用于图5、6。相反，图5、6中说明的内容当然也可适用于图18。
图19表示向输入输出振幅都是VDD的反相器应用的应用例。是将图15A的电路内的nMOST置换为pMOST、将pMOST置换为nMOST的例子。随之，电压关系与图15相反，但它们的工作相同。例如，在非激活时节点N被预充电为负电压VSL，副反相器IV内的nMOST Mn，即使其VT减小至0V，但由于被逆偏压了0.3V，因此被截止。另外，IV内的pMOST即使其VT增大至0.3V也为导通，因此输出OUT成为VDD。图20对应图16，图21对应图17，图22A～图22C对应图18A～图18C。图9的CK1B是从VSL变化到VDD的CK1的反相信号。
如上所述，若使用两个电源(VDD和VDH、或VDD和VSL，但是除了接地VSS)，则能够以很少数量的MOST构成低电压、低功率的电路。以下，以使用VDD和VDH的情况为例，进一步说明各实施例。图23是输入输出振幅均是VDD的反相器的实施例，但在利用MOST自身所具有的电容方面与之前的实施例不同。图23A的nMOST M1，其栅极(G)电压若高于源极(S)电压或漏极(D)电压VT以上，则在漏极与栅极之间或栅极与源极之间形成由栅极氧化膜的厚度和栅极面积所确定大小的MOS电容Cb，这是公知的。该实施例是利用了该特性的反相器。即，首先利用时钟CK1将开关SW1导通而将节点N放电为0V，然后将该开关截止。副反相器IV内的pMOST导通而输出OUT成为VDD，但IV内的nMOST的VT较大，因此不会流过亚阈值电流。其后，在利用CK2使开关SW2导通而对MOSTM1的栅极输入与输入电压对应的VT以上的VDD或VT以下的0V，将该开关截止。其后，对漏极输入振幅VDH的时钟CK3。若栅极电压为VDD，则MOS电容Cb较大，因此其栅极电压VG升压，其值为VG＝VDD+αVDH，α＝Cb/(Cb+Cp)。在此，Cp是栅极部的寄生电容，是与Cb相比极小的值。若将该升压后的VG的值选为VDH和VT之和以上，则时钟CK3的振幅VDH不变地表现于源极。因此，输出OUT被副反相器IV内的nMOST高速放电。此时，较小VT的pMOST的栅极与源极之间被施加了逆偏压，因此不会流过亚阈值电流。因此，该例子中，如图17A所示，是在激活时施加了逆偏压的例子。另外，若输入为0V，则Cb大致为0，因此VG大致保持0V不变，MOST M1截止，节点N不会表现出电压。因此，输出OUT为VDD不变。如此，利用MOS电容时，输入IN中的VDD与0V的电压差在节点N被放大为VDH与0V的电压差。本实施例中从输入IN到节点N相当于图2A的DTC和开关SW2。
图24A是利用输出OUT的电压控制图2A的开关SW1的方式。将对图16和图17A的实施例折中而成的驱动器的输出(N’)电压反馈来控制电压转换器CVP内的pMOST M2。在此，如上所述，为了使CK2和CK1B的振幅为VDD，而对M1和Mn使用较小的VT。假定在输入IN的前级连接图24B的电路，以下说明其工作。非激活时(CK2为0V、CK1B为VDD)，无论前级电路的输入in的状态如何，M00导通，M01截止，因此输入IN被充电为VDD，将0V的输出N’作为栅极电压的CVP内的pMOST M2导通，从而节点N被充电为VDH。接着在激活时，即前级电路的输入in确定，时钟CK2成为VDD而电路被激活时，输入状态下的工作不同。如果输入IN为0V，则M1导通，因此节点N的电压自VDH降低很小。这是由于该电压取决于M1和M2的电导之比(所谓的比率)。于是，输出MOST Mp成为导通的方向，输出N’的电压上升很小，因此pMOST M2成为截止的方向。因此，节点N的电压自最初的值下降。由于这样的反馈，节点N急速放电至0V，pMOST Mp完全导通。因此，该输出(节点N’)终于被充电至VDH，其后级的副反相器IV输出OUT为0V。此时，该后级的IV内的pMOST的栅极与源极之间被施加逆偏压，因此不会流过漏电流。在该状态下M2截止，因此M2的栅极电压为VDH。在接着的非激活时，Mn因CK1B而导通，节点N’自VDH开始放电。于是，CVP内的pMOST M2开始导通，对节点N充电。结果，利用再次反馈效果，节点N、节点N’以及输出OUT分别高速复位为VDH、0V、以及VDD。若输入IN为VDD，则输入MOST M1保持截止状态，因此内部电压以及输出电压保持非激活状态不变。利用该反馈的实施例具有不需要用于控制M2栅极的VDH振幅的脉冲的优点。例如，如上所述，若VDD为0.1V左右，则必须从外部施加VDH＝0.6V的脉冲，但若这样，其与VDD之差变大，相应地设计变困难，功耗损失也变大。在要以上述那样的相同的低VDD使整个电路工作的情况下，只要使Mn为VT＝0.2V左右的耗尽型即可。即使在VDD＝0.1V的时钟下导通时的有效栅极电压为0.3V，截止时其漏极与源极间电压为0V，因此即使Mn为耗尽型也不会流过漏电流。当然，若将Mn做成VT为0.3V左右的增强型，则为了完全抑制漏电流，只要使用另一电源电压来用0.6V左右的时钟控制其栅极即可。另外，如上所述，在非激活时，即使输入前级电路(图24B)由较小VT的MOST构成，由于M01和M02的纵向累积效果，它们的漏电流会变小。在该实施例中，若使输出OUT的负载电容比前级节点电容大很多，则能够以低电压VDD驱动该负载，因此整个电路为低功耗。但是，在输出为VDH的期间，虽说Mn截止，但流过相当多的漏电流，为了减小漏电流，只要控制成使Mn的栅极和源极(图24A的Mn的接地端子)在电路激活时(即输出VDH的期间中)分别为0V和VDD，在电路非激活时(即输出0V的恒定电压的期间中)相反地为VDD和0V即可。但是在该情况下，如上所述，Mn的衬底或阱必须固定为最低电压即0V。输入为VDH的期间中，Mn的栅极与源极之间施加了VDD的逆偏压，相应地Mn的漏电流减小。如此在激活时和非激活时控制源极和栅极的方法也适用于后述的图25B，还可适用于例如图16的Mn。即使将图中的Mn的VT减小得足够低，或使其为耗尽型，也能以较低的漏电流进行低VDD工作。
以下，表示使用了图24A的反馈方式的几个应用例。另外，以下的例子也可同样适用于没有反馈的例子例如图15A、图16、图19A或图20等。图25所示的电路由电压转换器CVP组(CVP1、CVP2)、选择它们的选择电路DEC(例如地址译码器)、构成电路模块BL的子模块组(bl1、bl2)构成。子模块是例如以存储器阵列中的字线(相当于图中OUT)为例，从许多字线中选择特定的字线并对所选择的字线施加电压脉冲的电路。或者以由逻辑电路构成的主要电路(亚核芯subcore)为例，对所选择的亚核芯施加电源电压或将其截断的电源开关电路。在此，以电源开关电路为例。在逻辑电路模块中，非激活时或待机时，必须截断模块BL内流过的较大漏电流。为此，公知是将该模块细分为子模块，并控制细分出的子模块的电源电压的方式。即，着眼于某一子模块，存在不需要施加电源电压的时间区和需要施加的时间区，因此在不需要施加的时间区将该亚核芯的电源切断，在需要施加的时间区将该亚核芯的电源导通。由此，可抑制漏电流而进行正常的逻辑工作。但是，控制各子模块的电源电压的pMOST(MB1、MB2)为了流过亚核芯的激活时的较大电流而变得极大，因此其栅极电容变大，则用于驱动这样的MOST的功率也变大。因此，希望有能够以小振幅信号的输入(IN)信号驱动该栅极的图25A所示的电路。在此为了简化说明，将子模块设为2个。地址译码器DEC将对许多子模块标注了编号的地址作为输入，在此假定选择两个子模块作为一组，进而为了从该两个子模块中选择1个，对两个电压转换器的输入MOST M1的栅极输入(G1)译码。电路非激活时，该整个电路的漏电流变小至可无视的程度。这是由于译码器DEC部、电压转换器CVP部、模块BL部中任一部都将漏电流抑制得较小。即，在DEC部中，预充电MOST M0导通，其输入信号(a1、a2、a3)通常均是0V，因此即使用于输入输入信号的MOST的VT较小，由于表现出源极电压(图中δ1、δ2)而引起的纵向累积效果，它们的漏电流变小。这些CVP1和CVP2内的输入MOST M1由于输入为VDD、其栅极(G1)为0V，因此截止。与各自的输出(OUT1、OUT2)连接的Mn1和Mn2也不流过漏电流。这是因为漏极与源极为0V。此时，模块内的电源控制MOST(MB1、MB2)导通，他们是小VT，因此即使是低电压VDD，也会向各子模块供给大电流。电路激活时，以选择性地使MB1截止、并停止向子模块bl1供给电源的情况为例，以下说明其工作。激活时，所有的地址输入从至此的0V变为VDD，因此CK2和CK1B分别成为VDD和0V时，选择两个子模块，输入IN被放电为0V。接着，对属于要选择的CVP1的G1选择性地施加VDD。对应的节点N1被放电，对OUT1输出VDH的电压。因此，在MB1的栅极与源极之间施加逆偏压，MB1成为截止，子模块bl1的电源被切断。属于非选择的CVP2的G1保持0V不变(即CVP2保持非选择状态)，因此对应的MB2保持导通状态。该实施例具有即使与输入IN的前级连接的电路的规模较大也可由两个CVP共用的优点。另外，由于输入为0V是较小的VT，因此属于非选择状态的CVP2的输入MOST M1中流过很小的漏电流，但该漏电流与对其他节点电容充放电时的激活电流相比非常小，可无视。但是，进一步减小VT来进行低电压工作时，该漏电流不能无视。为了减小该漏电流，使多个电压转换器CVP的输入不共用地分离独立，仅使所要选择的一个转换器的输入为0V，使其他输入保持VDD，如此即可。
图25B是将图15A中的输入MOST M1并联的例子。输入输出为VDD振幅，可得到输入A和B的NOR电路。即，非激活时输入A和B始终为0V，激活时至少任一方变化为VDD，即在输入为M11和M12中至少一个MOST的栅极与源极分别被施加VDD和0V时，输出OUT可得到VDD的电压。在非激活时，M11和M12的栅极和源极分别为0V和VDD，因此在两MOST中不流过漏电流。图25C是NAND电路。非激活时所有的输入为0V，激活时所有的输入变为VDD，仅在此时，节点N被放电，输出OUT可得到VDD的电压。非激活时因上述的纵向累积效果使漏电流变小。
图26是例如图15A使用降低过大电压MOST的例子。由图3可知，若逐渐减小增强型MOST的VT，或者逐渐增大耗尽型MOST的VT，则VDH与VDD之差变大。图15A中，节点N从VDH变化到0V，因此在M1和M2的漏极与源极之间施加了过大的VDH电压，对副反相器IV内的MOST的栅极也施加了过大电压VDH，因此有损MOST的可靠性。要保护MOST不受过大的漏极源极电压的影响，只要在过大电压节点串联插入对栅极施加了适当直流电压的MOST即可。图26的M12和M22是出于该目的而插入的MOST。CK2为VDD的激活初期，IN为0V时，节点N还是VDH左右，因此对图15A的输入MOST M1施加过大电压。因此在输入MOST M11串联插入栅极电压为VDH/2的较小VT(0V)的MOST M12。在节点N放电至VDH/2之前，节点k1的电压为VDH/2。因此，M11和M12各自的漏极源极电压减半至VDH/2。同样，节点N放电至0V的期间中，施加于图15A的M2的过大电压因M22而缓和。即，CK1为VDH而截止，节点k2成为VDH/2，M21和M22各自的漏极源极电压成为VDH/2。同样，对于在VDH下工作的副反相器等电路插入这样的MOST也是有效的。为了保护MOST免受过大的栅极电压的影响，只要使栅极电压为VDH的MOST的栅极膜厚大于栅极电压为VDD的MOST的膜厚即可。例如以图16为例，只要将Mp的栅极膜厚大于与其漏极(OUT)连接的MOST的膜厚即可。以图15为例，只要使M21和副反相器内的MOST的栅极膜厚大于其他膜厚即可。
图27是应用了以上电路的LSI(CHIP)的概略图。CHIP由用于同外部交换输入输出信号的接口电路(I/O)、其内部的主要电路(CORE)以及同时钟发生电路转换外部电源电压VDD的电路(CKG&VC)构成。进一步CORE由在VDD和VSS的大振幅电压下工作的电路组A、在VDL和VSH的小振幅电压下工作的电路组B构成。电路组A由负载电容较小因此功耗本来就很小的个别电路例如A1和A2构成。因此，从功耗方面考虑允许这些个别电路以较大的电压振幅工作，因此可直接使用图29那样的以往的CMOS电路。另外，电路组B由负载电容较大因此功耗本来就很大的个别电路例如B1和B2构成。因此，从功耗方面考虑这些个别电路必须以小电压振幅进行工作，因此可根据目的而使用实施例图2至图14的电路或图15至图26的电路。图28A的CORE’表示电路组B本身或其一部分。要进行从电路组A内的A1到电路组B内的B1的信号交换，可使用图11的电路，要进行从B2到A2的信号交换可使用图10的电路。
图28A是外部电源为两个电源(VDD、VI/O)的LSI的概略图。接口I/O通常被施加比VDD高得多的电源电压VI/O。内部的主要电路(CORE)的电源是三个电源(VDD、VDH、VSL)。对VDH可直接利用VI/O，或使用利用内置于芯片内的降压电源电路(如图28B所示，将参照电压Vref、比较器CP、pMOST M作为输出级的电路)从VI/O降压了的电源电压。众所周知，这种降压电源电路的负载驱动电流较大，因此对于VDH流过较大电流的电路有效。如果在不需要使VDH流过较大电流的情况下，也可以利用公知的采用了电容器的电荷泵电路将VDD升压，将升压后的VDD用作VDH电源。也可以利用电荷泵电路自VDD或VI/O产生负电压VSL。也能由VI/O产生VDD，因此此时也能进行VI/O的单一电源工作。
以上基于实施方式具体说明了本发明人完成的发明，但不言而喻，本发明不限于此，在不脱离本发明要旨的范围内可进行各种变更。
工业上的可利用性
本发明可广泛利用于使用CMOS电路的各种半导体器件。

Claims (29)

1.一种半导体器件，是包括当使栅极和源极为相等电压时在漏极与源极之间实质上流过亚阈值电流的MOST且以大电压振幅和小电压振幅进行工作的电路，其特征在于：
在非激活时，在该MOST的栅极上施加电压以使该MOST的栅极和源极之间为逆偏压，在激活时，根据输入电压保持该逆偏压状态或被控制为正偏压状态，在正偏压状态下，该MOST以小电压振幅进行工作。
2.一种半导体器件，包括阈值电压不同的MOST，其特征在于：
具有包括小阈值电压的MOST或耗尽型MOST的输出级，上述输出级的负载的电压振幅小于构成上述输出级的MOST的栅极电压振幅。
3.根据权利要求2所述的半导体器件，其特征在于：
构成上述输出级的MOST的栅极部的寄生电容小于上述输出级的负载的电容。
4.根据权利要求2所述的半导体器件，其特征在于：上述输出级包括p沟道MOST和n沟道MOST这两个MOST，至少一方的该MOST的阈值电压大于另一方的阈值电压。
5.一种半导体器件，包括阈值电压不同的MOST，其特征在于：
具有包括小阈值电压的MOST或耗尽型MOST的输出级，上述输出级包括权利要求1所述的COMS电路，上述输出级的负载的电压振幅小于构成上述输出级的MOST的栅极电压振幅。
6.一种CMOS电路，包括当使栅极和源极为相等电压时在漏极与源极之间实质上流过亚阈值电流的MOST，其特征在于：
该MOST具有第一工作模式和第二工作模式，在该第一工作模式下，在该MOST的栅极上施加与该电路的输入电压无关的恒定电压以使该MOST的栅极和源极之间为逆偏压，在该第二工作模式下，根据该电路的输入电压保持该逆偏压状态或控制该栅极电压以使该栅极和源极之间为正偏压。
7.一种CMOS电路，包括当使栅极和源极为相等电压时在漏极与源极之间实质上流过亚阈值电流的MOST，其特征在于：
该MOST具有第一工作模式和第二工作模式，在该第一工作模式下，在该MOST的栅极上施加与该电路的输入电压无关的恒定电压以使该MOST的栅极和源极之间为正偏压，在该第二工作模式下，根据该电路的输入电压保持该正偏压状态或控制该栅极电压以使该栅极和源极之间为逆偏压。
8.根据权利要求6或7所述的CMOS电路，其特征在于：
若上述MOST为p沟道MOST，则上述恒定电压是高于上述MOST的源极电压的电压，若上述MOST为n沟道MOST，则上述恒定电压是负电压。
9.根据权利要求6或7所述的CMOS电路，其特征在于：
上述恒定电压通过动态运行来施加。
10.根据权利要求6或7所述的CMOS电路，其特征在于：
上述电路在两个电源的电压下工作。
11.根据权利要求6或7所述的CMOS电路，其特征在于：
上述MOST的漏极的电压振幅小于该MOST的栅极的电压振幅。
12.根据权利要求6或7所述的CMOS电路，其特征在于：
包括当使栅极和源极为相等电压时在漏极与源极之间实质上流过亚阈值电流的第一MOST和不流过亚阈值电流的第二MOST，该第一MOST的漏极与该第二MOST的漏极相连接。
13.根据权利要求6或7所述的CMOS电路，其特征在于：
上述MOST是具有小阈值电压的第一MOST，该电路包括该第一MOST和具有大阈值电压的第二MOST，该偏压状态通过该第二MOST来控制。
14.一种半导体器件，是包括阈值电压不同的MOST的电路，其特征在于：
具有包括小阈值电压的MOST的输出级，该输出级包括权利要求6或7所述的COMS电路，该输出级的负载的电压振幅小于构成该输出级的MOST的栅极电压振幅。
15.根据权利要求6或7所述的CMOS电路，其特征在于：
上述MOST是具有小阈值电压的第一MOST，该电路包括该第一MOST和以较大电压工作的具有大阈值电压的第二MOST，该第一MOST的栅极电压由该第二MOST的漏极电压来控制。
16.根据权利要求6或7所述的CMOS电路，其特征在于：
利用MOST的电容对输入电压进行升压来控制该偏压状态。
17.根据权利要求6或7所述的半导体器件，其特征在于：
包括由具有不同阈值电压的MOST构成的输入级和输出级，该输出级包括权利要求6或7所述的MOST，与该输入级连接且具有小阈值电压的MOST具有能区别输入电压的功能。
18.根据权利要求17所述的半导体器件，其特征在于：
包括多个具有上述输入级和上述输出级的电路，该输入级的该MOST具有包括该输入级和该输出级的电路的选择功能。
19.根据权利要求18所述的半导体器件，其特征在于：
包括多个电路模块，各电路模块的电源上连接有用于控制向该电路模块供给电源电压的具有小阈值电压的MOST，该MOST的栅极分别与该输出级连接。
20.根据权利要求6或7所述的CMOS电路，其特征在于：
上述MOST是耗尽型MOST。
21.根据权利要求6或7所述的CMOS电路，其特征在于：
至少上述MOST的栅极电压是通过在栅极上施加了直流电压的MOST来控制。
22.根据权利要求6或7所述的CMOS电路，其特征在于：
包括栅极氧化膜不同的MOST，该MOST的栅极氧化膜比与该MOST的漏极相连接的MOST的栅极氧化膜厚。
23.一种CMOS电路，由具有不同大小的阈值电压的多个MOST构成，以不同的电压振幅进行工作，其特征在于，
包括：用于检测该电路的输入电压的第一MOST；栅极电压振幅大于该输入的电压振幅且漏极电压振幅小于该栅极电压振幅的第二MOST；以及在第二MOST的栅极上施加与该电路的输入电压无关的恒定电压的第三MOST。
24.根据权利要求23所述的CMOS电路，其特征在于：
上述第一MOST的阈值电压小于上述第三MOST的阈值电压。
25.根据权利要求23所述的CMOS电路，其特征在于：
上述第二MOST是耗尽型MOST。
26.根据权利要求23所述的CMOS电路，其特征在于：
上述第一MOST的漏极与上述第二MOST的栅极和上述第三MOST的漏极连接。
27.根据权利要求23所述的CMOS电路，其特征在于：
上述第一MOST的栅极氧化膜比第二MOST的栅极氧化膜薄。
28.根据权利要求6～13、15、16、20～27中任一项所述的CMOS电路，其特征在于：输出电压振幅为0.6V以下。
29.根据权利要求14、17～19中任一项所述的半导体器件，其特征在于：上述CMOS电路的输出电压振幅为0.6V以下。
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