CN101540338B - 一种沟槽平面栅mosfet器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种沟槽平面栅MOSFET器件，包括在n+硅衬底层上面连接有n-外延层，n-外延层的上方设置有平面栅极G，平面栅极G的两侧的外延层上各设置有一个p基区，每个p基区内设置有n+源区，在表面处n+源区与p区短路形成源极S，其特征在于，在两个p基区之间，并且沿n-外延层上端中间部位开有沟槽，沟槽内部填充有多晶硅栅，该部分多晶硅栅与n-外延层之间填充有栅氧化层，该部分栅氧化层和多晶硅栅分别与n-外延层上方平面部分的栅氧化层和多晶硅栅连为一体。该沟槽平面栅MOSFET结构提高了器件的击穿电压，降低了导通电阻，且开关损耗保持不变；器件设计与制造的自由度增加。该沟槽平面栅MOSFET器件的制作工艺成本低，并与现有的VDMOS工艺完全兼容。
Description
技术领域
本发明属于电力半导体器件技术领域，涉及一种沟槽平面栅MOSFET器件，本发明还涉及该种沟槽平面栅MOSFET器件的制造方法。
背景技术
击穿电压和导通电阻是设计功率MOSFET器件必须考虑的两个主要参数。若提高其击穿电压，导通电阻也会随之增加，导致通态功耗增大。由于导通电阻与击穿电压之间存在不可调和的矛盾，因此，在实际应用中，需要对功率MOSFET器件的导通电阻加以限制。
现有的平面栅功率MOSFET(VDMOS)结构具有简单的制作工艺，所以在高频小功率应用中得到了广泛采用。但是，当VDMOS的击穿电压(UBR)升高时，其导通电阻(Ron)则以大约2.5次方的速度急剧上升，即Ron＝UBR 2.4～2.6，导致VDMOS结构的导通损耗很大。所以，VDMOS结构一直被限制在低压(＜200V)范围内使用。现有的沟槽栅MOSFET(VUMOS)结构中，由于沟槽的引入虽然可以有效地减小导通电阻，但又使其击穿电压大大下降；并且，由于VUMOS结构的沟道进入体内，阈值电压的调整更加困难。同时，由于沟槽较深，工艺成本也增加。所以，现有的VDMOS结构和VUMOS结构都不能很好地满足高频功率开关应用的要求。
此外，在实际制作过程中，由于VDMOS结构的导通电阻与击穿电压与其结构参数密切相关，特别是栅极长度、元胞间距对这两个参数的影响很大， 导致器件的设计和制作自由度较小。因此，研发一种新的沟槽平面栅MOSFET器件(以下简称TPMOS结构)，将能有效地克服上述的不足。
发明内容
本发明的目的在于提供一种沟槽平面栅MOSFET器件，能够提高功率MOSFET器件的击穿电压，降低其导通电阻。
本发明的另一目的还在于提供该沟槽平面栅MOSFET器件的制造方法，使器件的结构设计和制作的自由度增大，并具有简单的制作工艺。
本发明采用的技术方案是，一种沟槽平面栅MOSFET器件，包括作为漏极D的n+硅衬底层，在n+硅衬底层的上面连接有n-外延层，n-外延层的上方中间设置有平面栅极G，平面栅极G的两侧的n-外延层上各设置有一个p基区，每个p基区内设置有n+源区，在表面处n+源区与p基区短路形成源极S，在两个p基区之间，并且沿n-外延层上端中间部位开有沟槽，所述沟槽的形状为矩形槽，沟槽深度小于p基区的深度，沟槽宽度小于p基区之间的间距，沟槽内部填充有多晶硅栅，所填充的多晶硅栅与n-外延层之间填充有栅氧化层，沟槽内的栅氧化层和多晶硅栅分别与n-外延层上方的栅氧化层和多晶硅栅连为一体。
本发明采用的另一技术方案是，一种上述沟槽平面栅MOSFET器件的制造方法，该方法按以下步骤进行：
步骤1：在<100>硅n+衬底上生长一层n-外延层，并在n-外延层上表面利用热氧化，生长一层SiO2掩蔽层；
步骤2：沿n-外延层上端中间部位纵向设定沟槽的窗口，利用反应离子刻蚀技术，刻蚀出沟槽，该沟槽深度小于p基区的设定深度，沟槽宽度小于p基区之间的间距；
步骤3：腐蚀掉SiO2掩蔽层，重新热生长栅氧化层，并淀积多晶硅，采用表面平坦化技术，形成表面平整的多晶硅层；
步骤4：刻蚀多晶硅层和栅氧化层，形成平面栅极G和与平面栅极G相连的沟槽型的栅极结构；
步骤5：注入硼离子B+，并退火兼推进形成p基区；
步骤6：注入磷离子P+，并退火兼推进形成n+源区；
步骤7：进行衬底减薄、电极制备、划片、封装后即成。
本发明的沟槽平面栅MOSFET器件，能有效减弱元胞间距对器件阻断特性和导通特性的影响，增加器件设计与制作的自由度；本发明的沟槽平面栅MOSFET器件的制作方法简单，工艺成本低，便于推广利用。
附图说明
图1是现有平面栅VDMOS结构剖面示意图；
图2是现有沟槽栅VUMOS结构剖面示意图；
图3是本发明的沟槽平面栅TPMOS结构实施例的剖面示意图；
图4中，a是本发明的TPMOS结构的击穿电压与沟槽宽度wt的变化曲线图；b是本发明的TPMOS结构的击穿电压与沟槽深度dt的变化曲线图；
图5中，a是本发明TPMOS结构的特征导通电阻与沟槽宽度wt的变化曲线；b是本发明TPMOS结构的特征导通电阻与沟槽深度dt的变化曲线；
图6是本发明的TPMOS结构的开关特性与沟槽深度的变化曲线图，其中，图a是沟槽深度不同时开通特性变化曲线图；图b是沟槽深度不同时关断特性变化曲线图；
图7是具有相同结构参数的本发明的TPMOS结构与现有VDMOS结构在阻断状态下I-V特性曲线的比较图；
图8是具有相同结构参数的本发明的TPMOS结构与现有VDMOS结构在导通状态下I-V特性曲线的比较图；
图9是具有相同结构参数的本发明的TPMOS结构与现有VDMOS结构的开关特性曲线的比较图；其中，图a是开通特性曲线的比较图；图b是关断特性曲线的比较图；
图10是具有相同结构参数的本发明的TPMOS结构与现有VDMOS结构的击穿电压随栅极长度Lg的变化曲线的比较图；
图11是具有相同结构参数的本发明的TPMOS结构与现有VDMOS结构的特征导通电阻随栅极长度Lg变化曲线的比较图；
图12是采用腐蚀工艺形成的本发明V-TPMOS的结构示意图；
图13是采用反应离子刻蚀(RIE)工艺形成的TPMOS结构与采用腐蚀工艺形成的V-TPMOS结构及现有VDMOS结构的击穿电压随栅极长度变化曲线的比较图；
图14是采用反应离子刻蚀(RIE)工艺形成的TPMOS结构与采用腐蚀工艺形成的V-TPMOS结构及现有VDMOS结构的特征导通电阻随栅极长度变化曲线的比较图；
图15是集成了过压保护和续流二极管的TPMOS与V-TPMOS结构示意图，其中，图a是集成了过压保护和续流二极管的TPMOS结构示意图；图b是集成了过压保护和续流二极管的V-TPMOS结构示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
图1和图2分别是现有的平面栅VDMOS和沟槽栅VUMOS基本结构剖 面示意图。由图1可见，现有的VDMOS结构为平面栅极，沟道在表面，其长度由p基区和n+源区两次扩散的横向结深之差决定。由图2可见，现有的沟槽栅VUMOS结构的沟槽栅与源区相连，并且沟槽底部进入n-漂移区，沟道在体内，其长度也由p基区和n+源区两次扩散的横向结深之差决定。
图3是本发明的沟槽平面栅一种实施例剖面结构示意图，它是以现有的VDMOS结构为基础，保持原有的p基区、n+源区、n-外延层及衬底不变，在多晶硅栅极G正下方、两个p基区之间的n-外延层内设置了一个完全与n+源区和两侧的p基区无关的沟槽，且沟槽深度小于p基区的深度，沟槽宽度小于p基区之间的间距；沟槽的形状可以设置成矩形槽或上大下小的梯形槽。当击穿电压为600V时，沟槽的宽度约为4μm，深度约为2.5μm。其他结构参数与现有的VDMOS结构完全相同，因而沟道区也与现有的VDMOS结构完全相同。
下面从几个方面对本发明的TPMOS结构和现有的VDMOS结构进行比较，说明本发明的TPMOS结构所具有的优点：
1.结构特征
与现有的VDMOS结构相比，本发明的TPMOS结构，在多晶硅栅极正下方的两个p基区之间的n-外延层中引入了一个沟槽，沟槽内部由栅氧化层和多晶硅填充，形成沟槽型的栅极结构，并与原有的平面栅极部分相连，并且，沟槽深度小于p基区的深度，沟槽宽度小于p基区之间的间距。
2.器件特性分析
下面对现有的VDMOS和本发明的TPMOS两种结构的击穿电压、导通电阻和输入电容及输出电容分别作定性地分析与比较。
1)击穿电压
对现有的VDMOS器件，若栅极和源极接地，在漏极和源极之间加正向电压(UDS＞0)，器件处于阻断状态。由p基区和n-外延层形成的J2结反偏来承担正向阻断电压。当元胞间距较小时，则两侧J2结的耗尽层就会相遇，可阻断漏源之间的电流流过。可见VDMOS的击穿电压与其元胞间距密切相关。
对本发明的TPMOS结构，由于沟槽的引入，使两侧J2结的耗尽层很容易联通，消除了元胞间距对其击穿电压的影响。但是，由于沟槽底部拐角处的电场较为集中，使得其击穿电压受到影响。通过合理的设计沟槽的深度和宽度，可以使J2结弯曲处的电场与沟槽底部拐角处的电场相同，器件的击穿可同时出现在这两处。
2)导通电阻
现有的VDMOS的导通电阻Ron主要由漂移区电阻RD、JFET区电阻RJ、积累区电阻RA和沟道区电阻RCH串联而成，即Ron≈RD+RJ+RA+RCH。其中RA是由平面栅极在n-外延层表面产生电子积累而形成的，其大小与元胞间距有关。
本发明的TPMOS因挖掉了大部分JFET区，故RJ→0。所以，其导通电阻Ron主要由漂移区电阻RD、积累区电阻RA和沟道区电阻RCH串联而成，即Ron≈RD+RA+RCH。其中RA是由沿沟槽栅极侧壁在n-外延层中产生的电子积累而形成的，其大小与沟槽深度有关。
与现有的VDMOS结构相比，本发明的TPMOS结构除了沟槽外，其他结构参数完全相同，因而，两者的漂移区电阻RD、沟道区电阻RCH都基本保持不变。只是两者的积累区电阻RA所在的位置不同，大小也稍有不同。 由于TPMOS中的RJ→0，所以，本发明TPMOS的导通电阻可明显降低。并且，元胞间距对其导通电阻的影响很小。
3)输入电容
现有VDMOS的输入电容可表示为CIN≈CGS+CMI＝CGS+(1+gmZ)CGD。其中，CGS是栅源电容，它与栅源覆盖区的面积和栅氧化层厚度等参数有关。CGD是栅漏电容，它与栅漏覆盖区的面积和栅氧化层厚度等参数有关。CMI为密勒电容，由密勒效应引起，与栅漏电容CGD成正比。gm是跨导，Z是负载电阻。
本发明的TPMOS结构与现有VDMOS结构的源区和栅极氧化层厚度相同，因此，栅源电容CGS相同。但由于浅沟槽的引入增加了栅漏之间覆盖区域的面积，其大小与沟槽深度和宽度有关。所以，本发明TPMOS的CGD由两部分组成，CGD1表示由TPMOS的沟槽栅底部覆盖漏区所引起的电容，与沟槽宽度有关。CGD2表示由沟槽栅侧壁覆盖漏区所引起的电容，与沟槽深度有关。所以，本发明TPMOS的输入电容可表示为：CIN≈CGS+CMI＝CGS+(1+gmZ)(CGD1+CGD2)。由于TPMOS和VDMOS的元胞间距和n-外延层参数相同，所以CGD1与VDMOS的CGD相同，而CGD2随沟槽深度减小而减小。可见，与VDMOS相比，本发明TPMOS结构输入电容CIN有所增加。
4)输出电容
现有VDMOS结构的输出电容COUT可表示为：COUT≈CDS+CGD。其中，CDS为漏源电容，由p基区和n-外延层之间的结电容引起。由于本发明TPMOS的CGD由两部分组成，所以，本发明TPMOS的输出电容也可表示为COUT≈CDS+(CGD1+CGD2)。由于本发明的TPMOS结构与现有VDMOS结构 的p基区和n-外延层参数相同，故两者的CDS相同。但由于TPMOS的CGD稍大，所以，输出电容COUT也稍大。
上述分析表明，本发明的TPMOS结构具有更高的击穿电压和更低的导通电阻，但输入电容与输出电容稍大。通过合理设计沟槽尺寸结构，可有效地控制输入电容与输出电容的大小。
3.性能评价
为评价本发明TPMOS结构的特性，以600V的器件为例，根据图1建立了其结构模型：选取nsub +衬底区掺杂浓度为1×1020cm-3，外延层掺杂浓度Cn＝2.57×1014cm-3，厚度Wn＝58μm，p基区峰值浓度为1×1018cm-3，结深3.5μm。n+源区的峰值浓度为1×1020cm-3，结深为1.5μm，栅氧化层厚度为0.1μm，栅极长度为10μm。沟槽宽度wt在1.0μm～4.0μm范围内变化，沟槽深度dt在1.0μm～5.0μm范围内变化。其他结构参数与现有VDMOS结构完全相同。基于该模型，利用半导体器件模拟软件ISE先分析了沟槽关键参数对TPMOS特性参数的影响，然后对TPMOS和VDMOS两种器件的阻断特性、导通特性和开关特性分别进行了模拟和比较。
1)阻断特性
图4给出了本发明的TPMOS结构的击穿电压随沟槽结构参数的变化曲线。其中，图4a是击穿电压随沟槽宽度wt的变化曲线；图4b是击穿电压随沟槽深度dt的变化曲线。
由图4a可知，随着沟槽宽度wt从1.0μm增加到4.0μm时，TPMOS的击穿电压随着沟槽宽度的增大而增大。
由图4b可知，当沟槽深度dt从1.0μm增加到5.0μm时，TPMOS的击穿电压UBR先增加而后减小，并当dt＝2.5μm时，击穿电压UBR达到最大值 669V。当dt＜2.5μm时，击穿电压随沟槽深度dt的增大而缓慢增大。当dt＞2.5μm时，击穿电压随沟槽深度dt的增大而快速下降。其原因可由TPMOS击穿时内部的电场分布来解释。
当dt为2.5μm时，J2结弯曲处的电场和沟槽底部拐角处的电场强度几乎相同，于是击穿几乎同时发生在这两处，所以，此时器件的击穿电压达到最大。当dt＜2.5μm时，器件击穿由J2结弯曲处的电场决定。随沟槽深度dt的增大，J2结弯曲处的电场得以缓解，因此，击穿电压随沟槽深度dt的增大而缓慢增大。当dt＞2.5μm时，击穿时由沟槽底部拐角处的电场决定。随沟槽深度dt的增大，沟槽底部拐角处的电场集中加剧。因此，击穿电压随dt的增大而快速下降。
2)导通特性
图5是本发明的TPMOS结构的特征导通电阻Ron，sp(导通电阻与面积乘积，即Ron，sp＝Ron×A)与沟槽结构参数的变化曲线，其中，图5a是特征导通电阻与沟槽宽度wt的变化曲线；b是特征导通电阻与沟槽深度dt的变化曲线。由图5a可见，当沟槽深度dt为3μm，沟槽宽度wt在1～4μm范围内变化时，TPMOS结构的Ron，sp随wt的增加而逐渐减小。由图5b可见，当沟槽宽度wt为4μm，沟槽深度dt在1～5μm范围内变化时，TPMOS结构的Ron，sp随dt的增加也逐渐减小。
3)开关特性
图6是本发明的TPMOS的开关特性随沟槽深度的变化曲线，其中图6a是沟槽深度不同时开通特性变化曲线；图6b是沟槽深度不同时关断特性变化曲线。由图6a和图6b可知，随着沟槽深度dt的增大，TPMOS的开通时间和关断时间都有所延迟。这说明沟槽越深，TPMOS结构的开关特性 越差。这是由于dt增大使沟槽壁面积增大，导致寄生电容CGD2增大所致。
由上述特性分析可知，较宽的沟槽，对击穿电压和特征导通电阻都有利，而沟槽深度对击穿电压和特征导通电阻的影响不一致。为了兼顾器件的阻断特性和导通特性以及开关特性，需要对沟槽深度进行严格控制。
4)本发明的TPMOS与现有的VDMOS器件的特性比较
图7是具有相同结构参数的本发明的TPMOS与现有的VDMOS在阻断状态下I-V特性曲线的比较。由图7可知，TPMOS的击穿电压明显高于VDMOS的击穿电压。
图8是具有相同结构参数的本发明的TPMOS与现有的VDMOS在导通状态下I-V特性曲线的比较。由图8可知，TPMOS的导通特性曲线的斜率(即导通电阻)明显小于VDMOS器件。
图9是具有相同结构参数的本发明的TPMOS与现有的VDMOS的开关特性曲线的比较；其中，图9a是开通特性曲线的比较；图9b是关断特性曲线的比较。由图9a可见，TPMOS开通时漏极电压和漏极电流随时间的变化要比VDMOS慢大约20ns，这是因为沟槽的引入使TPMOS的输入电容稍有增大。但是，开通过程中TPMOS与VDMOS的峰值功耗(即漏极电流和漏源电压随时间变化曲线交点处电流和电压的乘积)基本相等。由图9b可见，TPMOS关断时漏极电压和漏极电流随时间的变化也比VDMOS慢大约20ns，但是关断过程中TPMOS与VDMOS的峰值功耗也基本相等。可见，与VDMOS器件相比，TPMOS结构虽然开通和关断时有延迟，但是其开关功耗并不会增加。
图10是本发明的TPMOS与现有的VDMOS的击穿电压随栅极长度Lg的变化曲线的比较。由图10可见，随Lg的增加，VDMOS器件的击穿电压 会快速下降，而TPMOS器件的击穿电压稍有上升，并当Lg＞10μm以后，击穿电压的变化很小。可见，栅极长度Lg对TPMOS击穿电压的影响很小，而对VDMOS器件击穿电压的影响很大。
图11是本发明的TPMOS与现有的VDMOS的特征导通电阻随栅极长度Lg变化曲线的比较。由图11可见，随Lg的增加，VDMOS器件的特征导通电阻急剧下降，而TPMOS器件的特征导通电阻则维持在一个较小的值。可见，栅极长度Lg对VDMOS器件的特征导通电阻的影响很大，而TPMOS器件的特征导通电阻几乎不受栅极长度Lg的限制。
本发明的沟槽平面栅MOSFET器件与现有的平面栅VDMOS-结构相比，具有更好的阻断特性、导通特性和相近的开关损耗。并且，其击穿电压和特征导通电阻基本不受栅极长度(或元胞间距)的限制，从而使器件设计和制造的自由度增大。
本发明沟槽平面栅MOSFET器件的制造方法，按以下步骤实施：
步骤1：在<100>硅n+衬底上生长一层n-外延层，并在n-外延层上表面利用热氧化，生长一层SiO2掩蔽层；
步骤2：光刻形成沟槽的窗口，利用反应离子刻蚀(RIE)技术，刻蚀出边缘陡直的沟槽；
步骤3：腐蚀掉SiO2掩蔽层，重新热生长栅氧化层，并淀积多晶硅，采用表面平坦化技术，形成表面平整的多晶硅层；
步骤4：刻蚀多晶硅和栅氧化层，形成栅极G；
步骤5：注入硼离子(B+)，并退火兼推进形成p基区；
步骤6：注入磷离子(P+)，并退火兼推进形成n+源区；
步骤7：进行衬底减薄、电极制备、划片、封装后即成。这些工艺与现 有的VDMOS器件工艺完全相同。
为了降低工艺成本，沟槽也可以利用腐蚀来形成。通过控制沟槽窗口宽度和深度，可以得到沟槽侧壁为(111)面的V-TPMOS结构，如图12所示，其中，槽壁和槽底面的夹角θ为54.7°，即(100)面与(111)面间的夹角。θ与沟槽深度和沟槽上、下边宽度应满足下式：
dt＝tgθ·(wt1-wt2)/2
式中，dt为沟槽深度，wt1为沟槽上边宽度，wt2为沟槽下边宽度。
图13是采用RIE工艺形成的TPMOS结构和采用腐蚀工艺形成的V-TPMOS结构与现有的VDMOS结构的击穿电压随栅极长度Lg变化曲线的比较。由图13可见，V-TPMOS结构的击穿电压随栅极长度的变化介于TPMOS与VDMOS结构之间，且变化趋势与TPMOS结构保持一致，但其击穿电压值低于TPMOS结构，而高于VDMOS结构。
图14是采用RIE工艺形成的TPMOS结构和采用腐蚀工艺形成的V-TPMOS结构与现有的VDMOS结构的特征导通电阻随栅极长度变化曲线的比较。由图14可见，V-TPMOS特征导通电阻明显低于VDMOS结构，稍高于TPMOS结构，并且其变化趋势与TPMOS结构保持一致。
图13和图14比较表明，V-TPMOS结构的击穿电压和特征导通电阻比TPMOS结构稍差，但明显优于VDMOS结构。由此可见，V-TPMOS结构是器件特性与工艺成本的一种折衷，并且设计和制造的自由度很大。
图15为本发明方法的另一个实施例结构示意图，即为了增加TPMOS器件的可靠性及安全工作区(SOA)，可以在挖槽之前，先在n-外延层上通过选择性扩散形成一个p+阱区，然后再按上述的步骤实现如图15所示的TPMOS和V-TPMOS结构，其中，图15a是集成了过压保护和续流二极管 的(矩形沟槽)TPMOS结构示意图；图15b是集成了过压保护和续流二极管的(梯形沟槽)V-TPMOS结构示意图。该两种结构中由p+阱区与n-外延层形成的寄生二极管(如图15中所示)与MOSFET部分反并联。当TPMOS器件在正向(UDS＞0)阻断状态下，该寄生二极管起过压保护作用，其p+阱区与n-外延层所形成的J2结部分的电场会增强，使得击穿均匀地发生在体内，从而保证器件有稳定的击穿特性。当TPMOS器件在反向电压(UDS＜0)下工作时，该寄生二极管起续流作用。
综上所述，本发明沟槽平面栅MOSFET结构是在现有VDMOS结构的基础上，保持其源、漏区和平面型多晶硅栅极不变，在两个p基区之间设置了一个很浅的沟槽。与常规的VDMOS结构相比，引入这样的沟槽，可使JFET区电阻RJ→0，从而可有效地减小器件的导通电阻。同时，由于VDMOS的击穿常发生在p基区的结弯曲处，沟槽的引入会改善p基区的结弯曲处电场集中的现象，从而可有效地改善器件的阻断特性。并且，沟槽的引入不会影响TPMOS结构的n+源区和p基区，因此，其导电沟道与沟槽无关，仍然在p基区表面，便于调整阈值电压。
由于沟槽的引入，减弱了元胞间距对器件阻断特性和导通特性的影响，增加了器件设计与制作的自由度。在实际的工艺制作时，TPMOS只需要在VDMOS的工艺基础上增加一道形成浅沟槽的刻蚀工艺，还具有简单的制作工艺，不会增加太多的工艺成本，便于器件推广。
Claims (6)
1.一种沟槽平面栅MOSFET器件，包括作为漏极D的n+硅衬底层，在n+硅衬底层的上面连接有n-外延层，n-外延层的上方中间设置有平面栅极G，平面栅极G的两侧的n-外延层上各设置有一个p基区，每个p基区内设置有n+源区，在表面处n+源区与p基区短路形成源极S，其特征在于，
在两个p基区之间，并且沿n-外延层上端中间部位开有沟槽，所述沟槽深度小于p基区的深度，沟槽宽度小于p基区之间的间距，沟槽内部填充有多晶硅栅，所述多晶硅栅与n-外延层之间填充有栅氧化层，所述栅氧化层和所述多晶硅栅形成沟槽型的栅极结构，并与n-外延层上方的所述平面栅极G连为一体。
2.按照权利要求1所述的沟槽平面栅MOSFET器件，其特征在于，所述沟槽为矩形槽。
3.按照权利要求1所述的沟槽平面栅MOSFET器件，其特征在于，所述沟槽为上大下小的梯形沟槽，槽壁和槽底面的夹角与沟槽深度和沟槽上、下边宽度应满足下式：
dt＝tgθ·(wt1-wt2)/2
式中，θ为槽壁和槽底面的夹角，dt为沟槽深度，wt1为沟槽上边宽度，wt2为沟槽下边宽度。
4.一种权利要求1所述沟槽平面栅MOSFET器件的制造方法，其特征在于，该方法按以下步骤进行：
步骤1：在<100>硅n+衬底上生长一层n-外延层，并在n-外延层上表面利用热氧化，生长一层SiO2掩蔽层；
步骤2：沿n-外延层上端中间部位纵向设定沟槽的窗口，利用反应离子刻蚀技术，刻蚀出沟槽，该沟槽深度小于p基区的设定深度，沟槽宽度小于p基区之间的间距；
步骤3：腐蚀掉SiO2掩蔽层，重新热生长栅氧化层，并淀积多晶硅，采用表面平坦化技术，形成表面平整的多晶硅层；
步骤4：刻蚀多晶硅层和栅氧化层，形成平面栅极G和与平面栅极G相连的沟槽型的栅极结构；
步骤5：注入硼离子B+，并退火兼推进形成p基区；
步骤6：注入磷离子P+，并退火兼推进形成n+源区；
步骤7：进行衬底减薄、电极制备、划片、封装后即成。
5.按照权利要求4所述的沟槽平面栅MOSFET器件的制造方法，其特征在于，所述步骤2中的沟槽为矩形槽。
6.按照权利要求4所述的沟槽平面栅MOSFET器件的制造方法，其特征在于，所述步骤2中的沟槽为上大下小的梯形沟槽，槽壁和槽底面的夹角与沟槽深度和沟槽上、下边宽度应满足下式：
dt＝tgθ·(wt1-wt2)/2
式中，θ为槽壁和槽底面的夹角，dt为沟槽深度，wt1为沟槽上边宽度，wt2为沟槽下边宽度。
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