CN101267193A - 进行电压比较,防止电压比较精度恶化的半导体集成电路 - Google Patents

进行电压比较,防止电压比较精度恶化的半导体集成电路 Download PDF

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Abstract

本发明提供一种进行电压比较，防止电压比较精度恶化的半导体集成电路，该半导体集成电路(101)具备：接收第1输入电压以及第2输入电压的差动放大电路(A1)；通过对经由第1电容器(C1P)从差动放大电路(A1)的第1输出端子接收到的电压以及经由第2电容器(C1N)从差动放大电路(A1)的第2输出端子接收到的电压进行比较，输出表示第1输入电压以及第2输入电压的比较结果的数字信号的闩锁电路(U1)；具有与第1电容器(C1P)的第2端子耦合的第1端子，以及与第2电容器(C1N)的第2端子耦合的第2端子的第3电容器(CZ1)。

Description

进行电压比较，防止电压比较精度恶化的半导体集成电路
技术领域
本发明涉及半导体集成电路，特别涉及防止电压比较精度恶化的高精度的比较电路。
背景技术
近年，在CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)工艺方法的数字集成电路中还集成模拟电路的模拟/数字混合集成电路正在推进，而作为连接模拟/数字电路间的接口的模拟/数字变换器(ADC)电路的重要性正在增加。在ADC电路中有逐次比较型、流水线型、快闪型、∑Δ型以及双积分型等各种方式，但无论哪种方式都需要电压比较动作，比较电路是必须的。此外，内置于传感器等的CMOS模拟/数字混合集成电路中的ADC电路的分辨率有提高的趋势，随之具有高精度的电压比较精度的比较电路的必要性提高。
例如，在特开2001-189633号公报(专利文献1)、特开平11-150454号公报(专利文献2)以及特表平9-512684号公报(专利文献3)中公开了在模拟/数字变换器电路等中使用的比较电路。
专利文献1所述的比较电路是输出失调电压蓄积型(OOS(OutputOffset Storage)型)比较电路。即，OOS型比较电路具备放大电路、闩锁电路、电容器。在该OOS型比较电路中，在电压比较动作之前进行放大电路的失调电压的补正动作。即、在分别连接于放大电路的差动输出上的2个电容器上蓄积与对放大电路的失调电压上进行增益倍数所得的值(利得倍)对应的电荷。
而后，在电压比较动作中，向放大电路施加作为比较对象的2个输入电压。放大电路放大2个输入电压并分别输出。此时，用2个电容器从放大电路的输出电压中消除失调电压，能够得到不含失调电压的电压。放大电路的输出电压送到闩锁器并变换为H电平或者L电平的逻辑电平，作为比较结果进行输出。
可是，在专利文献1所述的比较电路中，当比较电路接受电压差微小的比较对象电压的情况下没有问题，但如果比较电路接受电压差大的比较对象电压，则2个电容器保持的电压下降，失调电压的补正精度恶化。
发明内容
本发明的目的在于提供一种通过防止失调电压的补正精度恶化，可以谋求电压比较精度的提高的半导体集成电路。
涉及本发明的某一方面的半导体集成电路具备：第1差动放大电路，具有施加第1输入电压的第1输入端子、施加第2输入电压的第2输入端子、第1输出端子以及第2输出端子；第1电容器，具有与第1差动放大电路的第1输出端子耦合的第1端子，以及第2端子；第2电容器，具有与第1差动放大电路的第2输出端子耦合的第1端子，以及第2端子；第1开关，具有与第1电容器的第2端子耦合的第1端子，以及施加规定电压的第2端子，第1开关用来切换第1端子以及第2端子的连接以及非连接；第2开关，具有与第2电容器的第2端子耦合的第1端子，以及施加规定电压的第2端子，第2开关用来切换第1端子以及第2端子的连接以及非连接；第3电容器，具有与第1电容器的第2端子耦合的第1端子，以及与第2电容器的第2端子耦合的第2端子；以及闩锁电路，通过对经由第1电容器从第1差动放大电路的第1输出端子接收到的电压以及经由第2电容器从第1差动放大电路的第2输出端子接收到的电压进行比较，输出表示第1输入电压以及第2输入电压的比较结果的数字信号。
此外涉及本发明的另一方面的半导体集成电路具备：第1电容器，具有施加第1输入电压的第1端子，以及第2端子；第2电容器，具有施加第2输入电压的第1端子，以及第2端子；差动放大电路，具有与第1电容器的第2端子耦合的第1输入端子、与第2电容器的第2端子耦合的第2输入端子、第1输出端子以及第2输出端子；第1开关，具有与第1电容器的第2端子耦合的第1端子，以及与差动放大电路的第1输出端子耦合的第2端子，第1开关用来切换第1端子以及第2端子的连接以及非连接；第2开关，具有与第2电容器的第2端子耦合的第1端子，以及与差动放大电路的第2输出端子耦合的第2端子，第2开关用来切换第1端子以及第2端子的连接以及非连接；第3电容器，具有与差动放大电路的第1输入端子耦合的第1端子，以及与差动放大电路的第2输入端子耦合的第2端子；以及闩锁电路，通过对从差动放大电路的第1输出端子接收到的电压以及从差动放大电路的第2输出端子接收到的电压进行比较，输出表示第1输入电压以及第2输入电压的比较结果的数字信号。
如果采用本发明，则通过防止失调电压的补正精度恶化，能够谋求电压比较精度的提高。
本发明的上述以及其他目的、特征、形势以及优点从与附图相关地进行理解的与本发明有关的以下详细说明书中可以明确得知。
附图说明
图1是表示本发明的第1实施方式的半导体集成电路的结构的图。
图2是表示本发明的第1实施方式的半导体集成电路中的放大电路A1的结构的图。
图3是表示本发明的第1实施方式的半导体集成电路中的闩锁电路U1的结构的图。
图4是表示本发明的第1实施方式的半导体集成电路的失调电压的补正动作的图。
图5是表示本发明的第1实施方式的半导体集成电路的电压比较动作的图。
图6是表示本发明的第1实施方式的半导体集成电路的动作的波形图。
图7是表示具备本发明的第1实施方式的半导体集成电路的ADC电路的结构的图。
图8是表示ADC电路201中的DAC电路51的输出电压的波形图。
图9是表示本发明的第1实施方式的半导体集成电路中的电容器CZ1的作用的图。
图10是表示在本发明的第1实施方式的半导体集成电路中的电容器CZ1的外围的输入电容的图。
图11是表示使用电路模拟器对从本发明的第1实施方式的半导体集成电路中去除电容器CZ1的半导体集成电路的电压比较动作进行模拟的结果的波形图。
图12是表示用电路模拟器对本发明的第1实施方式的半导体集成电路的电压比较进行模拟的结果的波形图。
图13是表示电容器CZ1的电容值和放大电路A1的失调电压的关系的曲线图。
图14是表示本发明的第2实施方式的半导体集成电路的结构的图。
图15是表示本发明的第2实施方式的半导体集成电路的动作的图。
图16是表示本发明的第3实施方式的半导体集成电路的结构的图。
图17是表示本发明的第4实施方式的半导体集成电路的结构的图。
图18是表示本发明的第4实施方式的半导体集成电路的动作的波形图。
具体实施方式
以下，使用附图说明本发明的实施方式。而且，在图中相同或者相当部分上标注相同符号并不重复其说明。
<第1实施方式>
[结构以及基本动作]
图1是表示本发明的第1实施方式的半导体集成电路的结构的图。
参照图1，半导体集成电路101是OOS型比较电路，具备放大电路(差动放大电路)A1；电容器(第1电容器)C1P；电容器(第2电容器)C1N；电容器(第3电容器)CZ1；开关S0P、S1P；开关(第1开关)S2P、开关S0N、S1N；开关(第2开关)S2N；闩锁电路U1。而且，开关S0P～S2P以及开关S0N～S2N的各个例如能够使用1个N沟道MOS晶体管来实现，能够使用1个P沟道MOS晶体管来实现，此外能够使用组合了N沟道MOS晶体管以及P沟道MOS晶体管的互补开关来实现。
开关S0P在第1端子上施加输入电压Vip，第2端子与放大电路A1的正向输入端子(第1输入端子)、开关S1P的第1端子连接。
开关S0N在第1端子上施加电压Vin，第2端子与放大电路A1的反向输入端子(第2输入端子)、开关S1N的第1端子连接。
电容器C1P的第1端子与放大电路A1的正向输出端子(第1输出端子)连接，第2端子与电容器CZ1的第1端子、开关S2P的第1端子、闩锁电路U1的正向输入端子连接。
电容器C1N的第1端子与放大电路A1的反向输出端子(第2输出端子)连接，第2端子与电容器CZ1的第2端子、开关S2N的第1端子、闩锁电路U1的反向输入端子连接。
在开关S1P、S2P、S1N以及S2N的第2端子上施加固定电压VDD的1/2的电压。
开关S0P以及S0N根据控制电压VOC0进行接通、断开，即切换第1端子以及第2端子的连接以及非连接。开关S1P以及S1N根据控制电压VOC0B进行接通、断开。开关S2P以及S2N根据控制电压VOC1进行接通、断开。以下，假定开关S0P～S2P以及开关S0N～S2N当控制电压是逻辑高电平(以下，还称为H电平)的情况下接通，在控制电压是逻辑低电平(以下，还称为L电平)时断开来进行说明。
放大电路A1对经由开关S0P接收到的输入电压Vip以及经由开关S0N接收到的输入电压Vin进行放大后输出。
闩锁电路U1对经由电容器C1P从放大电路A1的正向输出端子接收到的电压Vmp以及经由电容器C1N从放大电路A1的反向输出端子接收到的电压Vmn进行比较，在保持表示比较结果的H电平或L电平的数字信号的同时，作为输出电压VOP以及VON进行输出。
图2是表示本发明的第1实施方式的半导体集成电路中的放大电路A1的结构的图。
参照图2，放大电路A1是2级结构，包含：构成前级的偏置电路11、差动输入电路12以及负载电路13，构成后级的输出缓冲电路14。偏置电路11包含电流源Ib、构成电流反射镜电路的P沟道MOS晶体管MPC1以及MPC2。差动输入电路12包含P沟道MOS晶体管MP1以及MP2。负载电路13包含N沟道MOS晶体管MN1～MN4。输出缓冲电路14包含P沟道MOS晶体管MPC3以及MPC4、N沟道MOS晶体管MN5以及MN6。
P沟道MOS晶体管MP1的栅极相当于放大电路A1的正向输入端子。P沟道MOS晶体管MP2的栅极相当于放大电路A1的反向输入端子。P沟道MOS晶体管MPC3的漏极相当于放大电路A1的正向输出端子。P沟道MOS晶体管MPC4的漏极相当于放大电路A1的反向输出端子。
在放大电路A1中，例如调整各MOS晶体管的栅极长度以及栅极宽度，使得放大电路A1的增益变成约10倍。
在此，放大电路A1中的差动输入电路12以及负载电路13因CMOS工艺过程的各种离散这样主要原因，正向一侧电路以及反向一侧电路的对称性发生走样的现象很多。于是，等效地变成在放大电路A1的正向输入端子以及反向输入端子之一上附加了电压源的状态。该附加的电压源的电压值相当于放大电路A1的失调电压。
图3表示本发明的第1实施方式的半导体集成电路中的闩锁电路U1的结构的图。
参照图3，闩锁电路U1包含闩锁电路主体21、缓冲电路22、复位置位触发电路(RS触发电路)23。闩锁电路主体21包含P沟道MOS晶体管MP11～MP14；N沟道MOS晶体管MN11～MN18。缓冲电路22包含反相器电路G1～G4。复位置位触发器电路23包含NAND电路G5以及G6。
N沟道MOS晶体管MN11的栅极相当于闩锁电路U1的正向输入端子。N沟道MOS晶体管MN12的栅极相当于闩锁电路U1的反向输入端子。即，在N沟道MOS晶体管MN11以及MN12的栅极上分别施加电压Vmp以及Vmn。
P沟道MOS晶体管MP11及MP12以及N沟道MOS晶体管MN15以及MN16根据控制电压VLATCH开始闩锁动作。
P沟道MOS晶体管MP13及MP14以及N沟道MOS晶体管MN13以及MN14构成用于快速决定闩锁电路主体21的输出电压的正反馈电路。
N沟道MOS晶体管MN17以及MN18在闩锁电路U1未进行闩锁动作时将闩锁电路主体21的输出电压保持为一定。
复位置位触发电路23在保持经由缓冲电路22接收到的闩锁电路主体21的输出电压的同时，作为电压VOP以及VON向外部输出。
在闩锁电路U1中，当电压Vmp比电压Vmn大的情况下，电压VOP变成H电平并且电压VON变成L电平，当电压Vmp比电压Vmn小的情况下电压VOP变成L电平并且电压VON变成H电平。
[动作]
图4是表示本发明的第1实施方式的半导体集成电路的失调电压的补正动作的图。图5是表示本发明的第1实施方式的半导体集成电路的电压比较动作的图。在此，将放大电路A1的正向一侧的输入电压设为VINP，将反相一侧的输入电压设为VINN，将正向一侧的输出电压设为VOUTP，将反相一侧的输出电压设为VOUTN，将放大器A1的失调电压设为VOS，将放大电路A1的增益设为A。
放大电路A1进行放大动作，以满足VOUTP-VOUTN＝A×(VINP-VINN)。其中，为了简单地说明，假设放大电路A1进行差动动作，此外，即使放大电路A1的输入是非平衡的，也假设放大电路A1的输出是平衡的。
参照图4，在补正动作中，向放大电路A1的差动输入以及差动输出施加2.5V，即将电压VOUTP、电压VOUTN、电压VINP以及电压VINN设置成2.5V。于是，在电容器C1P以及C1N上蓄积分别与A×VOS/2以及-A×VOS/2对应的电荷的即电容器C1P以及C1N保持将失调电压VOS进行增益A倍后的电压。
参照图5，在电压比较动作中，如果在放大电路A1的差动输入上分别施加2.5V+V1(V1是任意的电压值)以及2.5V，则放大电路A1从差动输出分别输出2.5V+A×(VOS+V1)/2以及2.5V-A×(VOS+V1)/2的电压。在此，在补正动作以及电压比较动作中，因为电容器C1P的端子间的电压以及电容器C1N的端子间的电压上没有变化，所以变成VOUTP＝2.5V+A×V1/2、VOUTN＝2.5V-A×V1/2。
图6是表示本发明的第1实施方式的半导体集成电路的动作的波形图。
在时刻a中，进行上述的失调电压的补正动作。即，将控制电压VOC0设定为L电平，将控制电压VOC0B设置为H电平，将控制电压VOC1设定为H电平。于是，通过开关S0P以及S0N断开，开关S1P以及S1N接通，并且开关S2P以及S2N接通，由此在放大电路A1的差动输入以及差动输出上施加VDD/2。因而，与对放大电路A1的失调电压进行乘以增益得到的电压所对应的电荷被蓄积在电容器C1P以及C1N上。
在时刻b中，将控制电压VOC0设定为L电平，将控制电压VOC0B设置为L电平，将控制电压VOC1设定为H电平。于是，开关S1P以及S1N从接通状态转移到断开状态。即，开关S0P以及S0N是断开状态，开关S1P以及S1N是断开状态，并且开关S2P以及S2N是接通状态。此时，电容器C1P以及C1N保持的放大电路A1的失调电压确定。
在时刻c中，将控制电压VOC0设定为L电平，将控制电压VOC0B设置为L电平，将控制电压VOC1设定为L电平。于是，开关S2P以及S2N从接通状态转移到断开状态。即，开关S0P以及S0N是断开状态，开关S1P以及S1N是断开状态，并且开关S2P以及S2N是断开状态。
在时刻d中，将控制电压VOC0设定为H电平，将控制电压VOC0B设置为L电平，将控制电压VOC1设定为L电平。于是，开关S0P以及S0N从断开状态转移到接通状态。即，开关S0P以及S0N是接通状态，开关S1P以及S1N是断开状态，并且开关S2P以及S2N是断开状态。由此，半导体集成电路101能够对输入电压Vip以及Vin进行电压比较动作。
因而，在本发明的第1实施方式的半导体集成电路中，能够从放大电路A1的输出电压中消除失调电压。
图7是表示具备本发明的第1实施方式的半导体集成电路的ADC电路的结构的图。
参照图7，ADC电路201是逐次比较ADC电路，具备半导体集成电路101、DAC(数字/模拟变换器)电路51；逐次比较寄存器电路52。VAIN是ADC电路201的模拟输入电压，VREF是半导体集成电路101以及DAC电路51的参考电压，VDAC OUT是DAC电路51的输出电压。ADC电路201例如被包含在1个半导体集成电路中。
图8是ADC电路201中的DAC电路51的输出电压的波形图。
ADC电路201的动作分为初始化动作(时刻a)、模拟输入电压的取样动作(时刻b)以及电压比较动作(时刻c以后)这3个。
参照图8，在时刻a中，逐次比较寄存器电路52被复位，从逐次比较寄存器电路52输出的(n-1)位的数据全部变成0。于是，DAC电路51输出参考电压VREF作为输出电压VDAC_OUT。此时，半导体集成电路101进行上述的失调电压的补正动作，从输出电压中消除失调电压。
在时刻b中，从外部向DAC电路51输出模拟电压VAIN，DAC电路51的输出电压VDAC_OUT变成VREF-VAIN。
在时刻c中，作为第1次的比较动作将DAC电路51的最高位位设定为初始值1，将位(bn-2)～(b0)设定为0。
如果将DAC电路51从逐次比较寄存器电路52接收的(n-1)位数据设置成b0～bn-1，则DAC电路51的输出电压VDAC_OUT用以下的式子表示。
[式1]
V DAC _ OUT = V REF - V IN + &Sigma; i = 0 n - 1 ( b i &times; 2 i 2 n ) &times; V REF
在时刻c中，最高位位(bn-1)是1，因为位(bn-2)～(b0)是0，所以DAC电路51的输出电压VDAC_OUT用以下的式子表示。
VDAC_OUT＝VREF-VAIN+VREF/2
半导体集成电路101对该输出电压VDAC_OUT和参考电压VREF进行比较，将比较结果向逐次比较寄存器电路52输出。
逐次比较寄存器电路52在输出电压VDAC_OUT比参考电压VREF小的情况下，将输出数据的最高位的位(bn-1)决定为1并转移到下一比较动作。另一方面，逐次比较寄存器电路52当输出电压VDAC_OUT比参考电压VREF大的情况下，将输出数据的最高位位(bn-1)决定为0并转移到下一比较动作。在此，如图8所示，因为输出电压VDAC_OUT比参考电压VREF大，所以逐次比较寄存器电路52将输出数据的最高位位(bn-1)决定为0。
逐次比较寄存器电路52在时刻d以后也同样地进行比较动作，直到输出数据的最低位位(b0)为止来决定值。即，在时刻d中输出数据的位(bn-2)被决定为1，在时刻e中输出数据的位(bn-3)被决定为0。因而，在输出电压VDAC_OUT刚好(最大限定)没有超过参考电压VREF的状态下逐次比较动作结束。从直到最低位的位(b0)为止决定了时的逐次比较寄存器电路52输出的(n-1)位的数据变成将模拟电压VAIN变换为数字值后所得的值。
在此，再次参照图4以及图5，当作为半导体集成电路101的差动输入电压的电压VINP以及电压VINN的差小的情况下，上述的失调电压的补正动作正常地进行。但是，当电压VINP以及电压VINN的差大的情况下，从电容器C1P以及C1N输出相当于放大电路A1的输出振幅的边缘分量的脉冲形电流。该脉冲形电流从电容器C1P向在电压比较动作中是断开状态的开关S2P的寄生电容流动，此外，从在电压比较动作中是断开状态的开关S2N的寄生容量向电容器C1N流动。由于脉冲形电流流动，电容器C1P以及C1N保持的失调电压降低，用于补正放大电路A1的失调电压的电压丢失。
再次参照图7，即使在ADC电路201中也观察有同样的现象。
电容器C1P以及C1N保持的失调电压降低的时刻主要是图8所示的时刻b、即对模拟电压VAIN进行取样的时刻。
参照图8，DAC电路51的输出电压VDAC_OUT在从时刻a向b转移时从参考电压VREF急速变化为VREF-VAIN，其后，在从时刻b向c转移时从VREF-VAIN变成VREF-VAIN+VREF/2。
在此，因为在DAC电路51的输出上连接有半导体集成电路101的输入，所以在时刻b中的2个急速的电压变化的时刻中，半导体集成电路101的失调电压补正能力恶化。
当向半导体集成电路101输出了图8所示的输出电压VDAC_OUT的情况下，在放大电路A1的输出一侧上产生约10mV的失调电压。即，在ADC电路201的动作中安装在ADC电路201上的半导体集成电路101的电压比较精度恶化。
以下，说明解决上述问题的本发明的第1实施方式中的半导体集成电路中的结构。
图9是表示本发明的第1实施方式的半导体集成电路中的电容器CZ1的作用的图。
图10是表示本发明的第1实施方式的半导体集成电路中的电容器CZ1的外围的输入电容的图。
半导体集成电路101当作为差动输入电压接收到图9所示那样的脉冲形的输入电压Vip以及比较用的输入电压Vin的情况下，从电容器C1P以及C1N输出相当于脉冲形的输入电压Vip的边缘分量的脉冲形电流IPLSP以及IPLSN。
但是，在本发明的第1实施方式的半导体集成电路中，电容器CZ1进行充电与脉冲形电流对应的电荷。更详细地说，从电容器C1P以及C1N分别输出的脉冲形电流的极性始终相反，因为流入到电容器CZ1的两端子，所以电容器CZ1能够吸收脉冲形电流。在此，如果将电容器CZ1的电容和闩锁电路U1的输入电容CU1P以及CU1N、开关S2P的输入电容CS1P以及开关S2N的输入电容CS1N的合计值相比设置成充分大时，则由脉冲形电流产生的电容器CZ1的端子间电压变得极其小。即，从电容器C1P以及C1N流出的电荷经由闩锁电路U1、开关S2P以及开关S2N流入到地以及电源的量减少，在电容器CZ1的两端子上不产生多余的DC偏置。即，脉冲形电流因电容器CZ1而变化为同相分量。
而且，脉冲电流并不只流向电容器CZ1，而且还流向闩锁电路U1的输入电容CU1P以及CU1N、开关S2P的输入电容CS1P以及开关S2N的输入电容CS1N。但是，如果增大电容器CZ1的电容，则将流入到闩锁电路U1的输入电容CU1P以及CU1N、开关S2P的输入电容CS1P以及开关S2N的输入电容CS1N的电流即电荷与不具备电容器CZ1的半导体集成电路101的构成相比，能够大幅度减少。
因而，在本发明的第1实施方式的半导体集成电路中，能够防止电容器C1P以及C1N保持的失调电压降低，能够防止失调电压的补正精度的恶化，能够谋求电压比较精度的提高。即，在本发明的第1实施方式的半导体集成电路中，能够用极其高的精度实现电压放大动作。
通常，如果在内置于比较电路中的放大电路的输出一侧上连接电容器，则因为比较电路的频率特性恶化，所以这种结构如果没有将取样以及保持动作组装到比较电路中等用途，则将不被采用。即，可以说本领域技术人员难以容易地想到半导体集成电路101具备电容器CZ1的结构。
在此，在专利文献2所述的比较电路中，因为将取样以及保持动作组装到比较电路中，所以将把一个端子与偏置电压连接的2个电容器分别连接在差动放大器(放大电路)之间的差动线路上。但是，在这种结果中，用于补正放大电路的失调电压将被丢失。因而，即使在专利文献2所述的比较电路中也知道有用的结构是如本发明的第1实施方式的半导体集成电路那样具备电容器CZ1。
图11是表示用电路模拟器对从本发明的第1实施方式的半导体集成电路中除去了电容器CZ1的半导体集成电路的电压比较动作进行模拟的结果的波形图。
参照图11，首先，增大该半导体集成电路接收到的差动输入电压的电压差。即在25us～33us期间中将用2V的矩形波表示的电压差作为差动输入电压提供给该半导体集成电路。此时，如上所述针对半导体集成电路具备的放大电路的失调电压的补正性能恶化。
接着，在41us～49us期间将输入电压Vip以及Vin分别设定为5V+76uV以及5V，在49us～57us的期间将输入电压Vip以及Vin分别设定为5V-76uV以及5V。通过在41us～49us的期间以及49us～57us的期间分别将电压VLATCH从L电平设置成H电平，所以该半导体集成电路进行电压比较动作。
在不具备电容器CZ1的该半导体集成电路中，在41us～49us的期间中，尽管输入电压Vip比输入电压Vin小，但闩锁电路U1的输出电压Vop变成H电平，输出电压Von变成L电平，得到错误的电压比较结果。
图12是表示使用电路模拟器对本发明的第1实施方式的半导体集成电路的电压比较动作进行模拟的结果的波形图。
参照图12，半导体集成电路101的输入电压和图11相同。在本发明的第1实施方式的半导体集成电路中，在41us～49us的期间以及49us～57us的期间得到正确的电压比较结果。因而，在本发明的第1实施方式的半导体集成电路中，至少能够实现76uV的判定精度。
图13是表示电容器CZ1的电容值和放大电路A1的失调电压的关系的曲线图。图13表示在除去电容器CZ1的情况、即电容器CZ1的电容值是0pF的情况，和将电容器CZ1的电容值从0.5pF扫到6.5pF的情况中的在半导体集成电路101中发生的失调电压。
当电容器CZ1的电容值大于等于1.2pF的情况下，可以正确地进行作为目标值的5V+76uV与5V的差动输入电压比较动作。此外，因为电容器C1P以及C1N设定在5pF，所以知道从电容器CZ1是5pF的情况开始失调电压急速减少。另一方面，如果使电容器CZ1的电容值过大，因为放大电路A1的增益的减少量增大，所以将发生误判定。
因而，如果将电容器CZ1的电容值设置成CZ1，将电容器C1P的电容值设置成C1P，则电容器CZ1的下限考虑放大电路A1的失调电压，用C1P≤CZ1表示。这是因为在电容器C1P以及C1N中发生的电荷能够用具有大于等于电容器C1P以及C1N的电容值的电容的电容器进行吸收的缘故。
此外，因为电容器C1P以及C1N的电容值相等，所以由电容器CZ1产生的放大电路A1的增益的衰减比α，用α＝C1P/(2×C1P+CZ1)表示。在此，将放大电路A1的放大力消失了的点认为是电容器CZ1的临界点，如果将放大电路A1的增益设置成A，则需要满足α×A≥1这一关系。因而，电容器CZ1的最大值用CZ1≤(A-2)×CP1表示。其中，必须A＞2。
如上所述，电容器CZ1的设定范围用C1P≤CZ1≤(A-2)×C1P表示。其中，当电容器CZ1的电容值大的情况下，因为放大电路A1的频率特性以及应答速度恶化，所以希望电容器CZ1的电容值是接近电容器C1P的电容值的值。
在此，在专利文献3所述的比较电路中，涉及放大电路的输出的设计项目只是使用了二极管连接的P沟道MOS晶体管的输出电压振幅的限制。因而，在专利文献3所述的比较电路中，当差动输入电压的电压差大的情况下，因为保持放大电路A1的失调电压的电容器的电荷丢失，所以比较电路的电压补正精度恶化。
此外，专利文献1所述的比较电路的结构是在用于消除差动输入用的MOS晶体管的栅极以及漏极之间的电容的补偿电流生成电路中的2个MOS晶体管的输出之间设置电容器。因而，专利文献1所述的比较电路并不是利用从差动放大电路的输出级中的2个MOS晶体管输出反相的脉冲形电流的现象的电路，是和本发明的第1实施方式的半导体集成电路完全不同。
可是，在专利文献1所述的比较电路中，如果接收电压差大的比较对象电压，则2个电容器保持的电压降低，失调电压的补正精度恶化。但是，在本发明的第1实施方式的半导体集成电路中，在放大电路A1的正向输出端子以及反向输出端子之间具备电容器CZ1。通过这种结构，能够防止从保持用于补正失调电压的电压的电容器流动的脉冲形电流流向地以及电源等中的现象。因而，在本发明的第1实施方式的半导体集成电路中，能够防止失调电压的补正精度恶化，能够谋求电压比较精度的提高。
以下，用附图说明本发明的另一实施方式。而且，在图中相同或者相当部分上标注相同符号并省略详细说明。
<第2实施方式>
本实施方式涉及和第1实施方式的半导体集成电路相比将放大电路的级数设置成多级的半导体集成电路。除以下说明的内容以外都和第1实施方式的半导体集成电路相同。
图14是表示本发明的第2实施方式的半导体集成电路的结构的图。
参照图14，半导体集成电路102是OOS型比较电路，具备放大部61～64、闩锁电路U1。放大电路61包含：放大电路A1(第1差动放大电路)A1；反相器电路G11以及G12；电容器(第1电容器)C1P；电容器(第2电容器)C1N；电容器(第3电容器)CZ1；开关S0P、S1P；开关(第1开关)S2P；开关S0N、S1N；开关(第2开关)S2N。放大部62包含放大电路(第2差动放大电路)A2；电容器(第4电容器)C2P；电容器(第5电容器)C2N；开关(第3开关)S3P；开关(第4开关)S3N。放大部63包含放大电路A3；电容器C3P；电容器C3N；开关S4P；开关S4N。放大部64包含放大电路A4；电容器C4P；电容器C4N；开关S5P；开关S5N。
在放大部61中，开关S0P在第1端子上施加输入电压Vip，第2端子与放大电路A1的正向输入端子(第1输入端子)、开关S1P的第1端子相连接。
开关S0N在第1端子上施加输入电压Vin，第2端子和放大电路A1的反向输入端子(第2输入端子)、开关S1N的第1端子相连接。
电容器C1P将第1端子与放大电路A1的正向输出端子(第1输出端子)连接，第2端子和电容器CZ1的第1端子、开关S2P的第1端子连接。
电容器C1N将第1端子与放大电路A1的反向输出端子连接，第2端子与电容器CZ1的第2端子、开关S2N的第1端子连接。
在开关S1P、S2P、S1N以及S2N的第2端子上施加固定电压VDD的1/2的电压。
反相器电路G11以及G12将控制电压VOC0的逻辑电平反转输出。
开关S0P以及S0N根据用反相器电路G11以及G12进行了逻辑电平反转的控制电压VOC0进行接通、断开、即切换第1端子以及第2端子的连接以及非连接。开关S1P以及S1N根据控制电压VOC0进行接通、断开。开关S2P以及S2N根据控制电压VOC1进行接通、断开。以下，假设开关S0P～S2P以及开关S0N～S2N等的开关当控制电压是H电平的情况下接通，当控制电压是L电平的情况下是断开而进行说明，。
放大电路A1对经由开关S0P接收到的输入电压Vip以及经由开关S0N接收到的输入电压Vin进行放大并输出。
在放大部62中，放大电路A2将正向输入端子与电容器C1P的第2端子耦合，将反向输入端子与电容器C1N的第2端子耦合。
电容器C2P将第1端子与放大电路A2的正向输出端子连接，将第2端子与开关S3P的第1端子连接。电容器C2N将第1端子与放大电路A2的反向输出端子连接，将第2端子与开关S3N的第1端子连接。
在开关S3P以及S3N的第2端子上施加固定电压VDD的1/2的电压。开关S3P以及S3N根据控制电压VOC2进行接通、断开。
放大电路A2对经由电容器C1P从放大电路A1的正向输出端子接收到的电压以及经由电容器C1N从放大电路A1的反向输出端子接收到的电压进行放大输出。
在放大部63中，放大电路A3将正向输入端子与电容器C2P的第2端子耦合，将反向输入端子与电容器C2N的第2端子耦合。
电容器C3P将第1端子与放大电路A3的正向输出端子连接，将第2端子与开关S4P的第1端子连接。电容器C3N将第1端子与放大电路A3的反向输出端子连接，将第2端子与开关S4N的第1端子连接。
在开关S4P以及S4N的第2端子上施加固定电压VDD的1/2的电压。开关S4P以及S4N根据控制电压VOC3接通、断开。
放大电路A3对经由电容器C2P从放大电路A2的正向输出端子接收到的电压以及经由电容器C2N从放大电路A2的反向输出端子接收到的电压进行放大后输出。
在放大部64中，放大电路A4将正向输入端子与电容器C3P的第2端子耦合，将反向输入端子与电容器C3N的第2端子耦合。
电容器C4P将第1端子与放大电路A4的正向输出端子连接，将第2端子与开关S5P的第1端子连接。电容器C4N将第1端子与放大电路A4的反向输出端子连接，将第2端子与开关S5N的第1端子连接。
在开关S5P以及S5N的第2端子上施加固定电压VDD的1/2的电压。开关S5P以及S5N根据控制电压VOC4接通、断开。
放大电路A4对经由电容器C3P从放大电路A3的正向输出端子接收到的电压以及经由电容器C3N从放大电路A3的反向输出端子接收到的电压进行放大后输出。
闩锁电路U1对经由电容器C4P从放大电路4A的正向输出端子接收到的电压Vmp以及经由电容器C4N从放大电路A4的反向输出端子接收到的电压Vmn进行比较，在保持表示比较结果的H电平或者L电平的数字信号的同时，作为输出电压VOP以及VON来输出。
图15是表示本发明的第2实施方式的半导体集成电路的动作的波形图。
在时刻a中，和本发明的第1实施方式的半导体集成电路一样，进行放大电路A1的失调电压的补正动作。即，将控制电压VOC0～VOC4设定在H电平，将控制电压VLATCH设定为L电平。于是，开关S0P以及S0N断开，开关S1P～S5P接通，开关S1N～S5N接通。此时，在放大电路A1的差动输入以及差动输出上施加VDD/2。因而，与对放大电路A1的失调电压经过增益倍数后得到的电压对应的电荷被蓄积在电容器C1P以及C1N中。
在时刻b中，将控制电压VOC1设定为L电平，将控制电压VOC0以及VOC2～VOC4设定为H电平，将控制电压VLATCH设定为L电平。于是，开关S2P以及S2N从接通状态向断开状态转移。即，开关S0P、S0N、S2P以及S2N是断开状态，开关S1P、S3P～S5P是接通状态，开关S1N、S3N～S5N是接通状态。此时，电容器C1P以及C1N保持的放大电路A1的失调电压确定。
在时刻c中，将控制电压VOC1以及VOC2设定为L电平，将控制电压VOC0、VOC3以及VOC4设定为H电平，将控制电压VLATCH设定为L电平。于是，开关S3P以及S3N从接通状态转移到断开状态。即，S0P、S0N、S2P、S2N、S3P以及S3N是断开状态，开关S1P、S4P以及S5P是接通状态，开关S1N、S4N以及S5N是接通状态。此时，电容器C2P以及C2N保持的放大电路A2的失调电压确定。
在时刻d中，将控制电压VOC1～VOC3设定为L电平，将控制电压VOC0以及VOC4设定为H电平，将控制电压VLATCH设定为L电平。于是，将开关S4P以及S4N从接通状态转移到断开状态。即，开关S0P、S0N、S2P～S4P以及S2N～S4N是断开状态，开关S1P以及S5P是接通状态，开关S1N以及S5N接通状态。此时，电容器3CP以及C3N保持的放大电路A3的失调电压确定。
在时刻e中，将控制电压VOC1～VOC4设定为L电平，将控制电压VOC0设定为H电平，将控制电压VLATCH设定为L电平。于是，开关S5P以及S5N从接通状态转移到断开状态。即，开关S0P、S0N、S2P～S5P以及S2N～S5N是断开状态，开关S1P是接通状态，开关S1N是接通状态。此时，电容器C4P以及C4N保持的放大电路A4的失调电压确定。
在时刻f中，将控制电压VOC0～VOC4设定为L电平，将控制电压VLATCH设定为H电平。于是，开关S1P以及S1N从接通状态转移到断开状态，并且开关S0P以及S0N从断开状态转移到接通状态。即，开关S1P～S5P以及S1N～S5N是断开状态，开关S0P以及S0N是接通状态。由此，半导体集成电路102能够针对输入电压Vip以及Vin进行电压比较动作。
因而，在本发明的第2实施方式的半导体集成电路中，能够从放大电路A1～A4的输出电压分别消除放大电路A1～A4的失调电压。
在此，在OOS型比较电路中，一般增大每个放大部以及放大电路的增益是困难的。这是因为只对放大电路自身的失调电压进行放大，有输出电压饱和的情况的原因。但是，在本发明的第2实施方式的半导体集成电路中，利用将放大电路的级数设置多级的结构，能够缓和在闩锁电路U1中的电压比较的判定条件，与本发明的第1实施方式的半导体集成电路相比，能够进一步谋求半导体集成电路的电压比较角度的提高。
而且，半导体集成电路102是具备4个放大部的结构，但并不限于此，可以设置成具有任意个数放大部的结构。
在此，例如如果在时刻b中将控制电压VOC1从H电平改变为L电平，则在放大部61中的补正动作结束。此时，在开关S2P以及S2N中发生电荷注入，即，在开关S2P以及S2N中进行电荷充放电。于是，从放大电路A2输出包含有因电荷注入引起发生的电压的电压。但是，在本发明的第2实施方式的半导体集成电路中，在时刻b的下一时刻c中将控制电压VOC2从H电平变换为L电平，让放大部62中的补正动作结束。通过这样的结构，能够在电容器C2P以及C2N中保持消除放大电路A2自身的失调电压、并且消除来自与在开关S2P以及S2N中的电荷注入对应的放大电路A2的电压那样的电压。此外，对在时刻d中的放大部63以及在时刻e中的放大部64也能够得到同样的效果。因而，在本发明的第2实施方式的半导体集成电路中，与本发明的第1实施方式的半导体集成电路相比，进一步能够谋求提高半导体集成电路的电压比较精度。
以下，使用附图说明本发明的另一实施方式。而且，在图中相同或者相当部分上附加同一符号并不重复其说明。
<第3实施方式>
本实施方式涉及设置成在第2种实施方式的半导体集成电路中的各放大部中具备脉冲形电流应对用的电容器的结构的半导体集成电路。除以下说明的内容以外与第2实施方式的半导体集成电路都是一样的。
图16是表示本发明第3实施方式的半导体集成电路的结构的图。
参照图16，半导体集成电路103是OOS型比较电路，具备放大部71～74、闩锁电路U1。放大部71是和放大部61一样的结构。放大部72～74和本发明的第2实施方式的半导体集成电路中的放大部62～64相比较，还分别包含电容器CZ2～CZ4。
在放大部72中，电容器(第6的电容器)CZ2将第1端子与电容器C2P的第2端子耦合，第2端子与电容器C2N的第2端子耦合。在放大部73中，电容器CZ3将第1端子与电容器C3P的第2端子耦合，第2端子与电容器C3N的第2端子耦合。放大部74中，电容器CZ4将第1端子与电容器C4P的第2端子耦合，第2端子与电容器C4N的第2端子耦合。
表示半导体集成电路103的动作的波形图和表示涉及本发明的第2实施方式的半导体集成电路的动作的波形图的图15一样。即，电容器CZ2～CZ4以外的半导体集成电路103的动作因为和涉及本发明的第2实施方式的半导体集成电路的动作一样，所以在此不重复详细说明。
本发明的第3实施方式的半导体集成电路的结构是在第2级以后的放大部72～74中包含电容器CZ2～CZ4，即在各放大部中进行当放大部的差动输入电压的振幅差大的情况下的对策。通过这样结构，即使是在某一放大电路电压快速被再生，从放大电路输出振幅急剧变化的电压的情况下，也能够不丢失在下一级的放大部中用于补正放大电路的失调电压的电压，而放大从前级的放大部接收到的电压并进一步传递到下一级的放大部。
此外，在本发明的第3实施方式的半导体集成电路中，即使某一放大部的输出电压饱和而变成了矩形波形的情况下，在后级的放大部中放大电路的失调电压的补正精度也不会恶化。因而，在本发明的第3实施方式的半导体集成电路中，和本发明的第2实施方式的半导体集成电路相比，能够进一步谋求半导体集成电路的电压比较精度的提高。
以下，用附图说明本发明的另一实施方式。而且，在图中相同或者相当部分上标注相同符号并且不重复其说明。
<第4实施方式>
本实施方式涉及和第1实施方式的半导体集成电路不同类型的半导体集成电路。除以下说明的内容以外和第1实施方式的半导体集成电路都一样。
图17是表示本发明的第4实施方式的半导体集成电路的结构的图。
参照图17，半导体集成电路104是输入失调电压蓄积型(IOS(InputOffset Storage)型)比较电路，具备：放大电路(差动放大电路)A11；反相器电路G21以及G22；电容器(第1电容器)C11P；电容器(第2电容器)C11N；电容器(第3电容器)CZ11；开关S10P、S11P；开关(第1开关)S12P；开关S10N、S11N；开关(第2开关)S12N；闩锁电路U11。而且，开关S10P～S12P以及开关S10N～S12N各个例如能够用1个N沟道MOS晶体管实现，能够用1个P沟道MOS晶体管实现，此外，能够用组合了N沟道MOS晶体管以及P沟道MOS晶体管的互补开关实现。
开关S10P在第1端子上施加输入电压Vip，将第2端子与电容器C11P的第1端子、开关S11P的第1端子连接。
开关S10N在第1端子上施加输入电压Vin，将第2端子与电容器C11N的第1端子、开关S11N的第1端子连接。
放大电路A11将正向输入端子(第1输入端子)与电容器C11P的第2端子、开关S12P的第1端子、电容器CZ11的第1端子连接，将反向输入端子(第2输入端子)和电容器C11N的第2端子、开关S12N的第1端子、电容器CZ11的第2端子连接。此外，放大电路A11将正向输出端子(第1输出端子)与开关S12P的第2端子、闩锁电路U11的正向输入端子连接，将反向输出端子(第2输出端子)与开关S12N的第2端子、闩锁电路U11的反向输入端子连接。
在开关S11P以及S11N的第2端子上施加固定电压VDD的1/2的电压。
反相电路G21以及G22将控制电压VOC10的逻辑电平反转并输出。
开关S10P以及S10N根据用反相器电路G21以及G22进行逻辑电平反转的控制电压VOC10进行接通、断开。开关S11P以及S11N根据控制电压VOC10进行接通、断开。开关S12P以及S12N根据控制电压VOC11进行接通、断开。以下，假定开关S10P～S12P以及开关S10N～S12N在控制电压是H电平的情况下接通，在控制电压是L电平的情况下断开来进行说明。
放大电路A11对经由开关S10P以及电容器C11P接收到的输入电压Vip以及经由开关S10N以及电容器C11N接收到的输入电压Vin进行放大后输出。
闩锁电路U11对从放大电路A11的正向输出端子接收到的电压Vmp以及经由电容器C11N从放大电路A11的反向输出端子接收到的电压Vmn进行比较，在保持表示比较结果的H电平或者L电平的数字信号的同时，作为输出电压VOP以及VON进行输出。
图18是表示本发明的第4实施方式的半导体集成电路的动作的波形图。
在时刻a中，和本发明的第1实施方式的半导体集成电路一样，进行放大电路A11的失调电压的补正动作。即，将控制电压VOC10以及VOC11设置成H电平，将控制电压VLATCH设定为L电平。于是，开关S10P以及S10N断开，开关S11P、S12P、S11N以及S12N接通。此时，将与放大电路A11的失调电压对应的电荷蓄积在电容器C11P以及C11N中。
在时刻b中，将控制电压VOC10设置成H电平，将控制电压VOC11设置成L电平，将控制电压VLATCH设定为L电平。于是，开关S12P以及S12N从接通状态转移到断开状态。即，开关S10P、S10N、S12P以及S12N是断开状态，开关S11P以及S11N是接通状态。此时，电容器C11P以及C11N保持的放大电路A11的失调电压确定。
在时刻c中，将控制电压VOC10以及VOC11设定为L电平，将控制电压VLATCH设定为H电平。于是，开关S11P以及S11N从接通状态转移到断开状态，并且开关S10P以及S10N从断开状态向接通状态转移。即，开关S11P、S12P、S11N以及S12N是断开状态，开关S10P以及S10N是接通状态。由此，半导体集成电路104能够对输入电压Vip以及Vin进行电压比较动作。
因而，在本发明的第4实施方式的半导体集成电路中，能够从放大电路A11的输出电压中消除失调电压。
此外，在本发明的第4实施方式的半导体集成电路中，放大电路A11的正向输入端子以及反向输入端子之间具备电容器CZ11。通过这种结构，能够防止从保持用于补正失调电压的电压的电容器C11P以及C11N流动的脉冲形电流流向地以及电源等。因而，在本发明的第4实施方式的半导体集成电路中，和本发明的第1实施方式的半导体集成电路一样，通过防止失调电压的补正精度的恶化，能够谋求电压比较精度的提高。
虽然详细说明并表示了本发明，但这只是用于示例，并不作为限定，本发明的范围通过附加的权利要求范围解释可以被明确理解。

Claims (4)

1.一种半导体集成电路，具备：
第1差动放大电路(A1)，具有施加第1输入电压的第1输入端子、施加第2输入电压的第2输入端子、第1输出端子以及第2输出端子；
第1电容器(C1P)，具有与上述第1差动放大电路(A1)的第1输出端子耦合的第1端子，以及第2端子；
第2电容器(C1N)，具有与上述第1差动放大电路(A1)的第2输出端子耦合的第1端子，以及第2端子；
第1开关(S2P)，具有与上述第1电容器(C1P)的第2端子耦合的第1端子，以及施加规定电压的第2端子，上述第1开关(S2P)用来切换上述第1端子以及上述第2端子的连接以及非连接；
第2开关(S2N)，具有与上述第2电容器(C1N)的第2端子耦合的第1端子，以及施加规定电压的第2端子，上述第2开关(S2N)用来切换上述第1端子以及上述第2端子的连接以及非连接；
第3电容器(CZ1)，具有与上述第1电容器(C1P)的第2端子耦合的第1端子，以及与上述第2电容器(C1N)的第2端子耦合的第2端子；以及
闩锁电路(U1)，通过对经由上述第1电容器(C1P)从上述第1差动放大电路(A1)的第1输出端子接收到的电压以及经由上述第2电容器(C1N)从上述第1差动放大电路(A1)的第2输出端子接收到的电压进行比较，输出表示上述第1输入电压以及上述第2输入电压的比较结果的数字信号。
2.根据权利要求1所述的半导体集成电路，
上述半导体集成电路还具备：
第2差动放大电路(A2)，具有与上述第1电容器(C1P)的第2端子耦合的第1输入端子、与上述第2电容器(C1N)的第2端子耦合的第2输入端子、第1输出端子以及第2输出端子；
第4电容器(C2P)，具有与上述第2差动放大电路(A2)的第1输出端子耦合的第1端子，以及第2端子；
第5电容器(C2N)，具有与上述第2差动放大电路(A2)的第2输出端子耦合的第1端子，以及第2端子；
第3开关(S3P)，具有与上述第4电容器(C2P)的第2端子耦合的第1端子，以及施加规定电压的第2端子，上述第3开关(S3P)用来切换上述第1端子以及上述第2端子的连接以及非连接；以及
第4开关(S3N)，具有与上述第5电容器(C2N)的第2端子耦合的第1端子，以及施加规定电压的第2端子，上述第4开关(S3N)用来切换上述第1端子以及上述第2端子的连接以及非连接，
其中，上述闩锁电路(U1)通过对经由上述第4电容器(C2P)从上述第2差动放大电路(A2)的第1输出端子接收到的电压以及经由上述第5电容器(C2N)从上述第2差动放大电路(A2)的第2输出端子接收到的电压进行比较，输出表示上述第1输入电压以及上述第2输入电压的比较结果的数字信号。
3.根据权利要求2所述的半导体集成电路，
上述半导体集成电路还具备
第6电容器(CZ2)，具有：与上述第4电容器(C2P)的第2端子耦合的第1端子；以及与上述第5电容器(C2N)的第2端子耦合的第2端子。
4.一种半导体集成电路，具备：
第1电容器(C11P)，具有施加第1输入电压的第1端子，以及第2端子；
第2电容器(C11N)，具有施加第2输入电压的第1端子，以及第2端子；
差动放大电路(A11)，具有与上述第1电容器(C11P)的第2端子耦合的第1输入端子、与上述第2电容器(C11N)的第2端子耦合的第2输入端子、第1输出端子以及第2输出端子；
第1开关(S12P)，具有与上述第1电容器(C11P)的第2端子耦合的第1端子，以及与上述差动放大电路(A11)的第1输出端子耦合的第2端子，上述第1开关(S12P)用来切换上述第1端子以及上述第2端子的连接以及非连接；
第2开关(C12N)，具有与上述第2电容器(C11N)的第2端子耦合的第1端子，以及与上述差动放大电路(A11)的第2输出端子耦合的第2端子，上述第2开关(C12N)用来切换上述第1端子以及上述第2端子的连接以及非连接；
第3电容器(CZ11)，具有与上述差动放大电路(A11)的第1输入端子耦合的第1端子，以及与上述差动放大电路(A11)的第2输入端子耦合的第2端子；以及
闩锁电路(U11)，通过对从上述差动放大电路(A11)的第1输出端子接收到的电压以及从上述差动放大电路(A11)的第2输出端子接收到的电压进行比较，输出表示上述第1输入电压以及上述第2输入电压的比较结果的数字信号。
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