JPS58145220A - 電圧比較回路 - Google Patents
電圧比較回路Info
- Publication number
- JPS58145220A JPS58145220A JP57027624A JP2762482A JPS58145220A JP S58145220 A JPS58145220 A JP S58145220A JP 57027624 A JP57027624 A JP 57027624A JP 2762482 A JP2762482 A JP 2762482A JP S58145220 A JPS58145220 A JP S58145220A
- Authority
- JP
- Japan
- Prior art keywords
- input
- stage
- switch
- circuit
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はヒステリシス特性を持つ電圧比較（ロ）路に関
する。
する。
第１図は従来の電圧比軟回路を示す（ロ）略図である。
図において、参照数字１および２は電圧比較回路の入力
端子および出力端子、同数字３は演算増幅話、同数字４
および５はそれぞれ抵抗ｉｉ ｉ’ ｔおよびＲ３を有
する抵抗である。
端子および出力端子、同数字３は演算増幅話、同数字４
および５はそれぞれ抵抗ｉｉ ｉ’ ｔおよびＲ３を有
する抵抗である。
この回路において、演算項−１１３の利得が充分大きく
、オフセットが無いとすると、入力電圧Ｖｉｎが負のと
ｔａ、出力電圧Ｖｏｕｔは演算項＠ｔｉ３の正の飽和電
圧＋Ｅと轡しい。このときの演算増輪鮨３の正相入力端
子の電圧をΔＥとすればで表わせる。入力電圧Ｖｉｍを
負から正へと変化させると、演算増幅！＋３に正帰還が
かかつているため、Ｖｉｆｉ＝ΔＥとなったとき、出力
電圧Ｖｏｕｔは＋Ｂから負の飽和電圧−Ｂへと急激に変
化する。
、オフセットが無いとすると、入力電圧Ｖｉｎが負のと
ｔａ、出力電圧Ｖｏｕｔは演算項＠ｔｉ３の正の飽和電
圧＋Ｅと轡しい。このときの演算増輪鮨３の正相入力端
子の電圧をΔＥとすればで表わせる。入力電圧Ｖｉｍを
負から正へと変化させると、演算増幅！＋３に正帰還が
かかつているため、Ｖｉｆｉ＝ΔＥとなったとき、出力
電圧Ｖｏｕｔは＋Ｂから負の飽和電圧−Ｂへと急激に変
化する。
逆に、入力電圧Ｖ１ｍを正から負へと変化させると、Ｖ
１ｎ＝−ΔＢとなり九と自、出力電圧Ｖｏｕｔは−Ｂか
ら十層へと急激に変化する。
１ｎ＝−ΔＢとなり九と自、出力電圧Ｖｏｕｔは−Ｂか
ら十層へと急激に変化する。
第２ａｉｉ１は、入出力伝達特性を示す。ここで、ヒス
テリシス特性は正負の入力電圧Ｖｉｎに対して対称とな
〕、その幅は２・ΔＥとなる。
テリシス特性は正負の入力電圧Ｖｉｎに対して対称とな
〕、その幅は２・ΔＥとなる。
しかし、演算増幅１）３にオフセットがある鳩舎には、
出力電圧Ｖｏｕｔが正から負および負から正へと変化す
ると龜の入力電圧Ｔｉｎはそれでれ、（ただし、 Ｖｏ
ｆｆは入力オフセット電圧）となシ、入出力伝達特性は
第３図に示すようになる。すなわち、ヒステリシス特性
は正負の入力電圧Ｖｉａに対して非対称となる。し九が
って、入力電圧■最ｎ（０８幅が小さ−ときは出力電圧
ｖｏｕｔＫｌｌ＆差を生じ、電圧比較回路０ＩＩＡ＆が
低下する。従来の電圧比較回路にはこのような欠点があ
る。
出力電圧Ｖｏｕｔが正から負および負から正へと変化す
ると龜の入力電圧Ｔｉｎはそれでれ、（ただし、 Ｖｏ
ｆｆは入力オフセット電圧）となシ、入出力伝達特性は
第３図に示すようになる。すなわち、ヒステリシス特性
は正負の入力電圧Ｖｉａに対して非対称となる。し九が
って、入力電圧■最ｎ（０８幅が小さ−ときは出力電圧
ｖｏｕｔＫｌｌ＆差を生じ、電圧比較回路０ＩＩＡ＆が
低下する。従来の電圧比較回路にはこのような欠点があ
る。
本発明の目的は上述の欠点を除去した電圧比較回路を提
供する仁とにある。
供する仁とにある。
本発明の回路は、前段の２つの差動出力端子と稜段の２
つの差動入力端子とが一対一対応にコンデンサを介して
接続された複数ＲＯ差動増幅回路と、−にット端子が最
發段の前記増幅回路の一方の出力端子とコンデンサを介
して接続されリセット端子が他方の出力端子とコンデン
サを介して接続され九クリップフロップ回路と、前記複
数段の増幅回路Ｏそれぞれの２つの入力端子と接地との
間に接続され九複数の第１のスイッチとを備え、最前段
の前記増幅回路の一方の入力端子は前記第１のスイッチ
を介して接地されるとと％に第２のスイッチを介して入
力信号が与えられ他方の入力端子は接地され、前記第１
のスイッチと前記第２のスイッチとが互いに逆の開閉動
作を周期的に行ない壕す。
つの差動入力端子とが一対一対応にコンデンサを介して
接続された複数ＲＯ差動増幅回路と、−にット端子が最
發段の前記増幅回路の一方の出力端子とコンデンサを介
して接続されリセット端子が他方の出力端子とコンデン
サを介して接続され九クリップフロップ回路と、前記複
数段の増幅回路Ｏそれぞれの２つの入力端子と接地との
間に接続され九複数の第１のスイッチとを備え、最前段
の前記増幅回路の一方の入力端子は前記第１のスイッチ
を介して接地されるとと％に第２のスイッチを介して入
力信号が与えられ他方の入力端子は接地され、前記第１
のスイッチと前記第２のスイッチとが互いに逆の開閉動
作を周期的に行ない壕す。
次に本発明について図面を参照して詳細に説明する。
第４図は本発明の一実施例を示す回路である。
図にお−て、参照数字ｌおよび２はそれぞれ入力端子お
よび出力端子、同数字６〜８は差動増幅回路、同数字９
はツリツブフロッグ回路、同数字１０〜１１５は容量、
同数字１６〜２３はスイッチであゐ。
よび出力端子、同数字６〜８は差動増幅回路、同数字９
はツリツブフロッグ回路、同数字１０〜１１５は容量、
同数字１６〜２３はスイッチであゐ。
第４図に示すようなスイッチの開閉状態すなわちスイッ
チ１６が開、スイッチ１７〜２３が閉の状態に各スイッ
チを設定すると、４）差動増幅回路のオフ七ット電圧が
各容量に保持され、回路のリセットが行なわれる。
チ１６が開、スイッチ１７〜２３が閉の状態に各スイッ
チを設定すると、４）差動増幅回路のオフ七ット電圧が
各容量に保持され、回路のリセットが行なわれる。
次にスイッチの開閉状態が切ル換えられ、スイッチ１６
が閉、スイッチ１７〜２３が開の状態になゐと、入力信
号Ｖ１ｍが回路にサンプリングされる。以後、この動作
が一定の周期で繰〕返される。
が閉、スイッチ１７〜２３が開の状態になゐと、入力信
号Ｖ１ｍが回路にサンプリングされる。以後、この動作
が一定の周期で繰〕返される。
ここで、差動増幅回路６．７および８の利得をそれぞれ
ム１ ｅ Ａ 嘗およびム■ならびに入力オフ竜ｙ）電
圧をソｔＬ！ｔＬＶｏｆｆｌ 、Ｖｏｆｆｌ ｋ ヨび
Ｖｏｆｆｌ。
ム１ ｅ Ａ 嘗およびム■ならびに入力オフ竜ｙ）電
圧をソｔＬ！ｔＬＶｏｆｆｌ 、Ｖｏｆｆｌ ｋ ヨび
Ｖｏｆｆｌ。
フリップフーツプ回路９０入力電圧をＶｆｉｎ、ツリツ
ブフロッグ回路９の出力電圧がハイレベルｖＨからロウ
レベルＶＬ ６る−はｖＬからｖＨへと変化する時のフ
リップフ謬ツブ回路の入力電圧を−とする。入力電圧Ｖ
ｉｎがサンプリングされると、７リツグフロツプ回路９
０入力電圧ＶＨｎはＶｆｉｌｌ’：ＡｔＡｓＡｓ（Ｖｉ
ａ−Ｖｏｆｆ） ・−・・−・（３）とな〕、オフセ
ット電圧がキャンセルされて入力電圧Ｖｉｚｓが増幅さ
れる。
ブフロッグ回路９の出力電圧がハイレベルｖＨからロウ
レベルＶＬ ６る−はｖＬからｖＨへと変化する時のフ
リップフ謬ツブ回路の入力電圧を−とする。入力電圧Ｖ
ｉｎがサンプリングされると、７リツグフロツプ回路９
０入力電圧ＶＨｎはＶｆｉｌｌ’：ＡｔＡｓＡｓ（Ｖｉ
ａ−Ｖｏｆｆ） ・−・・−・（３）とな〕、オフセ
ット電圧がキャンセルされて入力電圧Ｖｉｚｓが増幅さ
れる。
入力電圧Ｖｌｎが負のと自、出力電圧Ｖｏｕｔがハイし
九と自、 ＶｉＱを負から正へと変化させると、（３）
式より Ｖｌａ ＝Δｇ＋Ｖｏｆｆで出力電圧Ｖｏｕｔ
ｔｉＶｕからｖＬへと急激に変化する。逆に、入力電圧
Ｖｉｎを正から負へと変化させると、Ｖ１ｎ＝−（Δｌ
＋Ｖｏｆｆ）で出力電圧ＶｏｕｔはｖＬからｖＨへと急
激に変化する。
九と自、 ＶｉＱを負から正へと変化させると、（３）
式より Ｖｌａ ＝Δｇ＋Ｖｏｆｆで出力電圧Ｖｏｕｔ
ｔｉＶｕからｖＬへと急激に変化する。逆に、入力電圧
Ｖｉｎを正から負へと変化させると、Ｖ１ｎ＝−（Δｌ
＋Ｖｏｆｆ）で出力電圧ＶｏｕｔはｖＬからｖＨへと急
激に変化する。
第Ｓ図は本実施例の入出力伝達特性を示す。ζζでヒス
テリシス特性は正負の入力電圧に対して対称になシ、そ
の幅は２（Δｇ＋Ｖｏｆｆ）である。
テリシス特性は正負の入力電圧に対して対称になシ、そ
の幅は２（Δｇ＋Ｖｏｆｆ）である。
以上、本発明には、ヒステリシス特性が正負の入力電圧
に対して対称である丸め感度の向上を達成で自為という
効果がある。
に対して対称である丸め感度の向上を達成で自為という
効果がある。
第ｆｉｌｌＦｉ従来の電圧比較回路を示す回路図、第２
図は演算増幅器にオフセットが無い場合の第１図の回路
の入出力伝達特性を示す図、！ａ図は演算増幅器にオフ
セットが有る場合の第１図の回路の入出力伝達％＠を示
す図％第４図は本発明の一実施例を示す回路図および第
５図は本実施例の入出力伝達特性を示す図である。 図において、１・・・・・・入力端子、２・・・・・・
出力端子、３・・・・・・演算増幅器、４．５・・・・
・・抵抗、６，７．８・・・・・・差動増幅回路、９・
・・・・・７リツプフロツプ回路、１０．１１，１２，
１３，１４．１５・・・・・・容量、１６．１７，１１
１９，２０，２１．２２．２３・・・・・・スイッチ。
図は演算増幅器にオフセットが無い場合の第１図の回路
の入出力伝達特性を示す図、！ａ図は演算増幅器にオフ
セットが有る場合の第１図の回路の入出力伝達％＠を示
す図％第４図は本発明の一実施例を示す回路図および第
５図は本実施例の入出力伝達特性を示す図である。 図において、１・・・・・・入力端子、２・・・・・・
出力端子、３・・・・・・演算増幅器、４．５・・・・
・・抵抗、６，７．８・・・・・・差動増幅回路、９・
・・・・・７リツプフロツプ回路、１０．１１，１２，
１３，１４．１５・・・・・・容量、１６．１７，１１
１９，２０，２１．２２．２３・・・・・・スイッチ。
Claims (1)
- 前段の２つの差動出力端子と後段の２つの差動入力端子
とが一対一対応にコンデンサを介して接続された複数段
の差動増幅回路と、セット端子が最後段の前記増幅回路
の一方の出力端子とコンデンサを介して縁続されリセッ
ト端子が他方の出力端子とコンデンサを介して接続され
たフリップフロップ回路と、前記複数段の場−回路のそ
れぞれの２つの入力端子と接地との間に接続され九複数
の第１のスイッチとを備え、最前段の前記増幅回路の一
方の入力端子は前記第１のスイッチを介してｌ１ｌｉ地
されると２もに第２のスイッチを介して入力信号が与え
られ他方の入力端子は接地され、前記第１のスイッチと
前記第２のスイッチとが互いに逆の餉閉動作を胸期的に
行なうことを％黴とする電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027624A JPS58145220A (ja) | 1982-02-23 | 1982-02-23 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027624A JPS58145220A (ja) | 1982-02-23 | 1982-02-23 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145220A true JPS58145220A (ja) | 1983-08-30 |
Family
ID=12226100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027624A Pending JPS58145220A (ja) | 1982-02-23 | 1982-02-23 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153875A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298456A (en) * | 1976-02-12 | 1977-08-18 | Tektronix Inc | Analoggtoodigital converter |
| JPS5652932A (en) * | 1979-10-05 | 1981-05-12 | Nec Corp | Mos comparator |
-
1982
- 1982-02-23 JP JP57027624A patent/JPS58145220A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298456A (en) * | 1976-02-12 | 1977-08-18 | Tektronix Inc | Analoggtoodigital converter |
| JPS5652932A (en) * | 1979-10-05 | 1981-05-12 | Nec Corp | Mos comparator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153875A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
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