JPH06291624A - 差動電圧比較器 - Google Patents
差動電圧比較器Info
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- JPH06291624A JPH06291624A JP7835993A JP7835993A JPH06291624A JP H06291624 A JPH06291624 A JP H06291624A JP 7835993 A JP7835993 A JP 7835993A JP 7835993 A JP7835993 A JP 7835993A JP H06291624 A JPH06291624 A JP H06291624A
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- input
- differential
- outputs
- circuit
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Abstract
(57)【要約】
【構成】 比較されるべき２つの電圧を取り込む入力手
段（１）と、この入力回路の２つの出力が第１のコンデ
ンサＣ１および第２のコンデンサＣ２を介して入力され
る差動増幅手段（２）と、この差動増幅手段の２つの出
力が第３のコンデンサＣ３および第４のコンデンサＣ４
を介してそれぞれ入力される２つの増幅手段（３）と、
この２つの増幅手段のそれぞれの出力が入力される差動
ラッチ手段（４）とを有する差動電圧比較器。 【効果】 入力手段の２つの出力が差動増幅手段によっ
てある程度増幅され後に、差動増幅手段に比べて大きな
ゲインが容易に得られる増幅手段で大きく増幅され、差
動ラッチ手段の正帰還作用によりロジックレベルまで増
幅し保持するようにしたので、比較されるべき二つの入
力電圧の差が小さくても、規模を大きくすることなく入
力電圧をロジックレベルまで増幅することができる。
段（１）と、この入力回路の２つの出力が第１のコンデ
ンサＣ１および第２のコンデンサＣ２を介して入力され
る差動増幅手段（２）と、この差動増幅手段の２つの出
力が第３のコンデンサＣ３および第４のコンデンサＣ４
を介してそれぞれ入力される２つの増幅手段（３）と、
この２つの増幅手段のそれぞれの出力が入力される差動
ラッチ手段（４）とを有する差動電圧比較器。 【効果】 入力手段の２つの出力が差動増幅手段によっ
てある程度増幅され後に、差動増幅手段に比べて大きな
ゲインが容易に得られる増幅手段で大きく増幅され、差
動ラッチ手段の正帰還作用によりロジックレベルまで増
幅し保持するようにしたので、比較されるべき二つの入
力電圧の差が小さくても、規模を大きくすることなく入
力電圧をロジックレベルまで増幅することができる。
Description
【０００１】
【産業上の利用分野】本発明は２つの電圧を比較する差
動電圧比較器に関する。
動電圧比較器に関する。
【０００２】
【従来の技術】従来の差動型電圧比較器、例えば“ソリ
ッドステート回路ジャーナル(The Journal of Solid-St
ate Circuits),Vol.24, No.1, ２月1989年; pp241-249
”において示された例を図７に示す。ここでは、同じ
構成の差動型増幅回路を３つ、コンデンサカップリング
ＣV1〜ＣV6で従属接続することにより、入力電圧差をロ
ジックレベルまで増幅して、差動型電圧比較器を実現し
ている。
ッドステート回路ジャーナル(The Journal of Solid-St
ate Circuits),Vol.24, No.1, ２月1989年; pp241-249
”において示された例を図７に示す。ここでは、同じ
構成の差動型増幅回路を３つ、コンデンサカップリング
ＣV1〜ＣV6で従属接続することにより、入力電圧差をロ
ジックレベルまで増幅して、差動型電圧比較器を実現し
ている。
【０００３】図７でＭＯＳＦＥＴで構成されているＱF
1，ＱF2，ＱF3，ＱF4，ＱF5，ＱF6はそれぞれの差動型
増幅回路をリセット状態にするためのもので、ＱF1，Ｑ
F2にはパルスＦB0が、ＭＯＳＦＥＴＱF3，ＱF4，ＱF5，
ＱF6にはパルスＦB1がそれぞれ入力される。パルスＦB0
とパルスＦB1は同時にハイレベルになるが、パルスＦB0
はパルスＦB1より先にローレベルになりそれぞれの差動
型増幅回路を順次動作状態として回路全体の安定動作を
図っている。
1，ＱF2，ＱF3，ＱF4，ＱF5，ＱF6はそれぞれの差動型
増幅回路をリセット状態にするためのもので、ＱF1，Ｑ
F2にはパルスＦB0が、ＭＯＳＦＥＴＱF3，ＱF4，ＱF5，
ＱF6にはパルスＦB1がそれぞれ入力される。パルスＦB0
とパルスＦB1は同時にハイレベルになるが、パルスＦB0
はパルスＦB1より先にローレベルになりそれぞれの差動
型増幅回路を順次動作状態として回路全体の安定動作を
図っている。
【０００４】図７の差動型増幅回路の回路図を図８に示
す。ＱI1，ＱI2に入力された＋Ｖin，−Ｖinは、ＱL1，
ＱL2のダイオード接続された負荷回路と、ＱL3，ＱL4の
ゲートに一定のバイアス電圧が与えられた負荷回路と、
ＱC1，ＱC2のカスコード回路と、Ｑ９の定電流回路とに
よって差動増幅され、＋Ｖout,−Ｖout に出力される。
ＱR1はリセット回路である。
す。ＱI1，ＱI2に入力された＋Ｖin，−Ｖinは、ＱL1，
ＱL2のダイオード接続された負荷回路と、ＱL3，ＱL4の
ゲートに一定のバイアス電圧が与えられた負荷回路と、
ＱC1，ＱC2のカスコード回路と、Ｑ９の定電流回路とに
よって差動増幅され、＋Ｖout,−Ｖout に出力される。
ＱR1はリセット回路である。
【０００５】
【発明が解決しようとする課題】しかし、差動型増幅回
路はゲインが小さく、このような差動型増幅回路を２も
しくは３程度接続しただけでは、比較されるべき二つの
入力電圧の差が小さいと入力電圧差をロジックレベルま
で増幅することができない。ロジックレベルまで増幅す
るためには差動型増幅回路をさらに付加する必要がある
ため回路規模が大きくなる。
路はゲインが小さく、このような差動型増幅回路を２も
しくは３程度接続しただけでは、比較されるべき二つの
入力電圧の差が小さいと入力電圧差をロジックレベルま
で増幅することができない。ロジックレベルまで増幅す
るためには差動型増幅回路をさらに付加する必要がある
ため回路規模が大きくなる。
【０００６】この従来の問題点に鑑み、本発明が解決す
べき課題は、比較されるべき二つの入力電圧の差が小さ
くても、回路規模を大きくすることなく入力電圧をロジ
ックレベルまで増幅することのできる電圧比較器を提供
することにある。
べき課題は、比較されるべき二つの入力電圧の差が小さ
くても、回路規模を大きくすることなく入力電圧をロジ
ックレベルまで増幅することのできる電圧比較器を提供
することにある。
【０００７】
【課題を解決するための手段】前記課題を解決するた
め、本発明は、２つの電圧を比較する電圧比較器におい
て、（ａ） 比較されるべき２つの電圧を取り込む入力
手段と、（ｂ） この入力手段の２つの出力が第１のコ
ンデンサＣ１および第２のコンデンサＣ２を介して入力
される差動増幅手段と、（ｃ） この差動増幅手段の２
つの出力が第３のコンデンサＣ３および第４のコンデン
サＣ４を介してそれぞれ入力される２つの増幅手段と、
（ｄ） この２つの増幅手段のそれぞれの出力が入力さ
れる差動ラッチ手段とを備えたものである。
め、本発明は、２つの電圧を比較する電圧比較器におい
て、（ａ） 比較されるべき２つの電圧を取り込む入力
手段と、（ｂ） この入力手段の２つの出力が第１のコ
ンデンサＣ１および第２のコンデンサＣ２を介して入力
される差動増幅手段と、（ｃ） この差動増幅手段の２
つの出力が第３のコンデンサＣ３および第４のコンデン
サＣ４を介してそれぞれ入力される２つの増幅手段と、
（ｄ） この２つの増幅手段のそれぞれの出力が入力さ
れる差動ラッチ手段とを備えたものである。
【０００８】
【作用】本発明の電圧比較器においては、（ａ） 比較
されるべき２つの電圧は入力手段により取り込まれ、
（ｂ） この入力手段の２つの出力が第１のコンデンサ
Ｃ１および第２のコンデンサC2を介して入力される差動
増幅手段によってある程度増幅され、（ｃ） この差動
増幅手段の２つの出力が第３のコンデンサＣ３および第
４のコンデンサＣ４を介してそれぞれ入力される増幅手
段で大きく増幅され、（ｄ） この２つの増幅手段のそ
れぞれの出力が入力される差動ラッチ手段の正帰還作用
によりさらに増幅され、保持されることにより、比較さ
れるべき二つの入力電圧の差が小さくてもロジックレベ
ルまで増幅することができる。
されるべき２つの電圧は入力手段により取り込まれ、
（ｂ） この入力手段の２つの出力が第１のコンデンサ
Ｃ１および第２のコンデンサC2を介して入力される差動
増幅手段によってある程度増幅され、（ｃ） この差動
増幅手段の２つの出力が第３のコンデンサＣ３および第
４のコンデンサＣ４を介してそれぞれ入力される増幅手
段で大きく増幅され、（ｄ） この２つの増幅手段のそ
れぞれの出力が入力される差動ラッチ手段の正帰還作用
によりさらに増幅され、保持されることにより、比較さ
れるべき二つの入力電圧の差が小さくてもロジックレベ
ルまで増幅することができる。
【０００９】
【実施例】以下、本発明を図面に示す実施例を参照しな
がら具体的に説明する。図１に本発明の電圧比較器の実
施例を示す。同図において、１は比較されるべき２つの
電圧Ｖin，Ｖref を取り込む入力回路、２は前記入力回
路１の２つの出力が第１のコンデンサＣ１および第２の
コンデンサＣ２を介して入力される差動増幅回路、３は
前記差動増幅回路２の２つの出力が第３のコンデンサＣ
３および第４のコンデンサＣ４を介してそれぞれ入力さ
れる増幅回路、４は前記増幅回路３の２つの出力が入力
されてＶout1，Ｖout2を出力する差動ラッチ回路であ
る。
がら具体的に説明する。図１に本発明の電圧比較器の実
施例を示す。同図において、１は比較されるべき２つの
電圧Ｖin，Ｖref を取り込む入力回路、２は前記入力回
路１の２つの出力が第１のコンデンサＣ１および第２の
コンデンサＣ２を介して入力される差動増幅回路、３は
前記差動増幅回路２の２つの出力が第３のコンデンサＣ
３および第４のコンデンサＣ４を介してそれぞれ入力さ
れる増幅回路、４は前記増幅回路３の２つの出力が入力
されてＶout1，Ｖout2を出力する差動ラッチ回路であ
る。
【００１０】図６にこの実施例の動作波形を示す。ここ
でＶin，Ｖref ，Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖout1，Ｖ
out2はそれぞれ図１に示した各端子の電圧である。また
タイミングパルスＰＨ１，ＰＨ２はノーオーバーラップ
のパルスになっている。この図において、時刻ｔ０から
ｔ１までは比較されるべき２つの入力電圧Ｖin，Ｖref
の差がＶin≫Ｖref で大きく、時刻ｔ１からｔ２までは
Ｖin＞Ｖref 、時刻ｔ２以後はＶin＜Ｖref で比較され
るべき２つの入力電圧Ｖin，Ｖref の差は小さい。この
ような入力電圧を与えたときの差動増幅回路の出力電圧
Ｖ１，Ｖ２と２つの増幅回路のそれぞれの出力電圧Ｖ
３，Ｖ４と、ラッチ回路の出力電圧、すなわち実施例の
電圧比較器による出力電圧Ｖout1，Ｖout2を示してい
る。また、タイミングパルスＰＨ１がハイレベルのと
き、差動増幅回路と増幅回路はリセット状態となり、出
力電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４はそれぞれ、ある一定の
電圧を示している。
でＶin，Ｖref ，Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖout1，Ｖ
out2はそれぞれ図１に示した各端子の電圧である。また
タイミングパルスＰＨ１，ＰＨ２はノーオーバーラップ
のパルスになっている。この図において、時刻ｔ０から
ｔ１までは比較されるべき２つの入力電圧Ｖin，Ｖref
の差がＶin≫Ｖref で大きく、時刻ｔ１からｔ２までは
Ｖin＞Ｖref 、時刻ｔ２以後はＶin＜Ｖref で比較され
るべき２つの入力電圧Ｖin，Ｖref の差は小さい。この
ような入力電圧を与えたときの差動増幅回路の出力電圧
Ｖ１，Ｖ２と２つの増幅回路のそれぞれの出力電圧Ｖ
３，Ｖ４と、ラッチ回路の出力電圧、すなわち実施例の
電圧比較器による出力電圧Ｖout1，Ｖout2を示してい
る。また、タイミングパルスＰＨ１がハイレベルのと
き、差動増幅回路と増幅回路はリセット状態となり、出
力電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４はそれぞれ、ある一定の
電圧を示している。
【００１１】次に実施例の電圧比較器の各回路を順に説
明する。 （１）入力回路 図２に入力回路の実施例を示す。Ｎ型ＭＯＳＦＥＴ（以
下「ＮＭＯＳ」と呼ぶ）ＱT2，ＱT3は第１のタイミング
パルスＰＨ１により各入力端子Ｖin，Ｖref の電圧をそ
れぞれの出力端子＋Ｖout ，−Ｖout に出力する。ＮＭ
ＯＳＱＴ１は第２のタイミングパルスＰＨ２により各入
力端子Ｖin，Ｖref をそれぞれ短絡する。したがって、
第１のタイミングパルスＰＨ１がハイレベルのとき入力
端子の電圧を取り込み、第２のタイミングパルスＰＨ２
がハイレベルのとき各出力端子＋Ｖout ，−Ｖout が同
電位となる。
明する。 （１）入力回路 図２に入力回路の実施例を示す。Ｎ型ＭＯＳＦＥＴ（以
下「ＮＭＯＳ」と呼ぶ）ＱT2，ＱT3は第１のタイミング
パルスＰＨ１により各入力端子Ｖin，Ｖref の電圧をそ
れぞれの出力端子＋Ｖout ，−Ｖout に出力する。ＮＭ
ＯＳＱＴ１は第２のタイミングパルスＰＨ２により各入
力端子Ｖin，Ｖref をそれぞれ短絡する。したがって、
第１のタイミングパルスＰＨ１がハイレベルのとき入力
端子の電圧を取り込み、第２のタイミングパルスＰＨ２
がハイレベルのとき各出力端子＋Ｖout ，−Ｖout が同
電位となる。
【００１２】（２）差動増幅回路 図３に差動増幅回路の実施例を示す。ＮＭＯＳＱI1，Ｑ
I2は差動入力でそれぞのゲートは入力端子＋Ｖin，−Ｖ
inに接続されている。ＮＭＯＳＱC1，ＱC2はカスコード
段でゲートには電源電圧が与えられている。またドレイ
ンはそれぞれ出力端子−Ｖout ，＋Ｖout に接続されて
いる。Ｐ型ＭＯＳＦＥＴ（以下簡単にＰＭＯＳと呼ぶ）
ＱL1，ＱL2は負荷回路で、それぞれのソースには電源電
圧が与えられ、そのゲートとドレインが短絡されてい
る。ＱI1，ＱI2の共通化されたソースには電流を供給す
る定電流源としてＮＭＯＳＱS1，ＱS2が接続されてい
る。ＱS1，ＱS2のゲートはそれぞれＱI1，ＱI2ドレイン
に接続され、ソースには基板電位が与えられている。Ｎ
ＭＯＳＱF1，ＱF2はタイミングパルスＰH1に従って、そ
れぞれＱC1のドレインとＱI1のゲート、ＱC2のドレイン
とＱI2のゲートを短絡するためのスイッチである。
I2は差動入力でそれぞのゲートは入力端子＋Ｖin，−Ｖ
inに接続されている。ＮＭＯＳＱC1，ＱC2はカスコード
段でゲートには電源電圧が与えられている。またドレイ
ンはそれぞれ出力端子−Ｖout ，＋Ｖout に接続されて
いる。Ｐ型ＭＯＳＦＥＴ（以下簡単にＰＭＯＳと呼ぶ）
ＱL1，ＱL2は負荷回路で、それぞれのソースには電源電
圧が与えられ、そのゲートとドレインが短絡されてい
る。ＱI1，ＱI2の共通化されたソースには電流を供給す
る定電流源としてＮＭＯＳＱS1，ＱS2が接続されてい
る。ＱS1，ＱS2のゲートはそれぞれＱI1，ＱI2ドレイン
に接続され、ソースには基板電位が与えられている。Ｎ
ＭＯＳＱF1，ＱF2はタイミングパルスＰH1に従って、そ
れぞれＱC1のドレインとＱI1のゲート、ＱC2のドレイン
とＱI2のゲートを短絡するためのスイッチである。
【００１３】タイミングパルスＰH1がハイレベルのと
き、ＱC1のドレインとＱI1のゲート、ＱC2のドレインと
ＱI2のゲートはそれぞれＱF1，ＱF2によって短絡され、
差動増幅回路はリセット状態となる。そして、差動増幅
回路のトランジスタのばらつきによるオフセット量に応
じたある一定の電圧を出力端子−Ｖout 、入力端子＋Ｖ
inと出力端子＋Ｖout 、入力端子−Ｖinにそれぞれ出力
する。このとき、コンデンサC1およびC2の入力回路側の
それぞれの端子には入力回路により、Ｖin，Ｖref の電
圧が与えられており、それぞれ、差動増幅回路のオフセ
ット量と入力電圧に応じた電荷が蓄えられる。タイミン
グパルスＰH1がローレベルになると、ＱC1のドレインと
ＱI1のゲート、ＱC2のドレインとＱI2のゲートはそれぞ
れＱF1，ＱF2によって開放され、差動増幅回路は能動状
態となる。
き、ＱC1のドレインとＱI1のゲート、ＱC2のドレインと
ＱI2のゲートはそれぞれＱF1，ＱF2によって短絡され、
差動増幅回路はリセット状態となる。そして、差動増幅
回路のトランジスタのばらつきによるオフセット量に応
じたある一定の電圧を出力端子−Ｖout 、入力端子＋Ｖ
inと出力端子＋Ｖout 、入力端子−Ｖinにそれぞれ出力
する。このとき、コンデンサC1およびC2の入力回路側の
それぞれの端子には入力回路により、Ｖin，Ｖref の電
圧が与えられており、それぞれ、差動増幅回路のオフセ
ット量と入力電圧に応じた電荷が蓄えられる。タイミン
グパルスＰH1がローレベルになると、ＱC1のドレインと
ＱI1のゲート、ＱC2のドレインとＱI2のゲートはそれぞ
れＱF1，ＱF2によって開放され、差動増幅回路は能動状
態となる。
【００１４】タイミングパルスＰH2がハイレベルのと
き、ＰH1がハイレベルのときに入力回路から取り込まれ
たＶin，Ｖref の電圧差が、コンデンサＣ１およびＣ２
を介して、それぞれ入力端子＋Ｖin，−Ｖinに現れる。
本実施例では、入力端子＋Ｖin，−Ｖin間には差動回路
のオフセットと｜Ｖref −Ｖin｜を加えた電位差が生
じ、それぞれＱI1，ＱI2のゲートに伝えられ、増幅され
て、出力端子＋Ｖout ，−Ｖout に出力される。
き、ＰH1がハイレベルのときに入力回路から取り込まれ
たＶin，Ｖref の電圧差が、コンデンサＣ１およびＣ２
を介して、それぞれ入力端子＋Ｖin，−Ｖinに現れる。
本実施例では、入力端子＋Ｖin，−Ｖin間には差動回路
のオフセットと｜Ｖref −Ｖin｜を加えた電位差が生
じ、それぞれＱI1，ＱI2のゲートに伝えられ、増幅され
て、出力端子＋Ｖout ，−Ｖout に出力される。
【００１５】（３）増幅回路 図４に増幅回路の実施例を示す。ＰＭＯＳＱP1とＮＭＯ
ＳＱN1はインバータ、ＮＭＯＳＱF1は入力端子Ｖinと出
力端子Ｖout を短絡するスイッチである。また、入力電
圧はコンデンサを介して入力されるので、この回路はチ
ョッパ型電圧比較回路と同様の動作をする。すなわち、
タイミングパルスＰH1がハイレベルのとき、ＶinとＶou
t は短絡されて、インバータのスレッショルド電圧が出
力される。また、差動増幅回路はリセット状態で、ある
一定の電圧を出力している。次にタイミングパルスＰH1
がローレベルになると、差動増幅回路の出力電圧の変化
がコンデンサを介してＶinに伝わり、Ｖinはスレッショ
ルド電圧から差動増幅回路の出力電圧の変化分だけ変化
する。スレッショルド電圧付近の電圧変化は出力電圧の
大きな変化をもたらすので、入力電圧の変化は比較的大
きく反転増幅されてＶout に出力される。
ＳＱN1はインバータ、ＮＭＯＳＱF1は入力端子Ｖinと出
力端子Ｖout を短絡するスイッチである。また、入力電
圧はコンデンサを介して入力されるので、この回路はチ
ョッパ型電圧比較回路と同様の動作をする。すなわち、
タイミングパルスＰH1がハイレベルのとき、ＶinとＶou
t は短絡されて、インバータのスレッショルド電圧が出
力される。また、差動増幅回路はリセット状態で、ある
一定の電圧を出力している。次にタイミングパルスＰH1
がローレベルになると、差動増幅回路の出力電圧の変化
がコンデンサを介してＶinに伝わり、Ｖinはスレッショ
ルド電圧から差動増幅回路の出力電圧の変化分だけ変化
する。スレッショルド電圧付近の電圧変化は出力電圧の
大きな変化をもたらすので、入力電圧の変化は比較的大
きく反転増幅されてＶout に出力される。
【００１６】（４）差動ラッチ回路 図５に差動ラッチ回路の実施例を示す。ＰＭＯＳＱP1，
ＱP2，ＮＭＯＳＱN1，ＱN2とＰＭＯＳＱP3，ＱＰ４，Ｎ
ＭＯＳＱN3，ＱN4はそれぞれクロックド・インバータで
ある。これらはタイミングパルスＰH1がローレベルのと
きに能動状態、ハイレベルのとき出力はハイ・インピー
ダンスとなる。
ＱP2，ＮＭＯＳＱN1，ＱN2とＰＭＯＳＱP3，ＱＰ４，Ｎ
ＭＯＳＱN3，ＱN4はそれぞれクロックド・インバータで
ある。これらはタイミングパルスＰH1がローレベルのと
きに能動状態、ハイレベルのとき出力はハイ・インピー
ダンスとなる。
【００１７】ＰＭＯＳＱL1，ＱL2，ＮＭＯＳＱL3，ＱL4
は正帰還回路である。ＱP1，ＱP2はそれぞれＱC1，ＱC2
のドレインに接続され、そのゲートとドレインが交差接
続され、それぞれのソースはＰＭＯＳＱS2のドレインに
接続されている。ＱP1，ＱP2の共通化されたソースに電
源電圧を与えるＱS2のゲートにはタイミングパルスＰH1
の反転パルスであるＰH1＃が与えられる。またＱP3，Ｑ
P4はそれぞれＱC1，ＱC2のドレインに接続され、そのゲ
ートとドレインが交差接続され、それぞれのソースはＮ
ＭＯＳＱS3のドレインに接続されている。ＱP3，ＱP4の
共通化されたソースに基板電位を与えるＱS3のゲートに
はタイミングパルスＰH1が与えられる。
は正帰還回路である。ＱP1，ＱP2はそれぞれＱC1，ＱC2
のドレインに接続され、そのゲートとドレインが交差接
続され、それぞれのソースはＰＭＯＳＱS2のドレインに
接続されている。ＱP1，ＱP2の共通化されたソースに電
源電圧を与えるＱS2のゲートにはタイミングパルスＰH1
の反転パルスであるＰH1＃が与えられる。またＱP3，Ｑ
P4はそれぞれＱC1，ＱC2のドレインに接続され、そのゲ
ートとドレインが交差接続され、それぞれのソースはＮ
ＭＯＳＱS3のドレインに接続されている。ＱP3，ＱP4の
共通化されたソースに基板電位を与えるＱS3のゲートに
はタイミングパルスＰH1が与えられる。
【００１８】タイミングパルスＰH1がローレベルのとき
に、＋Ｖin，−Ｖinに入力された電圧がそれぞれクロッ
クド・インバータで増幅され、出力端子−Ｖout ，＋Ｖ
outに現れる。タイミングパルスＰH1がハイレベルのと
きＱS2，ＱS3がオンとなり、正帰還回路ＱL1，ＱL2，Ｑ
L3，ＱL4の働きにより、出力された電圧を保持する。ま
た、ＰH1がハイレベルのとき、ＱP2とＱＮ２，ＱP4，Ｑ
Ｎ４はオフとなっているので、正帰還回路ＱL1，ＱL2，
ＱL3，ＱL4のみが動作し、ほとんど電力を消費しない。
このようにして入力電圧Ｖin，Ｖref の電圧の差にかか
わらず、比較結果をロジックレベルまで増幅して出力す
ることができる。
に、＋Ｖin，−Ｖinに入力された電圧がそれぞれクロッ
クド・インバータで増幅され、出力端子−Ｖout ，＋Ｖ
outに現れる。タイミングパルスＰH1がハイレベルのと
きＱS2，ＱS3がオンとなり、正帰還回路ＱL1，ＱL2，Ｑ
L3，ＱL4の働きにより、出力された電圧を保持する。ま
た、ＰH1がハイレベルのとき、ＱP2とＱＮ２，ＱP4，Ｑ
Ｎ４はオフとなっているので、正帰還回路ＱL1，ＱL2，
ＱL3，ＱL4のみが動作し、ほとんど電力を消費しない。
このようにして入力電圧Ｖin，Ｖref の電圧の差にかか
わらず、比較結果をロジックレベルまで増幅して出力す
ることができる。
【００１９】
【発明の効果】以上述べたように、本発明によれば、入
力手段の２つの出力が差動増幅手段によってある程度増
幅された後に、差動増幅手段に比べて大きなゲインが容
易に得られる増幅手段で大きく増幅され、差動ラッチ手
段の正帰還作用によりロジックレベルまで増幅し保持す
るようにしたので、比較されるべき二つの入力電圧の差
が小さくても、規模を大きくすることなく入力電圧をロ
ジックレベルまで増幅することができる。
力手段の２つの出力が差動増幅手段によってある程度増
幅された後に、差動増幅手段に比べて大きなゲインが容
易に得られる増幅手段で大きく増幅され、差動ラッチ手
段の正帰還作用によりロジックレベルまで増幅し保持す
るようにしたので、比較されるべき二つの入力電圧の差
が小さくても、規模を大きくすることなく入力電圧をロ
ジックレベルまで増幅することができる。
【図１】 本発明の実施例の構成図である。
【図２】 入力手段の実施例の回路図である。
【図３】 差動増幅手段の実施例の回路図である。
【図４】 増幅手段の実施例の回路図である。
【図５】 差動ラッチ手段の実施例の回路図である。
【図６】 一実施例の動作波形図である。
【図７】 従来の差動型電圧比較器の回路図である。
【図８】 従来例の差動増幅回路の回路図である。
１ 入力手段、２ 差動増幅手段、３ 増幅手段、４
差動ラッチ回路、Ｖin，Ｖref 入力電圧、Ｖ１，Ｖ２
差動増幅手段の出力電圧、Ｖ３，Ｖ４ 増幅手段の出
力電圧、Ｖout1，Ｖout2 出力電圧
差動ラッチ回路、Ｖin，Ｖref 入力電圧、Ｖ１，Ｖ２
差動増幅手段の出力電圧、Ｖ３，Ｖ４ 増幅手段の出
力電圧、Ｖout1，Ｖout2 出力電圧
フロントページの続き (72)発明者 泊 直貞 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内
Claims (1)
- 【請求項１】 ２つの電圧を比較する差動電圧比較器に
おいて、 （ａ） 比較されるべき２つの電圧を取り込む入力手段
と、 （ｂ） この入力回路の２つの出力が第１のコンデンサ
Ｃ１および第２のコンデンサＣ２を介して入力される差
動増幅手段と、 （ｃ） この差動増幅手段の２つの出力が第３のコンデ
ンサＣ３および第４のコンデンサＣ４を介してそれぞれ
入力される２つの増幅手段と、 （ｄ） この２つの増幅手段のそれぞれの出力が入力さ
れる差動ラッチ手段と を有することを特徴とする差動電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7835993A JPH06291624A (ja) | 1993-04-05 | 1993-04-05 | 差動電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7835993A JPH06291624A (ja) | 1993-04-05 | 1993-04-05 | 差動電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291624A true JPH06291624A (ja) | 1994-10-18 |
Family
ID=13659805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7835993A Pending JPH06291624A (ja) | 1993-04-05 | 1993-04-05 | 差動電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008517562A (ja) * | 2004-10-19 | 2008-05-22 | インターナショナル レクティファイアー コーポレイション | 容量結合による高電圧レベルのシフト |
| JP2008153875A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1993
- 1993-04-05 JP JP7835993A patent/JPH06291624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008517562A (ja) * | 2004-10-19 | 2008-05-22 | インターナショナル レクティファイアー コーポレイション | 容量結合による高電圧レベルのシフト |
| JP2008153875A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
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