JP5865127B2

JP5865127B2 - コンパレータ回路

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Publication number: JP5865127B2
Application number: JP2012050714A
Authority: JP
Inventors: 小池　健; 健小池
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2012-03-07
Filing date: 2012-03-07
Publication date: 2016-02-17
Anticipated expiration: 2032-03-07
Also published as: JP2013187708A

Description

本発明は、コンパレータ回路に係り、特に、ＡＤ変換器に用いられる高精度コンパレータの消費電力の抑圧等を図ったものに関する。

近年、逐次比較型Ａ／Ｄ変換器やフラッシュ型Ａ／Ｄ変換器等において、良好な線形性や小さいオフセット誤差の実現のために、例えば、図８に示されたようなラッチ回路の前段にプリアンプが設けられ、ダイナミックラッチを可能とした高精度コンパレータ回路が広く用いられている（例えば、特許文献１等参照）。
かかる回路の概略動作を、図９に示されたタイミング図を参照しつつ説明すれば、まず、プリアンプにより入力電電圧Ｖinp，Ｖinm（図９（Ｂ）、図９（Ｃ）参照）の増幅が行われ、プリアンプの出力電圧Ｖpap，Ｖpam（図９（Ｄ）、図９（Ｅ）参照）が十分にセットリングした後に、ラッチロック（LATCH）を入力し（図９（Ａ）参照）、出力Ｑを最終的に０とするか１とするかの判定が行われるものとなっている（図９（Ｆ）参照）。

かかる従来回路においては、ラッチ回路への入力信号の判定時に、ダイナミックラッチにより判定できる電位差までプリアンプによる入力信号の増幅を行うため、プリアンプが無い回路構成のものと比較して、入力オフセットやヒステリシスを小さくすることができ、高精度での比較動作を可能とする。

図１０には、図８に示されたコンパレータ回路のより具体的な回路構成例が示されており、以下、同図を参照しつつ、この回路構成例について概略的に説明する。
プリアンプ１０１Ａは、ＭＯＳトランジスタを用いてなる差動増幅器を中心に構成されており、高速動作を実現するため、通常、利得１０以下のオープンループの低利得差動増幅器とされることが多い。なお、かかるプリアンプ１０１Ａにおいて、差動増幅器の負荷としては、比較的低インピーダンスの負荷が多く用いられ、具体的には、抵抗負荷（図４（Ａ）参照）、ダイオード負荷（図４（Ｂ）参照）、能動負荷（図４（Ｃ）参照）等が用いられる。

一方、ラッチ回路１０２Ａは、ダイナミックラッチ７１とＳＲラッチ回路７２とを有して構成されたものとなっており（図１０参照）、ラッチクロック印加時にダイナミックラッチ７１により論理レベルまで増幅が行われ、ＳＲラッチ回路７２により値の保持が行われるようになっているものである。

特開平５−２１５７８９号公報（第２−３頁、図１−図２） M. van Elzakker, E. van Tuiji, P. Geraedts, D. Schinkel, E. Klumperink, B. Nauta, "A 1.9μW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC", ISSCC, 2008, p.244-610

しかしながら、上述の従来のコンパレータ回路にあっては、プリアンプに常時電流が流れる構成であるため（図９（Ｇ）参照）、回路全体の消費電力が増大するという問題があった。
また、プリアンプにより高速・高精度動作を両立させようとすると、バイアス電流を大きくする必要があり、速度・精度に対して消費電力がトレードオフの関係となり、回路設計における自由度を低下させるという問題もあった。
このような問題を解決する方策としては、例えば、プリアンプとラッチ回路に１８０度位相の異なるクロックを用いて駆動し、半クロック分の消費電力を削減する技術などが提案されているが（例えば、非特許文献１等参照）、約半クロック分の動作電流が無駄となってしまう。また、プリアンプのオフセット電圧によりオフセット電圧が大きくなってしまうという問題があった。

本発明は、上記実状に鑑みてなされたもので、消費電力の低減と共に、高精度の比較動作を可能とするコンパレータ回路提供するものである。

上記本発明の目的を達成するため、本発明に係るコンパレータ回路は、
基準電圧と入力信号の差分を増幅して出力するプリアンプと、ラッチ信号により前記プリアンプの出力信号をラッチするよう構成されてなるラッチ回路とを具備してなるコンパレータ回路であって、
前記プリアンプの出力段と前記ラッチ回路の入力段との間に直列接続されて設けられたキャパシタを有し、前記ラッチ回路のラッチ動作開始前に外部から印加されるリセット信号により前記プリアンプの入力段を開放状態とする一方、前記キャパシタの前記ラッチ回路側の端部に前記プリアンプの出力オフセット電圧を印加可能とし、前記ラッチ回路によるラッチ動作の際に、前記出力オフセットをキャンセル可能に構成されてなるオフセットキャンセル回路と、
外部から入力されるクロック信号に基づいて、前記プリアンプの増幅完了後に前記ラッチ回路のラッチ動作を可能とするラッチ信号を生成、出力するよう構成されてなる遅延生成回路と、
前記ラッチ回路の出力に基づいて当該ラッチ回路における比較判定動作の有無を判別し、前記比較判定動作時にのみ前記プリアンプを動作せしめる制御信号を前記プリアンプに出力可能に構成されてなるパワーダウン生成ロジック回路と、を具備してなるものである。

本発明によれば、ラッチ回路における判定に必要な動作時間以外でのプリアンプの待機消費電力をほぼ零とすることができるので、従来回路に比して消費電力を大幅に削減することができる。また、プリアンプは、そのオフセット電圧がオフセットキャンセル回路を構成するキャパシタによりキャンセルされた状態で、従来と同等の利得を有することから高精度での比較動作を提供することが可能となるという効果を奏するものである。

本発明の実施の形態におけるコンパレータ回路の構成例を示す構成図である。図１に示されたコンパレータ回路を構成するプリアンプの具体的な回路構成例を示す回路図である。図１に示されたコンパレータ回路を構成するラッチ回路の具体的な回路構成例を示す回路図である。プリアンプの負荷の具体回路構成例を示す回路図であって、図４（Ａ）は抵抗負荷の場合の回路図、図４（Ｂ）はダイオード負荷の場合の回路図、図４（Ｃ）は能動負荷の場合の回路図である。図１に示されたコンパレータ回路を構成するパワーダウン生成回路の具体回路構成例を示す回路図であって、図５（Ａ）は具体回路図、図５（Ｂ）は真理値表である。図１に示されたコンパレータ回路を構成する遅延生成回路の具体回路構成例を示す回路図であって、図６（Ａ）は第１の具体回路構成例を示す回路図、図６（Ｂ）は第２の具体回路構成例を示す回路図、図６（Ｃ）は第３の具体回路構成例を示す回路図である。本発明の実施の形態におけるコンパレータ回路の主要部における信号のタイミングを示すタイミング図である。従来のコンパレータ回路の構成例を示す構成図である。図８に示されたコンパレータ回路の主要部における信号のタイミングを示すタイミング図である。図８に示されたコンパレータ回路のより具体的な回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるコンパレータ回路の構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるコンパレータ回路は、プリアンプ１０１とラッチ回路１０２とを主たる構成要素としてなるコンパレータ部１０３と、遅延生成回路（図１においては「ＤＥＬＡＹ」と表記）１０４と、パワーダウン生成ロジック回路（図１においては「ＰＷ−ＤＷ」と表記）１０５とに大別されて構成されたものとなっている。

まず、コンパレータ部１０３においては、プリアンプ１０１及びラッチ回路１０２と共に、オフセットキャンセル回路１０６が設けられている。
まず、オフセットキャンセル回路１０６は、第１及び第２の入力ラインオフセットキャンセルスイッチ（図１においては、それぞれ「SRb1」、「SRb2」と表記）５１、５２と、第１乃至第４のオフセットキャンセルスイッチ（図１においては、それぞれ「SR1」、「SR2」、「SR3」、「SR4」と表記）５３〜５６と、第１及び第２のオフセットキャンセル用キャパシタ（図１においては「Ｃoc」と表記）５７ａ，５７ｂとを有して、後述するように構成されてなるものである。

プリアンプ１０１は正転出力と反転出力の２つの出力を可能としてなるもので、非反転入力端子には、第１の入力ラインオフセットキャンセルスイッチ５１、及び、第１の入力端子６０を介して第１入力信号（図１においては「Ｖinp」と表記）が印加されるようになっている一方、反転入力端子には、第２の入力ラインオフセットキャンセルスイッチ５２、及び、第２の入力端子６１介して第２入力信号（図１においては「Ｖinm」と表記）が印加されるようになっている。
かかるプリアンプ１０１は、第２入力信号を基準電圧とし第１入力信号との差分が増幅出力されるようになっている。

また、プリアンプ１０１の非反転入力端子には、第１のオフセットキャンセルスイッチ５３を介して、反転入力端子には、第２のオフセットキャンセルスイッチ５４を介して、共にオフセットキャンセル用バイアス電圧Ｖｂが印加可能となっている。

一方、プリアンプ１０１の正出力端子は第１のオフセットキャンセル用キャパシタ５７ａを介してラッチ回路１０２の一方の入力段に接続され、出力電圧Ｖlinpが入力されるようになっている。
また、プリアンプ１０１の負出力端子は第２のオフセットキャンセル用キャパシタ５７ｂを介してラッチ回路１０２の他方の入力段に接続され、出力電圧Ｖlinmが入力されるようになっている。

さらに、第１のオフセットキャンセル用キャパシタ５７ａの一端が接続されたラッチ回路１０２の一方の入力段には、第３のオフセットキャンセルスイッチ５５を介して、また、第２のオフセットキャンセル用キャパシタ５７ｂの一端が接続されたラッチ回路１０２の他方の入力段には、第４のオフセットキャンセルスイッチ５６を介して、共にオフセットキャンセル用バイアス電圧Ｖｂが印加可能となっている。

なお、第１及び第２の入力ラインオフセットキャンセルスイッチ５１，５２と、第１乃至第４のオフセットキャンセルスイッチ５３〜５６は、いずれもトランジスタを用いてなるもので、図１においては省略されているが、オフセットキャンセル用サンプル信号（ＲＳＴ信号）により、その導通、非導通状態が制御されるようになっているものである。
例えば、第１及び第２の入力ラインオフセットキャンセルスイッチ５１，５２は、ＲＳＴ信号が論理値Ｌｏｗに相当するレベルの際に導通状態となる一方、ＲＳＴ信号が論理値Ｈｉｇｈに相当するレベルの際に非導通状態となるよう構成されている。

これに対して、第１乃至第４のオフセットキャンセルスイッチ５３〜５６は、ＲＳＴ信号が論理値Ｈｉｇｈに相当するレベルの際に導通状態となる一方、ＲＳＴ信号が論理値Ｌｏｗに相当するレベルの際に非導通状態となるよう構成されたものとなっている。
ラッチ回路１０２には、遅延生成回路１０４により生成、出力されたラッチ信号（ＬＡＴＣＨ）が入力され、後述するようなタイミングでラッチが行われて、コンパレータ回路出力としての信号Ｑが出力されるようになっている。

また、ラッチ回路１０２は、後述するようなラッチ回路１０２の判定終了検出信号ＤＮを出力し、パワーダウン生成ロジック回路１０５へ入力されるようになっている。
遅延生成回路１０４は、外部から入力されるクロック信号ＣＫに対して遅延を施してラッチ信号としてラッチ回路１０２へ出力するように構成されてなるものである。
一方、パワーダウン生成ロジック回路１０５は、ラッチ回路１０２が比較判定動作状態にある場合に、プリアンプ１０１を動作状態とするようパワーダウン信号（ＰＤＢ信号）によりプリアンプ１０１の動作制御を行うよう構成されてなるものである。

図２には、プリアンプ１０１の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
第５及び第６のＮチャネル型ＭＯＳ（以下「ＮＭＯＳ」と称する）トランジスタ５，６は差動増幅回路を構成しており、２つの入力電圧Ｖinp，Ｖinmを差動増幅するものとなっている。
すなわち、第５のＮＭＯＳトランジスタ（図２においては「ＭＳ５」と表記）５のゲートには、一方の入力電圧Ｖinpが入力されるようになっている一方、第６のＮＭＯＳトランジスタ６（図２においては「ＭＳ６」と表記）のゲートには、他方の入力電圧Ｖinｍが入力されるようになっている。

また、第５及び第６のＮＭＯＳトランジスタ５，６の各々のソースは、共に接続されて、第７のＮＭＯＳトランジスタ（図２においては「ＭＳ７」と表記）７のドレインに接続されている。そして、このテール電流源用ＮＭＯＳトランジスタ７のソースはグランドに接続される一方、ゲートには外部からプリアンプ用バイアス電圧Ｖｂｎが印加されるようになっている。
さらに、第５のＮＭＯＳトランジスタ５のドレインは、第１のＮＭＯＳトランジスタ（図２においては「ＭＳ１」と表記）１のソースに、第６のＮＭＯＳトランジスタ６のドレインは、第２のＮＭＯＳトランジスタ（図２においては「ＭＳ２」と表記）２のソースに、それぞれ接続されたものとなっている。

第１及び第２のＮＭＯＳトランジスタ１，２は、パワーダウンスイッチとして機能するものとなっており、第１及び第２のＮＭＯＳトランジスタ１，２のゲートには、後述するようなパワーダウン信号が入力されるようになっている。
一方、第１及び第２のＮＭＯＳトランジスタ１，２のドレインには、負荷が接続されると共に、第１のＮＭＯＳトランジスタ１のドレインからは出力電圧Ｖpamが、第２のＮＭＯＳトランジスタ２のドレインからは出力電圧Ｖpaｐが、それぞれ出力されるようになっている。

さらに、第１のＮＭＯＳトランジスタ１のドレインには、第３のＰチャネル型ＭＯＳ（以下「ＰＭＯＳ」と称する）トランジスタ３のドレインが、第２のＮＭＯＳトランジスタ２のドレインには、第４のＰＭＯＳトランジスタ４のドレインが、それぞれ接続されている。
第３及び第４のＰＭＯＳトランジスタ（図２においては、それぞれ「ＭＳ３」、「ＭＳ４」と表記）３，４のゲートには、パワーダウン信号が入力されるようになっている一方、ソースには、電源電圧ＡＶＤＤが印加されるようになっている。

図４には、負荷の具体的な構成例が示されており、以下、同図を参照しつつ説明する。
かかる負荷は、基本的には従来から用いられているものであり、図４（Ａ）には抵抗負荷の例であり、図４（Ｂ）は、ダイオード負荷の例であり、図４（Ｃ）は能動負荷の例である。
図４（Ａ）において、第１の抵抗器（図４（Ａ）においては「Ｒ１」と表記）３１の一端は、第１のＰＭＯＳトランジスタ１のドレインに接続され、他端には電源電圧ＡＶＤＤが印加されるものとなっている。
また、第２の抵抗器（図４（Ａ）においては「Ｒ２」と表記）３２の一端は、第２のＰＭＯＳトランジスタ２のドレインに接続され、他端には電源電圧ＡＶＤＤが印加されるものとなっている。

図４（Ｂ）において、第１及び第２のＰＭＯＳトランジスタ（図４（Ｂ）においては、それぞれ「ＭＯＳ１」、「ＭＯＳ２」と表記）３３，３４のソースは、共に電源電圧ＡＶＤＤが印加されるようになっている一方、第１のＰＭＯＳトランジスタ３３のドレインは、ゲートと相互に接続されると共に、第１のＮＭＯＳトランジスタ１のドレインに接続されるものとなっている。
また、第２のＰＭＯＳトランジスタ３４のドレインは、ゲートと相互に接続されると共に、第２のＮＭＯＳトランジスタ２のドレインに接続されるものとなっている。

図４（Ｃ）において、第１乃至第４のＰＭＯＳトランジスタ（図４（Ｃ）においては、それぞれ「ＭＯＳ１」、「ＭＯＳ２」、「ＭＯＳ３」、「ＭＯＳ４」と表記）３５ａ〜３５ｄのソースは、共に電源電圧ＡＶＤＤが印加されるようになっている一方、
第１及び第３のＰＭＯＳトランジスタ３５ａ，３５ｃは、ゲートが相互に接続されると共に、第１のＰＭＯＳトランジスタ３５ａのドレイン、第４のＰＭＯＳトランジスタ３５ｄのドレイン、及び、第１のＮＭＯＳトランジスタ１のドレインと接続されるようになっている。
また、第２及び４のＰＭＯＳトランジスタ３５ｂ，３５ｄは、ゲートが相互に接続されると共に、第２のＰＭＯＳトランジスタ３５ｂのドレイン、第３のＰＭＯＳトランジスタ３５ｃのドレイン、及び、第２のＮＭＯＳトランジスタ２のドレインと接続されるようになっている。

図３には、ラッチ回路１０２の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
ラッチ回路１０２は、ダイナミックラッチ回路１０２ａとＳＲラッチ回路１０２ｂに大別されて構成されたものとなっている。
ダイナミックラッチ回路１０２ａにおいて、ＮＭＯＳトランジスタが用いられたラッチ用第１及び第２のトランジスタ（図３においては、それぞれ「ＭＬ１」、「ＭＬ２」と表記）１１，１２は、差動増幅が可能に設けられたものとなっている。すなわち、ラッチ用第１及び第２のトランジスタ１１，１２は、各々のソースが相互に接続されると共に、同じくＮＭＯＳトランジスタを用いたラッチ用第９のトランジスタ（図３においては「ＭＬ９」と表記）１９のドレインに接続されている。そして、ラッチ用第９のトランジスタ１９のソースは、グランドに接続されている一方、ゲートには、ラッチ信号が入力されるようになっている。

一方、ラッチ用第１のトランジスタ１１のゲートには、第１のオフセットキャンセル用キャパシタ５７ａの一端、すなわち、ラッチ回路１０２側の一端の電圧Ｖlinpが、また、ラッチ用第２のトランジスタ１２のゲートには、第２のオフセットキャンセル用キャパシタ５７ｂの一端、すなわち、ラッチ回路１０２側の一端の電圧Ｖlinmが、それぞれ入力されるようになっている。
さらに、ラッチ用第１のトランジスタ１１のドレインは、ラッチ用第３のトランジスタ（図３においては「ＭＬ３」と表記）１３のソースが、ラッチ用第２のトランジスタ１２のドレインは、ラッチ用第４のトランジスタ（図３においては「ＭＬ４」と表記）１４のソースが、それぞれ接続されている。なお、ラッチ用第３及び第４のトランジスタ１３，１４は、いずれもＮＭＯＳトランジスタが用いられている。

ラッチ用第３及び第４のトランジスタ１３，１４は、ラッチ用第３のトランジスタ１３のゲートとラッチ用第４のトランジスタ１４のドレインとが相互に接続されると共に、その接続点は、排他的論理和回路（図３においおては「ＥｘＯＲ」と表記）２３の一方の入力端子及び後述する第２のＮＡＮＤ回路２２の一方の入力端子に接続される一方、ラッチ用第４のトランジスタ１４のゲートとラッチ用第３のトランジスタ１３のドレインとが相互に接続されたものとなっている。

また、ラッチ用第３のトランジスタ１３のドレインは、ラッチ用第５のトランジスタ（図３においては「ＭＬ５」と表記）１５のドレイン及びラッチ用第７のトランジスタ（図３においては「ＭＬ７」と表記）１７のドレインに接続されると共に、後述する第１のＮＡＮＤ回路２１の一方の入力端子及び排他的論理和回路２３の他方の入力端子に接続されている。
さらに、ラッチ用第４のトランジスタ１４のドレインは、ラッチ用第６のトランジスタ（図３においては「ＭＬ６」と表記）１６のドレイン及びラッチ用第８のトランジスタ（図３においては「ＭＬ８」と表記）１８のドレインに接続されている。
なお、ラッチ用第５乃至第８のトランジスタ１５〜１８には、ＰＭＯＳトランジスタが用いられている。

ラッチ用第５乃至第８のトランジスタ１５〜１８は、各々のドレインが相互に接続されると共に、ラッチ用第５及び第７のトランジスタ１５，１７のドレインは、ラッチ用第８のトランジスタ１８のゲートに、ラッチ用第６及び第８のトランジスタ１６，１８のドレインは、ラッチ用第７のトランジスタ１７のゲートに、それぞれ接続されたものとなっている。
一方、ラッチ用第５乃至第８のトランジスタ１５〜１８の各々のソースには、電源電圧ＡＶＤＤが印加されるようになっている。
そして、ラッチ用第５及び第６のトランジスタ１５，１６の各々のゲートには、遅延生成回路１０４からのラッチ信号が入力されるようになっている。

次に、ＳＲラッチ回路１０２ｂは、第１及び第２のＮＡＮＤ回路２１，２２を有して構成されており、第１のＮＡＮＤ回２１の出力端子は第２のＮＡＮＤ回路２２の他方の入力端子に、第２のＮＡＮＤ回２２の出力端子は第１のＮＡＮＤ回路２１の他方の入力端子に、それぞれ接続されたものとなっており、第１のＮＡＮＤ回路２１の出力端子からコンパレータ回路の出力としての信号Ｑが得られるようになっている。
一方、排他的論理和回路２３の出力端子には、ラッチ回路１０２における判定動作の終了に対応する判定終了検出信号ＤＮが出力されるものとなっている。
この判定終了検出信号ＤＮは、判定終了時に論理値Ｈｉｇｈに相当するレベルに変化するものとなっている。

図５には、パワーダウン生成ロジック回路１０５の具体回路構成例及びその論理値表が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
このパワーダウン生成ロジック回路１０５は、ＮＡＮＤ回路２４と、ＡＮＤ回路２５と、ＯＲ回路２６とを有して構成されたものとなっている。
ＮＡＮＤ回路２４の一方の入力端子には、判定終了検出信号ＤＮが入力される一方、他方の入力端子にはクロック信号ＣＫが入力されるようになっている。そして、ＮＡＮＤ回路２４の出力端子は、ＡＮＤ回路２５の一方の入力端子に接続されている。

ＡＮＤ回路２５の他方の入力端子にはクロック信号ＣＫが入力されるようになっている一方、出力端子はＯＲ回路２６の一方の入力端子に接続されている。
ＯＲ回路２６の他方の入力端子にはオフセットキャンセル用サンプル信号（ＲＳＴ）が入力されるようになっており、出力端子にはパワーダウン信号（ＰＤＢ信号）が得られるようになっている。

かかる構成において、ＰＤＢ信号は、ＲＳＴ信号が論理値Ｈｉｇｈに相当するレベルで印加された際と、クロック信号印加時からＤＮ信号が論理値Ｈｉｇｈに相当するレベルの間、論理値Ｈｉｇｈに相当するレベルとなる（図５（Ｂ）参照）。
そして、プリアンプ１０１は、ＰＤＢ信号が論理値Ｈｉｇｈに相当するレベルにある場合に動作状態となり、論理値Ｌｏｗに相当するレベルでパワーダウンされて、非動作状態となるようになっている。

図６には、遅延生成回路１０４の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
最初に、図６（Ａ）を参照しつつ、第１の構成例について説明する。
この第１の構成例における遅延生成回路１０４は、第１及び第２の差動増幅器４１，４２と、第１及び第２のインバータ回路４３，４４とを有して構成されたものとなっている。
第１のインバータ回路４３の入力段には、クロック信号ＣＫが印加されるようになっている一方、出力端子は第１の差動増幅器４１の非反転入力端子に接続されている。

第１の差動増幅器４１は、その反転入力端子にクロック信号ＣＫが入力されるようになっていると共に、パワーダウン信号ＰＤＢ入力段にクロック信号ＣＫがパワーダウン信号として入力されるようになっている。
さらに、第１の差動増幅器４１の正出力端子は、第２の差動増幅器４２の非反転入力端子に、負出力端子は、第２の差動増幅器４２の反転入力端子に、それぞれ接続されている。

第２の差動増幅器４２は、第１の差動増幅器４１と同様に、パワーダウン信号ＰＤＢ入力段にクロック信号ＣＫがパワーダウン信号として入力されるようになっている。
そして、第２の差動増幅器４２の正出力端子は第２のインバータ４４の入力段に接続され、第２のインバータ４４の出力端子にはラッチ信号ＬＡＴＣＨが得られるようになっている。

遅延生成回路１０４は、クロック信号ＣＫを基に、プリアンプ１０１の動作時間後にラッチ信号ＬＡＴＣＨがラッチ回路１０２へ印加されるよう必要な遅延を行うよう構成されてなるもので、図６（Ａ）の構成例においては、レプリカアンプとしての第１の差動増幅器４１によりプリアンプ１０１と同様の遅延信号を生成することができ、後段の第２の差動増幅器４２と第２のインバータ回路４４により必要な論理レベルへの増幅が行われるようになっている。

次に、第２の構成例について図６（Ｂ）を参照しつつ説明する。
この第２の構成例における遅延生成回路１０４は、所望する遅延時間に応じて設けられた複数のインバータ回路４５−１〜４５−ｎと、マルチプレクサ（図６（Ｂ）においては「ＭＵＸ」と表記）４６とを有してなるものである。
複数のインバータ回路４５−１〜４５−ｎは直列接続されており、所望する複数の遅延時間に応じて、適宜、インバータ回路４５−１〜４５−ｎの出力がマルチプレクサ４６の入力段と接続されたものとなっている。
マルチプレクサ４６には、選択信号が入力されるようになっており、その入力時間に応じて、所望の遅延信号をラッチ信号ＬＡＴＣＨとして得られるようになっている。
かかる構成においては、遅延を細かく調整することができるので、最適なタイミングでラッチ回路１０２へのラッチ信号の印加が可能となっている。

次に、第３の構成例について、図６（Ｃ）を参照しつつ説明する。
この第３の構成例における遅延生成回路１０４は、第１の遅延設定回路（図６においては「ＤＡＭＰ１」と表記）４７ａと第２の遅延設定回路（図６においては「ＤＡＭＰ２」と表記）４７ｂと有してなり、第１の遅延設定回路４７ａの後段側に第２の遅延設定回路４７ｂが縦続接続されて設けられたものとなっている。

しかして、第１の遅延回路４７ａは、図６（Ａ）に示された回路構成を有してなり、大凡の遅延設定のために用いられる一方、第２の遅延回路４７ｂは、図６（Ｂ）に示された構成を有してなるもので、第１の遅延設定回路４７ａに比してより細かな遅延設定のために用いられるものとなっている。
この第３の構成例の場合、図６（Ｂ）に示された第２の構成例に比して、インバータ回路の段数を削減することができるため、基板面積の縮小化が容易となる。
かかる構成においては、遅延の大まかな調整と細かな調整の両方が可能であり、従来に比して使い勝手の良いものとなっている。

次に、本発明の実施の形態におけるコンパレータ回路の動作について、図７に示されたタイミング図を参照しつつ説明する。
まず、リセット信号ＲＳＴを印加、すなわち、論理値Ｈｉｇｈに相当するレベルとする（図７（Ｂ）参照）ことにより、第１乃至第４のオフセットキャンセルスイッチ５３〜５６が導通状態とされると共に、ＲＳＴ信号を基に、パワーダウン信号（ＰＤＢ信号）が論理値Ｈｉｇｈに相当するレベルとされ（図７（Ｄ）参照）、これによりプリアンプ１０１が動作状態とされるため、その出力オフセット電圧が、第１、第２のオフセットキャンセル用キャパシタ５７ａ、５７ｂに印加されることとなる。そのため、プリアンプ１０１の出力電圧Ｖpap，Ｖpamは低下することとなる（図７（Ｅ）参照）。

次いで、ＲＳＴ信号が論理値Ｌｏｗに相当するレベルとなると、第１乃至第４のオフセットキャンセルスイッチ５３〜５６が非導通状態となるため、第１、第２のオフセットキャンセル用キャパシタ５７ａ、５７ｂにはオフセット電圧が保持されることとなる。
ＲＳＴ信号のクロック幅はプリアンプ１０１がセットリングするまでに十分な時間とし、クロックの間隔は、リーク電流による第１、第２のオフセットキャンセル用キャパシタ５７ａ、５７ｂにおける電荷漏れが、動作精度に影響を与えない程度に設定するのが好適である。

ＲＳＴ信号が論理値Ｌｏｗに相当するレベルとなると、第１及び第２の入力ラインオフセットキャンセルスイッチ５１，５２が導通状態となり、入力電圧Ｖinp，Ｖinm（図７（Ａ）参照）がプリアンプ１０１に入力される状態となる。
しかる後、クロック信号ＣＫが論理値Ｈｉｇｈに相当するレベルで入力されることにより（図７（Ｃ）参照）、ＰＤＢ信号が論理値Ｈｉｇｈに相当するレベルとなり（図７（Ｄ）参照）、プリアンプ１０１が動作状態となり、その出力電圧が第１、第２のオフセットキャンセル用キャパシタ５７ａ、５７ｂを介してラッチ回路１０２の入力段へ印加されることとなる。
この際、プリアンプ１０１の出力オフセット電圧が、先に第１、第２のオフセットキャンセル用キャパシタ５７ａ、５７ｂの保持電圧によりキャンセルされることとなる。

ここで、本発明の実施の形態におけるプリアンプ１０１の出力オフセット電圧を従来回路と比較すると、以下のようになる。
まず、例えば、図１０に示された構成を有する従来回路におけるプリアンプ１０１Ａの出力オフセット電圧は、下記する式により表される。

ＶosALL＝｛（ＶosPREAMP）^２＋（ＶosCMP／ＡνPREAMP）^２｝^１／２

なお、ここで、ＶosALLはコンパレータ回路全体のオフセット電圧を、ＶosPREAMPはプリアンプのオフセット電圧を、ＶosCMPはラッチ回路のオフセット電圧を、それぞれ示しており、ＡνPREAMPはプリアンプの増幅度を示している。

一方、本発明の実施の形態のコンパレータ回路におけるオフセット電圧は、下記する式により表される。

ＶosALL＝ＶosCMP／ＡνPREAMP

このように、本発明の実施の形態においては、従来回路と異なり、プリアンプ１０１の出力オフセット電圧が完全に除去されるため、回路全体としてのオフセット電圧が従来に比して確実に小さなものとなっている。

しかして、遅延生成回路１０４により遅延されたクロック信号ＣＫを基に生成されたラッチ信号ＬＡＴＣＨが論理値Ｈｉｇｈに相当するレベルとなると、ラッチ回路１０２におけるラッチ動作が行われ、ラッチ回路１０２の内部における電圧Ｖlp，Ｖlm（図７（Ｇ）参照）が論理レベルまでセットリングされ、０か１かの判定が行われることとなる。
そして、判定終了後、ＤＮ信号が論理値Ｈｉｇｈに相当するレベルとなり（図７（Ｈ）参照）、ＰＤＢ信号は論理値Ｌｏｗに相当するレベルとなる（図７（Ｄ）参照）。
これら一連の動作により、比較動作委に必要な時間だけ、プリアンプ１０１バイアス電流が供給されることとなる。

高精度の比較動作と消費電力の低減が所望されるコンパレータ回路に適用できる。

１０１…プリアンプ
１０２…ラッチ回路
１０３…コンパレータ部
１０４…遅延生成回路
１０５…パワーダウン生成ロジック回路
１０６…オフセットキャンセル回路

Claims

基準電圧と入力信号の差分を増幅して出力するプリアンプと、ラッチ信号により前記プリアンプの出力信号をラッチするよう構成されてなるラッチ回路とを具備してなるコンパレータ回路であって、
前記プリアンプの出力段と前記ラッチ回路の入力段との間に直列接続されて設けられたキャパシタを有し、前記ラッチ回路のラッチ動作開始前に外部から印加されるリセット信号により前記プリアンプの入力段を開放状態とする一方、前記キャパシタの前記ラッチ回路側の端部に前記プリアンプの出力オフセット電圧を印加可能とし、前記ラッチ回路によるラッチ動作の際に、前記出力オフセットをキャンセル可能に構成されてなるオフセットキャンセル回路と、
外部から入力されるクロック信号に基づいて、前記プリアンプの増幅完了後に前記ラッチ回路のラッチ動作を可能とするラッチ信号を生成、出力するよう構成されてなる遅延生成回路と、
前記ラッチ回路の出力に基づいて当該ラッチ回路における比較判定動作の有無を判別し、前記比較判定動作時にのみ前記プリアンプを動作せしめる制御信号を前記プリアンプに出力可能に構成されてなるパワーダウン生成ロジック回路と、を具備してなることを特徴とするコンパレータ回路。
前記遅延生成回路は、前記クロック信号により活性化される第１及び第２の差動増幅器を有し、
前記第１の差動増幅器は、前記プリアンプと同一構成を有してなり、前記クロック信号と前記クロック信号を反転した反転クロック信号とが入力される一方、前記第２の差動増幅器は、前記第１の差動増幅器の正転出力と反転出力とが入力され、正転出力の反転信号をラッチ信号として出力可能に構成されてなることを特徴とする請求項１記載のコンパレータ回路。
前記遅延生成回路は、多段接続されたインバータと、前記多段接続されたインバータの所望の出力を選択、出力可能に構成されてなるマルチプレクサとを具備してなることを特徴とする請求項１記載のコンパレータ回路。
前記遅延生成回路は、請求項２記載の遅延生成回路と、請求項３記載の遅延生成回路とが縦続接続されてなることを特徴とする請求項１記載のコンパレータ回路。