CN101211854A - 制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：在包括单元区域与周边区域的衬底上形成导电材料层；在该导电材料层上形成硬掩模图案；在单元区域中的所得结构上形成掩模图案，暴露该周边区域；修整周边区域中的硬掩模图案；移除掩模图案；以及使用硬掩模图案以蚀刻导电材料层，形成栅极图案。

Description

制造半导体器件的方法
相关申请的交叉引用
本发明要求2006年12月27日提交的韩国专利申请2006-0134293的优先权，在此通过引用全文并入。
技术领域
本发明涉及一种用以制造半导体器件的方法，更具体涉及一种在半导体器件中形成栅极图案的方法。
背景技术
在动态随机存取存储器(DRAM)中形成栅极图案的典型工艺过程中，形成具有细小临界尺寸(CD)的周边区域，以形成高速器件。然而，难以只减小周边区域的CD。单元区域与周边区域内的图案密度彼此互相不同。周边区域中的图案具有各种不同的形状。因此，难以将CD减小到小于某特定尺寸。
目前，使用包括光学邻近修正(OPC)、光刻、和蚀刻的各种方法以减小周边区域的CD。
然而，当使用散射条纹实施OPC方法时，在减小周边区域的CD方面会存有限制。在过度减小CD时该光刻法可能导致下凹或坍塌。该蚀刻方法可通过调整偏压减小CD。然而，OPC、光刻和蚀刻法基本上同时调整单元区域与周边区域中的CD。因此，只减小周边区域的CD同时均匀地保持单元区域的CD是困难的。
因此，需要一种只降低周边区域的CD同时均匀地保持单元区域的CD的方法。
发明内容
本发明的实施方案涉及提供制造半导体器件的方法，该方法在形成栅极图案时，可选择性地减小周边区域的临界尺寸(CD)同时均匀保持单元区域的CD。
依据本发明的一方面，提供一种制造半导体器件的方法。该方法包括：在包括单元区域与周边区域的衬底上形成用以形成栅极的导电材料层；在该导电材料层上形成硬掩模图案；在单元区域中的所得结构上形成掩模图案，暴露出周边区域；修整周边区域中的硬掩模图案；移除掩模图案；以及利用硬掩模图案蚀刻导电材料层以形成栅极图案。
附图说明
图1A～1F为根据本发明实施方案的形成半导体器件的方法的截面图。
具体实施方式
本发明的实施方案涉及制造半导体器件的方法。
第1A到1F图为根据本发明一个实施方案的形成半导体器件的方法的截面图。
参照图1A，在包括单元区域与周边区域的衬底11上形成用以形成栅极的导电材料层12。衬底11可包括在其上实施动态随机存取存储(DRAM)工艺的半导体衬底。虽然没有显示，但可在形成导电材料层12之前在衬底11上形成栅极氧化物层。此外，导电材料层12可包括单层或多层。可以在导电材料层12上形成栅极硬掩模氮化物层。
在导电材料层12上形成第一硬掩模层13。形成第一硬掩模层13以用作蚀刻导电材料层12的硬掩模。第一硬掩模层13可包含碳(C)基材料。例如，该碳基材料包括非晶碳或碳聚合物。此外，该碳基材料利用化学气相沉积(CVD)法形成。
在第一硬掩模层13上形成第二硬掩模层14。形成第二硬掩模层14用作蚀刻第一硬掩模层13的硬掩模。第二硬掩模层14可包含硅(Si)基材料。该硅基材料可包括包含氧氮化硅(SiON)、氧化硅(SiO2)、和硅的其中一种的聚合物。
在第二硬掩模层14上形成第一光刻胶图案。形成在单元区域中的第一光刻胶图案以附图标记15A来表示，形成在周边区域中的第一光刻胶图案以附图标记15B来表示。此后，形成在单元区域中的第一光刻胶图案15A称为第一单元光刻胶图案15A，和形成在周边区域中的第一光刻胶图案15B称为第一周边光刻胶图案15B。
即，在第二硬掩模层14上形成第一单元光刻胶图案15A和第一周边光刻胶图案15B。形成第一单元光刻胶图案15A和第一周边光刻胶图案15B以限定栅极图案区。第一单元光刻胶图案15A和第一周边光刻胶图案15B通过如下过程而形成：在第二硬掩模层14上形成光刻胶层，和利用曝光以及显影工艺来图案化该光刻胶层以限定栅极图案区。单元区域与周边区域中的栅极图案临界尺寸(CD)彼此不同。因此，以不同的CD来图案化第一单元光刻胶图案15A和第一周边光刻胶图案15B。
参照图1B，利用第一单元光刻胶图案15A和第一周边光刻胶图案15B来蚀刻第二硬掩模层14和第一硬掩模层13。利用第一单元光刻胶图案15A和第一周边光刻胶图案15B来蚀刻第二硬掩模层14。使用已蚀刻的第二硬掩模层14来蚀刻第一硬掩模层13。
所述已蚀刻的第一和第二硬掩模层13和14图案化为在单元区域和周边区域中具有不同的CD。因为在单元区域和周边区域中第一单元光刻胶图案15A和第一周边光刻胶图案15B的CD不同，结果得到在单元区域和周边区域中不同的图案密度。
此后，单元区域中的已图案化第一硬掩模层13称为第一单元硬掩模图案13A，在周边区域中已图案化第一硬掩模层13称为第一周边硬掩模图案13B。此外，单元区域中的已图案化第二硬掩模层14称为第二单元硬掩模图案14A，周边区域中已图案化第二硬掩模层14称为第二周边硬掩模图案14B。
第一单元光刻胶图案15A和第一周边光刻胶图案15B在形成第一单元硬掩模图案13A、第一周边硬掩模图案13B、第二单元硬掩模图案14A及第二周边硬掩模图案14B时被移除，或者第一单元光刻胶图案15A和第一周边光刻胶图案15B通过另外的移除工艺来移除。
参照图1C，在单元区域中的第二单元硬掩模图案14A上形成第二光刻胶图案16，以暴露出周边区域。通过在包括第二单元硬掩模图案14A与第二周边硬掩模图案14B的所得结构上形成光刻胶层，并利用曝光与显影工艺图案化该光刻胶层以暴露出周边区域从而形成第二光刻胶图案16。第二光刻胶图案16形成至足够的厚度，使得该光刻胶层在后续修整工艺期间损失一定厚度时，不暴露第一单元硬掩模图案13A与第二单元硬掩模图案14A。
因此，第二光刻胶图案16形成为暴露第一周边硬掩模图案13B与第二周边硬掩模图案14B，同时保护第一单元硬掩模图案13A和第二单元硬掩模图案14A。
参照图1D，在第一周边硬掩模图案13B与第二周边硬掩模图案14B上实施修整工艺。该修整工艺使用氧(O2)或含O2气体的等离子体。
利用第二光刻胶图案16覆盖第一单元硬掩模图案13A与第二单元硬掩模图案14A。因此，在维持单元区域的CD的同时，周边区域的CD被选择性地修整以调整至所需宽度。
下文中，已修整的第一周边硬掩模图案13B称为已修整第一周边硬掩模图案13C，且已修整的第二周边硬掩模图案14B称为已修整第二周边硬掩模图案14C。
参照图1E，移除第二光刻胶图案16。利用湿蚀刻工艺移除第二光刻胶图案16，以选择性移除该第二光刻胶图案16而不移除第一单元硬掩模图案13A和已修整的第一周边硬掩模图案13C。该湿蚀刻工艺可利用包含硫酸(H2SO4)和过氧化氢(H2O2)的溶液来实施。例如，使用包含硫酸(30％)和过氧化氢(70％)并且温度为约125℃的piranha溶液。
由于在利用干蚀刻的氧气移除工艺过程中碳基材料可被移除，因此通过湿蚀刻工艺移除第二光刻胶图案16。因此，单元区域保持第一单元硬掩模图案13A，并且保持第二单元硬掩模图案14A以具有最终检查CD(FICD)，其基本上与显影检查CD(DICD)相同。在基本上相同的时间，第一周边硬掩模图案13B和第二周边硬掩模图案14B被选择性修整，以形成小于图案化CD(即，DICD)的FICD。
参照图1F，使用第一单元硬掩模图案13A、已修整的第一周边硬掩模图案13C、第二单元硬掩模图案14A、和已修整的第二周边硬掩模图案14C来蚀刻导电材料层12，以形成第一栅极图案12A和第二栅极图案12B。
当形成第一栅极图案12A和第二栅极图案12B时，移除第二单元硬掩模图案14A和已修整的第二周边硬掩模图案14C。此外，可移除第一单元硬掩模图案13A和已修整的第一周边硬掩模图案13C的一部分，或者可在形成第一栅极图案12A和第二栅极图案12B之后保留单元硬掩模图案13A和已修整的第一周边硬掩模图案13C。
移除第一单元硬掩模图案13A和已修整的第一周边硬掩模图案13C。通过干蚀刻工艺移除包含碳基材料的第一单元硬掩模图案13A和已修整的第一周边硬掩模图案13C。例如，使用O2移除工艺。因此，形成第一栅极图案12A和第二栅极图案12B，同时均匀维持单元区域中的CD并选择性减小周边区域的CD。
依照本发明，形成第一单元硬掩模图案13A、第一周边硬掩模图案13B、第二单元硬掩模图案14A、以及第二周边硬掩模图案14B；形成第二光刻胶图案以选择性暴露出周边区域，同时保护第一单元硬掩模图案13A及第二单元硬掩模图案14A；并通过保持单元区域的CD及选择性减小周边区域的CD来修整第一周边硬掩模图案13B和第二周边硬掩模图案14B，以形成栅极图案。
依照本发明，通过均匀保持单元区域的CD并选择性减小周边区域的CD来形成栅极图案，这对高速器件的研究有积极影响。
虽然本发明已针对特定实施方案进行了说明，但对本领域技术人员而言显而易见的是，可以进行各种改变和修改而不脱离如所附权利要求所限定的本发明的精神与范围。

Claims (10)

1.一种制造半导体器件的方法，包括：
在包括单元区域和周边区域的衬底上形成导电材料层；
在所述导电材料层上形成硬掩模图案；
在所述单元区域中的所得结构上形成掩模图案，以暴露出所述周边区域；
修整所述周边区域中的所述硬掩模图案；
移除所述掩模图案；和
利用所述硬掩模图案蚀刻所述导电材料层，以形成栅极图案。
2.如权利要求1的方法，其中形成所述掩模图案包括：
在所述硬掩模图案上形成光刻胶层；和
利用曝光与显影工艺图案化所述光刻胶层以暴露出所述周边区域。
3.如权利要求1的方法，其中所述硬掩模图案包括含有碳(C)基材料和硅(Si)基材料的堆叠结构。
4.如权利要求3的方法，其中所述碳基材料包括非晶碳或碳聚合物。
5.如权利要求3的方法，其中利用化学气相沉积(CVD)法形成所述碳基材料。
6.如权利要求3的方法，其中所述硅基材料包括聚合物。
7.如权利要求1的方法，其中修整所述硬掩模图案包括使用氧(O2)或含O2气体的等离子体。
8.如权利要求1的方法，其中移除所述掩模图案包括实施湿蚀刻。
9.如权利要求8的方法，其中所述湿蚀刻使用包含硫酸(H2SO4)和过氧化氢(H2O2)的溶液。
10.如权利要求6的方法，其中所述聚合物包括选自氧氮化硅(SiON)、氧化硅(SiO2)和Si中的一种。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263017A (zh) * 2010-05-24 2011-11-30 中芯国际集成电路制造(上海)有限公司 制作半导体器件栅极的方法
CN102709229A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 一种形成钨塞的方法
CN103578970A (zh) * 2012-08-08 2014-02-12 爱思开海力士有限公司 制造半导体器件的方法
CN110176391A (zh) * 2018-02-20 2019-08-27 Asm知识产权私人控股有限公司 衬底处理方法及设备

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875655B1 (ko) 2007-01-04 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100942074B1 (ko) 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US8013400B1 (en) * 2008-04-21 2011-09-06 National Semiconductor Corporation Method and system for scaling channel length
US8293656B2 (en) * 2009-05-22 2012-10-23 Applied Materials, Inc. Selective self-aligned double patterning of regions in an integrated circuit device
US20110244398A1 (en) * 2010-03-30 2011-10-06 United Microelectronics Corp Patterning method
KR101658492B1 (ko) 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR101671464B1 (ko) 2010-12-02 2016-11-02 삼성전자주식회사 반도체 소자의 제조 방법
JP2013183085A (ja) 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
US8765612B2 (en) * 2012-09-14 2014-07-01 Nanya Technology Corporation Double patterning process
KR102347185B1 (ko) 2015-02-03 2022-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
TWI768699B (zh) * 2021-02-03 2022-06-21 力晶積成電子製造股份有限公司 修整半導體結構的方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165898A (en) * 1998-10-23 2000-12-26 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
JP3474865B2 (ja) * 2001-04-20 2003-12-08 株式会社東芝 半導体装置の製造方法
JP4014891B2 (ja) * 2001-03-29 2007-11-28 株式会社東芝 半導体装置の製造方法
JP2003282875A (ja) * 2002-03-27 2003-10-03 Toshiba Corp 半導体装置及び半導体装置の製造方法
US6828198B2 (en) * 2003-03-19 2004-12-07 Taiwan Semiconductor Manufacturing Company System-on-chip (SOC) solutions with multiple devices by multiple poly gate trimming process
US7109101B1 (en) * 2003-05-06 2006-09-19 Amd, Inc. Capping layer for reducing amorphous carbon contamination of photoresist in semiconductor device manufacture; and process for making same
DE10339988B4 (de) * 2003-08-29 2008-06-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer antireflektierenden Schicht
EP1658635A1 (en) * 2003-08-29 2006-05-24 Advanced Micro Devices, Inc. A method of forming a TEOS cap layer at low temperature and reduced deposition rate
US7132201B2 (en) 2003-09-12 2006-11-07 Micron Technology, Inc. Transparent amorphous carbon structure in semiconductor devices
US7094613B2 (en) * 2003-10-21 2006-08-22 Applied Materials, Inc. Method for controlling accuracy and repeatability of an etch process
KR100554514B1 (ko) * 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
KR101024251B1 (ko) * 2003-12-30 2011-03-29 주식회사 하이닉스반도체 반도체소자의 게이트배선 형성 방법
JP4480482B2 (ja) * 2004-06-24 2010-06-16 株式会社日立ハイテクノロジーズ プラズマエッチング処理装置の制御方法およびトリミング量制御システム
KR100706780B1 (ko) * 2004-06-25 2007-04-11 주식회사 하이닉스반도체 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
CN1632921A (zh) 2004-12-23 2005-06-29 上海华虹（集团）有限公司 一种可以减小栅特征尺寸的两步削减刻蚀工艺
KR100875655B1 (ko) * 2007-01-04 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263017A (zh) * 2010-05-24 2011-11-30 中芯国际集成电路制造(上海)有限公司 制作半导体器件栅极的方法
CN102263017B (zh) * 2010-05-24 2013-05-01 中芯国际集成电路制造(上海)有限公司 制作半导体器件栅极的方法
CN102709229A (zh) * 2012-05-22 2012-10-03 上海华力微电子有限公司 一种形成钨塞的方法
CN103578970A (zh) * 2012-08-08 2014-02-12 爱思开海力士有限公司 制造半导体器件的方法
CN103578970B (zh) * 2012-08-08 2017-10-20 爱思开海力士有限公司 制造半导体器件的方法
CN110176391A (zh) * 2018-02-20 2019-08-27 Asm知识产权私人控股有限公司 衬底处理方法及设备
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