CN101202229A - 超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法 - Google Patents

超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法 Download PDF

Info

Publication number
CN101202229A
CN101202229A CNA2006101195638A CN200610119563A CN101202229A CN 101202229 A CN101202229 A CN 101202229A CN A2006101195638 A CNA2006101195638 A CN A2006101195638A CN 200610119563 A CN200610119563 A CN 200610119563A CN 101202229 A CN101202229 A CN 101202229A
Authority
CN
China
Prior art keywords
side wall
etching
silicon nitride
integrated circuit
large scale
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101195638A
Other languages
English (en)
Other versions
CN100490089C (zh
Inventor
王函
吕煜坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CNB2006101195638A priority Critical patent/CN100490089C/zh
Publication of CN101202229A publication Critical patent/CN101202229A/zh
Application granted granted Critical
Publication of CN100490089C publication Critical patent/CN100490089C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

本发明公开了一种超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，采用等离子体干法刻蚀法除去大多数的氧化硅和氮化硅介质膜，形成侧墙，包括如下步骤：步骤A，顶层氮化硅的主刻蚀：通过调整电极的功率、腔体的压力和反应气体的流量比例，使得各向同性刻蚀的趋势增加，从而获得侧墙的倾斜的顶端肩部形貌；步骤B，氮化硅的过刻蚀：通过调节一氟甲烷和氧气的比例，获得氮化硅对氧化硅的高选择比为16∶1－22∶1。本发明通过提高侧墙顶端肩部的倾斜度，解决因为多晶硅栅的间距的尺寸不断缩小而使后续PMD淀积产生空洞的问题，提高器件的可靠性。

Description

超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法
技术领域
本发明涉及一种集成电路半导体制造工艺方法，尤其涉及一种超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法。
背景技术
在典型的逻辑器件工艺中，在轻掺杂漏(LDD)注入工艺之后需要制作介质侧墙(Spacer)来环绕多晶硅栅，防止更大计量的源漏注入过于接近沟道以致可能发生源漏穿通。
现有的侧墙形成的制作工艺为：在轻掺杂漏注入工艺之后，首先淀积一层介质薄膜，目前对于不同结点的工艺，介质膜的种类和层数各不相同，通常采用先淀积一层薄氧化硅，再淀积一层氮化硅，然后用等离子体进行反刻去掉大多数的介质膜，在多晶硅栅侧面形成侧墙保护。
现有的超大规模集成电路逻辑器件中侧墙刻蚀中常见的问题有：
1、随着器件尺寸不断缩小和集成度的大幅提高，多晶硅栅的间距尺寸不断缩小，再加上侧墙的宽度，使间距进一步缩小，形成较大的深宽比(Aspect ratio)。在后续的金属前介质(PMD)淀积工艺中，高深宽比使得介质的充分填充产生困难，会在侧墙之间产生空洞，特别是在小尺寸间隔多晶硅栅之间易产生空洞，如图3所示，侧墙的顶端肩部比较平缓，不利于PMD的淀积，容易产生空洞，这会使器件的可靠性大大降低。
2、侧墙刻蚀完成后，需要测量有源区和隔离区上的氧化膜残余厚度。在保证侧墙刻蚀工艺窗口和形貌的前提下，要确保有源区上的氮化硅被全部刻蚀掉，同时氧化膜残膜厚度具有较好的均一性，使后续的源漏区域(S/D)注入达到较好的效果。另一方面，隔离区上氧化膜的损失量需要精确估算和控制，否则会导致器件的漏电损失。
发明内容
本发明要解决的技术问题是提供一种超大规模集成电路逻辑器件的斜肩式侧墙的刻蚀方法，其解决了由于多晶硅栅的间距尺寸不断缩小而使后续PMD淀积产生空洞的问题，提高器件的可靠性。
为解决上述技术问题，本发明提供一种超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，采用等离子体干法刻蚀法除去大多数的氧化硅和氮化硅介质膜，形成侧墙；包括如下步骤：步骤A，顶层氮化硅的主刻蚀：通过调整电极的功率、腔体的压力和反应气体的流量比例，使得各向同性刻蚀的趋势增加，从而获得侧墙的倾斜的顶端肩部形貌；步骤B，氮化硅的过刻蚀：通过调节一氟甲烷和氧气的比例，获得氮化硅对氧化硅的高选择比(16∶1-22∶1)，在确保有源区氧化膜残膜厚度具有良好均一性的同时，减少隔离区上氧化膜的损失，降低器件的漏电损耗。
步骤A中，通过调整终点检出的参数来增加敏感度，刻蚀一到达氮化硅/氧化硅界面就跳出到下一步。
步骤A中，所述的调整电极的功率为130-170w；所述腔体的压力为20-30mT；所述反应气体的流量比例为：四氟甲烷为30-60sccm，三氟甲烷为8-12sccm，氧气为8-12sccm，氩气80-100sccm。
步骤B中，所述的氮化硅对氧化硅的高选择比优选18∶1。
步骤B中，所述的一氟甲烷和氧气的比例为3∶(2-1)。
步骤B中，考虑到成膜机成长氧化膜厚变化以及硅片面内均匀性，还有刻蚀机刻蚀速率的变化以及硅片面内均匀性，通常会增加20％-40％的过刻蚀。
和现有技术相比，本发明具有以下有益效果：在氮化硅主刻蚀时，调节电极功率和腔体压力，使刻蚀各向同性刻蚀的趋势增加，获得倾斜的顶端肩部形貌，从而有利于后续PMD的填充生长，降低空洞产生的机率，提高器件的可靠性。在氮化硅过刻蚀时，由于氮化硅对氧化硅的高选择比，在充分刻掉有源区上氮化硅的同时，保持良好的氧化膜面内均一性；同时，降低由于过刻蚀导致的隔离区上氧化膜的损失，降低了器件的漏电损耗。
附图说明
图1是本发明方法中淀积介质膜完成后的示意图；
图2是本发明方法完成后形成的侧墙示意图；
图3是采用现有的侧墙形成工艺方法形成的侧墙结构示意图；
图4是采用本发明方法形成的斜肩式侧墙的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。
本发明超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，包括如下步骤：步骤1，进行轻掺杂漏注入工艺；步骤2，在栅(多晶硅)上淀积介质膜，先淀积一层氧化膜(SiO2)，再淀积一层氮化膜(SiN)(如图1所示)；步骤3，用等离子体干法刻蚀法除去大多数的介质膜，在栅的侧面形成侧墙(如图2所示)。
由于侧墙孔的刻蚀从上到下要依次刻蚀氮化膜(SiN)和氧化膜(SiO2)(如图1所示)，所以针对不同材料的膜，采用相应的刻蚀条件，步骤3具体分为以下二步：
第一步：顶层氮化硅的主刻蚀。该步骤主刻蚀直接决定侧墙的形貌，包括顶端肩部倾斜度和侧墙的宽度。通过调整电极的功率，腔体的压力和反应气体的流量比例，使得各向同性刻蚀的趋势增加，从而获得倾斜的顶端肩部形貌。通过调整终点检出的参数来增加敏感度，刻蚀一到达氮化硅/氧化硅界面就跳出到下一步。该步主要参数见表1。
第二步：氮化硅的过刻蚀。通过调节一氟甲烷(CH3F)和氧气(O2)的比例为3∶(2-1)，获得很高的氮化硅对氧化硅的选择比为16∶1-22∶1，优选18∶1。考虑到成膜机成长氧化膜厚变化以及硅片面内均匀性，还有刻蚀机刻蚀速率的变化以及硅片面内均匀性，通常会加20％-40％的过刻蚀。高氮化硅对氧化硅的选择比，确保有源区氧化膜残膜厚度具有良好均一性的同时，也减少隔离区上氧化膜的损失，降低器件的漏电损耗。该步主要参数见表1。
表1
压力[mT] 功率[w] 四氟甲烷(sccm) 三氟甲烷(sccm)   氧气(sccm)   氩气(sccm)   一氟甲烷(sccm) 刻蚀时间[s]
主刻蚀   20-30   130-170   30-60   8-12   8-12  80-100   0     终点检出
过刻蚀   70-80   90-110   0   0   15-25  40-60   20-40     20-40
如图4所示，按照上述方法形成的侧墙形貌呈斜肩式，与图3所示的侧墙形貌相比，侧墙顶端肩部更加倾斜，并且形成喇叭口，从而有利于PMD的淀积，避免空洞的产生。

Claims (6)

1.一种超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，采用等离子体干法刻蚀法除去大多数的氧化硅和氮化硅介质膜，形成侧墙，其特征在于，包括如下步骤：步骤A，顶层氮化硅的主刻蚀：通过调整电极的功率、腔体的压力和反应气体的流量比例，使得各向同性刻蚀的趋势增加，从而获得侧墙的倾斜的顶端肩部形貌；步骤B，氮化硅的过刻蚀：通过调节一氟甲烷和氧气的比例，获得氮化硅对氧化硅的高选择比为16∶1-22∶1。
2.如权利要求1所述的超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，其特征在于，步骤A中，通过调整终点检出的参数来增加敏感度，刻蚀一到达氮化硅/氧化硅界面就跳出到下一步。
3.如权利要求1所述的超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，其特征在于，步骤A中，所述电极的功率为130-170w；所述腔体的压力为20-30mT；所述反应气体的流量比例为：四氟甲烷为30-60sccm，三氟甲烷为8-12sccm，氧气为8-12sccm，氩气80-100sccm。
4.如权利要求1所述的超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，其特征在于，步骤B中，所述的氮化硅对氧化硅的高选择比为18∶1。
5.如权利要求1所述的超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，其特征在于，步骤B中，所述的一氟甲烷和氧气的比例为3∶(2-1)。
6.如权利要求1所述的超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法，其特征在于，在步骤B中，追加20％-40％的过刻蚀。
CNB2006101195638A 2006-12-13 2006-12-13 超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法 Active CN100490089C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2006101195638A CN100490089C (zh) 2006-12-13 2006-12-13 超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2006101195638A CN100490089C (zh) 2006-12-13 2006-12-13 超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法

Publications (2)

Publication Number Publication Date
CN101202229A true CN101202229A (zh) 2008-06-18
CN100490089C CN100490089C (zh) 2009-05-20

Family

ID=39517298

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101195638A Active CN100490089C (zh) 2006-12-13 2006-12-13 超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法

Country Status (1)

Country Link
CN (1) CN100490089C (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102459704A (zh) * 2009-06-03 2012-05-16 应用材料公司 用于蚀刻的方法和设备
CN102623331A (zh) * 2011-01-26 2012-08-01 上海华虹Nec电子有限公司 Psg层间膜中自对准接触孔的制备方法
CN102768953A (zh) * 2012-07-25 2012-11-07 上海华力微电子有限公司 一种消除侧墙宽度负载效应的工艺
CN102931074A (zh) * 2012-10-18 2013-02-13 上海宏力半导体制造有限公司 半导体结构的形成方法
CN103280408A (zh) * 2013-05-31 2013-09-04 上海华力微电子有限公司 半导体器件中侧墙的制造方法
WO2019228027A1 (zh) * 2018-06-01 2019-12-05 北京北方华创微电子装备有限公司 非等离子刻蚀方法
CN110600377A (zh) * 2019-09-27 2019-12-20 扬州扬杰电子科技股份有限公司 一种降低晶片正金腐蚀发生表面色差的刻蚀方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102459704A (zh) * 2009-06-03 2012-05-16 应用材料公司 用于蚀刻的方法和设备
CN102459704B (zh) * 2009-06-03 2014-08-20 应用材料公司 用于蚀刻的方法和设备
CN102623331A (zh) * 2011-01-26 2012-08-01 上海华虹Nec电子有限公司 Psg层间膜中自对准接触孔的制备方法
CN102768953A (zh) * 2012-07-25 2012-11-07 上海华力微电子有限公司 一种消除侧墙宽度负载效应的工艺
CN102768953B (zh) * 2012-07-25 2014-12-24 上海华力微电子有限公司 一种消除侧墙宽度负载效应的工艺
CN102931074A (zh) * 2012-10-18 2013-02-13 上海宏力半导体制造有限公司 半导体结构的形成方法
CN103280408A (zh) * 2013-05-31 2013-09-04 上海华力微电子有限公司 半导体器件中侧墙的制造方法
CN103280408B (zh) * 2013-05-31 2016-08-10 上海华力微电子有限公司 半导体器件中侧墙的制造方法
WO2019228027A1 (zh) * 2018-06-01 2019-12-05 北京北方华创微电子装备有限公司 非等离子刻蚀方法
CN110600377A (zh) * 2019-09-27 2019-12-20 扬州扬杰电子科技股份有限公司 一种降低晶片正金腐蚀发生表面色差的刻蚀方法

Also Published As

Publication number Publication date
CN100490089C (zh) 2009-05-20

Similar Documents

Publication Publication Date Title
CN100490089C (zh) 超大规模集成电路逻辑器件中斜肩式侧墙的刻蚀方法
CN108364870B (zh) 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法
CN103632949B (zh) 沟槽型双层栅mos的多晶硅间的热氧介质层的形成方法
CN103545364A (zh) 自对准接触孔的小尺寸mosfet结构及制作方法
CN104103523A (zh) 一种带u形沟槽的功率器件的制造方法
CN109545855B (zh) 一种碳化硅双沟槽mosfet器件有源区的制备方法
CN102074478A (zh) 一种沟槽式mos的制造工艺方法
CN109326519B (zh) 一种倾角硅槽刻蚀工艺
CN115566078A (zh) 一种半导体介质层结构及制作方法
CN100490090C (zh) 双极集成电路器件中三层硬质掩膜的刻蚀方法
CN100369204C (zh) 利用双镶嵌工艺来制造t型多晶硅栅极的方法
CN104064512A (zh) 改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法
CN106328523B (zh) 射频横向双扩散mos器件的制作方法
CN101740386B (zh) 闪存存储器的制作方法
CN101740521B (zh) 一种闪存存储器的制作方法
US20210183655A1 (en) Semiconductor structure and formation method thereof
CN104659031B (zh) Rfldmos工艺中不同电容密度的mos电容集成结构及制造方法
CN104538360B (zh) 一种闪存的存储单元栅极制备方法
CN102427031A (zh) 一种制作多晶硅侧墙的方法
CN104637799A (zh) 全自对准高密度沟槽栅场效应半导体器件制造方法
CN218730962U (zh) 一种半导体介质层结构
CN104008975A (zh) 一种沟槽型功率mos晶体管的制造方法
JP2000306882A (ja) 凹槽に薄膜を沈積させる際のステップカバレージを改善する方法及び半導体素子の製造への適用
CN108615682A (zh) 硅锗异质结双极晶体管发射极的制作方法
CN111489972A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140109

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TR01 Transfer of patent right

Effective date of registration: 20140109

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.