CN101150147B - 印刷非易失性存储器 - Google Patents

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Abstract

本发明提供了一种印刷非易失性存储器。公开了一种非易失性存储器单元，该非易失性存储器单元具有：处于相同水平高度并且间隔开预定距离的第一和第二印刷半导体岛，所述第一半导体岛提供控制栅，并且所述第二印刷半导体岛提供源端子和漏端子；位于所述第一半导体岛的至少一部分上的栅电介质层；位于所述第二半导体岛的至少一部分上的隧穿电介质层；位于所述栅电介质层和所述隧穿电介质层的至少一部分上的浮栅；以及与所述控制栅和所述源端子和漏端子电接触的金属层。在一个优选实施方式中，可利用“全印刷”工艺技术来制造所述非易失性存储器单元。

Description

印刷非易失性存储器
本申请要求2006年8月24日提交的美国临时专利申请No.60/840,103(代理号IDR0981)的优先权。
技术领域
本发明涉及一种非易失性存储器以及制造和使用该存储器的方法。可以利用低成本的印刷技术来制造非易失性存储器，在该印刷技术中，通过将掺杂电介质膜印刷到(印刷)半导体膜上，并使掺杂物从掺杂电介质膜扩散到该半导体膜中，来制造MOS或薄膜浮栅晶体管。本发明有利地采用了例如在美国临时专利申请No.60/838,125(2006年8月15日提交，代理号IDR0741)以及分别于2007年6月12日、2007年8月3日和2007年8月3日提交的美国专利申请No.11/818,078、11/888,949和11/888,942(代理号分别为IDR0813、IDR0742和IDR0743)中所描述的印刷薄膜晶体管(TFT)工艺流程。
背景技术
非易失性存储器内的浮栅晶体管是可电擦除可编程只读存储器或EEPROM的公知形式。EEPROM装置通常包括具有由高质量绝缘体保护的一个或更多个浮栅的晶体管网格或阵列。通过向EEPROM晶体管的端子施加比正常值高的电势，使电子截留在浮栅上，从而改变导通晶体管的电压。EEPROM晶体管可以通过电或光(例如通过施加紫外[UV]光)的方式重置或擦除为基态(根据设计全为“1”或全为“0”)。一旦被封装之后，EEPROM装置通常不能通过UV光被重置或擦除。然而，电擦除处理具有降低装置的电荷储存容量的缺点，从而基于浮栅晶体管的存储器系统通常具有105次量级的写操作的有限寿命。
闪存基本上与EEPROM一样，但是在内部布局和/或处理逻辑上有着很大的不同。闪存通常以块、行、列的方式进行写和擦除，这在很大程度上简化了内部布线，并使得具有较高的密度。在大部分存储器系统中，区域密度(即，每单位面积内的存储器存储位)是成本的主要决定因素，因此，闪存演变为一种成本最低的实用固态存储器装置。
发明内容
本发明涉及在各种基板上制造非易失性存储器以及包括该非易失性存储器的薄膜晶体管和电路的方法，所述基板包括但是不限于玻璃(例如，石英)片、晶片或滑片(slip)、塑料和/或金属箔或片、Si晶片等，所有的这些基板可以承载一个或更多个附加(例如，缓冲、机械支撑等)层。应用包括但是不限于显示器(例如，平板显示器、等离子体显示器、LCD/LED显示器、电泳显示器等)、RF装置、传感器等。
本发明的一个方面涉及一种非易失性存储器单元，该非易失性存储器单元包括：处于相同水平高度并且间隔开预定距离的第一和第二印刷半导体岛，所述第一印刷半导体岛包括所述非易失性存储器单元的控制栅，并且所述第二印刷半导体岛包括所述非易失性存储器单元的源端子和漏端子；位于所述第一半导体岛的至少一部分上的栅电介质层；位于所述第二半导体岛的至少一部分上的隧穿电介质层；位于所述栅电介质层和所述隧穿电介质层的至少一部分上的浮栅；与所述控制栅以及所述源端子和漏端子电接触的金属层。
本发明的另一方面涉及一种集成电路，该集成电路包括：非易失性存储器单元；以及MOS晶体管，该MOS晶体管包括：第三印刷半导体岛，该第三印刷半导体岛与所述第一和第二印刷半导体岛位于相同的水平高度；位于所述第三半导体岛的至少一部分上的MOS栅电介质；位于所述MOS栅电介质的至少一部分上的栅极。
本发明的另一方面涉及一种制造MOS晶体管和/或非易失性存储器单元的方法，该方法包括：在基板上印刷多个半导体岛；在所述半导体岛中的第一个半导体岛的至少一部分上形成栅电介质层，并且在所述半导体岛中的第二个半导体岛的至少一部分上形成隧穿电介质层；在所述栅电介质层和所述隧穿电介质层的至少一部分上形成浮栅；以及在所述第一和第二半导体岛和所述浮栅上形成电介质膜；以及形成与所述第一和第二半导体岛电接触的金属层。
本发明使用对功能性材料的相对低廉、高产出的印刷取代相对昂贵和耗时的掩模步骤，所述功能性材料例如为经构图的半导体岛、浮栅、以及n-和p-型掺杂物源膜。可选的是，所述掺杂物介电质膜可以留在合适的位置作为层间介电质，而且还取消了额外的介电质淀积、构图和/或去除步骤。
附图说明
图1A至图1C以(例如，俯视)平面图(图1A)和剖面图(图1B至图1C)示出了在用于制造本装置的示例性实施方式的示例性工艺流程中的初始结构的视图。
图2A至图2B示出了该示例性工艺流程中的中间结构的剖面图。
图3A至图3C以平面图(图3A)和剖面图(图3B至图3C)示出了在用于制造本装置的示例性实施方式的示例性工艺流程中的连续中间结构的视图。
图4A至图4B示出了该示例性工艺流程中的连续中间结构的剖面图。
图5A示出了根据本发明的非易失性存储装置的示例性实施方式的俯视图。
图5B示出了根据本发明的非易失性存储装置的示例性实施方式沿着图5A的A-A’的剖面图。
图6A至图6C示出了在用于制造根据本发明的非易失性存储装置的示例性另选工艺流程中的连续中间结构的剖面图。
图7是示出了用于示例性EEPROM单元的保留数据的曲线图，在该EEPROM单元中，通过旋涂的含硅墨来形成沟道岛(channel island)和控制栅层(control gate layer)。
具体实施方式
可利用具有单个浮栅和一个或两个栅极氧化层的印刷TFT工艺流程来生成根据本发明的非易失性存储器单元。可采用两个分离的硅岛，其中一个硅岛用作控制栅，而另一个用作读取晶体管的源、漏和沟道。硅岛对浮栅(及彼此)的面积比可选择为实现理想的电容耦合比。可利用Fowler-Nordheim隧穿或载流子热注入穿过隧道栅极氧化层进入浮栅来对该装置进行编程。另选的是，可利用来自(多个)被编程单元的相反偏压来对基准单元(例如，“未编程的”晶体管，或存储“0”二进制逻辑状态的晶体管)进行编程，从而在编程-未编程单元对(例如，“0”和“1”二进制逻辑状态)之间形成更大的ΔVt(delta Vt)，增强了单元为有效的裕度，从而提高了保留时间和/或使得可在不太严格(例如，亚阈值摆幅(subthreshold swing))的条件下进行工作。电荷保留在浮栅内，从而导致被编程晶体管的阈值电压偏离基准(未编程的)晶体管。利用比在编程操作中所使用的电压明显低的电压对晶体管进行读取，从而基本上不会干扰浮栅上的电荷。可采用如在美国临时专利申请No.60/838,125(2006年8月15日提交，代理号IDR0741)和/或美国专利申请No.11/084,448、11/203,563、11/452,108、11/805,620、11/818,078、11/888,949和11/888,942(分别于2005年3月18日、2005年8月11日、2006年6月12日、2007年5月23日、2007年6月12日、2007年8月3日和2007年8月3日提交，代理号分别为IDR0211、IDR0213、IDR0502、IDR0712、IDR0813、IDR0742和IDR0743)中的任何一个所描述的印刷TFT逻辑工艺，而不需要额外的处理步骤来制造本发明的非易失性存储器晶体管。
可以通过印刷硅墨以形成(多个)有源(active)晶体管层来部分地制造本存储器单元。作为一种增强方式，印刷硅岛的顺序横向激光固化和/或结晶化可以提高载流子的活动性以及栅极氧化层界面质量。这进而显著地提高了TFT的亚阈值斜率(特性的更陡变化)，这使得可以更好地实现0状态和1状态的分离。利用通过旋涂(spun-on)硅墨和印刷/传统TFT工艺流程(例如，如上述专利申请中的一个或更多个中所述)制成的膜，而不需要额外的处理步骤，就可以显示出具有优异保留性的装置可行性。
现在将详细说明本发明的优选实施方式，附图中示出了这些实施方式的实施例。在结合优选实施方式描述本发明时，应理解它们不旨在将本发明限于这些实施方式。相反地，本发明旨在涵盖可包括在所附权利要求限定的本发明精神和范围内的另选例、变型和等同物。而且，在以下公开中，给出了大量具体细节以提供对本发明的全面理解。然而，对于本领域的技术人员显而易见的是，可以不通过这些具体细节来实施本发明。在其它示例中，没有详细描述公知方法、过程、组件和电路，以避免不必要地使本发明的多个方面不清楚。
为了方便和简洁的目的，词语“结合至(coupled to)”、“连接至(connected to)”以及“与...相连通(in communication with)”(以及它们的变形)是指直接或间接的结合、连接或连通，除非上下文另有明确说明。这里，可互换地使用这些词语，而且在使用这样的一个词语时，其也涵盖了其它的词语，除非上下文另有明确说明。在本公开中，词语“淀积”(及其语法变体)旨在涵盖所有形式的淀积，包括毯式淀积(blanketdeposition)、涂布和印刷。此外，对于某些材料而言，短语“基本由...构成”不排除有意添加的掺杂物，这些有意添加的掺杂物可以赋予添加了该掺杂物的材料(或者由这种材料形成的元件或结构)某些想要的(并且可能很不相同的)物理和/或电特性。词语“(聚)硅烷”指的是基本由(1)硅和/或锗以及(2)氢构成且主要包含具有至少15个硅和/或锗原子的物类(species)的化合物或化合物的混合物。这样的物类可以包含一个或更多个循环环。在一优选实施方式中，(聚)硅烷具有分子式SixHy，其中x为3至约200，而y为x至(2x+2)，其中可根据硅烷的数均分子量(average number molecular weight)推导出x。词语“(环)硅烷”指的是基本由(1)硅和/或锗以及(2)氢构成且可包含一个或更多个循环环和少于15个硅和/或锗原子的化合物或化合物的混合物。词语“异(环)硅烷”指的是这样的化合物或化合物的混合物，这些化合物或化合物的混合物基本由(1)硅和/或锗、(2)氢和(3)诸如B、P、As或Sb的掺杂原子构成，并且可以包含一个或多个循环环，所述掺杂原子可由传统的碳氢化合物、硅烷或锗烷替代物来替代。“液相”通常描述的是在环境温度(例如，从约15℃至约25℃)下单独或组合地处于液相的一种或更多种材料。而且，结构或特征的“主要表面”是至少部分地由该结构或特征的最大轴线限定的表面(例如，如果该结构是圆的，并且半径大于其厚度，则(多个)径向表面为该结构的主要表面；然而，如果该结构为正方形、矩形或椭圆形，则该结构的主要表面通常是由两个最大轴线(一般是长度和宽度)限定的表面)。
本发明尤其可应用于“全印刷”工艺流程中的印刷硅、金属硅化物或难熔金属结构。多晶硅、金属硅化物(例如，Ni-、Pt-、Pd、Co-、Ti、W、Mo-硅化物等)和/或诸如Pd、W或Mo等的难熔金属适于这样的结构。该“全印刷”方面也使得能够在自对准(self-aligned)流程中采用印刷(例如，喷墨)掺杂电介质作为掺杂源。以下是对用于根据本发明制造装置的合适处理流程的示例性描述。
用于部分或全印刷非易失性存储器单元的示例性工艺
图1A至图5B示出了用于制造印刷非易失性存储器(例如，“全印刷”EEPROM晶体管)的示例性工艺流程。图1A至图1C示出了其上具有控制栅2和晶体管岛3的基板1(在图1A中没有示出)。图1B为图1A的结构沿着轴线A-A’的剖面图，而图1C为图1A的结构沿着轴线B-B’的剖面图。
基板1通常包括可以是电惰性或电活性的传统机械支撑结构，且还可具有一个或多个有利和/或理想的电和/或光学性质。合适的电惰性或非活性基板可包括玻璃、陶瓷、电介质和/或塑料的板、盘和/或片。另选的是，合适的导电基板可包括半导体(例如硅)和/或金属的晶片、盘、片和/或箔。在基板包括金属片和/或箔的情况下，该装置还可包括电感器和/或电容器，并且该方法还可包括从金属基板形成电感器和/或电容器。然而，任何这样的导电基板都应该在其与其上的任何电活性层或结构之间具有绝缘体层，除了在要从绝缘体上的结构和/或装置到形成在金属基板内的结构形成电接触的位置之外(例如，插入物的一个或更多个金属垫，电感器和/或电容器；例如，参见分别于2004年7月6日、2005年4月11日和2005年10月3日提交的美国专利申请No.10/885,283、11/104,375以及11/243,460[代理号为IDR0121、IDR0312和IDR0271])。
优选的是，基板1包括从硅晶片、玻璃板、陶瓷板或盘、塑料片或盘、金属箔、金属片或盘、以及它们的叠层(laminated)或分层(layered)组合构成的组中选择的一种构件。例如，塑料基板上还可包含平面化的层，以减小基板的表面粗糙度，而且玻璃、钢和塑料基板上还可包含材料的表面能量改变层，以提高印刷或淀积在基板上的材料(例如，墨)的粘附，和/或控制该材料的扩散(参见2007年3月20日提交的美国临时专利申请No.60/919,290[代理号IDR1091])。此外，导电基板(例如，包括金属或基本由金属构成)上通常具有绝缘层(例如，对应的金属氧化物的层)和/或大致为非晶态的导电层(例如，诸如氮化钛、氮化钽或氮化钨的过渡金属氮化物)。
在一个实施方式中，通过印刷或涂布基于分子和/或纳米粒子的半导体墨(在印刷时可采用相同或不同的墨)，然后将墨转换为薄膜(例如，通过加热和/或固化)，来形成半导体岛2和3。在基于分子的半导体墨包括(聚)硅烷和/或(环)硅烷且基于纳米粒子的半导体墨包括硅纳米粒子的情况下，所述半导体薄膜包括(多晶)硅膜。当然，包括(i)(聚)硅烷和/或(环)硅烷以及(ii)硅纳米粒子的墨是非常合适的。一般而言，印刷可包括以预定的图案将半导体墨喷墨印刷(“喷墨”)、丝网印刷、凹版印刷、胶印、苯胺印刷(苯胺印刷术)、喷涂、狭缝涂布、挤压涂布、弯液面涂布、微点样(microspotting)、喷笔涂布(pen coating)、镂花涂布、冲压、喷胶(syringe dispensing)和/或泵胶(pump dispensing)到基板1上。在某些优选实施方式中，印刷包括喷墨、凹版印刷、胶印或苯胺印刷。
形成半导体薄膜层2和3从而可以包括：将半导体前体墨(precursorink)印刷到基板1(通常在淀积表面上具有电介质材料)上以形成图案；使墨干燥；使墨硬化(通常通过在足以使得硅烷交联、齐聚(oligomerize)和/或聚合，并且/或者提高平均分子量、提高组分的粘度和/或降低组分的挥发性的时间段内对干燥的墨进行加热和/或退火)，然后使半导体膜图案部分或基本上完全结晶，以形成多晶(例如，多晶硅)膜。在美国专利No.7,152,804和分别于2003年7月8日、2004年9月24日、2005年3月18日以及2005年8月11日提交的共同待决的美国专利申请No.10/616,147、10/949,013、11/084,448以及11/203,563(代理号KOV-004、IDR0302、IDR0211和IDR0213)中描述了用于将液态半导体前体墨直接地局部印刷到基板(或其表面膜)上以形成诸如控制栅2和/或岛3的半导体层的技术。这种形成MOS TFT的后一方法可节约成本，这是因为(i)有效使用了半导体前体材料以及(ii)将半导体淀积和构图组合到一个印刷步骤中。在一些实施方式中，印刷(或淀积)半导体墨可以与使用光(在一个实施方式中，为UV光)照射的基本上同时进行或者在印刷(或淀积)半导体墨之后立即使用光照射，该光的波长和/或剂量通常足以使墨的含硅组分交联、提高膜对基板的粘附性、和/或改善膜形态(例如，提供理想的截面形状)。本工艺的实质性优点在于印刷半导体岛可具有锥形、穹式截面形状，从而使得可以通过淀积或热氧化保形地(conformal)形成栅电介质。这样，避免了用来抑制氧化层生长或可能对后续材料的保形淀积带来不良影响的尖点，从而通过增强的泄漏和/或击穿局部地增强穿过栅电介质的场，而基本消除了数据保留损失的某些故障模式。这样的数据保留损失倾向于在(浮)栅跨越半导体岛的边缘的点处产生。
可以通过可选地在存在诸如Au、Ni、Al等的结晶促进剂的情况下印刷液相半导体墨(优选地为包含占墨的量为1至50重量％的液相(聚)和/或(环)硅烷、以及其中可溶解硅烷的溶剂的墨)，或者将墨印刷到结晶促进剂上，来形成多个半导体岛。通常，尽管不必总是如此，但是液相半导体墨还包括溶剂，优选地为环烷。这样，在使用包括IVA族元素源(例如Si或掺杂Si的硅烷基前体)或使用基本由IVA族元素源构成的墨时，形成所述半导体层(例如，图1A至图1C中的2-3)还可以包括在淀积之后使液相前体墨干燥。参见分别于2003年7月8日、2004年2月27日以及2004年2月27日提交的共同待决的美国专利申请No.10/616,147、10/789,317和10/789,274(代理号分别为KOV-004、IDR0020和IDR0080)。在一个实施方式中，硅烷具有分子式SixHy，其中x为3至1000，而y为x至(2x+2)，其中可以根据硅烷的数均分子量推导出x。该半导体墨还可以包括硅纳米晶，可通过一个或更多个配合基(ligand)使该硅纳米晶钝化，所述配合基是从由烷基、芳烷基、醇基、醇化物(alcoholate)、硫醇、硫醇盐、氢和/或羧酸盐构成的组中选择的(例如参见2003年7月8日提交的美国专利申请No.10/616,147[代理号为KOV-004]，这里通过引用并入该专利申请的相关部分)。
在2004年2月27日提交的待决专利申请No.10/789,317(代理号为IDR0020)中更为详细地描述了分子式为(AHz)k的代表性环硅酸盐化合物及制备它们的示例性方法，其中A为Si，z为1或2(优选为2)，k为3至12(优选为4至8)。另选的是，一个或更多个A原子可以为Ge。在共同待决美国专利申请No.10/950,373、10/949,013、10/956,714和11/249,167(代理号分别为IDR0301、IDR0302、IDR0303和IDR0423，分别于2004年9月24日、2004年9月24日、2004年10月1日和2005年10月11日提交)中更为详细地描述了代表性异(环)硅烷化合物、掺杂硅烷中间产物、掺杂硅烷合成物、制备它们的示例性方法、以及用于确定和/或控制前体墨和活性膜中的掺杂程度的技术。在美国专利申请No.11/246,014(代理号为IDR0422，2005年10月6日提交)以及分别于2006年10月6日和2007年3月5日提交的美国临时专利申请No.60/850,094和60/905,403(代理号为IDR0881和IDR0883)中公开了代表性寡聚硅烷(oligosilane)和聚硅烷化合物。
在淀积(并且通常在至少一些干燥)之后，半导体层通常通过加热而固化，如以上在共同待决美国专利申请No.10/789,274和10/949,013(代理号分别为IDR0080和IDR0302，在2004年2月27日和2004年9月24日提交)所述，以形成非晶态、氢化(掺杂)半导体(例如a-Si:H)层。在半导体层源自或由(环)硅烷和/或(聚)硅烷和/或异(环)硅烷和/或异(聚)硅烷形成时，该固化/加热步骤可去除不想要的前体/墨成分，或去除诸如挥发性含碳物类的副产品，或者降低非晶态、氢化半导体(例如，a-Si:H)层(如果在半导体膜形成之后要利用激光结晶化，则这尤其有利)的氢含量。当半导体层源自或由异(环)硅烷和/或异(聚)硅烷时，该固化/加热步骤还可以激活该异(环)硅烷中的部分掺杂物，但是在许多实施方式中，掺杂物激活可能更倾向于在随后的激光结晶步骤中进行。
另选的是，可以传统地淀积半导体膜(例如，通过可选地在存在诸如Au、Ni、Al等的结晶促进剂的情况下蒸发、物理汽相淀积、元素靶的溅射、或化学汽相淀积[例如，PECVD、LPCVD等]，或者通过蒸发、物理汽相淀积、元素靶的溅射、或化学汽相淀积到诸如Au、Ni、Al等的结晶促进剂上)，或者将并通过(UV)激光曝光、焙烧或RTA退火(例如，在半导体膜包括IVA族元素或基本由该IVA族元素构成的情况下)，然后通过(低分辨率)光刻来对多晶膜进行构图。另选的是，可以通过旋涂例如包括(环)硅烷和/或半导体纳米粒子(该半导体纳米粒子可以被钝化)以及溶剂的墨，并对该墨进行固化，来“毯式淀积”半导体膜(参见分别于2003年7月8日和2003年12月31日提交的美国专利申请No.10/616,147和10/749,876[代理号为KOV-004和KOV-012])。通常，“低分辨率光刻”是指最小线宽为微米量级(例如，1μm、2μm、5μm或更大)的光刻，而不是亚微米的光刻。当通过激光退火使半导体膜结晶时，可以通过根据公知技术选择性地进行蚀刻来简单地去除所淀积的膜的未被照射的非晶态部分。
在各种实施方式中，半导体层2和3包括或基本由少量掺杂的无机半导体材料构成，例如一种或多种IVA族元素(例如，硅和/或锗)、所谓的“III-V”材料(例如，GaAs)、II-VI(或硫族化物)半导体等，所述无机半导体材料还可包含浓度为约1016至约5×1018个原子/cm3的掺杂物(例如B、P、As或Sb)。在一优选实施方式中，半导体薄膜层2和3通常包括或基本由一种或更多种IVA族元素构成，优选地为硅或硅-锗。
在一个实施方式中，半导体沟道岛3可以少量掺杂(例如，具有浓度为约1016至约1018个原子/cm3的掺杂物)。在分别于2004年9月24日、2004年9月24日和2004年10月1日提交的共同待决美国专利申请No.10/950,373、10/949,013和10/956,714(代理号为IDR0301、IDR0302和IDR0303)中公开了示例性的少量掺杂半导体膜以及形成该少量掺杂半导体膜的方法。当该少量掺杂半导体膜由基于硅烷的墨形成时，其可以具有在半导体层的基本上整个厚度范围内基本均匀的浓度轮廓(profile)(例如，掺杂浓度为半导体层厚度的函数)。
半导体层2和3的典型厚度可以为大约10、25、50或100nm至大约200、500、或1000nm，或者其中的任何范围的值。可以选择膜厚，以使得非易失性存储器晶体管的电特质最佳。此外，半导体层2和3的宽度(例如，图1A至图1B的剖面A-A’中所示的最长尺寸)可以为至少5、8或10μm，直到50、100或200μm或更大，或者其中的任何范围的值。沟道岛3的长度(图1C中所示的水平尺寸)可以为至少1、2、5、10或20μm，直到20、50或100μm或更大，或者其中的任何范围的值。
第一和第二半导体岛2和3中的每一个半导体岛的面积都由宽度和长度限定。优选的是，第一半导体岛(例如，控制栅2)的宽度和/或长度大致等于第二半导体岛(例如，沟道岛3)的宽度和/或长度中的至少一个，如图1A所示。这些岛之间的预定距离为1至50μm，优选地为2或5μm至20或25μm(或者其中的任何范围的值)。
如上所述(至少部分)，印刷(或淀积)且固化的半导体岛2和3可以通过顺序横向固化(SLS)和/或激光结晶而进一步(再)结晶，从而提高载流子的活动性以及栅氧化层界面质量。这种(再)结晶可显著地提高TFT的亚阈值斜率(例如，提供特性的更陡变化)，这使得可以更好地实现存储在存储器单元中的0状态和1状态之间的分离。
图2A至图2B示出了控制栅2和晶体管岛3上的电介质层4和5的形成。图2A为图1A所示的结构沿着轴线A-A’的剖面图(例如参见图1B)，而图2B为图1A所示的结构沿着轴线B-B’的剖面图(例如参见图1C)。
参照图2B，电介质层4和5可以相同或不同。通过对控制栅2和沟道栅3进行不同的掺杂，可以在其上生长出不同的(掺杂)氧化层和/或不同的氧化层厚度，如在现有技术中公知的那样。电介质层4和5可以通过等离子体增强化学汽相淀积(PE-CVD)、低压、大气压或高压化学汽相淀积(分别为LPCVD、APCVD和HPCVD)、在含有氧化剂和/或氮化剂(例如，分子氧、臭氧、水蒸气、四氧化二氮、一氧化二氮、氧化一氮、NO、氨、它们的组合等)的气氛中的热氧化、金属氧化物(例如，来自含水氢硅酸的SiO2，H2SiF6)的化学(浴)淀积、电介质膜前体的液相淀积并随后转化为电介质原子层淀积、或它们的组合来形成。这样，在各种实施方式中，形成栅电介质层4和隧道电介质层5可包括对电介质层的等离子体或低压化学汽相淀积、对控制栅2和半导体岛3的表面的热氧化、或者通过液相或化学浴淀积将栅电介质前体和隧道电介质前体淀积到控制栅2和晶体管岛3上。
这样，在本发明的各种实施方式中，栅电介质层4和5可以包括多个层和/或形成在所有的多个半导体岛2和3上。然而，另选的是，本发明的优选实施方式包括在多个半导体岛2或3的至少一个子集上或上方形成栅电介质层(例如，4和/或5)。其上没有形成有电介质层的半导体岛可用于诸如二极管(例如，肖特基(Schottky)二极管)、电阻器等的器件。
另选的是，在半导体岛2或3包括IVA族元素(特别是硅)且基板1的热稳定性足够高或耐热性足够高时，可通过在合适的气氛(空气、O2、臭氧、N2O或蒸汽、或它们的组合)中将含硅膜加热到高于大约600℃的温度(优选地至少为大约800℃，更优选地为至少大约850℃)来对该含硅膜进行氧化。最高温度可以为大约1000至1100℃，更优选地为大约900℃，以降低、抑制或防止对基板和/或膜或其上的结构的热破坏(如果存在的话)。在这种实施方式中，不锈钢膜、片或箔为对基板1来说特别有利的选择。栅电介质膜4或5的厚度可为至
Figure G2007101482020D00122
或者其中的任何范围的值(例如，从至
Figure G2007101482020D00124
或者从
Figure G2007101482020D00125
至等等)。由于不锈钢箔而能够进行的更高温度的处理通常使得能够显著地增强栅介电特性，包括更低的缺陷率、更低量/浓度的界面状态以及更低的泄漏，从而转化为极佳的亚阈值摆幅、载流子活动性和数据保留。
如图3A至图3C所示，本发明还可以包括在栅电介质层4和5上并且在多个半导体到2和3中的一些或全部上或上方形成浮栅7。图3A示出了其上具有浮栅7的控制栅2和晶体管岛3的俯视(平面)图。图3B为图1A的结构沿着轴线A-A’的剖面图，而图3C为图3A的结构沿着轴线B-B’的剖面图。
浮栅7可以这样形成：通过印刷合适的前体(例如，金属纳米粒子或(多种)有机金属化合物、基于掺杂分子和/或纳米粒子的(多种)硅墨、(多种)硅化物前体墨等)，然后将其转化为适于存储电荷的浮栅导体。使用掺杂的硅墨可能还需要和/或受益于高温退火和/或激光照射，从而形成多晶硅和/或激发掺杂物以获得足够的电性质(例如，导电性)。另选的是，可在栅电介质层4和5上印刷晶种层(seed layer)前体，并且可以将浮栅金属(例如Ag、Au、Cu、Pd、Pt等)电镀或无电地镀到晶种层上。在一些实施方式中，晶种层可能需要和/或受益于在镀层工艺之前的激发和/或退火步骤。这样，形成浮栅7可以包括在栅电介质层4和5栅印刷晶种层，然后将浮栅材料电镀或无电地镀到晶种层上。
在各种实施方式中，浮栅7可包括通常由掺杂多晶硅、金属硅化物或难熔金属制成的印刷材料。在一个实施方式中，浮栅7包括掺杂IVA族元素。在一个实施例中，掺杂IVA族元素包括含有N型掺杂物的多晶硅。优选的是，该N型掺杂物包括磷。在其他实施方式中，浮栅7包括从由硅化镍、硅化钴、硅化钯、硅化铂、硅化钛、硅化钨以及硅化钼构成的组中选择的金属硅化物。在另一些实施方式中，浮栅7包括从由钯、钨和钼构成的组中选择的难熔金属。在另一实施方式中，浮栅7包括铝。
印刷浮栅前体7和/或晶种层可以包括用于形成半导体岛2和3的上述印刷技术中的任一技术(例如，喷墨、凹版印刷、胶印光刻等)。另选的是，对浮栅7进行构图可以包括对浮栅前体进行涂布或印刷，并将其局部地曝光到激光照射下，从而使得被照射的部分在曝光区域改变其溶解性特性。在洗掉曝光或未曝光区域(这取决于前体是可正构图的材料还是可负构图的材料)时，可选的在额外的固化或退火步骤之后，浮栅材料(或其前体)保留下来以形成浮栅7。该实施方式可提供对金属栅进行高分辨率构图的优点，金属栅的高分辨率构图不能通过直接的印刷方法直接地实现(例如，参见2005年8月11日提交的待决美国专利申请No.11/203,563[代理号为IDR0213])。
在多晶硅的情况下，硅前体墨可包括(聚)硅烷、(环)硅烷和/或硅纳米晶(其中的每一种的量都可占墨的1至50重量％，或者其中的任何范围内的值，例如5至20重量％)以及其中可溶解硅烷和/或硅纳米晶的溶剂。硅纳米晶可以被钝化和/或被功能化，从而使得能够进行基于光的处理(例如，激光写(write)；例如参见分别于2003年7月8日、2003年12月31日、2004年2月27日、2004年3月18日以及2005年8月11日提交的美国专利申请No.10/616,147、10/749,876、10/789,317、11/084,448和11/203,563[代理号为KOV-004、KOV-012、IDR0020、IDR0211和/或IDR0213])。优选的是，硅烷墨化合物(可选地包括Ge原子)可以可选地进行掺杂，如分别于2004年9月24日、2004年9月24日、2004年10月1日以及2005年10月11日提交的美国专利申请No.10/949,013、10/950,373、10/956,714和11/249,167(代理号为IDR0301、IDR0302、IDR0303和/或IDR0423)中公开的那样。在印刷之后，印刷的硅烷墨被固化，从而形成(可选地进行了掺杂的)非晶硅膜。还可以利用传统的方法(例如，激光、焙烧或金属诱导结晶)使这样的膜结晶，从而形成(可选地进行了掺杂的)多晶硅膜。在未掺杂的多硅栅图案的情况下，可通过植入，或者更优选地通过从印刷的掺杂氧化物掺杂(参见这里的描述)来实现掺杂，从而形成印刷浮栅7。这样的硅烷墨以及制造和使用该硅烷墨的工艺还可以用于形成半导体岛2和3，如可采用顺序横向固化(SLS)和/或激光结晶技术来使印刷浮栅7(再)结晶那样，但是对于半导体岛2和3，对载流子运动性、氧化物界面质量以及亚阈值斜率的影响可能不太显著。
在金属硅化物浮栅7的情况下，前体墨可以包括硅的纳米粒子和/或分子、寡聚和/或聚合化合物、以及硅化物形成金属(例如，Ni、Co、Pd、Pt、Ti、W、Mo等)，它们的含量(例如重量％)与上述硅烷/硅墨相同。硅化物前体墨中的金属原子/Si原子的比值可为10/1至1/10。优选的是，该墨包括如上所述的(聚)和/或(环)硅烷化合物以及硅化物形成金属的纳米粒子(参见下一段)和/或有机金属化合物(例如，Ni(PPH3)4、Ni(COD)2、Ni(PF3)4等，以例如便于形成低阻力接触)。这样，在一个实施方式中，浮栅前体墨可包括(i)(聚)硅烷、(ii)金属纳米粒子和/或有机金属化合物、以及(iii)其中溶解有(聚)硅烷和金属纳米粒子和/或有机金属化合物的溶剂。在印刷硅化物前体墨之后，印刷膜在便于形成所需金属硅化物(和/或其相)的条件(气氛、温度和时间)下被固化和退火。
在含有金属的浮栅7的情况下，含有金属的墨可包括或基本由金属前体材料和溶剂(该溶剂中可以溶解该金属前体材料)构成。与印刷或(选择性地)镀相容的金属前体可包括金属(例如钛、铜、银、铬、钼、钨、钴、镍、金、钯、铂、锌、铁等，或它们的金属合金)的化合物或纳米粒子(例如，纳米晶体)。这样，金属前体墨可以包括难熔金属(例如，Pd、Mo、W等)的纳米粒子和/或分子或寡聚化合物，它们的含量(例如重量％)与上述硅烷/硅墨相同。分子或寡聚金属化合物的实施例包括羧酸盐、乙酰丙酮化物、烯丙基、羰基、和/或这些金属的其它配合基络合物(complex)。在Pd的情况下，可以使用包括增溶钯卤化物(含水HCl和极性或水溶有机溶剂中的PdCl2，可以对其进行干燥以去除一些或全部的水)的墨。参见2007年5月30日提交的美国临时专利申请No.60/932,392(代理号为IDR1262)。金属纳米粒子或纳米晶体可通过传统方式被钝化(例如，通过这里描述的一种或更多种表面活性剂、配和基或取代基)或去钝化(unpassivate)。金属浮栅7可被形成为两种或更多种金属的混合物，或形成为叠层(如半导体和金属硅化物浮栅那样)，并且还可在形成连续的层的过程中或之后被加热或通过其它方式进行热处理。在印刷难熔金属前体墨之后，所印刷的膜在便于形成所需难熔金属(和/或其相)的条件(例如，气氛、温度和时间)下被固化和退火。
可通过传统和/或其它公知的工艺对含金属和/或含硅的墨进行干燥。例如，可通过在可有效去除溶剂和/或粘合剂的温度和时间长度下对其上含有印刷前体墨的基板进行加热，来使前体墨干燥。用于从印刷墨中去除溶剂的合适温度为大约80℃至大约150℃，或者其中的任何范围的温度(例如，从约100℃至约120℃)。用于在这些温度下从印刷墨中去除溶剂的合适时间长度可为约10秒至约10分钟的范围，或者其中的任何范围内的时间(例如，从约30秒至约5分钟，或者约1分钟至3分钟，等等)。可在传统的烤盘(hotplate)或在传统的炉子或烤炉中，可选地在惰性气氛(如上所述)中进行这样的加热。
还可在足以提高墨的电和/或物理特性(例如，导电性、形态(morphology)、电迁移和/或抗蚀性、应力和/或表面应变等等)以及/或者其对下面的栅氧化层4和/或隧道氧化层5的粘附性的温度和时间长度下对来自墨的干燥前体材料进行退火。在含金属的墨在全局范围内(毯式)淀积或印刷时，通常进行退火以形成金属膜，在该金属膜上淀积抗蚀剂以用于随后的激光构图。而且，在激光直接写金属前体墨产生经构图的金属和/或金属前体时，通常进行退火以形成具有改进性质(例如导电性、粘附性等)的金属层。这样的退火可以包括对已熔化的金属纳米粒子的退火，或将经构图的金属前体层转化为经构图的金属。合适的温度通常为约100℃至约300℃，或其中的任何范围的温度(例如，约150℃至约250℃)。合适的退火时间长度可为约1分钟至约2小时，优选为约10分钟至约1小时，或者其中的任何范围的时间(例如，从约10至约30分钟)。可在传统的炉子或烤炉中进行退火，可选地在惰性或还原(reducing)的气氛(如上所述)中进行退火。这样，本方法还可包括充分地对经激光构图的金属栅进行退火，从而改进其电、物理和/或粘附特性的步骤。
可通过旋涂或印刷来淀积的金属墨包括金属元素的前体，例如，铝、钛、钒、铬、钼、钨、铁、镍、钯、铂、铜、锌、银、金等；这些元素的常规合金，例如铝铜合金、铝硅合金、铝铜硅合金、钛钨合金、Mo-W合金、铝钛合金等等；以及导电金属化合物，例如金属元素的氮化物和硅化物(例如，氮化钛、硅化钛、氮化钽、硅化钴、硅化钼、硅化钨、硅化铂等等)。例如元素铝的合适前体包括铝纳米粒子和氢化铝。在一些实施方式中，可通过对含有含金属材料的墨进行旋涂并对金属、(多种)有机金属前体和/或金属纳米粒子(可选地在激光构图步骤之前)进行固化或退火来毯式淀积金属。
在一个实施例中，镀可以包括利用基于纳米粒子和/或化合物的金属墨(例如，上述含PdCl2的墨)对金属(例如Pd)的晶种层进行印刷或激光写，然后选择性地将大量导体(例如，Co、Ni、Cu、Pd等)淀积(例如通过无电或电镀)到金属晶种层上。除了含PdCl2的墨之外，对于晶种层，包括钴、镍、铂、钯、钛、钨或钼(特别是钯)的金属纳米粒子是优选的。
在某些实施方式中，激光写或激光构图可包括以下的子步骤：将抗蚀剂材料淀积到毯式淀积的含金属的层上，使用来自具有(i)预定宽度和/或(ii)由该抗蚀剂吸收(或者由抗蚀剂中的吸收性染料吸收)的预定波长或波长带的激光光束选择性地照射该抗蚀剂材料的多个部分，使用显影剂对选择性地照射的抗蚀剂进行显影，从而留下与正在形成的结构相对应的图案(在本示例中，栅金属20；应该注意，这些步骤适用于正抗蚀剂和负抗蚀剂)，去除毯式淀积的材料的不与期望或预定图案相对应的那些部分(通常通过干蚀刻或湿蚀刻)，并去除剩余的抗蚀剂材料。优选的是，光的波长在红外(IR)波段内(尽管其还可包括在紫外(UV)和/或可见光谱波段内的波长或波长带)，抗蚀剂(或染料)吸收该波长或波段的光，并且/或者对该波长或波段的光敏感，并且该光束被聚焦或引导到该抗蚀剂的期望或预定部分。
在激光写的一个另选方案中，可有利地采用热敏抗蚀剂(thermalresist)来作为浮栅金属的掩模(mask)。使用来自激光器的相对窄(例如，2至5μm宽，或者通过使得更多的扩散光通过被构成为限定该宽度的结构的掩模)的激光束对该热敏抗蚀剂的照射来对该抗蚀剂进行加热，并改变其在传统显影剂中的溶解性特性，该显影剂用于分别根据抗蚀剂是正性还是负性的，来去除抗蚀剂的被照射(被写)部分或未被照射(未被写)部分。通常可以从Creo Inc.，Burnaby，British Columbia，Canada商业上获得这样的抗蚀剂。优选的热敏抗蚀剂包括Craviti热敏抗蚀剂(Creo)以及美国Dye Sources Thermolak系列。抗蚀剂还可包括其中具有红外(IR)光吸收染料的传统(光)抗蚀剂材料。优选的(光)抗蚀剂包括AZ1518(AZ Electronic Materials)和SPR220(Shipley)，而优选的红外(IR)光吸收染料包括美国Dye Source 815EI、830AT、830WS和832WS，Avecia Project 830NP和830LDI、Epolin Epolight 4148、2184、4121、4113、3063和4149、HW Sands SDA 5303和SDA 4554。在显影之后，可以通过湿蚀刻或干蚀刻去除(预定)栅图案之外的金属(或金属前体)材料。与利用干蚀刻相比，湿蚀刻还可有利地去除抗蚀剂以提供更加窄的栅和/或晶体管沟道宽度。
在各种实施方式中，浮栅7的宽度为至少0.1微米、0.5微米、1微米或2微米。在一个实施方案中，最小的栅宽度约为5微米。浮栅7的长度可为约1μm至约1000μm，或者其中的任何范围的值(例如，从约2μm至约200μm，或者从约5μm至约100μm等)，且厚度为约50nm至约10,000nm，或其中的任何范围的值(例如，从约100至约5000nm，或从约200至约2000nm，等等)。浮栅7的厚度还可为10至1000nm或其中的任何范围的值(例如，从100、200或
Figure G2007101482020D00181
至10,000、1000、或
Figure G2007101482020D00182
)。在形成浮栅之后，可通过传统的方式(例如通过湿蚀刻或干蚀刻；例如参见以下将讨论的图6A)去除栅电介质层4和隧道电介质5的暴露部分。
参照图4A至4B，在一个实施方式中，第一掺杂电介质层(ILD)8可被印刷或淀积到浮栅7、半导体岛2和3上方的栅电介质4和隧道电介质5的暴露部分以及基板1的表面上。图4A为图3A所示结构沿着轴线A-A’的剖面图，而图4B为图3A所示结构沿着轴线B-B’的剖面图，该结构上印刷或淀积有掺杂电介质层8。
通常，电介质膜8含有可扩散的掺杂物。在一个实施方式中，掺杂物为N型掺杂物，优选地包括磷。另选的是，可扩散掺杂物可以包括P型掺杂物，优选地包括硼。这样，在本装置的各种实施方式中，控制栅2、晶体管3(其中包括源端子和漏端子)、以及(可选的)浮栅7可包括(i)IVA族元素、诸如GaAs的III-V化合物半导体、或诸如ZnO或ZnS的II-VI(或硫属化合物)半导体，以及(ii)掺杂元素。优选的是，半导体包括IV族元素(例如，Si和/或Ge)以及从由B、P、As和Sb构成的组中选择的掺杂物。
如图4A所示，可以印刷掺杂的电介质膜8，使得在电介质膜8中形成接触孔11和12，以暴露出在浮栅7的相对侧的控制栅2上方的栅电介质4的上表面。尽管在图4A至图4B中没有示出，但是在电介质膜8中形成有类似的接触孔，以暴露出浮栅7的相对侧的半导体岛3上方的隧道电介质5的上表面(参见图5A)。换言之，其中印刷有掺杂电介质层8的图案包括在这些位置处的接触孔。然而，如图4B所示，掺杂电介质膜8通常被印刷到浮栅7的整个表面上。暴露出的栅电介质4以及隧道电介质5然后可被蚀刻(通过传统的湿蚀刻或干蚀刻，如下所述，并且是在退火以扩散掺杂物之前或之后)，以暴露出控制栅2的表面。此外，在蚀刻栅电介质4和隧道电介质5的过程中和/或之后，还可以充分地蚀刻掺杂电介质层8，以使接触孔11和12变宽，优选地使得在蚀刻之后保留掺杂电介质层8的有效介电厚度。
另选的是，掺杂电介质层8可以印刷成覆盖全部控制栅2、晶体管岛3和浮栅7的图案。在各种实施方式中，掺杂电介质层8可印刷在包括整个存储器单元(例如，至少图5A的布局)或多个相邻的存储器单元在内的更大区域上。在印刷和退火以使掺杂物扩散(如以下将描述的那样)之后，在掺杂电介质层8中形成接触孔(例如，图4A中的11和12)以暴露出控制栅2的上表面区域和半导体岛3内的源端子/漏端子(例如，在图5A中的金属互连件/触头14和15下面并与其电接触)。通常，在该另选实施方式中，通过光刻和蚀刻(例如参见以下段中的描述)形成接触孔(例如，图4A中的11和12)。这样，形成接触孔11和12可包括去除第一和第二类型的电介质层8的一些部分，特别是在用于掺杂电介质8的印刷图案不包括任何接触孔时。
对掺杂玻璃图案和栅电介质的蚀刻是通过暴露至一种或更多种合适的蚀刻剂来实现的，这些蚀刻剂包括但是不限于基于HF的湿蚀刻剂(例如，缓冲氧化蚀刻剂[BOE]，原位氧化蚀刻剂(native oxide etch)[NOE]，水合吡啶：HF(aq.Pyridine：HF)等等)、基于HF或HF产生的蒸气或气体、等离子蚀刻等。蚀刻剂被选择为使得掺杂电介质层8、栅电介质4、以及隧道电介质5的蚀刻率充分大于晶体管3(例如硅)和控制栅2的蚀刻率，从而使得能够在不对晶体管岛3和控制栅2进行相当大或显著去除的情况下，以使得基本上完成期望和/或预定量的掺杂电介质层8、栅电介质4和隧道电介质5的去除。
用于印刷掺杂电介质层8的合适的墨可选地在合适的溶剂中包括化合物和/或聚合体，这些化合物和/或聚合体含有掺杂物和/或电介质前体原子，例如磷和氧(其还可以包括硅、碳、氢和/或氮)、硼(其还可以包括硅、碳、氢、氧和/或氮)、砷和/或锑(其中的任何一个还可以包括硅、碳、氢和/或氧)等等(例如，参见2006年8月15日提交的美国临时专利申请No.60/838,125[代理号IDR0741]以及分别于2007年6月12日、2007年8月3日和2007年8月3日提交的美国专利申请No.11/818,078、11/888,949和11/888,942[代理号分别为IDR0813和IDR0742])。示例性含磷电介质包括：
·无机氧络磷(oxophosphorous)化合物和酸(例如，P2O3、P2O5、POCl3等)；
·磷硅酸盐；
·单体、二聚和/或寡聚磷酸盐(例如，偏磷酸盐和/或聚磷酸盐)；
·膦酸盐、亚膦酸盐以及磷化氢；
·有机氧络磷化合物和酸(例如，烷基(芳基)磷酸盐、膦酸盐、亚膦酸盐和它们的缩合(condensation)产品)；以及
·烷基磷酸和/或芳基磷酸(arylphosphonic acid)和/或烷基次磷酸和/或芳基次磷酸(-phosphinic acid)。
示例性含硼电介质包括：
·无机硼化合物和酸(例如，硼酸，B2O3)；
·硼硅酸盐、一氮化硼及其聚合物；
·卤化硼(例如，BBr3)；
·硼烷(例如，B10H10)，和含硅和/或硝基硼烷(azaborane)；以及
·有机硼化合物和酸(例如，烷基/芳基硼酸、硼酸盐、环硼氧烷和硼嗪(borazole)、硼烷加成络合物等)。
示例性的含砷和/或锑的电介质包括：
·上述化合物的氧络-和/或硝基-相似体，例如As2O3和Sb2O3；以及
·砷硅烷(arsinosilane)，例如环-As5(SiH3)5。
用于掺杂玻璃的前体的示例包括：传统的旋涂掺杂物(SOD)配方(formulation)及其粘度增加的变体(例如，通过使用较高粘度的类似或相容溶剂来替代或稀释传统配方的溶剂)；淀积之后可以在低温(例如≤400℃)下氧化的掺杂分子硅墨配方(例如，环、线性或分支的硅烷低聚物或聚合体，其可包括一种或多种掺杂物的替代物，例如环-Si5H9PR2，其中R为低[C1-C4]烷基、苯基或C1-C4烷基替代苯基，或者该配方中的掺杂物前体[例如，特丁基磷化氢]；例如参见分别于2004年9月24日、2005年10月6日以及2005年10月11日提交的美国专利申请No.10/949,013、11/246,014、和11/249,167[代理号分别为IDR0302、IDR0422和IDR0423])；氧化掺杂分子硅墨配方(例如，环、线性或分支的硅烷低聚物或聚合体的氧化变体(例如，环-Si5O5H10))，并且在该配方中具有掺杂物前体(例如，单-、双-或三-特丁基磷化氢或其氧化类似物)或掺杂物替代物；玻璃形成配方(例如，所谓的溶胶-凝胶体配方)，其含有磷或硼化合物(例如，诸如-n-丁基磷酸盐的有机磷酸盐、或者诸如3-t-丁基硼酸盐的有机硼酸盐等)。
另选的是，如果可以利用单掺杂物型(即，(多种)n型或p型掺杂物)来制造单个基板上的所有装置，则可以在存在合适和/或相容掺杂物源等的情况下，在基本上整个基板上毯式淀积掺杂电介质8(例如，通过涂布或其他毯式淀积技术，例如对旋涂玻璃[SOG]墨组合物(composition)进行的传统旋涂、刮刀涂布、浸渍涂布、弯液面涂布、狭缝涂布、或喷涂，该旋涂玻璃[SOG]墨组合物包括一种或更多种传统的SOG组分、一种或更多种用于SOG组分的传统溶剂、以及任选的一种或更多种传统的表面活性剂、应力减小剂、粘合剂和/或增厚剂)，对掺杂SiO2前体(例如，含有以上列出的一种或更多种掺杂物/电介质源的四烷基硅氧烷或四烷氧基硅烷)的液相淀积，对其他(多种)金属氧化物(例如TiO2、ZrO2、HfO2等)的化学气相淀积(CVD、PECVD、LPCVD)或溅射淀积。
如上所述，掺杂电介质可以由掺杂硅烷墨形成(如在上述美国专利申请中公开的那样)，该掺杂硅烷墨可以在氧化气氛中印刷之后进行固化。这样的掺杂硅烷墨可以直接喷射到基板、岛和浮栅上，如在2007年4月24日提交的美国临时申请No.60/926,125(代理号IDR1321)中公开的那样。
在掺杂电介质层8被印刷(具有接触孔或不具有接触孔)之后，将该结构充分退火，从而使得掺杂物从掺杂电介质层8扩散(驱赶)到浮栅7以及半导体岛2和3内(尽管掺杂物可能不会完全扩散到浮栅7下面的半导体2和3的区域中)。优选的是，在这样的温度和时间长度下进行退火，该温度和时间长度足以使得掺杂物扩散通过浮栅7的整个厚度以及半导体岛2和3的没有被浮栅7覆盖的区域(从而，形成晶体管岛3内的源端子和漏端子)。在另一实施方式中，该温度和时间足以激活扩散的掺杂物中的至少一些掺杂物。通常，在750至1100℃的温度下进行退火，在各种实施方案中，在≤900℃、≤850℃、或≤800℃的最高温度下进行。退火通常包括炉内退火或快速热退火。
在这种实施方案中，栅材料以及基板被选择为能够耐受该温度范围。在优选实施方式中，在从掺杂电介质层8进入硅岛2和3的掺杂物热驱赶/激活过程中，多晶硅栅2、晶体管岛3和浮栅7被自动掺杂，从而形成n+poly-to-nMOS或p+poly-to-pMOS器件。另选的是，可利用足以使掺杂物从电介质扩散到半导体内和/或当掺杂物在半导体内时激活掺杂物的光波长和/或光能，通过UV灯闪光退火或激光照射驱使掺杂物进入半导体岛2至3和浮栅7中，并且/或者在半导体岛2至3和浮栅7中激活掺杂物。
在图4A至4B的实施方式中，在栅电介质层4和隧道电介质层5位于半导体层2和3的基本上整个表面上时，掺杂物可随后扩散通过电介质层4和5进入到位于下面的半导体岛2和3内，从而形成掺杂的半导体层(例如，图5B中的2’)，包括晶体管岛3中的源端子/漏端子。在该实施方式中，电介质层4和5可使得较低浓度和/或密度的掺杂物扩散到浮栅7的边缘下方(并且，在某些情况下扩散至较浅的深度)，从而产生与少量掺杂的源/漏延伸部分(extension)类似的效果(例如，LDD；参见2007年5月23日提交的题为“Graded Gate Field”的美国专利申请No.11/805,620[代理号为IDR0712])。
在某些实施方式中，MOS晶体管可与本非易失性存储器单元同时形成。例如，MOS晶体管沟道可与多个半导体到2-3同时形成(例如，印刷、固化和结晶)。MOS栅氧化层可在形成栅氧化层4和/或隧道氧化层5的同时形成。形成浮栅7还可以形成MOS晶体管中的栅极。
在一个实施方式中，CMOS晶体管可以通过例如使用喷墨印刷N-和P-掺杂物(以诸如用来形成电介质层8的掺杂电介质墨的形式)而与本非易失性存储器晶体管同时形成。最优选的是，N-和P-掺杂物同时从安装在同一打印机内的两组喷墨头(例如，每组中有一个或更多个用于每种掺杂物的喷墨头)喷墨到电路/基板1的不同区域上，各组喷墨头分别装有N-或P-掺杂物。另选的是，可在两个交替或独立的处理和/或机器中印刷N-或P-掺杂物。在该后一实施方式中，可采用除喷墨之外的其他印刷或淀积技术，例如，凸版印刷、平版光刻、凹版印刷、丝网和模版印刷、狭缝和/或延压涂布等等。同时或依次印刷相补的掺杂物材料(可选地与用于栅布局的阵列式构造相组合)产生这样的能力：克服了与喷墨或其他印刷工艺相关的分辨率和液滴定位精度的问题，从而使得印刷可替代相对昂贵的掩膜层，并且无需与光刻相关的其他工艺步骤。
可改变其上印刷有掺杂电介质8的一种或更多种材料的表面以提高润湿性，优化粘附性、流动速度(flow rate)等。此外，可以优化掺杂电介质墨配方，以提高在浮栅7和/或半导体岛2至3上的保形性。通常，可在合适的位置留下(通常如此)印刷在半导体层2至3和浮栅7上的掺杂电介质膜8作为层间电介质(ILD)。本发明可削减多种工具和多个工艺步骤，减少了缺陷、缩短了周期时间(例如用于处理的工程师时间和/或技师时间)，并且无需或减少了库存。
在蚀刻以及任选的清洁步骤之后，如图5A至5B所示，可形成金属层(例如，包括触头13、14和15以及金属互连件13’、14’和15’)与晶体管岛3的各个暴露出的源端子/漏端子接触，并与掺杂控制栅2’的暴露出的上表面接触。优选的是，形成金属层13至15’包括将金属墨印刷到半导体岛3的源端子/漏端子的暴露表面、控制栅2’的暴露表面上，并且以及在适当的情况下印刷到电介质层8和(任选的)第二类型的电介质层8上。金属层13至15’优选地包括铝、银、金、铜、钯或铂。金属层13至15’也可通过电镀或无电地镀到印刷金属/导电晶种层上而形成(例如，参见2007年7月17日提交的题为“Printing of Contact and LocalInterconnect Metal”的美国临时专利申请No.60/959,977[代理号为IDR1051])。
印刷和/或形成触头/互连金属13至15’可包括印刷合适的金属前体(例如，金属纳米粒子和/或(多种)有机金属化合物，如上所述)，并将其转换为对应的金属。另选的是，用于晶种层的前体可如上所述被印刷在触头和/或互连区域上，并且互连金属(例如，Ag、Au、Cu、Pd、Pt、Al等)可以电镀或无电地镀在晶种层上。另选的是，对互连金属的构图可包括涂布或印刷金属前体，并将其局部地暴露至激光照射下(例如，“激光写”)，使得在暴露区域中其可溶解性特性改变。在将可溶解区域(例如，暴露或未暴露区域，这取决于所述前体的可溶解性由于这样的照射是正还是负的)洗去时，可选地在额外的固化或退火步骤之后，合适的金属前体保留，从而形成触头/互连金属。该激光写实施方式可提供通过直接印刷方法不能直接实现的对高分辨率金属互连件进行构图的优点。
为了确保良好的电接触，该结构还可进行退火，从而在与硅的介面处或者在金属13至15与下面的硅之间的接触区域的整个膜厚范围内形成硅化物。合适的硅化物形成金属包括但不限于Al、Ni、Pd、Pt、Mo、W、Ti和Co。触头/互连金属可从这些硅化物形成金属中选择。另选的是，金属前体墨可含有形成硅化物或其他与硅岛2和3接触的低电阻触头的添加剂。例如，已经观察到，掺杂有Ni有机金属化合物的银墨可降低银互连件和掺杂硅(例如，源/漏)触头之间的接触电阻。分析也表明这样的墨中的Ni已经偏析(segregate)至硅界面，可能会导致形成硅化物。
在印刷互连金属之后，金属间电介质(IMD；未示出)可被印刷或毯式淀积以覆盖该器件，可选地在合适区域中留下通孔(例如，暴露出金属触头/互连件13的至少一部分)。IMD前体可包括玻璃形成配方(例如，旋涂玻璃配方，例如[有机]-硅酸盐或-硅氧烷)、有机电介质(例如，聚酰亚胺、BCB等)、氧化硅前体(例如，诸如Si5O5H10等的氧化硅烷)、或者基于分子和/或纳米粒子的硅配方(诸如上述的可在印刷后氧化的[聚]-和/或[环]硅烷墨)。
这里描述的(多种)技术可用于制造多种产品，包括RFID标签(例如，其中印刷互补的含掺杂物的电介质，并且多个非易失性存储器位对存储诸如识别数据和/或[多个]安全码的某些数据非常有用)和显示装置(例如，用于平板显示器和/或等离子显示器，其中可仅用一种掺杂电介质印刷显示器的一些部分，并且多个非易失性存储器位对存储诸如设置信息的某些数据非常有用)。而且，本非易失性存储器单元可以用作现场可编程装置。可选地与RF或RFID电路组合的传感器可以使用本可编程装置来永久或暂时地存储和/或量化所感测的信息、识别信息、和/或校准数据。
图6A至图6C示出了上述的另选实施例方式，其中，在印刷或淀积掺杂电介质8之前，去除栅氧化层4(以及图6A至图6C未示出的隧道氧化层5)的一些部分。图6A至图6C示出了图3A的非易失性存储器单元沿着轴线A-A’的剖面图。
如图6A所示，在控制栅2上蚀刻暴露出的栅电介质4(参见图3B)形成仅位于浮栅7下方的被蚀刻的栅电介质10’。如图6B所示，掺杂电介质层8印刷在浮栅7上和控制栅2的暴露部分上，作为图案形成接触孔11和12，或者在整个浮栅7和控制栅2上方(其内在从掺杂电介质8驱赶进掺杂物之后蚀刻有接触孔11和12)。掺杂物以与上述相同的方式从掺杂电介质8扩散到浮栅7和控制栅2中(而且，尽管没有示出，还扩散到晶体管岛3中)，但是有利地消耗了较少的热预算(thermal budget)(例如，在较短的时间内和/或在较低温度下)。然后，如图6C所示，如上所述在接触孔11和12中形成金属触头/互连件13。
本非易失性存储器的示例性操作
EPROM、EEPROM和闪存技术基于这样的非易失性存储器单元，该非易失性存储器单元包括源、沟道和漏，并且具有位于沟道上方的浮栅和与该浮栅分离但是可以电容性地连接至该浮栅的控制栅。将该单元编程为(擦除状态以外的)预定状态的操作涉及使用电子对浮栅充电，这使得存储器单元的导通阈值增大。这样，在编程时，该单元将不会导通(或者将在显著或明显较高的阈值下导通)；即，在通过向其控制栅施加读电势进行寻址时，它通常保持为非导电状态(或可检出的较不导电状态)。擦除该单元的操作涉及从浮栅去除电子，从而将所述阈值降低至基本(例如，二进制“0”)状态。通过所述较低的阈值，所述单元可在通过到控制栅的读电势进行寻址时导通为完全导电状态。
通过在栅和源之间建立较大的正电压以及在漏和源之间建立正电压，从而通过Fowler-Nordheim(F-N)隧穿的热电子注入来实现对闪存、EPROM或EEPROM的编程(基于行或逐字节)。对浮栅的放电操作被称为擦除步骤。这通常是通过浮栅与源之间(源擦除)或浮栅与基板之间(沟道擦除)的Fowler-Nordheim(F-N)隧穿来实现的。可通过在栅接地或被负偏压时向源施加正偏压来进行源擦除。可通过向栅施加负偏压和/或向基板施加正偏压来进行沟道擦除(例如，在块的基础上)。
为了将数据编程到本非易失性存储器中，将晶体管岛3的源和漏均保持为地电势，并向控制栅2施加正电压。在各种实施方式中，正电压(Vpp)可以为至少12V(例如，在正读取或工作电压Vdd为大约5V时)，优选地为至少12V，并且在某些实施方式中，为20V至25V。地电势通常指的是虚拟地电势或大约0V的电压电平。编程被认为通过传统电子注入来实现。另选的是，可通过向控制栅2施加负电压(例如，-Vpp)而将空穴存储在浮栅7上。在另一另选实施方式中，可利用与(多个)被编程单元的偏压相反的偏压将基准单元、“未编程”晶体管、或储存“0”二进制逻辑状态的晶体管编程为互补的二进制逻辑状态，从而在编程-未编程单元对(例如互补的二进制逻辑状态)之间形成较大的ΔVt。较大的阈值电压差增加了单元为有效的裕度、增加了数据保留时间、并且/或者使得能够在较为不严格的条件(例如，亚阈值摆幅)下进行读操作。
为了从本非易失性存储器单元读取数据，向控制栅2施加第一正电压，向漏施加第二正电压，并将源保持为地电势。在一个优选实施方式中，第一和第二正电压为小于Vpp的传统读电压(例如，Vdd)，通常为大约1.5至9V，或其中的任何范围的值(例如，约3V至约5V)。
为了从本非易失性存储器单元擦除数据，执行与编程操作相反的操作。换言之，如果通过向控制栅2施加正电压来对非易失性存储器单元进行编程，则擦除操作向控制栅2施加大约相同幅值的负电压，同时将晶体管岛3的源和漏保持为地电势。另选的是，如果通过向控制栅2施加负电压来对非易失性存储器单元进行编程，则擦除操作向控制栅2施加大约相同幅值的正电压，同时将晶体管岛3的源和漏保持为地电势。
图7示出了根据上述实施方式的实际应用的非易失性存储器单元的保留数据。在硅的印刷岛上使用顺序横向激光固化和/或结晶有利地提高了载流子活动性和栅/隧道氧化层界面质量。这些改进进而显著地提高了TFT亚阈值斜率(特性的更急剧变化；参见图7)，这使得可以实现在二进制非易失性存储器单元内的0和1状态之间、在非二进制非易失性存储器单元内的相邻状态之间的更好的分离。利用旋涂硅墨(以形成与半导体岛2至3相对应的半导体层)以及传统和/或标准的TFT工艺流程(例如，如在上述专利申请中的一个或更多个专利申请中所述的)而无需额外的处理步骤，就可以显示出具有优异保留性的装置可行性。
结论/总结
本发明有利地提供了一种用于制造利用印刷技术并包括掺杂电介质膜的MOS或薄膜器件集成电路中的非易失性存储器单元的低成本方法。本非易失性存储器单元具有可靠的、商业上可接受的电特性(例如，导通/截止速度和比率、载流子运动性、Vt等)。印刷和/或照射限定的半导体结构(以及，可选的印刷和/或照射限定的导体结构)可提供与通过更多传统方法所形成的结构类似的结构，但是与传统半导体工艺技术相比，成本低得多、产量高得多(小时至天的量级，而不是星期至月的量级)。
为了说明和描述的目的提供了以上对本发明的特定实施方式的描述。所述描述并非旨在穷尽或者将本发明限定为所公开的确切形式，显然，显然根据以上教导可以进行许多的修改和变化。对这些实施方式的选择和描述是为了最好地说明本发明的原理及其实际应用，从而使得本领域的技术人员能够针对所设想的具体应用最佳地适当使用本发明和具有各种修改的各种实施方式。本发明的范围由所附权利要求及其等同物来限定。

Claims (16)

1.一种非易失性存储器单元，该非易失性存储器单元包括：
a)处于相同水平高度并且间隔开预定距离的第一和第二印刷半导体岛，所述第一印刷半导体岛包括所述非易失性存储器单元的控制栅，并且所述第二印刷半导体岛包括所述非易失性存储器单元的源端子和漏端子；
b)位于所述第一印刷半导体岛的至少一部分上的栅电介质层；
c)位于所述第二印刷半导体岛的至少一部分上的隧穿电介质层；
d)位于所述栅电介质层和所述隧穿电介质层的至少一部分上的浮栅；
e)与所述控制栅以及所述源端子和漏端子电接触的金属层。
2.根据权利要求1所述的非易失性存储器单元，其中，所述第一和第二印刷半导体岛中的每一个都包括IVA族元素。
3.根据权利要求1所述的非易失性存储器单元，其中，所述第一和第二印刷半导体岛中的每一个都具有由宽度和长度限定的区域，并且所述第一印刷半导体岛的所述宽度和/或长度大致等于所述第二印刷半导体岛的所述宽度和/或长度中的至少一个。
4.根据权利要求1所述的非易失性存储器单元，该非易失性存储器单元还包括位于所述第一和第二印刷半导体岛和所述浮栅上的电介质膜，所述电介质膜包含可扩散的掺杂物。
5.根据权利要求4所述的非易失性存储器单元，该非易失性存储器单元还包括位于所述电介质膜中的接触孔，所述接触孔暴露出位于下面的控制栅的上表面的至少一部分和所述源端子和漏端子的一部分。
6.一种集成电路，该集成电路包括：
a)处于相同水平高度并且间隔开预定距离的第一和第二印刷半导体岛，所述第一印刷半导体岛包括所述非易失性存储器单元的控制栅，并且所述第二印刷半导体岛包括所述非易失性存储器单元的源端子和漏端子；
b)位于所述第一印刷半导体岛的至少一部分上的栅电介质层；
c)位于所述第二印刷半导体岛的至少一部分上的隧穿电介质层；
d)位于所述栅电介质层和所述隧穿电介质层的至少一部分上的浮栅；
e)与所述控制栅以及所述源端子和漏端子电接触的金属层；
f)MOS晶体管，该MOS晶体管包括：
i)第三印刷半导体岛，该第三印刷半导体岛与所述第一和第二印刷半导体岛位于相同的水平高度；
ii)位于所述第三印刷半导体岛的至少一部分上的MOS栅电介质；
iii)位于所述MOS栅电介质的至少一部分上的栅极。
7.根据权利要求6所述的集成电路，其中，所述MOS栅电介质的厚度与所述隧穿电介质层和所述栅电介质层中的至少一个的厚度不同。
8.一种用于制造MOS晶体管的方法，该方法包括以下步骤：
a)在基板上印刷多个半导体岛；
b)在所述半导体岛中的第一个半导体岛的至少一部分上形成栅电介质层，并且在所述半导体岛中的第二个半导体岛的至少一部分上形成隧穿电介质层；
c)在所述栅电介质层和所述隧穿电介质层的至少一部分上形成浮栅；以及
d)在所述第一和第二半导体岛和所述浮栅上形成电介质膜；以及
e)形成与所述第一和第二半导体岛电接触的金属层。
9.根据权利要求8所述的方法，其中，形成所述多个半导体岛包括：印刷半导体墨。
10.根据权利要求8所述的方法，其中，形成所述浮栅包括：在所述栅电介质层和所述隧穿电介质层上印刷前体墨。
11.根据权利要求8所述的方法，其中，形成所述电介质膜包括：在所述半导体岛上或者上方印刷所述电介质膜，所述电介质膜包含可扩散的掺杂物。
12.根据权利要求11所述的方法，该方法还包括：使所述电介质膜和所述半导体岛充分退火，以使所述掺杂物扩散到所述半导体岛内。
13.根据权利要求8所述的方法，其中，形成所述金属层包括：在所述电介质膜和所述第一和第二半导体岛的暴露表面上印刷金属墨。
14.根据权利要求10所述的方法，该方法还包括：在形成所述浮栅的同时在MOS晶体管中形成栅极。
15.根据权利要求14所述的方法，该方法还包括：在形成所述多个半导体岛的同时形成MOS晶体管沟道。
16.根据权利要求8所述的方法，该方法还包括：通过顺序横向固化和/或激光结晶使所述第一和第二半导体岛和/或浮栅结晶或再结晶。
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