CN101002315A - 半导体器件的制造方法以及半导体晶片分割掩膜的形成装置 - Google Patents
半导体器件的制造方法以及半导体晶片分割掩膜的形成装置 Download PDFInfo
- Publication number
- CN101002315A CN101002315A CNA2005800257556A CN200580025755A CN101002315A CN 101002315 A CN101002315 A CN 101002315A CN A2005800257556 A CNA2005800257556 A CN A2005800257556A CN 200580025755 A CN200580025755 A CN 200580025755A CN 101002315 A CN101002315 A CN 101002315A
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- mask
- semiconductor wafer
- defect
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
Abstract
在其中形成有多个半导体器件的半导体晶片的掩膜放置侧表面上放置掩膜,同时限定用于将所述半导体晶片分割成为各个分开的半导体器件的分割线,并且,在各个半导体器件中,缺陷半导体器件的表面被局部暴露,且然后通过对所述半导体晶片的掩膜放置侧表面实施等离子蚀刻,从而沿着所限定的分割线将所述半导体晶片分割成为各个半导体器件,并将缺陷半导体器件的暴露部去除,以便形成去除部作为缺陷半导体器件区分标记。
Description
技术领域
本发明涉及半导体晶片的分割方法、半导体器件的制造方法、以及半导体晶片分割掩膜的形成装置,其中,在上述半导体晶片的分割方法中,有多个半导体器件形成于其上的半导体晶片通过实施等离子蚀刻而被分割成为各个分开的半导体器件;上述半导体器件的制造方法包括这种包含等离子蚀刻作为其工艺的一部分的分割方法;上述半导体晶片分割掩膜的形成装置用于形成半导体晶片分割掩膜,以便限定用于通过等离子蚀刻分割出各个分开的半导体器件的分割线。
背景技术
在传统情况下,在这种半导体器件的制造中,在多个半导体器件形成在半导体晶片的电路形成面上之后,所形成的半导体器件经历检验(主要是对电学特性的检验),并且,根据质量检查的结果,缺陷(不良)半导体器件例如被标记在缺陷半导体器件的表面上,从而,这些缺陷半导体器件可以与其他半导体器件可见地区分开,以便对缺陷半导体器件进行管理。
用墨水在缺陷半导体器件的表面上形成不良标记的方法以及通过形成抗蚀膜来形成不良标记的方法作为这种传统的标记方法而被公知(例如参见日本未审查专利公开No.2000-124270A)。
发明内容
在半导体器件检验以及在缺陷半导体器件上形成反映检验结果的不良标记之后,在半导体晶片的电路形成面的相对侧面上进行抛光工艺,该抛光工艺作为对半导体晶片的减薄加工而将半导体晶片减薄至例如厚度为100μm或更小的水平。
然而,通过形成这种不良标记(形成在电路形成面上),仅在半导体晶片的电路形成面中形成有不良标记的部分上形成光滑的突起部(突起层)。因此,在突起部局部地形成在电路形成面上的情况下,由于在相对面上进行抛光工艺,光滑的凹陷部进而形成在相关面上对应于突起部形成位置的部分上。这导致了以下问题:例如随着旨在用于半导体器件的质量管理的不良标记的形成反而妨碍了所制造的半导体器件的厚度均匀性,使得半导体器件的质量降低。特别是,减薄的半导体晶片经常需要高度的厚度均匀性,这使得这种问题的发生尤为突出。
为了解决该问题,本发明的目的在于提供一种能够将缺陷半导体器件与其他半导体器件区分开同时防止半导体晶片中各个半导体器件质量降低的半导体晶片分割方法、半导体器件的制造方法、以及在半导体器件分割期间使用的半导体晶片分割掩膜的形成装置。
为了实现该目的,本发明按如下所示构成。
根据本发明的第一方面,提供了一种半导体器件的制造方法,包括:
在其中形成有多个半导体器件的半导体晶片的掩膜放置侧表面上放置掩膜,同时限定分割线以便将所述半导体晶片分割成为各个分开的半导体器件,并在各个半导体器件中的缺陷半导体器件上局部暴露所述掩膜放置侧表面;以及
通过对所述半导体晶片的掩膜放置侧表面运用等离子蚀刻,沿着所限定的分割线将所述半导体晶片分割(分离或划分)成为各个半导体器件,并将缺陷半导体器件的暴露部去除,以便形成去除部作为用于缺陷半导体器件的区分标记,从而制造出区别于缺陷半导体器件的、分开的各个半导体器件。
根据本发明的第二方面,提供了如第一方面中所限定的半导体器件制造方法,其中,根据所述半导体晶片中缺陷半导体器件的位置信息,所述掩膜被放置成局部暴露缺陷半导体器件的表面。
根据本发明的第三方面,提供了如第一方面中所限定的半导体器件制造方法,所述半导体器件的制造方法进一步包括:
在放置所述掩膜前,获取所述半导体晶片中缺陷半导体器件的位置信息,其中
根据所获得的缺陷半导体器件的位置信息来放置所述掩膜。
根据本发明的第四方面,提供了如第二方面中所限定的半导体器件制造方法,其中,通过利用在所述半导体晶片中各个半导体器件上进行的检验的结果,来形成所述缺陷半导体器件的位置信息。
根据本发明的第五方面,提供了如第一方面中所限定的半导体器件制造方法,其中,在所述掩膜的放置步骤中,
所述掩膜被放置成覆盖所述半导体晶片的整个掩膜放置侧表面,并且,然后
按照所述半导体晶片上分割线的相应位置,部分掩膜被去除,以便局部地暴露所述半导体晶片的表面、以限定所述分割线,并且,缺陷半导体器件上的掩膜的一部分被去除,以便局部地暴露缺陷半导体器件的表面。
根据本发明的第六方面,提供了如第五方面中所限定的半导体器件制造方法,其中,通过向所述半导体晶片的掩膜辐照激光束,同时沿着所述半导体晶片的表面相对地移动所述激光束,而去除所述掩膜。
根据本发明的第七方面,提供了如第六方面中所限定的半导体器件制造方法,其中,根据预置的掩膜数据相对地移动所述激光束。
根据本发明的第八方面,提供了如第六方面中所限定的半导体器件制造方法,其中,根据所述半导体晶片中分割线的位置信息和缺陷半导体器件的位置信息,相对地移动所述激光束。
根据本发明的第九方面,提供了如第一方面中所限定的半导体器件制造方法,其中,所述掩膜被放置成暴露几乎呈圆形的、所述缺陷半导体器件表面的几乎中央的区域。
根据本发明的第十方面,提供了如第一方面中所限定的半导体器件制造方法,进一步包括:
在对所述半导体进行分割和去除所述暴露部之后,从所述半导体晶片的掩膜放置侧表面去除相应的掩膜。
根据本发明的第十一方面,提供了如第四方面中所限定的半导体器件制造方法,其中
在各个半导体器件的检验之后,对所述半导体晶片进行减薄,并且,然后
所述掩膜被放置在减薄后的半导体晶片上。
根据本发明的第十二方面,提供了一种半导体器件的制造方法,包括:
在其中形成有多个半导体器件的半导体晶片的掩膜放置侧表面上放置掩膜,同时限定分割线以便将所述半导体晶片分割成为各个分开的半导体器件,并在各个半导体器件中的缺陷半导体器件上完全暴露所述掩膜放置侧表面;以及
通过对所述半导体晶片的掩膜放置侧表面运用等离子蚀刻,沿着所限定的分割线将所述半导体晶片分割成各个半导体器件,并将缺陷半导体器件完全地去除,从而制造出分开的各个半导体器件。
根据本发明的第十三方面,提供了如第十二方面中所限定的半导体器件制造方法,其中,根据所述半导体晶片中缺陷半导体器件的位置信息,所述掩膜被放置成完全暴露缺陷半导体器件的表面。
根据本发明的第十四方面,提供了如第十二方面中所限定的半导体器件制造方法,所述半导体器件制造方法进一步包括:
在放置所述掩膜前,获取所述半导体晶片中缺陷半导体器件的位置信息,其中
根据所获得的缺陷半导体器件的位置信息来放置所述掩膜。
根据本发明的第十五方面,提供了如第十三方面中所限定的半导体器件制造方法,其中,通过利用在所述半导体晶片中各个半导体器件上进行的检验的结果,来形成所述缺陷半导体器件的位置信息。
根据本发明的第十六方面,提供了如第十二方面中所限定的半导体器件制造方法,其中,在所述掩膜的放置步骤中,
所述掩膜被放置成覆盖所述半导体晶片的整个掩膜放置侧表面,并且,然后
按照所述半导体晶片上分割线的相应位置,部分掩膜被去除,以便局部地暴露所述半导体晶片的表面、以限定所述分割线,并且,缺陷半导体器件上的整个掩膜被去除,以便完全地暴露缺陷半导体器件的表面。
根据本发明的第十七方面,提供了如第十六方面中所限定的半导体器件制造方法,其中,通过向所述半导体晶片的掩膜辐照激光束,同时沿着所述半导体晶片的表面相对地移动所述激光束,而去除所述掩膜。
根据本发明的第十八方面,提供了如第十七方面中所限定的半导体器件制造方法,其中,根据预置的掩膜数据相对地移动所述激光束。
根据本发明的第十九方面,提供了如第十七方面中所限定的半导体器件制造方法,其中,根据所述半导体晶片中分割线的位置信息和缺陷半导体器件的位置信息,相对地移动所述激光束。
根据本发明的第二十方面,提供了如第十二方面中所限定的半导体器件制造方法,进一步包括:
在对所述半导体晶片进行分割和去除所述暴露部之后,从所述半导体晶片的掩膜放置侧表面去除相应的掩膜。
根据本发明的第21方面,提供了如第十五方面中所限定的半导体器件制造方法,其中
在各个半导体器件的检验之后,对所述半导体晶片进行减薄,并且,然后
所述掩膜被放置在减薄后的半导体晶片上。
根据本发明的第22方面,提供了一种半导体晶片分割掩膜的形成装置,所述半导体晶片分割掩膜用于限定分割线,以便通过等离子蚀刻工艺局部地去除放置成覆盖半导体晶片的整个掩膜放置侧表面的掩膜,从而将其中形成有多个半导体器件的半导体晶片分割成为各个分开的半导体器件,所述半导体晶片分割掩膜的形成装置包括:
用于保持所述半导体晶片的晶片保持设备;
激光辐照设备,其用于向由所述晶片保持设备所保持的所述半导体晶片上的掩膜辐照激光束,以便去除所述掩膜中被辐照的部分;
移动设备,其用于在沿着所述半导体晶片表面的方向上相对移动所述晶片保持设备和所述激光辐照设备;以及
控制设备,其具有分割线的位置信息和各个半导体器件中缺陷半导体器件的位置信息,通过根据分割线的位置信息来控制所述激光辐照设备和所述移动设备的操作,所述控制设备可操作以去除所述掩膜中对应于分割线的部分以及去除所述掩膜、以便局部或完全暴露缺陷半导体器件的表面,从而形成所述半导体晶片分割掩膜。
根据本发明的第一方面,当用于限定各个半导体器件的分割线的掩膜被放置在所述半导体晶片的掩膜放置侧表面上时,进行所述放置步骤以便局部地暴露缺陷半导体器件的表面,并且,然后运用等离子蚀刻,以便所述半导体晶片沿着所述分割线被分割成为各个分开的半导体器件,并且,在同一时候(同时),所述缺陷半导体器件的暴露部被去除以便将去除部形成为缺陷半导体器件区分标记(不良标记)。因此,通过在半导体器件制造工艺的最后阶段利用等离子蚀刻形成所述缺陷半导体器件区分标记,能够防止发生这样的传统问题,即,使用了墨水和抗蚀膜的不良标记形成为突起部,其导致所述半导体晶片的厚度通过减薄加工而离散。
此外,用于将半导体晶片分割成各个分开的半导体器件的等离子蚀刻允许一起进行分割和不良标记的形成,这使得可以提供能够高效形成不良标记的半导体晶片分割方法,即,半导体器件制造方法。
因此,能够在不降低半导体器件质量的情况下,高效地形成区分标记,所述区分标记允许清楚地区别缺陷半导体器件与其他半导体器件,并且,能够稳定分割得到的半导体器件的质量。
根据本发明的第二方面或第三方面,通过进行这种基于缺陷半导体器件的位置信息的掩膜放置步骤,能够具体实现利用例如自动装置等来形成不良标记和分割。
根据本发明的第四方面,由于这种缺陷半导体器件的位置信息是根据在各个半导体器件上进行的检验的结果而形成的位置信息,故由检验过程获得的信息可被直接链接到缺陷半导体器件上不良标记的形成,从而允许可靠地形成不良标记。
根据本发明的第五方面,通过将掩膜放置成覆盖所述半导体晶片的整个掩膜放置侧表面和通过实施加工以局部去除被放置掩膜来实现所述掩膜的形成。
根据本发明的第六方面、第七方面或第八方面,所述掩膜的加工可使用激光束来具体实现。此外,通过在这种加工期间根据掩膜数据和缺陷半导体器件的位置信息相对移动所述激光束和所述半导体晶片,将可靠地去除在期望位置处的掩膜。
根据本发明的第九方面,通过将所述掩膜放置成暴露几乎呈圆形的、所述缺陷半导体器件表面的几乎中央的区域,由所述掩膜限定的分割线一定位于缺陷半导体器件和相邻的半导体器件之间,这使得在等离子蚀刻操作中能够保持分割位置部分的蚀刻的均匀性,并能够提供高质量的半导体器件。
根据本发明的另一方面,在所述掩膜的放置期间,缺陷半导体器件的表面没有被局部暴露,而是被完全暴露,从而使缺陷半导体器件本身通过等离子蚀刻而被去除。因此,对缺陷半导体器件本身的去除使得能够可靠地防止缺陷半导体器件与其他半导体器件混淆。
此外,通过在半导体器件的制造工艺中并入各个方面的这种半导体晶片分割方法,能够提供一种半导体器件的制造方法,该方法能够包括由检验过程获取缺陷半导体器件的位置信息的步骤至将半导体晶片分割成为各个分开的半导体器件的步骤,其中,将半导体晶片分割成为各个分开的半导体器件与不良标记的形成一起进行。
附图说明
从随后参照附图结合本发明的优选实施例的描述中,本发明的这些和其他方面和特征将变得清楚,在附图中:
图1是示意图,用于示出根据本发明的第一实施例、在半导体器件制造工艺中使用的等离子加工装置;
图2是示意图,用于示出本发明的第一实施例中在半导体器件制造工艺中使用的激光加工装置;
图3是流程图,示出了第一实施例中半导体器件制造工艺的步骤;
图4A是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片上形成有半导体器件;
图4B是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片具有在保护片贴覆工艺(protective sheet applicationprocess)中被贴覆的保护片;
图4C是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片经历抛光工艺;
图4D是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片经历破坏层去除工艺;
图5A是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片具有在掩膜层形成工艺中形成的掩膜层;
图5B是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片具有在掩膜层局部去除工艺中形成的分割线掩膜去除部和不良标记掩膜去除部;
图5C是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片在等离子分割工艺中经历蚀刻;
图5D是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片被分割成为各个分开的半导体器件;
图5E是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片在掩膜层去除工艺中使掩膜去除;
图5F是示意性说明图,用于说明图3中的流程图中的每一个过程,其中,半导体晶片具有贴覆于其上的芯片接合片(die bonding sheet);
图6是示意性透视图,示出了其上形成有掩膜图案的半导体晶片;
图7是示意性透视图,示出了在等离子分割之后掩膜被去除的半导体晶片;
图8A是示意性说明图,用于说明根据本发明第二实施例的半导体器件制造工艺的一部分,其中,半导体晶片具有在掩膜层形成工艺中形成的掩膜层;
图8B是示意性说明图,用于说明根据本发明第二实施例的半导体器件制造工艺的一部分,其中,半导体晶片在掩膜层局部去除工艺中局部去除了掩膜层;
图8C是示意性说明图,用于说明根据本发明第二实施例的半导体器件制造工艺的一部分,其中,半导体晶片在等离子分割工艺中经历蚀刻;
图8D是示意性说明图,用于说明根据本发明第二实施例的半导体器件制造工艺的一部分,其中,半导体晶片被分割成为各个分开的半导体器件;
图8E是示意性说明图,用于说明根据本发明第二实施例的半导体器件制造工艺的一部分,其中,半导体晶片在掩膜层去除工艺中使掩膜去除;
图8F是示意性说明图,用于说明根据本发明第二实施例的半导体器件制造工艺的一部分,其中,半导体晶片具有贴覆于其上的芯片接合片;
图9是示意性透视图,用于示出第二实施例中其上形成有掩膜图案的半导体晶片;以及
图10是示意性透视图,用于示出第二实施例中在等离子分割之后掩膜被去除的半导体晶片。
具体实施方式
在对本发明进行描述之前,应该指出的是,在附图中自始至终相似的部分用相似的附图标记来表示。
在下文中,将参照附图详细描述本发明的实施例。
为了描述根据本发明第一实施例的半导体晶片分割方法和半导体器件制造方法,首先将描述在该分割方法和该制造方法中使用的装置的结构。
图1显示示意图,它示意性地示出等离子加工装置101的结构,等离子加工装置101作为用于实现第一实施例中的半导体晶片分割方法的半导体晶片分割装置的示例。等离子加工装置101对其上形成有多个半导体器件的半导体晶片实施等离子蚀刻,以进行半导体晶片的分割(等离子分割)使其分割成为各个分开的半导体器件。首先,将在下文中参照图1描述等离子加工装置101的概要结构。
如图1中所示,等离子加工装置101具有真空室11,真空室11包括封闭空间的加工室12,其用于对半导体晶片1实施等离子加工。在真空室11内,下电极13和上电极14平行地布置成彼此面对。此外,在图中观察,下电极13的顶面上形成有安装面13a,几乎呈圆盘形的半导体晶片1可被安装在安装面13a上,并且,半导体晶片1以其整个外周被绝缘环18包围的状态被安装在安装面13a上。此外,安装面13a具有通过真空吸力或静电吸力以可释放方式吸住和保持被安装的半导体晶片1的功能。下电极13通过绝缘体12a布置在加工室12内,其中,下电极13和加工室12通过绝缘体12a而电绝缘。
此外,在上电极14中,供气孔14a形成为穿过上电极14的内部,其中供气孔14a是向形成在上电极14和下电极13之间的空间(放电空间)内供应等离子体产生气体的通道。此外,形成为连接到真空室11外部的上电极14中的供气孔14a的一端连接至设置在真空室11外的等离子体产生气体供应单元17,这使得能够通过供气孔14a从等离子体产生气体供应单元17供应例如氟化等离子体产生气体到加工室12。应该指出的是,在延伸于等离子体产生气体供应单元17与供气孔14a的所述一端之间的供气通道的某中间点(midpoint)处设置有流量调节阀16,流量调节阀16作为气体流率调节部的示例,其用于将供气流率调节至理想的流率。而且,从图中观察,多孔板15安置于上电极14的下表面上,这使得能够将通过供气孔14a供应的等离子体产生气体以这样的方式被供应到加工室12内:即使得等离子体产生气体通过多孔板15均匀地喷射至安装在下电极13的安装面13a上的半导体晶片1。
此外,等离子加工装置101具有排气泵19,排气泵19作为抽空装置的示例,其用于通过抽空加工室12而将加工室12内的压力降低至理想压力(如,将加工室12抽成真空)。此外,RF电源单元20电连接至下电极13,这使得能够由RF电源单元20向下电极13加高频电压。
在这种结构的等离子加工装置101中,在半导体晶片1安装在下电极13的安装面13a上且真空室11被封闭之后,加工室12被排气泵19抽空并抽成真空,且通过驱动RF电源单元20,高频电压被加到下电极13上,同时,规定量的等离子体产生气体从等离子体产生气体供应单元17供应至加工室12,由此,氟化等离子体产生在上电极14和下电极13之间的放电空间之间。通过将这样产生的等离子体辐照至半导体晶片1的表面,能够实施对辐照表面的蚀刻(即等离子蚀刻)。应该指出的是,等离子加工装置101具有冷却单元21,冷却单元21用于通过在下电极13内循环冷却剂(coolant)来冷却通过安装面13a安装在下电极13的安装面13a上的半导体晶片1。因此,冷却单元21的存在使得能够防止半导体晶片1的温度由于等离子加工期间所产生的热量而升高到规定温度以外。
现在给出对激光加工装置102结构的描述,激光加工装置102作为半导体晶片分割掩膜形成装置的示例,其中,参照图2中的示意性框图,在由这种等离子加工装置101进行等离子分割期间,沿着各个半导体器件的分割位置以激光束处理放置在半导体晶片1表面上的掩膜层以形成分割线。
如图2中所示,激光加工装置102具有晶片保持单元40(晶片保持设备),晶片保持单元40用于以可释放的方式保持其上形成有掩膜层5的半导体晶片1,半导体晶片1呈被暴露的状态。配备有激光辐照单元39和摄像机(camera)38的移动板移动头37设置在晶片保持单元40上,并且用于相对晶片保持单元40移动移动板移动头37的另一移动装置(设备)35沿着半导体晶片1的表面设置,半导体晶片1处于被晶片保持单元40保持的状态。因此,移动移动板移动头37的移动装置35允许附连至移动板移动头37的激光辐照单元39和摄像机38相对晶片保持单元40移动。此外,激光辐照单元39能够将激光产生单元36所产生的激光束辐照至布置在下面的半导体晶片1。应该指出的是,在第一实施例中,激光辐照装置(设备)包括激光辐照单元39和激光产生单元36。
摄像机38是红外摄像机,它用于通过红外光拾取布置在下面的半导体晶片1的图像。在这种情况下,在半导体晶片1的电路形成面上的电路图案或区分标记的图像可穿过掩膜层5被拾取。然后,图像拾取结果被输入到识别部分34,识别部分34包括在作为控制设备示例的激光加工控制单元30内,此处,进行识别处理以检测半导体晶片1的位置和电路图案布置。
此外,激光加工控制单元30包括:控制部分33,控制部分33用于控制激光产生单元36的激光产生操作、移动装置35的移动操作和识别部分34的识别处理;操作/输入部分31,操作/输入部分31用于对控制部分33的控制进行操作和下达指令;以及工作数据存储部分32,工作数据存储部分32用于存储控制操作期间控制部分33所参考的数据。工作数据存储部分32存储:关于半导体晶片1上各个半导体器件的分割位置(分割线或划分线)的数据;和关于形成在分割位置处的分割线宽度的数据(分割宽度),也就是沿着分割位置被去除的掩膜层的去除宽度。写入工作数据存储部分32的数据可被操作/输入部分31执行。
当半导体晶片1的激光加工在具有这种结构的激光加工装置102中执行的时候,控制部分33根据识别部分34所检测到的半导体晶片1的实际位置数据和存储在工作数据存储部分32中的关于分割位置的数据来控制移动装置35。通过这样做,移动装置35使得能够沿着在半导体晶片1的顶面上的分割位置来移动激光辐照单元39。而且,通过根据关于分割线宽度的数据来控制激光产生单元36的控制部分33,能够从激光辐照单元39辐照激光束,该激光束具有适当的输出来以对应于分割线宽度的去除宽度去除掩膜层5。通过执行这种激光加工,能够形成掩膜图案,其中,在半导体晶片1的表面上的掩膜层5中,只有对应于将半导体器件相互分开的分割线的部分被去除。
现在给出对各个半导体器件的一系列制造过程的描述,其中包括了使用这种结构的激光加工装置102和等离子加工装置101进行的半导体晶片1的分割。为了描述,图3示出了流程图,该流程图示出了半导体器件的制造过程中的步骤,并且,图4A、4B、4C、4D、5A、5B、5C、5D、5E和5F进一步示出了示意性说明图,用于说明制造过程的步骤。
首先,在图3的流程图中的步骤S1中,对半导体晶片1的第一表面、即电路形成面1a实施如薄膜形成、曝光(exposure)和蚀刻之类的加工,从而形成多个电路形成部2,多个电路形成部2成为了半导体器件,如图4A中所示(半导体器件形成工艺)。而且,在每一个电路形成部2中,由可导电材料形成了多个外部连接电极3,所述多个外部连接电极3呈从电路形成面1a暴露的状态。
接着,为了确定其上形成有各个电路形成部2和外部连接电极3的半导体晶片1在其形成状态下是否具有任何缺陷部,各个电路形成部2和外部连接电极3的形成状态被检验(半导体器件检验工艺,步骤S2)。在该检验过程中,主要是检验电路形成部2和外部连接电极3在其电学特性方面是否具有任何缺陷。根据检验的结果,按照每一个电路形成部2进行质量检查,并且,对于那些确定为有缺陷的电路形成部2,它们对于半导体晶片1的位置信息被形成并存储。这种位置信息可被存储在包括在进行检验的检验装置内的存储设备中,或者可被存储在包括在管理半导体器件整个制造过程的管理系统内的存储设备中,等等。存储构造的类型可呈多种形式,只要位置信息以可在后续工艺中被访问的状态存储即可。而且,不仅对于那些被确定为有缺陷的电路形成部2的位置信息的情况创建并保持位置信息,对于那些相反被确定为合格的电路形成部2的位置信息的情况,也可创建并保持位置信息,从而,合格的电路形成部2可与缺陷电路形成部2区分开。
接着,如图4B中所示,保护片(protective sheet)4通过粘合剂被贴覆到电路形成面1a上,以便防止完成检验工艺后的半导体晶片1的电路形成面1a在此后的各项加工期间被损坏(保护片贴覆工艺,步骤S3)。应该指出的是,所使用的保护片4形成为与半导体晶片1的外形几乎相同的形状,以便覆盖整个电路形成面1a,并不从半导体晶片1的端部向外突出。通过使用呈这种形状的保护片4,能够防止发生以下这样的损坏:即在后续工艺、如等离子加工期间,从半导体晶片1突出的保护片4被等离子体燃烧。
接着,在图3中的步骤S41中,进行用于减薄半导体晶片1厚度的抛光工艺。更具体地说,如图4C中所示,从图中观察,在半导体晶片1的电路形成面1a在下侧的情况下,半导体晶片1通过保护片4被放置在保持工作台42上,并且该放置位置被保持。在这种状态下,使用磨轮(grindingwheel)41抛光加工目标面1b(在后续工艺中其上放置掩膜的第二表面或掩膜放置侧表面),加工目标面1b为在半导体晶片1的电路形成面1a相对侧的表面。从图中观察,在磨轮41的底面上固定有磨石,该磨石沿着半导体晶片1的加工目标面1b以与该表面接触的状态转动,从而进行对加工目标面1b的抛光。在第一实施例中,通过这种抛光处理,半导体晶片1被减薄,从而具有大约100μm或更小、如50μm的厚度。
在经历抛光工艺的半导体晶片1的加工目标面1b的表面附近,形成有保留有应力的破坏层,该应力是通过用磨轮41进行抛光而赋予的。这种留在形成了的半导体器件上的破坏层令半导体器件的耐性(resistance)降级,并导致其质量的劣化。为了防止这种质量劣化,形成在半导体晶片1的加工目标面1b上的破坏层如图4D中所示被去除(破坏层去除工艺,步骤S42)。例如,如图4D中所示,令蚀刻溶液(硫酸、硝酸、磷酸、氟化酸(fluorinated acid)等)51与形成在半导体晶片1的加工目标面1b上的破坏层接触,以便通过化学反应腐蚀破坏层来去除破坏层(湿蚀刻处理)。应该指出的是,可以不通过使用湿蚀刻处理作为破坏层的去除加工,而可以通过对加工目标面1b实施等离子蚀刻来去除破坏层(等离子蚀刻工艺),或者,通过在加工目标面1b上进行抛光加工来去除破坏层。此外,结合步骤S41中的抛光工艺和步骤S42中的破坏层去除工艺的工艺构成了步骤S4中的减薄工艺。
在实施了这种减薄工艺之后,如图5中所示,掩膜层5形成在半导体晶片1的加工目标面1b上(掩膜层形成工艺,步骤S51)。掩膜层5用于形成掩膜图案,该掩膜图案在后述的等离子分割工艺中使用,掩膜图案由如铝和树脂这样的材料形成,这种材料对使用氟化气体产生的等离子体具有耐受性。
在使用铝的情况下,使用了通过沉积在加工目标面1b上形成铝薄膜的方法和贴覆(apply)箔状铝薄膜的方法。在使用树脂的情况下,可使用贴覆形成为膜状的树脂的方法和通过旋转涂敷方法以液态树脂涂敷加工目标面1b的方法等。
接着,如图5B中所示,通过激光加工对掩膜层5进行局部去除(掩膜层局部去除工艺,步骤S52)。更具体地说,在图2中所示的激光加工装置102中,在加工目标面1b上形成有掩膜层5的半导体晶片1通过贴覆至电路形成面1a的保护片4而被放置在晶片保持单元40上,并且该放置位置被保持。之后,在摄像机38沿着半导体晶片1的表面被移动装置35移动的时候,获取半导体晶片1的电路图案的图像。通过在识别部分34中对所获取的图像进行识别处理,半导体晶片1的实际位置被识别。控制部分33根据识别处理的结果和存储在工作数据存储部分32中的、关于分割位置的位置数据(分割线的位置)控制移动装置35,并沿着半导体晶片1的分割位置移动激光辐照单元39。在移动激光辐照单元39的时候,控制部分33根据关于分割线宽度的数据来控制激光产生单元36,并辐照激光束,该激光束具有适当的输出来以对应于上述宽度的去除宽度去除掩膜层5。利用激光束39a的这种辐照,如图5B中所示,分割掩膜去除部5a形成在各个半导体器件的分割位置处,在分割掩膜去除部5a处,掩膜层5被局部地去除。
在激光加工装置102的工作数据存储部分32中,根据之前进行的半导体器件检验工艺(步骤S2)的检验结果而创建的缺陷电路形成部2的位置信息,即缺陷半导体器件的位置信息,通过操作/输入部分31被输入。这种对位置信息的输入可通过无线通信装置、有线通信装置或存储介质来进行。在沿着分割位置对掩膜层5进行去除加工期间,控制部分33根据保持在工作数据存储部分32内的、缺陷半导体器件的位置信息控制移动装置35、激光产生单元36和激光辐照单元39,以便向放置在缺陷半导体器件的加工目标面1b上的掩膜层5辐照激光束39a,由此,掩膜层5被局部地去除,从而暴露缺陷半导体器件的加工目标面1b的一部分。
更具体地说,在图5B中所示的半导体晶片1中,如果从图中观察位于左端上的半导体器件为缺陷半导体器件,则掩膜层5被局部去除、以便以几乎呈圆形的形状来暴露缺陷半导体器件的加工目标面1b几乎在中央的区域。以这种方式被局部去除的掩膜层5的一部分为不良标记掩膜去除部5b,在随后的等离子分割工艺中,其上形成有不良标记(缺陷半导体器件区分标记)。在多个缺陷半导体器件存在于半导体晶片1上的情况下,对掩膜层5执行局部去除,以便局部地暴露所有缺陷半导体器件的表面。
至于被确定为不是缺陷的而是合格的半导体器件,没有执行对掩膜层5的局部去除。在对应于分割掩膜去除部5a和不良标记掩膜去除部5b的部分被去除之后掩膜层5中余留的部分构成了掩膜5c,并且,掩膜5c的部分(表面)是在稍后执行的等离子分割期间没有被实施蚀刻的部分。
此外,在半导体器件检验工艺中,对半导体器件(电路形成部2)的检验从电路形成面1a侧进行,而在激光加工装置102中,设置在半导体晶片1的加工目标面1b侧的掩膜层5被加工。因此,在检验工艺期间创建和获取的缺陷半导体器件的位置信息在激光加工中作为其中半导体晶片1的顶面和底面颠倒的信息被处理。此外,这种缺陷半导体器件的位置信息和分割线数据可被结合以构成用于形成掩膜图案的掩膜数据。
因此,通过进行包括步骤S51中的掩膜层形成工艺和步骤S52中的掩膜层局部去除工艺的组合的掩膜图案形成工艺(S5),例如形成了如图6中的半导体晶片1的示意性透视图中所示的掩膜图案5d。这种掩膜图案5d包括分割线掩膜去除部5a、不良标记掩膜去除部5b和掩膜5c,并且,在图6中所示的半导体晶片1的情况下,存在3个缺陷半导体器件。尽管对图6中在半导体晶片1的外周部内没有半导体器件的部分上的掩膜层5也被去除的情况给出了描述,但本实施例并不仅限于这种情况,并因而也适用于例如在该部分上的掩膜层5不被去除的情况。
接着,通过在其上形成有掩膜图案5d的半导体晶片1上进行等离子蚀刻,对半导体晶片1进行分割使其成为各个分开的半导体器件(等离子分割工艺,步骤S6)。
更具体地说,在图1中所示的等离子加工装置101中,半导体晶片1通过保护片4被放置在下电极13的放置面13a上,其中,其上形成有掩膜图案5d的加工目标面1b为顶面。然后,真空室11被封闭,且排气泵19被驱动以将加工室12抽成真空(例如,至大约100Pa),同时,通过供气孔14a和多孔板15从等离子体产生气体供应单元17向加工室12的内部以由流量调节阀16调节的流率供应气体。在这种状态下,高频电压从RF电源单元20加到下电极13上,从而在上电极14和下电极13之间的放电空间内产生等离子体。
如图5C中所示,放电空间内所产生的等离子体61被辐照至形成在半导体晶片1的加工目标面1b上的掩膜图案5d,其中,半导体晶片1处于被放置在下电极13的放置面13a上的状态。利用等离子体61的这种辐照,通过等离子体61辐照加工目标面1b中对应于分割掩膜去除部5a和不良标记掩膜去除部5b的表面,其中,上述表面是其上没有形成掩膜5c的暴露表面。通过等离子体的这种辐照,加工目标面1b的暴露表面受到蚀刻。
通过对半导体晶片1的加工目标面1b的暴露表面实施等离子蚀刻,半导体晶片1中对应于暴露表面的部分的厚度被减薄,并且,这些部分最终被去除。通过这样做,如图5D中所示,半导体晶片1沿着分割线1c被分割成为各个分开的半导体器件1d,并且,几乎为圆形的通孔作为不良标记1e沿着不良标记掩膜去除部5b形成在缺陷半导体器件1f的中央区域内。
此后,如图5E中所示,通过实施例如灰化来去除留在分割完毕的半导体器件1d和缺陷半导体器件1f的加工目标面1b上的掩膜5c(掩膜层去除工艺,步骤S7)。图7示出了经历了掩膜层去除工艺的半导体晶片1的示意性透视图。如图7中所示,各个半导体器件1d和缺陷半导体器件1f被分成各片,并且,在每一个缺陷半导体器件1f的中央区域内,不良标记1e形成为几乎呈圆形的通孔。
此后,如图5F中所示,粘合片(芯片接合片(die bonding sheet))6被贴覆至半导体晶片1的加工目标面1b(芯片接合片贴覆工艺,步骤S8),并且,保护半导体晶片1的电路形成面1a的保护片4被去除。此处,粘合片6的尺寸大于半导体晶片1,并通过未示出的晶片环(夹具)固定至半导体晶片1的周围。保持晶片环允许对半导体晶片1进行操纵。通过这样做,从而完成了半导体器件的制造工艺。
因而,处于附着至粘合片6的状态下的半导体器件1d的每一个电路形成面1a例如被吸嘴吸住并保持,并且,在这种状态下,吸嘴被升高以便被吸住和保持的半导体器件1d可以从粘合片6移开并被拾取。在由吸嘴进行的这种吸持和拾取期间,由图像拾取装置获取半导体器件1d的电路形成面1a的图像,并且,该图像经历识别处理,由此,这些将被拾取的半导体器件1d被鉴别。如图5F中所示,由于缺陷半导体器件1f具有作为不良标记1e形成的圆形通孔,故在其电路形成面1a上的光反射大大不同于其他半导体器件1d的电路形成面1a,这使得能够在上述识别处理期间清楚地区分缺陷半导体器件1f与其他半导体器件1d。因此,能够在半导体器件1d的拾取期间安全地防止缺陷半导体器件1f被错误地拾取。
此外,吸嘴对半导体器件1d的吸住和保持是通过吸住和保持电路形成面1a的几乎在中央的区域来实现的,并且,由于缺陷半导体器件1f具有作为不良标记1e形成的几乎呈圆形的通孔,故也可以在结构上防止对缺陷半导体器件的电路形成面1a的吸住和保持。
此外,形成在这种缺陷半导体器件1f上的不良标记1e允许操作者通过视力清楚地识别,从而使得能够清楚地区分缺陷半导体器件1f与其他半导体器件1d。
根据半导体器件(或缺陷半导体器件)的尺寸(平面尺寸)来确定形成在这种缺陷半导体器件1f上的不良标记1e的尺寸(即,不良标记掩膜去除部5b的尺寸),并且优选例如在半导体器件的尺寸的大约10%至40%的尺寸范围内确定。特别是,在从被分割并在芯片接合装置等中以粘合片6覆盖的半导体晶片1吸住并保持半导体器件1d的时候,不良标记1e的尺寸优选不小于使得可视识别装置(visible recognition apparatus)能够确实识别出在一定的半导体器件1d上是否形成有不良标记1e的尺寸。
应理解的是,不良标记1e并不仅限于如上所述形成为通孔的那些。例如,取代半导体晶片1中对应于不良标记掩膜去除部5b中暴露表面的部分被完全去除的情况,可通过去除其中一部分,如它的大约一半深度来形成不良标记。但是,在进行“部分去除”的情况下,所形成的不良标记需要具有可识别的尺寸。因此,在本说明书中,对不良标记掩膜去除部中的暴露部的“去除”此处不仅仅表示“完全”去除的情况,还表示“局部”去除的情况。
此外,通过使用与分割掩膜去除部5a一起形成的不良标记掩膜去除部5b进行等离子分割,来实现用于清楚区分这种缺陷半导体器件1f与其他半导体器件1d的不良标记1e的形成,其中,分割掩膜去除部5a在掩膜图案形成工艺中限定分割线。因此,无需额外的新工艺来形成这种不良标记1e,因而能够高效地形成不良标记1e。
而且,不良标记1e并没有像传统的不良标记那样形成为使用墨水和抗蚀层(resist layer)的突起部,而是形成为几乎呈圆形的通孔,并且,由于不良标记1e的形成在半导体晶片1的减薄加工执行之后进行,故可确实防止因减薄加工而导致在半导体晶片1的表面上形成凹陷部等,从而允许制造高质量的半导体器件。应该指出的是,由于形成在各个半导体器件的电路形成面1a上的各个外部连接电极3的尺寸和突起高度充分小于(如,大约1/5至1/10倍)用墨水和抗蚀层形成的传统不良标记的突起部的尺寸和突起高度,故由这些外部连接电极3的形成而导致的电路形成面1a的突出(extrusion)或凹入(indention)可被贴覆至电路形成面1a的保护片4充分地吸收,且在减薄加工期间不会产生影响。
此外,通过在缺陷半导体器件1f的加工目标面1b的中央区域内将不良标记掩膜去除部5b形成为几乎呈圆形的通孔,可在缺陷半导体器件1f和相邻的半导体器件1d之间形成分割掩膜去除部5a。因而,通过在不管分割掩膜去除部5a的形状而将分割掩膜去除部5a形成在半导体晶片1上所有相邻半导体器件之间的状态下实施等离子蚀刻,可以将蚀刻状态保持为几乎一致。因此,等离子分割可在一致的条件下进行,而不管相邻的半导体器件是否是缺陷半导体器件,这使得能够制造高质量的半导体器件。
应该指出的是,本发明并不仅限于该实施例,而可以适用于其他多种方面。例如,图8A、8B、8C、8D、8E和8F示出了示意性说明图,其用于示出根据本发明的第二实施例的半导体器件制造方法中的部分步骤。第二实施例中的半导体器件制造方法以与图3中流程图中的那些步骤类似的步骤来进行,其中,图3示出了第一实施例中的制造方法中的步骤,第二实施例中的半导体器件制造方法与第一实施例的不同之处在于,没有包括不良标记的形成,并且在等离子蚀刻期间通过蚀刻将缺陷半导体器件本身去除。在下文中给出关于该不同之处的描述。
首先,如图8A中所示,在实施减薄加工和对破坏层进行去除之后,掩膜层5形成在半导体晶片1的加工目标面1b上。此后,在激光加工装置102中,用激光束39a对已形成的掩膜层5进行加工,以沿着分割位置(分割线的位置)形成分割掩膜去除部5a。在这种情况下,根据缺陷半导体器件的位置信息,用激光束39a进行加工以便完全去除放置在缺陷半导体器件的加工目标面1b上的掩膜层5。更具体地说,如图8B中所示,如果根据缺陷半导体器件的位置信息确定从图中观察布置在左端上的电路形成部2是有缺陷的,则通过激光束39a的辐照去除布置在缺陷半导体器件的整个加工目标面1b上的掩膜层5,并且其整个表面被置于被暴露的状态下。此处,图9示出了通过这种掩膜层5的局部去除而在其上形成掩膜图案5d的半导体晶片1的示意性透视图。在图9中,用附图标记P1表示的部分对应于去除了掩膜层5的缺陷半导体器件,并且,在该半导体晶片1上存在3个缺陷半导体器件。
然后,如图8C中所示,在等离子加工装置101中对其上形成有掩膜图案5d的半导体晶片1实施等离子蚀刻。通过这样做,其上形成有分割掩膜去除部5a的加工目标面1b和缺陷半导体器件的加工目标面1b被用等离子体61辐照,并受到蚀刻。因此,如图8D中所示,半导体晶片1被分割成为各个分开的半导体器件1d,并且,缺陷半导体器件本身被去除和消除。
此后,如图8F中所示进行掩膜去除工艺,并且,进一步如图8中所示进行芯片接合片贴覆工艺,由此完成了半导体器件的制造工艺。
图10示出了从加工目标面1b侧观察、其上去除了缺陷半导体器件且被分割成为各个分开的半导体器件1d的半导体晶片1的示意性透视图。图10表明,在半导体晶片1上,在用附图标记P2表示的3个位置处去除(消除)了半导体器件1d。
在这种半导体晶片1上,缺陷半导体器件被完全去除和消除,因而如图8F中所示,在最后制造阶段中的各个半导体器件1d并不包括缺陷半导体器件本身。因此,在此后进行的对半导体器件1d的拾取期间,能够完全防止错误地拾取缺陷半导体器件。
尽管在每一个实施例中,已经对根据在半导体器件检验工艺中创建和获得的缺陷半导体器件的位置信息用激光束对形成在半导体晶片1上的掩膜层5进行加工的情况作出了描述,但是本发明并不仅限于这种情况。
取代这种情况,构成根据缺陷半导体器件的位置信息提前创建的掩膜图案的掩膜可被放置在半导体晶片1的加工目标面1b上,以便局部或完全暴露缺陷半导体器件的表面。
此外,在半导体器件制造工艺中的检验工艺与掩膜形成工艺随后的工艺分开进行的情况下,结合缺陷半导体器件的位置信息与分割线信息而创建的掩膜数据可被输入激光加工装置102、以便根据掩膜数据加工掩膜层5。
更具体地说,当用于等离子分割的掩膜图案被放置成(局部地或完全地)暴露缺陷半导体器件的表面,则不良标记可形成在缺陷半导体器件上,或者缺陷半导体器件本身可被消除,并且,该方法因而可采取多种形式。
而且,不良标记掩膜去除部5b并不仅限于像第一实施例中所示的那样、形成为几乎呈圆形通孔的那些,而是可以包括形成为例如多边形或椭圆形通孔的那些。而且,对于一个缺陷半导体器件1f,可形成多个不良标记掩膜去除部5b。而且,在缺陷半导体器件1f布置在图6中的半导体晶片1的最外部上的情况下,可以不在缺陷半导体器件1f的几乎中央的区域形成不良标记掩膜去除部,不良标记掩膜去除部可形成为排除没有半导体器件1d相邻布置的周端侧。在这种情况下,不良标记掩膜去除部5b可仍然形成在相邻的半导体器件1d之间以保持蚀刻的均匀性。
应该指出的是,通过适当地结合前述多个实施例中的任意实施例,可产生它们所具有的效果。
尽管已经参照附图结合本发明的优选实施例充分地描述了本发明,然而,应该指出的是,对于本领域技术人员而言,多种变化和修改是显而易见的。除非这样的变化和修改脱离了本发明的保护范围,否则应被理解为包括在本发明的保护范围以内,本发明的保护范围由所附权利要求限定。
2004年8月2日申请的日本专利申请No.2004-225104的公开内容,包括说明书、附图和权利要求,在此处完全并入供参考。
Claims (22)
1.一种半导体器件的制造方法,包括:
在其中形成有多个半导体器件的半导体晶片的掩膜放置侧表面上放置掩膜,同时限定分割线以便将所述半导体晶片分割成为各个分开的半导体器件,并在各个半导体器件中的缺陷半导体器件上局部暴露出所述掩膜放置侧表面;以及
通过对所述半导体晶片的掩膜放置侧表面实施等离子蚀刻,沿着所限定的分割线将所述半导体晶片分割成为各个半导体器件,并将缺陷半导体器件的暴露部去除,以便形成去除部作为用于缺陷半导体器件的区分标记,从而制造出区别于缺陷半导体器件的、分开的各个半导体器件。
2.如权利要求1所述的半导体器件的制造方法,其中,根据所述半导体晶片中缺陷半导体器件的位置信息,所述掩膜被放置成局部暴露出缺陷半导体器件的表面。
3.如权利要求1所述的半导体器件的制造方法,进一步包括:
在放置所述掩膜之前,获取所述半导体晶片中缺陷半导体器件的位置信息,其中
根据所获得的缺陷半导体器件位置信息来放置所述掩膜。
4.如权利要求2所述的半导体器件的制造方法,其中,通过利用在所述半导体晶片中各个半导体器件上进行的检验的结果,来形成所述缺陷半导体器件的位置信息。
5.如权利要求1所述的半导体器件的制造方法,其中,在所述掩膜的放置步骤中,
所述掩膜被放置成覆盖所述半导体晶片的整个掩膜放置侧表面,并且,然后
按照所述半导体晶片上分割线的相应位置,部分掩膜被去除,以便局部地暴露所述半导体晶片的表面、以限定所述分割线,并且,缺陷半导体器件上的掩膜的一部分被去除,以便局部地暴露出缺陷半导体器件的表面。
6.如权利要求5所述的半导体器件的制造方法,其中,通过向所述半导体晶片的掩膜辐照激光束,同时沿着所述半导体晶片的表面相对地移动所述激光束,而去除所述掩膜。
7.如权利要求6所述的半导体器件的制造方法,其中,根据预置的掩膜数据相对地移动所述激光束。
8.如权利要求6所述的半导体器件的制造方法,其中,根据所述半导体晶片中分割线的位置信息和缺陷半导体器件的位置信息,相对地移动所述激光束。
9.如权利要求1所述的半导体器件的制造方法,其中,所述掩膜被放置成暴露出大致呈圆形的、所述缺陷半导体器件表面的大致中央的区域。
10.如权利要求1所述的半导体器件的制造方法,进一步包括:
在对所述半导体进行分割和去除所述暴露部之后,从所述半导体晶片的掩膜放置侧表面去除相应的掩膜。
11.如权利要求4所述的半导体器件的制造方法,其中
在各个半导体器件的检验之后,对所述半导体晶片进行减薄,并且,然后
所述掩膜被放置在减薄后的半导体晶片上。
12.一种半导体器件的制造方法,包括:
在其中形成有多个半导体器件的半导体晶片的掩膜放置侧表面上放置掩膜,同时限定分割线以便将所述半导体晶片分割成为各个分开的半导体器件,并在各个半导体器件中的缺陷半导体器件上完全暴露出所述掩膜放置侧表面;以及
通过对所述半导体晶片的掩膜放置侧表面实施等离子蚀刻,沿着所限定的分割线将所述半导体晶片分割成为各个半导体器件,并将缺陷半导体器件完全地去除,从而制造出分开的各个半导体器件。
13.如权利要求12所述的半导体器件的制造方法,其中,根据所述半导体晶片中缺陷半导体器件的位置信息,所述掩膜被放置成完全暴露出缺陷半导体器件的表面。
14.如权利要求12所述的半导体器件的制造方法,进一步包括:
在放置所述掩膜之前,获取所述半导体晶片中缺陷半导体器件的位置信息,其中
根据所获得的缺陷半导体器件的位置信息来放置所述掩膜。
15.如权利要求13所述的半导体器件的制造方法,其中,通过利用在所述半导体晶片中各个半导体器件上进行的检验的结果,来形成所述缺陷半导体器件的位置信息。
16.如权利要求12所述的半导体器件的制造方法,其中,在所述掩膜的放置步骤中,
所述掩膜被放置成覆盖所述半导体晶片的整个掩膜放置侧表面,并且,然后
按照所述半导体晶片上分割线的相应位置,部分掩膜被去除,以便局部地暴露所述半导体晶片的表面、以限定所述分割线,并且,缺陷半导体器件上的整个掩膜被去除,以便完全地暴露出缺陷半导体器件的表面。
17.如权利要求16所述的半导体器件的制造方法,其中,通过向所述半导体晶片的掩膜辐照激光束,同时沿着所述半导体晶片的表面相对地移动所述激光束,而去除所述掩膜。
18.如权利要求17所述的半导体器件的制造方法,其中,根据预置的掩膜数据相对地移动所述激光束。
19.如权利要求17所述的半导体器件的制造方法,其中,根据所述半导体晶片中分割线的位置信息和缺陷半导体器件的位置信息,相对地移动所述激光束。
20.如权利要求12所述的半导体器件的制造方法,进一步包括:
在对所述半导体晶片进行分割和去除所述暴露部之后,从所述半导体晶片的掩膜放置侧表面去除相应的掩膜。
21.如权利要求15所述的半导体器件的制造方法,其中
在各个半导体器件的检验之后,对所述半导体晶片进行减薄,并且,然后
所述掩膜被放置在减薄后的半导体晶片上。
22.一种半导体晶片分割掩膜的形成装置,所述半导体晶片分割掩膜用于限定分割线,以便通过等离子蚀刻加工、局部地去除放置成覆盖半导体晶片的整个掩膜放置侧表面的掩膜,而将其中形成有多个半导体器件的半导体晶片分割成为各个分开的半导体器件,所述半导体晶片分割掩膜的形成装置包括:
用于保持所述半导体晶片的晶片保持设备;
激光辐照设备,所述激光辐照设备用于向由所述晶片保持设备所保持的所述半导体晶片上的掩膜辐照激光束,以便去除所述掩膜中被辐照的部分;
移动设备,所述移动设备用于在沿着所述半导体晶片表面的方向上相对移动所述晶片保持设备和所述激光辐照设备;以及
控制设备,所述控制设备具有分割线的位置信息和各个半导体器件中缺陷半导体器件的位置信息,通过根据分割线的位置信息来控制所述激光辐照设备和所述移动设备的操作,所述控制设备可操作以去除所述掩膜中对应于分割线的部分和去除所述掩膜以便局部或完全暴露出缺陷半导体器件的表面,从而形成所述半导体晶片分割掩膜。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004225104A JP4018088B2 (ja) | 2004-08-02 | 2004-08-02 | 半導体ウェハの分割方法及び半導体素子の製造方法 |
JP225104/2004 | 2004-08-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101002315A true CN101002315A (zh) | 2007-07-18 |
CN100576504C CN100576504C (zh) | 2009-12-30 |
Family
ID=35355362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200580025755A Active CN100576504C (zh) | 2004-08-02 | 2005-07-28 | 半导体器件的制造方法以及半导体晶片分割掩膜的形成装置 |
Country Status (9)
Country | Link |
---|---|
US (1) | US7629228B2 (zh) |
EP (1) | EP1782464B1 (zh) |
JP (1) | JP4018088B2 (zh) |
KR (1) | KR101141877B1 (zh) |
CN (1) | CN100576504C (zh) |
AT (1) | ATE553497T1 (zh) |
MY (1) | MY140100A (zh) |
TW (1) | TW200616060A (zh) |
WO (1) | WO2006013910A1 (zh) |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102388438A (zh) * | 2009-04-10 | 2012-03-21 | 松下电器产业株式会社 | 用于处理基板的方法、用于生产半导体芯片的方法和用于生产具有树脂粘结剂层的半导体芯片的方法 |
CN102528290A (zh) * | 2010-11-17 | 2012-07-04 | 株式会社迪思科 | 光器件单元的加工方法 |
CN103155137A (zh) * | 2011-06-15 | 2013-06-12 | 应用材料公司 | 使用具有多重脉冲的脉冲列激光与等离子体体蚀刻的晶圆切割 |
CN103582943A (zh) * | 2011-06-15 | 2014-02-12 | 应用材料公司 | 多步骤和非对称塑形的激光束划线 |
CN103608900A (zh) * | 2011-06-15 | 2014-02-26 | 应用材料公司 | 用于使用激光划线和等离子体蚀刻的器件裁切的原位沉积掩模层 |
CN103650128A (zh) * | 2011-06-15 | 2014-03-19 | 应用材料公司 | 使用可物理性移除的遮罩的激光及等离子体蚀刻晶片切割 |
CN103703545A (zh) * | 2011-06-15 | 2014-04-02 | 应用材料公司 | 使用基板载具的混合激光与等离子体蚀刻晶圆切割 |
CN103703546A (zh) * | 2011-06-15 | 2014-04-02 | 应用材料公司 | 使用具有等离子体蚀刻的混合式电流激光划线制程的晶片切割 |
CN103718287A (zh) * | 2011-07-11 | 2014-04-09 | 应用材料公司 | 使用混合式分裂束激光划线处理及等离子体蚀刻的晶圆切割 |
CN103871974A (zh) * | 2012-12-14 | 2014-06-18 | 英飞凌科技股份有限公司 | 半导体器件及其产生方法 |
CN103909345A (zh) * | 2012-12-28 | 2014-07-09 | 株式会社迪思科 | 晶片的加工方法以及激光加工装置 |
CN104009002A (zh) * | 2013-02-25 | 2014-08-27 | 株式会社迪思科 | 层叠晶片的加工方法 |
CN105717562A (zh) * | 2016-04-22 | 2016-06-29 | 东莞市光志光电有限公司 | 一种新型增光膜规则点伤卷料模切工艺制造与方法 |
US9502294B2 (en) | 2011-02-18 | 2016-11-22 | Applied Materials, Inc. | Method and system for wafer level singulation |
CN103871974B (zh) * | 2012-12-14 | 2016-11-30 | 英飞凌科技股份有限公司 | 半导体器件及其产生方法 |
CN106229262A (zh) * | 2011-06-15 | 2016-12-14 | 应用材料公司 | 用于以激光及等离子体蚀刻切割基板的多层掩模 |
CN107845607A (zh) * | 2011-06-15 | 2018-03-27 | 应用材料公司 | 通过激光与等离子体蚀刻的基板切割所用的水溶性掩模 |
Families Citing this family (163)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7390688B2 (en) * | 2005-02-21 | 2008-06-24 | Casio Computer Co.,Ltd. | Semiconductor device and manufacturing method thereof |
JP2007048958A (ja) * | 2005-08-10 | 2007-02-22 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP4777761B2 (ja) * | 2005-12-02 | 2011-09-21 | 株式会社ディスコ | ウエーハの分割方法 |
JP2007165706A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
JP4851795B2 (ja) * | 2006-01-13 | 2012-01-11 | 株式会社ディスコ | ウエーハの分割装置 |
JP5023614B2 (ja) * | 2006-08-24 | 2012-09-12 | パナソニック株式会社 | 半導体チップの製造方法及び半導体ウエハの処理方法 |
JP4544231B2 (ja) * | 2006-10-06 | 2010-09-15 | パナソニック株式会社 | 半導体チップの製造方法 |
JP4840200B2 (ja) * | 2007-03-09 | 2011-12-21 | パナソニック株式会社 | 半導体チップの製造方法 |
US8859396B2 (en) | 2007-08-07 | 2014-10-14 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US7781310B2 (en) | 2007-08-07 | 2010-08-24 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US8012857B2 (en) * | 2007-08-07 | 2011-09-06 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
US7989319B2 (en) * | 2007-08-07 | 2011-08-02 | Semiconductor Components Industries, Llc | Semiconductor die singulation method |
WO2010138493A1 (en) | 2009-05-28 | 2010-12-02 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
US9276336B2 (en) | 2009-05-28 | 2016-03-01 | Hsio Technologies, Llc | Metalized pad to electrical contact interface |
US9536815B2 (en) | 2009-05-28 | 2017-01-03 | Hsio Technologies, Llc | Semiconductor socket with direct selective metalization |
US9318862B2 (en) | 2009-06-02 | 2016-04-19 | Hsio Technologies, Llc | Method of making an electronic interconnect |
US8912812B2 (en) | 2009-06-02 | 2014-12-16 | Hsio Technologies, Llc | Compliant printed circuit wafer probe diagnostic tool |
US9054097B2 (en) | 2009-06-02 | 2015-06-09 | Hsio Technologies, Llc | Compliant printed circuit area array semiconductor device package |
WO2011002712A1 (en) | 2009-06-29 | 2011-01-06 | Hsio Technologies, Llc | Singulated semiconductor device separable electrical interconnect |
WO2010141298A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Composite polymer-metal electrical contacts |
US9184527B2 (en) | 2009-06-02 | 2015-11-10 | Hsio Technologies, Llc | Electrical connector insulator housing |
US8955216B2 (en) | 2009-06-02 | 2015-02-17 | Hsio Technologies, Llc | Method of making a compliant printed circuit peripheral lead semiconductor package |
WO2010141264A1 (en) | 2009-06-03 | 2010-12-09 | Hsio Technologies, Llc | Compliant wafer level probe assembly |
US9093767B2 (en) | 2009-06-02 | 2015-07-28 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
US9613841B2 (en) | 2009-06-02 | 2017-04-04 | Hsio Technologies, Llc | Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection |
US9196980B2 (en) | 2009-06-02 | 2015-11-24 | Hsio Technologies, Llc | High performance surface mount electrical interconnect with external biased normal force loading |
US8988093B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Bumped semiconductor wafer or die level electrical interconnect |
US8987886B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
WO2010141296A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit semiconductor package |
WO2010141318A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit peripheral lead semiconductor test socket |
US9276339B2 (en) | 2009-06-02 | 2016-03-01 | Hsio Technologies, Llc | Electrical interconnect IC device socket |
US9603249B2 (en) | 2009-06-02 | 2017-03-21 | Hsio Technologies, Llc | Direct metalization of electrical circuit structures |
WO2010141297A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit wafer level semiconductor package |
US9184145B2 (en) | 2009-06-02 | 2015-11-10 | Hsio Technologies, Llc | Semiconductor device package adapter |
WO2010147934A1 (en) * | 2009-06-16 | 2010-12-23 | Hsio Technologies, Llc | Semiconductor die terminal |
US8525346B2 (en) | 2009-06-02 | 2013-09-03 | Hsio Technologies, Llc | Compliant conductive nano-particle electrical interconnect |
US8610265B2 (en) | 2009-06-02 | 2013-12-17 | Hsio Technologies, Llc | Compliant core peripheral lead semiconductor test socket |
US9231328B2 (en) | 2009-06-02 | 2016-01-05 | Hsio Technologies, Llc | Resilient conductive electrical interconnect |
US9232654B2 (en) | 2009-06-02 | 2016-01-05 | Hsio Technologies, Llc | High performance electrical circuit structure |
US9699906B2 (en) | 2009-06-02 | 2017-07-04 | Hsio Technologies, Llc | Hybrid printed circuit assembly with low density main core and embedded high density circuit regions |
US9930775B2 (en) | 2009-06-02 | 2018-03-27 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
WO2012078493A1 (en) | 2010-12-06 | 2012-06-14 | Hsio Technologies, Llc | Electrical interconnect ic device socket |
WO2010141313A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit socket diagnostic tool |
WO2010141295A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed flexible circuit |
US8981568B2 (en) | 2009-06-16 | 2015-03-17 | Hsio Technologies, Llc | Simulated wirebond semiconductor package |
US9320144B2 (en) | 2009-06-17 | 2016-04-19 | Hsio Technologies, Llc | Method of forming a semiconductor socket |
US8981809B2 (en) | 2009-06-29 | 2015-03-17 | Hsio Technologies, Llc | Compliant printed circuit semiconductor tester interface |
US9299664B2 (en) * | 2010-01-18 | 2016-03-29 | Semiconductor Components Industries, Llc | Method of forming an EM protected semiconductor die |
US8384231B2 (en) | 2010-01-18 | 2013-02-26 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
US20110175209A1 (en) * | 2010-01-18 | 2011-07-21 | Seddon Michael J | Method of forming an em protected semiconductor die |
US9165833B2 (en) * | 2010-01-18 | 2015-10-20 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
JP5960389B2 (ja) * | 2010-04-19 | 2016-08-02 | 東京エレクトロン株式会社 | 半導体集積回路チップを分離および搬送する方法 |
US9689897B2 (en) | 2010-06-03 | 2017-06-27 | Hsio Technologies, Llc | Performance enhanced semiconductor socket |
US8758067B2 (en) | 2010-06-03 | 2014-06-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
US10159154B2 (en) | 2010-06-03 | 2018-12-18 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer circuit structure |
US9350093B2 (en) | 2010-06-03 | 2016-05-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
US8642448B2 (en) | 2010-06-22 | 2014-02-04 | Applied Materials, Inc. | Wafer dicing using femtosecond-based laser and plasma etch |
US9343365B2 (en) * | 2011-03-14 | 2016-05-17 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
US8802545B2 (en) | 2011-03-14 | 2014-08-12 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
US9029242B2 (en) | 2011-06-15 | 2015-05-12 | Applied Materials, Inc. | Damage isolation by shaped beam delivery in laser scribing process |
US8759197B2 (en) | 2011-06-15 | 2014-06-24 | Applied Materials, Inc. | Multi-step and asymmetrically shaped laser beam scribing |
US8507363B2 (en) | 2011-06-15 | 2013-08-13 | Applied Materials, Inc. | Laser and plasma etch wafer dicing using water-soluble die attach film |
US8652940B2 (en) | 2012-04-10 | 2014-02-18 | Applied Materials, Inc. | Wafer dicing used hybrid multi-step laser scribing process with plasma etch |
US8748297B2 (en) | 2012-04-20 | 2014-06-10 | Infineon Technologies Ag | Methods of forming semiconductor devices by singulating a substrate by removing a dummy fill material |
US8946057B2 (en) | 2012-04-24 | 2015-02-03 | Applied Materials, Inc. | Laser and plasma etch wafer dicing using UV-curable adhesive film |
US8969177B2 (en) * | 2012-06-29 | 2015-03-03 | Applied Materials, Inc. | Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film |
US9761520B2 (en) | 2012-07-10 | 2017-09-12 | Hsio Technologies, Llc | Method of making an electrical connector having electrodeposited terminals |
US9048309B2 (en) | 2012-07-10 | 2015-06-02 | Applied Materials, Inc. | Uniform masking for wafer dicing using laser and plasma etch |
US8940619B2 (en) | 2012-07-13 | 2015-01-27 | Applied Materials, Inc. | Method of diced wafer transportation |
US8993414B2 (en) | 2012-07-13 | 2015-03-31 | Applied Materials, Inc. | Laser scribing and plasma etch for high die break strength and clean sidewall |
US8845854B2 (en) | 2012-07-13 | 2014-09-30 | Applied Materials, Inc. | Laser, plasma etch, and backside grind process for wafer dicing |
US8859397B2 (en) | 2012-07-13 | 2014-10-14 | Applied Materials, Inc. | Method of coating water soluble mask for laser scribing and plasma etch |
US20140057414A1 (en) * | 2012-08-27 | 2014-02-27 | Aparna Iyer | Mask residue removal for substrate dicing by laser and plasma etch |
US9159574B2 (en) | 2012-08-27 | 2015-10-13 | Applied Materials, Inc. | Method of silicon etch for trench sidewall smoothing |
US9252057B2 (en) | 2012-10-17 | 2016-02-02 | Applied Materials, Inc. | Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application |
US9136173B2 (en) | 2012-11-07 | 2015-09-15 | Semiconductor Components Industries, Llc | Singulation method for semiconductor die having a layer of material along one major surface |
US9484260B2 (en) | 2012-11-07 | 2016-11-01 | Semiconductor Components Industries, Llc | Heated carrier substrate semiconductor die singulation method |
US10211175B2 (en) * | 2012-11-30 | 2019-02-19 | International Business Machines Corporation | Stress-resilient chip structure and dicing process |
US8975162B2 (en) | 2012-12-20 | 2015-03-10 | Applied Materials, Inc. | Wafer dicing from wafer backside |
US9236305B2 (en) | 2013-01-25 | 2016-01-12 | Applied Materials, Inc. | Wafer dicing with etch chamber shield ring for film frame wafer applications |
US8980726B2 (en) * | 2013-01-25 | 2015-03-17 | Applied Materials, Inc. | Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers |
WO2014159464A1 (en) | 2013-03-14 | 2014-10-02 | Applied Materials, Inc. | Multi-layer mask including non-photodefinable laser energy absorbing layer for substrate dicing by laser and plasma etch |
US8883614B1 (en) | 2013-05-22 | 2014-11-11 | Applied Materials, Inc. | Wafer dicing with wide kerf by laser scribing and plasma etching hybrid approach |
US20150011073A1 (en) * | 2013-07-02 | 2015-01-08 | Wei-Sheng Lei | Laser scribing and plasma etch for high die break strength and smooth sidewall |
US10506722B2 (en) | 2013-07-11 | 2019-12-10 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer electrical circuit structure |
US10667410B2 (en) | 2013-07-11 | 2020-05-26 | Hsio Technologies, Llc | Method of making a fusion bonded circuit structure |
US9105710B2 (en) * | 2013-08-30 | 2015-08-11 | Applied Materials, Inc. | Wafer dicing method for improving die packaging quality |
US20150079760A1 (en) * | 2013-09-19 | 2015-03-19 | Wei-Sheng Lei | Alternating masking and laser scribing approach for wafer dicing using laser scribing and plasma etch |
US9224650B2 (en) | 2013-09-19 | 2015-12-29 | Applied Materials, Inc. | Wafer dicing from wafer backside and front side |
US20150087131A1 (en) * | 2013-09-20 | 2015-03-26 | Infineon Technologies Ag | Method for processing a chip |
US9460966B2 (en) * | 2013-10-10 | 2016-10-04 | Applied Materials, Inc. | Method and apparatus for dicing wafers having thick passivation polymer layer |
US9041198B2 (en) * | 2013-10-22 | 2015-05-26 | Applied Materials, Inc. | Maskless hybrid laser scribing and plasma etching wafer dicing process |
US9406564B2 (en) | 2013-11-21 | 2016-08-02 | Infineon Technologies Ag | Singulation through a masking structure surrounding expitaxial regions |
US9312177B2 (en) | 2013-12-06 | 2016-04-12 | Applied Materials, Inc. | Screen print mask for laser scribe and plasma etch wafer dicing process |
US9299614B2 (en) | 2013-12-10 | 2016-03-29 | Applied Materials, Inc. | Method and carrier for dicing a wafer |
US9293304B2 (en) | 2013-12-17 | 2016-03-22 | Applied Materials, Inc. | Plasma thermal shield for heat dissipation in plasma chamber |
US9012305B1 (en) | 2014-01-29 | 2015-04-21 | Applied Materials, Inc. | Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate non-reactive post mask-opening clean |
US9018079B1 (en) | 2014-01-29 | 2015-04-28 | Applied Materials, Inc. | Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate reactive post mask-opening clean |
US9299611B2 (en) | 2014-01-29 | 2016-03-29 | Applied Materials, Inc. | Method of wafer dicing using hybrid laser scribing and plasma etch approach with mask plasma treatment for improved mask etch resistance |
US8927393B1 (en) | 2014-01-29 | 2015-01-06 | Applied Materials, Inc. | Water soluble mask formation by dry film vacuum lamination for laser and plasma dicing |
US8991329B1 (en) | 2014-01-31 | 2015-03-31 | Applied Materials, Inc. | Wafer coating |
US9236284B2 (en) | 2014-01-31 | 2016-01-12 | Applied Materials, Inc. | Cooled tape frame lift and low contact shadow ring for plasma heat isolation |
US9130030B1 (en) | 2014-03-07 | 2015-09-08 | Applied Materials, Inc. | Baking tool for improved wafer coating process |
US20150255349A1 (en) | 2014-03-07 | 2015-09-10 | JAMES Matthew HOLDEN | Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes |
US9418894B2 (en) | 2014-03-21 | 2016-08-16 | Semiconductor Components Industries, Llc | Electronic die singulation method |
US9275902B2 (en) | 2014-03-26 | 2016-03-01 | Applied Materials, Inc. | Dicing processes for thin wafers with bumps on wafer backside |
US9076860B1 (en) * | 2014-04-04 | 2015-07-07 | Applied Materials, Inc. | Residue removal from singulated die sidewall |
US8975163B1 (en) | 2014-04-10 | 2015-03-10 | Applied Materials, Inc. | Laser-dominated laser scribing and plasma etch hybrid wafer dicing |
US8932939B1 (en) | 2014-04-14 | 2015-01-13 | Applied Materials, Inc. | Water soluble mask formation by dry film lamination |
US8912078B1 (en) | 2014-04-16 | 2014-12-16 | Applied Materials, Inc. | Dicing wafers having solder bumps on wafer backside |
US8999816B1 (en) | 2014-04-18 | 2015-04-07 | Applied Materials, Inc. | Pre-patterned dry laminate mask for wafer dicing processes |
US9159621B1 (en) | 2014-04-29 | 2015-10-13 | Applied Materials, Inc. | Dicing tape protection for wafer dicing using laser scribe process |
US8912075B1 (en) | 2014-04-29 | 2014-12-16 | Applied Materials, Inc. | Wafer edge warp supression for thin wafer supported by tape frame |
US8980727B1 (en) | 2014-05-07 | 2015-03-17 | Applied Materials, Inc. | Substrate patterning using hybrid laser scribing and plasma etching processing schemes |
US9112050B1 (en) | 2014-05-13 | 2015-08-18 | Applied Materials, Inc. | Dicing tape thermal management by wafer frame support ring cooling during plasma dicing |
US9034771B1 (en) | 2014-05-23 | 2015-05-19 | Applied Materials, Inc. | Cooling pedestal for dicing tape thermal management during plasma dicing |
US9165832B1 (en) | 2014-06-30 | 2015-10-20 | Applied Materials, Inc. | Method of die singulation using laser ablation and induction of internal defects with a laser |
US9142459B1 (en) | 2014-06-30 | 2015-09-22 | Applied Materials, Inc. | Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination |
US9130057B1 (en) | 2014-06-30 | 2015-09-08 | Applied Materials, Inc. | Hybrid dicing process using a blade and laser |
US9093518B1 (en) | 2014-06-30 | 2015-07-28 | Applied Materials, Inc. | Singulation of wafers having wafer-level underfill |
US9349648B2 (en) | 2014-07-22 | 2016-05-24 | Applied Materials, Inc. | Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process |
US9196498B1 (en) | 2014-08-12 | 2015-11-24 | Applied Materials, Inc. | Stationary actively-cooled shadow ring for heat dissipation in plasma chamber |
US9117868B1 (en) | 2014-08-12 | 2015-08-25 | Applied Materials, Inc. | Bipolar electrostatic chuck for dicing tape thermal management during plasma dicing |
US9385041B2 (en) | 2014-08-26 | 2016-07-05 | Semiconductor Components Industries, Llc | Method for insulating singulated electronic die |
US9281244B1 (en) * | 2014-09-18 | 2016-03-08 | Applied Materials, Inc. | Hybrid wafer dicing approach using an adaptive optics-controlled laser scribing process and plasma etch process |
US11195756B2 (en) | 2014-09-19 | 2021-12-07 | Applied Materials, Inc. | Proximity contact cover ring for plasma dicing |
US9177861B1 (en) | 2014-09-19 | 2015-11-03 | Applied Materials, Inc. | Hybrid wafer dicing approach using laser scribing process based on an elliptical laser beam profile or a spatio-temporal controlled laser beam profile |
US9196536B1 (en) | 2014-09-25 | 2015-11-24 | Applied Materials, Inc. | Hybrid wafer dicing approach using a phase modulated laser beam profile laser scribing process and plasma etch process |
US9130056B1 (en) | 2014-10-03 | 2015-09-08 | Applied Materials, Inc. | Bi-layer wafer-level underfill mask for wafer dicing and approaches for performing wafer dicing |
US9245803B1 (en) * | 2014-10-17 | 2016-01-26 | Applied Materials, Inc. | Hybrid wafer dicing approach using a bessel beam shaper laser scribing process and plasma etch process |
US10692765B2 (en) | 2014-11-07 | 2020-06-23 | Applied Materials, Inc. | Transfer arm for film frame substrate handling during plasma singulation of wafers |
US9355907B1 (en) * | 2015-01-05 | 2016-05-31 | Applied Materials, Inc. | Hybrid wafer dicing approach using a line shaped laser beam profile laser scribing process and plasma etch process |
US9159624B1 (en) | 2015-01-05 | 2015-10-13 | Applied Materials, Inc. | Vacuum lamination of polymeric dry films for wafer dicing using hybrid laser scribing and plasma etch approach |
US9330977B1 (en) | 2015-01-05 | 2016-05-03 | Applied Materials, Inc. | Hybrid wafer dicing approach using a galvo scanner and linear stage hybrid motion laser scribing process and plasma etch process |
JP6738591B2 (ja) * | 2015-03-13 | 2020-08-12 | 古河電気工業株式会社 | 半導体ウェハの処理方法、半導体チップおよび表面保護テープ |
US9559447B2 (en) | 2015-03-18 | 2017-01-31 | Hsio Technologies, Llc | Mechanical contact retention within an electrical connector |
US9601375B2 (en) | 2015-04-27 | 2017-03-21 | Applied Materials, Inc. | UV-cure pre-treatment of carrier film for wafer dicing using hybrid laser scribing and plasma etch approach |
US9721839B2 (en) | 2015-06-12 | 2017-08-01 | Applied Materials, Inc. | Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch |
US9478455B1 (en) | 2015-06-12 | 2016-10-25 | Applied Materials, Inc. | Thermal pyrolytic graphite shadow ring assembly for heat dissipation in plasma chamber |
KR20170122185A (ko) * | 2015-11-09 | 2017-11-03 | 후루카와 덴키 고교 가부시키가이샤 | 반도체 칩의 제조방법 및 이것에 이용하는 마스크 일체형 표면 보호 테이프 |
JP6716263B2 (ja) * | 2016-01-22 | 2020-07-01 | 株式会社ディスコ | ウエーハの加工方法 |
US9972575B2 (en) | 2016-03-03 | 2018-05-15 | Applied Materials, Inc. | Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process |
US9852997B2 (en) | 2016-03-25 | 2017-12-26 | Applied Materials, Inc. | Hybrid wafer dicing approach using a rotating beam laser scribing process and plasma etch process |
US9793132B1 (en) | 2016-05-13 | 2017-10-17 | Applied Materials, Inc. | Etch mask for hybrid laser scribing and plasma etch wafer singulation process |
JP6524553B2 (ja) * | 2016-05-30 | 2019-06-05 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法 |
JP6524554B2 (ja) * | 2016-05-30 | 2019-06-05 | パナソニックIpマネジメント株式会社 | 素子チップの製造方法 |
US10366923B2 (en) | 2016-06-02 | 2019-07-30 | Semiconductor Components Industries, Llc | Method of separating electronic devices having a back layer and apparatus |
US10373869B2 (en) | 2017-05-24 | 2019-08-06 | Semiconductor Components Industries, Llc | Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus |
US11158540B2 (en) | 2017-05-26 | 2021-10-26 | Applied Materials, Inc. | Light-absorbing mask for hybrid laser scribing and plasma etch wafer singulation process |
US10363629B2 (en) | 2017-06-01 | 2019-07-30 | Applied Materials, Inc. | Mitigation of particle contamination for wafer dicing processes |
JP6782215B2 (ja) * | 2017-10-18 | 2020-11-11 | 古河電気工業株式会社 | プラズマダイシング用マスク材、マスク一体型表面保護テープおよび半導体チップの製造方法 |
US10535561B2 (en) | 2018-03-12 | 2020-01-14 | Applied Materials, Inc. | Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process |
US11355394B2 (en) | 2018-09-13 | 2022-06-07 | Applied Materials, Inc. | Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment |
JP7158224B2 (ja) * | 2018-09-26 | 2022-10-21 | 浜松ホトニクス株式会社 | 半導体デバイス検査方法及び半導体デバイス検査装置 |
US20200194270A1 (en) * | 2018-12-13 | 2020-06-18 | Asm Technology Singapore Pte Ltd | Plasma chemical processing of wafer dies |
US10818551B2 (en) | 2019-01-09 | 2020-10-27 | Semiconductor Components Industries, Llc | Plasma die singulation systems and related methods |
US11011424B2 (en) | 2019-08-06 | 2021-05-18 | Applied Materials, Inc. | Hybrid wafer dicing approach using a spatially multi-focused laser beam laser scribing process and plasma etch process |
US11342226B2 (en) * | 2019-08-13 | 2022-05-24 | Applied Materials, Inc. | Hybrid wafer dicing approach using an actively-focused laser beam laser scribing process and plasma etch process |
US10903121B1 (en) | 2019-08-14 | 2021-01-26 | Applied Materials, Inc. | Hybrid wafer dicing approach using a uniform rotating beam laser scribing process and plasma etch process |
GB201917988D0 (en) * | 2019-12-09 | 2020-01-22 | Spts Technologies Ltd | A semiconductor wafer dicing process |
US11600492B2 (en) | 2019-12-10 | 2023-03-07 | Applied Materials, Inc. | Electrostatic chuck with reduced current leakage for hybrid laser scribing and plasma etch wafer singulation process |
US11211247B2 (en) | 2020-01-30 | 2021-12-28 | Applied Materials, Inc. | Water soluble organic-inorganic hybrid mask formulations and their applications |
JP2022085738A (ja) * | 2020-11-27 | 2022-06-08 | パナソニックIpマネジメント株式会社 | チップの製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63261843A (ja) * | 1987-04-20 | 1988-10-28 | Nec Kansai Ltd | 半導体装置の製造方法 |
JPH02305450A (ja) | 1989-05-19 | 1990-12-19 | Mitsubishi Electric Corp | 加速度センサの製造方法 |
JPH07283179A (ja) | 1994-04-13 | 1995-10-27 | Hitachi Ltd | 半導体装置の製造方法 |
KR0154158B1 (ko) * | 1994-07-14 | 1998-12-01 | 김주용 | 반도체소자의 공정결함 검사방법 |
KR970053273A (ko) * | 1995-12-30 | 1997-07-31 | 김주용 | 웨이퍼 결함 검사방법 |
JP2000124270A (ja) | 1998-10-13 | 2000-04-28 | Sony Corp | 半導体製造方法 |
JP2000340527A (ja) | 1999-05-28 | 2000-12-08 | Horiba Ltd | 半導体素子の分離方法 |
JP2002273884A (ja) * | 2001-03-21 | 2002-09-25 | Canon Inc | 液体吐出ヘッドおよびその製造方法 |
US6605479B1 (en) * | 2001-07-27 | 2003-08-12 | Advanced Micro Devices, Inc. | Method of using damaged areas of a wafer for process qualifications and experiments, and system for accomplishing same |
JP4447325B2 (ja) * | 2002-02-25 | 2010-04-07 | 株式会社ディスコ | 半導体ウェーハの分割方法 |
US6897128B2 (en) * | 2002-11-20 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method |
-
2004
- 2004-08-02 JP JP2004225104A patent/JP4018088B2/ja active Active
-
2005
- 2005-07-28 CN CN200580025755A patent/CN100576504C/zh active Active
- 2005-07-28 EP EP05768741A patent/EP1782464B1/en not_active Not-in-force
- 2005-07-28 AT AT05768741T patent/ATE553497T1/de active
- 2005-07-28 WO PCT/JP2005/014261 patent/WO2006013910A1/en active Application Filing
- 2005-07-28 KR KR1020077000923A patent/KR101141877B1/ko not_active IP Right Cessation
- 2005-07-29 TW TW094125799A patent/TW200616060A/zh unknown
- 2005-07-29 MY MYPI20053539A patent/MY140100A/en unknown
- 2005-08-01 US US11/193,487 patent/US7629228B2/en active Active
Cited By (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102388438B (zh) * | 2009-04-10 | 2014-07-02 | 松下电器产业株式会社 | 用于处理基板的方法、用于生产半导体芯片的方法和用于生产具有树脂粘结剂层的半导体芯片的方法 |
CN102388438A (zh) * | 2009-04-10 | 2012-03-21 | 松下电器产业株式会社 | 用于处理基板的方法、用于生产半导体芯片的方法和用于生产具有树脂粘结剂层的半导体芯片的方法 |
CN102528290A (zh) * | 2010-11-17 | 2012-07-04 | 株式会社迪思科 | 光器件单元的加工方法 |
TWI570795B (zh) * | 2011-02-18 | 2017-02-11 | 應用材料股份有限公司 | 晶圓級切割之方法與系統 |
US9502294B2 (en) | 2011-02-18 | 2016-11-22 | Applied Materials, Inc. | Method and system for wafer level singulation |
CN103608900A (zh) * | 2011-06-15 | 2014-02-26 | 应用材料公司 | 用于使用激光划线和等离子体蚀刻的器件裁切的原位沉积掩模层 |
CN103703545A (zh) * | 2011-06-15 | 2014-04-02 | 应用材料公司 | 使用基板载具的混合激光与等离子体蚀刻晶圆切割 |
CN103703546A (zh) * | 2011-06-15 | 2014-04-02 | 应用材料公司 | 使用具有等离子体蚀刻的混合式电流激光划线制程的晶片切割 |
CN106229262A (zh) * | 2011-06-15 | 2016-12-14 | 应用材料公司 | 用于以激光及等离子体蚀刻切割基板的多层掩模 |
CN106229262B (zh) * | 2011-06-15 | 2020-10-30 | 应用材料公司 | 用于以激光及等离子体蚀刻切割基板的多层掩模 |
CN103650128A (zh) * | 2011-06-15 | 2014-03-19 | 应用材料公司 | 使用可物理性移除的遮罩的激光及等离子体蚀刻晶片切割 |
CN107845607A (zh) * | 2011-06-15 | 2018-03-27 | 应用材料公司 | 通过激光与等离子体蚀刻的基板切割所用的水溶性掩模 |
CN103582943A (zh) * | 2011-06-15 | 2014-02-12 | 应用材料公司 | 多步骤和非对称塑形的激光束划线 |
CN103155137A (zh) * | 2011-06-15 | 2013-06-12 | 应用材料公司 | 使用具有多重脉冲的脉冲列激光与等离子体体蚀刻的晶圆切割 |
CN103582943B (zh) * | 2011-06-15 | 2016-08-17 | 应用材料公司 | 多步骤和非对称塑形的激光束划线 |
CN103650128B (zh) * | 2011-06-15 | 2016-09-21 | 应用材料公司 | 使用可物理性移除的遮罩的激光及等离子体蚀刻晶片切割 |
CN103703545B (zh) * | 2011-06-15 | 2016-11-02 | 应用材料公司 | 使用基板载具的混合激光与等离子体蚀刻晶圆切割 |
CN103718287A (zh) * | 2011-07-11 | 2014-04-09 | 应用材料公司 | 使用混合式分裂束激光划线处理及等离子体蚀刻的晶圆切割 |
CN103718287B (zh) * | 2011-07-11 | 2017-03-15 | 应用材料公司 | 使用混合式分裂束激光划线处理及等离子体蚀刻的晶圆切割 |
CN103871974B (zh) * | 2012-12-14 | 2016-11-30 | 英飞凌科技股份有限公司 | 半导体器件及其产生方法 |
CN103871974A (zh) * | 2012-12-14 | 2014-06-18 | 英飞凌科技股份有限公司 | 半导体器件及其产生方法 |
CN103909345A (zh) * | 2012-12-28 | 2014-07-09 | 株式会社迪思科 | 晶片的加工方法以及激光加工装置 |
CN104009002A (zh) * | 2013-02-25 | 2014-08-27 | 株式会社迪思科 | 层叠晶片的加工方法 |
CN104009002B (zh) * | 2013-02-25 | 2018-07-31 | 株式会社迪思科 | 层叠晶片的加工方法 |
CN105717562A (zh) * | 2016-04-22 | 2016-06-29 | 东莞市光志光电有限公司 | 一种新型增光膜规则点伤卷料模切工艺制造与方法 |
CN105717562B (zh) * | 2016-04-22 | 2018-02-06 | 东莞市光志光电有限公司 | 一种新型增光膜规则点伤卷料模切工艺制造与方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2006013910A1 (en) | 2006-02-09 |
US20060024924A1 (en) | 2006-02-02 |
MY140100A (en) | 2009-11-30 |
EP1782464B1 (en) | 2012-04-11 |
ATE553497T1 (de) | 2012-04-15 |
TW200616060A (en) | 2006-05-16 |
CN100576504C (zh) | 2009-12-30 |
US7629228B2 (en) | 2009-12-08 |
KR20070036128A (ko) | 2007-04-02 |
JP4018088B2 (ja) | 2007-12-05 |
KR101141877B1 (ko) | 2012-05-08 |
JP2006049404A (ja) | 2006-02-16 |
EP1782464A1 (en) | 2007-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100576504C (zh) | 半导体器件的制造方法以及半导体晶片分割掩膜的形成装置 | |
CN100589239C (zh) | 分割半导体晶片的方法和半导体器件的制造方法 | |
US9379015B2 (en) | Wafer processing method | |
JP4285455B2 (ja) | 半導体チップの製造方法 | |
US7919394B2 (en) | Method for thinning substrate and method for manufacturing circuit device | |
US20170162521A1 (en) | Wafer processing method | |
JP2010165963A (ja) | 半導体ウェハの処理方法 | |
JP2008159985A (ja) | 半導体チップの製造方法 | |
US10410923B2 (en) | Method of processing wafer | |
JP2006303077A (ja) | 半導体チップの製造方法 | |
US7297610B2 (en) | Method of segmenting a wafer | |
US20060276006A1 (en) | Method of segmenting a wafer | |
CN110364482A (zh) | 晶片的加工方法 | |
JP2019114712A (ja) | 素子チップの製造方法 | |
CN107154369A (zh) | 等离子体处理方法 | |
US10276423B2 (en) | Method of manufacturing element chip | |
US20070128832A1 (en) | Supporting plate, and method for attaching supporting plate | |
JP2020025003A (ja) | ウェーハの加工方法 | |
US11024542B2 (en) | Manufacturing method of device chip | |
US20060030130A1 (en) | Method of dicing a wafer | |
JP2003045835A (ja) | 半導体装置の製造方法 | |
JP2019169686A (ja) | 素子チップの製造方法 | |
US20240079245A1 (en) | Method for processing device wafer | |
JP2024038909A (ja) | ウェーハの加工方法及び保護膜剤 | |
JP7191563B2 (ja) | ウエーハの加工方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |