CN100539157C - 半导体存储器及其制造方法 - Google Patents

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Abstract

一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线基本上垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管中的至少一者由鳍片场效应晶体管构成，以及所述鳍片场效应晶体管由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。

Description

半导体存储器及其制造方法
相关申请的交叉引用
本申请基于并要求2006年1月25日提交的在先的日本专利申请P2006-016882的优先权，在此引入其整个内容作为参考。
技术领域
本发明涉及一种半导体存储器。特别地，涉及具有多个由鳍片场效应晶体管(Fin FET)构成的静态随机存取存储器(SRAM)单元的半导体存储器。
背景技术
近来，对于诸如LSI的半导体器件，通过使用的元件的微细化而获得了很高的性能。在元件的微细化中，基于所谓的按比例缩小原则，栅极的长度缩小，并且在用于半导体装置和静态随机存取存储器(SRAM)等中的逻辑电路的金属氧化物半导体场效应晶体管(MOSFET)中，栅极绝缘体由薄膜制作。
于是，提出了一种双栅型完全耗尽沟道MOSFET的Fin FET，以便改善由其栅极长度L小于30nm的晶体管产生的短沟道效应而降低的关断特性(例如，参看日本专利申请公开No.H02-263473)。
Fin FET是一种三维的MIS型半导体器件，并且可通过形成将硅(Si)层窄窄地切成像纸条似的凸出鳍片(Fin)，并且使该鳍片跨过(overpassby)栅电极，将沟道形成到两个表面上的鳍片的侧面。对于该Fin FET，使得鳍片的整个沟道区完全耗尽。因此，当将通用的多晶硅层用于栅电极时，很难将该阈值电压设定为其中旨在高电流驱动能力的低阈值电压(例如，0.2V或更低的绝对值)。
当通过使用这种Fin FET试图构成静态随机存取存储器单元(SRAM单元)的电路时，不能适当地控制Fin FET的阈值电压，并且不能任意地设定沟道的宽度。因此，存在这样的问题，很难将每个Fin FET的电流传输比设定为适当的值。结果，由于对于SRAM单元很难获得足够的静态噪音容限(SNM)，工作的偏置点可能是不稳定的，并且还可能差到出现软错误等(例如，参看E.J.Nowak，et al，“A Functional Fin FET-DGCMOSSRAM Cell”，International Electron Devices Meeting(IEDM)，Tech.Dig.，IEEE，2002，p.411-414)。
另外，进行对沟道区域的电势的控制以获得低阈值电压，其中旨在通过Fin FET获得高电流驱动能力(例如，参看Y.X.Liu，et al，“FlexibleThreshold Voltage Fin FETs with Independent Double Gates and an IdealRectangular Cross-Section Si-Fin Channel”，International ElectronDevices Meeting(IEDM)，Tech.Dig.，IEEE，2003，p.986-989)。
上文中的Fin FET被称作背栅型MOSFET。由于需要另外设置用于控制沟道区域的电势的额外的电极层，因此没有产生具有使背栅型FinFET嵌入的版图(layout)的SRAM单元。
发明内容
本发明的一方面提供一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线基本上垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管中的至少一者由鳍片场效应晶体管构成，以及所述鳍片场效应晶体管由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。
本发明的另一方面提供一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线基本上垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管由多个鳍片场效应晶体管构成，以及所述第一传输晶体管和所述第二传输晶体管都由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。
本发明的再一方面提供一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线基本上垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管由多个鳍片场效应晶体管构成，以及所述第一驱动晶体管和所述第二驱动晶体管都由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。
本发明的又一方面提供一种具有多个静态随机存取存储器单元的半导体存储器的制造方法，每个所述静态随机存取存储器单元包括由多个鳍片场效应晶体管构成的第一和第二驱动晶体管、第一和第二负载晶体管以及第一和第二传输晶体管。所述制造方法包括以下步骤：制备在氧化硅层上设置有硅层的SOI衬底；在所述硅层上形成帽层；在所述帽层上形成抗蚀剂膜；根据硅鳍片的图形构图所述抗蚀剂膜；使用所述抗蚀剂膜作为掩模并且将所述硅层作为停止层，通过蚀刻所述帽层形成构图的帽层；去除所述抗蚀剂膜；以及使用所述帽层作为掩模并且将所述氧化硅层作为停止层，通过蚀刻所述硅层形成由所述硅层构成的硅鳍片。
附图说明
图1是示出根据本发明第一实施例的半导体存储器的电路图。
图2是根据本发明第一实施例的半导体存储器的反相器的输入-输出特性。
图3是根据本发明第一实施例的半导体存储器的信号线的时序图。
图4是根据本发明第一实施例的半导体存储器的平面图。
图5是沿图4的V-V线截取的截面图。
图6是在根据本发明第一实施例的半导体存储器(No.1)的制造过程中沿图4的V-V线截取的截面图。
图7是在根据本发明第一实施例的半导体存储器(No.2)的制造过程中沿图4的V-V线截取的截面图。
图8是在根据本发明第一实施例的半导体存储器(No.3)的制造过程中沿图4的V-V线截取的截面图。
图9是在根据本发明第一实施例的半导体存储器(No.4)的制造过程中沿图4的V-V线截取的截面图。
图10是在根据本发明第一实施例的半导体存储器(No.5)的制造过程中沿图4的V-V线截取的截面图。
图11是在根据本发明第一实施例的半导体存储器(No.6)的制造过程中沿图4的V-V线截取的截面图。
图12是在根据本发明第一实施例的半导体存储器(No.7)的制造过程中沿图4的V-V线截取的截面图。
图13是在根据本发明第一实施例的半导体存储器(No.8)的制造过程中沿图4的V-V线截取的截面图。
图14是在根据本发明第一实施例的半导体存储器(No.9)的制造过程中沿图4的V-V线截取的截面图。
图15是在根据本发明第一实施例的半导体存储器(No.10)的制造过程中沿图4的V-V线截取的截面图。
图16是根据本发明的第一实施例的半导体存储器(No.11)的制造过程中沿图4的V-V线截取的截面图。
图17是在根据本发明第一实施例的半导体存储器(No.12)的制造过程中沿图4的V-V线截取的截面图。
图18是在根据本发明第一实施例的半导体存储器(No.13)的制造过程中沿图4的V-V线截取的截面图。
图19是在根据本发明第一实施例的半导体存储器(No.1)的制造过程中的平面图形。
图20是在根据本发明第一实施例的半导体存储器(No.1)的制造过程中沿图19的XX-XX线截取的截面图。
图21是在根据本发明第一实施例的半导体存储器(No.2)的制造过程中沿图19的XX-XX线截取的截面图。
图22是在根据本发明第一实施例的半导体存储器(No.2)的制造过程中的平面图形。
图23是在根据本发明第一实施例的半导体存储器(No.1)的制造过程中沿图22的XXIII-XXIII线截取的截面图。
图24是在根据本发明第一实施例的半导体存储器(No.2)的制造过程中沿图22的XXIII-XXIII线截取的截面图。
图25是在根据本发明第一实施例的半导体存储器(No.3)的制造过程中沿图22的XXIII-XXIII线截取的截面图。
图26是在根据本发明第一实施例的半导体存储器(No.4)的制造过程中沿图22的XXIII-XXIII线截取的截面图。
图27是根据本发明第一实施例的半导体存储器(No.3)的制造过程中的平面图形。
图28是在根据本发明第一实施例的半导体存储器(No.1)的制造过程中沿图27的XXVIII-XXVIII线截取的截面图。
图29是在根据本发明第一实施例的半导体存储器(No.2)的制造过程中沿图27的XXVIII-XXVIII线截取的截面图。
图30是在根据本发明第一实施例的半导体存储器(No.3)的制造过程中沿图27的XXVIII-XXVIII线截取的截面图。
图31是根据本发明第二实施例的半导体存储器的电路图。
图32是根据本发明第二实施例的半导体存储器的信号线的时序图。
图33是根据本发明第二实施例的半导体存储器的平面图形。
图34是沿图33的XXXIV-XXXIV线截取的截面图。
图35是在根据本发明第二实施例的半导体存储器(No.1)的制造过程中的平面图形。
图36是在根据本发明第二实施例的半导体存储器(No.2)的制造过程中的平面图形。
图37是在根据本发明第二实施例的半导体存储器(No.3)的制造过程中的平面图形。
图38是根据本发明第三实施例的半导体存储器的电路图。
图39是根据本发明第三实施例的半导体存储器的平面图。
图40是沿图39的XL-XL线截取的截面图。
具体实施方式
下面参考附图说明根据本发明的第一至第三实施例。在所有附图中相同或相似的标记应用于相同或相似的部件。然而，应当注意，附图仅仅是示意性的，并且厚度和平面尺寸之间的关系以及各层厚度的比率等与实际的发明并不同。因此，当考虑下面的说明书时，应当确定具体的厚度和尺寸。而且，更不必说，可以包括在附图中具有不同的尺寸和/或不同的比率的部件。
另外，下面给出的第一至第三实施例示例了用于实施本发明的技术构思的器件和方法，并且本发明的技术构思不限于下面的材料、形状、结构、设置等。本发明的技术构思可以在所附的权利要求的范围内修改成各种修改方案。
根据本发明实施例的半导体存储器，可以获得包括具有足够量的SNM的性能的SRAM单元的半导体存储器，同时背栅型Fin FET用于提供有SRAM单元的晶体管。
[第一实施例]
根据本发明第一实施例的半导体存储器包括如图1中所示的静态随机存取存储器(SRAM)单元。SRAM单元包括六个晶体管TR1至TR6。
传输晶体管(transfer transistor)TR5与位线BLT相连，是一种n沟道FET，且被称作“传输晶体管”或“传送栅极晶体管(pass-gatetransistor)”。
而且，传输晶体管TR5是由Fin FET构成的双栅FET，并且在鳍片相反的侧壁表面的一侧中具有栅电极G1，而在另一侧壁表面中具有栅电极G2。另外，描述两个栅电极G1和G2以表明包括传输晶体管TR5的晶体管TR1至TR6是双栅FET，如图1所示。
传输晶体管TR5是分离栅型FET，栅电极G1与字线WL相连，并且栅电极G2与阈值电压控制线VtC相连。传输晶体管TR5的漏极与位线BLC相连，并且传输晶体管TR5的源极与节点Vout1相连。
传输晶体管TR6由n沟道FET构成，其漏极与与位线BLT相连，且被称作“传输晶体管”或“传送栅极晶体管”。而且，传输晶体管TR6是由Fin FET构成的双栅FET，且在鳍片相反的侧壁表面的一侧中具有栅电极G1，而在另一侧壁表面中具有栅电极G2。
传输晶体管TR6由分离栅型FET构成，栅电极G1与字线WL相连，并且栅电极G2与阈值电压控制线VtC相连。传输晶体管TR6的漏极与位线BLC相连，并且传输晶体管TR6的源极与节点Vout2相连。
驱动晶体管TR3由n沟道FET构成，并且被称作“驱动晶体管”或“下拉晶体管”。而且，驱动晶体管TR3是由Fin FET构成的双栅FET，并且在鳍片相反的侧壁表面的一侧中具有栅电极G1，而在另一侧壁表面中具有栅电极G2。驱动晶体管TR3的栅电极G1和栅电极G2相互连接在一起，并且驱动晶体管TR3的两个栅电极G1和G2与节点Vin1相连。驱动晶体管TR3的漏极与节点Vout1相连，并且驱动晶体管TR3的源极与处于地电平的接地线VSS1相连。
驱动晶体管TR4由n沟道FET构成，并且被称作“驱动晶体管”或“下拉晶体管”。而且，驱动晶体管TR4是由Fin FET构成的双栅FET，并且在鳍片相反的侧表面的一侧中具有栅电极G1，而在另一侧表面中具有栅电极G2。
驱动晶体管TR4的栅电极G1和栅电极G2相互连接在一起，并且驱动晶体管TR4的两个栅电极G1和G2与节点Vin2相连。驱动晶体管TR4的漏极与节点Vout2相连，并且驱动晶体管TR4的源极与处于地电平的接地线VSS2相连。
负载晶体管TR1由p沟道FET构成，并且被称作负载晶体管或上拉晶体管。
而且，负载晶体管TR1是由Fin FET构成的双栅FET，并且在鳍片相反的侧表面的一侧中具有栅电极G1，而在另一侧表面中具有栅电极G2。负载晶体管TR1的栅电极G1和栅电极G2相互连接在一起，并且负载晶体管TR1的两个栅电极G1和G2与节点Vin1相连。负载晶体管TR1的漏极与电源电压VDD相连，并且负载晶体管TR1的源极与节点Vout1相连。
负载晶体管TR2由p沟道FET构成，并且被称作负载晶体管或上拉晶体管。
而且，负载晶体管TR2是由Fin FET构成的双栅FET，并且在鳍片相反的侧表面的一侧中具有栅电极G1，而在另一侧表面中具有栅电极G2。
负载晶体管TR2的栅电极G1和栅电极G2相互连接在一起，并且负载晶体管TR2的两个栅电极G1和G2与节点Vin2相连。负载晶体管TR2的漏极与电源电压VDD相连，并且负载晶体管TR2的源极与节点Vout2相连。
SRAM单元的稳定性由驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β确定。可以通过增加比率β的值以确定驱动晶体管的电流驱动能力的值大于传输晶体管的电流驱动能力的值，来增大SRAM单元的稳定系数。为了确定电流驱动能力的比率β的值很大并改善SRAM单元的稳定性，在FET而不是Fin FET的情况下，可以将驱动晶体管的沟道宽度设定为很大并将阈值电压Vt的值控制在合适的数值。
然而，在如图1所示的六个晶体管/单元型的SRAM单元中，如下文所述，通过试图由Fin FET构成每个晶体管来改善SRAM单元的稳定性时出现了困难。
(1)虽然通过调整FET的沟道宽度可以调整常规的n沟道FET的电流驱动能力的值，但很难通过调整沟道宽度的值来调整构成驱动晶体管TR3和TR4以及传输晶体管TR5和TR6的n沟道Fin FET的电流驱动能力的值。
Fin FET的沟道宽度由被称作鳍片的硅突出物或凸起的高度确定。因此，实质上很难改变每个FinFET的鳍片的高度。如果试图改变每个FinFET的鳍片的高度，必须通过在每个Fin FET中的不同工艺步骤来进行光刻和反应离子蚀刻(RIE)等的工艺。
(2)为了调整每个Fin FET中的电流驱动能力的值，可以考虑调整每个Fin FET的栅极长度的值的方法。然而，很难获得用于调整每个FinFET的栅极长度的值的方法的足够的电流驱动能力的比率β的值。此外，由于在SRAM单元中存在多个具有不同栅极长度的Fin FET，因此光刻工艺的关键尺寸(CD)的控制变得很难。此外，由于形成了超过利用光等的光刻的限制的微细线图形的尺寸，因此如果在SRAM单元中的Fin FET的栅极长度不是单一栅极长度，则很难进行用于Fin FET的栅电极G1和G2的侧壁转移(sidewall transfer)工艺。
(3)而且，在Fin FET中，即使可以使用由具有接近鳍片半导体的中间带隙能级的功函数的导体制成的金属栅电极，Fin FET的阈值电压的可调范围也较小。因此，很难获得用于切断Fin FET的导电电流所需的足够高的阈值电压Vt，例如+0.3V或更大。
所以，建议使用背栅(back-gate)型，即所谓的分离栅型Fin FET，如图1所示，作为用于在第一实施例中通过使用Fin FET来构成SRAM单元的方法。
在图1中，阈值电压控制线(Vt控制线)VtC分别与作为传输晶体管TR5和TR6的背栅的栅电极G2相连。通过相对于地电源电压VSS1和VSS2的值在栅电极G2上施加负电压值，阈值电压控制线VtC控制传输晶体管TR5和TR6的阈值电压值。
根据这种阈值电压控制，将传输晶体管TR5和TR6设计为具有低的阈值电压值，以便在当字线WL的施加电压处于高电平的写入/读出模式时，获得大量的传导通过传输晶体管TR5和TR6的电流。
另一方面，将传输晶体管TR5和TR6设计为具有相对高的阈值电压值，以便在当字线WL的施加电压变为处于低电平并且数据D存储在存储器单元的除了写入/读出模式的时候，减少传导通过传输晶体管TR5和TR6的泄漏电流的量。
根据第一实施例的半导体存储器包括SRAM单元，并且SRAM单元由多个Fin FET(TR1至TR6)构成。Fin FET中的至少一个(TR5和/或TR6)的每个分别包括第一栅电极G1和第二栅电极G2。控制用于FinFET(TR5和/或TR6)的第一栅电极G1的施加电压，于是在Fin FET(TR5和/或TR6)中形成沟道。控制用于Fin FET(TR5和/或TR6)的第二栅电极G2的施加电压，于是在Fin FET(TR5和/或TR6)中用于沟道的施加电压受到控制。结果，可以在写入数据模式时降低Fin FET(TR5和/或TR6)的阈值电压值。
因此，由具有分离栅型结构的双栅Fin FET构成传输晶体管TR5和TR6。在传输晶体管TR5和TR6中，分别对第一栅电极G1和第二栅电极G2施加不同的电压。在传输晶体管TR5和TR6中，双栅型晶体管的工作模式和背栅型晶体管的工作模式可以通过对第一栅电极G1和第二栅电极G2施加不同电压而获得。
然后，通过使用具有分离栅结构的背栅型Fin MOSFET(TR5和TR6)构成SRAM单元，可以获得具有合适的阈值电压的Fin FET(TR5和TR6)，并且可以调整Fin FET的电流驱动能力。
第一沟道区域用传输晶体管TR5和TR6的第一栅电极G1形成，另一方面，第一沟道区域的施加电压可以通过在传输晶体管TR5和TR6的第二栅电极G2处所施加的电压而受到控制。第二沟道区域用传输晶体管TR5和TR6的第二栅电极G2形成。通过配置第二沟道区域以及第一沟道区域，可以增加传输晶体管TR5和TR6的电流驱动能力。通过配置第二沟道区域以及第一沟道区域，还可以改善传输晶体管TR5和TR6的关断特性。通过在SRAM单元中使用背栅型Fin MOSFET(TR5和TR6)，通过在写入模式时减小阈值电压值并通过在数据存储模式时增大阈值电压值，还可以改善SNM。
因此，驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β可以由时间序列变化而改变。
结果，可以增大SNM，如图2所示。也就是说，如果通过传输晶体管TR6传导电流，则在构成SRAM单元的触发器F/F的第一反相器的输入电压Vin1和输出电压Vout1的输入-输出特性曲线31中，当保持高输出电压Vout1时输入电压Vin1急剧上升。因此，由于变为在蝶形曲线的左上的回线33的上部中曲线31获得更多容限的方向，因此可以增大SNM。
如果通过传输晶体管TR5传导电流，则构成SRAM单元的触发器F/F的第二反相器的输入电压Vin2和输出电压Vout2的输入-输出特性曲线32变成水平的斜坡。因此，由于变为在蝶形曲线的右下的回线34的上部中曲线32获得更多容限的方向，因此可以增大SNM。
如图3所示，对阈值电压控制线VtC施加的信号电压与SRAM单元的写使能信号WR同步变化。传输晶体管TR5和TR6的第二栅电极G2与阈值电压控制线VtC相连。因此，对传输晶体管TR5和TR6的第二栅电极G2的施加电压与SRAM单元的写使能信号WR同步变化，并且传输晶体管TR5和TR6的阈值电压值与写使能信号WR同步变低。
通过与写使能信号WR同步地改变阈值电压控制线VtC的施加信号电压，可以改变传输晶体管TR5和TR6的器件特性。
对阈值电压控制线VtC施加的信号电压早于存储器单元的写入/读出模式的时序，并且在时刻t21处施加，而且传输晶体管TR5和TR6的阈值电压Vt在早于写入/读出时刻的时刻t21处设定。
更具体地，如图3所示，阈值电压控制线VtC的信号电压被具有容限地输入，并且在写使能信号WR开启之前的时刻t21处上升和下降，并且低阈值电压的传输晶体管TR5和TR6在低阈值(低Vt)模式下开启且在SRAM单元中写入数据D。
将阈值电压控制线VtC的信号电压设计为在写使能信号WR被关断时的关断起始时刻之后的时刻t22处具有容限地开始上升。当阈值电压控制线VtC的信号电压上升时，将SRAM单元设定为高阈值(高Vt)模式，并且具有高阈值电压的传输晶体管TR5和TR6被关断，且写入的数据D存储在SRAM单元中。
另外，如果阈值电压控制线VtC-的信号电压上升的时刻t22被很大程度地从写使能信号WR被关断的定时(timing)延迟，即使当传输晶体管TR5和TR6应当被关断时，传输晶体管TR5和TR6也会被设定为具有低阈值电压。因此，优选阈值电压控制线VtC的信号电压从写使能信号WR被关断的定时开始尽可能早地上升。另一方面，当阈值电压控制线VtC的信号电压应当早于阈值电压控制线VtC的信号电压上升时的写使能信号WR下降的定时而上升时，阈值电压Vt可以被设定为低值。
阈值电压控制线VtC的信号电压上升的定时中，存在如上所述的权衡。因此，阈值电压控制线VtC的信号电压的上升定时可以设定为最佳定时。
如上所述，对与写使能信号WR同步的传输晶体管TR5和TR6的第二栅电极G2施加的电压在早于写使能信号WR的上升的时刻的时刻处变化。此时，传输晶体管TR5和TR6在低阈值(低Vt)模式下工作。而且，当已改变到晚于写入使能信号WR的下降的时刻的时刻为止，传输晶体管TR5和TR6处于低阈值(低Vt)模式下。
阈值电压控制线VtC的信号电压的上升晚于写使能信号WR的下降。结果，阈值电压Vt保持在低态值，并且经过一段时间后传输晶体管TR5和TR6的关断特性可以得到改善。
如图4和图5所示，在根据第一实施例的半导体存储器中，在氧化硅层2上设置硅(Si)鳍片3a至3d。硅鳍片3a用于驱动晶体管TR3的有源区和驱动晶体管TR5的有源区。硅鳍片3b用于负载晶体管TR1的有源区。硅鳍片3c用于负载晶体管TR2的有源区。硅鳍片3d用于驱动晶体管TR4的有源区和传输晶体管TR6的有源区。
分别在硅鳍片3a至3d上设置帽层4a至4d。
在氧化硅层2上设置栅电极6a至6j。硅鳍片3a和帽层4a具有彼此相反的两个侧表面。由多晶硅(多晶Si)构成的栅电极6a和6j接触硅鳍片3a和帽层4a的一个侧表面。栅电极6a用作图1中所示的驱动晶体管TR3的栅电极G2。栅电极6j用作传输晶体管TR5的栅电极G2。由多晶硅构成的栅电极6b和6i接触硅鳍片3a和帽层4a的另一侧表面。栅电极6b用作图1中的驱动晶体管TR3的栅电极G1和负载晶体管TR1的栅电极G1。栅电极6i用作传输晶体管TR5的栅电极G1。
如上所述，驱动晶体管TR3是由其鳍片为硅鳍片3a的Fin FET构成，并且是其栅电极为两个栅电极6a和6b的双栅FET。传输晶体管TR5由其鳍片为硅鳍片3a的Fin FET构成，并且是其栅电极为两个栅电极6i和6j的双栅FET。
硅鳍片3b和帽层4b具有彼此相反的两个侧表面。栅电极6b接触硅鳍片3b和帽层4b的一个侧表面。由多晶硅构成的栅电极6c和6h接触硅鳍片3b和帽层4b的另一侧表面。栅电极6c用作图1中所示的负载晶体管TR1的栅电极G2。栅电极6h用作负载晶体管TR2的栅电极G2。负载晶体管TR1由其鳍片为硅鳍片3b的Fin FET构成，并且是其栅电极为两个栅电极6b和6c的双栅FET。
硅鳍片3c和帽层4c具有彼此相反的两个侧表面。由多晶硅构成的栅电极6c和6h接触硅鳍片3c和帽层4c的一个侧表面。由多晶硅构成的栅电极6g接触硅鳍片3c和帽层4c的另一侧表面。栅电极6g用作图1中的负载晶体管TR2的栅电极G1和驱动晶体管TR4的栅电极G1。负载晶体管TR2是由其鳍片为硅鳍片3c的Fin FET构成，并且是其栅电极为两个栅电极6g和6h的双栅FET。
硅鳍片3d和帽层4d具有彼此相反的两个侧表面。由多晶硅构成的栅电极6d和6g接触硅鳍片3d和帽层4d的一个侧表面。栅电极6d用作图1中所示的传输晶体管TR6的栅电极G1。由多晶硅构成的栅电极6e和6f接触硅鳍片3d和帽层4d的另一侧表面。栅电极6e用作图1中所示的传输晶体管TR6的栅电极G2。栅电极6f用作驱动晶体管TR4的栅电极G2。驱动晶体管TR4由其鳍片为硅鳍片3d的Fin FET构成，并且是其栅电极为两个栅电极6f和6g的双栅FET。传输晶体管TR6由其鳍片为硅鳍片3d的Fin FET构成，并且是其栅电极为两个栅电极6d和6e的双栅FET。
层间绝缘体9由氧化硅膜构成，且设置在氧化硅层2、帽层4a至4d以及栅电极6a至6j上。层间绝缘体9接触硅鳍片3a至3d、帽层4a至4d、以及栅电极6a至6j的侧表面。层间绝缘体9的表面被平面化。
接触插塞8a至8j设置在位于相应的接触孔8a至8j的每个位置处的每个硅鳍片3a至3d上以贯穿层间绝缘体9。
接触插塞12a至12j设置在位于相应的接触孔11a至11j的每个位置处的每个相应的栅电极6a至6j上以贯穿层间绝缘体9。
M1电极层13a至13n设置在层间绝缘体9、接触插塞8a至8j以及接触插塞12a至12j上。M1电极层13a连接栅电极6a至6c。结果，驱动晶体管TR3的栅电极G1和G2与负载晶体管TR1的栅电极G1和G2相连。
M1电极层13m连接栅电极6f至6h。结果，负载晶体管TR2的栅电极G1和G2与驱动晶体管TR4的栅电极G1和G2相连。另一方面，栅电极6i和6j均不与M1电极层相连。结果，传输晶体管TR5的栅电极G1和G2不被共同地连接，并且传输晶体管TR5是分离栅型的双栅FET。类似地，由于栅电极6d和6e均不被连接，因此传输晶体管TR6的栅电极G1和G2均不被共同地连接。因此，传输晶体管TR6是分离栅型的双栅FET。
层间绝缘体14由氧化硅膜构成，且设置在层间绝缘体9和M1电极层13a至13n上。层间绝缘体14接触M1电极层13a至13n的侧表面。层间绝缘体14的表面被平面化。
VIA1插塞16a至16j设置在位于相应的VIA1孔15a的每个位置处的每个相应的M1电极层13a至13n上以贯穿层间绝缘体14。
字线WL和M2电极层17b至17g、17i和17j设置在层间绝缘体14和VIA1插塞16a至16j上。字线WL通过VIA1插塞16a、M1电极层13b以及接触插塞12d与栅电极6d相连。结果，传输晶体管TR6的栅电极G1与字线WL相连。而且，字线WL通过VIA1插塞16h、M1电极层13k以及接触插塞12i与栅电极6i相连。结果，传输晶体管TR5的栅电极G1与字线WL相连。
层间绝缘体18由氧化硅膜构成，且设置在层间绝缘体14、字线WL和M2电极层17b至17g、17i和17j上。层间绝缘体18接触字线WL和M2电极层17b至17g、17i和17j的侧表面。层间绝缘体18的表面被平面化。
VIA2插塞19a至19h设置在位于相应的VIA2孔的每个位置处的每个相应的字线WL和M2电极层17b至17g、17i和17j上以贯穿层间绝缘体18。
阈值电压控制线VtC、位线BLT和BLC、处于地电平的接地线VSS1和VSS2以及电源电压VDD设置在层间绝缘体18和VIA2插塞19a至19h上。阈值电压控制线VtC通过VIA2插塞19a、M2电极层17f、VIA1插塞16f、M1电极层13i以及接触插塞12j与栅电极6j相连。结果，传输晶体管TR5的栅电极G2与阈值电压控制线VtC相连。而且，阈值电压控制线VtC通过VIA2插塞19h、M2电极层17e、VIA1插塞16e、M1电极层13c以及接触插塞12e与栅电极6e相连。结果，传输晶体管TR6的栅电极G2与阈值电压控制线VtC相连。
位线BLT通过VIA2插塞19b、M2电极层17g、VIA1插塞16g、M1电极层13j以及接触插塞8c与有源区3a相连。结果，传输晶体管TR5的漏极与位线BLT相连。
位线BLC通过VIA2插塞19g、M2电极层17d、VIA1插塞16d、M1电极层13f以及接触插塞8f与有源区3d相连。结果，传输晶体管TR6的漏极与位线BLC相连。
地电平的接地线VSS1通过VIA2插塞19e、M2电极层17b、VIA1插塞16b、M1电极层13d以及电接触插塞8e与有源区3a相连。结果，驱动晶体管TR3的源极与地电平的接地线VSS1相连。
地电平的接地线VSS2通过VIA2插塞19d、M2电极层17j、VIA1插塞16j、M1电极层13n以及电接触插塞8h与有源区3d相连。结果，驱动晶体管TR4的源极与地电平的接地线VSS2相连。
电源电压VDD通过VIA2插塞19f、M2电极层17c、VIA1插塞16c、M1电极层13e以及接触插塞8j与有源区3b相连。结果，负载晶体管TR1的漏极与电源电压VDD相连。而且，电源电压VDD通过VIA2插塞19c、M2电极层17i、VIA1插塞16i、M1电极层13l以及接触插塞8i与有源区3c相连。结果，晶体管TR2的漏极与电源电压VDD相连。
钝化层20由氧化硅膜构成，并且设置在层间绝缘体18、阈值电压控制线VtC、位线BLT和BLC、地电平的接地线VSS1和VSS2以及电源电压VDD上。钝化层20接触阈值电压控制线VtC、位线BLT和BLC、处于地电平的接地线VSS1和VSS2以及电源电压VDD的侧表面。钝化层20的表面被平面化。
在SRAM单元中，所有的晶体管TR1至TR6都具有第一栅电极G1和第二栅电极G2。对于晶体管TR1至TR4，第一栅电极G1和第二栅电极G2通过M1电极层相连。对于传输晶体管TR5和TR6，提供电极层，以将不同的施加电压提供给第一栅电极G1和第二栅电极G2。在SRAM单元中，嵌入具有背栅型、所谓的分离栅型结构的传输晶体管TR5和TR6和具有共栅型结构的晶体管TR1至TR4。
此外，直到栅电极G1和G2的制造工艺为止，SRAM单元可以用相同结构的双栅型Fin FET来构成。结果，在加工多个Fin FET的过程期间，仅仅形成了多个相同结构的栅电极和多个相同结构的鳍片。因此，对于光刻工艺可以允许有足够的工艺容限。
如果栅电极和Fin FET的鳍片的结构是各种各样的，或者Fin FET存在超过两种的变化，那么制造工艺会变得复杂。而且，在制造工艺中的控制参数的数量将增加，于是工艺的容限变小而且制造工艺步骤变困难。
在SRAM单元中，向第二栅电极G2提供电压的阈值电压控制线VtC垂直于字线WL设置。由于阈值电压控制线VtC与字线WL交叉，根据第一实施例的SRAM单元可以按照常规类型的版图来配置。如果阈值电压控制线VtC平行于字线WL设置，则必须增加金属层的数量或者必须弯曲字线WL。因此，这对于半导体存储器的加工成品率是不利的。
在SRAM单元中，向传输晶体管TR5和TR6的第二栅电极G2提供电压的阈值电压控制线VtC与相邻的单元共享。也就是说，半导体存储器具有多个彼此共享阈值电压控制线VtC的相邻的SRAM单元。
提供施加到某个SRAM单元的传输晶体管TR5的第二栅电极G2的电压的阈值电压控制线VtC与提供施加到相邻SRAM单元的传输晶体管TR6的第二栅电极G2的电压的阈值电压控制线VtC共享。
通过与相邻的SRAM单元共享阈值电压控制线VtC，可以实现面积的最小化。尽管在常规类型中共享VSS线，但是在第一实施例的版图中的单元中提供了两条VSS线。
(制造方法)
接下来，将说明根据本发明第一实施例的半导体存储器的制造方法。
如图6所示，准备其中在氧化硅(SiO2)层2上设置硅(Si)层3的SOI衬底1。
接下来，如图7所示，使用化学气相沉积(CVD)方法在半导体(硅)层3上沉积由氮化硅(Si3N4)构成的帽层4。
如图8所示，在帽层4上形成抗蚀剂膜，通过光刻工艺构图抗蚀剂膜，形成构图的抗蚀剂膜5a至5d。根据稍后描述的硅鳍片的图形来构图抗蚀剂膜5a至5d。
如图9所示，使用抗蚀剂膜5a至5d作为掩模并且将硅层3作为停止层，通过反应离子蚀刻(RIE)方法蚀刻帽层4。结果，根据稍后描述的硅鳍片的图形来构图帽层4。于是，形成构图的帽层4a至4d。
如图10所示，去除抗蚀剂膜5a至5d。然后，使用帽层4a至4d作为掩模并且将氧化硅层2作为停止层，通过RIE方法蚀刻硅层3。结果，形成由硅层3构成的硅鳍片3a至3d。硅鳍片3a用于驱动晶体管TR3和传输晶体管TR5的有源区，硅鳍片3b用于负载晶体管TR1的有源区，硅鳍片3c用于负载晶体管TR2的有源区，并且硅鳍片3d用于驱动晶体管TR4和传输晶体管TR6的有源区。因此，如果需要，对硅鳍片3a至3d进行掺杂。然后，通过对硅鳍片3a至3d暴露的表面进行氧化而形成栅极绝缘体。
如图11所示，通过CVD方法在氧化硅层2上沉积由多晶硅(多晶Si)构成的导电膜6。导电膜6还沉积在硅鳍片3a至3d的周围以接触硅鳍片3a至3d的侧表面。硅鳍片3a至3d和帽层4a至4d被导电膜6掩埋。
如图12所示，使用帽层4a至4d作为停止层，通过化学机械抛光(CMP)方法进行对导电膜6的抛光。
如图13所示，在导电膜6和帽层4a至4d上形成抗蚀剂膜7，并且通过光刻工艺来构图抗蚀剂膜7。根据稍后描述的栅电极的图形和硅鳍片上的接触孔的图形来构图抗蚀剂膜7。将栅电极的图形跨过帽层4a至4d设置到帽层4a至4d的两侧。结果，可以为硅鳍片3a至3d的两侧的每一侧提供双栅型的栅电极。
如图14所示，使用帽层4a至4d和氧化硅层2作为掩模并且将抗蚀剂膜7作为停止层，通过RIE技术蚀刻导电膜6。结果，形成由多晶硅构成的栅电极6a至6j。直到栅电极的制造工艺为止，可以用背栅型Fin FET配置SRAM单元中的所有晶体管TR1至TR6。所有晶体管TR1至TR6的每个栅电极G1和G2都不导通。
因此，直到栅电极的制造工艺为止，所有晶体管TR1至TR6都可以用相同结构的背栅型Fin FET配置。由此，在多个Fin FET的加工过程期间仅形成多个相同结构的栅电极和多个相同结构的鳍片。因此，对于光刻工艺可以允许足够的工艺容限。如果栅电极和Fin FET的鳍片的结构是各种各样的，或者Fin FET存在超过两种的变化，那么制造工艺会变得复杂。而且，在制造工艺中的控制参数的数量将增加，于是工艺的容限变小而且制造工艺步骤变困难。
如图15所示，使用硅鳍片3a至3d和氧化硅层2作为掩模并且将抗蚀剂膜7作为停止层，通过RIE技术蚀刻帽层4a至4d。结果，由于在下面的工艺中在将成为接触孔的区域中去除了帽材料，因此暴露出硅层3。
如图16所示，去除抗蚀剂膜7。
如图17所示，通过CVD方法在氧化硅层2、栅电极6a至6j和帽层4a至4d上沉积用于层间绝缘体9的氧化硅膜。通过CMP方法平面化层间绝缘体9。
如图18所示，在层间绝缘体9的氧化硅膜上形成抗蚀剂膜10，并通过光刻方法构图抗蚀剂膜10。根据稍后描述的接触孔8a至8j和11a至11j的图形来构图抗蚀剂膜10。
如图19和图20所示，使用抗蚀剂膜10和帽层4a至4d作为掩模并且将硅鳍片3a至3d和栅电极6a至6j作为停止层，通过RIE技术蚀刻层间绝缘体9的氧化硅膜的接触孔8a至8j和11a至11j的区域。结果，形成了接触孔8a至8j和11a至11j。
如图21所示，通过CVD方法沉积用于接触插塞的导电膜，并且在接触孔8a至8j和11a至11j中埋入导电膜。使用层间绝缘体9的氧化硅膜作为停止层，通过CMP方法抛光沉积在接触孔8a至8j和11a至11j的外面的导电膜。结果，形成接触插塞8a至8j和12a至12j。
如图22和图23所示，通过溅射技术等在层间绝缘体9上沉积用于M1电极层的导电膜。在导电膜上形成抗蚀剂膜，并且通过光刻方法构图抗蚀剂膜。根据稍后描述的M1电极层13a至13n的图形来构图抗蚀剂膜。使用抗蚀剂膜作为掩模并且将层间绝缘体9作为停止层，通过RIE技术蚀刻导电膜。
结果，形成M1电极层13a至13n。然后，在施加相同电压的M1电极层13a和13m处，通过连接作为顶栅的第一栅电极G1和作为背栅的第二栅电极G2的两电极，可以使用用作通常的(狭义的)双栅MOSFET的晶体管TR1至TR4。
对于用作背栅型MOSFET的传输晶体管TR5和TR6，通过分隔的M1电极层，栅电极G1连接到字线，并且，栅电极G2连接到阈值电压控制线VtC。因此，制成背栅型Fin FET和通常的双栅Fin FET以在一个SRAM单元中被分开。也就是说，所有的晶体管TR1至TR6首先形成为背栅型Fin FET，然后如果需要，可以通过利用M1电极层连接栅电极G1和G2来配置双栅Fin FET。在一个SRAM单元中，结合背栅型Fin FET和双栅Fin FET以形成SRAM单元。
如图24所示，通过CVD方法在层间绝缘体9和M1电极层13a至13n上沉积用于层间绝缘体14的氧化硅膜。通过CMP方法来平面化层间绝缘体14的表面。
如图25所示，在层间绝缘体14上形成抗蚀剂膜，并且通过光刻方法构图抗蚀剂膜。根据VIA1孔15a的图形构图抗蚀剂膜。使用抗蚀剂膜作为掩模并且将M1电极层13a至13n作为停止层，通过RIE技术蚀刻层间绝缘体14的VIA1插塞16a至16j的区域。结果，形成VIA1孔15a。
如图26所示，通过CVD方法沉积用于VIA1插塞16a至16j的导电膜，并且在插塞孔15a中埋入导电膜。使用层间绝缘体14作为停止层，通过CMP方法抛光沉积在VIA1孔15a的外面的导电膜。结果，形成VIA1插塞16a至16j。
如图27和图28所示，通过溅射技术在层间绝缘体14上沉积用于字线WL和M2电极层的导电膜。在导电膜上形成抗蚀剂膜，并且通过光刻方法构图抗蚀剂膜。根据字线WL以及M2电极层17b至17g、17i和17j的图形来构图抗蚀剂膜。利用抗蚀剂膜作为掩模并且将层间绝缘体14作为停止层，通过RIE技术蚀刻导电膜。结果，形成字线WL以及M2电极层17b至17g、17i和17j的图形。
如图29所示，通过CVD方法在层间绝缘体14、字线WL以及M2电极层17b至17g、17i和17j上沉积用于层间绝缘体18的氧化硅膜。通过CMP方法来平面化层间绝缘体18的表面。在层间绝缘体18上形成抗蚀剂膜，并且通过光刻方法构图抗蚀剂膜。根据VIA2插塞19a至19h的图形来构图抗蚀剂膜。使用抗蚀剂膜作为掩模并且将字线WL以及M2电极层17b至17g、17i和17j作为停止层，通过RIE技术蚀刻层间绝缘体18的VIA2插塞19a至19h的区域。结果，形成VIA2孔。通过CVD方法沉积用于VIA2插塞19a至19h的导电膜，并在VIA2孔中埋入导电膜。使用层间绝缘体18作为停止层，通过CMP抛光沉积在VIA2孔的外面的导电膜。结果，形成VIA2插塞19a至19h。
如图30所示，通过溅射技术在层间绝缘体18的氧化硅膜上沉积用于阈值电压控制线VtC、位线BLT和BLC、地电平的接地线VSS1和VSS2以及电源电压VDD的导电膜。在导电膜上形成抗蚀剂膜，并且通过光刻方法构图抗蚀剂膜。根据阈值电压控制线VtC、位线BLT和BLC、地电平的接地线VSS1和VSS2以及电源电压VDD的图形来构图抗蚀剂膜。使用抗蚀剂膜作为掩模并且将层间绝缘体18作为停止层，通过RIE技术蚀刻导电膜。结果，形成阈值电压控制线VtC、位线BLT和BLC、地电平的接地线VSS1和VSS2以及电源电压VDD。然后，形成与字线WL垂直的阈值电压控制线VtC。于是，与常规类型相比，SRAM单元的附加部分的面积可以通过与相邻的SRAM单元共享阈值电压控制线VtC而最小化。
如图4和图5所示，通过CVD方法在层间绝缘体18、阈值电压控制线VtC、位线BLT和BLC、地电平的接地线VSS1和VSS2以及电源电压VDD上沉积用于钝化层20的氧化硅膜和氮化硅膜。通过上述步骤完成第一实施例的半导体存储器的制造方法。
尽管上面说明的电极布线利用蚀刻方法通过构图导电膜来制造，不必说，镶嵌方法可以用于制造电极布线。在镶嵌方法中，预先蚀刻层间绝缘体以形成沟槽，并且沉积金属层以填充沟槽。然后，通过CMP方法平面化金属层的表面。结果，形成金属电极布线。
[第二实施例]
根据本发明第二实施例的半导体存储器包括如图31所示的SRAM单元。SRAM单元包括六个类似于第一实施例的图1所示的SRAM单元的晶体管TR1至TR6。然而，在第二实施例中，晶体管TR3至TR6的栅电极G2的连接终端不同于第一实施例。在第二实施例中，驱动晶体管TR3的栅电极G2与阈值电压控制线VtC相连。驱动晶体管TR4的栅电极G2也与阈值电压控制线VtC相连。传输晶体管TR5的栅电极G2和传输晶体管TR5的栅电极G1与字线WL相连。传输晶体管TR6的栅电极G2和传输晶体管TR6的栅电极G1与字线WL相连。
在根据第二实施例的半导体存储器中，还建议使用如图31所示的背栅型、所谓的双栅的分离栅型Fin FET(TR3，TR4)作为通过使用Fin FET配置SRAM单元的方法。在图31中，阈值电压控制线VtC与作为驱动晶体管TR3的背栅的栅电极G2相连，并且与作为驱动晶体管TR4的背栅的栅电极G2相连。负载晶体管TR1的栅电极G1和G2以及负载晶体管TR2的栅电极G1和G2分别与作为驱动晶体管TR3的顶栅的栅电极G1以及作为驱动晶体管TR4的顶栅的栅电极G1相连。因此，对驱动晶体管TR3的栅电极G1和G2施加了不同的电压。对驱动晶体管TR4的栅电极G1和G2也施加了不同的电压。
如图32所示，施加到阈值电压控制线VtC的信号电压与SRAM单元的写使能信号WR同步变化。驱动晶体管TR3和驱动晶体管TR4的第二栅电极G2与阈值电压控制线VtC相连。因此，用于驱动晶体管TR3和驱动晶体管TR4的第二栅电极G2的施加电压与SRAM单元的写使能信号WR同步变化，并且驱动晶体管TR3和TR4的阈值电压值与写使能信号WR同步变低。
通过与写使能信号WR同步地改变对阈值电压控制线VtC施加的信号电压，驱动晶体管TR3和驱动晶体管TR4的器件特性可以在写入模式时和数据存储模式时改变。
背栅型MOSFET用于驱动晶体管TR3和驱动晶体管TR4。将电源电压VDD的值的约一半的电压施加到阈值电压控制线VtC，并且将电源电压VDD的值的约一半的电压施加到驱动晶体管TR3和驱动晶体管TR4的第二栅电极G2，作为写入SRAM单元时的低阈值电压(低-Vt)模式。结果，可以减小与驱动晶体管TR3和驱动晶体管TR4的栅电极G1相关的阈值电压值，并且大量电流可以传导通过驱动晶体管TR3和驱动晶体管TR4。
而且，将约为电源电压VDD的值的更大的电压施加到阈值电压控制线VtC，并且将约为电源电压VDD的值的电压施加到驱动晶体管TR3和驱动晶体管TR4的栅电极G2，作为写入SRAM单元时的低阈值电压(低-Vt)模式。通过实现在栅电极G1侧和栅电极G2侧的两侧产生沟道的两侧沟道，更大量的电流可以传导通过驱动晶体管TR3和驱动晶体管TR4。
另一方面，将约为地电平的接地线VSS1和VSS2的电压施加到阈值电压控制线VtC，作为在SRAM单元中存储数据时的高阈值电压(高-Vt)模式。因此，可以增大与驱动晶体管TR3和驱动晶体管TR4的栅电极G1相关的阈值电压值，可以减小泄漏电流的值，并且可以改善SNM。
另外，必须将用于阈值电压控制线VtC的电压的值设定为很大或超过施加到字线WL的电势电压的值的“高侧”。结果，可以减小驱动晶体管TR3和驱动晶体管TR4的阈值电压值，并且驱动晶体管TR3和驱动晶体管TR4的电流驱动能力的值可以增大为超过传输晶体管TR5和传输晶体管TR6的电流驱动能力的值。
因此，驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β可以通过时间序列变化而改变。
结果，可以增大SNM，如图2所示。也就是说，如果通过驱动晶体管TR3传导电流，则构成SRAM单元的触发器F/F的第一反相器的输入电压Vin1和输出电压Vout1的输入-输出特性曲线31变得垂直陡峭。因此，由于蝶形曲线的右下的回线34下面的曲线31进一步向下变凸并且获得更多操作容限，因此可以增大SNM。
当通过驱动晶体管TR4传导电流时，在构成触发器F/F的第二反相器的输入电压Vin2和输出电压Vout2的输入-输出特性曲线32中输出电压Vout2的值急剧降低。因此，由于蝶形曲线的左上的回线33下面的曲线32进一步向下变凸并且获得更多操作容限，因此可以增大SNM。
与本发明的第一实施例相同，对阈值电压控制线VtC施加的信号电压早于写入/读出存储器单元的定时，并且在早于写入/读出存储器单元的定时的时刻设定驱动晶体管TR3和TR4的阈值电压Vt。
如图33和图34所示，在根据本发明第二实施例的半导体存储器中，在氧化硅层2上设置硅鳍片3a至3d。对于硅鳍片3a至3d，可以类似于本发明第一实施例。
硅鳍片3a用于驱动晶体管TR3的有源区和传输晶体管TR5的有源区。硅鳍片3b用于负载晶体管TR1的有源区。硅鳍片3c用于负载晶体管TR2的有源区。硅鳍片3d用于驱动晶体管TR4的有源区和传输晶体管TR6的有源区。
分别在硅鳍片3a至3d上设置帽层4a至4d。对于帽层4a至4d，可以类似于本发明第一实施例。
在氧化硅层2上设置栅电极6a至6j。栅电极6a和6f的结构不同于本发明第一实施例的栅电极6a和6f的结构，并且在阈值电压控制线VtC下面设置栅电极6a和6f。对于其它的栅电极6b至6e和6g至6j，可以类似于第一实施例。
在层间绝缘体9、接触插塞8a至8j和接触插塞12a至12j上设置M1电极层13a至13n。
M1电极层13a连接栅电极6b和6c。结果，驱动晶体管TR3的栅电极G1与负载晶体管TR1的栅电极G1和G2相连。
M1电极层13m连接栅电极6g和6h。结果，负载晶体管TR2的栅电极G1和G2与驱动晶体管TR4的栅电极G1相连。
M1电极层13b连接栅电极6d和6e。结果，传输晶体管TR6的栅电极G1和G2被连接。
M1电极层13k连接栅电极6i和6j。结果，传输晶体管TR5的栅电极G1和G2被连接。
另一方面，栅电极6a和6b都不被M1电极层连接。结果，驱动晶体管TR3的栅电极G1和G2都不被连接，并且驱动晶体管TR3是分离栅型双栅FET。类似地，由于栅电极6g和6f都不被连接，因此，驱动晶体管TR4的栅电极G1和G2都不被连接。因此，驱动晶体管TR4是分离栅型双栅FET。
在层间绝缘体14和VIA1插塞16a至16j上设置字线WL以及M2电极层17b至17g、17i和17j。字线WL通过VIA1插塞16a、M1电极层13b以及接触插塞12d和12e与栅极6d和6e相连。结果，传输晶体管TR6的栅电极G1和G2与字线WL相连。
而且，字线WL通过VIA1插塞16h、M1电极层13k以及接触插塞12i和12j与栅极6i和6j相连。结果，传输晶体管TR5的栅电极G1和G2与字线WL相连。
在层间绝缘体18和VIA2插塞19a至19h上设置阈值电压控制线VtC、位线BLT和BLC、地电平的接地线VSS1和VSS2以及电源电压VDD。阈值电压控制线VtC通过VIA2插塞19a、M2电极层17e、VIA1插塞16e、M1电极层13c以及接触插塞12a与栅电极6a相连。
结果，驱动晶体管TR3的栅电极G2与阈值电压控制线VtC相连。而且，阈值电压控制线VtC通过VIA2插塞19h、M2电极层17f、VIA1插塞16f、M1电极层13i以及接触插塞12f与栅电极6f相连。结果，驱动晶体管TR4的栅电极G2与阈值电压控制线VtC相连。
在SRAM单元中，所有的晶体管TR1至TR6具有第一栅电极G1和第二栅电极G2。对于晶体管TR1、TR2、TR5和TR6，通过M1电极层连接第一栅电极G1和第二栅电极G2。对于驱动晶体管TR3和TR4，提供将不同的电压施加到第一栅电极G1和第二栅电极G2的电极层。
在根据第二实施例的半导体存储器的SRAM单元中，嵌入具有背栅型、所谓的分离栅型结构的驱动晶体管TR3和TR4，以及具有共栅型结构的晶体管TR1、TR2、TR5和TR6。
而且，直到栅电极G1和G2的制造工艺为止，SRAM单元可以用相同结构的双栅型Fin FET来配置。结果，在多个Fin FET的加工过程期间，仅仅形成了多个相同结构的栅电极和多个相同结构的鳍片。因此，对于光刻工艺可以允许有足够的工艺容限。
如果栅电极和鳍片的结构是各种各样的，那么制造工艺会变得复杂。而且，在制造工艺中的控制参数的数量增加，于是工艺的容限变小而且制造工艺步骤变困难。
在SRAM单元中，向第二栅电极G2提供电压的阈值电压控制线VtC垂直于字线WL设置。根据第二实施例的SRAM单元可以与第一实施例一样地配置，同时由于阈值电压控制线VtC与字线WL交叉，SRAM单元按照常规类型的版图配置。如果阈值电压控制线VtC平行于字线WL设置，则必须增加金属层的数量或者必须弯曲字线WL。因此，这对于半导体存储器的加工成品率是不利的。
在SRAM单元中，向驱动晶体管TR3和TR4的第二栅电极G2提供电压的阈值电压控制线VtC与相邻的单元共享。也就是说，半导体存储器具有多个彼此共享阈值电压控制线VtC的相邻的SRAM单元。
向某个SRAM单元的驱动晶体管TR3的第二栅电极G2提供电压的阈值电压控制线VtC与相邻的SRAM单元的驱动晶体管TR4的第二栅电极G2提供电压的阈值电压控制线VtC共享。
通过与相邻的SRAM单元共享阈值电压控制线VtC，可以实现面积的最小化。尽管在常规类型中共享VSS线，但是在第二实施例的版图中的单元中提供了两条VSS线。
(制造方法)
接下来，将说明根据本发明第二实施例的半导体存储器的制造方法。
基本上，根据第二实施例的半导体存储器的制作方法类似于根据第一实施例的半导体存储器的制作方法。不同点是用于形成硅鳍片6a至6j的图形的掩模的形状。在第一实施例和第二实施例中的其它的不同方面在于：用于形成接触插塞12a至12j的图形的接触层的掩模的形状；用于形成M1电极层13a至13n的图形的M1层的掩模的形状；用于形成VIA1插塞16a至16j的图形的VIA1层的掩模的形状；用于形成字线WL和M2电极层17b至17g、17i和17j的图形的M2层的掩模的形状；用于形成插塞19a至19h的图形的VIA2层的掩模的形状。
更具体地，分别在形成接触孔11a至11j之后试图比较图35所示的第二实施例的半导体存储器和图19所示的第一实施例的半导体存储器。硅鳍片6a和6f的图形的形状以及接触孔11a和11f的图形的形状在第一实施例和第二实施例中是不同的。
而且，在每个存储器中在形成M1电极层13a至13n之后试图比较图36所示的第二实施例的半导体存储器和图22所示的第一实施例的半导体存储器。对于M1电极层13a，尽管在第二实施例中栅电极6a和6b都不被连接，但是在第一实施例中，栅电极6a和6b被连接。结果，在第二实施例中驱动晶体管TR3的栅电极G1和G2均不被连接。
对于M1电极层13m，尽管在第二实施例中栅电极6g和6f都不被连接，但是在第一实施例中，栅电极6g和6f被连接。结果，在第二实施例中驱动晶体管TR4的栅电极G1和G2均不被连接。
另一方面，尽管在第二实施例中M1电极层13k的栅电极6i和6j被连接，但是在第一实施例中栅电极6i和6j都不被连接。结果，在第二实施例中传输晶体管TR5的栅电极G1和G2被连接。
对于M1电极层13b，尽管在第二实施例中栅电极6d和6e被连接，但是在第一实施例中栅电极6a和6e均不被连接。结果，在第二实施例中传输晶体管TR6的栅电极G1和G2被连接。
此外，分别在形成字线WL和M2电极层17b至17g、17i和17j之后，试图比较图37所示的第二实施例的半导体存储器和图27所示的第一实施例的半导体存储器。
尽管在第二实施例中字线WL通过VIA1插塞16h和M1电极层13k与栅电极6i和6j相连，但是在第一实施例中，虽然字线WL与栅电极6i相连，但字线WL不与栅电极6j相连。结果，在第二实施例中传输晶体管TR5的栅电极G1和G2与字线WL相连。
而且，尽管在第二实施例中字线WL通过VIA1插塞16a和M1电极层13b与栅电极6d和6e相连，但是在第一实施例中，虽然字线WL与栅电极6d相连，但是字线WL不与栅电极6e相连。结果，在第二实施例中传输晶体管TR6的栅电极G1和G2与字线WL相连。
而且，分别在形成阈值电压控制线VtC、位线BLT和BLC、处于地电平的接地线VSS1和VSS2以及电源电压线VDD之后，试图比较图33所示的根据第二实施例的半导体存储器和根据第一实施例的半导体存储器。
对于阈值电压控制线VtC，尽管在第二实施例中其通过VIA2插塞19a、M2电极层17e、VIA1插塞16e、M1电极层13c以及接触插塞12a与栅电极6a相连，但是在第一实施例中其通过VIA2插塞19a、M2电极层17f、VIA1插塞16f、M1电极层13i以及接触插塞12j与栅电极6j相连。
而且，对于阈值电压控制线VtC，尽管在第二实施例中其通过VIA2插塞19h、M2电极层17f、VIA1插塞16f、M1电极层13i以及接触插塞12f与栅电极6f相连，但是在第一实施例中其通过VIA2插塞19h、M2电极层17e、VIA1插塞16e、M1电极层13c以及电接触插塞12e与栅电极6e相连。
与第一实施例相同，直到栅电极G1和G2的制造工艺为止，所有的晶体管TR1至TR6可以用相同结构的背栅型Fin FET来配置。因此，在加工多个Fin FET的过程期间，仅仅形成了多个相同结构的栅电极和多个相同结构的鳍片。因此，对于光刻工艺可以允许有足够的工艺容限。
如果栅电极和鳍片的结构是各种各样的，那么制造工艺会变得复杂。而且，在制造工艺中的控制参数的数量将增加，于是工艺的容限变小而且半导体存储器的制造加工成品率的提高变困难。
然后，施加相同电压，通过M1金属电极层13a、13m、13k和13b连接作为顶栅的第一栅电极G1和作为背栅的第二栅电极G2的两个电极，可以使用用作通常的(狭义的)双栅MOSFET的晶体管TR1、TR2、TR5和TR6。
对于用作背栅型MOSFET的驱动晶体管TR3和TR4，由硅鳍片3b和3c连接栅电极G1，并且通过阈值电压控制线VtC、通过分离的M1电极层连接栅电极G2。
由此，制成背栅型Fin FET和通常的双栅Fin FET以在一个SRAM单元中被分开。也就是说，所有的晶体管TR1至TR6首先形成为背栅型Fin FET，然后如果需要，可以通过利用M1电极层连接栅电极G1和G2来配置双栅Fin FET。在一个SRAM单元中，结合背栅型Fin FET和双栅Fin FET以形成SRAM单元。
然后，阈值电压控制线VtC垂直于字线WL设置。与常规类型相比，SRAM单元的附加部分的面积可以通过与相邻的SRAM单元共享阈值电压控制线VtC而最小化。
与第一实施例基本上相同地，在第二实施例的版图中，阈值电压控制线VtC被添加到SRAM单元的最外周部分，并且阈值电压控制线VtC与相邻的SRAM单元共享。
而且，由于字线WL的电极线仅由直线构成，因此SRAM单元的结构变得简单。而且，所有的晶体管TR1至TR6仍然可以由背栅型Fin FET构成。并且对于不应由背栅型Fin FET构成的共同连接的栅极型晶体管TR1、TR2、TR5和TR6，每个顶栅与M1电极层相连。
通过连接栅电极G1和作为背栅的栅电极G2，构成为狭义的双栅FinFET。
[第三实施例1
根据本发明第三实施例的半导体存储器包括如图38所示的SRAM单元。SRAM单元包括类似于第二实施例的图31所示的SRAM单元的六个晶体管TR1至TR6。然而，在第三实施例中，传输晶体管TR5和TR6的栅电极G2的连接终端不同于第二实施例。
在第三实施例中，传输晶体管TR5和TR6的栅电极G2不被连接而是浮空(floating)状态。
在根据第三实施例的半导体存储器中，也建议使用如图38所示的背栅型、所谓的双栅的分离栅型Fin FET(TR3、TR4)作为通过使用Fin FET构成SRAM单元的方法。
在图38中，阈值电压控制线VtC与作为驱动晶体管TR3的背栅的栅电极G2相连，并且与作为驱动晶体管TR4的背栅的栅电极G2相连。
负载晶体管TR1的栅电极G1和G2以及负载晶体管TR2的栅电极G1和G2分别与作为驱动晶体管TR3的顶栅的栅电极G1以及作为驱动晶体管TR4的顶栅的栅电极G1相连。
因此，对驱动晶体管TR3的栅电极G1和G2施加不同的电压。对驱动晶体管TR4的栅电极G1和G2也施加不同的电压。
在第三实施例中，与图32所示的第二实施例相同地，施加到阈值电压控制线VtC的信号电压也与SRAM单元的写使能信号WR同步变化。通过与写使能信号WR同步地改变施加到阈值电压控制线VtC的信号电压，可以在写入模式时和数据存储模式时改变驱动晶体管TR3和驱动晶体管TR4的器件特性。
而且，尽管在第二实施例中传输晶体管TR5和TR6的栅电极G2与字线WL相连，但是在第三实施例中使传输晶体管TR5和TR6的栅电极G2浮空。
结果，与第二实施例相比，在第三实施例中，传输晶体管的电流驱动能力可以降低。于是，在第三实施例中，驱动晶体管的电流驱动能力与传输晶体管的电流驱动能力的比率β可以增加为超过在第二实施例中的比率β的值。结果，可以增大SNM。
对于图38所示的根据第三实施例的半导体存储器，在如图39和图40所示的氧化硅层2上设置硅鳍片3a至3d。对于硅鳍片3a至3d以及栅电极6a至6j，可以类似于第一实施例。仅需使栅电极6d浮空而没有任何连接。
可选地，即使接触插塞12d与栅电极6d相连，也仅需使栅电极6d和接触插塞12d与其它浮空。
而且，还使栅电极6i浮空而没有任何连接。可选地，即使电接触插塞12i与栅电极6i相连，也仅需使栅电极6i与电接触插塞12i与其它浮空。
与第一实施例和第二实施例相同，直到栅电极的制造工艺为止，所有的晶体管TR1至TR6可以用相同结构的背栅型Fin FET来配置。结果，在加工多个Fin FET的过程期间，仅仅形成了多个相同结构的栅电极和多个相同结构的鳍片。因此，对于光刻工艺可以允许有足够的工艺容限。
[其它实施例]
如上所述，根据第一至第三实施例说明了本发明。然而，不应认为，形成本公开的一部分的说明书和附图旨在限制本发明的精神和范围。对于本领域的技术人员来说，各种可选实施例、实用实例和操作技术将将由本公开变得显而易见。
例如，在SRAM单元中的所有双栅型晶体管和背栅型晶体管都不局限于Fin FET，并且构成SRAM单元的六个晶体管的部分可以由平面型双栅MOSFET来实现。
通过使用类似于第一至第三实施例的用于晶体管版图图形的双栅MOSFET和SRAM单元的电路图，可以实现SRAM单元的基本电路操作，并且可以获得大的SNM量。
而且，本发明的半导体存储器的SRAM单元的版图图形并不局限于第一实施例至第三实施例的版图图形。不必说，即使使用其它版图图形，也可以配置。
同样地，本发明自然地包括没有在此描述的各种实施例。因此，本发明的技术范围仅仅由根据被认为适合上述说明书的下述权利要求书的本发明的具体特征来限定。

Claims (20)

1.一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：
第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；
第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；
第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及
第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，
其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管中的至少一者由鳍片场效应晶体管构成，以及
所述鳍片场效应晶体管由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。
2.根据权利要求1的半导体存储器，其中
所述第二栅电极的施加电压与所述静态随机存取存储器单元的写使能信号同步变化，并且所述双栅场效应晶体管的阈值电压与所述写使能信号同步降低。
3.根据权利要求2的半导体存储器，其中
与所述写使能信号同步的所述第二栅电极的施加电压从早于所述写使能信号的上升的定时的时刻开始变化，并且变化到晚于所述写使能信号的下降的定时的时刻为止。
4.一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：
第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；
第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；
第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及
第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，
其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管由多个鳍片场效应晶体管构成，以及
所述第一传输晶体管和所述第二传输晶体管都由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。
5.根据权利要求4的半导体存储器，其中
所述第二栅电极的施加电压与所述静态随机存取存储器单元的写使能信号同步变化，并且所述双栅场效应晶体管的阈值电压与所述写使能信号同步降低。
6.根据权利要求5的半导体存储器，其中
与所述写使能信号同步的所述第二栅电极的施加电压从早于所述写使能信号的上升的定时的时刻开始变化，并且变化到晚于所述写使能信号的下降的定时的时刻为止。
7.根据权利要求4的半导体存储器，其中
所述第一负载晶体管被配置为具有共同连接到所述第一反相器的输入的第一栅电极和第二栅电极；以及
所述第二负载晶体管被配置为具有共同连接到所述第二反相器的输入的第一栅电极和第二栅电极。
8.根据权利要求4的半导体存储器，其中
所述第一驱动晶体管被配置为具有共同连接到所述第一反相器的输入的第一栅电极和第二栅电极；以及
所述第二驱动晶体管被配置为具有共同连接到所述第二反相器的输入的第一栅电极和第二栅电极。
9.根据权利要求4的半导体存储器，其中
所述第一传输晶体管和所述第二传输晶体管的所述第一栅电极分别连接到所述字线；以及
所述第一传输晶体管和所述第二传输晶体管的所述第二栅电极分别连接到所述阈值电压控制线。
10.根据权利要求9的半导体存储器，其中
所述阈值电压控制线被设置为与所述字线垂直。
11.根据权利要求10的半导体存储器，其中
所述阈值电压控制线由在所述字线延长的方向上相邻设置的静态随机存取存储器单元相互共享。
12.一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：
第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；
第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；
第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及
第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，
其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管由多个鳍片场效应晶体管构成，以及
所述第一驱动晶体管和所述第二驱动晶体管都由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。
13.根据权利要求12的半导体存储器，其中
所述第二栅电极的电压与所述静态随机存取存储器单元的写使能信号同步变化，并且所述双栅场效应晶体管的阈值电压与所述写使能信号同步降低。
14.根据权利要求13的半导体存储器，其中
与所述写使能信号同步的所述第二栅电极的电压从早于所述写使能信号的上升的定时的时刻开始变化，并且变化到晚于所述写使能信号的下降的定时的时刻为止。
15.根据权利要求12的半导体存储器，其中
所述第一负载晶体管被配置为具有共同连接到所述第一反相器的输入的第一栅电极和第二栅电极；以及
所述第二负载晶体管被配置为具有共同连接到所述第二反相器的输入的第一栅电极和第二栅电极。
16.根据权利要求12的半导体存储器，其中
所述第一传输晶体管被配置为具有共同连接到所述字线的第一栅电极和第二栅电极；以及
所述第二传输晶体管被配置为具有共同连接到所述字线的第一栅电极和第二栅电极。
17.根据权利要求12的半导体存储器，其中
所述第一传输晶体管和所述第二传输晶体管都由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且使所述第二栅电极电浮空。
18.根据权利要求12的半导体存储器，其中
所述第一驱动晶体管的所述第一栅电极连接到所述第一反相器的输入，并且所述第一驱动晶体管的所述第二栅电极连接到第一阈值电压控制线；以及
所述第二驱动晶体管的所述第一栅电极连接到所述第二反相器的输入，并且所述第二驱动晶体管的所述第二栅电极连接到第二阈值电压控制线。
19.根据权利要求18的半导体存储器，其中
所述第一和第二阈值电压控制线被设置为与所述字线垂直。
20.根据权利要求19的半导体存储器，其中
所述第一和第二阈值电压控制线由在所述字线延长的方向上相邻设置的静态随机存取存储器单元相互共享。
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US (1) US7522445B2 (zh)
JP (1) JP4855786B2 (zh)
CN (1) CN100539157C (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2898432B1 (fr) * 2006-03-10 2008-04-11 Commissariat Energie Atomique Cellules memoire en technologie cmos double-grille dotee de transistors a deux grilles independantes
JP5057739B2 (ja) * 2006-10-03 2012-10-24 株式会社東芝 半導体記憶装置
WO2008069277A1 (ja) * 2006-12-07 2008-06-12 National Institute Of Advanced Industrial Science And Technology Ｓｒａｍ装置
WO2008081740A1 (ja) * 2006-12-28 2008-07-10 National Institute Of Advanced Industrial Science And Technology Ｓｒａｍセル及びｓｒａｍ装置
FR2911004B1 (fr) * 2006-12-28 2009-05-15 Commissariat Energie Atomique Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat
FR2910999B1 (fr) * 2006-12-28 2009-04-03 Commissariat Energie Atomique Cellule memoire dotee de transistors double-grille, a grilles independantes et asymetriques
US8705300B1 (en) * 2007-02-27 2014-04-22 Altera Corporation Memory array circuitry with stability enhancement features
WO2008114716A1 (ja) * 2007-03-20 2008-09-25 National Institute Of Advanced Industrial Science And Technology Ｓｒａｍ装置
JP4461154B2 (ja) 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US7929332B2 (en) * 2007-06-29 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
FR2921508A1 (fr) * 2007-09-24 2009-03-27 Commissariat Energie Atomique Memoire sram a cellule de reference de polarisation
US7710765B2 (en) * 2007-09-27 2010-05-04 Micron Technology, Inc. Back gated SRAM cell
JP5165992B2 (ja) * 2007-10-17 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2009130210A (ja) * 2007-11-26 2009-06-11 Toshiba Corp 半導体装置
FR2927722A1 (fr) * 2008-02-18 2009-08-21 Commissariat Energie Atomique Cellule memoire sram a transistor double grille dotee de moyens pour ameliorer la marge en ecriture
EP2380266B1 (en) * 2008-12-18 2016-03-16 Nxp B.V. Charge-pump circuit
US8144501B2 (en) * 2008-12-29 2012-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Read/write margin improvement in SRAM design using dual-gate transistors
JP2010225768A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
US8411479B2 (en) * 2009-07-23 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and methods for routing the memory circuits
WO2011013298A1 (ja) * 2009-07-29 2011-02-03 独立行政法人産業技術総合研究所 Ｓｒａｍセル
CN101625891B (zh) * 2009-08-12 2011-08-03 东南大学 一种高密度、高鲁棒性的亚阈值存储单元电路
JP5237504B2 (ja) * 2009-08-13 2013-07-17 サウスイースト ユニバーシティ 高密度で高いロバスト性を有するサブスレッショルドメモリセル回路
EP2513966B1 (en) * 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
US8305798B2 (en) * 2010-07-13 2012-11-06 Texas Instruments Incorporated Memory cell with equalization write assist in solid-state memory
JP5805380B2 (ja) * 2010-10-04 2015-11-04 ラピスセミコンダクタ株式会社 半導体集積装置における遅延回路及びインバータ
US9865330B2 (en) * 2010-11-04 2018-01-09 Qualcomm Incorporated Stable SRAM bitcell design utilizing independent gate FinFET
JP5432379B2 (ja) * 2010-12-07 2014-03-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
TWI476768B (zh) * 2011-10-21 2015-03-11 Univ Nat Chiao Tung 獨立閘極控制靜態隨機存取記憶體
CN103187255B (zh) * 2011-12-29 2015-12-16 中芯国际集成电路制造(上海)有限公司 高k金属栅电极的制作方法及其高k金属栅结构
FR2995722B1 (fr) * 2012-09-17 2015-07-17 Soitec Silicon On Insulator Finfet en silicium sur isolant avec une dependance reduite vis-a-vis de la largeur du fin
KR101979637B1 (ko) * 2012-11-26 2019-08-28 삼성전자주식회사 반도체 소자
CN103117042B (zh) * 2013-02-22 2015-03-18 合肥京东方光电科技有限公司 一种像素单元驱动电路、驱动方法、像素单元及显示装置
CN104752353B (zh) * 2013-12-30 2017-11-03 中芯国际集成电路制造(上海)有限公司 Sram单元的形成方法
CN105097014B (zh) * 2014-04-24 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件
US9853033B2 (en) * 2014-04-30 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
CN105448324B (zh) * 2014-05-29 2018-01-26 展讯通信（上海）有限公司 Sram存储单元及存储阵列
US9859286B2 (en) * 2014-12-23 2018-01-02 International Business Machines Corporation Low-drive current FinFET structure for improving circuit density of ratioed logic in SRAM devices
WO2016117288A1 (ja) 2015-01-19 2016-07-28 株式会社ソシオネクスト 半導体集積回路装置
US9653281B2 (en) 2015-06-22 2017-05-16 Qualcomm Incorporated Structure and method for tunable memory cells including fin field effect transistors
US9680473B1 (en) * 2016-02-18 2017-06-13 International Business Machines Corporation Ultra dense vertical transport FET circuits
CN106448725B (zh) * 2016-09-21 2018-11-30 宁波大学 一种基于FinFET器件的读写分离存储单元
FR3064396B1 (fr) * 2017-03-27 2019-04-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire sram
US11024369B1 (en) 2019-11-18 2021-06-01 International Business Machines Corporation Static random-access memory cell design
CN111508540B (zh) * 2020-04-26 2023-09-15 上海华力集成电路制造有限公司 一种sram读写结构及其测试方法
CN114171082B (zh) * 2021-11-18 2023-05-26 清华大学 用于三稳态存储的存储单元

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2768719B2 (ja) * 1988-11-21 1998-06-25 株式会社日立製作所 半導体装置及び半導体記憶装置
JP3236720B2 (ja) * 1993-02-10 2001-12-10 三菱電機株式会社 半導体記憶装置およびその製造方法
JP4030198B2 (ja) * 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
JP4216676B2 (ja) 2003-09-08 2009-01-28 株式会社東芝 半導体装置
JP2005116969A (ja) 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
JP4122439B2 (ja) * 2004-03-11 2008-07-23 独立行政法人産業技術総合研究所 二重絶縁ゲート電界効果トランジスタを用いたｃｍｏｓ回路
JP2006013328A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 半導体装置
JP2006049627A (ja) 2004-08-05 2006-02-16 Toshiba Corp 半導体装置及びその製造方法
JP4064955B2 (ja) 2004-09-30 2008-03-19 株式会社東芝 半導体装置及びその製造方法
JP4423392B2 (ja) * 2004-12-10 2010-03-03 独立行政法人産業技術総合研究所 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路
US7301838B2 (en) * 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US7177177B2 (en) * 2005-04-07 2007-02-13 International Business Machines Corporation Back-gate controlled read SRAM cell
US7532501B2 (en) * 2005-06-02 2009-05-12 International Business Machines Corporation Semiconductor device including back-gated transistors and method of fabricating the device
JP5054919B2 (ja) * 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置

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