CN105097014B

CN105097014B - 一种半导体器件

Info

Publication number: CN105097014B
Application number: CN201410166713.5A
Authority: CN
Inventors: 陈金明
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-04-24
Filing date: 2014-04-24
Publication date: 2018-11-16
Anticipated expiration: 2034-04-24
Also published as: CN105097014A

Abstract

本发明提供一种半导体器件，涉及半导体技术领域。本发明的半导体器件包括SRAM单元，在该SRAM单元中，第一上拉晶体管的用于连接电源电压的源极与第二上拉晶体管的用于连接电源电压的源极之间不存在电连接，或第一下拉晶体管的用于连接电源负极的源极与第二下拉晶体管的用于连接电源负极的源极之间不存在电连接，因而可以通过调节其各自的电源电压或电源负极电压的值，改善SRAM单元的可写性与静态噪声余量，进而提高半导体器件的性能。

Description

一种半导体器件

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件，尤其涉及一种包括SRAM单元的半导体器件。

背景技术

在半导体技术领域中，静态随机存取存储器(SRAM)因其优越的性能而具有广阔的应用前景。现有技术中的一种SRAM存储单元的电路图如图1所示，包括位线(BL、BLB)、字线(WL)、上拉晶体管(PU-1、PU-2)、下拉晶体管(PD-1、PD-2)、传输门晶体管(PG-1、PG-2)。其中，PU-1与PD-1构成第一反相器，PU-2与PD-2构成第二反相器，第一反相器与第二反相器交叉耦合，并且，上拉晶体管 PU-1和PU-2的漏极相连并连接至共同的电源电压VDD，下拉晶体管PD-1和PD-2的源极相连并连接至共同的电源负极VSS(通常为接地)。

在半导体领域中，可写性(writability)和静态噪声余量(static noise margin；简称SNM)是评估SRAM的存储单元性能的两个重要参数。随着半导体技术越来越快，SRAM单元的可写性(writability)与静态噪声余量(SNM)之间的冲突变得越来越严重。为了从物理尺寸角度同时改善可写性(writability)与写噪声余量(WNM)，SRAM 单元的面积将会被撑大。

在现有技术中，一种用于改善写余量(write margin)或读余量 (read margin)的方法是阱偏置技术(Well biasing technique)，如图 2所示。其中，图2A示意了P阱偏置技术(Pwell biasing technique)，图2B示意了N阱偏置技术(Nwell biasing technique)，图2C示意了智能阱偏置技术(smart well biasing technique)。然而，阱偏置技术对 SRAM单元的写噪声余量(WNM)的改善效果，往往并不理想。

在现有技术中，还可以采用降低的VDD(Collapsed VDD)、提升的VSS(boostedVSS)、以及抬升的字线电压(boosted word line) 等技术来改善SRAM单元的可写性，如图3所示。其中，图3A示意了降低的VDD(Collapsed VDD)技术，图3B示意了提升的VSS (boostedVSS)技术，图3C示意了抬升的字线电压(boosted word line)技术。然而，这些技术对SRAM单元的写噪声余量(WNM) 的改善效果，往往也不是很理想。

因此，为解决上述技术问题，有必要提出一种新的技术方案，以改善SRAM单元的可写性(writability)与写噪声余量(WNM)。

发明内容

针对现有技术的不足，本发明提供一种半导体器件结构，可以改善半导体器件中的SRAM单元的可写性(writability)与写噪声余量 (WNM)。

本发明实施例一提供一种半导体器件，包括SRAM单元，其中所述SRAM单元包括由第一上拉晶体管与第一下拉晶体管构成的第一反相器以及由第二上拉晶体管与第二下拉晶体管构成的第二反相器，所述第一反相器与所述第二反相器交叉耦合；

其中，所述第一上拉晶体管的用于连接电源电压的源极与所述第二上拉晶体管的用于连接电源电压的源极之间不存在电连接，所述第一下拉晶体管的用于连接电源负极的源极与所述第二下拉晶体管的用于连接电源负极的源极形成电连接。

可选地，所述第一上拉晶体管的用于连接电源电压的源极位于低压存储节点一侧，所述第二上拉晶体管的用于连接电源电压的源极位于高压存储节点一侧，所述第一上拉晶体管的漏极上的电源电压大于所述第二上拉晶体管漏极上的电源电压。

可选地，所述第一上拉晶体管的源极上的电源电压为标准电源电压，所述第二上拉晶体管源极上的电源电压的大小为标准电源电压的 70％。

可选地，所述第一上拉晶体管的源极上的电源电压的大小为标准电源电压的130％，所述第二上拉晶体管源极上的电源电压的大小为标准电源电压的70％。

可选地，所述第一下拉晶体管的用于连接电源负极的源极与所述第二下拉晶体管的用于连接电源负极的源极连接至共同的电源负极。

本发明实施例二提供另一种半导体器件，包括SRAM单元，其中所述SRAM单元包括由第一上拉晶体管与第一下拉晶体管构成的第一反相器以及由第二上拉晶体管与第二下拉晶体管构成的第二反相器，所述第一反相器与所述第二反相器交叉耦合；

其中，所述第一上拉晶体管的用于连接电源电压的源极与所述第二上拉晶体管的用于连接电源电压的源极形成电连接，所述第一下拉晶体管的用于连接电源负极的源极与所述第二下拉晶体管的用于连接电源负极的源极之间不存在电连接。

可选地，所述第一下拉晶体管的用于连接电源负极的源极位于低压存储节点一侧，所述第二下拉晶体管的用于连接电源负极的源极位于高压存储节点一侧；所述第一下拉晶体管的源极上的电源负极电压大于所述第二下拉晶体管的源极上的电源负极电压。

可选地，所述第一下拉晶体管的源极上的电源负极电压的大小为标准电源负极电压与25％的标准电源电压之和，所述第二下拉晶体管的源极上的电源负极电压为标准电源负极电压。

可选地，所述第一下拉晶体管的源极上的电源负极电压的大小为标准电源负极电压与25％的标准电源电压之和，所述第二下拉晶体管的源极上的电源负极电压为标准电源负极电压与25％的标准电源电压之差。

可选地，所述第一上拉晶体管的用于连接电源电压的源极与所述第二上拉晶体管的用于连接电源电压的源极连接至共同的电源电压。

本发明的半导体器件，在SRAM单元中，第一上拉晶体管的用于连接电源电压的源极与第二上拉晶体管的用于连接电源电压的源极之间不存在电连接，或第一下拉晶体管的用于连接电源负极的源极与第二下拉晶体管的用于连接电源负极的源极之间不存在电连接，因而可以通过调节其各自的电源电压或电源负极电压的值，改善SRAM 单元的可写性(writability)与写噪声余量(WNM)，进而提高半导体器件的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有技术中的一种SRAM单元的电路图；

图2为现有技术中的采用阱偏置技术的SRAM单元的示意图；

其中，图2A为采用P阱偏置技术的SRAM单元的示意图，图 2B为采用N阱偏置技术的SRAM单元的示意图；图2C为采用智能阱偏置技术的SRAM单元的示意图；

图3为现有技术中的采用降低或抬升电压技术的SRAM单元的示意图；

其中，图3A为采用Collapsed VDD技术的SRAM单元的示意图，图3B为采用boostedVSS技术的SRAM单元的示意图；图3 C为采用boosted word line(WL)技术的SRAM单元的示意图；

图4为本发明实施例一的半导体器件中的SRAM单元的电路图；

其中，图4A为本发明实施例一的半导体器件中的SRAM单元的第一种电路图(实施例一方案一)；图4B为本发明实施例一的半导体器件中的SRAM单元的第二种电路图(实施例一方案二)；

图5为本发明实施例二的半导体器件中的SRAM单元的电路图；

其中，图5A为本发明实施例二的半导体器件中的SRAM单元的第一种电路图(实施例二方案一)；图5B为本发明实施例二的半导体器件中的SRAM单元的第二种电路图(实施例二方案二)。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图4来描述本发明实施例的半导体器件。图4为本发明实施例的半导体器件中的SRAM单元的电路图，其中，图4A为本发明实施例的半导体器件中的SRAM单元的第一种电路图(实施例一方案一)；图4B为本发明实施例的半导体器件中的SRAM单元的第二种电路图(实施例一方案二)。

本发明实施例的半导体器件包括SRAM存储单元，其中，如图 4A和图4B所示，该SRAM单元包括：位线(BL、BLB)、字线(WL)、第一上拉晶体管(PU-1)、第二上拉晶体管(PU-2)、第一下拉晶体管(PD-1)、第二下拉晶体管(PD-2)、传输门晶体管(PG-1、PG-2)。其中，第一上拉晶体管与第一下拉晶体管构成第一反相器，第二上拉晶体管与第二下拉晶体管构成第二反相器，所述第一反相器与所述第二反相器交叉耦合，如图4A和4B所示。其中，第一上拉晶体管(PU-1) 的用于连接电源电压(VDD1)的源极与第二上拉晶体管(PU-2)的用于连接电源电压(VDD2)的源极不存在电连接。第一下拉晶体管 (PD-1)的用于连接电源负极(VSS)的源极与第二下拉晶体管(PD-2) 的用于连接电源负极(VSS)的源极形成电连接，连接至同一电源负极(VSS)。

显然，本发明实施例的半导体器件所包括的SRAM存储单元与现有技术(图1、图2或图3)不同，在本实施例中，第一上拉晶体管(PU-1)的用于连接电源电压(VDD1)的源极与第二上拉晶体管 (PU-2)的用于连接电源电压(VDD2)的源极之间不存在电连接，而现有技术中二者是连接在一起的。也就是说，本实施例的SRAM 单元将现有技术中的VDD通过两个独立的电源电压VDD1和VDD2 分别来实现。由于本实施例的SRAM单元将现有技术中的VDD通过两个独立的电源电压VDD1和VDD2分别来实现，因此可以通过调节VDD1和VDD2的值，改善SRAM单元的可写性(writability)与写噪声余量(WNM)。

进一步地，如图4A所示，在方案一中，在低压存储节点一侧 (Q＝0)保持VDD1的值与现有技术中VDD的值相同，在高压存储节点一侧(QN＝1)降低VDD2的值(例如，降低到现有技术中VDD 的值的70％)，以更好地改善SRAM单元的可写性(writability)与静态噪声余量(SNM)。示例性地，第一上拉晶体管的用于连接电源电压的源极位于低压存储节点一侧，所述第二上拉晶体管的用于连接电源电压的源极位于高压存储节点一侧。其中，现有技术中的VDD是指现有技术中通常采用的VDD的值，在此也称作标准电源电压，其中，标准电源电压可以为5V、3.3V、1.8V以及其他各种合适的电压值，可以根据半导体器件的工艺特点等进行选择。

进一步地，如图4B所示，在方案二中，在低压存储节点一侧 (Q＝0)提高VDD1的值(例如：提高到现有技术中VDD的值的 130％)，在高压存储节点一侧(QN＝1)降低VDD2的值(例如，降低到现有技术中VDD的值的70％)，以更好地提高改善SRAM单元的可写性(writability)与写噪声余量(WNM)。

经过实验可以发现，现有技术中的Collapsed VDD技术(记作现有技术二)可以将写噪声余量(WNM)从0.31344V(采用图1的结构且不采用任何改善措施的情况下，记作现有技术一)提高到 0.45351V；本实施例的方案一可以将WNM从0.31344V(现有技术一)提高到0.45877V；而本实施例的方案二可以将WNM从0.31344V (现有技术一)提高到0.54483V。也就是说，本实施例的方案二相对于现有技术一(采用图1的结构且不采用任何改善措施的情况下) 可以将写噪声余量(WNM)提高70％左右，而相对于现有技术二(采用图1的结构且Collapsed VDD技术的情况下)可以将写噪声余量 (WNM)提高20％左右。

本实施例的半导体器件，通过改变SRAM单元的结构，使得第一上拉晶体管(PU-1)的用于连接电源电压(VDD1)的源极与第二上拉晶体管(PU-2)的用于连接电源电压(VDD2)的源极之间不存在电连接，从而可以通过调节其各自的电源电压(VDD1和VDD2) 的值，改善SRAM单元的可写性(writability)与写噪声余量(WNM)。

本实施例的半导体器件中的SRAM单元的电路结构的上述改变，也必然导致版图结构的改变，此处不再赘述。

实施例二

下面，参照图5来描述本发明实施例的半导体器件。图5为本发明实施例的半导体器件中的SRAM单元的电路图，其中，图5A为本发明实施例的半导体器件中的SRAM单元的第一种电路图(实施例二方案一)；图5B为本发明实施例的半导体器件中的SRAM单元的第二种电路图(实施例二方案二)。

本发明实施例的半导体器件包括SRAM存储单元，其中，如图 5A和图5B所示，该SRAM单元包括：位线(BL、BLB)、字线(WL)、第一上拉晶体管(PU-1)、第二上拉晶体管(PU-2)、第一下拉晶体管(PD-1)、第二下拉晶体管(PD-2)、传输门晶体管(PG-1、PG-2)。其中，第一上拉晶体管与第一下拉晶体管构成第一反相器，第二上拉晶体管与第二下拉晶体管构成第二反相器，所述第一反相器与所述第二反相器交叉耦合，如图5A和5B所示。其中，第一上拉晶体管(PU-1) 的用于连接电源电压的源极与第二上拉晶体管(PU-2)的用于连接电源电压的源极形成电连接，连接至同一电源电压(VDD)。第一下拉晶体管(PD-1)的用于连接电源负极(VSS1)的源极与第二下拉晶体管(PD-2)的用于连接电源负极(VSS2)的源极之间不存在电连接。

显然，本发明实施例的半导体器件所包括的SRAM存储单元与现有技术(图1、图2或图3)不同，在本实施例中，第一下拉晶体管(PD-1)的用于连接电源负极(VSS1)的源极与第二下拉晶体管 (PD-2)的用于连接电源负极(VSS2)的源极之间不存在电连接，而现有技术中二者是连接在一起的。也就是说，本实施例的SRAM 单元将现有技术中的VSS通过两个独立的电源负极VSS1和VSS2分别来实现。由于本实施例的SRAM单元将现有技术中的VSS通过两个独立的电源电压VSS1和VSS2分别来实现，因此可以通过调节 VSS1和VSS2的值，改善SRAM单元的可写性(writability)与写噪声余量(WNM)。

进一步地，如图5A所示，在方案一中，在低压存储节点一侧 (Q＝0)提高VSS1的值(例如：从VSS提高到VSS+VDD的值的 25％)，在高压存储节点一侧(QN＝1)保持VSS2的值与现有技术中 VSS的值相同，以更好地改善SRAM单元的可写性(writability)与写噪声余量(WNM)。其中，此处的VSS指现有技术中通常采用的 VSS的值，也称作标准电源负极电压，其中，标准电源负极电压通常为0V(GND)，也可以为其他合适的电压值。

进一步地，如图5B所示，在方案二中，在低压存储节点一侧 (Q＝0)提高VSS1的值(例如：从VSS提高到VDD的值的25％)，在高压存储节点一侧(QN＝1)降低VSS2的值(例如，从VSS降低到VSS+VDD的值的-25％)，以更好地提高改善SRAM单元的可写性 (writability)与写噪声余量(WNM)。

经过实验可以发现，现有技术中的boosted word line技术(记作现有技术三)可以将写噪声余量(WNM)从0.31344V(采用图1的结构且不采用任何改善措施的情况下，记作现有技术一)提高到 0.38972V；本实施例的方案一可以将WNM从0.31344V(现有技术一)提高到0.38975V；而本实施例的方案二可以将WNM从0.31344V (现有技术一)提高到0.44917V。也就是说，本实施例的方案二相对于现有技术一(采用图1的结构且不采用任何改善措施的情况下) 可以将写噪声余量(WNM)提高40％左右，而相对于现有技术二(采用图1的结构且boosted word line技术的情况下)可以将写噪声余量 (WNM)提高15％左右。

本实施例的半导体器件，通过改变SRAM单元的结构，使得第一下拉晶体管(PD-1)的用于连接电源负极(VSS1)的源极与第二下拉晶体管(PD-2)的用于连接电源负极(VSS2)的源极之间不存在电连接，从而可以通过调节其各自的电源负极(VSS1和VSS2) 的值，改善SRAM单元的可写性(writability)与写噪声余量(WNM)。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件，其特征在于，包括SRAM单元，其中所述SRAM单元包括由第一上拉晶体管与第一下拉晶体管构成的第一反相器以及由第二上拉晶体管与第二下拉晶体管构成的第二反相器，所述第一反相器与所述第二反相器交叉耦合；

其中，所述第一上拉晶体管的用于连接电源电压的源极与所述第二上拉晶体管的用于连接电源电压的源极之间不存在电连接，并且所述第一上拉晶体管源极连接的电源电压和所述第二上拉晶体管源极连接的电源电压通过两个独立的电源电压分别实现，所述第一上拉晶体管的源极上的电源电压大于所述第二上拉晶体管源极上的电源电压，所述第一下拉晶体管的用于连接电源负极的源极与所述第二下拉晶体管的用于连接电源负极的源极形成电连接。

2.如权利要求1所述的半导体器件，其特征在于，所述第一上拉晶体管的源极上的电源电压为标准电源电压，所述第二上拉晶体管源极上的电源电压的大小为标准电源电压的70％。

3.如权利要求1所述的半导体器件，其特征在于，所述第一上拉晶体管的源极上的电源电压的大小为标准电源电压的130％，所述第二上拉晶体管源极上的电源电压的大小为标准电源电压的70％。

4.如权利要求1所述的半导体器件，其特征在于，所述第一下拉晶体管的用于连接电源负极的源极与所述第二下拉晶体管的用于连接电源负极的源极连接至共同的电源负极。

5.一种半导体器件，其特征在于，包括SRAM单元，其中所述SRAM单元包括由第一上拉晶体管与第一下拉晶体管构成的第一反相器以及由第二上拉晶体管与第二下拉晶体管构成的第二反相器，所述第一反相器与所述第二反相器交叉耦合；

其中，所述第一上拉晶体管的用于连接电源电压的源极与所述第二上拉晶体管的用于连接电源电压的源极形成电连接，所述第一下拉晶体管的用于连接电源负极的源极与所述第二下拉晶体管的用于连接电源负极的源极之间不存在电连接，所述第一下拉晶体管的源极上的电源负极电压大于所述第二下拉晶体管的源极上的电源负极电压，并且所述第一下拉晶体管源极连接的电源负极和所述第二下拉晶体管源极连接的电源负极通过两个独立的电源负极分别实现。

6.如权利要求5所述的半导体器件，其特征在于，所述第一下拉晶体管的源极上的电源负极电压的大小为标准电源负极电压与25％的标准电源电压之和，所述第二下拉晶体管的源极上的电源负极电压为标准电源负极电压。

7.如权利要求5所述的半导体器件，其特征在于，所述第一下拉晶体管的源极上的电源负极电压的大小为标准电源负极电压与25％的标准电源电压之和，所述第二下拉晶体管的源极上的电源负极电压为标准电源负极电压与25％的标准电源电压之差。

8.如权利要求5所述的半导体器件，其特征在于，所述第一上拉晶体管的用于连接电源电压的源极与所述第二上拉晶体管的用于连接电源电压的源极连接至共同的电源电压。