CN100524818C - 垂直金属氧化物半导体晶体管 - Google Patents
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Abstract
提供一种获得高可靠性的垂直MOS晶体管和一种制造该垂直MOS晶体管的方法。在同一衬底上形成具有不同宽度和深度的两种类型的沟槽，而不用增加制造工艺步骤。将具有窄宽度的浅沟槽的沟槽主要用于驱动晶体管并将具有宽深沟槽的沟槽，用于防止长期可靠性的退化的措施。造成源和漏之间的损伤以至在宽、深沟槽处扩展，但不会导致长期特性退化。
Description
技术领域
本发明涉及一种具有沟槽结构的垂直MOS晶体管。
背景技术
图2示出了具有传统沟槽结构的垂直MOS晶体管的示意性剖面图。制备半导体衬底，其中在第一导电类型的高浓度衬底1上外延生长低浓度的第一导电类型层2，该层2变成漏区。由半导体衬底的表面通过杂质注入并在等于或大于1000℃的温度下的高温热处理，形成称作体区的第二导电类型的扩散区3。此外，由该表面形成变成源区的第一导电类型高浓度的杂质区7和第二导电类型、高浓度的体接触区8，体接触区8用于通过欧姆接触固定体区的电势。这里，第一导电类型的源区和第二导电类型的体接触区通常视为具有存储(save)电势。因此，可以采用具有与图2相似的表面接触的布局。通过在源区上并在体接触区上形成的一个接触孔，第一导电类型高浓度的杂质区7和第二导电类型高浓度的体接触区8电连接。然后，蚀刻单晶硅，完全穿通第一导电源区并形成硅沟槽9。栅绝缘膜5和变成栅电极并包含高浓度杂质的多晶硅6嵌入到硅沟槽之中。而且，半导体衬底后表面的第一导电类型高浓度区连接到的漏金属电极(图中未示出)。
形成与上述相似的结构以便作为垂直MOS晶体管的功能，该垂直MOS晶体管通过穿过沟槽侧壁的栅绝缘膜嵌入到该沟槽之中的栅极，控制从漏区流动到源区的电流，该漏区包括背表面侧的第一导电类型的高浓度区和第一导电类型的外延区，该源区包括前表面侧的第一导电类型的高浓度区。通过反转N和P之间的导电类型，此方法就可以应用于N沟道和P沟道型晶体管。
此外，因为完全在垂直方向上形成沟道，因此具有这种沟槽结构的垂直MOS晶体管就具有能够应用于平面方向微处理技术的特性。因此，在推进微处理技术的同时，平面晶体管占用的表面积变得更小，目前的趋势是其中已经提高了元件的每单位表面积流动的漏极电流量。
事实上，通过多次翻转与图2相同的剖面结构(参考美国专利No.4767722)，制造具有增加了沟道宽度、增加了漏极电流量和任意驱动性能的MOS晶体管。
然而，借助这种类型的垂直MOS晶体管结构，在变成沟道的体区的栅氧化膜附近的漏侧边缘存在高电场，当漏电压变成等于或大于垂直MOS晶体管的耐压时，雪崩损伤变得明显，并且电流流动。对于由于静电、噪声等造成的这种类型的损伤重复发展的情况，在该部分中缺陷或能级扩展(develop)，并且晶体管特性的退化也会增长。因此，具有这种类型的传统结构的晶体管特性的长期可靠性特性就出现问题。
发明内容
根据本发明，提供一种垂直MOS晶体管，包括：第一导电类型的半导体衬底，该半导体衬底成为高浓度的漏区；在该半导体衬底上形成的第一导电类型的外延生长层，该外延生长层成为低浓度的漏区；第二导电类型的体区，该体区形成在该外延生长层上；第二导电类型的高浓度体接触区，该体接触区形成在该第二导电类型的体区的一部分的前表面上；第一导电类型的高浓度源区，该源区形成在该高浓度的体接触区外侧的该第二导电类型的体区的该前表面的一区域上；具有预定宽度的第一硅沟槽，完全穿过该第二导电类型的体区和该第一导电类型的源区直至到达该第一导电类型的外延生长层的内部的深度来形成该第一硅沟槽；第二硅沟槽，具有不同于第一硅沟槽的宽度；沿该硅沟槽的壁表面和底表面形成的栅绝缘膜；以及高浓度的多晶硅栅极，该多晶硅栅极嵌入该沟槽之中、由该栅绝缘膜包围。
根据上述结构，在硅沟槽的纵深部分中的耗尽层立即到达高浓度的漏区，并且在静电或噪声被输入到晶体管的情况下释放电荷。即，在体区和低浓度的漏区之间的界面上的硅沟槽的侧面部分上，就不会产生雪崩。因此，耐用性就进一步增长。以下将详细讨论这种理论。
附图说明
在附图中：
图1是本发明的垂直MOS晶体管的剖面图；
图2是传统垂直MOS晶体管的剖面图；
图3是示出当沟槽为浅沟槽时垂直MOS晶体管的操作的剖面图；
图4是示出当沟槽为深沟槽时垂直MOS晶体管的操作的剖面图；
图5是本发明的垂直MOS晶体管的一个实施例的剖面图；
图6是本发明的垂直MOS晶体管的另一个实施例的平面图。
具体实施方式
以下，根据附图来解释本发明的实施例。应当注意，尽管讨论了其中N型导电性用作第一导电类型并且P型导电性用作第二导电类型的实施例，但实施例还可以以反转导电类型类似地实现。
图1是N沟道垂直MOS晶体管的剖面图。使低浓度的N型导电性层2(低浓度的漏区)在变成漏区的N型导电性的高浓度衬底1上外延生长，由此形成半导体衬底。通过杂质注入和在等于或大于1000℃下的高温热处理，用N型导电性层2的表面形成变成体区的P导电类型的扩散区3。此外，用该表面形成变成源区的N型导电性的高浓度杂质区7和P型导电性的高浓度体接触区8，通过欧姆接触高浓度体接触区8用于固定体区3的电势。虽然未示出，但通过金属布线连接源区7和体区8，并看作源电极。而且，在N型导电性的高浓度衬底1的背表面侧上形成金属布线，并看作漏电极。
如图1中所示，在两个源区7的大致中心处形成第一硅沟槽9和第二硅沟槽10，每个沟槽到达N型导电性层2。第一硅沟槽9和第二硅沟槽10的深度和宽度不同。由多晶硅形成的栅电极6通过由氧化膜形成的栅绝缘膜5，嵌入第一硅沟槽9和第二硅沟槽10的每一个的沟槽内部。即，形成两个N沟道MOS晶体管。
因此，在本发明中制备了两个沟槽。具有窄宽度和浅深度的沟槽主要用作驱动晶体管(用于计算、输出或控制的电路)，而宽且深的沟槽则用作长期可靠性退化对策(用于防止因静电和噪声引起的损伤和退化)。
在本发明中，采用具有不同深度的两个沟槽9和10，并且将根据图3和图4来解释其效果。众所周知，在沟槽深度是浅还是深的情况之间，在高漏极电压期间的耐用性和损伤特性通常不同。随便提及，这里栅极电压与体和源之间的电压都是0V。
参照图3，首先解释硅沟槽是浅(第一硅沟槽9)的情况。在与图3相似的垂直MOS晶体管中漏区1的电压变得更高的情况，由于漏区1和体区3之间的电压以及漏区1和栅电极6之间的电压，耗尽层4就扩展，如图3的虚线段4所示。与相对于电压的耗尽层4的扩展方向有关，图3的耗尽层4分为三种类型。
首先，形成直接位于第一硅沟槽9之下的耗尽层4，因为栅电极6为0V，所以其具有由漏区1的电压和外延层2的浓度(低浓度漏区)决定的耗尽层宽度。
第二，形成与第一沟槽9充分分离的在外延层2和体区3之间的结处的耗尽层4，其具有由漏区1的电压和外延层2和体区3的浓度决定的宽度。
第三，因为还受到通过栅绝缘膜5的栅电极6的电压的影响，所以在外延层2和体区3之间的相似结处并在图3的点11A所示的栅氧化膜附近，在体区3侧面上的耗尽层4就不易扩展。
因此，在图3中的耗尽层4的三种类型之中的最高电场是在外延层2和栅氧化膜附近的体区3之间的结处。当存在施加到漏电极1的过量电压并且电流流动时，该部分处雪崩损伤将发展。
通常，将低电压设置为用于垂直MOS晶体管的技术规范中的使用条件，因此就不会施加类似这样的过量电压。在实际应用中，由于静电、各种类型的电噪声等，这种类型的损伤现象常常变得明显。当这种类型的雪崩现象发生时，在硅体区3的硅之中或在图3的点11A处的栅绝缘膜5中，小的缺陷或能级(levels)就扩展。如果在栅绝缘膜5中或在电流电路中这种类型的缺陷或能级扩展，那么载流子就会穿过缺陷或能级进入并离开，并且其中俘获载流子的电势阻挡层就扩展。这就会导致漏泄电流增加，并且会引起阈值电压、电流驱动器性能和耐压的变化。这种类型的现象的重复发展就会导致特性随时间波动，并且在最坏的情况下，会导致长期可靠性失效，其中晶体管的工作停止。
另一方面，如果如图4所示将硅沟槽的深度制造得更深(第二硅沟槽10的情况)，那么紧靠硅沟槽10之下的耗尽层4接触漏区1(高浓度衬底1)，对于漏区1的电压变得更高的情况，并且它难于使耗尽层4进一步扩展。因此，图4的点12B处的电场就变得高。如果点12B的电场变得高于图3的点11A的电场，那么与图3不同，由于雪崩损伤或齐纳(Zener)损伤，当过量电压施加到漏区时，在低浓度漏区2(外延层2)和漏区1(高浓度的衬底1)之间的界面处电流就流动。
该位置不是雪崩损伤导致如上所述的结或栅氧化膜退化处的一个位置，因此，雪崩损伤就不易引起特性例如漏泄电流和阈值电压的波动。此外，由于Zener损伤出现退化就变得非常困难。就是说，存在对于图4的相似情况的超长期可靠性，其中沟槽深度深并在外延层和高浓度的衬底之间的界面处损伤发展。然而，具有与图3的结构比较的图4结构在栅电极6和(低浓度)漏区2之间，存在大的重叠电容。因此，图4结构还具有高频特性退化的缺点。
如图1中所示，用本发明在相同衬底上形成具有不同硅沟槽深度的晶体管。除了用于主要确定制造的产品特性的主晶体管之外，通过形成具有与图4相同的沟槽深度的硅沟槽10，在栅极附近有意地形成具有比结的耐压更低耐压的部分，以致在具有图3所示的具有浅沟槽的硅沟槽9的晶体管的栅绝缘膜5附近不会发生结损伤。因此获得了一种效果，其中防止了由于长期使用引起的操作失效时的特性波动。而且，仅仅在制造的产品的一部分中形成这种类型的部分，因此在高频特性方面基本没有干扰。
此外，在形成硅沟槽9和10过程中利用形成沟槽时硅干法腐蚀期间的微负载效应(micro loading effect)，硅沟槽9和10具有相同半导体衬底上的不同深度。就是说，当硅沟槽宽度窄时，阻碍了用于腐蚀的离子渗透，并且腐蚀速度变得慢，因此腐蚀深度就变得浅。确定制造的产品特性的主晶体管部分的沟槽宽度被制造得窄，有意地给出低耐压的各部分的沟槽宽度被制造得宽。因此，不用增加制造工艺的数量，就能够获得具有不同深度的硅沟槽9和10。
虽然取决于腐蚀条件和目标沟槽深度，但从腐蚀期间暴露的硅的宽度等于或小于1.0μm的点中观察到了这种微负载效应。在硅暴露宽度等于或小于0.8μm下，这种效应变得明显。例如，在0.8μm的腐蚀宽度和等于或大于1.3μm的腐蚀宽度之间的腐蚀深度的差值大约为0.2μm。
当形成与第一硅沟槽9相似的浅沟槽时(对于目标是在腐蚀期间宽度浅的情况)，优选沟槽深度等于或小于0.8μm。当为了与第二硅沟槽10相似的深沟槽的目的时，优选沟槽深度等于或大于1.5μm。而且，当沟槽宽度变得大时，为了嵌入沟槽，就必须淀积厚的多晶硅。例如，对于第一硅沟槽9的宽度为0.8μm并且第二硅沟槽10的宽度为1.8μm的情况，通过淀积与其宽度较大的第二硅沟槽10匹配的等于或大于1.8μm厚度的多晶硅可以平坦地制造第一硅沟槽9和第二硅沟槽10的沟槽。
随后，根据图5来解释本发明的另一个实施例。在图5中，在决定驱动性能的主晶体管单元之间设置具有浅沟槽和窄宽度的第一硅沟槽9，并且在制造的芯片的外围部分中设置具有宽的沟槽宽度的第二硅沟槽10。在图5中，设置不连接到第二硅沟槽10的高浓度源区。因此，该部分就不以任何方式作用于晶体管的操作。即使假设由于雪崩损伤而退化变得明显，也存在其中不影响晶体管性能的优点。
此外，图6中示出了另一个实施例。图6是示出了一个垂直MOS晶体管的衬底表面的平面图。图6的斜线部分示出了在衬底表面中形成的第一硅沟槽9和第二硅沟槽10。这里通过腐蚀、保留六个岛形半导体衬底表面来形成沟槽。硅栅电极6通过栅绝缘膜(氧化膜)嵌入到沟槽中。就是说，以条纹形状在六个位置中形成源区7，包围体接触区8。当然，在体接触区8和源区7之下，形成体区3、低浓度漏区2和高浓度漏区1。此外，还在第一硅沟槽9和第二硅沟槽10之下，形成低浓度漏区2和高浓度漏区1。
本实施例中采用一种结构，其中在确定驱动器性能的主晶体管单元(在图6中，每个晶体管单元包括源区7和体接触区8)之间设置第一硅沟槽9和第二硅沟槽10。如图6中所示，晶体管单元取矩形晶体管单元(包括源区7和体接触区8)的角被斜切的形状。这是一种结构，其中通过重复设置这些形状，将沟道宽度制造得宽。电连接源区7和体接触区8，而且，电连接每个源区7和体接触区8。沟道宽度变成一个长度，其中每个源区7的外围长度叠加在一起。相邻(最近)晶体管单元之间的沟槽被看作窄宽度的第一硅沟槽9，并且这里主要地流动电流。相反，对角排列的晶体管单元之间的硅沟槽被看作宽的宽度的第二硅沟槽10。这从图6中是清楚的。就是说，这些是宽的宽度的第二沟槽。在这种类型的结构中，图6的参考数字13的长度A和参考数字14的长度B总是具有以下关系：
A<B
即，由于干法腐蚀，最近晶体管单元的源区7之间的硅沟槽的深度就变得浅，并且由于干法腐蚀，对角相对的晶体管单元的源区7之间的硅沟槽的深度就变得深。
与第一沟槽的侧壁类似，电流还在第二硅沟槽10的侧壁中流动，但是与整个沟道宽度相比，该比率较小，因此即使由于雪崩现象等该部分退化，对于特性改变存在小的影响。
与图5相比，在一个芯片之中由第二硅沟槽10占用的表面积比变得更大的事实和在芯片之中表面积均匀分布的事实是这种结构的优点。因此，由于过量电压的损伤变得明显引起的更大电流就可以在芯片之中被均匀吸收。例如，这就防止了局部产生的热和因热引起的特性和损伤的变化。
关于第二点，即使对于在芯片之中的沟槽深度中存在差量的情况，在第二硅沟槽10中始终可确定损伤部分。例如，如图5所示，对于第二沟槽仅在芯片的外围部分的情况，并且由于沟槽深度的差量，芯片中心处的沟槽深度较深，第一沟槽的深度和第二沟槽的深度之间的关系可以反转。然而，借助与图6相同的结构第二硅沟槽10通常靠近第一硅沟槽9存在。因此，即使在腐蚀深度中存在大的差量的情况，也会保持其中第二硅沟槽10的深度相对较深的状态。
此外，在图6中，优选第一硅沟槽9的侧壁表面为单晶(100)面，并且优选第二硅沟槽10的侧壁表面为单晶(110)面。在其主表面为(100)表面的硅衬底中，通过调整图6的晶体管单元的平面取向，就很容易获得这种结构。
通常，众所周知，一种现象将发展，其中栅氧化膜变得更厚、迁移率变得更低并且阈值电压变得更高，并且对于其沟道表面为(110)面的MOS晶体管驱动器性能变得更低。这是因为在晶体表面的分子密度等的差异。在垂直MOS晶体管中，通过与上述方法相同的方法，由于调整沟槽侧壁表面、即调整沟道表面，所以由第二硅沟道10驱动的晶体管的驱动器性能就变得低。因此，由于该部分中的雪崩现象等对特性退化的任何影响就变得非常小。
在其中将晶体管单元给定为图6中的矩形形状的情况下，对角设置的晶体管单元之间的宽度还变得大于第一沟道宽度，因此，还可获得类似于以上观点描述的效果。然而，由于在角落部分中的应力浓度加重，其它不希望的现象例如泄漏特性的退化也会变得明显，这种结构不适合用于单元结构。就是说，图6的其中斜切晶体管单元的落部分的结构拥有优点，其中在特性退化发生之前就防止了由于角落部分的尖锐引起的特性退化。
因此，通过采用与本发明的图5和图6相似的结构，就能够防止垂直MOS晶体管的特性退化，并确保了良好的长期可靠性。当然，还可以组合图5和图6的结构，由此使本发明更有效。
根据本发明，就能够防止垂直MOS晶体管的特性退化和长期可靠性的失效，能够提供高可靠性的垂直MOS晶体管。
Claims (5)
1.一种垂直MOS晶体管，包括：
第一导电类型的半导体衬底，该半导体衬底成为高浓度的漏区；
在该半导体衬底上形成的成为低浓度的漏区的第一导电类型的外延生长层；
第二导电类型的体区，该体区形成在该外延生长层上；
第二导电类型的高浓度体接触区，该体接触区形成在该第二导电类型的体区的一部分的前表面上；
第一导电类型的高浓度源区，该源区形成在该高浓度的体接触区外侧的该第二导电类型的体区的该前表面的区域上；
具有预定宽度的第一硅沟槽，完全穿过该第二导电类型的体区和该第一导电类型的源区直至到达该第一导电类型的外延生长层的内部的深度；
第二硅沟槽，具有大于第一硅沟槽的宽度的宽度，且具有大于第一硅沟槽的深度的深度；
沿硅沟槽的壁表面和底表面形成的栅绝缘膜；以及
高浓度的多晶硅栅极，该多晶硅栅极嵌入沟槽之中由栅绝缘膜包围，
其中所述第二硅沟槽不接触所述高浓度源区；及
其中所述第二硅沟槽形成为完全穿过高浓度的体接触区和所述第二导电类型的体区直至到达所述第一导电类型的外延生长层的内部的深度。
2.根据权利要求1的垂直MOS晶体管，其中第一硅沟槽的沟槽深度等于或小于0.8μm，并且第二硅沟槽的沟槽深度等于或大于1.5
μm。
3.根据权利要求1所述的垂直MOS晶体管，其中平面且重复地排列的多个单位晶体管单元的最外周边处的硅沟槽形成第二硅沟槽。
4.根据权利要求3的垂直MOS晶体管，其中接触第二硅沟槽的内侧形成高浓度的体接触区。
5.根据权利要求1所述的垂直MOS晶体管，其中：
第二导电类型的高浓度的体接触区为平面形式的矩形；
单位单元包括高浓度的体接触区和高浓度的源区，其中高浓度的源区包围高浓度的体接触区并且单位单元的外周边为八边形，通过硅沟槽重复且平面地排列单位单元；
接触高浓度源区的外周边的八侧之中的四侧的硅沟槽形成第一硅沟槽，该四侧与高浓度的体接触区平行；以及
接触高浓度源区的外周边的八侧之中的四侧的硅沟槽形成第二硅沟槽，该四侧与高浓度的体接触区不平行。
6.根据权利要求5的垂直MOS晶体管，其中第一硅沟槽的沟槽侧壁的晶体表面为(100)表面，并且第二硅沟槽的沟槽侧壁的晶体表面为(110)表面。
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