WO2020158057A1 - パワー半導体モジュールおよびそれを用いた電力変換装置 - Google Patents

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WO2020158057A1
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main electrode
wiring pattern
semiconductor module
conductor
power semiconductor
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大介 五十嵐
徹 増田
早川　誠一
高柳　雄治
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株式会社日立パワーデバイス
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Definitions

  • the present invention relates to a power semiconductor module and a power conversion device using the same.
  • the power converter has functions such as AC-DC conversion of power, DC-AC conversion, frequency conversion of AC power, and voltage conversion of DC power.
  • the power conversion device includes a power conversion circuit that converts power by ON/OFF operation of a power semiconductor module having a switching function.
  • a power semiconductor module used in a power conversion device generally has an insulating substrate on which a wiring pattern is formed joined to a metal base for heat dissipation with solder or the like, and a plurality of switching patterns are formed on the insulating substrate wiring pattern. It is configured by connecting elements (semiconductor elements) in parallel.
  • the size of the insulating substrate has a limit because it causes a problem of warpage due to heat when it becomes large. Therefore, in the power semiconductor module for high power, the current rating is increased by further connecting the insulating substrates on which a plurality of switching elements (semiconductor elements) are mounted in parallel.
  • Patent Document 1 proposes "a method of electrically connecting between main electrodes of switching elements by a conductor member as a countermeasure for LC resonance between the capacitance and wiring inductance of switching elements connected in parallel in a 1-in-1 module".
  • the 1-in-1 module is one power main conductor module in which one switching element or one switching element connected in anti-parallel and one diode are mounted.
  • the 2-in-1 module is a module in which a half-bridge circuit is configured, and two insulating substrates are connected in series inside the module, one of which is an upper arm and the other of which is a lower arm.
  • the 2-in-1 module described in Patent Document 2 can reduce the wiring distance between the upper and lower arms, and thus has advantages such as miniaturization and low inductance.
  • an object of the present invention is, in a 2 in 1 power semiconductor module forming a half-bridge circuit, a power semiconductor module capable of both suppressing gate voltage oscillation due to LC resonance between upper and lower arms and reducing loss, and power using the same. It is to provide a conversion device.
  • the present invention is mounted on a first insulating substrate, a first switching element having a first main electrode, a second main electrode and a gate electrode, and a second insulating substrate.
  • a second switching element mounted on the third main electrode, a fourth main electrode and a gate electrode; and a fifth main electrode and a sixth main electrode mounted on the third insulating substrate.
  • a third switching element having a gate electrode, a fourth switching element mounted on a fourth insulating substrate and having a seventh main electrode, an eighth main electrode and a gate electrode; and the first main electrode
  • a first conductor that electrically connects the gate electrode of the first switching element and the first wiring pattern, a gate electrode of the second switching element, and the second wiring pattern A second conductor electrically connecting the gate electrode of the third switching element and a third conductor electrically connecting the third wiring pattern to the gate electrode of the fourth switching element
  • a power semiconductor module comprising: a ninth conductor to be connected; and a tenth conductor to electrically connect the third main electrode and the eighth main electrode, wherein the first main electrode and the Impedance value between the three main electrodes, between the fifth main electrode and the seventh main electrode, between the sixth main electrode and the eighth main electrode Among the impedance values, the impedance value between the second main electrode and the fourth main electrode is larger than the minimum impedance value.
  • the present invention is a power conversion device including the power semiconductor module described above.
  • both suppression of gate voltage oscillation due to LC resonance between the upper and lower arms and low loss can be achieved at the same time.
  • FIGS. 1 to 6 A first embodiment of the present invention will be described in detail based on FIGS. 1 to 6. First, the configuration of the first embodiment of the present invention will be described with reference to FIG. Next, an equivalent circuit diagram of the first embodiment of the present invention and its operation (action) will be described with reference to FIG. The effect of suppressing gate voltage oscillation according to the first embodiment of the present invention will be described with reference to FIG. 4 and 5, the configuration in which the gate wirings of the upper and lower arms are equally (evenly) taken against the gate voltage oscillation and the equivalent circuit thereof will be described. FIG. 6 and FIG. The gate voltage waveforms of the configuration and the first embodiment of the present invention will be compared.
  • FIG. 1 is a plan view showing the configuration of the first embodiment of the present invention.
  • the configuration of the first embodiment of the present invention will be described with reference to FIG.
  • four first to fourth insulating substrates (1, 2, 3, 4) and two first and second insulating substrates (98, 99) are provided on the heat dissipation metal plate 100.
  • the resin casing 101 surrounds the bottom surface other than the heat-dissipating metal plate portion.
  • the inside of the power semiconductor module surrounded by the resin casing 101 and the metal plate 100 for heat dissipation is filled with an insulating material such as gel or hard resin to maintain the internal insulating property.
  • the first to fourth switching elements (5, 6, 7, 8) and the first to fourth diodes (72, 73, 74, 75) are mounted one by one.
  • the switching element has two main electrodes and one gate electrode.
  • the diode has a cathode electrode and an anode electrode.
  • the first main electrode, the third main electrode, the fifth main electrode, and the seventh main electrode of the first to fourth switching elements are solder joints or metal sintered joints. And the like, are electrically connected to the first main electrode wiring pattern 9, the third main electrode wiring pattern 11, the fifth main electrode wiring pattern 13, and the seventh main electrode wiring pattern 15, respectively. ..
  • connection means all electrical connections unless otherwise specified.
  • the cathode electrodes of the first to fourth diodes (72, 73, 74, 75) are respectively for the first main electrode wiring pattern 9, the third main electrode wiring pattern 11, and the fifth main electrode.
  • the wiring pattern 13 and the seventh main electrode wiring pattern 15 are connected.
  • the second main electrode 10, the fourth main electrode 12, the sixth main electrode 14, and the eighth main electrode 16 of the first to fourth switching elements (5, 6, 7, 8) are It is connected to the anode electrodes (76, 77, 78, 79) of the fourth diode by wires (80, 81, 82, 83). That is, the switching element and the diode are connected in parallel on each insulating substrate.
  • Si-IGBT Insulated Gate Bipolar Transistor
  • SiC-MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • diode a Si-pn diode or a SiC-SBD (Schottky Barrier Diode) is used.
  • the gate electrodes (17, 18, 19, 20) of the first to fourth switching elements are connected to the first to fourth wiring patterns (27) by the first to fourth conductors (43, 44, 45, 46). , 28, 29, 30).
  • the first wiring pattern 27 and the second wiring pattern 28 are connected to the first lower arm common wiring pattern 35 by the wiring 56 and the wiring 57.
  • the first lower arm common wiring pattern 35 is connected to the first auxiliary terminal 39 by the wiring 64 and is drawn out of the resin casing 101.
  • the third wiring pattern 29 and the fourth wiring pattern 30 are also connected to the first upper arm common wiring pattern 37 by the wiring 58 and the wiring 59.
  • the first upper arm common wiring pattern 37 is also connected to the second auxiliary terminal 40 by the wiring 65 and is drawn out of the resin housing 101.
  • the second main electrode 10, the fourth main electrode 12, the sixth main electrode 14, and the eighth main electrode 16 of the first to fourth switching elements are the fifth to eighth conductors (47, 48, 49, 50) electrically connects to the fifth to eighth wiring patterns (31, 32, 33, 34).
  • the fifth wiring pattern 31 and the sixth wiring pattern 32 are electrically connected to the second lower arm common wiring pattern 36 by the wiring 60 and the wiring 61.
  • the second lower arm common wiring pattern 36 is connected to the third auxiliary terminal 41 by the wiring 66 and is drawn out of the resin housing 101.
  • the seventh wiring pattern 33 and the eighth wiring pattern 34 are also electrically connected to the second upper arm common wiring pattern 38 by the wirings 62 and 63.
  • the second upper arm common wiring pattern 38 is also connected to the fourth auxiliary terminal 42 by the wiring 67, and is drawn out of the resin housing 101.
  • the fifth main electrode wiring pattern 13 and the seventh main electrode wiring pattern 15 are connected to the fifth main terminal 25 and the sixth main terminal 26 by the wiring 70 and the wiring 71, respectively, and the resin casing 101. Be pulled out of.
  • the first main electrode wiring pattern 9 and the third main electrode wiring pattern 11 are connected to the first main terminal 21 and the third main terminal 23 by ultrasonic metal bonding at the bonding surface 114 and the bonding surface 115, respectively. Then, the resin housing 101 is pulled out.
  • the second main electrode 10 and the fourth main electrode 12 are connected to the second main terminal 22 and the fourth main terminal 24 by the wiring 68 and the wiring 69, respectively, and are drawn out of the resin casing 101.
  • the sixth main electrode 14 and the eighth main electrode 16 are connected by the twelfth conductor 54 in order to suppress gate voltage oscillation during switching. Connecting.
  • FIG. 2 shows an equivalent circuit diagram of the first embodiment of the present invention and a connection example with an external circuit.
  • the configuration of the circuit of FIG. 2 will be described, and then an operation example of the first embodiment of the present invention will be described using FIG. Since the present invention is intended for a high frequency phenomenon at the time of switching, in the equivalent circuit diagram of FIG. 2, all wirings, conductors, and wiring patterns are indicated by inductance circuit symbols.
  • first switching element 5 and the first diode 72 mounted on the first insulating substrate 1 are parallel to the second switching element 6 and the second diode 73 mounted on the second insulating substrate 2.
  • third switching element 7 and the third diode 74 mounted on the third insulating substrate 3 and the fourth switching element 8 and the fourth diode 75 mounted on the fourth insulating substrate 4 are also arranged in parallel. Connected.
  • the rated current capacity of the power semiconductor module can be increased.
  • the rated current capacity is increased by connecting the insulating substrate on which the switching element and the diode are mounted in parallel. There is.
  • a parallel circuit of switching elements and diodes mounted on the first insulating substrate 1 and the second insulating substrate 2, and a parallel circuit of switching elements and diodes mounted on the third insulating substrate 3 and the fourth insulating substrate 4. Are connected in series by a ninth conductor 51 and a tenth conductor 52.
  • two switching elements are connected in series inside the power semiconductor module, and the high potential terminal (fifth main terminal 25 and sixth main terminal 26) and the intermediate potential terminal (first main terminal) of the switching element are connected.
  • 21 and the third main terminal 23) and a low potential terminal (the second main terminal 22 and the fourth main terminal 24) are provided at the three potentials to form a half-bridge circuit in the 2 in 1 module 144.
  • the 2in1 module has advantages such as downsizing and low inductance because the wiring connection between the upper and lower arms can be shortened compared to the 1in1 module.
  • a high-potential terminal (fifth main terminal 25 and sixth main terminal 26) and a low-potential terminal (second main terminal 22 and fourth terminal) having opposite polarities of the currents flowing therethrough.
  • main terminals 24 By arranging the main terminals 24) of the above in parallel and close to each other, mutual inductance between them can be increased. As a result, the wiring inductance of the high potential terminal (fifth main terminal 25 and sixth main terminal 26) and the low potential terminal (second main terminal 22 and fourth main terminal 24) can be reduced, and the 2 in 1 module The wiring inductance can be further reduced.
  • the four switching elements 8, the third diode 74 and the fourth diode 75 are the upper arm, the intermediate potential terminal (the first main terminal 21 and the third main terminal 23) and the low potential terminal (the second main terminal 22).
  • the fourth main terminal 24) between the first switching element 5, the second switching element 6, the first diode 72 and the second diode 73 are referred to as a lower arm.
  • 92, 94, 95) and an inductance load 96 is connected to the upper arm half bridge circuit.
  • Wiring (87, 88, 89, 91) is provided between the high potential terminals (fifth main terminal 25 and sixth main terminal 26) and the low potential terminals (second main terminal 22 and fourth main terminal 24). , 92, 93) to which a capacitor 85 is connected. Further, the DC power supply 84 is connected to the capacitor 85 via the wiring 86 and the wiring 90.
  • the operation (action) of the first embodiment of the present invention will be described with reference to FIGS. 1 and 2 by taking an example of a switching operation sequence that is repeated when the power conversion circuit is mounted.
  • the switching elements of the upper and lower arms are all off.
  • the third switching element 7 and the fourth switching element 8 of the upper arm are connected to the common gate drive power supply 102 via the second auxiliary terminal 40 and the fourth auxiliary terminal 42 for parallel operation.
  • the first switching element 5 and the second switching element 6 are operated in parallel, so that the common gate drive power source 102 is connected via the first auxiliary terminal 39 and the third auxiliary terminal 41. Connected.
  • the switching element By applying a negative voltage from the gate drive power supply 102 to the auxiliary terminal, the switching element can be controlled to the OFF state. For example, when the switching element is an IGBT, about -15V is applied to the auxiliary terminal when it is off. In the circuit of FIG. 2, when all the switching elements of the upper and lower arms are in the OFF state, the DC power supply voltage Vcc is applied to the upper arm and the DC power supply voltage Vcc is not applied to the inductance load 96, so that no current flows.
  • the switching element of the upper arm is turned on (first turn-on) from the initial state.
  • the switching element can be controlled to be in the ON state.
  • a gate voltage of about +15 V is applied to the auxiliary terminal when it is on.
  • the DC power supply voltage Vcc is applied to the inductance load 96 having an inductance value of Lload [H], and the current increasing with the gradient of Vcc/Lload is applied to the inductance load 96 through the switching element of the upper arm. It flows to the load 96.
  • Fig. 3 shows the LC resonance current Ir path.
  • a resonance current Ir of opposite phase flows between the lower arm switching element and the diode.
  • the wiring between 3GL and 4GL which is the gate wiring of the driving side upper arm (3GL: wiring from the gate electrode 19 of the third switching element 7 to the connection point between the first upper arm common wiring pattern 37 and the wiring 65, 4GL: wiring from the gate electrode 20 of the fourth switching element 8 to the connection point of the first upper arm common wiring pattern 37 and the wiring 65) and 3EL-4EL (3EL: sixth main electrode 14 to second Resonance current Ir flows in wiring up to the connection point between the upper arm common wiring pattern 38 and the wiring 67, 4EL: wiring from the eighth main electrode 16 to the connection point between the second upper arm common wiring pattern 38 and the wiring 67) Then, the gate voltage Vge_H of the upper arm vibrates.
  • the upper arm switching element in the ON state operates as a current source controlled by the gate voltage
  • the upper arm gate voltage Vge_H oscillates when the upper arm gate voltage Vge_H oscillates, the current of the upper arm switching element also oscillates in synchronization with it, and between the insulating substrates connected in parallel.
  • the self-excited vibration that the potential difference at the point further expands.
  • the upper arm gate voltage Vge_H oscillation is further increased, which may lead to dielectric breakdown of the gate oxide film.
  • the upper arm gate voltage which uses the midpoint potential, which tends to fluctuate depending on the operating state, as the reference potential, is more likely to oscillate than the lower arm gate voltage, and suppression of the upper arm gate voltage oscillation was a bottleneck in solving this problem. ..
  • the sixth main electrode 14 and the eighth main electrode 16 are connected by the twelfth conductor 54.
  • the wiring inductance of the twelfth conductor 54 is smaller than the wiring inductance between 3GL-4GL and the wiring inductance between 3EL-4EL which are the gate wiring of the upper arm. The same applies to the wiring inductance of the thirteenth conductor 55 described later. Since the twelfth conductor 54 is connected in parallel to the gate wiring of the upper arm, it has an effect of bypassing the resonance current Ir and reducing the resonance current Ir flowing in the gate wiring of the upper arm.
  • a configuration is adopted in which the suppression of the upper arm gate voltage oscillation, which is a problem, is prioritized. Specifically, the twelfth conductor 54 is connected, but the fourteenth conductor 105 is not connected.
  • the fourteenth conductor 105 has no effect of bypassing the resonance current Ir with respect to the gate wiring of the upper arm.
  • the impedance of the resonance path decreases due to the fourteenth conductor 105, and the resonance current Ir flowing through the gate wiring of the upper arm increases. Therefore, it is better not to connect the fourteenth conductor 105 in order to suppress upper arm gate voltage oscillation.
  • the impedance value between the second main electrode 10 and the fourth main electrode 12 is smaller than the minimum impedance value. It can be said that it is better to increase the impedance value between the two.
  • the impedance values between the second main electrode 10 and the fourth main electrode 12 are the same as those of the sixth main electrode 14 to the seventh conductor 49, the seventh wiring pattern 33, and the seventh wiring pattern 33. Impedance of a path extending from the connection point between the eighth wiring pattern 34 and the fourth auxiliary terminal 42, the eighth wiring pattern 34 and the eighth conductor 50 to the eighth main electrode 16. It should be greater than the value.
  • each impedance value refers to the impedance value when the external wiring (87, 88, 91, 92, 94, 95) is not connected.
  • the impedance value refers to an impedance absolute value, that is, a value calculated from the square root of the sum of squares of the real part and the imaginary part.
  • the impedance value refers to the impedance value at the LC resonance frequency.
  • the impedance value between the first main electrode and the third main electrode is 9th conductor 51, 10th conductor 52, 1st conductor 43, 2nd conductor 44, 5th conductor 47, With the six conductors 48 cut, the impedance value between the first main electrode wiring pattern 9 and the third main electrode wiring pattern 11 is measured by a measuring device such as an impedance analyzer or an LCR meter, or a calculation formula. It can be obtained by calculating with or a calculation tool.
  • the impedance value between the fifth main electrode and the seventh main electrode is 9th conductor 51, 10th conductor 52, 3rd conductor 45, 4th conductor 46, 7th conductor 49, 7th conductor 49, In a state where the eighth conductor 50 is cut, the impedance value between the fifth main electrode wiring pattern 13 and the seventh main electrode wiring pattern 15 is measured by a measuring device such as an impedance analyzer or an LCR meter, or a calculation formula. It can be obtained by calculating with or a calculation tool.
  • the impedance value between the sixth main electrode 14 and the eighth main electrode 16 is obtained by cutting the ninth conductor 51, the tenth conductor 52, the third conductor 45, and the fourth conductor 46, It can be obtained by measuring the impedance value between the sixth main electrode 14 and the eighth main electrode 16 with a measuring device such as an impedance analyzer or LCR meter, or by calculating with a calculation formula or calculation tool.
  • a measuring device such as an impedance analyzer or LCR meter
  • the impedance value between the second main electrode 10 and the fourth main electrode 12 is obtained by cutting the ninth conductor 51, the tenth conductor 52, the first conductor 43, and the second conductor 44, It can be obtained by measuring the impedance value between the second main electrode 10 and the fourth main electrode 12 with a measuring instrument such as an impedance analyzer or LCR meter, or by calculating with a calculation formula or calculation tool.
  • a measuring instrument such as an impedance analyzer or LCR meter
  • the eighth conductor 51, the tenth conductor 52, The third conductor 45 and the fourth conductor 46 are cut.
  • the sixth main electrode 14 to the seventh conductor 49, the seventh wiring pattern 33, the wiring between the seventh wiring pattern 33 and the eighth wiring pattern 34, and the fourth auxiliary terminal 42 is cut.
  • the wiring connecting the sixth main electrode 14 and the eighth main electrode 16 other than the path through the connection point, the eighth wiring pattern 34, and the eighth conductor 50 to the eighth main electrode 16 is cut. .. After that, the impedance value between the sixth main electrode 14 and the eighth main electrode 16 is obtained by measuring with a measuring device such as an impedance analyzer or an LCR meter, or by calculating with a calculation formula or a calculation tool.
  • a measuring device such as an impedance analyzer or an LCR meter
  • FIG. 6 shows a diagram comparing the simulation results of the waveforms at the second turn-on in the configuration shown in FIGS. 4 and 5 and the first embodiment of the present invention shown in FIGS. 1 and 2.
  • the upper arm gate voltage oscillation Vge_H due to self-excited oscillation is large, and the upper arm switching element current Ic_H and the upper arm switching element voltage Vce_H are also largely vibrated. ..
  • the upper arm gate voltage oscillation Vge_H due to self-excited oscillation is suppressed, and the oscillation of the upper arm switching element current Ic_H and the upper arm switching element voltage Vce_H can also be suppressed.
  • suppression of gate voltage oscillation refers to suppressing the gate voltage within the range of +20V to -20V in the case of an IGBT, even if oscillation is superimposed on the gate voltage.
  • the twelfth conductor 54 has a low impedance as much as possible, since the effect of bypassing the resonance current Ir is higher.
  • the twelfth conductor 54 may be any conductor that can electrically connect electrodes such as an aluminum wire, a copper wire, and a copper lead.
  • FIG. 7 is a plan view showing the configuration of the second exemplary embodiment of the present invention.
  • the difference between FIG. 1 and FIG. 7 is only the presence or absence of the twelfth conductor 54 and the thirteenth conductor 55.
  • the first main electrode wiring pattern 9 and the third main electrode wiring pattern 11 are connected by the thirteenth conductor 55.
  • the potentials of the first main electrode wiring pattern 9 and the third main electrode wiring pattern 11 are the midpoint potentials of the 2 in 1 module of the present invention, like the sixth main electrode 14 and the eighth main electrode 16. .. Therefore, even with the configuration of FIG. 7, it is possible to obtain the same gate voltage oscillation suppressing effect as the configuration in which the sixth main electrode 14 and the eighth main electrode 16 of FIG. 1 are connected by the twelfth conductor 54.
  • the distance between the main electrodes to be connected in the second embodiment is shorter, so that the wiring inductance of the conductor connecting the main electrodes can be reduced. Further, since the area of the main electrode to be connected is larger in the second embodiment than in the first embodiment, it is easy to increase the number of conductors arranged in parallel and the thickness thereof to further reduce the wiring inductance of the conductor. As described above, it is more effective to bypass the resonance current Ir if the conductor connecting the main electrodes has a low impedance as much as possible.
  • FIG. 8 is a plan view showing the configuration of the third exemplary embodiment of the present invention.
  • the difference between FIG. 1 and FIG. 8 is only the presence or absence of the twelfth conductor 54 and the resistor 106.
  • the resistor 106 is connected between the connection point with the auxiliary terminal 41, the sixth wiring pattern 32, and the sixth conductor 48 and the path to the fourth main electrode 12.
  • the purpose of connecting the resistor 106 is to increase the impedance value between the second main electrode 10 and the fourth main electrode 12 and suppress the LC resonance current Ir.
  • FIG. 9 shows an equivalent circuit diagram and an LC resonance current Ir path of the third embodiment of the present invention.
  • the second main electrode 10 and the fourth main electrode 10 which are not in parallel with the path between 3GL-4GL and the path between 3EL-4EL which are the gate wiring of the upper arm
  • the impedance value between the main electrodes 12 is reduced, the upper arm gate voltage oscillation increases.
  • the resistor 106 is connected between the second main electrode 10 and the fourth main electrode 12 to increase the impedance value, thereby increasing the upper arm gate voltage. Suppress vibration.
  • the resistor 106 is inserted in the LC resonance current Ir path, the LC resonance current Ir is reduced, and the resonance current Ir flowing in the gate wiring of the upper arm is reduced, so that the upper arm gate voltage oscillation is reduced. Can be suppressed.
  • FIG. 10 shows a diagram comparing the simulation results of the waveforms at the second turn-on in the third embodiment of the present invention with the configurations shown in FIGS. 4 and 5. Also in the third embodiment of the present invention, the upper arm gate voltage oscillation Vge_H due to self-excited oscillation is suppressed and the upper arm switching element current Ic_H and the conventional arm (configuration shown in FIGS. It can be seen that the oscillation of the upper arm switching element voltage Vce_H can also be suppressed.
  • the gate resistance value increased by the resistor 106 is reduced by increasing the built-in gate resistance value of a switching element (not shown) or the external gate resistance value of the power semiconductor module without increasing the switching loss due to the insertion of the resistor 106.
  • the gate voltage oscillation can be suppressed.
  • an inductor is inserted in place of the resistor 106, or the wiring length between the fifth wiring pattern 31 and the sixth wiring pattern 32 is intentionally lengthened to make the second main electrode 10 and the fourth wiring pattern
  • the impedance value between the main electrodes 12 may be increased.
  • the conductor connecting the main electrodes is unnecessary, it can be carried out without being affected by the mounting layout of the switching elements and diodes on the insulating substrate.
  • FIG. 11 is a plan view showing the configuration of the fourth exemplary embodiment of the present invention.
  • the fourth embodiment of the present invention has a configuration in which the first embodiment and the second embodiment are combined.
  • FIG. 11 shows an example in which three thirteenth conductors 55 are provided. Further, without directly connecting the sixth main electrode 14 and the eighth main electrode 16 using the twelfth conductor 54, the wiring 107, the wiring pattern 109, the wiring pattern 110, and the wiring 108 are used. Connected
  • FIG. 12 shows an equivalent circuit diagram of the fourth embodiment of the present invention and an example of connection with an external circuit.
  • the fourth embodiment of the present invention two paths are formed by the twelfth conductor 54 and the thirteenth conductor 55 in parallel with the path between 3GL-4GL and the path between 3EL-4EL which are the gate wiring of the upper arm.
  • the resonance current Ir flowing through the gate wiring of the arm can be further reduced and the effect of suppressing the upper arm gate voltage oscillation can be enhanced, as compared with the case where the respective conductors are individually connected.
  • FIG. 13 is a plan view showing the configuration of the fifth embodiment of the present invention.
  • the fifth embodiment of the present invention has a configuration in which the third embodiment and the fourth embodiment are combined.
  • FIG. 13 is a diagram in which a resistor 106 is added to FIG. As described above, the impedance value between the second main electrode 10 and the fourth main electrode 12 can be increased by adding the resistor 106.
  • FIG. 14 shows an equivalent circuit diagram of the fifth embodiment of the present invention and an example of connection with an external circuit.
  • FIG. 15 shows the configuration of the sixth embodiment of the present invention.
  • the sixth embodiment of the present invention is a power conversion system (power conversion device) 152 equipped with a power semiconductor module 144 according to the present invention.
  • three power semiconductor modules 144 according to the present invention constitute a three-phase inverter using the DC power source 84 as a power source.
  • the midpoint potential terminal of the power semiconductor module 144 is connected to the motor 146 that is a load.
  • the control device 145 is based on the information of the three-phase currents (Iu, Iv, Iw) of the motor 146 detected by the current sensors (147, 148, 149) and the rotation speed ( ⁇ ) of the motor 146 detected by the speed detector 150.
  • the gate voltage value applied to the three power semiconductor modules 144 is calculated and output to the auxiliary terminal of each power semiconductor module 144.
  • the power semiconductor module 144 according to the present invention can suppress the gate voltage oscillation without increasing the gate resistance value, it is possible to reduce the switching loss of the power semiconductor module as compared with the conventional technology. Therefore, by mounting the power semiconductor module 144 according to the present invention in the power conversion circuit 151 of the power conversion system (power conversion device) 152, a power conversion system (power conversion device) having higher efficiency than the conventional one is configured. be able to.
  • the present invention is not limited to the above-described embodiments, but includes various modifications.
  • the above embodiments have been described in detail to facilitate understanding of the present invention, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of a certain embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of a certain embodiment.
  • other configurations can be added/deleted/replaced.
  • first wiring between fifth main terminal 25 and sixth main terminal 26 The wire 87, the wire between the midpoint of the second wire 88 between the fifth main terminal 25 and the sixth main terminal 26 and the capacitor 85, 90...
  • Power semiconductor module (2 in 1 module) according to the present invention, 145... Device, 146... Motor, 147... Current sensor, 148... Current sensor, 149... Current sensor, 150... Speed detector, 151... Power conversion circuit, 152... Power conversion system (power conversion device)

Abstract

ハーフブリッジ回路を構成する２ｉｎ１パワー半導体モジュールにおいて、上下アーム間のＬＣ共振によるゲート電圧振動の抑制と低損失化の両立が可能なパワー半導体モジュールおよびそれを用いた電力変換装置を提供する。第一の主電極と第三の主電極との間のインピーダンス値と、第五の主電極と第七の主電極との間のインピーダンス値と、第六の主電極と第八の主電極との間のインピーダンス値のうち、最小のインピーダンス値よりも、第二の主電極と第四の主電極との間のインピーダンス値が大きいこと特徴とする。

Description

パワー半導体モジュールおよびそれを用いた電力変換装置
　本発明は、パワー半導体モジュールおよびそれを用いた電力変換装置に関する。
　電力変換装置は、電力の交流－直流変換、直流－交流変換あるいは交流電力の周波数変換や直流電力の電圧変換などの機能を備える。このような変換機能を果たすために、電力変換装置は、スイッチング機能を備えたパワー半導体モジュールのＯＮ、ＯＦＦ動作により電力を変換する電力変換回路を備える。
　電力変換装置に用いられるパワー半導体モジュールは、一般的に、放熱用の金属ベースの上に、配線パターンを形成した絶縁基板をはんだ等で接合し、その絶縁基板の配線パターンの上に複数のスイッチング素子（半導体素子）を並列接続することで構成される。
　絶縁基板は、大型化すると熱による反りの問題が発生するためサイズに限界がある。そのため、大電力用パワー半導体モジュールでは複数のスイッチング素子（半導体素子）を搭載した絶縁基板をさらに並列接続することで、電流定格を増加させている。
　本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１では「１ｉｎ１モジュールにおいて並列接続したスイッチング素子の容量と配線インダクタンス間のＬＣ共振の対策として、スイッチング素子の主電極間を導体部材により電気的に接続する方法」が提案されている。ここで、１ｉｎ１モジュールとは、１つのパワー本導体モジュール内に、１つのスイッチング素子もしくは逆並列接続された１つのスイッチング素子と１つのダイオードを搭載したものである。
　一方、電力変換回路のさらなる小形化のために、例えば、特許文献２に開示されているような２ｉｎ１モジュールの要求が高まっている。２ｉｎ１モジュールは、１つのモジュールでハーフブリッジ回路を構成したもので、絶縁基板をモジュール内部で２直列接続し、一方を上アーム、他方を下アームとしたものである。
特許第５６３７９４４号公報 特開２００９－２７８７７２号公報
　上記特許文献２のような２ｉｎ１モジュールは、１ｉｎ１モジュールと比較して、上下アーム間の配線距離を短縮できるため、小形化や低インダクタンス化等の利点がある。
　しかしながら、上下アーム間のインダクタンスが小さくなると上下アーム間のＬＣ共振による共振電流Ｉｒが発生しやすくなり、その共振電流Ｉｒがゲート配線に通流するとゲート電圧振動が発生してしまう。このゲート電圧振動はスイッチング素子の内蔵ゲート抵抗値を高めることでダンピング抵抗の強化により抑制できるが、内蔵ゲート抵抗値を高めるとスイッチング速度が遅くなり、その結果、スイッチング損失が増加する問題がある。
　そこで、本発明の目的は、ハーフブリッジ回路を構成する２ｉｎ１パワー半導体モジュールにおいて、上下アーム間のＬＣ共振によるゲート電圧振動の抑制と低損失化の両立が可能なパワー半導体モジュールおよびそれを用いた電力変換装置を提供することにある。
　上記課題を解決するために、本発明は、第一の絶縁基板上に搭載され、第一の主電極と第二の主電極とゲート電極を備える第一のスイッチング素子と、第二の絶縁基板上に搭載され、第三の主電極と第四の主電極とゲート電極を備える第二のスイッチング素子と、第三の絶縁基板上に搭載され、第五の主電極と第六の主電極とゲート電極を備える第三のスイッチング素子と、第四の絶縁基板上に搭載され、第七の主電極と第八の主電極とゲート電極を備える第四のスイッチング素子と、前記第一の主電極と電気的に接続される第一の主端子と、前記第二の主電極と電気的に接続される第二の主端子と、前記第三の主電極と電気的に接続される第三の主端子と、前記第四の主電極と電気的に接続される第四の主端子と、前記第五の主電極と電気的に接続される第五の主端子と、前記第七の主電極と電気的に接続される第六の主端子と、前記第一のスイッチング素子のゲート電極と電気的に接続された第一の配線パターンと、前記第二のスイッチング素子のゲート電極に電気的に接続された第二の配線パターンと、前記第三のスイッチング素子のゲート電極と電気的に接続された第三の配線パターンと、前記第四のスイッチング素子のゲート電極に電気的に接続された第四の配線パターンと、前記第一のスイッチング素子のゲート電極と前記第一の配線パターンを電気的に接続する第一の導体と、前記第二のスイッチング素子のゲート電極と前記第二の配線パターンを電気的に接続する第二の導体と、前記第三のスイッチング素子のゲート電極と前記第三の配線パターンを電気的に接続する第三の導体と、前記第四のスイッチング素子のゲート電極に前記第四の配線パターンを電気的に接続する第四の導体と、前記第二の主電極に電気的に接続された第五の配線パターンと、前記第四の主電極に電気的に接続された第六の配線パターンと、前記第六の主電極に電気的に接続された第七の配線パターンと、前記第八の主電極に電気的に接続された第八の配線パターンと、前記第二の主電極と前記第五の配線パターンを電気的に接続する第五の導体と、前記第四の主電極と前記第六の配線パターンを電気的に接続する第六の導体と、前記第六の主電極と前記第七の配線パターンを電気的に接続する第七の導体と、
　前記第八の主電極と前記第八の配線パターンを電気的に接続する第八の導体と、前記第一の配線パターンおよび前記第二の配線パターンと電気的に接続された第一の補助端子と、前記第三の配線パターンおよび前記第四の配線パターンと電気的に接続された第二の補助端子と、前記第五の配線パターンおよび前記第六の配線パターンと電気的に接続された第三の補助端子と、前記第七の配線パターンおよび前記第八の配線パターンと電気的に接続された第四の補助端子と、前記第一の主電極と前記第六の主電極を電気的に接続する第九の導体と、前記第三の主電極と前記第八の主電極を電気的に接続する第十の導体と、を備えたパワー半導体モジュールにおいて、前記第一の主電極と前記第三の主電極との間のインピーダンス値と、前記第五の主電極と前記第七の主電極との間のインピーダンス値と、前記第六の主電極と前記第八の主電極との間のインピーダンス値のうち、最小のインピーダンス値よりも、前記第二の主電極と前記第四の主電極との間のインピーダンス値が大きいこと特徴とする。
　また、本発明は、上記のパワー半導体モジュールを搭載したことを特徴とする電力変換装置である。
　本発明によれば、ハーフブリッジ回路を構成する２ｉｎ１パワー半導体モジュールにおいて、上下アーム間のＬＣ共振によるゲート電圧振動の抑制と低損失化を両立することができる。
　これにより、高効率な電力変換装置を提供することができる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の第一の実施形態の構成を示した平面図 本発明の第一の実施形態の等価回路図および外部回路との接続例 ＬＣ共振電流Ｉｒ経路を示した図 従来技術の構成を示した平面図 従来技術によるパワー半導体モジュールの等価回路図 従来技術と本発明の第一の実施形態における２回目ターンオン時の波形のシミュレーション結果を比較した図 本発明の第二の実施形態の構成を示した平面図 本発明の第三の実施形態の構成を示した平面図 本発明の第三の実施形態の等価回路図とＬＣ共振電流Ｉｒ経路を示した図 従来技術と本発明の第三の実施形態における２回目ターンオン時の波形のシミュレーション結果を比較した図 本発明の第四の実施形態の構成を示した平面図 本発明の第四の実施形態の等価回路図および外部回路との接続例 本発明の第五の実施形態の構成を示した平面図 本発明の第五の実施形態の等価回路図および外部回路との接続例 本発明の第六の実施形態の構成を示した平面図
　以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。また、本発明は以下の実施形態に限定されることなく、本発明の技術的な概念の中で種々の変形例や応用例をもその範囲に含むものである。
　本発明の第一の実施形態を図１から図６に基づき詳細に説明する。まず、図１で本発明の第一の実施形態の構成について説明する。次に、図２で本発明の第一の実施形態の等価回路図とその動作（作用）を説明する。そして、図３で本発明の第一の実施形態によるゲート電圧振動の抑制効果について説明する。また、図４と図５で上下アームのゲート配線に対して平等に（均等に）ゲート電圧振動の対策を講じた構成とその等価回路を説明し、図６で図４や図５で示した構成と本発明の第一の実施形態とのゲート電圧波形を比較する。
　図１は本発明の第一の実施形態の構成を示した平面図である。図１を用いて本発明の第一の実施形態の構成について説明する。第一の実施形態では、放熱用金属板１００上に第一から第四の絶縁基板４枚（１，２，３，４）と、第一と第二の絶縁子基板２枚（９８，９９）が配置される。そして、底面の放熱用金属板部分以外を樹脂筐体１０１で囲っている。樹脂筐体１０１と放熱用金属板１００で囲われたパワー半導体モジュール内は、ゲルや硬質樹脂などの絶縁材が充填され、内部の絶縁性を保っている。
　第一から第四の絶縁基板（１，２，３，４）には、第一から第四のスイッチング素子（５，６，７，８）と第一から第四のダイオード（７２，７３，７４，７５）が一つずつ搭載されている。スイッチング素子は２つの主電極と１つのゲート電極を備えている。ダイオードはカソード電極とアノード電極を備えている。
　第一から第四のスイッチング素子（５，６，７，８）の第一の主電極、第三の主電極、第五の主電極、第七の主電極は、はんだ接合や金属焼結接合などによりそれぞれ、第一の主電極用配線パターン９、第三の主電極用配線パターン１１、第五の主電極用配線パターン１３、第七の主電極用配線パターン１５と電気的に接続される。
　なお、以後説明する配線パターンも含め、配線パターンの材料には銅やアルミニウムなどの導電材料を用いる。また、以後説明する「接続」とは、特に断りがなければ全て電気的な接続を意味する。
　第一から第四のダイオード（７２，７３，７４，７５）のカソード電極も同様にそれぞれ、第一の主電極用配線パターン９、第三の主電極用配線パターン１１、第五の主電極用配線パターン１３、第七の主電極用配線パターン１５と接続される。
　第一から第四のスイッチング素子（５，６，７，８）の第二の主電極１０、第四の主電極１２、第六の主電極１４、第八の主電極１６は、第一から第四のダイオードのアノード電極（７６，７７，７８，７９）と配線（８０，８１，８２，８３）により接続される。
つまり、各絶縁基板において、スイッチング素子とダイオードは並列接続される。
　なお、以後説明する配線や導体も含め、配線や導体にはアルミニウムワイヤ、銅ワイヤ、銅リードなどを用いる。また、スイッチング素子には、Ｓｉ－ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などを用いる。ダイオードには、Ｓｉ－ｐｎダイオードやＳｉＣ－ＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）などを用いる。
　第一から第四のスイッチング素子のゲート電極（１７，１８，１９，２０）は、第一から第四の導体（４３，４４，４５，４６）により、第一から第四の配線パターン（２７，２８，２９，３０）と接続される。
　第一の配線パターン２７と第二の配線パターン２８は、配線５６と配線５７により第一の下アーム共通配線パターン３５に接続される。第一の下アーム共通配線パターン３５は、配線６４により第一の補助端子３９と接続され、樹脂筐体１０１の外部へと引き出される。
　第三の配線パターン２９と第四の配線パターン３０も同様に、配線５８と配線５９により第一の上アーム共通配線パターン３７に接続される。第一の上アーム共通配線パターン３７も、配線６５により第二の補助端子４０と接続され、樹脂筐体１０１の外部へと引き出される。
　第一から第四のスイッチング素子の第二の主電極１０、第四の主電極１２、第六の主電極１４、第八の主電極１６は、第五から第八の導体（４７，４８，４９，５０）により、第五から第八の配線パターン（３１，３２，３３，３４）と電気的に接続される。
　第五の配線パターン３１と第六の配線パターン３２は、配線６０と配線６１により第二の下アーム共通配線パターン３６に電気的に接続される。第二の下アーム共通配線パターン３６は、配線６６により第三の補助端子４１と接続され、樹脂筐体１０１の外部へと引き出される。
　第七の配線パターン３３と第八の配線パターン３４も同様に、配線６２と配線６３により第二の上アーム共通配線パターン３８に電気的に接続される。第二の上アーム共通配線パターン３８も、配線６７により第四の補助端子４２と接続され、樹脂筐体１０１の外部へと引き出される。
　第五の主電極用配線パターン１３と第七の主電極用配線パターン１５は、配線７０と配線７１により、それぞれ第五の主端子２５と第六の主端子２６と接続され、樹脂筐体１０１の外部へと引き出される。
　第一の主電極用配線パターン９と第三の主電極用配線パターン１１はそれぞれ接合面１１４と接合面１１５で、超音波金属接合により第一の主端子２１と第三の主端子２３と接続され、樹脂筐体１０１の外部へと引き出される。
　第二の主電極１０と第四の主電極１２は配線６８と配線６９によりそれぞれ第二の主端子２２と第四の主端子２４と接続され、樹脂筐体１０１の外部へと引き出される。
　原理については図３を用いて後述するが、実施例１では、スイッチング時のゲート電圧振動を抑制するために、第六の主電極１４と第八の主電極１６を第十二の導体５４で接続する。
　図２に本発明の第一の実施形態の等価回路図および外部回路との接続例を示す。まず、図２の回路の構成を説明して、次に図２を用いて本発明の第一の実施形態の動作例について説明する。なお、本発明はスイッチング時の高周波現象を対象にしているため、図２の等価回路図では配線、導体、配線パターンをすべてインダクタンスの回路記号で表記する。
　本発明によるパワー半導体モジュールでは、第五の主端子２５と第六の主端子２６の間、第一の主端子２１と第三の主端子２３の間、第二の主端子２２と第四の主端子２４の間は、それぞれ外部の配線（８７，８８，９４，９５，９１，９２）で接続されて使用することを想定している。
　つまり、第一の絶縁基板１に搭載された第一のスイッチング素子５および第一のダイオード７２と、第二の絶縁基板２に搭載された第二のスイッチング素子６および第二のダイオード７３は並列接続される。また、第三の絶縁基板３に搭載された第三のスイッチング素子７および第三のダイオード７４と、第四の絶縁基板４に搭載された第四のスイッチング素子８および第四のダイオード７５も並列接続される。
　スイッチング素子とダイオードをそれぞれ複数並列接続することで、パワー半導体モジュールの定格電流容量を増加させることができる。しかし、上述したように、熱による反りの問題から絶縁基板のサイズには限界があるため、本発明では、スイッチング素子とダイオードを搭載した絶縁基板を並列接続することで定格電流容量を増加している。
　第一の絶縁基板１と第二の絶縁基板２に搭載されたスイッチング素子とダイオードの並列回路と、第三の絶縁基板３と第四の絶縁基板４に搭載されたスイッチング素子とダイオードの並列回路は、第九の導体５１と第十の導体５２によって直列接続される。
　このように、本発明はパワー半導体モジュール内部で２つのスイッチング素子が直列接続され、その高電位端子（第五の主端子２５と第六の主端子２６）と中間電位端子（第一の主端子２１と第三の主端子２３）と低電位端子（第二の主端子２２と第四の主端子２４）の３つの電位の端子を設けて、ハーフブリッジ回路を構成した２ｉｎ１モジュール１４４である。
　上述したように、２ｉｎ１モジュールは、１ｉｎ１モジュールと比較して、上下アーム間の配線接続を短縮できるため、小形化や低インダクタンス化等の利点がある。
　また、図示していないが、通流する電流の極性が逆である高電位端子（第五の主端子２５と第六の主端子２６）と低電位端子（第二の主端子２２と第四の主端子２４）を平行、且つ近接した配置とすることで、両者の間の相互インダクタンスを増加することができる。その結果、高電位端子（第五の主端子２５と第六の主端子２６）と低電位端子（第二の主端子２２と第四の主端子２４）の配線インダクタンスを低減でき、２ｉｎ１モジュールの配線インダクタンスをさらに低減することできる。
　高電位端子（第五の主端子２５と第六の主端子２６）と中間電位端子（第一の主端子２１と第三の主端子２３）間に接続された第三のスイッチング素子７、第四のスイッチング素子８、第三のダイオード７４および第四のダイオード７５を上アーム、中間電位端子（第一の主端子２１と第三の主端子２３）と低電位端子（第二の主端子２２と第四の主端子２４）間に接続された第一のスイッチング素子５、第二のスイッチング素子６、第一のダイオード７２および第二のダイオード７３を下アームと呼ぶ。
　図２では、一例として中間電位端子（第一の主端子２１と第三の主端子２３）と低電位端子（第二の主端子２２と第四の主端子２４）の間に配線（９１，９２，９４，９５）を介してインダクタンス負荷９６を接続した上アーム駆動のハーフブリッジ回路の構成を示している。
　高電位端子（第五の主端子２５と第六の主端子２６）と低電位端子（第二の主端子２２と第四の主端子２４）の間には配線（８７，８８，８９，９１，９２，９３）を介してコンデンサ８５が接続される。また、コンデンサ８５には配線８６と配線９０を介して、直流電源８４が接続される。
　続いて、図１および図２を用いて、本発明の第一の実施形態の動作（作用）について、電力変換回路に搭載された際に繰り返されるスイッチング動作順を例に説明する。まず、初期状態は上下アームのスイッチング素子は全てＯＦＦの状態である。上アームの第三のスイッチング素子７と第四のスイッチング素子８は並列動作させるために、第二の補助端子４０と第四の補助端子４２を介して共通のゲート駆動電源１０２に接続される。また、下アームも同様に第一のスイッチング素子５と第二のスイッチング素子６は並列動作させるために、第一の補助端子３９と第三の補助端子４１を介して共通のゲート駆動電源１０２に接続される。
　ゲート駆動電源１０２から負電圧を補助端子に印加することで、スイッチング素子をＯＦＦの状態に制御できる。例えばスイッチング素子がＩＧＢＴの場合、ＯＦＦ時に－１５Ｖ程度を補助端子に印加する。図２の回路において、上下アームのスイッチング素子が全てＯＦＦの状態の時には直流電源電圧Ｖｃｃは上アームに印加され、インダクタンス負荷９６には直流電源電圧Ｖｃｃは印加されないため、電流は流れない。
　次に、初期状態から上アームのスイッチング素子をＯＮ状態（１回目のターンオン）にする。ゲート駆動電源１０２から正電圧を補助端子に印加することで、スイッチング素子をＯＮの状態に制御できる。例えばスイッチング素子がＩＧＢＴの場合、ＯＮ時に＋１５Ｖ程度のゲート電圧を補助端子に印加する。
　上アームのスイッチング素子がＯＮ状態となると、インダクタンス値がＬｌｏａｄ［Ｈ］のインダクタンス負荷９６に直流電源電圧Ｖｃｃが印加され、Ｖｃｃ／Ｌｌｏａｄの傾きで増加する電流が上アームのスイッチング素子を介してインダクタンス負荷９６に通流する。
　そして、上アームのスイッチング素子をＯＮ状態からＯＦＦ状態にすると、上アームのスイッチング素子の電流Ｉｃ＿Ｈは遮断され、電流はインダクタンス負荷９６と下アームのダイオードの間の経路に転流する。そこから、再び上アームのスイッチング素子をＯＦＦ状態からＯＮ状態（２回目のターンオン）にすると、電流は上アームのスイッチング素子とインダクタンス負荷９６の間の経路に転流する。
　この２回目のターンオン時を例に、ゲート電圧振動の発生原理を説明する。２回目のターンオン時に理想的には上アームの第三のスイッチング素子７と第四のスイッチング素子８には電流が均等に流れる。しかし、スイッチング素子間の特性ばらつきやゲート配線インピーダンスのばらつき等で第三のスイッチング素子７と第四のスイッチング素子８の電流が不均等になると、並列接続された絶縁基板間で電位差が生じ、電位差を減らす方向に電流が流れる。このときに下アームのスイッチング素子とダイオードの空乏層容量と回路の配線インダクタンスとの間でＬＣ共振が発生することがある。特に、Ｓｉ（シリコン）デバイスと比較して空乏層容量の大きいＳｉＣ（炭化シリコン）デバイスにおいて、当該ＬＣ共振が発生しやすい。
　図３にＬＣ共振電流Ｉｒ経路を示す。図３に示すように、下アームのスイッチング素子とダイオードを境に逆相の共振電流Ｉｒが流れる。このとき、駆動側の上アームのゲート配線である３ＧＬ－４ＧＬ間（３ＧＬ:第三のスイッチング素子７のゲート電極１９から第一の上アーム共通配線パターン３７と配線６５の接続点までの配線、４ＧＬ:第四のスイッチング素子８のゲート電極２０から第一の上アーム共通配線パターン３７と配線６５の接続点までの配線）と３ＥＬ－４ＥＬ間（３ＥＬ:第六の主電極１４から第二の上アーム共通配線パターン３８と配線６７の接続点までの配線、４ＥＬ: 第八の主電極１６から第二の上アーム共通配線パターン３８と配線６７の接続点までの配線）に共振電流Ｉｒが流れると、上アームのゲート電圧Ｖｇｅ＿Ｈが振動する。
　ＯＮ状態の上アームスイッチング素子はゲート電圧で制御される電流源として動作するため、上アームゲート電圧Ｖｇｅ＿Ｈが振動すると上アームスイッチング素子の電流もそれと同期して振動し、並列接続された絶縁基板間での電位差がさらに拡大する自励振動に至る。自励振動に至ると上アームゲート電圧Ｖｇｅ＿Ｈ振動がさらに増加し、ゲート酸化膜が絶縁破壊に至る恐れがある。
　また、動作状態によって変動しやすい中点電位を基準電位としている上アームゲート電圧は下アームゲート電圧より振動しやすく、本課題の解決には上アームのゲート電圧振動抑制がボトルネックとなっていた。
　そこで、本発明の第一の実施形態では、この自励振動による上アームゲート電圧振動を抑制するために、第六の主電極１４と第八の主電極１６を第十二の導体５４で接続する。
第十二の導体５４の配線インダクタンスは、上アームのゲート配線である３ＧＬ－４ＧＬ間の配線インダクタンスや３ＥＬ－４ＥＬ間の配線インダクタンスより小さい。これは、後述する第十三の導体５５の配線インダクタンスも同様である。そして、第十二の導体５４はそれらの上アームのゲート配線と並列接続されるため、共振電流Ｉｒをバイパスし、上アームのゲート配線に流れる共振電流Ｉｒを低減する効果がある。
　そのため、第十二の導体５４の接続により、自励振動による上アームゲート電圧振動を抑制することができる。また、第五の主電極と第七の主電極との間や実施例２で詳細は後述する第一の主電極と第三の主電極との間を導体で接続しても実施例１と同様の効果が得られる。
　一方、図４の平面図と図５の等価回路図に示すように、第六の主電極１４と第八の主電極１６を第十二の導体５４で接続したことに加えて、第二の主電極１０と第四の主電極１２を第十四の導体１０５で接続して、上下アームのゲート配線に対して平等に（均等に）ゲート電圧振動の対策を講じることも考えられる。しかし、内部を低インダクタンス化した２ｉｎ１モジュールでは上下アームトータルの配線インダクタンスが１０ｎＨ程度と小さく、前述のＬＣ共振による上下アーム間の共振電流Ｉｒが発生しやすい。そのため、図４や図５に示した構成ではゲート電圧振動の抑制が不十分だった。
　そこで、本発明では、問題となる上アームゲート電圧振動の抑制を優先して対策する構成とした。具体的には、第十二の導体５４は接続するが、第十四の導体１０５は接続しない構成とした。
　その理由を以下で説明する。図３に示すように、当該ＬＣ共振電流Ｉｒは下アームのスイッチング素子とダイオードを境に逆相で流れるため、第二の主電極１０と第四の主電極１２を第十四の導体１０５は上アームのゲート配線である３ＧＬ－４ＧＬの経路と３ＥＬ－４ＥＬの経路と並列ではない。このため、上アームのゲート配線に対して、第十四の導体１０５は共振電流Ｉｒをバイパスする効果はない。
　一方、第十四の導体１０５により共振経路のインピーダンスは減少し、上アームのゲート配線を流れる共振電流Ｉｒは増加してしまう。そのため、上アームゲート電圧振動抑制のためには第十四の導体１０５は接続しないほうがよい。
　本発明の構成を主電極間のインピーダンス値の大小関係で記述すると、第一の主電極と記第三の主電極との間のインピーダンス値と、第五の主電極と第七の主電極との間のインピーダンス値と、第六の主電極１４と第八の主電極１６との間のインピーダンス値のうち、最小のインピーダンス値よりも、第二の主電極１０と第四の主電極１２との間のインピーダンス値を大きくするとよい、と言える。
　また、第二の主電極１０と第四の主電極１２との間のインピーダンス値は、第六の主電極１４から第七の導体４９、第七の配線パターン３３、第七の配線パターン３３と第八の配線パターン３４との間の配線と前記第四の補助端子４２との接続点、第八の配線パターン３４、第八の導体５０を通り、第八の主電極１６に至る経路のインピーダンス値以上とするとよい。
　このとき、各インピーダンス値は、外部配線（８７，８８，９１，９２，９４，９５）が接続されていない状態でのインピーダンス値のことを指している。また、当該インピーダンス値は、インピーダンス絶対値つまり、実部と虚部の自乗和の平方根から計算される値のことを指している。そして、当該インピーダンス値は、ＬＣ共振周波数でのインピーダンス値を指している。
　第一の主電極と第三の主電極との間のインピーダンス値は、第九の導体５１、第十の導体５２、第一の導体４３、第二の導体４４、第五の導体４７、第六の導体４８を切断した状態で、第一の主電極用配線パターン９と第三の主電極用配線パターン１１間のインピーダンス値をインピーダンスアナライザやＬＣＲメータなどの測定器で測定する、もしくは計算式や計算ツールで計算することで得られる。
　第五の主電極と第七の主電極との間のインピーダンス値は、第九の導体５１、第十の導体５２、第三の導体４５、第四の導体４６、第七の導体４９、第八の導体５０を切断した状態で、第五の主電極用配線パターン１３と第七の主電極用配線パターン１５間のインピーダンス値をインピーダンスアナライザやＬＣＲメータなどの測定器で測定する、もしくは計算式や計算ツールで計算することで得られる。
　第六の主電極１４と第八の主電極１６との間のインピーダンス値は、第九の導体５１、第十の導体５２、第三の導体４５、第四の導体４６を切断した状態で、第六の主電極１４と第八の主電極１６間のインピーダンス値をインピーダンスアナライザやＬＣＲメータなどの測定器で測定する、もしくは計算式や計算ツールで計算することで得られる。
　第二の主電極１０と第四の主電極１２との間のインピーダンス値は、第九の導体５１、第十の導体５２、第一の導体４３、第二の導体４４を切断した状態で、第二の主電極１０と第四の主電極１２間のインピーダンス値をインピーダンスアナライザやＬＣＲメータなどの測定器で測定する、もしくは計算式や計算ツールで計算することで得られる。
　第六の主電極１４から第七の導体４９、第七の配線パターン３３、第七の配線パターン３３と第八の配線パターン３４との間の配線と前記第四の補助端子４２との接続点、第八の配線パターン３４、第八の導体５０を通り、第八の主電極１６に至る経路のインピーダンス値の測定もしくは計算には、まず、第九の導体５１、第十の導体５２、第三の導体４５、第四の導体４６を切断する。次に、第六の主電極１４から第七の導体４９、第七の配線パターン３３、第七の配線パターン３３と第八の配線パターン３４との間の配線と前記第四の補助端子４２との接続点、第八の配線パターン３４、第八の導体５０を通り、第八の主電極１６に至る経路以外の第六の主電極１４と第八の主電極１６を接続する配線を切断する。その後、第六の主電極１４と第八の主電極１６間のインピーダンス値をインピーダンスアナライザやＬＣＲメータなどの測定器で測定する、もしくは計算式や計算ツールで計算することで得られる。
　図６に図４と図５に示した構成と図１と図２に示した本発明の第一の実施形態における２回目のターンオン時の波形のシミュレーション結果を比較した図を示す。従来技術（図４と図５に示した構成）では、自励振動による上アームゲート電圧振動Ｖｇｅ＿Ｈが大きく、上アームスイッチング素子電流Ｉｃ＿Ｈや上アームスイッチング素子電圧Ｖｃｅ＿Ｈも大きく振動していることがわかる。
　それに対して、本発明の実施形態１では自励振動による上アームゲート電圧振動Ｖｇｅ＿Ｈを抑制し、上アームスイッチング素子電流Ｉｃ＿Ｈや上アームスイッチング素子電圧Ｖｃｅ＿Ｈの振動も抑制できていることがわかる。
　ここで、ゲート電圧振動の抑制とは、ＩＧＢＴであればゲート電圧に振動が重畳してもゲート電圧を＋２０Ｖから－２０Ｖの範囲内に抑えることを指す。
　なお、第十二の導体５４は、できるだけ低インピーダンス化したほうが、より共振電流Ｉｒのバイパス効果が高いため、短距離の複数導体によって実現することが好ましい。また、第十二の導体５４は、アルミニウムワイヤや銅ワイヤ、銅リード等の電極間を電気的に接続できる導体であればよい。
　図７を用いて本発明の第二の実施形態の構成を説明する。図７は本発明の第二の実施形態の構成を示した平面図である。図１と図７の違いは、第十二の導体５４と第十三の導体５５の有無のみである。本発明の第二の実施形態では、第一の主電極用配線パターン９と第三の主電極用配線パターン１１間を第十三の導体５５で接続する。第一の主電極用配線パターン９と第三の主電極用配線パターン１１の電位は、第六の主電極１４と第八の主電極１６と同様に本発明の２ｉｎ１モジュールの中点電位である。そのため、図７の構成でも図１の第六の主電極１４と第八の主電極１６を第十二の導体５４で接続した構成と同等のゲート電圧振動抑制効果を得ることができる。
　実施例１と比較して、実施例２は接続する主電極間の距離が短いため、主電極間を接続する導体の配線インダクタンスを小さくすることができる。また、接続する主電極の面積も実施例１より実施例２の方が広いため導体の並列数や太さを増加させて、より導体の配線インダクタンスを小さくし易い。前述の通り、主電極間を接続する導体はできるだけ低インピーダンス化したほうが、より共振電流Ｉｒのバイパス効果が高い。
　図８から図１０を用いて本発明の第三の実施形態の構成を説明する。図８は本発明の第三の実施形態の構成を示した平面図である。図１と図８の違いは、第十二の導体５４と抵抗器１０６の有無のみである。本発明の第三の実施形態では、第二の主電極１０から第五の導体４７、第五の配線パターン３１、第五の配線パターン３１と第六の配線パターン３２の間の配線と第三の補助端子４１との接続点、第六の配線パターン３２、第六の導体４８を通り、第四の主電極１２に至る経路の間に抵抗器１０６を接続する。抵抗器１０６の接続の目的は、第二の主電極１０と第四の主電極１２の間のインピーダンス値を高め、前記ＬＣ共振電流Ｉｒを抑制することである。
　図９に本発明の第三の実施形態の等価回路図とＬＣ共振電流Ｉｒ経路を示す。前述の図６で示したように、上アーム駆動時において、上アームのゲート配線である３ＧＬ－４ＧＬ間の経路と３ＥＬ－４ＥＬ間の経路と並列とならない第二の主電極１０と第四の主電極１２の間のインピーダンス値を減少させると上アームゲート電圧振動は増加してしまう。
　そこで、本実施例では、図８に示すように、逆に第二の主電極１０と第四の主電極１２の間に抵抗器１０６を接続し、インピーダンス値を増加させることで上アームゲート電圧振動を抑制する。図９に示すように抵抗器１０６はＬＣ共振電流Ｉｒ経路に挿入されるため、ＬＣ共振電流Ｉｒを低減し、上アームのゲート配線に流れる共振電流Ｉｒを低減することで上アームゲート電圧振動を抑制できる。
　図１０に図４と図５で示した構成と本発明の第三の実施形態における２回目ターンオン時の波形のシミュレーション結果を比較した図を示す。本発明の第三の実施形態においても、従来技術（図４と図５で示した構成）と比較して、自励振動による上アームゲート電圧振動Ｖｇｅ＿Ｈを抑制し、上アームスイッチング素子電流Ｉｃ＿Ｈや上アームスイッチング素子電圧Ｖｃｅ＿Ｈの振動も抑制できていることがわかる。
　なお、抵抗器１０６によって増加したゲート抵抗値分は、図示しないスイッチング素子の内蔵ゲート抵抗値やパワー半導体モジュールの外付けゲート抵抗値を下げることで、抵抗器１０６の挿入によるスイッチング損失の増加なしにゲート電圧振動を抑制できる。
　また、抵抗器１０６の代わりにインダクタを挿入したり、第五の配線パターン３１と第六の配線パターン３２の間の配線長を意図的に長くするなどして第二の主電極１０と第四の主電極１２の間のインピーダンス値を増加させてもよい。
　実施例３では、主電極間を接続する導体が不要なため、絶縁基板上のスイッチング素子やダイオードなどの実装レイアウトの影響を受けずに実施することができる。
　図１１と図１２を用いて本発明の第四の実施形態の構成を説明する。図１１に本発明の第四の実施形態の構成を示した平面図を示す。本発明の第四の実施形態は、第一の実施形態と第二の実施形態を組み合わせた構成である。
　但し、第十三の導体５５の並列数を増加し、導体の配線インダクタンスの低減を図っている。図１１では３本の第十三の導体５５を設けた例を示している。また、第十二の導体５４を用いて直接第六の主電極１４と第八の主電極１６との間を接続せずに、配線１０７、配線パターン１０９、配線パターン１１０、配線１０８を介して接続した。
　これは実装上、第六の主電極１４と第八の主電極１６の間に構造物があり、直接第六の主電極１４と第八の主電極１６の間を第十二の導体５４で接続することができない場合を想定した構成である。
　図１２に本発明の第四の実施形態の等価回路図および外部回路との接続例を示す。本発明の第四の実施形態では、上アームのゲート配線である３ＧＬ－４ＧＬ間の経路と３ＥＬ－４ＥＬ間の経路と並列に第十二の導体５４と第十三の導体５５による２つの経路を追加した。それにより、それぞれの導体を単独で接続した場合と比較して、よりアームのゲート配線に流れる共振電流Ｉｒを低減し、上アームゲート電圧振動の抑制効果を高めることができる。
　本発明によるパワー半導体モジュールの製作工数を極力減らすために、主電極間の接続導体は最小限とすることが望ましいが、図６、図１０のシミュレーション条件と比較してよりゲート電圧振動が発生しやすい条件では、第四の実施形態のように主電極間の接続導体を増加させることで、対策するのが効果的である。
　図１３と図１４を用いて本発明の第五の実施形態の構成を説明する。図１３に本発明の第五の実施形態の構成を示した平面図を示す。本発明の第五の実施形態は、第三の実施形態と第四の実施形態を組み合わせた構成である。図１３は図１１に抵抗器１０６を追加した図である。前述の通り、抵抗器１０６を追加することで、第二の主電極１０と第四の主電極１２の間のインピーダンス値を高めることができる。
　図１４に本発明の第五の実施形態の等価回路図および外部回路との接続例を示す。抵抗器１０６を追加することにより、第四の実施形態と比較してさらにＬＣ共振電流Ｉｒを低減し、上アームのゲート配線に流れる共振電流Ｉｒを低減することで上アームゲート電圧振動の抑制効果を高めることができる。
　なお、導体による主電極間の接続や抵抗器の挿入についての全ての組み合わせについての説明は省略するが、第一の実施形態から第三の実施形態の３つの実施形態の中から１つ実施形態を選択した組合せ、２つ実施形態を選択した組合せ、３つ実施形態を選択した組合せの全てにおいてゲート電圧振動を抑制する効果が得られるのは言うまでもない。
　図１５に本発明の第六の実施形態の構成を示す。本発明の第六の実施形態は、本発明によるパワー半導体モジュール１４４を搭載した電力変換システム（電力変換装置）１５２である。図１５では、直流電源８４を電源として３台の本発明によるパワー半導体モジュール１４４で三相インバータを構成している。
　本発明によるパワー半導体モジュール１４４の中点電位端子は、負荷であるモータ１４６とそれぞれ接続させる。制御装置１４５は、電流センサ（１４７，１４８，１４９）により検出するモータ１４６の三相電流（Ｉｕ，Ｉｖ，Ｉｗ）と速度検出器１５０により検出するモータ１４６の回転速度（ω）の情報を元に３台のパワー半導体モジュール１４４に印加するゲート電圧値を演算し、各パワー半導体モジュール１４４の補助端子へ出力する。
　本発明によるパワー半導体モジュール１４４は、ゲート抵抗値の増加なしにゲート電圧振動を抑制できるため、従来技術と比較してパワー半導体モジュールのスイッチング損失を低減することができる。従って、本発明によるパワー半導体モジュール１４４を電力変換システム（電力変換装置）１５２の電力変換回路１５１に搭載することで、従来と比較してより高効率な電力変換システム（電力変換装置）を構成することができる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　１…第一の絶縁基板、２…第二の絶縁基板、３…第三の絶縁基板、４…第四の絶縁基板、５…第一のスイッチング素子、６…第二のスイッチング素子、７…第三のスイッチング素子、８…第四のスイッチング素子、９…第一の主電極用配線パターン、１０…第二の主電極、１１…第三の主電極用配線パターン、１２…第四の主電極、１３…第五の主電極用配線パターン、１４…第六の主電極、１５…第七の主電極用配線パターン、１６…第八の主電極、１７…第一のスイッチング素子のゲート電極、１８…第二のスイッチング素子のゲート電極、１９…第三のスイッチング素子のゲート電極、２０…第四のスイッチング素子のゲート電極、２１…第一の主端子、２２…第二の主端子、２３…第三の主端子、２４…第四の主端子、２５…第五の主端子、２６…第六の主端子、２７…第一の配線パターン、２８…第二の配線パターン、２９…第三の配線パターン、３０…第四の配線パターン、３１…第五の配線パターン、３２…第六の配線パターン、３３…第七の配線パターン、３４…第八の配線パターン、３５…第一の下アーム共通配線パターン、３６…第二の下アーム共通配線パターン、３７…第一の上アーム共通配線パターン、３８…第二の上アーム共通配線パターン、３９…第一の補助端子、４０…第二の補助端子、４１…第三の補助端子、４２…第四の補助端子、４３…第一の導体、４４…第二の導体、４５…第三の導体、４６…第四の導体、４７…第五の導体、４８…第六の導体、４９…第七の導体、５０…第八の導体、５１…第九の導体、５２…第十の導体、５４…第十二の導体、５５…第十三の導体、５６…第一の配線パターン２７と第一の下アーム共通配線パターン３５との間の第一の配線、５７…第二の配線パターン２８と第一の下アーム共通配線パターン３５との間の第二の配線、５８…第三の配線パターン２９と第一の上アーム共通配線パターン３７との間の第一の配線、５９…第四の配線パターン３０と第一の上アーム共通配線パターン３７との間の第二の配線、６０…第五の配線パターン３１と第二の下アーム共通配線パターン３６との間の第一の配線、６１…第六の配線パターン３２と第二の下アーム共通配線パターン３６との間の第二の配線、６２…第七の配線パターン３３と第二の上アーム共通配線パターン３８との間の第一の配線、６３…第八の配線パターン３４と第二の上アーム共通配線パターン３８との間の第二の配線、６４…第一の下アーム共通配線パターン３５と第一の補助端子３９との間の配線、６５…第一の上アーム共通配線パターン３７と第二の補助端子４０との間の配線、６６…第二の下アーム共通配線パターン３６と第三の補助端子４１との間の配線、６７…第二の上アーム共通配線パターン３８と第四の補助端子４２との間の配線、６８…第二の主電極１０と第二の主端子２２との間の配線、６９…第四の主電極１２と第四の主端子２４との間の配線、７０…第五の主電極用配線パターン１３と第五の主端子２５との間の配線、７１…第七の主電極用配線パターン１５と第六の主端子２６との間の配線、７２…第一のダイオード、７３…第二のダイオード、７４…第三のダイオード、７５…第四のダイオード、７６…第一のダイオードのアノード電極、７７…第二のダイオードのアノード電極、７８…第三のダイオードのアノード電極、７９…第四のダイオードのアノード電極、８０…第二の主電極１０と第一のダイオードのアノード電極７６との間の配線、８１…第四の主電極１２と第二のダイオードのアノード電極７７との間の配線、８２…第六の主電極１４と第三のダイオードのアノード電極７８との間の配線、８３…第八の主電極１６と第四のダイオードのアノード電極７９との間の配線、８４…直流電源、８５…コンデンサ、８６…直流電源８４とコンデンサ８５の間の第一の配線、８７…第五の主端子２５と第六の主端子２６の間の第一の配線、８８…第五の主端子２５と第六の主端子２６の間の第二の配線、８９…第五の主端子２５と第六の主端子２６の間の第一の配線８７と第五の主端子２５と第六の主端子２６の間の第二の配線８８の中点とコンデンサ８５との間の配線、９０…直流電源８４とコンデンサ８５の間の第二の配線、９１…第二の主端子２２と第四の主端子２４の間の第一の配線、９２…第二の主端子２２と第四の主端子２４の間の第二の配線、９３…第二の主端子２２と第四の主端子２４の間の第一の配線９１と第二の主端子２２と第四の主端子２４の間の第二の配線９２の中点とコンデンサ８５との間の配線、９４…第一の主端子２１と第三の主端子２３の間の第一の配線、９５…第一の主端子２１と第三の主端子２３の間の第二の配線、９６…負荷インダクタンス（インダクタンス負荷）、９８…第一の絶縁子基板、９９…第二の絶縁子基板、１００…放熱用金属板、１０１…樹脂筐体、１０２…ゲート駆動電源、１０３…ゲート配線インダクタンス、１０５…第十四の導体、１０６…抵抗器、１０７…配線、１０８…配線、１０９…配線パターン、１１０…配線パターン、１１１…第一の主電極と第二の主電極１０間の静電容量、１１２…第一の主電極と第一のスイッチング素子のゲート電極１７間の静電容量、１１３…第一のスイッチング素子のゲート電極１７と第二の主電極１０間の静電容量、１１４…接合面、１１５…接合面、１２１…第三の主電極と第四の主電極１２間の静電容量、１２２…第三の主電極と第二のスイッチング素子のゲート電極１８間の静電容量、１２３…第三のスイッチング素子のゲート電極１９と第四の主電極１２間の静電容量、１３１…第五の主電極と第六の主電極１４間の静電容量、１３２…第五の主電極と第三のスイッチング素子のゲート電極１９間の静電容量、１３３…第三のスイッチング素子のゲート電極１９と第六の主電極１４間の静電容量、１４１…第七の主電極と第八の主電極１６間の静電容量、１４２…第七の主電極と第四のスイッチング素子のゲート電極２０間の静電容量、１４３…第四のスイッチング素子のゲート電極２０と第八の主電極１６間の静電容量、１４４…本発明によるパワー半導体モジュール（２ｉｎ１モジュール）、１４５…制御装置、１４６…モータ、１４７…電流センサ、１４８…電流センサ、１４９…電流センサ、１５０…速度検出器、１５１…電力変換回路、１５２…電力変換システム（電力変換装置）

Claims (15)

  1. 　第一の絶縁基板上に搭載され、第一の主電極と第二の主電極とゲート電極を備える第一のスイッチング素子と、
    　第二の絶縁基板上に搭載され、第三の主電極と第四の主電極とゲート電極を備える第二のスイッチング素子と、
    　第三の絶縁基板上に搭載され、第五の主電極と第六の主電極とゲート電極を備える第三のスイッチング素子と、
    　第四の絶縁基板上に搭載され、第七の主電極と第八の主電極とゲート電極を備える第四のスイッチング素子と、
    　前記第一の主電極と電気的に接続される第一の主端子と、
    　前記第二の主電極と電気的に接続される第二の主端子と、
    　前記第三の主電極と電気的に接続される第三の主端子と、
    　前記第四の主電極と電気的に接続される第四の主端子と、
    　前記第五の主電極と電気的に接続される第五の主端子と、
    　前記第七の主電極と電気的に接続される第六の主端子と、
    　前記第一のスイッチング素子のゲート電極と電気的に接続された第一の配線パターンと、
    　前記第二のスイッチング素子のゲート電極に電気的に接続された第二の配線パターンと、
    　前記第三のスイッチング素子のゲート電極と電気的に接続された第三の配線パターンと、
    　前記第四のスイッチング素子のゲート電極に電気的に接続された第四の配線パターンと、
    　前記第一のスイッチング素子のゲート電極と前記第一の配線パターンを電気的に接続する第一の導体と、
    　前記第二のスイッチング素子のゲート電極と前記第二の配線パターンを電気的に接続する第二の導体と、
    　前記第三のスイッチング素子のゲート電極と前記第三の配線パターンを電気的に接続する第三の導体と、
    　前記第四のスイッチング素子のゲート電極に前記第四の配線パターンを電気的に接続する第四の導体と、
    　前記第二の主電極に電気的に接続された第五の配線パターンと、
    　前記第四の主電極に電気的に接続された第六の配線パターンと、
    　前記第六の主電極に電気的に接続された第七の配線パターンと、
    　前記第八の主電極に電気的に接続された第八の配線パターンと、
    　前記第二の主電極と前記第五の配線パターンを電気的に接続する第五の導体と、
    　前記第四の主電極と前記第六の配線パターンを電気的に接続する第六の導体と、
    　前記第六の主電極と前記第七の配線パターンを電気的に接続する第七の導体と、
    　前記第八の主電極と前記第八の配線パターンを電気的に接続する第八の導体と、
    　前記第一の配線パターンおよび前記第二の配線パターンと電気的に接続された第一の補助端子と、
    　前記第三の配線パターンおよび前記第四の配線パターンと電気的に接続された第二の補助端子と、
    　前記第五の配線パターンおよび前記第六の配線パターンと電気的に接続された第三の補助端子と、
    　前記第七の配線パターンおよび前記第八の配線パターンと電気的に接続された第四の補助端子と、
    　前記第一の主電極と前記第六の主電極を電気的に接続する第九の導体と、
    　前記第三の主電極と前記第八の主電極を電気的に接続する第十の導体と、
    　を備えたパワー半導体モジュールにおいて、
    　前記第一の主電極と前記第三の主電極との間のインピーダンス値と、前記第五の主電極と前記第七の主電極との間のインピーダンス値と、前記第六の主電極と前記第八の主電極との間のインピーダンス値のうち、最小のインピーダンス値よりも、前記第二の主電極と前記第四の主電極との間のインピーダンス値が大きいこと特徴とするパワー半導体モジュール。
  2. 　請求項１に記載のパワー半導体モジュールにおいて、
    　前記第二の主電極と前記第四の主電極との間のインピーダンス値は、前記第六の主電極から前記第七の導体、前記第七の配線パターン、前記第七の配線パターンと前記第八の配線パターンとの間の配線と前記第四の補助端子との接続点、前記第八の配線パターン、前記第八の導体を通り、前記第八の主電極に至る経路のインピーダンス値以上であることを特徴とするパワー半導体モジュール。
  3. 　請求項１に記載のパワー半導体モジュールにおいて、
    　前記第五の主電極と前記第七の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  4. 　請求項１に記載のパワー半導体モジュールにおいて、
    　前記第六の主電極と前記第八の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  5. 　請求項１に記載のパワー半導体モジュールにおいて、
    　前記第一の主電極と前記第三の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  6. 　請求項１に記載のパワー半導体モジュールにおいて、
    　前記第二の主電極から前記第五の導体、前記第五の配線パターン、前記第五の配線パターンと前記第六の配線パターンの間の配線と前記第三の補助端子との接続点、前記第六の配線パターン、前記第六の導体を通り、前記第四の主電極に至る経路の間に抵抗器が接続されていることを特徴とするパワー半導体モジュール。
  7. 　請求項１に記載のパワー半導体モジュールにおいて、
    　前記第二の主電極から前記第五の導体、前記第五の配線パターン、前記第五の配線パターンと前記第六の配線パターンの間の配線と前記第三の補助端子との接続点、前記第六の配線パターン、前記第六の導体を通り、前記第四の主電極に至る経路の間にインダクタが接続されていることを特徴とするパワー半導体モジュール。
  8. 　請求項１に記載のパワー半導体モジュールにおいて、
    　前記第二の主電極から前記第五の導体、前記第五の配線パターン、前記第五の配線パターンと前記第六の配線パターンの間の配線と前記第三の補助端子との接続点、前記第六の配線パターン、前記第六の導体を通り、前記第四の主電極に至る経路の配線長を、前記第六の主電極から前記第七の導体、前記第七の配線パターン、前記第七の配線パターンと前記第八の配線パターンの間の配線と前記第四の補助端子との接続点、前記第八の配線パターン、前記第八の導体を通り、前記第八の主電極に至る経路の配線長より長くしたことを特徴とするパワー半導体モジュール。
  9. 　請求項４に記載のパワー半導体モジュールにおいて、
    　前記第五の主電極と前記第七の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  10. 　請求項５に記載のパワー半導体モジュールにおいて、
    　前記第六の主電極と前記第八の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  11. 　請求項６に記載のパワー半導体モジュールにおいて、
    　前記第一の主電極と前記第三の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  12. 　請求項１０に記載のパワー半導体モジュールにおいて、
    　前記第五の主電極と前記第七の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  13. 　請求項１１に記載のパワー半導体モジュールにおいて、
    　前記第六の主電極と前記第八の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  14. 　請求項１３に記載のパワー半導体モジュールにおいて、
    　前記第五の主電極と前記第七の主電極間は、前記パワー半導体モジュール内部で導体により電気的に接続されていることを特徴とするパワー半導体モジュール。
  15. 　請求項１から１４のいずれか１項に記載のパワー半導体モジュールを搭載したことを特徴とする電力変換装置。
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