WO2019239984A1 - 半導体装置 - Google Patents

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貴則 成田
大介 松浦
石井　茂
大輔 小林
和之 廣瀬
治 川崎
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三菱重工業株式会社
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Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor device suitably used for generating a clock signal.
  • Clock signals are widely used to establish circuit synchronization in integrated circuits.
  • the clock signal is most typically generated using a PLL (phase locked loop) circuit and distributed to the circuits to be operated synchronously.
  • PLL phase locked loop
  • Improvement of the reliability of the circuit that generates the clock signal is useful for improving the reliability of the operation of the entire semiconductor integrated circuit. This problem is particularly important in an environment where radiation is strong, for example, in an integrated circuit used in outer space. In an environment where radiation is strong, the PLL circuit may malfunction. If the PLL circuit that generates the clock signal malfunctions, the semiconductor integrated circuit may malfunction.
  • Japanese Unexamined Patent Application Publication No. 2003-163583 discloses an asynchronous noise filter circuit that can remove noise even when the noise level exceeds the threshold value of the input logic circuit.
  • an object of the present invention is to provide a technique for improving the reliability of a circuit that generates a clock signal.
  • the semiconductor device is configured to operate in synchronization with a common reference clock signal and output first to Nth clock signals (N is an odd number of 3 or more), respectively.
  • N is an odd number of 3 or more
  • a first to NPLL circuit a majority circuit that performs a majority operation on the first to Nth clock signals to generate a majority clock signal; and the majority clock signal is input and operates as a low-pass filter to generate an output clock signal And a filter circuit for outputting.
  • the filter circuit includes a first RS flip-flop to which a majority clock signal or an inverted signal thereof is input to a reset terminal, and a first delay signal generated by delaying the majority clock signal to a set terminal of the first RS flip-flop. And a first delay circuit that supplies the first delay circuit.
  • An output clock signal is generated according to a signal output from the data output of the first RS flip-flop.
  • the filter circuit may further include a first inverter to which a majority clock signal is input.
  • the output signal of the first inverter is input to the reset terminal of the first RS flip-flop.
  • the first delay circuit is preferably configured such that the delay time is variable.
  • a delay setting circuit that sets the delay time of the first delay circuit based on PLL setting data that specifies the oscillation frequency of the first to NPLL circuits may be further provided.
  • the filter circuit includes a first filter to which a majority clock signal is input, a second inverter to which an output signal of the first filter is input, and a second filter to which an output signal of the second inverter is input. It has.
  • the first filter is configured to output a clock signal having a duty ratio different from that of the majority clock signal.
  • the first filter and the second filter have the same configuration.
  • the filter circuit includes a first filter to which a majority clock signal is input, a second inverter to which an output signal of the first filter is input, and a second filter to which an output signal of the second inverter is input.
  • the first filter includes a third inverter to which a majority clock signal is input, a first RS flip-flop, and a first delay signal generated by delaying the majority clock signal to a set terminal of the first RS flip-flop.
  • the second filter includes a fourth inverter to which the output signal of the second inverter is input, a second RS flip-flop, and a second delay signal generated by delaying the output signal of the second inverter. And a second delay circuit for supplying to the first delay circuit.
  • the first delay circuit and the second delay circuit have the same delay time and are configured to be variable in delay time.
  • a delay setting circuit for setting the delay times of the first delay circuit and the second delay circuit based on PLL setting data for specifying the oscillation frequency of the first to NPLL circuits may be provided.
  • the reliability of the circuit that generates the clock signal can be improved.
  • FIG. 1 is a block diagram illustrating a configuration of a semiconductor device 100 according to an embodiment.
  • the semiconductor device 100 is configured to generate the output clock signal CK OUT with high reliability even in an environment where radiation is strong by multiplexing the PLL circuit.
  • the PLL circuit 1 1 to 1 3 A majority circuit 2 and a filter circuit 3 are provided.
  • the PLL circuit 1 1 to 1 3 and the reference clock signal CK REF is commonly input, the PLL circuit 1 1 to 1 3, a clock signal CK1 ⁇ CK3 synchronized with the reference clock signal CK REF is generated.
  • PLL circuits 1 1 to 1 3 are connected to the PLL setting register 4, and generates a clock signal CK1 ⁇ CK3 at the frequency specified by the PLL setting data set in the PLL setting register 4.
  • the setting data may include a frequency division ratio of the frequency divider included in the PLL circuits 1 1 to 1 3 .
  • FIG. 2 is a block diagram showing an example of the configuration of the PLL circuits 1 1 to 1 3 .
  • the PLL circuits 1 1 to 1 3 have the same configuration, and each of them includes a frequency divider 11, 12, a phase comparator 13, a charge pump 14, a loop filter 15, And a voltage controlled oscillator (VCO) 16.
  • the output signal of the PLL circuit 1 1 to 1 3 of the voltage controlled oscillator 16, respectively, are input to the majority circuit 2 as the clock signal CK1 ⁇ CK3.
  • the frequency divider 11 divides the reference clock signal CK REF
  • the frequency divider 12 divides the output signal of the voltage controlled oscillator 16.
  • Dividing ratio of the frequency divider 11 is R
  • the frequency of the output signal of the frequency divider 11 is 1 / R of the frequency of the reference clock signal CK REF.
  • the frequency division ratio of the frequency divider 12 is N
  • the frequency of the output signal of the frequency divider 12 is 1 / N of the output signal of the voltage controlled oscillator 16.
  • the phase comparator 13 compares the phases of the output signals of the frequency dividers 11 and 12, and outputs an output signal corresponding to the phase difference between these output signals.
  • the charge pump 14 supplies a voltage signal having a signal level corresponding to the phase difference between the output signals of the frequency dividers 11 and 12 via the loop filter 15 to the voltage controlled oscillator 16.
  • the loop filter 15 is configured as a low pass filter.
  • the frequency division ratios R and N of the frequency dividers 11 and 12 are specified by PLL setting data stored in the PLL setting register 4. Oscillation frequency of the PLL circuit 1 1 to 1 3, the division ratio of the frequency divider 11, 12 R, by setting appropriately the N by the PLL setting data is set to a desired frequency.
  • the majority circuit 2 generates the majority clock signal CK MJR by performing majority operation with respect to the clock signal CK1 ⁇ CK3 received from the PLL circuit 1 1 to 1 3.
  • a majority operation is an operation that obtains an output having a state that occupies a majority of all inputs.
  • the majority circuit 2 includes NAND gates 21 to 24.
  • NAND gate 21 has a first input clock signal CK1 from the PLL circuit 1 1 is input, a second input clock signal CK2 from the PLL circuit 1 2 is input, the clock signal CK1, An output signal having a negative logical product value of CK2 is output.
  • NAND gate 22 has a first input clock signal CK2 from the PLL circuit 1 2 is input and a second input clock signal CK3 from the PLL circuit 1 3 is input, a clock signal CK2, An output signal having a negative logical product value of CK3 is output.
  • NAND gate 23 has a first input for receiving a clock signal CK3 from the PLL circuit 1 3 and a second input for receiving a clock signal CK1 from the PLL circuit 1 1, the clock signal CK3, CK1 negative logic of An output signal having a product value is output.
  • the NAND gate 24 has first to third inputs to which the output signals of the NAND gates 21 to 23 are input, respectively, and outputs an output signal having a negative logical product value of the output signals of the NAND gates 21 to 23. Output.
  • the output signal of the NAND gate 24 is the majority clock signal CK MJR .
  • Majority clock signal CK MJR output from the majority circuit 2, since the obtained by performing a majority operation with respect to the clock signal CK1 ⁇ CK3, one is for example radiation effects of one of the PLL circuits 1 1 to 1 3 Even if a malfunction occurs, an appropriate majority clock signal CK MJR can be generated.
  • the PLL circuit 1 1 to 1 since each has a separate feedback loop, a phase difference may occur between the clock signals CK1 ⁇ CK3 output from the PLL circuit 1 1 to 1 3.
  • the phase difference between the clock signals CK1 to CK3 can cause noise in the majority clock signal CK MJR .
  • FIG. 3 shows an example of the phase difference between the clock signals CK1 to CK3 that generates noise in the majority clock signal CK MJR .
  • the clock signals CK1 to CK3 have the same period T.
  • the clock signal CK2 is delayed from the clock signal CK1 by a delay time d2.
  • the clock signal CK3 is inverted from the clock signal CK1 (that is, delayed by T / 2) and further delayed by the delay time d3.
  • FIG. 4 shows the waveform of the majority clock signal CK MJR when the frequency of the clock signals CK1 to CK3 is 200 MHz, the delay time d2 of the clock signal CK2 is 300 ps, and the delay time d3 of the clock signal CK3 is 60 to 240 ps.
  • the simulation results are shown.
  • significant noise is generated in the vicinity of the rising and falling edges of the pulses of the majority clock signal CK MJR when the delay time d3 is 80 ⁇ 200 ps, the majority clock signal CK MJR Waveform is distorted. Such waveform disturbance is not preferable.
  • the majority clock signal CK MJR is input to the filter circuit 3 that operates as a low-pass filter, and the output clock signal CK OUT is output from the filter circuit 3.
  • the filter circuit 3 includes a front-stage filter 31, an inverter 32, a rear-stage filter 33, and an inverter 34.
  • the pre-stage filter 31 includes an inverter 35, a variable delay circuit 36, and an RS flip-flop 37.
  • the inverter 35 receives the majority clock signal CK MJR at its input, and supplies an inverted signal obtained by inverting the majority clock signal CK MJR to the reset terminal of the RS flip-flop 37.
  • the variable delay circuit 36 supplies a delay signal obtained by delaying the majority clock signal CK MJR to the set terminal of the RS flip-flop 37.
  • the variable delay circuit 36 is configured such that the delay time is variable. Delay time d1 of the variable delay circuit 36 is set in accordance with the oscillation frequency of the PLL circuit 1 1 to 1 3. In the present embodiment, the delay time d 1 of the variable delay circuit 36 is specified by the delay setting data stored in the delay setting register 5.
  • the inverter 32 inverts the output signal of the front-stage filter 31 and supplies it to the rear-stage filter 33.
  • the post-stage filter 33 has the same configuration as the pre-stage filter 31, and includes an inverter 38, a variable delay circuit 39, and an RS flip-flop 40.
  • the inverter 38 receives the output signal of the inverter 32 at its input, and supplies an inverted signal obtained by inverting the output signal of the inverter 32 to the reset terminal of the RS flip-flop 40.
  • the variable delay circuit 39 supplies a delay signal obtained by delaying the output signal of the inverter 32 to the set terminal of the RS flip-flop 37.
  • the variable delay circuit 39 is configured such that the delay time is variable.
  • the variable delay circuit 39 is set by the delay setting data stored in the delay setting register 5 so as to have the same delay time d1 as the variable delay circuit 36 of the pre-stage filter 31.
  • the inverter 34 generates an inverted signal of the output signal of the post-stage filter 33 and outputs it as the output clock signal CK OUT .
  • Front filter 31 a delay time d1 of the variable delay circuits 36 and 39 in the subsequent stage filter 33, by setting in accordance with the oscillation frequency of the PLL circuit 1 1 to 1 3, front filter 31, the subsequent stage filter 33, as a low-pass filter Function.
  • the pre-stage filter 31 alone operates as a low-pass filter and has a function of removing noise. However, since the pre-stage filter 31 performs an operation of widening the pulse width ( longening the time that is maintained at the high level) by the delay time d1 of the variable delay circuit 36, the duty ratio of the majority clock signal CK MJR is 50%. Even if it exists, the duty ratio of the output signal of the pre-stage filter 31 does not become 50%.
  • the inverter 32 and the post-stage filter 33 are used to obtain an output clock signal CK OUT having a duty ratio of 50%.
  • the post-stage filter 33 has the same configuration as that of the pre-stage filter 31 and performs an operation of expanding the pulse width by the delay time d1 of the variable delay circuit 39 with respect to the inverted signal of the output signal of the pre-stage filter 31.
  • the duty ratio of the output signal output from the post-stage filter 33 is 50%.
  • FIG. 5 is a timing chart showing an example of the operation of the pre-stage filter 31 and the post-stage filter 33. Symbols “A” to “H” indicate signal waveforms at nodes A to H of the filter circuit 3, respectively.
  • the pre-filter 31 operates as follows.
  • the majority clock signal CK MJR is input to the node A, and the duty ratio of the signal waveform of the node A is 50%.
  • an inverted signal of the majority clock signal CK MJR is generated in the node B.
  • a delayed signal obtained by delaying the majority clock signal CK MJR by the delay time d1 is generated at the node C.
  • the majority clock signal is supplied to the node D connected to the data output of the RS flip-flop 37.
  • a signal in which the pulse width of CK MJR is expanded by the delay time d1 is generated.
  • the post-stage filter 33 performs the same operation as the pre-stage filter 31 on the inverted signal of the output signal output from the pre-stage filter 31.
  • node E an inverted signal of the output signal of inverter 32 is generated.
  • a delayed signal obtained by delaying the output signal of the inverter 32 by the delay time d1 is generated at the node C. Since the node E is connected to the reset terminal of the RS flip-flop 40 and the node F is connected to the set terminal of the RS flip-flop 40, the node G connected to the data output of the RS flip-flop 40 is connected to the inverter 32.
  • a signal in which the pulse width of the output signal (that is, the inverted signal of the output signal of the pre-filter 31) is expanded by the delay time d1 is generated.
  • the duty ratio of the output signal of the post-stage filter 33 and the output clock signal CK OUT is 50%.
  • the inverter 35 and the variable delay circuit 36 of the pre-filter 31 have a function of supplying the majority clock signal CK MJR with an appropriate phase difference to the reset terminal and the set terminal of the RS flip-flop 37, as a whole. If the delay time d1 of the variable delay circuit 36 is appropriately set, the inverter 35 is not always necessary. For the same reason, the inverter 38 of the post-filter 33 is not always necessary.
  • FIG. 6 shows the filter circuit 3 having a configuration in which the inverters 35 and 38 are not provided.
  • the majority clock signal CK MJR is input to the reset terminal of the RS flip-flop 37, and the output signal of the inverter 32 is input to the reset terminal of the RS flip-flop 40.
  • the configuration of the filter circuit 3 can be variously changed.
  • another filter that operates as a low-pass filter for example, an RC filter may be used.
  • variable delay circuits 36 and 39 to facilitate the setting in accordance with the oscillation frequency of the PLL circuit 1 1 to 1 3, as illustrated in Figure 7, the PLL setting register 4
  • a delay setting circuit 6 for calculating the delay time d1 from the stored PLL setting data and generating delay setting data for designating the delay time d1.
  • the variable delay circuits 36 and 39 are set so as to have the delay time d1 specified in the delay setting data generated by the delay setting circuit 6.
  • the majority circuit 2 and the filter circuit 3 are not multiplexed, the incidence of radiation on the circuit elements constituting the majority circuit 2 and the filter circuit 3 may cause a malfunction.
  • the circuit scales of the majority circuit 2 and the filter circuit 3 can be reduced, malfunctions are unlikely to occur even in an environment where radiation is strong.
  • a plurality of MOS transistors to which the same signal is supplied to the gate are connected in series May be.
  • the inverter 50 may include PMOS transistors MP1 and MP2 and NMOS transistors MN1 and MN2.
  • the gates of the PMOS transistors MP1 and MP2 are commonly connected to the input terminal 51, and are connected in series between the output terminal 52 and the power supply line 53 where the power supply voltage VDD is generated.
  • the gates of the NMOS transistors MN1 and MN2 are commonly connected to the input terminal 51, and are connected in series between the output terminal and the ground line 54 having the ground potential VSS.

Abstract

半導体装置が、共通の基準クロック信号に同期して動作し、それぞれ、第１～第Ｎクロック信号を出力するように構成された第１～第ＮＰＬＬ回路と、前記第１～第Ｎクロック信号に対して多数決演算を行って多数決クロック信号を生成する多数決回路と、多数決クロック信号が入力され、ローパスフィルタとして動作して出力クロック信号を出力するフィルタ回路とを備えている。Ｎは、３以上の奇数である。

Description

半導体装置
　本発明は、半導体装置に関し、特に、クロック信号を生成するために好適に用いられる半導体装置に関する。
　クロック信号は、集積回路において回路の同期を確立するために広く用いられる。クロック信号は、最も典型的には、ＰＬＬ（phase locked loop）回路を用いて生成され、同期して動作すべき回路に分配される。
　クロック信号を生成する回路の信頼性の向上は、半導体集積回路全体の動作の信頼性の向上のために有用である。放射線が強い環境、例えば、宇宙空間で用いられる集積回路においては、この問題は特に重要である。放射線が強い環境では、ＰＬＬ回路は誤動作し得る。クロック信号を生成するＰＬＬ回路が誤動作すると、半導体集積回路の誤動作を招き得る。
　このような背景から、クロック信号を生成する回路の信頼性を向上するための技術の提供が求められている。
　なお、特開２００３－１６３５８３号公報は、ノイズレベルが入力論理回路の閾値を超える場合でもノイズを除去することができる、非同期型ノイズフィルタ回路が開示されている。
特開２００３－１６３５８３号公報
　したがって、本発明の目的は、クロック信号を生成する回路の信頼性を向上するための技術を提供することにある。本発明の他の目的及び新規な特徴は、以下の開示から当業者には理解されよう。
　本発明の一の観点では、半導体装置が、共通の基準クロック信号に同期して動作し、それぞれ、第１～第Ｎクロック信号（Ｎは、３以上の奇数）を出力するように構成された第１～第ＮＰＬＬ回路と、第１～第Ｎクロック信号に対して多数決演算を行って多数決クロック信号を生成する多数決回路と、多数決クロック信号が入力され、ローパスフィルタとして動作して出力クロック信号を出力するフィルタ回路とを備えている。
　一実施形態では、フィルタ回路は、多数決クロック信号又はその反転信号がリセット端子に入力される第１ＲＳフリップフロップと、多数決クロック信号を遅延して生成した第１遅延信号を第１ＲＳフリップフロップのセット端子に供給する第１遅延回路とを備えている。出力クロック信号が、第１ＲＳフリップフロップのデータ出力から出力される信号に応じて生成される。
　フィルタ回路が、更に、多数決クロック信号が入力される第１インバータを備えていてもよく、この場合、第１ＲＳフリップフロップのリセット端子には第１インバータの出力信号が入力される。
　第１遅延回路は、遅延時間が可変であるように構成されることが好ましい。この場合、第１遅延回路の遅延時間を指定する遅延設定データを格納する遅延設定レジスタを備えることが好ましい。
　他の実施形態では、更に、第１～第ＮＰＬＬ回路の発振周波数を指定するＰＬＬ設定データに基づいて第１遅延回路の遅延時間を設定する遅延設定回路を備えてもよい。
　一実施形態では、フィルタ回路は、多数決クロック信号が入力される第１フィルタと、第１フィルタの出力信号が入力される第２インバータと、第２インバータの出力信号が入力される第２フィルタとを備えている。第１フィルタは、多数決クロック信号と異なるデューティ比のクロック信号を出力するように構成されている。第１フィルタと第２フィルタとは、同一構成を有している。
　一実施形態では、フィルタ回路は、多数決クロック信号が入力される第１フィルタと、第１フィルタの出力信号が入力される第２インバータと、第２インバータの出力信号が入力される第２フィルタとを備えていてもよい。一実施形態では、第１フィルタは、多数決クロック信号が入力される第３インバータと、第１ＲＳフリップフロップと、多数決クロック信号を遅延して生成した第１遅延信号を第１ＲＳフリップフロップのセット端子に供給する第１遅延回路とを備えている。第２フィルタは、第２インバータの出力信号が入力される第４インバータと、第２ＲＳフリップフロップと、第２インバータの出力信号を遅延して生成した第２遅延信号を第２ＲＳフリップフロップのセット端子に供給する第２遅延回路とを備える。
　一実施形態では、第１遅延回路及び第２遅延回路は、同一の遅延時間を有し、且つ、遅延時間が可変であるように構成されている。この場合、第１～第ＮＰＬＬ回路の発振周波数を指定するＰＬＬ設定データに基づいて第１遅延回路及び第２遅延回路の遅延時間を設定する遅延設定回路を備えていてもよい。
　本発明によれば、クロック信号を生成する回路の信頼性を向上することができる。
一実施形態における半導体装置の構成を示すブロック図である。 ＰＬＬ回路の構成の一例を示すブロック図である。 多数決クロック信号にノイズを発生させるようなクロック信号の位相差の例を示すタイミングチャートである。 多数決クロック信号の波形のシミュレーション結果を示すタイミングチャートである。 前段フィルタ及び後段フィルタの動作を示すタイミングチャートである。 他の実施形態の半導体装置の構成を示すブロック図である。 更に他の実施形態の半導体装置の構成を示すブロック図である。 同一の信号がゲートに供給されている複数のＭＯＳトランジスタを直列に接続したインバータの構成の一例を示す回路図である。
　以下、添付図面を参照しながら、実施形態を説明する。
　図１は、一実施形態における半導体装置１００の構成を示すブロック図である。半導体装置１００は、ＰＬＬ回路の多重化によって放射線が強い環境においても高信頼度で出力クロック信号ＣＫＯＵＴを生成するように構成されており、具体的には、ＰＬＬ回路１１～１３と、多数決回路２と、フィルタ回路３とを備えている。
　ＰＬＬ回路１１～１３には基準クロック信号ＣＫＲＥＦが共通に入力されており、ＰＬＬ回路１１～１３は、基準クロック信号ＣＫＲＥＦに同期するクロック信号ＣＫ１～ＣＫ３をそれぞれ生成する。ＰＬＬ回路１１～１３は、ＰＬＬ設定レジスタ４に接続されており、ＰＬＬ設定レジスタ４に設定されたＰＬＬ設定データによって指定される周波数でクロック信号ＣＫ１～ＣＫ３を生成する。設定データは、一実施形態では、ＰＬＬ回路１１～１３に含まれる分周器の分周比を含んでいてもよい。
　図２は、ＰＬＬ回路１１～１３の構成の一例を示すブロック図である。本実施形態では、ＰＬＬ回路１１～１３は、同一の構成を有しており、それぞれが、分周器１１、１２と、位相比較器１３と、チャージポンプ１４と、ループフィルタ１５と、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）１６とを備えている。ＰＬＬ回路１１～１３の電圧制御発振器１６の出力信号が、それぞれ、クロック信号ＣＫ１～ＣＫ３として多数決回路２に入力される。
　分周器１１は、基準クロック信号ＣＫＲＥＦを分周し、分周器１２は、電圧制御発振器１６の出力信号を分周する。分周器１１の分周比はＲであり、分周器１１の出力信号の周波数は、基準クロック信号ＣＫＲＥＦの周波数の１／Ｒである。一方、分周器１２の分周比はＮであり、分周器１２の出力信号の周波数は、電圧制御発振器１６の出力信号の１／Ｎである。
　位相比較器１３は、分周器１１、１２の出力信号の位相を比較し、これらの出力信号の位相差に対応する出力信号を出力する。
　チャージポンプ１４は、位相比較器１３からの出力信号に応じて、分周器１１、１２の出力信号の位相差に対応する信号レベルを有する電圧信号を、ループフィルタ１５を介して電圧制御発振器１６に供給する。一実施形態では、ループフィルタ１５は、ローパスフィルタとして構成される。
　分周器１１、１２の分周比Ｒ、Ｎは、ＰＬＬ設定レジスタ４に格納されたＰＬＬ設定データによって指定される。ＰＬＬ回路１１～１３の発振周波数は、分周器１１、１２の分周比Ｒ、ＮをＰＬＬ設定データによって適宜に設定することにより、所望の周波数に設定される。
　図１に戻り、多数決回路２は、ＰＬＬ回路１１～１３から受け取ったクロック信号ＣＫ１～ＣＫ３に対して多数決演算を行うことにより多数決クロック信号ＣＫＭＪＲを生成する。多数決演算とは、全入力のうちの過半数を占める状態を持つ出力を得る演算のことである。本実施形態では、多数決回路２は、ＮＡＮＤゲート２１～２４を備えている。
　ＮＡＮＤゲート２１は、ＰＬＬ回路１１からのクロック信号ＣＫ１が入力される第１入力と、ＰＬＬ回路１２からのクロック信号ＣＫ２が入力される第２入力とを有しており、クロック信号ＣＫ１、ＣＫ２の否定論理積の値を有する出力信号を出力する。ＮＡＮＤゲート２２は、ＰＬＬ回路１２からのクロック信号ＣＫ２が入力される第１入力と、ＰＬＬ回路１３からのクロック信号ＣＫ３が入力される第２入力とを有しており、クロック信号ＣＫ２、ＣＫ３の否定論理積の値を有する出力信号を出力する。ＮＡＮＤゲート２３は、ＰＬＬ回路１３からのクロック信号ＣＫ３を受け取る第１入力と、ＰＬＬ回路１１からのクロック信号ＣＫ１を受け取る第２入力とを有しており、クロック信号ＣＫ３、ＣＫ１の否定論理積の値を有する出力信号を出力する。ＮＡＮＤゲート２４は、ＮＡＮＤゲート２１～２３の出力信号がそれぞれに入力される第１～第３入力を有しており、ＮＡＮＤゲート２１～２３の出力信号の否定論理積の値を有する出力信号を出力する。ＮＡＮＤゲート２４の出力信号が多数決クロック信号ＣＫＭＪＲである。
　多数決回路２から出力される多数決クロック信号ＣＫＭＪＲは、クロック信号ＣＫ１～ＣＫ３に対して多数決演算を行うことにより得られているので、ＰＬＬ回路１１～１３のうちの一つが例えば放射線の影響によって誤動作しても、適正な多数決クロック信号ＣＫＭＪＲを生成することができる。
　しかしながら、ＰＬＬ回路１１～１３は、それぞれが独立したフィードバックループを有しているので、ＰＬＬ回路１１～１３から出力されるクロック信号ＣＫ１～ＣＫ３の間で位相差が生じ得る。クロック信号ＣＫ１～ＣＫ３の位相差は、多数決クロック信号ＣＫＭＪＲにノイズが発生する原因となり得る。
　図３は、多数決クロック信号ＣＫＭＪＲにノイズを発生させるようなクロック信号ＣＫ１～ＣＫ３の間の位相差の例を示している。図３の例では、クロック信号ＣＫ１～ＣＫ３は、同一の周期Ｔを有している。クロック信号ＣＫ２は、クロック信号ＣＫ１から遅延時間ｄ２だけ遅延されている。クロック信号ＣＫ３は、クロック信号ＣＫ１から反転され（即ち、Ｔ／２だけ遅延され）、更に、遅延時間ｄ３だけ遅延されている。
　図４は、クロック信号ＣＫ１～ＣＫ３の周波数が２００ＭＨｚであり、クロック信号ＣＫ２の遅延時間ｄ２が３００ｐｓであり、クロック信号ＣＫ３の遅延時間ｄ３が６０～２４０ｐｓである場合の多数決クロック信号ＣＫＭＪＲの波形のシミュレーション結果を示している。図４から理解されるように、遅延時間ｄ３が８０～２００ｐｓである場合に多数決クロック信号ＣＫＭＪＲのパルスの立ち上がりエッジ及び立ち下がりエッジの近傍に顕著なノイズが発生し、多数決クロック信号ＣＫＭＪＲの波形が乱れる。このような波形の乱れは好ましくない。
　上述されているようなノイズを除去するために、本実施形態では、多数決クロック信号ＣＫＭＪＲがローパスフィルタとして動作するフィルタ回路３に入力され、フィルタ回路３から出力クロック信号ＣＫＯＵＴが出力される。
　図１を再度に参照して、本実施形態では、フィルタ回路３が、前段フィルタ３１と、インバータ３２と、後段フィルタ３３と、インバータ３４とを備えている。
　前段フィルタ３１は、インバータ３５と、可変遅延回路３６と、ＲＳフリップフロップ３７とを備えている。インバータ３５は、その入力に多数決クロック信号ＣＫＭＪＲが入力されており、多数決クロック信号ＣＫＭＪＲを反転して得られる反転信号をＲＳフリップフロップ３７のリセット端子に供給する。可変遅延回路３６は、多数決クロック信号ＣＫＭＪＲを遅延して得られる遅延信号をＲＳフリップフロップ３７のセット端子に供給する。可変遅延回路３６は、その遅延時間が可変であるように構成されている。可変遅延回路３６の遅延時間ｄ１は、ＰＬＬ回路１１～１３の発振周波数に合わせて設定される。本実施形態では、可変遅延回路３６の遅延時間ｄ１は、遅延設定レジスタ５に格納された遅延設定データによって指定される。
　インバータ３２は、前段フィルタ３１の出力信号を反転して後段フィルタ３３に供給する。
　後段フィルタ３３は、前段フィルタ３１と同一の構成を有しており、インバータ３８と、可変遅延回路３９と、ＲＳフリップフロップ４０とを備えている。インバータ３８は、その入力にインバータ３２の出力信号が入力されており、インバータ３２の出力信号を反転して得られる反転信号をＲＳフリップフロップ４０のリセット端子に供給する。可変遅延回路３９は、インバータ３２の出力信号を遅延して得られる遅延信号をＲＳフリップフロップ３７のセット端子に供給する。可変遅延回路３９は、その遅延時間が可変であるように構成されている。可変遅延回路３９は、遅延設定レジスタ５に格納された遅延設定データにより、前段フィルタ３１の可変遅延回路３６と同一の遅延時間ｄ１を有するように設定される。
　インバータ３４は、後段フィルタ３３の出力信号の反転信号を生成し、出力クロック信号ＣＫＯＵＴとして出力する。
　前段フィルタ３１、後段フィルタ３３の可変遅延回路３６、３９の遅延時間ｄ１を、ＰＬＬ回路１１～１３の発振周波数に応じて設定することで、前段フィルタ３１、後段フィルタ３３は、ローパスフィルタとして機能する。
　前段フィルタ３１は、それ単独でも、ローパスフィルタとして動作し、ノイズを除去する機能を有している。しかしながら、前段フィルタ３１は、可変遅延回路３６の遅延時間ｄ１だけ、パルス幅を広げる（ハイレベルに維持される時間を長くする）動作を行うので、多数決クロック信号ＣＫＭＪＲのデューティ比が５０％であっても、前段フィルタ３１の出力信号のデューティ比は５０％にはならない。
　インバータ３２と後段フィルタ３３は、デューティ比が５０％の出力クロック信号ＣＫＯＵＴを得るために用いられる。後段フィルタ３３は、前段フィルタ３１と同一の構成を有しており、前段フィルタ３１の出力信号の反転信号について、可変遅延回路３９の遅延時間ｄ１だけパルス幅を広げる動作を行うので、結果として、後段フィルタ３３から出力される出力信号のデューティ比は５０％になる。
　図５は、前段フィルタ３１と後段フィルタ３３の動作の例を示すタイミングチャートである。記号“Ａ”～“Ｈ”は、それぞれ、フィルタ回路３のノードＡ～Ｈにおける信号波形を示している。
　前段フィルタ３１は、下記のように動作する。ノードＡには、多数決クロック信号ＣＫＭＪＲが入力されており、ノードＡの信号波形のデューティ比は５０％である。ノードＢには、多数決クロック信号ＣＫＭＪＲの反転信号が生成される。ノードＣには、多数決クロック信号ＣＫＭＪＲを遅延時間ｄ１だけ遅延した遅延信号が生成される。
　ノードＢがＲＳフリップフロップ３７のリセット端子に接続され、ノードＣがＲＳフリップフロップ３７のセット端子に接続されているので、ＲＳフリップフロップ３７のデータ出力に接続されたノードＤには、多数決クロック信号ＣＫＭＪＲのパルス幅が遅延時間ｄ１だけ広げられた信号が生成される。
　一方で、後段フィルタ３３は、前段フィルタ３１から出力された出力信号の反転信号に対して前段フィルタ３１と同様の動作を行う。ノードＥには、インバータ３２の出力信号の反転信号が生成される。ノードＣには、インバータ３２の出力信号を遅延時間ｄ１だけ遅延した遅延信号が生成される。ノードＥがＲＳフリップフロップ４０のリセット端子に接続され、ノードＦがＲＳフリップフロップ４０のセット端子に接続されているので、ＲＳフリップフロップ４０のデータ出力に接続されたノードＧには、インバータ３２の出力信号（即ち、前段フィルタ３１の出力信号の反転信号）のパルス幅が遅延時間ｄ１だけ広げられた信号が生成される。結果として、後段フィルタ３３の出力信号、及び、出力クロック信号ＣＫＯＵＴのデューティ比は、５０％になる。
　なお、前段フィルタ３１のインバータ３５及び可変遅延回路３６は、総合すると、ＲＳフリップフロップ３７のリセット端子とセット端子に適切な位相差で多数決クロック信号ＣＫＭＪＲを供給する機能を有しているので、可変遅延回路３６の遅延時間ｄ１を適切に設定すれば、インバータ３５は、必ずしも必要ではない。同様の理由により、後段フィルタ３３のインバータ３８も、必ずしも必要ではない。
　図６は、インバータ３５、３８を設けない構成のフィルタ回路３を示している。図６の構成では、ＲＳフリップフロップ３７のリセット端子に多数決クロック信号ＣＫＭＪＲが入力され、ＲＳフリップフロップ４０のリセット端子にインバータ３２の出力信号が入力される。ただし、図６の構成では、可変遅延回路３６、３９の遅延時間ｄ１を長く設定する必要があるので、図１に図示されるように、インバータ３５、３８が設けられることが好ましい。
　フィルタ回路３の構成は、他にも様々に変更され得る。例えば、フィルタ回路３として、ローパスフィルタとして動作する他のフィルタ、例えば、ＲＣフィルタが用いられてもよい。
　可変遅延回路３６、３９の遅延時間ｄ１をＰＬＬ回路１１～１３の発振周波数に応じて設定することを容易にするためには、図７に図示されているように、ＰＬＬ設定レジスタ４に格納されたＰＬＬ設定データから、遅延時間ｄ１を算出して遅延時間ｄ１を指定する遅延設定データを生成する遅延設定回路６が設けられてもよい。この場合、可変遅延回路３６、３９は、遅延設定回路６によって生成された遅延設定データに指定された遅延時間ｄ１を有するように設定される。
　本実施形態では、多数決回路２及びフィルタ回路３の多重化は行われていないので、多数決回路２及びフィルタ回路３を構成する回路素子への放射線の入射は、誤動作の原因になり得る。しかしながら、多数決回路２及びフィルタ回路３の回路規模は小さくできるので、放射線が強い環境でも誤動作は生じにくい。多数決回路２及びフィルタ回路３の動作の信頼性を高めるためには、多数決回路２及びフィルタ回路３に含まれる論理ゲートにおいて、同一の信号がゲートに供給されている複数のＭＯＳトランジスタを直列に接続してもよい。
　例えば、図８に示すように、インバータ５０が、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２とを備えていてもよい。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、そのゲートが入力端子５１に共通に接続されており、出力端子５２と電源電圧ＶＤＤが生成された電源ライン５３との間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、そのゲートが入力端子５１に共通に接続されており、出力端子と接地電位ＶＳＳを有する接地ライン５４との間に直列に接続されている。
　以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されない。本発明が種々の変更と共に実施され得ることは、当業者には理解されよう。
　尚、この出願は、２０１８年６月１５日に出願された日本特許出願２０１８－１１４８４６号を基礎とする優先権を主張し、その開示の全てを引用によりここに組み込む。

Claims (10)

  1. 　共通の基準クロック信号に同期して動作し、それぞれ、第１～第Ｎクロック信号（Ｎは、３以上の奇数）を出力するように構成された第１～第ＮＰＬＬ回路と、
    　前記第１～第Ｎクロック信号に対して多数決演算を行って多数決クロック信号を生成する多数決回路と、
    　前記多数決クロック信号が入力され、ローパスフィルタとして動作して出力クロック信号を出力するフィルタ回路
    とを備える
    　半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記フィルタ回路は、
    　　前記多数決クロック信号又は前記多数決クロック信号を反転した反転信号がリセット端子に入力される第１ＲＳフリップフロップと、
    　　前記多数決クロック信号を遅延して生成した第１遅延信号を前記第１ＲＳフリップフロップのセット端子に供給する第１遅延回路
    とを備え、
    　前記出力クロック信号が、前記第１ＲＳフリップフロップのデータ出力から出力される信号に応じて生成される
    　半導体装置。
  3. 　請求項２に記載の半導体装置であって、
    　前記フィルタ回路が、更に、前記多数決クロック信号が入力される第１インバータを備え、
    　前記第１ＲＳフリップフロップの前記リセット端子には前記第１インバータの出力信号が入力される
    　半導体装置。
  4. 　請求項２又は３に記載の半導体装置であって、
    　前記第１遅延回路は、遅延時間が可変であるように構成された
    　半導体装置。
  5. 　請求項４に記載の半導体装置であって、
    　更に、前記遅延時間を指定する遅延設定データを格納する遅延設定レジスタを備える
    　半導体装置。
  6. 　請求項４に記載の半導体装置であって、
    　更に、前記第１～第ＮＰＬＬ回路の発振周波数を指定するＰＬＬ設定データに基づいて前記第１遅延回路の前記遅延時間を設定する遅延設定回路を備える
    　半導体装置。
  7. 　請求項１に記載の半導体装置であって、
    　前記フィルタ回路は、
    　　前記多数決クロック信号が入力される第１フィルタと、
    　　前記第１フィルタの出力信号が入力される第２インバータと、
    　　前記第２インバータの出力信号が入力される第２フィルタ
    とを備え、
    　前記第１フィルタは、前記多数決クロック信号と異なるデューティ比のクロック信号を出力するように構成され、
    　前記第１フィルタと前記第２フィルタとが同一構成を有している
    　半導体装置。
  8. 　請求項１に記載の半導体装置であって、
    　前記フィルタ回路は、
    　　前記多数決クロック信号が入力される第１フィルタと、
    　　前記第１フィルタの出力信号が入力される第２インバータと、
    　　前記第２インバータの出力信号が入力される第２フィルタ
    とを備え、
    　前記第１フィルタは、
    　　前記多数決クロック信号が入力される第３インバータと、
    　　第１ＲＳフリップフロップと、
    　　前記多数決クロック信号を遅延して生成した第１遅延信号を前記第１ＲＳフリップフロップのセット端子に供給する第１遅延回路
    とを備え、
    　前記第２フィルタは、
    　　前記第２インバータの出力信号が入力される第４インバータと、
    　　第２ＲＳフリップフロップと、
    　　前記第２インバータの前記出力信号を遅延して生成した第２遅延信号を前記第２ＲＳフリップフロップのセット端子に供給する第２遅延回路
    とを備える
    　半導体装置。
  9. 　請求項８に記載の半導体装置であって、
    　前記第１遅延回路及び前記第２遅延回路は、同一の遅延時間を有し、且つ、前記遅延時間が可変であるように構成された
    　半導体装置。
  10. 　請求項９に記載の半導体装置であって、
    　前記第１～第ＮＰＬＬ回路の発振周波数を指定するＰＬＬ設定データに基づいて前記第１遅延回路及び前記第２遅延回路の前記遅延時間を設定する遅延設定回路を備える
    　半導体装置。
     
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