WO2018042881A1 - 半導体装置 - Google Patents

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WO2018042881A1
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active clamp
semiconductor device
circuit
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和田　真一郎
理仁 曽根原
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Astemo Ltd
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Hitachi Automotive Systems Ltd
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    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Definitions

  • the present invention relates to a semiconductor device.
  • a semiconductor device that constitutes a drive circuit such as a solenoid load mounted in an in-vehicle ECU (Electrical Control Unit) has a high breakdown voltage of 30 V or more and a high current drive capability of an amperage, as well as malfunction and element destruction of the power transistor. It is required to absorb the current energy generated at the output terminal so as not to occur. For this reason, there is a method of providing active clamp circuits at the gate and drain of the power transistor in the output stage (see, for example, Patent Document 1). As a result, current energy generated at the output terminal can be released to the ground.
  • the current energy (thermal breakdown energy) that can be consumed by the power transistor during the active clamp operation is determined by the conditions of thermal runaway due to self-heating of the transistor, and generally increases the value by increasing the transistor size. Can do. However, an increase in transistor size has a problem of increasing the chip cost.
  • a technique for making the temperature distribution in the transistor uniform is disclosed.
  • One is to increase the interval between the active regions of the transistors arranged in parallel in the central region and to reduce it in the peripheral region (see, for example, Patent Document 2), and the other is to reduce the input power in the central region to the periphery.
  • This is a method of reducing the input power of the area. Both methods can reduce the power consumption per unit area from the peripheral region toward the central region, thereby making the temperature distribution in the transistor uniform and, as a result, increasing the thermal breakdown energy of the transistor. Can do.
  • the semiconductor integrated circuit having an overtemperature detection circuit that detects whether the temperature of the power transistor is equal to or higher than a predetermined temperature.
  • the transistor is not driven and the first A technique for bringing a power transistor into an active clamp state with a second clamp voltage lower than the clamp voltage is disclosed (see, for example, Patent Document 4). Since the surge energy consumption time can be lengthened to suppress the rapid temperature rise of the transistor, the temperature setting for detecting overtemperature can be brought close to the maximum guaranteed operating temperature. As a result, the transistor can be operated at a higher temperature.
  • the active region spacing between the central region transistor and the peripheral region transistor is such that the power consumption density of the transistor decreases from the peripheral region toward the central region. And changing the shape. For this reason, there is a problem that the performance per area of the transistor is lowered in the central region during normal operation. In addition, since it is necessary to change the transistor shape, there is a problem that the structure design of the transistor becomes complicated.
  • Patent Document 3 can improve the uniformity of the transistor temperature, but in order to make the current performance of the transistor in the normal operation the same, compared with the case where no inactive region is provided. There is a problem that the size of the transistor is increased by an amount corresponding to the inactive region.
  • An object of the present invention is to provide a semiconductor device capable of improving the uniformity of transistor temperature in an active clamp state while maintaining current performance.
  • the present invention provides a first transistor having a first control electrode, a second transistor connected in parallel to the first transistor and having a second control electrode, the first transistor, and the first transistor.
  • An active clamp circuit that is provided in a first path from a first connection point between two transistors to the first control electrode, and that conducts when a voltage at the first connection point exceeds a first threshold;
  • An active clamp cutoff circuit provided in a second path from the clamp circuit to the second control electrode, and blocking or suppressing a current flowing through the second path.
  • FIG. 1 is a circuit diagram of a load driving circuit according to a first embodiment.
  • FIG. FIG. 2 is a plan view of the power transistor shown in FIG. 1. It is a figure which shows the time transition of the temperature in a transistor at the time of active clamp operation
  • FIG. 2 is a circuit diagram of a temperature detection circuit shown in FIG. 1. It is a circuit diagram of the load drive circuit by 2nd Embodiment. It is a circuit diagram of the load drive circuit by 3rd Embodiment. It is a circuit diagram of the load drive circuit by 4th Embodiment.
  • the load driving circuit semiconductor device
  • the same numerals indicate the same parts.
  • the load driving circuit according to the embodiment of the present invention partially overlaps with the above-described object, but, for example, is intended to achieve the following first and second objects.
  • the first object is to improve the uniformity of the transistor temperature during active clamping without increasing the transistor size and without reducing the current performance per area of the transistor during normal operation. This is to increase the thermal breakdown energy and the allowable energy for preventing the transistor from exceeding the rated temperature.
  • the second object is to improve the uniformity of the transistor temperature during the active clamp operation without increasing the active clamp time, thereby enabling the transistor to operate in a higher temperature environment. It is in.
  • the Zener diodes 15 and 16 are avalanche breakdown, A current flows through the active clamp circuit 8 and a current flows through the gate resistor 9 connected between the source and gate of the power transistor 29 to turn on the power transistor 29 (active clamp operation). As a result, the current energy generated at the output terminal 4 can be released to the ground.
  • FIG. 1 is a circuit diagram of a load driving circuit 6 (semiconductor device) according to the first embodiment.
  • the load driving circuit 6 includes a power transistor 13 composed of a first group of MOSFETs (semiconductor elements) formed on a semiconductor substrate and a power transistor 14 composed of a second group of MOSFETs.
  • the source of the power transistor 13 composed of the MOSFET is electrically connected to the source of the power transistor 14 composed of the second group of MOSFETs.
  • the drain of the power transistor 13 composed of the first group of MOSFETs is electrically connected to the drain of the power transistor 14 composed of the second group of MOSFETs.
  • the power transistor 14 (second transistor) is connected in parallel to the power transistor 13 (first transistor).
  • a gate resistor 9 is connected between the gate and source of the power transistor 13 composed of the first group of MOSFETs, and an active clamp circuit 8 is connected between the gate and drain. Further, a gate resistor 10 is connected between the gate and the source of the power transistor 14 composed of the second group of MOSFETs, and an active clamp (ACP) cutoff circuit 12 is connected between the gate and the active clamp circuit 8. Connected.
  • the active clamp circuit 8 includes the gate (first control) of the power transistor 13 from the connection point P1 (first connection point) between the power transistor 13 (first transistor) and the power transistor 14 (second transistor). Provided in the path R1 (first path) to the electrode), and conducts when the voltage at the connection point P1 exceeds the first threshold.
  • the gate resistor 9 first resistor
  • the gate resistor 10 second resistor
  • the active clamp cutoff circuit 12 is provided in a path R2 (second path) from the active clamp circuit 12 to the gate (second control electrode) of the power transistor 14, and cuts off or suppresses the current flowing through the path R2.
  • the active clamp circuit 8 includes a backflow prevention diode 17 and Zener diodes 15 and 16 connected in series.
  • the active clamp cutoff circuit 12 is connected to a temperature detection circuit 11 that detects the temperature of the power transistors 13 and 14.
  • the active clamp cutoff circuit 12 is composed of a PMOS transistor 21.
  • the source is the active clamp circuit 8
  • the drain is the gate of the power transistor 14, and the gate is the temperature detection. It is connected to the circuit 11.
  • the temperature detection circuit 11 normally outputs LOW, the PMOS transistor 21 is turned on, and the active clamp circuit 8 and the gate of the power transistor 14 are electrically connected.
  • the thermal diode 22 for detecting the temperature of the power transistors 13 and 14 is connected to a current source 23 and a comparator 24.
  • the forward voltage V f of the diode decreases with increasing temperature, and the output of the comparator 24 is configured to change from LOW to High when the voltage drops below a predetermined determination voltage V ref (reference voltage).
  • V ref predetermined determination voltage
  • the temperature detection circuit 11 detects the temperature of the power transistor 14 (second transistor).
  • the active clamp cutoff circuit 12 includes a PMOS transistor 21 (third transistor) that turns on when the temperature of the power transistor 14 is equal to or lower than the second threshold and turns off when the temperature of the power transistor 14 exceeds the second threshold.
  • FIG. 2 shows a planar structure of the power transistor 13 composed of the first group of MOSFETs and the power transistor 14 composed of the second group of MOSFETs.
  • the power transistor is composed of a plurality of MOSFETs, the second group of MOSFETs is constituted by MOSFETs located in the central part, and the first group of MOSFETs is constituted by non-central part MOSFETs.
  • the power transistor 13 (first transistor) is formed in a first region (region surrounded by a thick broken line shown in FIG. 2) on the semiconductor substrate.
  • the power transistor 14 (second transistor) is formed in a second region (region surrounded by a thin broken line shown in FIG. 2) adjacent to the first region.
  • the first area is composed of two areas adjacent to the second area.
  • the second region is located at the center of the semiconductor substrate. Note that the temperature of the power transistor 14 when the power transistor 14 is on is higher than the temperature of the power transistor 13 when the power transistor 13 is on.
  • the sources 19 are electrically connected to each other by a wiring layer (for source), and the drains 20 are electrically connected to each other by a wiring layer (for drain).
  • the gates 18 of the first group of MOSFETs are connected to each other by a wiring layer Gate1, and the gates 18 of the second group of MOSFETs are connected to each other by a wiring layer Gate2.
  • the active clamp cutoff circuit 12 is in a conductive state, and is configured by the gate (wiring layer Gate1) of the power transistor 13 configured by the first group of MOSFETs and the second group of MOSFETs.
  • the gate (wiring layer Gate2) of the power transistor 14 is configured to be electrically connected, and the control signal input to the input terminal 3 is supplied to the wiring layers Gate1 and Gate2 via the buffer 7, and the power transistor The gates 13 and 14 are driven with the same voltage.
  • the current performance per area of the power transistor 13 configured by the first group of MOSFETs and the power transistor 14 configured by the second group of MOSFETs are equal, which is equivalent to the power transistor 29 in the comparative example shown in FIG.
  • the current performance per area is shown.
  • the current flows through the active clamp circuit 8 due to the breakdown of the Zener diodes 15 and 16. .
  • This current flows through the gate resistor 9 connected to the gate of the power transistor 13 composed of the first group of MOSFETs, whereby the gate voltage rises and the power transistor 13 enters the driving state.
  • This state is called an active clamp state, and the drain voltage of the transistor is clamped to a desired voltage (clamping voltage).
  • FIG. 11 shows temporal changes in the temperature in the transistor during active clamping in the comparative example.
  • the temperature distribution in the transistor has the highest temperature in the central portion of the transistor and becomes smaller in the peripheral portion ( TC1 > Tp1 ) due to the difference in the heat dissipation effect.
  • the energy amount and the operating environment temperature Ta during active clamping are limited so that T jmax > TC 1 .
  • FIG. 3 shows the temporal change of the temperature in the transistor during active clamping in the first embodiment of the present invention.
  • the temperature change immediately after the start of the active clamp operation (t 0 ) is the same as that in the comparative example (see FIG. 11)
  • the temperature of the power transistor 14 constituted by the central MOSFET is predetermined in the temperature detection circuit 11. Is detected, the active clamp cutoff circuit 12 operates, and the active clamp circuit 8 constituted by the central MOSFET and the gate of the power transistor 14 are electrically disconnected, and the power transistor 14 It becomes a non-driving state.
  • the power transistor 13 composed of the non-central MOSFET continues in the active clamp state.
  • the power transistor 14 in the central part is suppressed from generating heat, and the temperature in the central part of the transistor is reduced or the temperature rise is suppressed.
  • the power transistor 13 in the non-central part continues to generate heat. The temperature of the transistor continues to increase.
  • the difference between the temperature at the center of the transistor (T c3 ) and the temperature at the periphery (T p3 ) is reduced, the uniformity of the transistor temperature is increased, and the maximum temperature of the transistor at the time of active clamping is a comparative example (FIG. 11) ( TC2 ⁇ TC1, TC3 ⁇ TC1 ).
  • use environment temperature Ta can be increased.
  • the power transistor can consume more energy during active clamping. Furthermore, this effect can improve the thermal breakdown resistance of the power transistor with respect to the current energy, thereby improving the thermal breakdown energy.
  • the power transistors 13 and 14 are MOS transistors, but may be IGBTs (semiconductor elements), and the transistor operation at that time is the same as that of the MOS transistors.
  • the power transistor 13 is constituted by the first group of MOSFETs in the non-central part and the power transistor 14 is constituted by the second group of MOSFETs in the central part. Even if the second group of MOSFETs constituting 14 is divided (configured) into a plurality of regions weighted at the center, the temperature uniformity of the power transistor during active clamping can be increased.
  • the amount of increase in the temperature at the center of the transistor during active clamp operation is suppressed, By increasing the uniformity of the junction temperature in the transistor, it is possible to increase the energy for thermal destruction of the transistor and the allowable energy while not exceeding the rated temperature of the transistor.
  • Transistors can be operated at higher temperatures.
  • FIG. 6 shows a circuit diagram according to a second embodiment of the present invention.
  • the active clamp cutoff circuit 12 includes a gate voltage reduction resistor 26 (resistance) connected in parallel to the PMOS transistor 21 and the PMOS transistor 21.
  • the PMOS transistor 21 is in the on state, and the active clamp circuit 8 and the gate of the power transistor 14 are connected with low impedance. Therefore, the operation state is the same as in the first embodiment. It becomes.
  • the active clamp circuit 8 and the gate of the power transistor 14 are connected to a gate voltage reduction resistor. 26 is connected.
  • the gate voltage of the power transistor 14 becomes a voltage determined by the voltage dividing ratio of the gate voltage reducing resistor 26 and the gate resistor 10, and the gate voltage becomes smaller than when the PMOS transistor is in the ON state.
  • the drain current of the power transistor 14 in the central portion becomes smaller, and the power consumption per area becomes smaller than that of the power transistor 13 in the non-central portion.
  • the uniformity of the temperature of the power transistors 13 and 14 can be improved, and the same effect as in the first embodiment can be obtained.
  • the uniformity of the temperature of the transistor at the time of active clamping can be further improved as compared with the first embodiment.
  • FIG. 7 shows a circuit diagram according to a third embodiment of the present invention.
  • the temperature detection circuit 11 (FIG. 6) is an active clamp detection circuit 26A (FIG. 7).
  • the operation state is the same as in the first embodiment. It becomes.
  • Active clamp detection circuit 26A becomes a voltage with the determination voltage source 28 of the output terminal 4 from the comparator to the input, the voltage of the output terminal 4 is greater than the determination voltage V ref2, the output is High state of the active clamp detection circuit 26A Thus, the PMOS transistor 21 of the active clamp cutoff circuit 12 is turned off.
  • the active clamp detection circuit 26A detects an active clamp state indicating a state where the active clamp circuit 8 is conductive.
  • the active clamp cutoff circuit 12 includes a PMOS transistor 21 (third transistor) that is turned on when an active clamp state is not detected and turned off when an active clamp state is detected.
  • the active clamp circuit 8 and the gate of the central power transistor 14 are connected via the gate voltage reducing resistor 26, and the gate voltage divided by the resistance is applied to the power transistor 14 as in the second embodiment. Applied. For this reason, the drain current of the power transistor 14 in the central portion becomes smaller, and the power consumption per area becomes smaller than that of the power transistor 13 in the non-central portion. As a result, the uniformity of the temperature of the power transistors 13 and 14 can be improved, and the same effect as that of the second embodiment can be obtained. However, the active clamp is compared with the second embodiment using the temperature detection circuit.
  • the power consumption per area of the power transistor 14 in the central portion is smaller than the power consumption per area of the power transistor 13 in the non-central portion, and the power transistors 13 and 14 at the time of active clamping are reduced.
  • the uniformity of temperature can be further improved.
  • the input of the comparator 27 in the active clamp detection circuit 26A does not necessarily have to be the output terminal 4, and can be the cathode voltage of the Zener diode 15 or the Zener diode 16.
  • a resistor element (a sense resistor or the like) is connected to the active clamp circuit 8, and when a desired current flows to the active clamp circuit 8, a voltage drop of the resistor element can be detected.
  • FIG. 8 shows a configuration in which a load driving circuit 34 for driving a solenoid 38 composed of a high side transistor 32 and low side transistors 30 and 31 is configured using the load driving circuit according to the first embodiment on the low side.
  • a PWM control signal is input through the low side input terminal 36 and the high side input terminal 37, and a current for driving the solenoid 38 flows through the output terminal 4 in normal operation.
  • the low-side transistors 30 and 31 are turned on, and when the amount of current is decreased, the high-side transistor 32 is turned on. There is also a period in which it is off.
  • the current flowing through the solenoid 38 is in a circulating state where it flows into the solenoid 38 from the output terminal 4 through the power supply terminal 35 through a diode connected in parallel with the high side transistor 32.
  • the low-side transistors 30 and 31 generate heat due to high power consumption, but the temperature of the central portion of the transistor particularly increases.
  • this temperature is detected by the temperature detection circuit 11 and exceeds a certain threshold value, only the low-side transistor 31 in the central region is turned off by the active clamp cutoff circuit 12 in order to prevent the destruction of the transistor due to heat.
  • the low-side transistor 30 in the non-central region is maintained in the ON state, and the current from the solenoid 38 flows. As a result, the maximum current of the solenoid 38 that causes thermal destruction of the low-side transistors 30 and 31 can be increased.
  • FIG. 9 shows a device configuration diagram when this load drive circuit 34 is used for automatic transmission control ATCU (Automatic Transmission Control Unit).
  • the automatic transmission control ATCU includes load driving semiconductors 44a, 44b,..., 44e including a load driving circuit 34 and a microcontroller 43 for controlling the load driving semiconductors 44a, 44b,.
  • the microcontroller 43 receives signals from sensors including the engine speed sensor 40, the shift lever position sensor 41, the accelerator pedal position sensor 42, etc., and calculates an optimum gear ratio.
  • the solenoids 38a, 38b,..., 38e are current-controlled by load drive semiconductors 44a, 44b,..., 44e in order to hydraulically control the clutch in the transmission. This control current flows from the battery VB to the load drive semiconductors 44a, 44b,..., 44e via the solenoids 38a, 38b,.
  • the maximum current of the solenoid 38 at which the low-side transistors 30 and 31 are thermally destroyed can be increased in the load dump state.
  • the present invention is not limited to the above-described embodiment, and includes various modifications.
  • the above-described embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to the one having all the configurations described.
  • a part of the configuration of an embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of an embodiment.
  • a MOSFET in which a semiconductor substrate and a plurality of transistors provided on the semiconductor substrate are arranged in parallel, and the MOSFET is composed of a first group of transistors and a second group of transistors.
  • the source of the first group of transistors is electrically connected to the source of the second group of transistors;
  • the drain of the first group of transistors is electrically connected to the drain of the second group of transistors;
  • An active clamp circuit that turns on the MOSFET when the drain voltage exceeds a predetermined voltage is connected between the gate and drain of the first group of transistors, and the gate of the second group of transistors and the active
  • An active clamp cutoff circuit is connected between the clamp circuit and the semiconductor device
  • the MOSFET When the drain voltage of the MOSFET becomes equal to or higher than the clamp voltage, current flows in the active clamp circuit, current flows in the gate resistance of the MOSFET, and the gate voltage increases, so that the MOSFET is in a driving state. It becomes a state.
  • the temperature of the second group of transistors in the active clamp state is higher than the temperature of the first group of transistors.
  • the active clamp cutoff circuit operates.
  • the gates of the second group of transistors and the active clamp circuit are electrically disconnected, and only the second group of transistors is brought into a non-conductive state.
  • An IGBT in which a semiconductor substrate and a plurality of transistors provided on the semiconductor substrate are arranged in parallel, and the IGBT is composed of a first group of transistors and a second group of transistors.
  • the emitter of the first group of transistors is electrically connected to the emitter of the second group of transistors, and the collector of the first group of transistors is electrically connected to the collector of the second group of transistors;
  • An active clamp circuit that turns on the IGBT when the collector voltage exceeds a predetermined voltage is connected between the gate and collector of the first group of transistors, and the gate of the second group of transistors and the active
  • An active clamp cutoff circuit is connected between the clamp circuit and the semiconductor device.
  • the collector voltage of the IGBT becomes equal to or higher than the clamp voltage
  • a current flows through the active clamp circuit
  • a current flows through the gate resistance of the IGBT, and the gate voltage increases, so that the IGBT is driven. It becomes a state.
  • the temperature of the second group of transistors is higher than the temperature of the first group of transistors.
  • the active clamp cutoff circuit operates.
  • the gates of the second group of transistors and the active clamp circuit are electrically disconnected, and only the second group of transistors is brought into a non-conductive state.
  • the current energy generated at the output terminal can be absorbed by continuing to drive the transistors other than the center while suppressing the increase in the temperature of the transistor in the center where the temperature is highest during active crunching. it can. For this reason, since the uniformity of the temperature of the transistor can be increased, the thermal breakdown energy of the transistor can be improved. In addition, the amount of increase in the junction temperature at the center of the transistor during active clamp operation is suppressed, and the temperature setting for detecting overtemperature is brought close to the maximum guaranteed operating temperature, so that the transistor can be operated at a higher temperature. Make it possible.
  • a temperature detection circuit that detects the junction temperature of the MOSFET or IGBT is connected to the active clamp cutoff circuit, and when the junction temperature of the MOSFET or IGBT detected by the temperature detection circuit exceeds a predetermined threshold value,
  • the semiconductor device according to any one of (3) to (4), wherein the active clamp cutoff circuit operates to electrically disconnect the active clamp circuit and the gates of the second group of transistors.
  • a temperature detection circuit for detecting the junction temperature of the MOSFET or IGBT is connected to the active clamp cutoff circuit, and when the junction temperature of the MOSFET or IGBT detected by the temperature detection circuit exceeds a predetermined threshold value, The active clamp cutoff circuit operates, and the active clamp circuit and the gates of the second group of transistors are electrically connected via a resistance element.
  • Semiconductor device Semiconductor device.
  • the temperature detection circuit includes a thermal diode disposed in or near the transistor, and includes a comparison circuit that compares a voltage generated by the thermal diode with a reference voltage.
  • the semiconductor device according to any one of (5) to (6).
  • the active clamp cutoff circuit operates and the PMOS transistor becomes non-conductive.
  • the active clamp circuit and the gates of the second group of transistors are electrically connected via the resistance element.
  • the second group of transistors becomes non-conductive, and an increase in the temperature of the second group of transistors having a temperature higher than that of the first group of transistors can be suppressed.
  • the uniformity of the temperature of the transistor can be increased, the allowable energy for not exceeding the thermal breakdown energy of the transistor or the rated temperature of the transistor can be increased.
  • the amount of increase in the junction temperature at the center of the transistor during active clamp operation is suppressed, and the temperature setting for detecting overtemperature is brought close to the maximum guaranteed operating temperature, so that the transistor can be operated at a higher temperature. Make it possible.
  • the active clamp cutoff circuit operates and the PMOS transistor becomes non-conductive.
  • the second group of transistors becomes non-conductive, and an increase in the temperature of the second group of transistors having a temperature higher than that of the first group of transistors can be suppressed.
  • the uniformity of the temperature of the transistor can be increased, the allowable energy for not exceeding the thermal breakdown energy of the transistor or the rated temperature of the transistor can be increased.
  • the amount of increase in the junction temperature at the center of the transistor during active clamp operation is suppressed, and the temperature setting for detecting overtemperature is brought close to the maximum guaranteed operating temperature, so that the transistor can be operated at a higher temperature. Make it possible.
  • the active clamp cutoff circuit includes a PMOS transistor and a resistance element connected in parallel with the PMOS transistor.
  • the active clamp cutoff circuit operates and the PMOS transistor becomes non-conductive.
  • the active clamp circuit and the gates of the second group of transistors are electrically connected via the resistance element.
  • the gate voltage of the second group of transistors is lower than the gate voltage of the first group of transistors, and the current density of the second group of transistors is suppressed to a low level.
  • An increase in temperature of the two groups of transistors can be suppressed. For this reason, since the uniformity of the temperature of the transistor can be increased, the allowable energy for not exceeding the thermal breakdown energy of the transistor or the rated temperature of the transistor is increased.
  • the amount of increase in the junction temperature at the center of the transistor during active clamp operation is suppressed, and the temperature setting for detecting overtemperature is brought close to the maximum guaranteed operating temperature, so that the transistor can be operated at a higher temperature. Make it possible.
  • active clamp detection circuit active clamp detection circuit 27: Comparator 28 ... Determination voltage source (reference power supply) 29... Power transistor 30... Low side power transistor (low side transistor) composed of a non-central MOSFET 31 ... Low-side power transistor (low-side transistor) composed of MOSFET in the center 32 ... High-side power transistor (High-side transistor) 33 ... Gate resistance 34 ... Load drive circuit 35 ... Power supply terminal 36 ... Low side input terminal 37 ... High side input terminal 38 ... Solenoid 39 ... Automatic transmission 40 ... Engine speed sensor 41 ... Shift lever position sensor 42 ... Accelerator pedal position sensor 43 ... Microcontroller 44 ... Load drive semiconductors P1, P2 ... Connection points R1, R2 ... Path

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Abstract

電流性能を維持しつつ、アクティブクランプ状態におけるトランジスタの温度の均一性を向上することができる半導体装置を提供する。 パワートランジスタ１４は、パワートランジスタ１３に並列接続される。アクティブクランプ回路８は、パワートランジスタ１３とパワートランジスタ１４との間の接続点Ｐ１からパワートランジスタ１３のゲートまでの経路Ｒ１に設けられ、接続点Ｐ１の電圧が第１閾値を超えた場合、導通する。アクティブクランプ遮断回路１２は、アクティブクランプ回路１２からパワートランジスタ１４のゲートまでの経路Ｒ２に設けられ、経路Ｒ２に流れる電流を遮断又は抑制する。

Description

半導体装置
　本発明は、半導体装置に関する。
　車載ＥＣＵ（Electrical Control Unit）に搭載されるソレノイド負荷などの駆動回路を構成する半導体装置には、３０Ｖ以上の高耐圧とアンペアオーダーの高い電流駆動能力に加え、誤動作やパワートランジスタの素子破壊が生じないように出力端子に発生した電流エネルギーを吸収することが求められる。このため、出力段のパワートランジスタのゲートとドレインにアクティブクランプ回路を設ける方法がある（例えば、特許文献１参照）。これによって、出力端子に発生した電流エネルギーをグランドに放出することができる。
　ここで、アクティブクランプ動作時におけるパワートランジスタで消費可能な電流エネルギー（熱破壊エネルギー）はトランジスタの自己発熱による熱暴走の発生条件によって決まり、一般にトランジスタサイズを大きくすることで、その値を大きくすることができる。しかしながら、トランジスタサイズの増大はチップコストの増大を招く問題がある。
　一方、サイズの比較的大きなパワートランジスタにおいては、その放熱性が異なるために、その中央領域と周辺領域で温度差が生じる。すなわち、放熱性が悪い中央領域ではより温度が高くなっているが、周辺領域では放熱効果によって温度が低くなっている。この結果、トランジスタの熱破壊エネルギーをサイズ増大相当分大きくすることができないという問題や、信頼性の観点からトランジスタの接合温度が、定格温度を超えないようにするため、許容エネルギー量が小さく制限される他、トランジスタの使用環境温度を高くすることができないといった問題がある。
　この問題に対して、トランジスタ内の温度分布を一様にするための技術が開示されている。その１つは、並列に配置されたトランジスタの能動領域の間隔を中央領域で大きくし、周辺領域で小さくする方法で（例えば、特許文献２参照）、もう１つは中央領域の入力電力を周辺領域の入力電力より低減する方法である。いずれの方法も、単位面積あたりの消費電力を周辺領域から中央領域に向けて減少させることにより、トランジスタ内の温度分布を一様にすることができ、その結果、トランジスタの熱破壊エネルギーを高めることができる。
　また、パワートランジスタの中央領域に非活性領域を設け、非活性領域上に放熱用電極を形成する技術が開示されている（例えば、特許文献３参照）。温度が高くなる中央領域を非活性化することで、トランジスタ内の温度を低減できると共に温度の均一性を向上できる。また、放熱用電極を介して半導体外部に放熱することで、温度をさらに低減することができる。この結果、トランジスタの熱破壊エネルギーを高めることができる。
　また、パワートランジスタの温度が所定温度以上かどうかを検出する過温度検出回路を持った半導体集積回路で、トランジスタの温度が所定以上となったときに、トランジスタを非駆動とすると共に、第１のクランプ電圧より低い第２のクランプ電圧で、パワートランジスタをアクティブクランプ状態にする技術が開示されている（例えば、特許文献４参照）。サージエネルギーを消費する時間を長くして、トンジスタの急激な温度上昇を抑えることができるため、過温度と検知するための温度設定を最大の動作保証温度に近づけることができる。この結果、より高温でトランジスタを動作させることが可能になる。
特開２００８－３５０６７号公報 特開平６－３４２８０３号公報 特開２００８－１８２１２２号公報 特開２００１－８５６１８号公報
　しかしながら、特許文献２に開示されるような技術では、いずれもトランジスタの消費電力密度を周辺領域から中央領域に向けて小さくなるように、中央領域のトランジスタと周辺領域のトランジスタとで能動領域の間隔や形状を変えている。このため、通常動作時にトランジスタの面積あたりの性能が中央領域で低下するという問題がある。また、トランジスタ形状を変える必要があるためにトランジスタの構造設計が複雑になるといった問題がある。
　また、特許文献３に開示されるような方法では、トランジスタの温度の均一性は向上できるものの、通常動作時のトランジスタの電流性能を同一とするには、非活性領域を設けない場合と比べて、非活性領域分だけトランジスタのサイズが大きくなるという問題がある。
　また、特許文献４に開示されるような方法では、通常動作時のトランジスタの面積あたりの電流性能を低下させること無く、過温度検出時のクランプ電圧を下げることにより、急激な温度上昇を抑えられ、熱破壊エネルギーを増大することができる。一方、アクティブクランプ状態における、トランジスタの接合温度は中央部が周辺部に比べて高くなる問題は残っており、トランジスタ中央部の接合温度が最大定格温度を超えないように電流エネルギー量が制限されるという問題がある。また、電流エネルギーを消費する時間が長くなるために、アクティブクランプ動作の時間が増大するという問題がある。
　本発明の目的は、電流性能を維持しつつ、アクティブクランプ状態におけるトランジスタの温度の均一性を向上することができる半導体装置を提供することにある。
　上記目的を達成するために、本発明は、第１制御電極を有する第１トランジスタと、前記第１トランジスタに並列接続され、第２制御電極を有する第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間の第１接続点から前記第１制御電極までの第１経路に設けられ、前記第１接続点の電圧が第１閾値を超えた場合、導通するアクティブクランプ回路と、前記アクティブクランプ回路から前記第２制御電極までの第２経路に設けられ、前記第２経路に流れる電流を遮断又は抑制するアクティブクランプ遮断回路と、を備える。
　本発明によれば、電流性能を維持しつつ、アクティブクランプ状態におけるトランジスタの温度の均一性を向上することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
第１の実施形態による負荷駆動回路の回路図である。 図１に示されるパワートランジスタの平面構造図である。 図１に示される負荷駆動回路においてアクティブクランプ動作時のトランジスタ内温度の時間推移を示す図である。 図１に示されるアクティブクランプ遮断回路の構成を示す回路図である。 図１に示される温度検出回路の回路図である。 第２の実施形態による負荷駆動回路の回路図である。 第３の実施形態による負荷駆動回路の回路図である。 第４の実施形態による負荷駆動回路の回路図である。 第４の実施形態を自動変速機制御ＡＴＣＵに用いた装置構成図である。 比較例である負荷駆動回路の回路図である。 図１０に示される負荷駆動回路におけるアクティブクランプ動作時のトランジスタ内温度の時間推移を示す図である。
　以下、図面を用いて、本発明の第１～第４の実施形態による負荷駆動回路（半導体装置）の構成及び動作について説明する。なお、各図において、同一符号は同一部分を示す。本発明の実施形態による負荷駆動回路は、前述した目的と一部重複するが、例えば、次の第１～第２の目的を達成しようとするものである。
　第１の目的は、トランジスタサイズを増大させることなく、また、通常動作時におけるトランジスタの面積あたりの電流性能を低下させることなく、アクティブクランプ時のトランジスタの温度の均一性を向上させて、トランジスタの熱破壊エネルギーやトランジスタが定格温度を越えないための許容エネルギーを増大することにある。
　また、第２の目的は、アクティブクランプ時間を増大すること無く、アクティブクランプ動作時のトランジスタの温度の均一性を向上させることで、より高温の環境下でトランジスタを動作させることを可能とすることにある。
　（比較例）
　最初に、図１０を用いて、本発明の実施形態との比較例であるアクティブクランプ回路８を持った負荷駆動回路６Ｐの構成及び基本動作を簡単に説明する。
　電磁負荷２（誘導負荷）からの大きな誘導性電流エネルギーの放出や電流ノイズによって、絶対最大定格を超えるような電圧が出力端子４に発生したときに、ツェナーダイオード１５、１６がアバランシェ降伏して、アクティブクランプ回路８に電流が流れ、パワートランジスタ２９のソース・ゲート間に接続されたゲート抵抗９に電流が流れて、パワートランジスタ２９をオン（アクティブクランプ動作）させる。これによって、出力端子４に発生した電流エネルギーをグランドに放出することができる。
　（第１の実施形態）
　図１乃至５は本発明の実施形態を示しており、以下これについて説明する。
　図１は第１の実施形態による負荷駆動回路６（半導体装置）の回路図である。負荷駆動回路６は、半導体基板上に形成された第１群のＭＯＳＦＥＴ（半導体素子）で構成されるパワートランジスタ１３と、第２群のＭＯＳＦＥＴで構成されるパワートランジスタ１４をもち、前記第１群のＭＯＳＦＥＴで構成されるパワートランジスタ１３のソースは前記第２群のＭＯＳＦＥＴで構成されるパワートランジスタ１４のソースと電気的に接続されている。また、前記第１群のＭＯＳＦＥＴで構成されるパワートランジスタ１３のドレインは前記第２群のＭＯＳＦＥＴで構成されるパワートランジスタ１４のドレインと電気的に接続されている。
　換言すれば、パワートランジスタ１４（第２トランジスタ）は、パワートランジスタ１３（第１トランジスタ）に並列接続される。
　前記第１群のＭＯＳＦＥＴで構成されるパワートランジスタ１３のゲートとソース間には、ゲート抵抗９が接続され、ゲートとドレイン間には、アクティブクランプ回路８が接続されている。さらに、前記第２群のＭＯＳＦＥＴで構成されるパワートランジスタ１４のゲートとソース間には、ゲート抵抗１０が接続され、ゲートと前記アクティブクランプ回路８間には、アクティブクランプ（ACP）遮断回路１２が接続される。
　換言すれば、アクティブクランプ回路８は、パワートランジスタ１３（第１トランジスタ）とパワートランジスタ１４（第２トランジスタ）との間の接続点Ｐ１（第１接続点）からパワートランジスタ１３のゲート（第１制御電極）までの経路Ｒ１（第１経路）に設けられ、接続点Ｐ１の電圧が第１閾値を超えた場合、導通する。ゲート抵抗９（第１抵抗）は、パワートランジスタ１３とパワートランジスタ１４との間の接続点Ｐ２（第２接続点）とパワートランジスタ１３のゲート（第１制御電極）の間に接続される。また、ゲート抵抗１０（第２抵抗）は、接続点Ｐ２とパワートランジスタ１４のゲート（第２制御電極）の間に接続される。アクティブクランプ遮断回路１２は、アクティブクランプ回路１２からパワートランジスタ１４のゲート（第２制御電極）までの経路Ｒ２（第２経路）に設けられ、経路Ｒ２に流れる電流を遮断又は抑制する。
　前記アクティブクランプ回路８は、直列に接続された逆流防止ダイオード１７とツェナーダイオード１５、１６からなる。また、アクティブクランプ遮断回路１２には、前記パワートランジスタ１３、１４の温度を検出する温度検出回路１１が接続されている。
　ここで、アクティブクランプ遮断回路１２は図４にその実施例を示すように、ＰＭＯＳトランジスタ２１で構成されており、ソースがアクティブクランプ回路８に、ドレインがパワートランジスタ１４のゲートに、ゲートが温度検出回路１１に接続されている。温度検出回路１１は通常時はＬＯＷを出力し、ＰＭＯＳトランジスタ２１はオン状態となって、アクティブクランプ回路８とパワートランジスタ１４のゲート間が電気的に接続されている。
　また、温度検出回路１１は図５にその実施例を示すように、パワートランジスタ１３、１４の温度を検出するための感熱ダイオード２２は電流源２３と、比較器２４に接続されている。ダイオードの順方向電圧Ｖｆは温度増大と共に低下して、所定の判定電圧Ｖｒｅｆ（基準電圧）以下となると比較器２４の出力はＬＯＷからＨｉｇｈとなるように構成されている。なお、感熱ダイオード２２は、熱応答性を良くするために、パワートランジスタ１４の内部、もしくは近傍に配置されることが望ましい。
　換言すれば、温度検出回路１１は、パワートランジスタ１４（第２トランジスタ）の温度を検出する。アクティブクランプ遮断回路１２は、パワートランジスタ１４の温度が第２閾値以下である場合にオンし、パワートランジスタ１４の温度が第２閾値を超える場合にオフするＰＭＯＳトランジスタ２１（第３トランジスタ）を有する。
　次に、図２に前記第１群のＭＯＳＦＥＴで構成されるパワートランジスタ１３と前記第２群のＭＯＳＦＥＴで構成されるパワートランジスタ１４の平面構造を示す。パワートランジスタは複数のＭＯＳＦＥＴからなり、第２群のＭＯＳＦＥＴは中央部に位置するＭＯＳＦＥＴで構成され、第１群のＭＯＳＦＥＴは非中央部のＭＯＳＦＥＴで構成されている。
　換言すれば、パワートランジスタ１３（第１トランジスタ）は、半導体基板上の第１領域（図２に示す太い破線で囲まれる領域）に形成される。パワートランジスタ１４（第２トランジスタ）は、第１領域に隣接する第２領域（図２に示す細い破線で囲まれる領域）に形成される。詳細には、第１領域は、第２領域に隣接する２つの領域から構成される。第２領域は、半導体基板の中央部に位置する。なお、パワートランジスタ１４がオンの場合のパワートランジスタ１４の温度は、パワートランジスタ１３がオンの場合のパワートランジスタ１３の温度よりも高い。
　図には記載されていないが、各ソース１９は互いに配線層（ソース用）により電気的に接続され、各ドレイン２０は互いに配線層（ドレイン用）により電気的に接続される。第１群のＭＯＳＦＥＴのゲート１８は配線層Ｇａｔｅ１により互いに接続されて、第２群のＭＯＳＦＥＴのゲート１８は配線層Ｇａｔｅ２により互いに接続されている。
　続いて、図１に示す負荷駆動回路６の動作を説明する。アクティブクランプ状態にない通常動作時において、アクティブクランプ遮断回路１２は導通状態にあり、第１群のＭＯＳＦＥＴで構成されるパワートランジスタ１３のゲート（配線層Ｇａｔｅ１）と第２群のＭＯＳＦＥＴで構成されるパワートランジスタ１４のゲート（配線層Ｇａｔｅ２）は電気的に接続されるように構成され、入力端子３に入力された制御信号は、バッファ７を介して、配線層Ｇａｔｅ１及びＧａｔｅ２に供給され、パワートランジスタ１３、１４のゲートは同じ電圧で駆動される。このため、第１群のＭＯＳＦＥＴで構成されるパワートランジスタ１３と第２群のＭＯＳＦＥＴで構成されるパワートランジスタ１４の面積あたりの電流性能は等しくなり、図１０に示す比較例におけるパワートランジスタ２９と同等の面積あたりの電流性能を示す。
　次に、電流ノイズや電磁負荷からの電流エネルギー放出によって、出力端子４の電圧が所定の電圧以上となった場合、アクティブクランプ回路８にはツェナーダイオード１５、１６がブレークダウンすることで電流が流れる。この電流が、第１群のＭＯＳＦＥＴで構成されるパワートランジスタ１３のゲートに接続されるゲート抵抗９に流れることで、ゲートの電圧が上昇して、パワートランジスタ１３は駆動状態となる。この状態をアクティブクランプ状態といい、トランジスタのドレイン電圧は所望の電圧（クランピング電圧）にクランプされる。
　一方、アクティブクランプ回路８からの電流は、第２群のＭＯＳＦＥＴで構成されるパワートランジスタ１４のゲートに接続されるゲート抵抗１０にも流れるために、ゲート電圧が上昇して、パワートランジスタ１４は駆動状態となり、同様にアクティブクランプ状態となる。
　この時、パワートランジスタ１３、１４ではドレイン電流とクランプ電圧の積で与えられる比較的大きな電力が消費されるために、自己発熱によってその接合温度が時間と共に増大する。図１１は比較例におけるアクティブクランプ時のトランジスタ内の温度の時間的変化を示す。トランジスタ内の温度分布は、電力密度が一定となる条件下では、放熱効果の差によって、トランジスタの中央部が最も温度が高くなり、周辺部で小さくなる（ＴＣ１＞Ｔｐ１）。一方、トランジスタの温度は、定格温度Ｔｊｍａｘを超えないようにする必要があるために、Ｔｊｍａｘ＞ＴＣ１となるように、アクティブクランプ時のエネルギー量と使用環境温度Ｔａが制限される。
　図３は本発明の第１の実施形態における、アクティブクランプ時のトランジスタ内の温度の時間的変化を示す。アクティブクランプ動作が開始（ｔ０）した直後の温度変化は、比較例（図１１参照）と変わらないが、温度検出回路１１にて、中央部のＭＯＳＦＥＴで構成されるパワートランジスタ１４の温度が所定の温度を超えることを検出すると、アクティブクランプ遮断回路１２が動作して、中央部のＭＯＳＦＥＴで構成されるアクティブクランプ回路８とパワートランジスタ１４のゲートが電気的に非接続状態となり、パワートランジスタ１４は非駆動状態となる。
　一方、非中央部のＭＯＳＦＥＴで構成されるパワートランジスタ１３はアクティブクランプ状態が継続される。この結果、中央部のパワートランジスタ１４のみ発熱が抑えられて、トランジスタ中央部の温度は低下もしくは温度上昇が抑制されるが、非中央部のパワートランジスタ１３は発熱し続けるために、非中央部のトランジスタの温度は増大し続ける。
　この結果、トランジスタ中央部の温度（Ｔｃ３）と周辺部の温度（Ｔｐ３）差が小さくなって、トランジスタの温度の均一性が上がると共に、アクティブクランプ時のトランジスタの最大温度が比較例（図１１参照）に比べて低減できる（ＴＣ２＜ＴＣ１、ＴＣ３＜ＴＣ１）。このため、使用環境温度Ｔａを増大できる。また、同じ使用環境温度Ｔａ条件では、アクティブクランプ時により多くのエネルギーをパワートランジスタが消費することが可能となる。さらにこの効果によって、電流エネルギーに対する、パワートランジスタの熱破壊耐性を向上でき、熱破壊エネルギーを向上することができる。
　なお、本実施例では、パワートランジスタ１３、１４をＭＯＳトランジスタとしたが、ＩＧＢＴ（半導体素子）とすることもでき、その際のトランジスタ動作は、ＭＯＳトランジスタと同様である。
　また、本実施例では、パワートランジスタ１３を非中央部の第１群のＭＯＳＦＥＴで構成し、パワートランジスタ１４を中央部の第２群のＭＯＳＦＥＴで構成しているが、この限りではなく、パワートランジスタ１４を構成する第２群のＭＯＳＦＥＴを中央部に重み付けをした複数の領域に分けて構成（配置）するなどとしても、アクティブクランプ時のパワートランジスタの温度の均一性を上げることが可能である。
　以上説明したように、本実施形態によれば、電流性能を維持しつつ、アクティブクランプ状態におけるトランジスタの温度の均一性を向上することができる。
　詳細には、トランジススタサイズを大きくすることなく、また、通常動作時におけるトランジスタの面積あたりの電流性能の低下をさせることなく、アクティブクランプ動作時のトランジスタ中央部の温度の増大量を抑えると共に、トランジスタ内の接合温度の均一性を上げることで、トランジスタの熱破壊エネルギーやトランジスタの定格温度を越えない中での許容エネルギーを増大することができる。
　また、アクティブクランプ時間を増大すること無く、アクティブクランプ動作時のトランジスタの中央部の接合温度の増大量を抑えて、過温度と検知するための温度設定を最大の動作保証温度に近づけることで、より高温でトランジスタを動作させることができる。
　（第２の実施形態）
　図６は本発明の第２の実施形態による回路図を示す。第１の実施形態との差分は、アクティブクランプ遮断回路１２が、ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２１に並列に接続された、ゲート電圧低減抵抗２６（抵抗）を備えている点にある。非アクティブクランプ状態である通常動作時は、ＰＭＯＳトランジスタ２１がオン状態にあって、アクティブクランプ回路８とパワートランジスタ１４のゲートは低インピーダンスで接続されるので、第１の実施形態と同様な動作状態となる。
　一方、アクティブクランプ状態にあって、温度検出回路１１がＨｉｇｈ出力となり、ＰＭＯＳトランジスタ２１がオフ状態となった場合、アクティブクランプ回路８とパワートランジスタ１４のゲート（配線層Ｇａｔｅ２）とはゲート電圧低減抵抗２６を介して接続される。
　この結果、パワートランジスタ１４のゲート電圧はゲート電圧低減抵抗２６とゲート抵抗１０の分圧比で決まる電圧となって、ＰＭＯＳトランジスタがオン状態にある時と比べて、ゲート電圧は小さくなる。これにより、中央部にあるパワートランジスタ１４のドレイン電流が小さくなって、面積あたりの消費電力は、非中央部にあるパワートランジスタ１３に比べて小さくなる。この結果、パワートランジスタ１３、１４の温度の均一性を向上でき、第１の実施形態と同様な効果を得ることができるが、ゲート電圧低減抵抗２６の抵抗値を調整することで、中央部のパワートランジスタ１４のアクティブクランプ時のドレイン電流を自由に調整できるため、第１の実施形態に比べて、アクティブクランプ時のトランジスタの温度の均一性をより向上することができる。
　（第３の実施形態）
　図７は本発明の第３の実施形態による回路図を示す。第２の実施形態との差分は、温度検出回路１１（図６）が、アクティブクランプ検出回路２６Ａ（図７）となっている点である。非アクティブクランプ状態である通常動作時は、ＰＭＯＳトランジスタ２１がオン状態にあって、アクティブクランプ回路８とパワートランジスタ１４のゲートは低インピーダンスで接続されるので、第１の実施形態と同様な動作状態となる。
　アクティブクランプ検出回路２６Ａは、出力端子４の電圧と判定電圧源２８を入力とする比較器からなり、出力端子４の電圧が判定電圧Ｖｒｅｆ２より大きくなると、アクティブクランプ検出回路２６Ａの出力がＨｉｇｈ状態となって、アクティブクランプ遮断回路１２のＰＭＯＳトランジスタ２１がオフ状態になる。
　換言すれば、アクティブクランプ検出回路２６Ａは、アクティブクランプ回路８が導通している状態を示すアクティブクランプ状態を検出する。アクティブクランプ遮断回路１２は、アクティブクランプ状態が検出されない場合にオンし、アクティブクランプ状態が検出された場合にオフするＰＭＯＳトランジスタ２１（第３トランジスタ）を有する。
　この結果、アクティブクランプ回路８と中央部のパワートランジスタ１４のゲートはゲート電圧低減抵抗２６を介して接続されて、第２の実施形態と同様に、抵抗分圧されたゲート電圧がパワートランジスタ１４に印加される。このため、中央部にあるパワートランジスタ１４のドレイン電流が小さくなって、面積あたりの消費電力は、非中央部にあるパワートランジスタ１３に比べて小さくなる。この結果、パワートランジスタ１３、１４の温度の均一性を向上でき、第２の実施形態と同様な効果を得ることができるが、温度検出回路を用いた第２の実施形態に比べて、アクティブクランプ動作開始直後から、中央部のパワートランジスタ１４の面積あたりの消費電力が、非中央部のパワートランジスタ１３の面積あたりの消費電力に比べて小さくなっており、アクティブクランプ時のパワートランジスタ１３、１４の温度の均一性をより向上することができる。
　なお、アクティブクランプ検出回路２６Ａにおける、比較器２７の入力はかならずしも出力端子４とする必要は無く、ツェナーダイオード１５あるいはツェナーダイオード１６のカソード電圧とすることもできる。さらに、アクティブクランプ回路８に抵抗素子（センス抵抗等）を接続して、所望の電流がアクティブクランプ回路８に流れた時に、抵抗素子の電圧降下を検出することで構成することもできる。
　（第４の実施形態）
　第１の実施形態による負荷駆動回路をローサイドに用いて、ハイサイドトランジスタ３２とローサイドトランジスタ３０、３１で構成されるソレノイド３８を駆動する負荷駆動回路３４を構成したものを図８に示す。ローサイド入力端子３６とハイサイド入力端子３７を通じてＰＷＭ制御信号が入力され、通常動作においては、ソレノイド３８を駆動する電流が出力端子４を通じて流れる。電流量を増大する時はローサイドトランジスタ３０、３１がオン状態に、電流量を減少する時はハイサイドトランジスタ３２がオン状態になるが、両トランジスタが同時にオン状態とならないように、両トランジスタがいずれもオフ状態となる期間がある。この時、ソレノイド３８に流れる電流は出力端子４からハイサイドトランジスタ３２と並列に接続されるダイオードを通じて電源端子３５を経て、ソレノイド３８に流れ込む環流状態となる。
　ここで、この環流状態において、何らかの原因で、電源端子３５と電源１とがオープン状態なる異常（ロードダンプ状態）が発生した場合、ソレノイド３８に流れる電流は行き場を失うことになるため、出力端子４の電圧は増大し、電源電圧ＶＢを越える。出力端子４の電圧がツェナーダイオード１５、１６のブレークダウン電圧以上となると出力端子４からツェナーダイオード１５、１６に電流が流れて、ローサイドトランジスタ３０、３１のゲート抵抗９、１０に電流が流れる。これにより出力端子４の電圧が、ローサイドトランジスタ３０、３１のソース・ドレイン間の耐圧電圧となる前に、ローサイドトランジスタ３０、３１がオンして、ソレノイド３８からの電流を流すことができる。
　この時、ローサイドトランジスタ３０、３１は高い電力消費のため発熱するが、トランジスタの中央部は特に温度が増大する。温度検出回路１１でこの温度を検出し、一定の閾値を超えた場合、熱によるトランジスタの破壊を防ぐために、中央領域にあるローサイドトランジスタ３１のみをアクティブクランプ遮断回路１２により、オフ状態にする。一方、非中央領域にあるローサイドトランジスタ３０はオン状態を維持して、ソレノイド３８からの電流を流す。これにより、ローサイドトランジスタ３０、３１が熱破壊するソレノイド３８の最大電流を増大することができる。
　図９はこの負荷駆動回路３４を自動変速機制御ＡＴＣＵ（Automatic Transmission Control Unit）に用いた場合の装置構成図を示す。自動変速制御ＡＴＣＵは、負荷駆動回路34を含む負荷駆動半導体44a、44b、…、44eとこれを制御するマイクロコントローラ43からなる。マイクロコントローラ43は、エンジン回転数センサ40、シフトレバー位置センサ41、アクセルペダル位置センサ42などからなるセンサからの信号を入力として、最適な変速比を算出する。ソレノイド38a、38b、 …、38eは変速機内のクラッチを油圧で制御するために、負荷駆動半導体44a、44b、…、44eにより電流制御される。なお、この制御電流はバッテリーVBからソレノイド38a、38b、 …、38eを経て負荷駆動半導体44a、44b、…、44eに流れる。
　以上説明したように、本実施形態による自動変速機制御ＡＴＣＵによれば、ロードダンプ状態において、ローサイドトランジスタ３０、３１が熱破壊するソレノイド３８の最大電流を増大することができる。
　なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　なお、本発明の実施形態は、以下の態様であってもよい。
　（１）半導体基板と、前記半導体基板上に設けられた複数のトランジスタが並列に配置されたＭＯＳＦＥＴであって、前記ＭＯＳＦＥＴは、第１群のトランジスタと、第２群のトランジスタで構成されていて、第１群のトランジスタのソースは第２群のトランジスタのソースと電気的に接続されていて、第１群のトランジスタのドレインは第２群のトランジスタのドレインと電気的に接続されていて、前記ドレイン電圧が所定の電圧を超えると前記ＭＯＳＦＥＴをオン状態とするアクティブクランプ回路が前記第１群のトランジスタのゲートとドレインとの間に接続されていて、前記第２群のトランジスタのゲートと前記アクティブクランプ回路との間には、アクティブクランプ遮断回路が接続されていていることを特徴とする半導体装置。
　前記ＭＯＳＦＥＴのドレイン電圧がクランプ電圧以上となった時に、アクティブクランプ回路に電流が流れて、前記ＭＯＳＦＥＴのゲート抵抗に電流が流れ、ゲート電圧が増大することで、前記ＭＯＳＦＥＴが駆動状態となるアクティブクランプ状態となる。アクティブクランプ状態における、第２群のトランジスタの温度は、第１群のトランジスタの温度に比べて高くなっているが、前記ＭＯＳＦＥＴの温度が所定の温度以上となると、前記アクティブクランプ遮断回路が動作して、第２群のトランジスタのゲートとアクティブクランプ回路が電気的に非接続として、第２群のトランジスタのみ非導通状態とする。
　かかる構成により、第１群のトランジスタと比べて温度が高い第２群のトランジスタの温度の上昇を抑えながら、第１群のトランジスタの駆動を継続して電流エネルギーを吸収することができる。このため、トランジスタの温度の均一性を上げられるため、トランジスタの熱破壊エネルギーを向上することができる。また、非アクィテブクランプ状態の通常動作時には、第１群のトランジスタと第２群のトランジスタのゲートは電気的に接続されるため、トランジスタの面積あたりの電流性能を低下させることなく、トランジスタの熱破壊エネルギーやトランジスタの定格温度を越えないための許容エネルギーを増大することができる。また、クランプ電圧の電圧は一定であるために、アクティブクランプ時間が増大することもない。
　（２）半導体基板と、前記半導体基板上に設けられた複数のトランジスタが並列に配置されたＩＧＢＴであって、前記ＩＧＢＴは、第１群のトランジスタと、第２群のトランジスタで構成されていて、第１群のトランジスタのエミッタは第２群のトランジスタのエミッタと電気的に接続されていて、第１群のトランジスタのコレクタは第２群のトランジスタのコレクタと電気的に接続されていて、前記コレクタ電圧が所定の電圧を超えると前記ＩＧＢＴをオン状態とするアクティブクランプ回路が前記第１群のトランジスタのゲートとコレクタとの間に接続されていて、前記第２群のトランジスタのゲートと前記アクティブクランプ回路との間には、アクティブクランプ遮断回路が接続されていていることを特徴とする半導体装置。
　前記ＩＧＢＴのコレクタ電圧がクランプ電圧以上となった時に、アクティブクランプ回路に電流が流れて、前記ＩＧＢＴのゲート抵抗に電流が流れ、ゲート電圧が増大することで、前記ＩＧＢＴが駆動状態となるアクティブクランプ状態となる。アクティブクランプ状態における、第２群のトランジスタの温度は、第１群のトランジスタの温度に比べて高くなっているが、前記ＩＧＢＴの温度が所定の温度以上となると、前記アクティブクランプ遮断回路が動作して、第２群のトランジスタのゲートとアクティブクランプ回路が電気的に非接続として、第２群のトランジスタのみ非導通状態とする。
　かかる構成により、第１群のトランジスタと比べて温度が高い第２群のトランジスタの温度の上昇を抑えながら、第１群のトランジスタの駆動を継続して電流エネルギーを吸収することができる。このため、トランジスタの温度の均一性を上げられるため、トランジスタの熱破壊エネルギーを向上することができる。また、非アクィテブクランプ状態の通常動作時には、第１群のトランジスタと第２群のトランジスタのゲートは電気的に接続されるため、トランジスタの面積あたりの電流性能を低下させることなく、トランジスタの熱破壊エネルギーやトランジスタの定格温度を越えないための許容エネルギーを増大することができる。また、クランプ電圧の電圧は一定であるために、アクティブクランプ時間が増大することもない。
　（３）トランジスタ導通時の前記第２群のトランジスタの温度は、トランジスタ導通時の前記第１群のトランジスタの温度より高いことを特徴とする（１）、（２）に記載の半導体装置。
　（４）前記第２群のトランジスタは、前記ＭＯＳＦＥＴもしくはＩＧＢＴの中央部にあるトランジスタを含んでいることを特徴とする（３）に記載の半導体装置。
　かかる構成により、アクティブクランブ時に最も温度が高くなる中央部にあるトランジスタの温度の増大を抑えながら、中央部以外にあるトランジスタの駆動を継続して出力端子に発生した電流エネルギーを吸収することができる。このため、トランジスタの温度の均一性を上げられるため、トランジスタの熱破壊エネルギーを向上することができる。また、アクティブクランプ動作時のトランジスタの中央部の接合温度の増大量を抑えて、過温度と検知するための温度設定を最大の動作保証温度に近づけることで、より高温でトランジスタを動作させることを可能とする。
　（５）前記アクティブクランプ遮断回路には、前記ＭＯＳＦＥＴもしくはＩＧＢＴの接合温度を検出する温度検出回路が接続されて、前記温度検出回路によって検出したＭＯＳＦＥＴもしくはＩＧＢＴの接合温度が所定の閾値を超えると、記アクティブクランプ遮断回路が動作して、前記アクティブクランプ回路と前記第２群のトランジスタのゲートが電気的に切断されることを特徴とする（３）乃至（４）に記載の半導体装置。
　（６）前記アクティブクランプ遮断回路には、前記ＭＯＳＦＥＴもしくはＩＧＢＴの接合温度を検出する温度検出回路が接続されて、前記温度検出回路によって検出したＭＯＳＦＥＴもしくはＩＧＢＴの接合温度が所定の閾値を超えると、前記アクティブクランプ遮断回路が動作して、前記アクティブクランプ回路と前記第２群のトランジスタのゲートは抵抗素子を介して電気的に接続されることを特徴とする（３）乃至（４）に記載の半導体装置。
　（７）前記温度検出回路は、前記トランジスタの内部、もしくは近傍に配置された感熱ダイオードを備えていて、前記感熱ダイオードの生成する電圧と、基準電圧とを比較する比較回路を備えていることを特徴とする（５）乃至（６）に記載の半導体装置。
　（８）前記アクティブクランプ遮断回路には、前記ＭＯＳＦＥＴもしくはＩＧＢＴのアクティブクランプ状態を検出するアクティブクランプ検知回路が接続されていることを特徴とする（３）乃至（４）に記載の半導体装置。
　かかる構成により、アクティブクランプ状態を検知すると、前記アクティブクランプ遮断回路が動作して、ＰＭＯＳトランジスタは非導通となる。この結果、前記アクティブクランプ回路と第２群のトランジスタのゲートは前記抵抗素子を介して電気的に接続される。この結果、前記第２群のトランジスタは非導通となり、第１群のトランジスタより温度の高い第２群のトランジスタの温度の増大を抑えることができる。このため、トランジスタの温度の均一性を上げられるため、トランジスタの熱破壊エネルギーやトランジスタの定格温度を越えないための許容エネルギーを増大することができる。また、アクティブクランプ動作時のトランジスタの中央部の接合温度の増大量を抑えて、過温度と検知するための温度設定を最大の動作保証温度に近づけることで、より高温でトランジスタを動作させることを可能とする。
　（９）前記アクティブクランプ遮断回路はＰＭＯＳトランジスタで構成されることを特徴とする（５）乃至（７）に記載の半導体装置。
　かかる構成により、前記トランジスタの温度が所定の温度以上となると前記アクティブクランプ遮断回路が動作して、ＰＭＯＳトランジスタは非導通となる。この結果、前記第２群のトランジスタは非導通となり、第１群のトランジスタより温度の高い第２群のトランジスタの温度の増大を抑えることができる。このため、トランジスタの温度の均一性を上げられるため、トランジスタの熱破壊エネルギーやトランジスタの定格温度を越えないための許容エネルギーを増大することができる。また、アクティブクランプ動作時のトランジスタの中央部の接合温度の増大量を抑えて、過温度と検知するための温度設定を最大の動作保証温度に近づけることで、より高温でトランジスタを動作させることを可能とする。
　（１０）前記アクティブクランプ遮断回路はＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと並列に接続された抵抗素子で構成されることを特徴とする（６）乃至（７）記載の半導体装置。
　かかる構成により、前記トランジスタの温度が所定の温度以上となると前記アクティブクランプ遮断回路が動作して、ＰＭＯＳトランジスタは非導通となる。この結果、前記アクティブクランプ回路と第２群のトランジスタのゲートは前記抵抗素子を介して電気的に接続される。この結果、第１群のトランジスタのゲート電圧より第２群のトランジスタのゲート電圧は小さくなって、第２群のトランジスタの電流密度が小さく抑えされるので、第１群のトランジスタより温度の高い第２群のトランジスタの温度の増大を抑えることができる。このため、トランジスタの温度の均一性を上げられるため、トランジスタの熱破壊エネルギーやトランジスタの定格温度を越えないための許容エネルギーを増大することにある。また、アクティブクランプ動作時のトランジスタの中央部の接合温度の増大量を抑えて、過温度と検知するための温度設定を最大の動作保証温度に近づけることで、より高温でトランジスタを動作させることを可能とする。
１…電源
２…電磁負荷
３…入力端子
４…出力端子
５…グランド端子
６…負荷駆動回路
７…バッファ
８…アクティブクランプ回路
９、１０…ゲート抵抗
１１…温度検出回路
１２…アクティブクランプ遮断回路
１３…非中央部のＭＯＳＦＥＴで構成されるパワートランジスタ
１４…中央部のＭＯＳＦＥＴで構成されるパワートランジスタ
１５、１６…ツェナーダイオード
１７…逆流防止ダイオード
１８…ゲート（ゲート電極）
１９…ソース（ソース電極）
２０…ドレイン（ドレイン電極）
２１…ＰＭＯＳトランジスタ
２２…感熱ダイオード
２３…電流源
２４…比較器
２５…温度検出回路出力
２６…ゲート電圧低減抵抗
２６Ａ…アクティブクランプ検出回路（アクティブクランプ検知回路）
２７…比較器
２８…判定電圧源（基準電源）
２９…パワートランジスタ
３０…非中央部のＭＯＳＦＥＴで構成されるローサイドパワートランジスタ（ローサイドトランジスタ）
３１…中央部のＭＯＳＦＥＴで構成されるローサイドパワートランジスタ（ローサイドトランジスタ）
３２…ハイサイドパワートランジスタ（ハイサイドトランジスタ）
３３…ゲート抵抗
３４…負荷駆動回路
３５…電源端子
３６…ローサイド入力端子
３７…ハイサイド入力端子
３８…ソレノイド
３９…自動変速機
４０…エンジン回転数センサ
４１…シフトレバー位置センサ
４２…アクセルペダル位置センサ
４３…マイクロコントローラ
４４…負荷駆動半導体
Ｐ１、Ｐ２…接続点
Ｒ１、Ｒ２…経路

Claims (11)

  1. 　第１制御電極を有する第１トランジスタと、
    　前記第１トランジスタに並列接続され、第２制御電極を有する第２トランジスタと、
    　前記第１トランジスタと前記第２トランジスタとの間の第１接続点から前記第１制御電極までの第１経路に設けられ、前記第１接続点の電圧が第１閾値を超えた場合、導通するアクティブクランプ回路と、
    　前記アクティブクランプ回路から前記第２制御電極までの第２経路に設けられ、前記第２経路に流れる電流を遮断又は抑制するアクティブクランプ遮断回路と、
    　を備えることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　半導体基板を備え、
    　前記第１トランジスタは、
    　前記半導体基板上の第１領域に形成され、
    　前記第２トランジスタは、
    　前記第１領域に隣接する第２領域に形成される
    　ことを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置であって、
    　前記第１領域は、
    　前記第２領域に隣接する２つの領域から構成される
    　ことを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置であって、
    　前記第２領域は、
    　前記半導体基板の中央部に位置する
    　ことを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置であって、
    　前記第２トランジスタの温度を検出する温度検出回路を備え、
    　前記アクティブクランプ遮断回路は、
    　前記第２トランジスタの温度が第２閾値以下である場合にオンし、前記第２トランジスタの温度が前記第２閾値を超える場合にオフする第３トランジスタを有する
    　ことを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置であって、
    　前記アクティブクランプ遮断回路は、
    　前記第３トランジスタに並列接続される抵抗を有する
    　ことを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置であって、
    　前記アクティブクランプ回路が導通している状態を示すアクティブクランプ状態を検出するアクティブクランプ検出回路を備え、
    　前記アクティブクランプ遮断回路は、
    　前記アクティブクランプ状態が検出されない場合にオンし、前記アクティブクランプ状態が検出された場合にオフする第３トランジスタを有する
    　ことを特徴とする半導体装置。
  8. 　請求項４に記載の半導体装置であって、
    　前記第２トランジスタがオンの場合の前記第２トランジスタの温度は、前記第１トランジスタがオンの場合の前記第１トランジスタの温度よりも高い
    　ことを特徴とする半導体装置。
  9. 　請求項５に記載の半導体装置であって、
    　前記温度検出回路は、
    　温度が増大するにつれて順方向電圧が低下する感熱ダイオードと、
    　前記感熱ダイオードの順方向電圧と基準電圧とを比較する比較器と、
    　を備えることを特徴とする半導体装置。
  10. 　請求項２に記載の半導体装置であって、
    　前記第１トランジスタは、
    　前記半導体基板上に並列に配置された第１群の半導体素子から構成され、
    　前記第２トランジスタは、
    　前記半導体基板上に並列に配置された第２群の前記半導体素子から構成され、
    　前記半導体素子は、
    　ＭＯＳＦＥＴ又はＩＧＢＴである
    　ことを特徴とする半導体装置。
  11. 　請求項１に記載の半導体装置であって、
    　前記第１トランジスタと前記第２トランジスタとの間の第２接続点と前記第１制御電極の間に接続される第１抵抗と、
    　前記第２接続点と前記第２制御電極の間に接続される第２抵抗と、
    　を備えることを特徴とする半導体装置。
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