WO2017104516A1 - 半導体装置 - Google Patents

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WO2017104516A1
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    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes

Definitions

  • the present invention relates to a SiC semiconductor device having a current sensing portion.
  • the current sense part is generally formed with a smaller area than the source part through which the main current flows.
  • the area ratio between the current sense portion and the source portion defines the sense ratio when detecting the main current. Then, the current value of the main current is calculated by multiplying the current value actually flowing through the current sense unit by the sense ratio.
  • the current value of the main current may be detected accurately only by considering the sense ratio.
  • the different points affect the detection accuracy.
  • the pad of the source part is relatively large and the area occupied by the bonding wire with respect to the pad is small, while the pad of the current sensing part is relatively small, and therefore the area occupied by the bonding wire with respect to the pad is large.
  • a difference occurs in the amount of heat escaped through the bonding wire, which may increase an error in the on-resistance between the source unit and the current sensing unit. This on-resistance error affects the detection accuracy of the current value of the main current.
  • An object of the present invention is to improve the detection accuracy of the current value of the main current by the current sense unit by suppressing the escape of heat from the current sense unit to the wiring material joined to the sense-side surface electrode.
  • a semiconductor device is provided.
  • a semiconductor device includes a semiconductor layer made of SiC, a source unit formed on the semiconductor layer and including a first unit cell on a main current side, and formed on the semiconductor layer, on a current detection side.
  • a current sense portion including the second unit cell, a source side surface electrode disposed above the source portion, and a sense side surface electrode disposed so as to include at least a part above the current sense portion.
  • the second unit cell is arranged below the sense-side surface electrode and at a position avoiding a portion directly below the joint portion of the wiring member.
  • the second unit cell on the current detection side is arranged at a position avoiding the portion directly below the joint portion of the wiring material.
  • the arrangement of the second unit cell at a position avoiding the portion directly below the joint portion of the wiring material can be achieved by using a semiconductor layer made of SiC.
  • a semiconductor layer made of SiC since the amount of current that can be flown per unit area is small in a Si semiconductor device, an appropriate sense ratio (about 1000 to 2000) with high detection accuracy is provided for a source portion having a large area for flowing a large current.
  • the cell area of the sense portion is required to be large to some extent, it is difficult to form it at a position avoiding the direct lower portion.
  • SiC semiconductor devices since the amount of current that can flow per unit area is large, an appropriate sense ratio can be ensured even with a sense portion with a small cell area relative to the source portion. Can be formed.
  • the semiconductor device includes an interlayer insulating film disposed between the current sensing portion and the sense-side surface electrode, and a gate insulating film formed below the interlayer insulating film,
  • the gate insulating film may be thicker than the gate insulating film.
  • the current sensing portion may be formed in a region surrounded by the source portion.
  • the semiconductor device may include a passivation film that selectively covers a portion directly above the second unit cell of the sense side surface electrode and has an opening exposing a part of the sense side surface electrode as a sense side pad. Good.
  • the wiring material is erroneously bonded to the upper part of the second unit cell. Can be prevented. Therefore, a certain distance can be reliably maintained between the second unit cell and the wiring material.
  • the first unit cell and the second unit cell may have the same cell structure.
  • the current sensing portion may be formed only at one place in the in-plane direction of the semiconductor layer.
  • the space of the surface portion of the semiconductor layer can be saved.
  • the interlayer insulating film may have a thickness of 1 ⁇ m or more.
  • the semiconductor device includes a gate-side surface electrode disposed on the semiconductor layer and having a gate-side junction region to which a wiring material is bonded, and the interlayer insulating film is also disposed immediately below the gate-side junction region. It may be.
  • the manufacturing process can be shortened.
  • the semiconductor device, the interlayer insulating film may include a SiO 2 film, the SiO 2 film may also contain P (phosphorus) or B (boron).
  • SiO 2 film is easy to produce, also, the SiO 2 film if containing P (phosphorus) or B (boron) can be reflowed after deposition. Since the interlayer insulating film (SiO 2 film) can be easily flattened by reflow, it is possible to easily join the wiring material that can affect the heat dissipation of the current sensing portion as designed.
  • the sense-side surface electrode may include an electrode having a laminated structure in which Ti, TiN, and AlCu are laminated in this order from the bottom.
  • the outermost surface of the sense side surface electrode is made of AlCu, sufficient impact resistance (for example, wire bonding resistance) can be given to the electrode.
  • the semiconductor device includes a gate-side surface electrode disposed on the semiconductor layer, an opening exposing a part of the sense-side surface electrode as a sense-side pad, and a part of the gate-side surface electrode exposed as a gate-side pad.
  • the sense side pad and the gate side pad may be formed in a longitudinal shape in the same direction.
  • FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged view of a region surrounded by a broken line II in FIG.
  • FIG. 3 is an enlarged view of a region surrounded by a broken line III in FIG. 4 is a cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 5 is an enlarged view of the periphery of the gate-side pad of FIG. 6 is a cross-sectional view taken along the line VI-VI in FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG. 8 is a cross-sectional view taken along the line VIII-VIII in FIG.
  • FIG. 9 is a circuit diagram for explaining current detection in the semiconductor device.
  • FIG. 10 is a flowchart showing manufacturing steps of the semiconductor device.
  • FIG. 11 is a view showing a modification of the gate structure of the semiconductor device.
  • FIG. 12 is a diagram showing a modification of the sense side pad
  • FIG. 1 is a schematic plan view of a semiconductor device 1 according to an embodiment of the present invention.
  • the semiconductor device 1 includes a semiconductor substrate 2 as an example of the semiconductor layer of the present invention having a square shape in plan view.
  • the semiconductor substrate 2 has four sides 3A, 3B, 3C, 3D in plan view.
  • a plurality of surface electrode films 4 are formed on the semiconductor substrate 2 separately from each other.
  • the plurality of surface electrode films 4 include a source side surface electrode 5, a sense side surface electrode 6, and a gate side surface electrode 7.
  • the source side surface electrode 5 is formed in most of the region on the semiconductor substrate 2 (the hatched region in FIG. 1 and the source side pads 14A, 14B, and 14B described later), and a part of the source side surface electrode 5 is formed.
  • the removed regions 8 and 9 are regions where the sense side surface electrode 6 and the gate side surface electrode 7 are formed. The removal regions 8 and 9 are both surrounded by the source-side surface electrode 5.
  • a passivation film 10 is formed on the semiconductor substrate 2 so as to collectively cover the plurality of surface electrode films 4.
  • the passivation film 10 has a plurality of pad openings 11, 12, and 13.
  • the source-side surface electrode 5, the sense-side surface electrode 6, and the gate-side surface electrode 7 are exposed as the source-side pads 14A and 14B, the sense-side pad 15 and the gate-side pad 16 from the pad openings 11, 12, and 13, respectively. .
  • a plurality of source side pads 14A and 14B are arranged separately from each other.
  • three source side pads 14 ⁇ / b> A, 14 ⁇ / b> B, 14 ⁇ / b> B are provided on the semiconductor substrate 2.
  • One source-side pad 14A is disposed near the one side 3A in the central portion along the one side 3A of the semiconductor substrate 2, and the remaining source-side pads 14B and 14B are disposed one on each side of the source-side pad 14A.
  • the source-side pads 14B and 14B on both sides have extending portions 17 and 17 that extend toward the opposite side 3C of one side 3A with respect to the central source-side pad 14A.
  • the extending portions 17 are opposed to each other with a space therebetween, and define a region 18 in which the gate side pad 16 is disposed in a portion adjacent to the central source side pad 14A.
  • the plurality of source-side pads 14A and 14B are separated from each other in appearance, but are connected to each other as an integrated source-side surface electrode 5 through the hatched region in FIG. 1 below the passivation film 10.
  • the sense side pad 15 is disposed only at one corner of the rectangular semiconductor substrate 2. Thereby, space saving on the semiconductor substrate 2 can be achieved.
  • the sense side pad 15 is formed in a longitudinal shape along the sides 3B and 3D of the semiconductor substrate 2, and is surrounded by one of the source side pads 14B and 14B on both sides. As shown in FIG. 1, a part of the periphery of the sense side pad 15 may be surrounded by the source side pad 14B, or the entire periphery of the sense side pad 15 may be surrounded by the source side pad 14B ( Not shown).
  • the gate-side pad 16 is disposed in a region 18 between the source-side pads 14B and 14B facing each other. Similarly to the sense side pad 15, the gate side pad 16 is formed in a long shape along the sides 3 ⁇ / b> B and 3 ⁇ / b> D of the semiconductor substrate 2.
  • the gate-side surface electrode 7 further includes gate fingers 19 extending from the gate-side pad 16.
  • the gate finger 19 is covered with the passivation film 10.
  • the gate finger 19 includes a central portion 20 extending so as to penetrate the center of the source-side surface electrode 5 in a direction from one side 3C of the semiconductor substrate 2 toward the opposite side 3A, and a periphery of the semiconductor substrate 2 (in FIG. 1, sides 3B and 3C). 3D) and a peripheral portion 21 surrounding the source-side surface electrode 5.
  • a source side wire 22, a sense side wire 23 and a gate side wire 24 are connected to the source side pads 14A and 14B, the sense side pad 15 and the gate side pad 16, respectively.
  • wires 22 to 24 for example, aluminum wires are used. Aluminum wires are usually joined by elongated wedge bonding rather than ball bonding. Therefore, as shown in FIG. 1, if the sense side pad 15 and the gate side pad 16 are elongated in the same direction, the wires 23 and 24 are connected to the sense side pad 15 and the gate side pad 16 from the same direction. Can be extended and joined. As a result, wiring can be easily performed when the package is assembled.
  • the diameter of the source side wire 22 may be 300 ⁇ m to 500 ⁇ m
  • the diameters of the sense side wire 23 and the gate side wire 24 may be 100 ⁇ m to 200 ⁇ m.
  • the wiring material for connecting the source side pads 14A and 14B, the sense side pad 15 and the gate side pad 16 to the outside does not have to be a bonding wire.
  • other wiring materials such as a bonding plate and a bonding ribbon are used. It may be.
  • FIG. 2 is an enlarged view of a region surrounded by a broken line II in FIG.
  • the sense-side surface electrode 6 is formed in a rectangular shape in plan view. However, in appearance, a part (one corner in FIG. 2) is covered with the passivation film 10. It is exposed as a sense side pad 15 having a substantially rectangular shape in plan view.
  • the long side length L1 and the short side length L2 of the sense side pad 15 are preferably 1.2 mm or less and 0.6 mm or less, respectively. Thereby, since the size of the sense side pad 15 can be kept to 0.72 mm 2 or less, an increase in on-resistance of the sense side unit cell 40 (described later) can be suppressed. Further, the long side length L1 is about twice as long as the short side length L2 to form the elongated sense side pad 15, thereby facilitating bonding of the bonding wire (sense side wire 23) by wedge bonding. Can do.
  • the region 25 covered with the passivation film 10 is formed in a rectangular shape in plan view, and one short side and long side thereof constitute an extended portion of the short side and long side of the sense side pad 15, respectively.
  • the covering region 25 does not have to be rectangular in plan view, and may have other shapes (for example, a square, a circle, a triangle, etc.).
  • the position does not need to be a corner of the sense-side surface electrode 6, and may be in the middle of the side of the sense-side surface electrode 6, for example.
  • a current sense unit 26 as an aggregate of a large number of sense side unit cells 40 (described later) is formed immediately below the covering region 25.
  • the current sense part 26 is not formed immediately below the sense side pad 15. That is, in this embodiment, the entire current sensing portion 26 is formed at a position avoiding the portion directly below the sense side pad 15.
  • a source part 27 is formed as an aggregate of a large number of main current side unit cells 34 (described later).
  • the source portion 27 is formed immediately below the source-side surface electrode 5 and is formed so as to surround the sense-side surface electrode 6 in plan view. Although not shown, the source portion 27 may be formed directly below the entire source-side surface electrode 5 shown in FIG.
  • FIG. 3 is an enlarged view of a region surrounded by a broken line III in FIG. 4 is a cross-sectional view taken along the line IV-IV in FIG.
  • FIG. 5 is an enlarged view around the gate-side pad 16 in FIG. 6 is a cross-sectional view taken along the line VI-VI in FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG. 8 is a cross-sectional view taken along the line VIII-VIII in FIG.
  • a part of the repeated portion in the horizontal direction in FIG. 3 is omitted.
  • the semiconductor substrate 2 may be a SiC epitaxial substrate including a base substrate 28 and an epitaxial layer 29 on the base substrate 28.
  • the semiconductor substrate 2 includes an n + type SiC base substrate 28 (for example, a concentration of 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 ) and an n ⁇ type SiC epitaxial layer. 29 (for example, the concentration is 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 ).
  • a p ⁇ type well 30 (for example, the concentration is 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 ) is formed on the surface of the n ⁇ type epitaxial layer 29.
  • the p ⁇ type well 30 includes a main current side p ⁇ type body well 31, a sense side p ⁇ type body well 32, and a gate side p ⁇ type well 33.
  • the main current side p ⁇ type body well 31 and the sense side p ⁇ type body well 32 are formed separately from each other.
  • the gate side p ⁇ type well 33 is connected to the main current side p ⁇ type well 31.
  • the main current side p ⁇ -type body well 31 includes a cell forming portion 35 constituting a main current side unit cell 34 as an example of the first unit cell of the present invention, and a field forming portion 36 in a relatively wide area. That is, each cell forming unit 35 defines a main current side unit cell 34 which is a minimum unit through which the main current flows.
  • a large number of cell forming portions 35 are arranged in a matrix, and thereby the source portion 27 is configured.
  • the field forming portion 36 is formed so as to surround a large number of cell forming portions 35, and these are connected across the adjacent cell forming portions 35 at the outer peripheral portion of the source portion 27.
  • the main current side p ⁇ -type body well 31 further includes a connection portion 37 formed at the intersection of the lattice regions defined by the matrix cell formation portion 35.
  • the connecting portion 37 connects the cell forming portions 35 adjacent to each other inside the source portion 27.
  • the cell forming portion 35 is electrically connected to the outer peripheral portion and the inside of the source portion 27 by the field forming portion 36 and the connecting portion 37. Thereby, many cell formation parts 35 are hold
  • n + -type source region 38 is formed in the inner region of the cell forming portion 35, and this n + -type source region 38 (for example, the concentration is 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 ).
  • a p + -type body contact region 39 (for example, the concentration is 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 ) is formed in the inner region.
  • the sense side p ⁇ -type body well 32 includes a cell forming portion 41 constituting a sense side unit cell 40 as an example of the second unit cell of the present invention, and a field forming portion 42 in a relatively wide area. That is, each cell forming unit 41 defines a sense side unit cell 40 which is the minimum unit through which the main current flows.
  • a large number of cell forming portions 41 are arranged in rows and columns at positions avoiding the immediate lower portion of the sense side pad 15, thereby forming a current sensing portion 26.
  • the cell forming part 41 has the same cell structure (size and pitch) as the main current side cell forming part 35.
  • the field forming part 42 is formed so as to surround a large number of cell forming parts 41, and these are connected across the adjacent cell forming parts 41 at the outer periphery of the current sensing part 26.
  • the sense-side p ⁇ -type body well 32 further includes a connection portion 43 formed at the intersection of the lattice regions defined by the matrix cell formation portion 41.
  • the connecting portion 43 connects the cell forming portions 41 adjacent to each other inside the current sensing portion 26.
  • the cell forming portion 41 is electrically connected by the field forming portion 42 and the connecting portion 43 in the outer peripheral portion and the inside of the current sensing portion 26. Thereby, many cell formation parts 41 are hold
  • n + type source region 44 (for example, the concentration is 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 ) is formed in the inner region of the cell formation portion 41, and this n + type source region 44
  • a p + type body contact region 45 (for example, the concentration is 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 ) is formed in the inner region.
  • the field forming portion 42 is formed so as to extend from the outer peripheral portion of the cell forming portion 41 to a position directly below the sense side pad 15.
  • the field forming portion 42 extends over the entire portion immediately below the sense side pad 15. That is, in FIG. 2, it is formed over the entire lower portion of the sense-side surface electrode 6 having a substantially rectangular shape in plan view excluding the covering region 25.
  • a p + type region 46 (for example, the concentration is 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 ) is formed on the surface portion of the field forming portion 42 immediately below the sense side pad 15. Yes.
  • the p + type region 46 is directly connected to the sense-side surface electrode 6. By forming the p + -type region 46, the potential immediately below the sense side pad 15 can be stably set to the same potential.
  • the gate side p ⁇ -type well 33 is formed immediately below the gate side pad 16.
  • a p + type region 47 (for example, the concentration is 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 ) is formed on the surface of the gate side p ⁇ type well 33.
  • a gate insulating film 48 is formed on the semiconductor substrate 2, and a gate electrode 49 is formed on the gate insulating film 48.
  • the gate insulating film 48 is made of, for example, silicon oxide (SiO 2 ), and the gate electrode 49 is made of, for example, polysilicon.
  • the gate electrode 49 is formed along the lattice region partitioned by the matrix unit cells 34 and 40 in the current sense unit 26 and the source unit 27, and includes a functional unit 52 straddling the adjacent unit cells 34 and 40. Thereby, the gate electrode 49 is opposed to the channel regions 50 and 51 of the unit cells 34 and 40 via the gate insulating film 48.
  • the channel regions 50 and 51 are outer regions of the n + type source regions 38 and 44 in the cell formation portions 35 and 41 of the p ⁇ type body wells 31 and 32.
  • the gate electrode 49 further includes a connection portion 53 in addition to the functional portion 52 facing the channel regions 50 and 51 of the unit cells 34 and 40.
  • the connection portion 53 extends across the current sensing portion 26 and the source portion 27 across the removal region 8 between the source-side surface electrode 5 and the sense-side surface electrode 6 below the surface electrode film 4.
  • the connection part 53 ensures electrical connection between the function parts 52 of the current sense part 26 and the source part 27. That is, the gate electrode 49 is a common electrode between the current sensing unit 26 and the source unit 27.
  • the gate electrode 49 is connected to the gate-side surface electrode 7 in the gate finger 19 of the semiconductor device 1 as shown in FIGS. That is, the gate electrode 49 is formed so as to extend from the source part 27 to the lower side of the gate finger 19, and has a contact part 62 immediately below the gate finger 19.
  • the gate voltage applied to the gate-side pad 16 is also applied to the gate electrode 49 of the current sensing unit 26 via the contact unit 62 (FIG. 7) and the connection unit 53 (FIG. 4).
  • the gate insulating film 48 is disposed below the gate electrode 49 in order to ensure insulation between the gate electrode 49 and the semiconductor substrate 2.
  • the gate insulating film 48 is further directly below the sense side pad 15 and the gate side pad 16. Is also formed.
  • the gate insulating film 48 is formed of an extended portion that continues to the gate insulating film 48 immediately below the functional portion 52 of the gate electrode 49.
  • the interlayer insulating film 54 is formed on the semiconductor substrate 2 so as to cover the gate electrode 49.
  • the interlayer insulating film 54 is made of, for example, silicon oxide (SiO 2 ), and preferably contains P (phosphorus) or B (boron). That is, the interlayer insulating film 54 may be BPSG (Boron Phosphorus Silicon Grass) or PSG (Phosphorus Silicon Grass).
  • SiO 2 film is easy to produce, also, the SiO 2 film if containing P (phosphorus) or B (boron) can be reflowed after deposition. Since the interlayer insulating film 54 (SiO 2 film) can be easily planarized by reflow, the sense-side wire 23 that can affect the heat dissipation of the current sensing portion 26 can be easily joined as designed.
  • the interlayer insulating film 54 includes a first portion 55 that covers the gate electrode 49 in the current sensing portion 26 and the source portion 27, a second portion 56 that is disposed immediately below the sense side pad 15, and a portion immediately below the gate side pad 16. And a third portion 57 disposed integrally with each other.
  • the surface electrode film 4 (the source side surface electrode 5, the sense side surface electrode 6, and the gate side surface electrode 7) is formed.
  • Source-side surface electrode 5 passes through interlayer insulating film 54 and gate insulating film 48 and is connected to n + -type source region 38 and p + -type body contact region 39.
  • Sense-side surface electrode 6 penetrates through interlayer insulating film 54 and gate insulating film 48 and is connected to n + type source region 44 and p + type body contact region 45.
  • the gate-side surface electrode 7 (gate finger 19) is connected to the gate electrode 49 through the interlayer insulating film 54.
  • the surface electrode film 4 may be, for example, an electrode film having a laminated structure in which Ti, TiN and AlCu are laminated in this order from the lower side (semiconductor substrate 2 side).
  • the outermost surface of the surface electrode film 4 AlCu it is possible to give sufficient impact resistance (for example, wire bonding resistance) to the electrode film 4 as compared with the case of using Al.
  • a passivation film 10 is formed on the surface electrode film 4.
  • the passivation film 10 may be made of, for example, silicon nitride (SiN).
  • the pad openings 11 to 13 are formed as described above.
  • a drain electrode 58 is formed on the back surface of the semiconductor substrate 2.
  • the drain electrode 58 may be an electrode film having a laminated structure in which Ti, Ni, Au, and Ag are laminated in this order from the semiconductor substrate 2 side.
  • the drain electrode 58 is a common electrode between the current sensing unit 26 and the source unit 27.
  • FIG. 9 is a circuit diagram for explaining current detection in the semiconductor device 1.
  • the semiconductor device 1 includes a source unit 27 on the main current side and a current sense unit 26 on the current detection side in one chip.
  • a detection resistor 59 is connected to the source S of the current sense unit 26.
  • the detection resistor 59 may be incorporated into the module when the semiconductor device 1 is incorporated into the module, or may be incorporated into the semiconductor device 1.
  • the gate G and the drain D are common to the current sense unit 26 and the source unit 27.
  • Whether or not the main current I MAIN is a short-circuit current is determined by monitoring whether or not the voltage V SENSE of the detection resistor 59 exceeds a certain threshold value. Since the resistance R SENSE of the detection resistor 59 is constant, the voltage V SENSE increases as the detection current I SENSE increases. Therefore, when the voltage V SENSE exceeds the threshold value, it means that an excessive detection current I SENSE flows, and further, calculation is based on the sense ratio between the current sense unit 26 and the source unit 27. This shows that the current value I MAIN of the main current to be generated is also excessive.
  • the short circuit detection is accurate. It can be performed well, and the gate voltage can be cut off at an appropriate timing.
  • the source-side pads 14A and 14B are relatively large and the area occupied by the source-side wire 22 with respect to the pads 14A and 14B is small, while the sense-type pad 15 is relatively small.
  • the occupied area of the sense side wire 23 is increased.
  • a difference occurs in the amount of heat escape through the wires 22 and 23, so that an error in the on-resistance between the source unit 27 and the current sensing unit 26 may increase.
  • an excessive detection current I SENSE may flow on the current detection side even though the main current I MAIN is not actually a short-circuit current.
  • the short circuit detection is based solely on the voltage V SENSE of the detection resistor 59 on the current detection side, even if not necessary, it is determined that there is a short circuit and the gate voltage may be cut off.
  • the current sense unit 26 is disposed at a position avoiding the portion directly below the sense side pad 15.
  • the sense side wire 23 FIG. 1
  • a constant distance can be maintained between the current sense unit 26 and the sense side wire 23. It is possible to suppress the heat generated at 26 from being preferentially transmitted to the sense-side wire 23 and escaping. Therefore, it is possible to reduce an error that occurs in the on-resistance between the main current side unit cell 34 of the source unit 27 and the sense side unit cell 40 of the current sense unit 26.
  • the current sense unit 26 is not directly below the sense side pad 15, it is possible to prevent an impact when the sense side wire 23 is joined to the sense side pad 15 from being directly transmitted to the current sense unit 26. Can also be prevented. As a result, the detection accuracy of the current value of the main current by the current sensing unit 26 can be improved.
  • the entire current sensing portion 26 is covered with the covering region 25 of the passivation film 10, and is directly above the current sensing portion 26 as viewed from the outside of the semiconductor device 1.
  • the sense side pad 15 is clearly distinguished. Therefore, it is possible to prevent the sense-side wire 23 from being erroneously bonded to the immediate upper part of the current sense unit 26. A certain distance can be reliably maintained between the current sense unit 26 and the sense-side wire 23.
  • the interlayer insulating film 54 has a relatively thick second portion 56 (for example, 1 ⁇ m or more) immediately below the sense side pad 15. .
  • the n ⁇ type epitaxial layer 29 is formed on the n + type base substrate 28 by epitaxial growth to form the semiconductor substrate 2 (step S1).
  • p - type well ions 30 are formed by selectively implanting p-type impurity ions into the surface portion of the semiconductor substrate 2 (step S2).
  • n + type source regions 38 and 44 are formed by selectively implanting n type impurity ions into the cell forming portions 35 and 41 (step S3).
  • p + type body contact regions 39 and 45 and p + type regions 46 and 47 are formed by selectively implanting p type impurity ions into p ⁇ type well 30 (step S4).
  • a gate insulating film 48 is formed on the surface of the semiconductor substrate 2 by, for example, thermal oxidation (step S5).
  • step S6 polysilicon is deposited on the semiconductor substrate 2 by, for example, the CVD method, and patterned to form the gate electrode 49 (step S6).
  • the interlayer insulating film 54 is formed on the semiconductor substrate 2 by, for example, the CVD method (step S7).
  • the surface electrode film 4 is formed by, for example, sputtering (steps S8 and S9).
  • a passivation film 10 covering the surface electrode film 4 is formed, and then pad openings 11, 12, and 13 are formed by patterning (steps S10 and S11).
  • the gate structure of the semiconductor device 1 is not limited to the planar gate structure shown in FIG. 4, but may be a trench gate structure as shown in FIG.
  • a gate trench 60 is formed in the semiconductor substrate 2 and a gate electrode 49 is embedded therein.
  • the gate electrode 49 since the gate electrode 49 is not convex on the semiconductor substrate 2, the first portion 55 and the second portion 56 of the interlayer insulating film 54 may have the same thickness.
  • the current sensing portion 26 does not have to be entirely configured by the passivation film 10 as shown in FIG. 2. Even if only a part of the current sensing portion 26 is covered by the passivation film 10 as shown in FIG. Good. In this case, the current sense part 26 partially overlaps directly below the sense side pad 15, but the junction region 61 of the sense side wire 23 in the sense side pad 15 is virtually set at a position avoiding the current sense part 26. You just have to. That is, the sense side junction region of the present invention does not necessarily need to coincide with the sense side pad 15.

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Abstract

電流センス部からセンス側表面電極に接合される配線材への熱の逃げを抑制することによって、電流センス部による主電流の電流値の検出精度を向上させることができるＳｉＣ半導体装置を提供する。　ＳｉＣ半導体基板と、主電流側単位セル３４を含むソース部２７と、センス側単位セル４０を含む電流センス部２６と、ソース部２７の上方に配置されたソース側表面電極５と、電流センス部２６の上方に配置され、センス側ワイヤが接合されるセンス側パッド１５を有するセンス側表面電極６とを含み、センス側単位セル４０は、センス側パッド１５の直下部を避けた位置に配置されている、半導体装置１を提供する。

Description

半導体装置
　本発明は、電流センス部を有するＳｉＣ半導体装置に関する。
　従来、デバイスの主電流の電流値を検出するための電流センス部を備える半導体装置が知られており、たとえば、特許文献１および２に記載の半導体装置が提案されている。
特開平８－４６１９３号公報 特開平１１－７４３７０号公報
　電流センス部は、一般的には、主電流が流れるソース部よりも小面積で形成されている。電流センス部とソース部との面積比は、主電流を検出する際のセンス比を定義する。そして、主電流の電流値は、電流センス部に実際に流れた電流値に当該センス比を乗じることによって算出される。
　面積以外の条件が全く同じなら、センス比を考慮するだけで主電流の電流値を精度よく検出できるかもしれない。しかしながら、実際には、電流センス部およびソース部が置かれる条件に関して異なる点が存在し、当該異なる点が検出精度に影響を与えている。
　たとえば、ソース部のパッドは比較的大きく当該パッドに対するボンディングワイヤの占有面積が小さい一方、電流センス部のパッドは比較的小さいため、当該パッドに対するボンディングワイヤの占有面積が大きくなる。これにより、ボンディングワイヤを介する熱の逃げ量に差が生じるため、ソース部と電流センス部との間のオン抵抗に生じる誤差が大きくなる可能性がある。このオン抵抗の誤差は、主電流の電流値の検出精度に影響を与えるものである。
　本発明の目的は、電流センス部からセンス側表面電極に接合される配線材への熱の逃げを抑制することによって、電流センス部による主電流の電流値の検出精度を向上させることができるＳｉＣ半導体装置を提供することである。
　本発明の一実施形態に係る半導体装置は、ＳｉＣからなる半導体層と、前記半導体層に形成され、主電流側の第１単位セルを含むソース部と、前記半導体層に形成され、電流検出側の第２単位セルを含む電流センス部と、前記ソース部の上方に配置されたソース側表面電極と、前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極とを含み、前記第２単位セルは、前記センス側表面電極の下方で、かつ配線材の接合部分の直下部を避けた位置に配置されている。
　この構成によれば、電流検出側の第２単位セルが配線材の接合部分の直下部を避けた位置に配置されている。これにより、第２単位セルと当該配線材との間に一定の距離を保つことができるので、第２単位セルで発生した熱が配線材に優先的に伝わって逃げることを抑制することができる。そのため、ソース部の第１単位セルと電流センス部の第２単位セルとの間のオン抵抗に生じる誤差を小さくすることができる。また、第２単位セルが配線材の接合部分の直下部にないので、配線材をセンス側表面電極に接合する際の衝撃が第２単位セルに直接伝わることを防止でき、第２単位セルの破壊を抑制することもできる。これらの結果、電流センス部による主電流の電流値の検出精度を向上させることができる。
　そして、このように第２単位セルを配線材の接合部分の直下部を避けた位置に配置することは、ＳｉＣからなる半導体層を使用することによって達成できるものである。つまり、Ｓｉ半導体デバイスでは、単位面積あたりに流すことができる電流量が小さいため、大電流を流す面積の大きいソース部に対し、検出精度が高い適切なセンス比(１０００～２０００程度)とするためには、ある程度大きなセンス部のセル面積が必要であることから、直下部を避けた位置に形成することは難しい。これに対し、ＳｉＣ半導体デバイスでは、単位面積あたりに流すことができる電流量が大きいため、ソース部に対し、小さなセル面積のセンス部でも適切なセンス比を確保できることから、直下部を避けた位置に形成することができる。
　前記半導体装置は、前記電流センス部と前記センス側表面電極との間に配置された層間絶縁膜と、前記層間絶縁膜よりも下方に形成されたゲート絶縁膜とを含み、前記層間絶縁膜は、前記ゲート絶縁膜よりも厚く形成されていてもよい。
　この構成によれば、配線材をセンス側表面電極に接合する際に第２単位セルに伝わる衝撃を軽減することができる。その結果、主電流の電流値の検出精度の信頼性を確保することができる。
　前記半導体装置では、前記電流センス部は、前記ソース部に囲まれた領域に形成されていてもよい。
　この構成によれば、電流センス部の発熱量をソース部に近づけることができるので、発熱量の違いによって発生するオン抵抗の誤差を小さくすることができる。
　前記半導体装置は、前記センス側表面電極の前記第２単位セルの直上部を選択的に覆い、前記センス側表面電極の一部をセンス側パッドとして露出させる開口を有するパッシベーション膜を含んでいてもよい。
　この構成によれば、半導体装置の外側から見て第２単位セルの直上部とセンス側パッドとが明確に区別されているので、配線材を誤って第２単位セルの直上部に接合することを防止することができる。したがって、第２単位セルと当該配線材との間に一定の距離を確実に保つことができる。
　前記半導体装置では、前記第１単位セルおよび前記第２単位セルは、互いに同じセル構造を有していてもよい。
　この構成によれば、主電流の電流値を算出する際のセンス比を、第１単位セルと第２単位セルとのセル比で見積もることができるので、電流検出を容易に行うことができる。
　前記半導体装置では、前記電流センス部は、前記半導体層の面内方向において一カ所のみに形成されていてもよい。
　この構成によれば、半導体層の表面部の省スペース化を図ることができる。
　前記半導体装置では、前記層間絶縁膜は、１μｍ以上の厚さを有していてもよい。
　この構成によれば、層間絶縁膜に十分な耐衝撃性（たとえば、ワイヤボンディング耐性）を与えることができる。
　前記半導体装置は、前記半導体層上に配置され、配線材が接合されるゲート側接合領域を有するゲート側表面電極を含み、前記層間絶縁膜は、前記ゲート側接合領域の直下部にも配置されていてもよい。
　この構成によれば、ソース部およびゲート部を覆う層間絶縁膜を同一の工程で形成することができるので、製造工程を短縮することができる。
　前記半導体装置では、前記層間絶縁膜は、ＳｉＯ２膜を含んでいてもよく、前記ＳｉＯ２膜は、Ｐ（リン）またはＢ（ホウ素）を含有していてもよい。
　ＳｉＯ２膜は作製が容易で、また、当該ＳｉＯ２膜がＰ（リン）またはＢ（ホウ素）を含有していれば、成膜後にリフローすることもできる。リフローによって層間絶縁膜（ＳｉＯ２膜）を容易に平坦化できるので、電流センス部の放熱性に影響を与え得る配線材を設計通りに接合し易くすることができる。
　前記半導体装置では、前記センス側表面電極は、下側からＴｉ、ＴｉＮおよびＡｌＣｕの順に積層した積層構造からなる電極を含んでいてもよい。
　この構成によれば、センス側表面電極の最表面をＡｌＣｕにすることによって、当該電極に十分な耐衝撃性（たとえば、ワイヤボンディング耐性）を与えることができる。
　前記半導体装置は、前記半導体層上に配置されたゲート側表面電極と、前記センス側表面電極の一部をセンス側パッドとして露出させる開口および前記ゲート側表面電極の一部をゲート側パッドとして露出させる開口を有するパッシベーション膜とを含み、前記センス側パッドおよび前記ゲート側パッドは、互いに同じ方向に長手な形状に形成されていてもよい。
　この構成によれば、センス側パッドおよびゲート側パッドに対して同じ方向から配線材を延ばして接合できるので、パッケージを組み立てるときに容易に配線することができる。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の破線IIで囲まれた領域の拡大図である。 図３は、図２の破線IIIで囲まれた領域の拡大図である。 図４は、図３のIV－IV切断面における断面図である。 図５は、図１のゲート側パッド周辺の拡大図である。 図６は、図５のVI－VI切断面における断面図である。 図７は、図５のVII－VII切断面における断面図である。 図８は、図５のVIII－VIII切断面における断面図である。 図９は、前記半導体装置における電流検出を説明するための回路図である。 図１０は、前記半導体装置の製造工程を示すフロー図である。 図１１は、前記半導体装置のゲート構造の変形例を示す図である。 図１２は、前記半導体装置のセンス側パッドの変形例を示す図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
　半導体装置１は、平面視四角形状の本発明の半導体層の一例としての半導体基板２を含む。半導体基板２は、平面視において四辺３Ａ，３Ｂ，３Ｃ，３Ｄを有している。
　半導体基板２上には、複数の表面電極膜４が互いに分離して形成されている。複数の表面電極膜４は、ソース側表面電極５、センス側表面電極６およびゲート側表面電極７を含む。ソース側表面電極５が、半導体基板２上の領域の大部分に形成され（図１のハッチング領域および後述するソース側パッド１４Ａ，１４Ｂ，１４Ｂの領域）、そのソース側表面電極５の一部が除去された領域８，９が、センス側表面電極６およびゲート側表面電極７の形成領域である。当該除去領域８，９は、いずれも、ソース側表面電極５で囲まれて形成されている。
　半導体基板２上には、複数の表面電極膜４を一括して覆うパッシベーション膜１０が形成されている。パッシベーション膜１０は、複数のパッド開口１１，１２，１３を有している。ソース側表面電極５、センス側表面電極６およびゲート側表面電極７は、それぞれ、パッド開口１１，１２，１３からソース側パッド１４Ａ，１４Ｂ、センス側パッド１５およびゲート側パッド１６として露出している。
　ソース側パッド１４Ａ，１４Ｂは、互いに分離して複数配置されている。図１では、半導体基板２上に３つのソース側パッド１４Ａ，１４Ｂ，１４Ｂが設けられている。一つのソース側パッド１４Ａが半導体基板２の一辺３Ａに沿う方向の中央部において当該一辺３Ａ寄りに配置され、当該ソース側パッド１４Ａの両側に一つずつ、残りのソース側パッド１４Ｂ，１４Ｂが配置されている。両側のソース側パッド１４Ｂ，１４Ｂは、中央のソース側パッド１４Ａに対して一辺３Ａの対辺３Ｃ側に延びる延出部１７，１７を有している。当該延出部１７は、互いに間隔を空けて対向しており、中央のソース側パッド１４Ａと隣り合う部分にゲート側パッド１６を配置する領域１８を区画している。なお、複数のソース側パッド１４Ａ，１４Ｂは、外観上は互いに分離されているが、パッシベーション膜１０の下方において、図１のハッチング領域を介して一体のソース側表面電極５として互いに繋がっている。
　センス側パッド１５は、四角形状の半導体基板２の一つの角部のみに配置されている。これにより、半導体基板２上の省スペース化を図ることができる。このセンス側パッド１５は、半導体基板２の辺３Ｂ，３Ｄに沿って長手な形状に形成されており、両側のソース側パッド１４Ｂ，１４Ｂの一方に取り囲まれている。センス側パッド１５は、図１に示すように、その周囲の一部がソース側パッド１４Ｂに取り囲まれていてもよいし、その周囲の全周がソース側パッド１４Ｂに取り囲まれていてもよい（図示せず）。
　ゲート側パッド１６は、互いに向き合うソース側パッド１４Ｂ，１４Ｂの間の領域１８に配置されている。ゲート側パッド１６は、センス側パッド１５と同様に、半導体基板２の辺３Ｂ，３Ｄに沿って長手な形状に形成されている。
　ゲート側表面電極７は、ゲート側パッド１６から延びるゲートフィンガー１９をさらに含む。ゲートフィンガー１９は、パッシベーション膜１０で覆われている。ゲートフィンガー１９は、半導体基板２の一辺３Ｃからその対辺３Ａに向かう方向にソース側表面電極５の中央を貫くように延びる中央部２０と、半導体基板２の周縁（図１では、辺３Ｂ，３Ｃ，３Ｄ）に沿って延び、ソース側表面電極５を取り囲む周辺部２１とを含む。
　ソース側パッド１４Ａ，１４Ｂ、センス側パッド１５およびゲート側パッド１６には、それぞれ、ソース側ワイヤ２２、センス側ワイヤ２３およびゲート側ワイヤ２４が接続されている。ワイヤ２２～２４としては、たとえば、アルミニウムワイヤが使用される。アルミニウムワイヤは、通常、ボールボンディングではなく細長いウェッジボンディングで接合される。そのため、図１のように、センス側パッド１５およびゲート側パッド１６を互いに同じ方向に長手な形状にしておけば、センス側パッド１５およびゲート側パッド１６に対して同じ方向からワイヤ２３，２４を延ばして接合できる。その結果、パッケージを組み立てるときに容易に配線することができる。
　また、ワイヤ２２～２４の径としては、たとえば、ソース側ワイヤ２２の径が３００μｍ～５００μｍであり、センス側ワイヤ２３およびゲート側ワイヤ２４の径が１００μｍ～２００μｍであってもよい。
　なお、ソース側パッド１４Ａ，１４Ｂ、センス側パッド１５およびゲート側パッド１６と外部とを接続する配線材としては、ボンディングワイヤである必要はなく、たとえば、ボンディングプレートやボンディングリボン等の他の配線材であってもよい。
　図２は、図１の破線IIで囲まれた領域の拡大図である。
　図２に示すように、センス側表面電極６は平面視長方形状に形成されているが、外観上は、一部（図２では、一つの角部）がパッシベーション膜１０で覆われた状態で平面視略長方形状のセンス側パッド１５として露出している。センス側パッド１５の長辺の長さＬ１および短辺の長さＬ２は、それぞれ、１．２ｍｍ以下および０．６ｍｍ以下であることが好ましい。これにより、センス側パッド１５のサイズを０．７２ｍｍ２以下に留めることができるので、センス側単位セル４０（後述）のオン抵抗の増加を抑制することができる。また、短辺の長さＬ２に対して長辺の長さＬ１を２倍程度にして細長いセンス側パッド１５とすることによって、ウェッジボンディングによってボンディングワイヤ（センス側ワイヤ２３）を接合し易くすることができる。
　パッシベーション膜１０で覆われた領域２５は、平面視長方形状に形成されており、一方の短辺および長辺が、それぞれ、センス側パッド１５の短辺および長辺の延長部を構成している。なお、当該被覆領域２５は、平面視長方形である必要はなく、その他の形状（たとえば、正方形、円形、三角形等）であってもよい。むろん、その位置も、センス側表面電極６の角部である必要はなく、たとえば、センス側表面電極６の辺の途中であってもよい。
　被覆領域２５の直下部に、多数のセンス側単位セル４０（後述）の集合体としての電流センス部２６が形成されている。一方、センス側パッド１５の直下部には、電流センス部２６は形成されていない。つまり、この実施形態では、電流センス部２６の全体が、センス側パッド１５の直下部を避けた位置に形成されている。
　一方、センス側表面電極６の周囲には、多数の主電流側単位セル３４（後述）の集合体としてのソース部２７が形成されている。ソース部２７は、ソース側表面電極５の直下部に形成され、平面視においてセンス側表面電極６を取り囲むように形成されている。なお、図示はしないが、ソース部２７は、図１に示すソース側表面電極５の全体に亘ってその直下部に形成されていてもよい。
　図３は、図２の破線IIIで囲まれた領域の拡大図である。図４は、図３のIV－IV切断面における断面図である。図５は、図１のゲート側パッド１６周辺の拡大図である。図６は、図５のVI－VI切断面における断面図である。図７は、図５のVII－VII切断面における断面図である。図８は、図５のVIII－VIII切断面における断面図である。なお、図４では、図３の横方向の繰り返し部分を一部省略して示している。
　図４および図６～図８に示すように、半導体基板２は、ベース基板２８と、ベース基板２８上のエピタキシャル層２９とを含むＳｉＣエピタキシャル基板であってもよい。この実施形態では、半導体基板２は、ｎ＋型ＳｉＣからなるベース基板２８（たとえば、濃度は１×１０１７ｃｍ－３～１×１０１９ｃｍ－３）と、ｎ－型ＳｉＣからなるエピタキシャル層２９（たとえば、濃度は１×１０１４ｃｍ－３～１×１０１７ｃｍ－３）とを含む。
　ｎ－型エピタキシャル層２９の表面部には、ｐ－型ウェル３０（たとえば、濃度は１×１０１４ｃｍ－３～１×１０１９ｃｍ－３）が形成されている。ｐ－型ウェル３０は、主電流側ｐ－型ボディウェル３１、センス側ｐ－型ボディウェル３２およびゲート側ｐ－型ウェル３３を含む。主電流側ｐ－型ボディウェル３１およびセンス側ｐ－型ボディウェル３２は、図４に示すように、互いに分離して形成されている。ゲート側ｐ－型ウェル３３は、図６に示すように、主電流側ｐ－型ボディウェル３１と互いに繋がっている。
　主電流側ｐ－型ボディウェル３１は、本発明の第１単位セルの一例としての主電流側単位セル３４を構成するセル形成部３５と、比較的広い領域のフィールド形成部３６とを含む。つまり、各セル形成部３５が、主電流が流れる最小単位である主電流側単位セル３４を定義している。
　図３および図５に示すように、セル形成部３５は、行列状に多数配列されており、これによりソース部２７が構成されている。
　フィールド形成部３６は、多数のセル形成部３５を取り囲むように形成されており、ソース部２７の外周部で隣り合うセル形成部３５に跨ってこれらを接続している。
　主電流側ｐ－型ボディウェル３１は、行列状のセル形成部３５によって区画された格子領域の交差部に形成された接続部３７をさらに含む。この接続部３７は、ソース部２７の内部において隣り合うセル形成部３５同士を接続する。
　このように、フィールド形成部３６および接続部３７によって、ソース部２７の外周部および内部においてセル形成部３５が電気的に接続されている。これにより、多数のセル形成部３５が互いに同電位に保持される。
　セル形成部３５の内方領域にはｎ＋型ソース領域３８が形成されており、このｎ＋型ソース領域３８（たとえば、濃度は１×１０１７ｃｍ－３～１×１０２１ｃｍ－３）の内方領域にｐ＋型ボディコンタクト領域３９（たとえば、濃度は１×１０１７ｃｍ－３～１×１０２１ｃｍ－３）が形成されている。
　センス側ｐ－型ボディウェル３２は、本発明の第２単位セルの一例としてのセンス側単位セル４０を構成するセル形成部４１と、比較的広い領域のフィールド形成部４２とを含む。つまり、各セル形成部４１が、主電流が流れる最小単位であるセンス側単位セル４０を定義している。
　図３に示すように、セル形成部４１は、センス側パッド１５の直下部を避けた位置に行列状に多数配列されており、これにより電流センス部２６が構成されている。セル形成部４１は、主電流側のセル形成部３５と同じセル構造（サイズおよびピッチ）を有している。
　フィールド形成部４２は、多数のセル形成部４１を取り囲むように形成されており、電流センス部２６の外周部で隣り合うセル形成部４１に跨ってこれらを接続している。
　センス側ｐ－型ボディウェル３２は、行列状のセル形成部４１によって区画された格子領域の交差部に形成された接続部４３をさらに含む。この接続部４３は、電流センス部２６の内部において隣り合うセル形成部４１同士を接続する。
　このように、フィールド形成部４２および接続部４３によって、電流センス部２６の外周部および内部においてセル形成部４１が電気的に接続されている。これにより、多数のセル形成部４１が互いに同電位に保持される。
　セル形成部４１の内方領域にはｎ＋型ソース領域４４（たとえば、濃度は１×１０１７ｃｍ－３～１×１０２１ｃｍ－３）が形成されており、このｎ＋型ソース領域４４の内方領域にｐ＋型ボディコンタクト領域４５（たとえば、濃度は１×１０１７ｃｍ－３～１×１０２１ｃｍ－３）が形成されている。
　また、フィールド形成部４２は、セル形成部４１の外周部からセンス側パッド１５の直下部にまで延びるように形成されている。この実施形態では、フィールド形成部４２は、センス側パッド１５の直下部全体に亘って広がっている。つまり、図２において、被覆領域２５を除く平面視略長方形状のセンス側表面電極６の直下部全体に亘って形成されている。
　また、センス側パッド１５の直下部においてフィールド形成部４２の表面部には、ｐ＋型領域４６（たとえば、濃度は１×１０１７ｃｍ－３～１×１０２１ｃｍ－３）が形成されている。ｐ＋型領域４６は、センス側表面電極６と直接接続されている。このｐ＋型領域４６を形成しておくことによって、センス側パッド１５の直下部の電位を安定的に同じ電位とすることができる。
　図６に示すように、ゲート側ｐ－型ウェル３３は、ゲート側パッド１６の直下部に形成されている。ゲート側ｐ－型ウェル３３の表面部には、ｐ＋型領域４７（たとえば、濃度は１×１０１７ｃｍ－３～１×１０２１ｃｍ－３）が形成されている。
　半導体基板２上には、ゲート絶縁膜４８が形成されており、このゲート絶縁膜４８上にゲート電極４９が形成されている。ゲート絶縁膜４８は、たとえば酸化シリコン（ＳｉＯ２）からなり、ゲート電極４９は、たとえばポリシリコンからなる。
　ゲート電極４９は、電流センス部２６およびソース部２７において、行列状の単位セル３４，４０で区画された格子領域に沿って形成され、隣り合う単位セル３４，４０に跨る機能部５２を含む。これにより、ゲート電極４９は、ゲート絶縁膜４８を介して、各単位セル３４，４０のチャネル領域５０，５１に対向している。当該チャネル領域５０，５１は、ｐ－型ボディウェル３１，３２のセル形成部３５，４１における、ｎ＋型ソース領域３８，４４の外方領域である。
　ゲート電極４９は、図４に示すように、各単位セル３４，４０のチャネル領域５０，５１に対向する機能部５２の他に、接続部５３をさらに含む。接続部５３は、表面電極膜４の下方でソース側表面電極５とセンス側表面電極６との間の除去領域８を横切って、電流センス部２６およびソース部２７に跨っている。この接続部５３によって、電流センス部２６およびソース部２７の機能部５２同士の電気的な接続が確保される。つまり、ゲート電極４９は、電流センス部２６およびソース部２７の間で共通の電極となっている。
　一方、ゲート電極４９は、図７および図８に示すように、半導体装置１のゲートフィンガー１９において、ゲート側表面電極７に接続されている。すなわち、ゲート電極４９は、ソース部２７からゲートフィンガー１９の下方に延びるように形成されており、ゲートフィンガー１９の直下部にコンタクト部６２を有している。これにより、ゲート側パッド１６に与えられたゲート電圧は、コンタクト部６２（図７）および接続部５３（図４）を介して、電流センス部２６のゲート電極４９にも印加される。
　ゲート絶縁膜４８は、ゲート電極４９と半導体基板２との絶縁を確保するためゲート電極４９の下方に配置されるが、この実施形態ではさらに、センス側パッド１５およびゲート側パッド１６の直下部にも形成されている。このゲート絶縁膜４８は、図４および図７に示すように、ゲート電極４９の機能部５２の直下部のゲート絶縁膜４８に連なる延長部で構成されている。
　半導体基板２上には、ゲート電極４９を覆うように層間絶縁膜５４が形成されている。層間絶縁膜５４は、たとえば酸化シリコン（ＳｉＯ２）からなり、好ましくは、Ｐ（リン）またはＢ（ホウ素）を含有している。つまり、層間絶縁膜５４は、ＢＰＳＧ（Boron Phosphorus Silicon Grass）やＰＳＧ（Phosphorus Silicon Grass）であってもよい。ＳｉＯ２膜は作製が容易で、また、当該ＳｉＯ２膜がＰ（リン）またはＢ（ホウ素）を含有していれば、成膜後にリフローすることもできる。リフローによって層間絶縁膜５４（ＳｉＯ２膜）を容易に平坦化できるので、電流センス部２６の放熱性に影響を与え得るセンス側ワイヤ２３を設計通りに接合し易くすることができる。
　層間絶縁膜５４は、電流センス部２６およびソース部２７においてゲート電極４９を覆う第１部分５５と、センス側パッド１５の直下部に配置された第２部分５６と、ゲート側パッド１６の直下部に配置された第３部分５７とを一体的に含む。センス側パッド１５およびゲート側パッド１６の各直下部の層間絶縁膜５４を厚くすることによって、層間絶縁膜５４に十分な耐衝撃性（たとえば、ワイヤボンディング耐性）を与えることができる。
　層間絶縁膜５４上には、表面電極膜４（ソース側表面電極５、センス側表面電極６およびゲート側表面電極７）が形成されている。ソース側表面電極５は、層間絶縁膜５４およびゲート絶縁膜４８を貫通してｎ＋型ソース領域３８およびｐ＋型ボディコンタクト領域３９に接続されている。センス側表面電極６は、層間絶縁膜５４およびゲート絶縁膜４８を貫通してｎ＋型ソース領域４４およびｐ＋型ボディコンタクト領域４５に接続されている。ゲート側表面電極７（ゲートフィンガー１９）は、層間絶縁膜５４を貫通してゲート電極４９に接続されている。
　また、表面電極膜４は、たとえば、下側（半導体基板２側）からＴｉ、ＴｉＮおよびＡｌＣｕの順に積層した積層構造からなる電極膜であってもよい。表面電極膜４の最表面をＡｌＣｕにすることによって、Ａｌを用いる場合に比べて、当該電極膜４に十分な耐衝撃性（たとえば、ワイヤボンディング耐性）を与えることができる。
　表面電極膜４上には、パッシベーション膜１０が形成されている。パッシベーション膜１０は、たとえば、窒化シリコン（ＳｉＮ）からなっていてもよい。パッシベーション膜１０には、前述したようにパッド開口１１～１３が形成されている。
　半導体基板２の裏面には、ドレイン電極５８が形成されている。ドレイン電極５８は、半導体基板２側からＴｉ、Ｎｉ、ＡｕおよびＡｇの順に積層した積層構造からなる電極膜であってもよい。また、ドレイン電極５８は、電流センス部２６およびソース部２７の間で共通の電極となっている。
　次に、図９を参照して一例として半導体装置１における電流検出の方法を説明する。図９は、半導体装置１における電流検出を説明するための回路図である。
　図９に示すように、半導体装置１は、主電流側のソース部２７と電流検出側の電流センス部２６とを一つのチップ内に備えている。電流センス部２６のソースＳには、検出抵抗５９が接続されている。検出抵抗５９は、たとえば、半導体装置１をモジュールに組み込む際に当該モジュールに一緒に組み込まれるものであってよいし、半導体装置１の内部に組み込んでいてもよい。前述したように、ゲートＧおよびドレインＤは、電流センス部２６およびソース部２７で共通のものとなっている。
　各ソースＳ－ドレインＤ間に電圧を印加した状態でゲートＧに閾値以上の電圧が印加されることによって、ソースＳ－ドレインＤ間に電流が流れ、半導体装置１がオン状態となる。これにより、電流センス部２６に検出電流ＩＳＥＮＳＥが流れる一方、ソース部２７には主電流ＩＭＡＩＮが流れる。
　主電流ＩＭＡＩＮが短絡電流になっているか否かは、検出抵抗５９の電圧ＶＳＥＮＳＥが一定の閾値を超えたか否かを監視することによって判別される。検出抵抗５９の抵抗ＲＳＥＮＳＥが一定であることから、電圧ＶＳＥＮＳＥは検出電流ＩＳＥＮＳＥの増加に伴って増加する。したがって、電圧ＶＳＥＮＳＥが閾値を超えるということは、過剰な検出電流ＩＳＥＮＳＥが流れていることを意味し、延いては、電流センス部２６とソース部２７との間のセンス比に基づいて算出される主電流の電流値ＩＭＡＩＮも過剰になっていることを表している。
　上記のような検出方法においては、実際に流れた主電流ＩＭＡＩＮと、検出電流ＩＳＥＮＳＥにセンス比を乗じることによって算出される主電流ＩＭＡＩＮとが一致していれば、当該短絡検出を精度よく行うことができ、適切なタイミングでゲート電圧を遮断することができる。
　しかしながら、図１に示すように、ソース側パッド１４Ａ，１４Ｂは比較的大きく当該パッド１４Ａ，１４Ｂに対するソース側ワイヤ２２の占有面積が小さい一方、センス型パッド１５は比較的小さいため、当該パッド１５に対するセンス側ワイヤ２３の占有面積が大きくなる。これにより、ワイヤ２２，２３を介する熱の逃げ量に差が生じるため、ソース部２７と電流センス部２６との間のオン抵抗に生じる誤差が大きくなる可能性がある。その結果、実際には主電流ＩＭＡＩＮが短絡電流となっていないのに、電流検出側に過剰な検出電流ＩＳＥＮＳＥが流れる場合がある。この場合、短絡検出は、あくまでも電流検出側の検出抵抗５９の電圧ＶＳＥＮＳＥに基づいているので、必要がなくとも短絡と判別し、ゲート電圧が遮断されるおそれがある。
　そこで、この半導体装置１によれば、図２に示すように、電流センス部２６がセンス側パッド１５の直下部を避けた位置に配置されている。これにより、センス側ワイヤ２３（図１）がセンス側パッド１５に接合されている場合に、電流センス部２６とセンス側ワイヤ２３との間に一定の距離を保つことができるので、電流センス部２６で発生した熱がセンス側ワイヤ２３に優先的に伝わって逃げることを抑制することができる。そのため、ソース部２７の主電流側単位セル３４と電流センス部２６のセンス側単位セル４０との間のオン抵抗に生じる誤差を小さくすることができる。また、電流センス部２６がセンス側パッド１５の直下部にないので、センス側ワイヤ２３をセンス側パッド１５に接合する際の衝撃が電流センス部２６に直接伝わることを防止でき、電流センス部２６の破壊を抑制することもできる。これらの結果、電流センス部２６による主電流の電流値の検出精度を向上させることができる。
　そして、このように電流センス部２６をセンス側パッド１５の直下部を避けた位置に配置することは、ＳｉＣからなる半導体基板２を使用することによって達成できるものである。つまり、Ｓｉ半導体デバイスでは、単位面積あたりに流すことができる電流量が小さいため、大電流を流す面積の大きいソース部に対し、検出精度が高い適切なセンス比(１０００～２０００程度)とするためには、ある程度大きなセンス部のセル面積が必要であることから、避けた位置に形成することは難しい。これに対し、ＳｉＣ半導体デバイスでは、単位面積あたりに流すことができる電流量が大きいため、ソース部に対し、小さなセル面積のセンス部でも適切なセンス比を確保できることから、避けた位置に形成することができる。
　また、この実施形態では、図３に示すように、電流センス部２６がソース部２７に囲まれているので、電流センス部２６の発熱量をソース部２７に近づけることができる。そのため、発熱量の違いにより発生するオン抵抗の誤差を小さくすることができる。
　また、この実施形態では、図２に示すように、電流センス部２６の全体がパッシベーション膜１０の被覆領域２５で覆われており、半導体装置１の外側から見て電流センス部２６の直上部とセンス側パッド１５とが明確に区別されている。そのため、センス側ワイヤ２３を誤って電流センス部２６の直上部に接合することを防止することができる。電流センス部２６とセンス側ワイヤ２３との間に一定の距離を確実に保つことができる。
　また、この実施形態では、図４および図５に示すように、層間絶縁膜５４は、センス側パッド１５の直下部に、比較的厚い（たとえば、１μｍ以上）第２部分５６を有している。これにより、センス側ワイヤ２３をセンス側パッド１５に接合する際に電流センス部２６に伝わる衝撃を軽減することができる。その結果、主電流の電流値の検出精度の信頼性を確保することができる。
　次に、図１０を参照して、半導体装置１の製造方法を説明する。
　たとえば、まず、エピタキシャル成長によって、ｎ＋型ベース基板２８上にｎ－型エピタキシャル層２９が形成されて半導体基板２が形成される（ステップＳ１）。
　次に、半導体基板２の表面部に、ｐ型不純物イオンが選択的に注入されることによって、ｐ－型ウェル３０が形成される（ステップＳ２）。
　次に、各セル形成部３５，４１に、ｎ型不純物イオンが選択的に注入されることによって、ｎ＋型ソース領域３８，４４が形成される（ステップＳ３）。
　次に、ｐ－型ウェル３０に、ｐ型不純物イオンが選択的に注入されることによって、ｐ＋型ボディコンタクト領域３９，４５およびｐ＋型領域４６，４７が形成される（ステップＳ４）。
　次に、たとえば熱酸化によって、半導体基板２の表面に、ゲート絶縁膜４８が形成される（ステップＳ５）。
　次に、たとえばＣＶＤ法によって、半導体基板２上にポリシリコンが堆積され、パターニングすることによって、ゲート電極４９が形成される（ステップＳ６）。
　次に、たとえばＣＶＤ法によって、半導体基板２上に層間絶縁膜５４が形成される（ステップＳ７）。
　次に、層間絶縁膜５４およびゲート絶縁膜４８を貫通するコンタクトホールが形成された後、たとえばスパッタ法によって、表面電極膜４が形成される（ステップＳ８，Ｓ９）。
　次に、表面電極膜４を覆うパッシベーション膜１０が形成され、その後、パターニングによって、パッド開口１１，１２，１３が形成される（ステップＳ１０，Ｓ１１）。
　こうして、上記した半導体装置１が得られる。
　以上、本発明の実施形態を説明したが、本発明は他の形態で実施することもできる。
　たとえば、半導体装置１のゲート構造は、図４に示したプレーナゲート構造に限らず、図１１に示すようなトレンチゲート構造であってもよい。トレンチゲート構造では、半導体基板２にゲートトレンチ６０が形成され、その内部にゲート電極４９が埋め込まれている。この場合、ゲート電極４９が半導体基板２上に凸になっていないので、層間絶縁膜５４の第１部分５５および第２部分５６は、互いに同じ厚さであってもよい。
　また、電流センス部２６は、その全体がパッシベーション膜１０で覆われている図２の構成である必要はなく、図１２に示すように、その一部のみがパッシベーション膜１０で覆われていてもよい。この場合、センス側パッド１５の直下部に電流センス部２６が部分的に重なるが、センス側パッド１５におけるセンス側ワイヤ２３の接合領域６１を、電流センス部２６を避けた位置に仮想的に設定しておけばよい。つまり、本発明のセンス側接合領域は、必ずしもセンス側パッド１５と一致していなくてもよい。
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　本出願は、２０１５年１２月１８日に日本国特許庁に提出された特願２０１５－２４７７２７号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　半導体装置
　２　半導体基板
　４　表面電極膜
　５　ソース側表面電極
　６　センス側表面電極
　７　ゲート側表面電極
　１０　パッシベーション膜
　１２　パッド開口
　１５　センス側パッド
　２３　センス側ワイヤ
　２６　電流センス部
　２７　ソース部
　３４　主電流側単位セル
　４０　センス側単位セル
　５４　層間絶縁膜
　５５　第１部分
　５６　第２部分
　５７　第３部分
　６１　接合領域
 

Claims (13)

  1. 　ＳｉＣからなる半導体層と、
    　前記半導体層に形成され、主電流側の第１単位セルを含むソース部と、
    　前記半導体層に形成され、電流検出側の第２単位セルを含む電流センス部と、
    　前記ソース部の上方に配置されたソース側表面電極と、
    　前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極とを含み、
    　前記第２単位セルは、前記センス側表面電極の下方で、かつ配線材の接合部分の直下部を避けた位置に配置されている、半導体装置。
  2. 　前記電流センス部と前記センス側表面電極との間に配置された層間絶縁膜と、
    　前記層間絶縁膜よりも下方に形成されたゲート絶縁膜とを含み、
    　前記層間絶縁膜は、前記ゲート絶縁膜よりも厚く形成されている、請求項１に記載の半導体装置。
  3. 　前記電流センス部は、前記ソース部に囲まれた領域に形成されている、請求項１または２に記載の半導体装置。
  4. 　前記センス側表面電極の前記第２単位セルの直上部を選択的に覆い、前記センス側表面電極の一部をセンス側パッドとして露出させる開口を有するパッシベーション膜を含む、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記第１単位セルおよび前記第２単位セルは、互いに同じセル構造を有している、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記電流センス部は、前記半導体層の面内方向において一カ所のみに形成されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記層間絶縁膜は、１μｍ以上の厚さを有している、請求項２に記載の半導体装置。
  8. 　前記半導体層上に配置され、配線材が接合されるゲート側接合領域を有するゲート側表面電極を含み、
    　前記層間絶縁膜は、前記ゲート側接合領域の直下部にも配置されている、請求項２または７に記載の半導体装置。
  9. 　前記層間絶縁膜は、ＳｉＯ２膜を含む、請求項２、７または８に記載の半導体装置。
  10. 　前記ＳｉＯ２膜は、Ｐ（リン）を含有している、請求項９に記載の半導体装置。
  11. 　前記ＳｉＯ２膜は、Ｂ（ホウ素）を含有している、請求項９に記載の半導体装置。
  12. 　前記センス側表面電極は、下側からＴｉ、ＴｉＮおよびＡｌＣｕの順に積層した積層構造からなる電極を含む、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記半導体層上に配置されたゲート側表面電極と、
    　前記センス側表面電極の一部をセンス側パッドとして露出させる開口および前記ゲート側表面電極の一部をゲート側パッドとして露出させる開口を有するパッシベーション膜とを含み、
    　前記センス側パッドおよび前記ゲート側パッドは、互いに同じ方向に長手な形状に形成されている、請求項１～３のいずれか一項に記載の半導体装置。

     
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