JPWO2017104516A1 - 半導体装置 - Google Patents

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Abstract

電流センス部からセンス側表面電極に接合される配線材への熱の逃げを抑制することによって、電流センス部による主電流の電流値の検出精度を向上させることができるＳｉＣ半導体装置を提供する。ＳｉＣ半導体基板と、主電流側単位セル３４を含むソース部２７と、センス側単位セル４０を含む電流センス部２６と、ソース部２７の上方に配置されたソース側表面電極５と、電流センス部２６の上方に配置され、センス側ワイヤが接合されるセンス側パッド１５を有するセンス側表面電極６とを含み、センス側単位セル４０は、センス側パッド１５の直下部を避けた位置に配置されている、半導体装置１を提供する。

Description

本発明は、電流センス部を有するＳｉＣ半導体装置に関する。
従来、デバイスの主電流の電流値を検出するための電流センス部を備える半導体装置が知られており、たとえば、特許文献１および２に記載の半導体装置が提案されている。
特開平８−４６１９３号公報 特開平１１−７４３７０号公報
電流センス部は、一般的には、主電流が流れるソース部よりも小面積で形成されている。電流センス部とソース部との面積比は、主電流を検出する際のセンス比を定義する。そして、主電流の電流値は、電流センス部に実際に流れた電流値に当該センス比を乗じることによって算出される。
面積以外の条件が全く同じなら、センス比を考慮するだけで主電流の電流値を精度よく検出できるかもしれない。しかしながら、実際には、電流センス部およびソース部が置かれる条件に関して異なる点が存在し、当該異なる点が検出精度に影響を与えている。
たとえば、ソース部のパッドは比較的大きく当該パッドに対するボンディングワイヤの占有面積が小さい一方、電流センス部のパッドは比較的小さいため、当該パッドに対するボンディングワイヤの占有面積が大きくなる。これにより、ボンディングワイヤを介する熱の逃げ量に差が生じるため、ソース部と電流センス部との間のオン抵抗に生じる誤差が大きくなる可能性がある。このオン抵抗の誤差は、主電流の電流値の検出精度に影響を与えるものである。
本発明の目的は、電流センス部からセンス側表面電極に接合される配線材への熱の逃げを抑制することによって、電流センス部による主電流の電流値の検出精度を向上させることができるＳｉＣ半導体装置を提供することである。
本発明の一実施形態に係る半導体装置は、ＳｉＣからなる半導体層と、前記半導体層に形成され、主電流側の第１単位セルを含むソース部と、前記半導体層に形成され、電流検出側の第２単位セルを含む電流センス部と、前記ソース部の上方に配置されたソース側表面電極と、前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極とを含み、前記第２単位セルは、前記センス側表面電極の下方で、かつ配線材の接合部分の直下部を避けた位置に配置されている。
この構成によれば、電流検出側の第２単位セルが配線材の接合部分の直下部を避けた位置に配置されている。これにより、第２単位セルと当該配線材との間に一定の距離を保つことができるので、第２単位セルで発生した熱が配線材に優先的に伝わって逃げることを抑制することができる。そのため、ソース部の第１単位セルと電流センス部の第２単位セルとの間のオン抵抗に生じる誤差を小さくすることができる。また、第２単位セルが配線材の接合部分の直下部にないので、配線材をセンス側表面電極に接合する際の衝撃が第２単位セルに直接伝わることを防止でき、第２単位セルの破壊を抑制することもできる。これらの結果、電流センス部による主電流の電流値の検出精度を向上させることができる。
そして、このように第２単位セルを配線材の接合部分の直下部を避けた位置に配置することは、ＳｉＣからなる半導体層を使用することによって達成できるものである。つまり、Ｓｉ半導体デバイスでは、単位面積あたりに流すことができる電流量が小さいため、大電流を流す面積の大きいソース部に対し、検出精度が高い適切なセンス比(１０００〜２０００程度)とするためには、ある程度大きなセンス部のセル面積が必要であることから、直下部を避けた位置に形成することは難しい。これに対し、ＳｉＣ半導体デバイスでは、単位面積あたりに流すことができる電流量が大きいため、ソース部に対し、小さなセル面積のセンス部でも適切なセンス比を確保できることから、直下部を避けた位置に形成することができる。
前記半導体装置は、前記電流センス部と前記センス側表面電極との間に配置された層間絶縁膜と、前記層間絶縁膜よりも下方に形成されたゲート絶縁膜とを含み、前記層間絶縁膜は、前記ゲート絶縁膜よりも厚く形成されていてもよい。
この構成によれば、配線材をセンス側表面電極に接合する際に第２単位セルに伝わる衝撃を軽減することができる。その結果、主電流の電流値の検出精度の信頼性を確保することができる。
前記半導体装置では、前記電流センス部は、前記ソース部に囲まれた領域に形成されていてもよい。
この構成によれば、電流センス部の発熱量をソース部に近づけることができるので、発熱量の違いによって発生するオン抵抗の誤差を小さくすることができる。
前記半導体装置は、前記センス側表面電極の前記第２単位セルの直上部を選択的に覆い、前記センス側表面電極の一部をセンス側パッドとして露出させる開口を有するパッシベーション膜を含んでいてもよい。
この構成によれば、半導体装置の外側から見て第２単位セルの直上部とセンス側パッドとが明確に区別されているので、配線材を誤って第２単位セルの直上部に接合することを防止することができる。したがって、第２単位セルと当該配線材との間に一定の距離を確実に保つことができる。
前記半導体装置では、前記第１単位セルおよび前記第２単位セルは、互いに同じセル構造を有していてもよい。
この構成によれば、主電流の電流値を算出する際のセンス比を、第１単位セルと第２単位セルとのセル比で見積もることができるので、電流検出を容易に行うことができる。
前記半導体装置では、前記電流センス部は、前記半導体層の面内方向において一カ所のみに形成されていてもよい。
この構成によれば、半導体層の表面部の省スペース化を図ることができる。
前記半導体装置では、前記層間絶縁膜は、１μｍ以上の厚さを有していてもよい。
この構成によれば、層間絶縁膜に十分な耐衝撃性（たとえば、ワイヤボンディング耐性）を与えることができる。
前記半導体装置は、前記半導体層上に配置され、配線材が接合されるゲート側接合領域を有するゲート側表面電極を含み、前記層間絶縁膜は、前記ゲート側接合領域の直下部にも配置されていてもよい。
この構成によれば、ソース部およびゲート部を覆う層間絶縁膜を同一の工程で形成することができるので、製造工程を短縮することができる。
前記半導体装置では、前記層間絶縁膜は、ＳｉＯ２膜を含んでいてもよく、前記ＳｉＯ２膜は、Ｐ（リン）またはＢ（ホウ素）を含有していてもよい。
ＳｉＯ２膜は作製が容易で、また、当該ＳｉＯ２膜がＰ（リン）またはＢ（ホウ素）を含有していれば、成膜後にリフローすることもできる。リフローによって層間絶縁膜（ＳｉＯ２膜）を容易に平坦化できるので、電流センス部の放熱性に影響を与え得る配線材を設計通りに接合し易くすることができる。
前記半導体装置では、前記センス側表面電極は、下側からＴｉ、ＴｉＮおよびＡｌＣｕの順に積層した積層構造からなる電極を含んでいてもよい。
この構成によれば、センス側表面電極の最表面をＡｌＣｕにすることによって、当該電極に十分な耐衝撃性（たとえば、ワイヤボンディング耐性）を与えることができる。
前記半導体装置は、前記半導体層上に配置されたゲート側表面電極と、前記センス側表面電極の一部をセンス側パッドとして露出させる開口および前記ゲート側表面電極の一部をゲート側パッドとして露出させる開口を有するパッシベーション膜とを含み、前記センス側パッドおよび前記ゲート側パッドは、互いに同じ方向に長手な形状に形成されていてもよい。
この構成によれば、センス側パッドおよびゲート側パッドに対して同じ方向から配線材を延ばして接合できるので、パッケージを組み立てるときに容易に配線することができる。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の破線IIで囲まれた領域の拡大図である。 図３は、図２の破線IIIで囲まれた領域の拡大図である。 図４は、図３のIV−IV切断面における断面図である。 図５は、図１のゲート側パッド周辺の拡大図である。 図６は、図５のVI−VI切断面における断面図である。 図７は、図５のVII−VII切断面における断面図である。 図８は、図５のVIII−VIII切断面における断面図である。 図９は、前記半導体装置における電流検出を説明するための回路図である。 図１０は、前記半導体装置の製造工程を示すフロー図である。 図１１は、前記半導体装置のゲート構造の変形例を示す図である。 図１２は、前記半導体装置のセンス側パッドの変形例を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、平面視四角形状の本発明の半導体層の一例としての半導体基板２を含む。半導体基板２は、平面視において四辺３Ａ，３Ｂ，３Ｃ，３Ｄを有している。
半導体基板２上には、複数の表面電極膜４が互いに分離して形成されている。複数の表面電極膜４は、ソース側表面電極５、センス側表面電極６およびゲート側表面電極７を含む。ソース側表面電極５が、半導体基板２上の領域の大部分に形成され（図１のハッチング領域および後述するソース側パッド１４Ａ，１４Ｂ，１４Ｂの領域）、そのソース側表面電極５の一部が除去された領域８，９が、センス側表面電極６およびゲート側表面電極７の形成領域である。当該除去領域８，９は、いずれも、ソース側表面電極５で囲まれて形成されている。
半導体基板２上には、複数の表面電極膜４を一括して覆うパッシベーション膜１０が形成されている。パッシベーション膜１０は、複数のパッド開口１１，１２，１３を有している。ソース側表面電極５、センス側表面電極６およびゲート側表面電極７は、それぞれ、パッド開口１１，１２，１３からソース側パッド１４Ａ，１４Ｂ、センス側パッド１５およびゲート側パッド１６として露出している。
ソース側パッド１４Ａ，１４Ｂは、互いに分離して複数配置されている。図１では、半導体基板２上に３つのソース側パッド１４Ａ，１４Ｂ，１４Ｂが設けられている。一つのソース側パッド１４Ａが半導体基板２の一辺３Ａに沿う方向の中央部において当該一辺３Ａ寄りに配置され、当該ソース側パッド１４Ａの両側に一つずつ、残りのソース側パッド１４Ｂ，１４Ｂが配置されている。両側のソース側パッド１４Ｂ，１４Ｂは、中央のソース側パッド１４Ａに対して一辺３Ａの対辺３Ｃ側に延びる延出部１７，１７を有している。当該延出部１７は、互いに間隔を空けて対向しており、中央のソース側パッド１４Ａと隣り合う部分にゲート側パッド１６を配置する領域１８を区画している。なお、複数のソース側パッド１４Ａ，１４Ｂは、外観上は互いに分離されているが、パッシベーション膜１０の下方において、図１のハッチング領域を介して一体のソース側表面電極５として互いに繋がっている。
センス側パッド１５は、四角形状の半導体基板２の一つの角部のみに配置されている。これにより、半導体基板２上の省スペース化を図ることができる。このセンス側パッド１５は、半導体基板２の辺３Ｂ，３Ｄに沿って長手な形状に形成されており、両側のソース側パッド１４Ｂ，１４Ｂの一方に取り囲まれている。センス側パッド１５は、図１に示すように、その周囲の一部がソース側パッド１４Ｂに取り囲まれていてもよいし、その周囲の全周がソース側パッド１４Ｂに取り囲まれていてもよい（図示せず）。
ゲート側パッド１６は、互いに向き合うソース側パッド１４Ｂ，１４Ｂの間の領域１８に配置されている。ゲート側パッド１６は、センス側パッド１５と同様に、半導体基板２の辺３Ｂ，３Ｄに沿って長手な形状に形成されている。
ゲート側表面電極７は、ゲート側パッド１６から延びるゲートフィンガー１９をさらに含む。ゲートフィンガー１９は、パッシベーション膜１０で覆われている。ゲートフィンガー１９は、半導体基板２の一辺３Ｃからその対辺３Ａに向かう方向にソース側表面電極５の中央を貫くように延びる中央部２０と、半導体基板２の周縁（図１では、辺３Ｂ，３Ｃ，３Ｄ）に沿って延び、ソース側表面電極５を取り囲む周辺部２１とを含む。
ソース側パッド１４Ａ，１４Ｂ、センス側パッド１５およびゲート側パッド１６には、それぞれ、ソース側ワイヤ２２、センス側ワイヤ２３およびゲート側ワイヤ２４が接続されている。ワイヤ２２〜２４としては、たとえば、アルミニウムワイヤが使用される。アルミニウムワイヤは、通常、ボールボンディングではなく細長いウェッジボンディングで接合される。そのため、図１のように、センス側パッド１５およびゲート側パッド１６を互いに同じ方向に長手な形状にしておけば、センス側パッド１５およびゲート側パッド１６に対して同じ方向からワイヤ２３，２４を延ばして接合できる。その結果、パッケージを組み立てるときに容易に配線することができる。
また、ワイヤ２２〜２４の径としては、たとえば、ソース側ワイヤ２２の径が３００μｍ〜５００μｍであり、センス側ワイヤ２３およびゲート側ワイヤ２４の径が１００μｍ〜２００μｍであってもよい。
なお、ソース側パッド１４Ａ，１４Ｂ、センス側パッド１５およびゲート側パッド１６と外部とを接続する配線材としては、ボンディングワイヤである必要はなく、たとえば、ボンディングプレートやボンディングリボン等の他の配線材であってもよい。
図２は、図１の破線IIで囲まれた領域の拡大図である。
図２に示すように、センス側表面電極６は平面視長方形状に形成されているが、外観上は、一部（図２では、一つの角部）がパッシベーション膜１０で覆われた状態で平面視略長方形状のセンス側パッド１５として露出している。センス側パッド１５の長辺の長さＬ１および短辺の長さＬ２は、それぞれ、１．２ｍｍ以下および０．６ｍｍ以下であることが好ましい。これにより、センス側パッド１５のサイズを０．７２ｍｍ２以下に留めることができるので、センス側単位セル４０（後述）のオン抵抗の増加を抑制することができる。また、短辺の長さＬ２に対して長辺の長さＬ１を２倍程度にして細長いセンス側パッド１５とすることによって、ウェッジボンディングによってボンディングワイヤ（センス側ワイヤ２３）を接合し易くすることができる。
パッシベーション膜１０で覆われた領域２５は、平面視長方形状に形成されており、一方の短辺および長辺が、それぞれ、センス側パッド１５の短辺および長辺の延長部を構成している。なお、当該被覆領域２５は、平面視長方形である必要はなく、その他の形状（たとえば、正方形、円形、三角形等）であってもよい。むろん、その位置も、センス側表面電極６の角部である必要はなく、たとえば、センス側表面電極６の辺の途中であってもよい。
被覆領域２５の直下部に、多数のセンス側単位セル４０（後述）の集合体としての電流センス部２６が形成されている。一方、センス側パッド１５の直下部には、電流センス部２６は形成されていない。つまり、この実施形態では、電流センス部２６の全体が、センス側パッド１５の直下部を避けた位置に形成されている。
一方、センス側表面電極６の周囲には、多数の主電流側単位セル３４（後述）の集合体としてのソース部２７が形成されている。ソース部２７は、ソース側表面電極５の直下部に形成され、平面視においてセンス側表面電極６を取り囲むように形成されている。なお、図示はしないが、ソース部２７は、図１に示すソース側表面電極５の全体に亘ってその直下部に形成されていてもよい。
図３は、図２の破線IIIで囲まれた領域の拡大図である。図４は、図３のIV−IV切断面における断面図である。図５は、図１のゲート側パッド１６周辺の拡大図である。図６は、図５のVI−VI切断面における断面図である。図７は、図５のVII−VII切断面における断面図である。図８は、図５のVIII−VIII切断面における断面図である。なお、図４では、図３の横方向の繰り返し部分を一部省略して示している。
図４および図６〜図８に示すように、半導体基板２は、ベース基板２８と、ベース基板２８上のエピタキシャル層２９とを含むＳｉＣエピタキシャル基板であってもよい。この実施形態では、半導体基板２は、ｎ＋型ＳｉＣからなるベース基板２８（たとえば、濃度は１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３）と、ｎ−型ＳｉＣからなるエピタキシャル層２９（たとえば、濃度は１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３）とを含む。
ｎ−型エピタキシャル層２９の表面部には、ｐ−型ウェル３０（たとえば、濃度は１×１０１４ｃｍ−３〜１×１０１９ｃｍ−３）が形成されている。ｐ−型ウェル３０は、主電流側ｐ−型ボディウェル３１、センス側ｐ−型ボディウェル３２およびゲート側ｐ−型ウェル３３を含む。主電流側ｐ−型ボディウェル３１およびセンス側ｐ−型ボディウェル３２は、図４に示すように、互いに分離して形成されている。ゲート側ｐ−型ウェル３３は、図６に示すように、主電流側ｐ−型ボディウェル３１と互いに繋がっている。
主電流側ｐ−型ボディウェル３１は、本発明の第１単位セルの一例としての主電流側単位セル３４を構成するセル形成部３５と、比較的広い領域のフィールド形成部３６とを含む。つまり、各セル形成部３５が、主電流が流れる最小単位である主電流側単位セル３４を定義している。
図３および図５に示すように、セル形成部３５は、行列状に多数配列されており、これによりソース部２７が構成されている。
フィールド形成部３６は、多数のセル形成部３５を取り囲むように形成されており、ソース部２７の外周部で隣り合うセル形成部３５に跨ってこれらを接続している。
主電流側ｐ−型ボディウェル３１は、行列状のセル形成部３５によって区画された格子領域の交差部に形成された接続部３７をさらに含む。この接続部３７は、ソース部２７の内部において隣り合うセル形成部３５同士を接続する。
このように、フィールド形成部３６および接続部３７によって、ソース部２７の外周部および内部においてセル形成部３５が電気的に接続されている。これにより、多数のセル形成部３５が互いに同電位に保持される。
セル形成部３５の内方領域にはｎ＋型ソース領域３８が形成されており、このｎ＋型ソース領域３８（たとえば、濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３）の内方領域にｐ＋型ボディコンタクト領域３９（たとえば、濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３）が形成されている。
センス側ｐ−型ボディウェル３２は、本発明の第２単位セルの一例としてのセンス側単位セル４０を構成するセル形成部４１と、比較的広い領域のフィールド形成部４２とを含む。つまり、各セル形成部４１が、主電流が流れる最小単位であるセンス側単位セル４０を定義している。
図３に示すように、セル形成部４１は、センス側パッド１５の直下部を避けた位置に行列状に多数配列されており、これにより電流センス部２６が構成されている。セル形成部４１は、主電流側のセル形成部３５と同じセル構造（サイズおよびピッチ）を有している。
フィールド形成部４２は、多数のセル形成部４１を取り囲むように形成されており、電流センス部２６の外周部で隣り合うセル形成部４１に跨ってこれらを接続している。
センス側ｐ−型ボディウェル３２は、行列状のセル形成部４１によって区画された格子領域の交差部に形成された接続部４３をさらに含む。この接続部４３は、電流センス部２６の内部において隣り合うセル形成部４１同士を接続する。
このように、フィールド形成部４２および接続部４３によって、電流センス部２６の外周部および内部においてセル形成部４１が電気的に接続されている。これにより、多数のセル形成部４１が互いに同電位に保持される。
セル形成部４１の内方領域にはｎ＋型ソース領域４４（たとえば、濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３）が形成されており、このｎ＋型ソース領域４４の内方領域にｐ＋型ボディコンタクト領域４５（たとえば、濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３）が形成されている。
また、フィールド形成部４２は、セル形成部４１の外周部からセンス側パッド１５の直下部にまで延びるように形成されている。この実施形態では、フィールド形成部４２は、センス側パッド１５の直下部全体に亘って広がっている。つまり、図２において、被覆領域２５を除く平面視略長方形状のセンス側表面電極６の直下部全体に亘って形成されている。
また、センス側パッド１５の直下部においてフィールド形成部４２の表面部には、ｐ＋型領域４６（たとえば、濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３）が形成されている。ｐ＋型領域４６は、センス側表面電極６と直接接続されている。このｐ＋型領域４６を形成しておくことによって、センス側パッド１５の直下部の電位を安定的に同じ電位とすることができる。
図６に示すように、ゲート側ｐ−型ウェル３３は、ゲート側パッド１６の直下部に形成されている。ゲート側ｐ−型ウェル３３の表面部には、ｐ＋型領域４７（たとえば、濃度は１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３）が形成されている。
半導体基板２上には、ゲート絶縁膜４８が形成されており、このゲート絶縁膜４８上にゲート電極４９が形成されている。ゲート絶縁膜４８は、たとえば酸化シリコン（ＳｉＯ２）からなり、ゲート電極４９は、たとえばポリシリコンからなる。
ゲート電極４９は、電流センス部２６およびソース部２７において、行列状の単位セル３４，４０で区画された格子領域に沿って形成され、隣り合う単位セル３４，４０に跨る機能部５２を含む。これにより、ゲート電極４９は、ゲート絶縁膜４８を介して、各単位セル３４，４０のチャネル領域５０，５１に対向している。当該チャネル領域５０，５１は、ｐ−型ボディウェル３１，３２のセル形成部３５，４１における、ｎ＋型ソース領域３８，４４の外方領域である。
ゲート電極４９は、図４に示すように、各単位セル３４，４０のチャネル領域５０，５１に対向する機能部５２の他に、接続部５３をさらに含む。接続部５３は、表面電極膜４の下方でソース側表面電極５とセンス側表面電極６との間の除去領域８を横切って、電流センス部２６およびソース部２７に跨っている。この接続部５３によって、電流センス部２６およびソース部２７の機能部５２同士の電気的な接続が確保される。つまり、ゲート電極４９は、電流センス部２６およびソース部２７の間で共通の電極となっている。
一方、ゲート電極４９は、図７および図８に示すように、半導体装置１のゲートフィンガー１９において、ゲート側表面電極７に接続されている。すなわち、ゲート電極４９は、ソース部２７からゲートフィンガー１９の下方に延びるように形成されており、ゲートフィンガー１９の直下部にコンタクト部６２を有している。これにより、ゲート側パッド１６に与えられたゲート電圧は、コンタクト部６２（図７）および接続部５３（図４）を介して、電流センス部２６のゲート電極４９にも印加される。
ゲート絶縁膜４８は、ゲート電極４９と半導体基板２との絶縁を確保するためゲート電極４９の下方に配置されるが、この実施形態ではさらに、センス側パッド１５およびゲート側パッド１６の直下部にも形成されている。このゲート絶縁膜４８は、図４および図７に示すように、ゲート電極４９の機能部５２の直下部のゲート絶縁膜４８に連なる延長部で構成されている。
半導体基板２上には、ゲート電極４９を覆うように層間絶縁膜５４が形成されている。層間絶縁膜５４は、たとえば酸化シリコン（ＳｉＯ２）からなり、好ましくは、Ｐ（リン）またはＢ（ホウ素）を含有している。つまり、層間絶縁膜５４は、ＢＰＳＧ（Boron Phosphorus Silicon Grass）やＰＳＧ（Phosphorus Silicon Grass）であってもよい。ＳｉＯ２膜は作製が容易で、また、当該ＳｉＯ２膜がＰ（リン）またはＢ（ホウ素）を含有していれば、成膜後にリフローすることもできる。リフローによって層間絶縁膜５４（ＳｉＯ２膜）を容易に平坦化できるので、電流センス部２６の放熱性に影響を与え得るセンス側ワイヤ２３を設計通りに接合し易くすることができる。
層間絶縁膜５４は、電流センス部２６およびソース部２７においてゲート電極４９を覆う第１部分５５と、センス側パッド１５の直下部に配置された第２部分５６と、ゲート側パッド１６の直下部に配置された第３部分５７とを一体的に含む。センス側パッド１５およびゲート側パッド１６の各直下部の層間絶縁膜５４を厚くすることによって、層間絶縁膜５４に十分な耐衝撃性（たとえば、ワイヤボンディング耐性）を与えることができる。
層間絶縁膜５４上には、表面電極膜４（ソース側表面電極５、センス側表面電極６およびゲート側表面電極７）が形成されている。ソース側表面電極５は、層間絶縁膜５４およびゲート絶縁膜４８を貫通してｎ＋型ソース領域３８およびｐ＋型ボディコンタクト領域３９に接続されている。センス側表面電極６は、層間絶縁膜５４およびゲート絶縁膜４８を貫通してｎ＋型ソース領域４４およびｐ＋型ボディコンタクト領域４５に接続されている。ゲート側表面電極７（ゲートフィンガー１９）は、層間絶縁膜５４を貫通してゲート電極４９に接続されている。
また、表面電極膜４は、たとえば、下側（半導体基板２側）からＴｉ、ＴｉＮおよびＡｌＣｕの順に積層した積層構造からなる電極膜であってもよい。表面電極膜４の最表面をＡｌＣｕにすることによって、Ａｌを用いる場合に比べて、当該電極膜４に十分な耐衝撃性（たとえば、ワイヤボンディング耐性）を与えることができる。
表面電極膜４上には、パッシベーション膜１０が形成されている。パッシベーション膜１０は、たとえば、窒化シリコン（ＳｉＮ）からなっていてもよい。パッシベーション膜１０には、前述したようにパッド開口１１〜１３が形成されている。
半導体基板２の裏面には、ドレイン電極５８が形成されている。ドレイン電極５８は、半導体基板２側からＴｉ、Ｎｉ、ＡｕおよびＡｇの順に積層した積層構造からなる電極膜であってもよい。また、ドレイン電極５８は、電流センス部２６およびソース部２７の間で共通の電極となっている。
次に、図９を参照して一例として半導体装置１における電流検出の方法を説明する。図９は、半導体装置１における電流検出を説明するための回路図である。
図９に示すように、半導体装置１は、主電流側のソース部２７と電流検出側の電流センス部２６とを一つのチップ内に備えている。電流センス部２６のソースＳには、検出抵抗５９が接続されている。検出抵抗５９は、たとえば、半導体装置１をモジュールに組み込む際に当該モジュールに一緒に組み込まれるものであってよいし、半導体装置１の内部に組み込んでいてもよい。前述したように、ゲートＧおよびドレインＤは、電流センス部２６およびソース部２７で共通のものとなっている。
各ソースＳ−ドレインＤ間に電圧を印加した状態でゲートＧに閾値以上の電圧が印加されることによって、ソースＳ−ドレインＤ間に電流が流れ、半導体装置１がオン状態となる。これにより、電流センス部２６に検出電流ＩＳＥＮＳＥが流れる一方、ソース部２７には主電流ＩＭＡＩＮが流れる。
主電流ＩＭＡＩＮが短絡電流になっているか否かは、検出抵抗５９の電圧ＶＳＥＮＳＥが一定の閾値を超えたか否かを監視することによって判別される。検出抵抗５９の抵抗ＲＳＥＮＳＥが一定であることから、電圧ＶＳＥＮＳＥは検出電流ＩＳＥＮＳＥの増加に伴って増加する。したがって、電圧ＶＳＥＮＳＥが閾値を超えるということは、過剰な検出電流ＩＳＥＮＳＥが流れていることを意味し、延いては、電流センス部２６とソース部２７との間のセンス比に基づいて算出される主電流の電流値ＩＭＡＩＮも過剰になっていることを表している。
上記のような検出方法においては、実際に流れた主電流ＩＭＡＩＮと、検出電流ＩＳＥＮＳＥにセンス比を乗じることによって算出される主電流ＩＭＡＩＮとが一致していれば、当該短絡検出を精度よく行うことができ、適切なタイミングでゲート電圧を遮断することができる。
しかしながら、図１に示すように、ソース側パッド１４Ａ，１４Ｂは比較的大きく当該パッド１４Ａ，１４Ｂに対するソース側ワイヤ２２の占有面積が小さい一方、センス型パッド１５は比較的小さいため、当該パッド１５に対するセンス側ワイヤ２３の占有面積が大きくなる。これにより、ワイヤ２２，２３を介する熱の逃げ量に差が生じるため、ソース部２７と電流センス部２６との間のオン抵抗に生じる誤差が大きくなる可能性がある。その結果、実際には主電流ＩＭＡＩＮが短絡電流となっていないのに、電流検出側に過剰な検出電流ＩＳＥＮＳＥが流れる場合がある。この場合、短絡検出は、あくまでも電流検出側の検出抵抗５９の電圧ＶＳＥＮＳＥに基づいているので、必要がなくとも短絡と判別し、ゲート電圧が遮断されるおそれがある。
そこで、この半導体装置１によれば、図２に示すように、電流センス部２６がセンス側パッド１５の直下部を避けた位置に配置されている。これにより、センス側ワイヤ２３（図１）がセンス側パッド１５に接合されている場合に、電流センス部２６とセンス側ワイヤ２３との間に一定の距離を保つことができるので、電流センス部２６で発生した熱がセンス側ワイヤ２３に優先的に伝わって逃げることを抑制することができる。そのため、ソース部２７の主電流側単位セル３４と電流センス部２６のセンス側単位セル４０との間のオン抵抗に生じる誤差を小さくすることができる。また、電流センス部２６がセンス側パッド１５の直下部にないので、センス側ワイヤ２３をセンス側パッド１５に接合する際の衝撃が電流センス部２６に直接伝わることを防止でき、電流センス部２６の破壊を抑制することもできる。これらの結果、電流センス部２６による主電流の電流値の検出精度を向上させることができる。
そして、このように電流センス部２６をセンス側パッド１５の直下部を避けた位置に配置することは、ＳｉＣからなる半導体基板２を使用することによって達成できるものである。つまり、Ｓｉ半導体デバイスでは、単位面積あたりに流すことができる電流量が小さいため、大電流を流す面積の大きいソース部に対し、検出精度が高い適切なセンス比(１０００〜２０００程度)とするためには、ある程度大きなセンス部のセル面積が必要であることから、避けた位置に形成することは難しい。これに対し、ＳｉＣ半導体デバイスでは、単位面積あたりに流すことができる電流量が大きいため、ソース部に対し、小さなセル面積のセンス部でも適切なセンス比を確保できることから、避けた位置に形成することができる。
また、この実施形態では、図３に示すように、電流センス部２６がソース部２７に囲まれているので、電流センス部２６の発熱量をソース部２７に近づけることができる。そのため、発熱量の違いにより発生するオン抵抗の誤差を小さくすることができる。
また、この実施形態では、図２に示すように、電流センス部２６の全体がパッシベーション膜１０の被覆領域２５で覆われており、半導体装置１の外側から見て電流センス部２６の直上部とセンス側パッド１５とが明確に区別されている。そのため、センス側ワイヤ２３を誤って電流センス部２６の直上部に接合することを防止することができる。電流センス部２６とセンス側ワイヤ２３との間に一定の距離を確実に保つことができる。
また、この実施形態では、図４および図５に示すように、層間絶縁膜５４は、センス側パッド１５の直下部に、比較的厚い（たとえば、１μｍ以上）第２部分５６を有している。これにより、センス側ワイヤ２３をセンス側パッド１５に接合する際に電流センス部２６に伝わる衝撃を軽減することができる。その結果、主電流の電流値の検出精度の信頼性を確保することができる。
次に、図１０を参照して、半導体装置１の製造方法を説明する。
たとえば、まず、エピタキシャル成長によって、ｎ＋型ベース基板２８上にｎ−型エピタキシャル層２９が形成されて半導体基板２が形成される（ステップＳ１）。
次に、半導体基板２の表面部に、ｐ型不純物イオンが選択的に注入されることによって、ｐ−型ウェル３０が形成される（ステップＳ２）。
次に、各セル形成部３５，４１に、ｎ型不純物イオンが選択的に注入されることによって、ｎ＋型ソース領域３８，４４が形成される（ステップＳ３）。
次に、ｐ−型ウェル３０に、ｐ型不純物イオンが選択的に注入されることによって、ｐ＋型ボディコンタクト領域３９，４５およびｐ＋型領域４６，４７が形成される（ステップＳ４）。
次に、たとえば熱酸化によって、半導体基板２の表面に、ゲート絶縁膜４８が形成される（ステップＳ５）。
次に、たとえばＣＶＤ法によって、半導体基板２上にポリシリコンが堆積され、パターニングすることによって、ゲート電極４９が形成される（ステップＳ６）。
次に、たとえばＣＶＤ法によって、半導体基板２上に層間絶縁膜５４が形成される（ステップＳ７）。
次に、層間絶縁膜５４およびゲート絶縁膜４８を貫通するコンタクトホールが形成された後、たとえばスパッタ法によって、表面電極膜４が形成される（ステップＳ８，Ｓ９）。
次に、表面電極膜４を覆うパッシベーション膜１０が形成され、その後、パターニングによって、パッド開口１１，１２，１３が形成される（ステップＳ１０，Ｓ１１）。
こうして、上記した半導体装置１が得られる。
以上、本発明の実施形態を説明したが、本発明は他の形態で実施することもできる。
たとえば、半導体装置１のゲート構造は、図４に示したプレーナゲート構造に限らず、図１１に示すようなトレンチゲート構造であってもよい。トレンチゲート構造では、半導体基板２にゲートトレンチ６０が形成され、その内部にゲート電極４９が埋め込まれている。この場合、ゲート電極４９が半導体基板２上に凸になっていないので、層間絶縁膜５４の第１部分５５および第２部分５６は、互いに同じ厚さであってもよい。
また、電流センス部２６は、その全体がパッシベーション膜１０で覆われている図２の構成である必要はなく、図１２に示すように、その一部のみがパッシベーション膜１０で覆われていてもよい。この場合、センス側パッド１５の直下部に電流センス部２６が部分的に重なるが、センス側パッド１５におけるセンス側ワイヤ２３の接合領域６１を、電流センス部２６を避けた位置に仮想的に設定しておけばよい。つまり、本発明のセンス側接合領域は、必ずしもセンス側パッド１５と一致していなくてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
本出願は、２０１５年１２月１８日に日本国特許庁に提出された特願２０１５−２４７７２７号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
１ 半導体装置
２ 半導体基板
４ 表面電極膜
５ ソース側表面電極
６ センス側表面電極
７ ゲート側表面電極
１０ パッシベーション膜
１２ パッド開口
１５ センス側パッド
２３ センス側ワイヤ
２６ 電流センス部
２７ ソース部
３４ 主電流側単位セル
４０ センス側単位セル
５４ 層間絶縁膜
５５ 第１部分
５６ 第２部分
５７ 第３部分
６１ 接合領域

Claims (13)

  1. ＳｉＣからなる半導体層と、
    前記半導体層に形成され、主電流側の第１単位セルを含むソース部と、
    前記半導体層に形成され、電流検出側の第２単位セルを含む電流センス部と、
    前記ソース部の上方に配置されたソース側表面電極と、
    前記電流センス部の上方を少なくとも一部に含むように配置されたセンス側表面電極とを含み、
    前記第２単位セルは、前記センス側表面電極の下方で、かつ配線材の接合部分の直下部を避けた位置に配置されている、半導体装置。
  2. 前記電流センス部と前記センス側表面電極との間に配置された層間絶縁膜と、
    前記層間絶縁膜よりも下方に形成されたゲート絶縁膜とを含み、
    前記層間絶縁膜は、前記ゲート絶縁膜よりも厚く形成されている、請求項１に記載の半導体装置。
  3. 前記電流センス部は、前記ソース部に囲まれた領域に形成されている、請求項１または２に記載の半導体装置。
  4. 前記センス側表面電極の前記第２単位セルの直上部を選択的に覆い、前記センス側表面電極の一部をセンス側パッドとして露出させる開口を有するパッシベーション膜を含む、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記第１単位セルおよび前記第２単位セルは、互いに同じセル構造を有している、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記電流センス部は、前記半導体層の面内方向において一カ所のみに形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記層間絶縁膜は、１μｍ以上の厚さを有している、請求項２に記載の半導体装置。
  8. 前記半導体層上に配置され、配線材が接合されるゲート側接合領域を有するゲート側表面電極を含み、
    前記層間絶縁膜は、前記ゲート側接合領域の直下部にも配置されている、請求項２または７に記載の半導体装置。
  9. 前記層間絶縁膜は、ＳｉＯ２膜を含む、請求項２、７または８に記載の半導体装置。
  10. 前記ＳｉＯ２膜は、Ｐ（リン）を含有している、請求項９に記載の半導体装置。
  11. 前記ＳｉＯ２膜は、Ｂ（ホウ素）を含有している、請求項９に記載の半導体装置。
  12. 前記センス側表面電極は、下側からＴｉ、ＴｉＮおよびＡｌＣｕの順に積層した積層構造からなる電極を含む、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記半導体層上に配置されたゲート側表面電極と、
    前記センス側表面電極の一部をセンス側パッドとして露出させる開口および前記ゲート側表面電極の一部をゲート側パッドとして露出させる開口を有するパッシベーション膜とを含み、
    前記センス側パッドおよび前記ゲート側パッドは、互いに同じ方向に長手な形状に形成されている、請求項１〜３のいずれか一項に記載の半導体装置。

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