WO2017094229A1 - 撮像装置 - Google Patents

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electrode
reset
photoelectric conversion
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康夫 三宅
雅史 村上
徳彦 玉置
嘉晃 佐藤
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パナソニックＩｐマネジメント株式会社
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K85/30—Coordination compounds
    • H10K85/311—Phthalocyanine

Definitions

  • the present disclosure relates to an imaging apparatus.
  • CMOS Complementary Metal Oxide Semiconductor
  • the CMOS type image sensor has features of low power consumption and access for each pixel.
  • a so-called rolling shutter that sequentially performs exposure and readout of signal charges for each row of a pixel array is applied to a CMOS image sensor as a signal readout system.
  • the start and end of exposure differ for each row of the pixel array. Therefore, when an object moving at high speed is imaged, a distorted image may be obtained as an image of the object, or when a flash is used, a difference in brightness may occur in the image. Under such circumstances, there is a demand for a so-called global shutter function that makes the start and end of exposure common to all the pixels in the pixel array.
  • Patent Document 1 discloses a CMOS image sensor capable of global shutter operation.
  • a transfer transistor and a charge storage unit are provided in each of a plurality of pixels. Within each pixel, the charge storage unit is connected to a photodiode via a transfer transistor.
  • an imaging device capable of realizing the global shutter function while suppressing the complexity of the circuit in the pixel.
  • Each includes a first electrode, a second electrode facing the first electrode, a photoelectric conversion layer between the first electrode and the second electrode, a charge storage region electrically connected to the first electrode, and a charge storage region
  • a plurality of unit pixel cells including a signal detection circuit electrically connected to the second electrode and a voltage supply circuit electrically connected to the second electrode, wherein charges generated by photoelectric conversion are accumulated in the charge accumulation region.
  • a voltage supply circuit that supplies a first voltage to the second electrode during an exposure period, and supplies a second voltage different from the first voltage to the second electrode during a non-exposure period.
  • An imaging device in which start and end are common among a plurality of unit pixel cells.
  • a comprehensive or specific aspect may be realized by an element, a device, an apparatus, a system, an integrated circuit, a method, or a computer program.
  • a comprehensive or specific aspect may be realized by any combination of an element, a device, an apparatus, a system, an integrated circuit, a method, and a computer program.
  • the global shutter function can be realized while suppressing the complexity of the circuit in the pixel.
  • FIG. 1 is a schematic diagram illustrating an exemplary circuit configuration of an imaging apparatus according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view showing an exemplary device structure of the unit pixel cell 10.
  • FIG. 3 is a diagram illustrating an example of an absorption spectrum in a photoelectric conversion layer containing tin naphthalocyanine.
  • FIG. 4 is a schematic cross-sectional view showing an example of the configuration of the photoelectric conversion layer 15.
  • FIG. 5 is a graph showing typical photocurrent characteristics of the photoelectric conversion layer 15.
  • FIG. 6 is a diagram for describing an example of an operation in the imaging apparatus according to the embodiment of the present disclosure.
  • FIG. 7 is a block diagram illustrating an example of an imaging system configured to be able to form a multiple exposure image.
  • FIG. 1 is a schematic diagram illustrating an exemplary circuit configuration of an imaging apparatus according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view showing an exemplary device structure of the
  • FIG. 8 is a diagram for explaining an example of formation of a multiple exposure image.
  • FIG. 9 shows an exemplary multiple exposure image acquired by the imaging system 100S shown in FIG. 7 and a plurality of images extracted from the multiple exposure image in time series, each including one moving object image.
  • FIG. 10 is a diagram illustrating an example of a multiple exposure image on which an identifier image indicating a temporal change in the position of a moving object is superimposed.
  • FIG. 11 is a diagram illustrating another example of a multiple exposure image on which an identifier image indicating a temporal change in the position of a moving object is superimposed.
  • FIG. 12 is a diagram for explaining another example of forming a multiple exposure image.
  • FIG. 10 is a diagram illustrating an example of a multiple exposure image on which an identifier image indicating a temporal change in the position of a moving object is superimposed.
  • FIG. 13 is a timing chart for explaining an exemplary operation of the reset voltage source 34 in the reset period.
  • FIG. 14 is a timing chart for explaining an exemplary operation of the reset voltage source 34 in the reset period.
  • FIG. 15 is a schematic diagram illustrating a modified example of the imaging apparatus 100.
  • Each includes a first electrode, a second electrode facing the first electrode, a photoelectric conversion layer between the first electrode and the second electrode, a charge storage region electrically connected to the first electrode, and a charge storage region
  • a plurality of unit pixel cells including a signal detection circuit electrically connected to the voltage supply circuit, and a voltage supply circuit electrically connected to the second electrode, and accumulates charges generated by photoelectric conversion in the charge accumulation region.
  • a voltage supply circuit that supplies a first voltage to the second electrode during an exposure period, which is a period for performing the same, and supplies a second voltage different from the first voltage to the second electrode during a non-exposure period, and an exposure period
  • the start and end of the imaging device is common among the plurality of unit pixel cells.
  • Each of the plurality of unit pixel cells includes a reset transistor that is electrically connected to the charge accumulation region and switches supply and cut-off of a reset voltage for initializing the charge accumulation region.
  • the reset transistor is a p-channel field effect transistor, The imaging apparatus according to item 2, wherein the reset voltage is smaller than the second voltage.
  • the plurality of unit pixel cells are two-dimensionally arranged along the rows and columns, and signals detected by the signal detection circuits of the plurality of unit pixel cells are read at different timings for each row.
  • the imaging device according to any one of the above.
  • Item 7 The imaging device according to Item 6, wherein the voltage supply circuit supplies first voltages having different magnitudes to the second electrode during each of a plurality of exposure periods.
  • Item 8 Item 6 or further comprising an image forming circuit for acquiring a plurality of image data based on outputs for each of a plurality of exposure periods from the signal detection circuit and forming a multiple exposure image by superimposing the plurality of image data 8.
  • the photoelectric conversion layer includes a first voltage range in which the absolute value of the output current density increases as the reverse bias voltage increases, a second voltage range in which the output current density increases as the forward bias voltage increases, and the first A photocurrent characteristic having a third voltage range between the voltage range and the second voltage range, the absolute value of the change rate of the output current density with respect to the bias voltage being smaller than the first voltage range and the second voltage range;
  • the voltage supply circuit supplies the second voltage to the second electrode so that the bias voltage applied to the photoelectric conversion layer falls within the third voltage range during the non-exposure period.
  • a plurality of unit pixel cells each including a first electrode, a charge storage region electrically connected to the first electrode, and a signal detection circuit electrically connected to the charge storage region; A second electrode facing the first electrode; A photoelectric conversion layer disposed between the first electrode and the second electrode; A voltage supply circuit having a connection with the second electrode, the voltage supply circuit supplying different voltages to the second electrode between the exposure period and the non-exposure period,
  • the photoelectric conversion layer includes a first voltage range in which the absolute value of the output current density increases as the reverse bias voltage increases, a second voltage range in which the output current density increases as the forward bias voltage increases, and a first voltage range And a third voltage range between the first voltage range and the second voltage range, the change rate of the output current density with respect to the bias voltage has different photocurrent characteristics, The rate of change in the third voltage range is smaller than the rate of change in the first voltage range and the rate of change in the second voltage range, The start and end of the exposure period are common among the plurality of unit pixel cells, The voltage
  • a global shutter can be realized without separately providing a transfer transistor or the like in a unit pixel cell.
  • Item 12 The imaging device according to Item 11, wherein the exposure period is included multiple times in one frame period.
  • Item 14 Item 12 or further comprising an image forming circuit for obtaining a plurality of image data based on outputs for each of a plurality of exposure periods from the signal detection circuit and forming a multiple exposure image by superimposing the plurality of image data
  • the imaging device according to 13.
  • the trajectory of the image of the object that has moved during one frame period can be known from the multiple exposure image.
  • Item 14 Item 14.
  • the trajectory of the image of the object that has moved in one frame period can be known from the multiple exposure image.
  • Each of the plurality of unit pixel cells is a reset transistor electrically connected to the charge storage region, and includes a reset transistor that switches supply and cutoff of the reset voltage to the charge storage region,
  • the reset transistor is an n-channel field effect transistor, 16.
  • Each of the plurality of unit pixel cells is a reset transistor electrically connected to the charge storage region, and includes a reset transistor that switches supply and cutoff of the reset voltage to the charge storage region,
  • the reset transistor is a p-channel field effect transistor, 16.
  • the imaging device according to any one of items 11 to 15, wherein the reset voltage is smaller than a voltage applied to the second electrode by the voltage supply circuit in the second period.
  • Item 18 The imaging device according to Item 16 or 17, wherein an absolute value of a difference between the reset voltage and a voltage applied to the second electrode by the voltage supply circuit in the non-exposure period is smaller than a breakdown voltage of the photoelectric conversion layer.
  • Item 18 The imaging device according to Item 16 or 17, wherein an absolute value of a difference between the reset voltage and a voltage applied to the second electrode by the voltage supply circuit in the non-exposure period is smaller than an input voltage to the signal detection circuit.
  • FIG. 1 illustrates an exemplary circuit configuration of an imaging apparatus according to an embodiment of the present disclosure.
  • An imaging apparatus 100 illustrated in FIG. 1 includes a pixel array PA including a plurality of unit pixel cells 10 arranged in a two-dimensional manner.
  • FIG. 1 schematically shows an example in which the unit pixel cells 10 are arranged in a matrix of 2 rows and 2 columns. Needless to say, the number and arrangement of the unit pixel cells 10 in the imaging apparatus 100 are not limited to the example shown in FIG.
  • Each unit pixel cell 10 includes a photoelectric conversion unit 13 and a signal detection circuit 14.
  • the photoelectric conversion unit 13 includes a photoelectric conversion layer sandwiched between two electrodes facing each other, and receives incident light to generate a signal.
  • the entire photoelectric conversion unit 13 does not need to be an independent element for each unit pixel cell 10.
  • a part of the photoelectric conversion unit 13 may extend over a plurality of unit pixel cells 10.
  • the signal detection circuit 14 is a circuit that detects a signal generated by the photoelectric conversion unit 13.
  • the signal detection circuit 14 includes a signal detection transistor 24 and an address transistor 26.
  • the signal detection transistor 24 and the address transistor 26 are typically field effect transistors (FETs).
  • FETs field effect transistors
  • an N-channel MOS is exemplified as the signal detection transistor 24 and the address transistor 26.
  • the control terminal (here, the gate) of the signal detection transistor 24 has an electrical connection with the photoelectric conversion unit 13.
  • Signal charges (holes or electrons) generated by the photoelectric conversion unit 13 are accumulated in a charge accumulation node (also referred to as a “floating diffusion node”) 41 between the gate of the signal detection transistor 24 and the photoelectric conversion unit 13.
  • a charge accumulation node also referred to as a “floating diffusion node”
  • the photoelectric conversion unit 13 of each unit pixel cell 10 further has a connection with the sensitivity control line 42.
  • the sensitivity control line 42 is connected to a sensitivity control voltage supply circuit 32 (hereinafter simply referred to as “voltage supply circuit 32”).
  • the voltage supply circuit 32 is a circuit configured to be able to supply at least two kinds of voltages.
  • the voltage supply circuit 32 supplies a predetermined voltage to the photoelectric conversion unit 13 via the sensitivity control line 42 when the imaging apparatus 100 is in operation.
  • the voltage supply circuit 32 is not limited to a specific power supply circuit, and may be a circuit that generates a predetermined voltage, or a circuit that converts a voltage supplied from another power supply into a predetermined voltage. .
  • the signal charge supplied from the voltage supply circuit 32 to the photoelectric conversion unit 13 is switched between a plurality of different voltages, whereby the signal charge from the photoelectric conversion unit 13 to the charge storage node 41 is changed.
  • Control of the start and end of the storage of In other words, in the embodiment of the present disclosure, the electronic shutter operation is executed by switching the voltage supplied from the voltage supply circuit 32 to the photoelectric conversion unit 13. An example of the operation of the imaging apparatus 100 will be described later.
  • Each unit pixel cell 10 has a connection with a power supply line 40 that supplies a power supply voltage VDD. As shown in the figure, an input terminal (typically a drain) of the signal detection transistor 24 is connected to the power line 40. When the power supply line 40 functions as a source follower power supply, the signal detection transistor 24 amplifies and outputs the signal generated by the photoelectric conversion unit 13.
  • the input terminal (here, drain) of the address transistor 26 is connected to the output terminal (here, source) of the signal detection transistor 24.
  • An output terminal (here, a source) of the address transistor 26 is connected to one of a plurality of vertical signal lines 47 arranged for each column of the pixel array PA.
  • the control terminal (here, the gate) of the address transistor 26 is connected to the address control line 46, and by controlling the potential of the address control line 46, the output of the signal detection transistor 24 is connected to the corresponding vertical signal line 47. It can be read selectively.
  • the address control line 46 is connected to a vertical scanning circuit (also called “row scanning circuit”) 36.
  • the vertical scanning circuit 36 selects a plurality of unit pixel cells 10 arranged in each row in units of rows by applying a predetermined voltage to the address control line 46. Thereby, reading of the signal of the selected unit pixel cell 10 and resetting of the pixel electrode described later are executed.
  • the vertical signal line 47 is a main signal line that transmits a pixel signal from the pixel array PA to a peripheral circuit.
  • a column signal processing circuit (also referred to as “row signal storage circuit”) 37 is connected to the vertical signal line 47.
  • the column signal processing circuit 37 performs noise suppression signal processing typified by correlated double sampling and analog-digital conversion (AD conversion).
  • AD conversion analog-digital conversion
  • the column signal processing circuit 37 is provided corresponding to each column of the unit pixel cells 10 in the pixel array PA.
  • These column signal processing circuits 37 are connected to a horizontal signal readout circuit (also referred to as “column scanning circuit”) 38.
  • the horizontal signal read circuit 38 sequentially reads signals from the plurality of column signal processing circuits 37 to the horizontal common signal line 49.
  • the unit pixel cell 10 includes a reset transistor 28.
  • the reset transistor 28 can be, for example, a field effect transistor, similar to the signal detection transistor 24 and the address transistor 26. In the following, an example in which an N-channel MOS is applied as the reset transistor 28 will be described unless otherwise specified.
  • the reset transistor 28 is connected between a reset voltage line 44 that supplies a reset voltage Vr and a charge storage node 41.
  • the control terminal (here, the gate) of the reset transistor 28 is connected to the reset control line 48, and the potential of the charge storage node 41 can be reset to the reset voltage Vr by controlling the potential of the reset control line 48. it can.
  • the reset control line 48 is connected to the vertical scanning circuit 36. Therefore, when the vertical scanning circuit 36 applies a predetermined voltage to the reset control line 48, the plurality of unit pixel cells 10 arranged in each row can be reset in units of rows.
  • a reset voltage line 44 that supplies a reset voltage Vr to the reset transistor 28 is connected to a reset voltage supply circuit 34 (hereinafter simply referred to as “reset voltage source 34”).
  • the reset voltage source 34 only needs to have a configuration capable of supplying a predetermined reset voltage Vr to the reset voltage line 44 during the operation of the imaging apparatus 100.
  • the reset voltage source 34 is connected to a specific power supply circuit. It is not limited.
  • Each of the voltage supply circuit 32 and the reset voltage source 34 may be part of a single voltage supply circuit, or may be an independent and separate voltage supply circuit.
  • One or both of the voltage supply circuit 32 and the reset voltage source 34 may be a part of the vertical scanning circuit 36.
  • the sensitivity control voltage from the voltage supply circuit 32 and / or the reset voltage Vr from the reset voltage source 34 may be supplied to each unit pixel cell 10 via the vertical scanning circuit 36.
  • the power supply voltage VDD of the signal detection circuit 14 is also possible to use as the reset voltage Vr.
  • a voltage supply circuit (not shown in FIG. 1) for supplying a power supply voltage to each unit pixel cell 10 and the reset voltage source 34 can be shared.
  • the power supply line 40 and the reset voltage line 44 can be shared, wiring in the pixel array PA can be simplified.
  • using different voltages for the reset voltage Vr and the power supply voltage VDD of the signal detection circuit 14 enables more flexible control of the imaging apparatus 100.
  • FIG. 2 schematically shows an exemplary device structure of the unit pixel cell 10.
  • the signal detection transistor 24, the address transistor 26, and the reset transistor 28 described above are formed on the semiconductor substrate 20.
  • the semiconductor substrate 20 is not limited to a substrate whose entirety is a semiconductor.
  • the semiconductor substrate 20 may be an insulating substrate provided with a semiconductor layer on the surface on the side where the photosensitive region is formed.
  • a P-type silicon (Si) substrate is used as the semiconductor substrate 20 will be described.
  • the semiconductor substrate 20 includes impurity regions (here, N-type regions) 26s, 24s, 24d, 28d, and 28s, and element isolation regions 20t for electrical isolation between the unit pixel cells 10.
  • the element isolation region 20t is also provided between the impurity region 24d and the impurity region 28d.
  • the element isolation region 20t is formed, for example, by performing ion implantation of an acceptor under predetermined implantation conditions.
  • the impurity regions 26 s, 24 s, 24 d, 28 d, and 28 s are typically diffusion layers formed in the semiconductor substrate 20.
  • the signal detection transistor 24 includes impurity regions 24s and 24d and a gate electrode 24g (typically a polysilicon electrode).
  • the impurity region 24s functions as, for example, a source region of the signal detection transistor 24.
  • the impurity region 24d functions as, for example, a drain region of the signal detection transistor 24.
  • a channel region of the signal detection transistor 24 is formed between the impurity regions 24s and 24d.
  • the address transistor 26 includes impurity regions 26s and 24s and a gate electrode 26g (typically a polysilicon electrode) connected to an address control line 46 (see FIG. 1).
  • the signal detection transistor 24 and the address transistor 26 are electrically connected to each other by sharing the impurity region 24s.
  • the impurity region 26s functions as, for example, a source region of the address transistor 26.
  • the impurity region 26s has a connection with a vertical signal line 47 (see FIG. 1) not shown in FIG.
  • the reset transistor 28 includes impurity regions 28d and 28s and a gate electrode 28g (typically a polysilicon electrode) connected to a reset control line 48 (see FIG. 1).
  • the impurity region 28s functions as a source region of the reset transistor 28, for example.
  • the impurity region 28s is connected to a reset voltage line 44 (see FIG. 1) not shown in FIG.
  • an interlayer insulating layer 50 (typically a silicon dioxide layer) is disposed so as to cover the signal detection transistor 24, the address transistor 26 and the reset transistor 28.
  • a wiring layer 56 may be disposed in the interlayer insulating layer 50.
  • the wiring layer 56 is typically formed of a metal such as copper, and may include, for example, a wiring such as the vertical signal line 47 described above.
  • the number of insulating layers in the interlayer insulating layer 50 and the number of layers included in the wiring layer 56 disposed in the interlayer insulating layer 50 can be arbitrarily set, and are not limited to the example shown in FIG.
  • the above-described photoelectric conversion unit 13 is disposed on the interlayer insulating layer 50.
  • a plurality of unit pixel cells 10 constituting the pixel array PA are formed on the semiconductor substrate 20.
  • the plurality of unit pixel cells 10 arranged two-dimensionally on the semiconductor substrate 20 form a photosensitive region (pixel region).
  • a distance (pixel pitch) between two adjacent unit pixel cells 10 may be about 2 ⁇ m, for example.
  • the photoelectric conversion unit 13 includes a pixel electrode 11, a counter electrode 12, and a photoelectric conversion layer 15 disposed therebetween.
  • the counter electrode 12 and the photoelectric conversion layer 15 are formed across a plurality of unit pixel cells 10.
  • the pixel electrode 11 is provided for each unit pixel cell 10, and is spatially separated from the pixel electrode 11 of another adjacent unit pixel cell 10, whereby the pixel electrode 11 of the other unit pixel cell 10. Is electrically isolated from
  • the counter electrode 12 is typically a transparent electrode formed from a transparent conductive material.
  • the counter electrode 12 is disposed on the photoelectric conversion layer 15 on the light incident side. Therefore, light that has passed through the counter electrode 12 enters the photoelectric conversion layer 15.
  • the light detected by the imaging device 100 is not limited to light within the visible light wavelength range (for example, 380 nm to 780 nm).
  • “transparent” means that at least part of light in the wavelength range to be detected is transmitted, and it is not essential to transmit light over the entire wavelength range of visible light.
  • electromagnetic waves in general including infrared rays and ultraviolet rays are expressed as “light” for convenience.
  • a transparent conductive oxide (TCO) such as ITO, IZO, AZO, FTO, SnO 2 , TiO 2 , ZnO 2 or the like can be used.
  • the photoelectric conversion layer 15 receives the incident light and generates hole-electron pairs.
  • the photoelectric conversion layer 15 is typically formed from an organic material. Specific examples of the material constituting the photoelectric conversion layer 15 will be described later.
  • the counter electrode 12 has a connection with the sensitivity control line 42 connected to the voltage supply circuit 32.
  • the counter electrode 12 is formed across the plurality of unit pixel cells 10. Therefore, it is possible to apply a sensitivity control voltage having a desired magnitude from the voltage supply circuit 32 to the plurality of unit pixel cells 10 through the sensitivity control line 42.
  • the counter electrode 12 may be provided separately for each unit pixel cell 10 as long as a sensitivity control voltage of a desired magnitude can be applied from the voltage supply circuit 32.
  • the photoelectric conversion layer 15 may be provided separately for each unit pixel cell 10.
  • the voltage supply circuit 32 supplies different voltages to the counter electrode 12 between the exposure period and the non-exposure period.
  • the “exposure period” means a period for accumulating one of the positive and negative charges (signal charge) generated by photoelectric conversion in the charge accumulation region, and may be called the “charge accumulation period”. Good.
  • a period other than the exposure period during the operation of the imaging apparatus is referred to as a “non-exposure period”.
  • the “non-exposure period” is not limited to the period in which the incidence of light on the photoelectric conversion unit 13 is blocked, and may include the period in which the photoelectric conversion unit 13 is irradiated with light.
  • the “non-exposure period” includes a period in which signal charges are unintentionally accumulated in the charge accumulation region due to the occurrence of parasitic sensitivity.
  • any one of holes and electrons among the hole-electron pairs generated in the photoelectric conversion layer 15 by photoelectric conversion is caused by the pixel electrode 11. Can be collected.
  • holes can be selectively collected by the pixel electrode 11 by making the potential of the counter electrode 12 higher than that of the pixel electrode 11.
  • a hole is utilized as a signal charge is illustrated.
  • electrons are also possible to use electrons as signal charges.
  • the pixel electrode 11 facing the counter electrode 12 is provided with an appropriate bias voltage between the counter electrode 12 and the pixel electrode 11, so that the positive and negative charges generated by photoelectric conversion in the photoelectric conversion layer 15 are Collect one side.
  • the pixel electrode 11 is formed of a metal such as aluminum or copper, a metal nitride, or polysilicon that is given conductivity by being doped with impurities.
  • the pixel electrode 11 may be a light shielding electrode.
  • a TaN electrode having a thickness of 100 nm as the pixel electrode 11 a sufficient light shielding property can be realized.
  • the pixel electrode 11 as a light-shielding electrode, the channel region or the impurity region of the transistor (in this example, at least one of the signal detection transistor 24, the address transistor 26, and the reset transistor 28) formed on the semiconductor substrate 20 is formed. The incidence of light that has passed through the photoelectric conversion layer 15 can be suppressed.
  • a light shielding film may be formed in the interlayer insulating layer 50 using the wiring layer 56 described above.
  • the pixel electrode 11 is connected to the gate electrode 24 g of the signal detection transistor 24 via the plug 52, the wiring 53, and the contact plug 54.
  • the gate of the signal detection transistor 24 has an electrical connection with the pixel electrode 11.
  • the plug 52 and the wiring 53 are made of a metal such as copper, for example.
  • the plug 52, the wiring 53 and the contact plug 54 constitute at least a part of the charge storage node 41 (see FIG. 1) between the signal detection transistor 24 and the photoelectric conversion unit 13.
  • the wiring 53 can be a part of the wiring layer 56.
  • the pixel electrode 11 is also connected to the impurity region 28d through the plug 52, the wiring 53, and the contact plug 55. In the configuration illustrated in FIG.
  • a voltage corresponding to the amount of the signal charge accumulated in the charge accumulation region is applied to the gate of the signal detection transistor 24.
  • the signal detection transistor 24 amplifies this voltage.
  • the voltage amplified by the signal detection transistor 24 is selectively read out via the address transistor 26 as a signal voltage.
  • the present inventors have also found that further accumulation of signal charges in the charge accumulation region after reducing the potential difference can be suppressed. That is, by controlling the magnitude of the bias voltage applied to the photoelectric conversion layer 15, a global shutter function is realized without separately providing an element such as a transfer transistor in each of a plurality of pixels as in the technique described in Patent Document 1. I found out that I could do it. A typical example of the operation in the imaging apparatus 100 will be described later.
  • the photoelectric conversion layer 15 typically includes a semiconductor material.
  • an organic semiconductor material is used as the semiconductor material.
  • the photoelectric conversion layer 15 includes, for example, tin naphthalocyanine represented by the following general formula (1) (hereinafter sometimes simply referred to as “tin naphthalocyanine”).
  • R 1 to R 24 independently represent a hydrogen atom or a substituent.
  • the substituent is not limited to a specific substituent.
  • Substituents include deuterium atoms, halogen atoms, alkyl groups (including cycloalkyl groups, bicycloalkyl groups, and tricycloalkyl groups), alkenyl groups (including cycloalkenyl groups and bicycloalkenyl groups), alkynyl groups, aryl groups, Heterocyclic group (may be referred to as heterocyclic group), cyano group, hydroxy group, nitro group, carboxy group, alkoxy group, aryloxy group, silyloxy group, heterocyclic oxy group, acyloxy group, carbamoyloxy group, alkoxycarbonyl Oxy group, aryloxycarbonyloxy group, amino group (including anilino group), ammonio group, acylamino group, aminocarbonylamino group, alkoxycarbonyla
  • tin naphthalocyanine represented by the above general formula (1) a commercially available product can be used.
  • tin naphthalocyanine represented by the above general formula (1) is obtained by using a naphthalene derivative represented by the following general formula (2) as a starting material as disclosed in, for example, JP-A-2010-232410. Can be synthesized.
  • R 25 to R 30 in the general formula (2) may be the same substituents as R 1 to R 24 in the general formula (1).
  • R 1 to R 24 are hydrogen atoms or deuterium atoms from the viewpoint of easy control of the molecular aggregation state. It is useful that 16 or more of R 1 to R 24 are hydrogen atoms or deuterium atoms, and it is more useful that all are hydrogen atoms or deuterium atoms. Furthermore, tin naphthalocyanine represented by the following formula (3) is advantageous from the viewpoint of ease of synthesis.
  • the tin naphthalocyanine represented by the general formula (1) has absorption in a wavelength band of approximately 200 nm to 1100 nm.
  • tin naphthalocyanine represented by the above formula (3) has an absorption peak at a wavelength of about 870 nm as shown in FIG.
  • FIG. 3 is an example of an absorption spectrum in the photoelectric conversion layer containing tin naphthalocyanine represented by the above formula (3).
  • a sample in which a photoelectric conversion layer (thickness: 30 nm) is stacked on a quartz substrate is used.
  • the photoelectric conversion layer formed from a material containing tin naphthalocyanine has absorption in the near infrared region. That is, by selecting a material containing tin naphthalocyanine as a material constituting the photoelectric conversion layer 15, for example, an optical sensor capable of detecting near infrared rays can be realized.
  • FIG. 4 schematically shows an example of the configuration of the photoelectric conversion layer 15.
  • the photoelectric conversion layer 15 includes a hole blocking layer 15 h and a photoelectric conversion structure 15 ⁇ / b> A formed using an organic semiconductor material containing tin naphthalocyanine represented by the general formula (1). And an electron blocking layer 15e.
  • the hole blocking layer 15h is disposed between the photoelectric conversion structure 15A and the counter electrode 12, and the electron blocking layer 15e is disposed between the photoelectric conversion structure 15A and the pixel electrode 11.
  • the photoelectric conversion structure 15A illustrated in FIG. 4 includes at least one of a p-type semiconductor and an n-type semiconductor.
  • the photoelectric conversion structure 15A includes a p-type semiconductor layer 150p, an n-type semiconductor layer 150n, and a mixed layer 150m sandwiched between the p-type semiconductor layer 150p and the n-type semiconductor layer 150n.
  • the p-type semiconductor layer 150p is disposed between the electron blocking layer 15e and the mixed layer 150m, and has a function of photoelectric conversion and / or hole transport.
  • the n-type semiconductor layer 150n is disposed between the hole blocking layer 15h and the mixed layer 150m, and has a function of photoelectric conversion and / or electron transport.
  • the mixed layer 150m may include at least one of a p-type semiconductor and an n-type semiconductor.
  • the p-type semiconductor layer 150p and the n-type semiconductor layer 150n include an organic p-type semiconductor and an organic n-type semiconductor, respectively. That is, the photoelectric conversion structure 15A includes an organic photoelectric conversion material containing tin naphthalocyanine represented by the above general formula (1), and at least one of an organic p-type semiconductor and an organic n-type semiconductor.
  • Organic p-type semiconductors are donor organic semiconductors (compounds), which are typically represented by hole-transporting organic compounds and refer to organic compounds that have the property of easily donating electrons. More specifically, an organic p-type semiconductor (compound) refers to an organic compound having a smaller ionization potential when two organic materials are used in contact with each other. Therefore, any organic compound can be used as the donor organic compound as long as it is an electron-donating organic compound.
  • triarylamine compound for example, triarylamine compound, benzidine compound, pyrazoline compound, styrylamine compound, hydrazone compound, triphenylmethane compound, carbazole compound, polysilane compound, thiophene compound, phthalocyanine compound, cyanine compound, merocyanine compound, oxonol compound, polyamine compound, indole Compounds, pyrrole compounds, pyrazole compounds, polyarylene compounds, condensed aromatic carbocyclic compounds (naphthalene derivatives, anthracene derivatives, phenanthrene derivatives, tetracene derivatives, pyrene derivatives, perylene derivatives, fluoranthene derivatives), nitrogen-containing heterocyclic compounds The metal complex etc.
  • the donor organic semiconductor is not limited thereto, and as described above, any organic compound having an ionization potential smaller than that of the organic compound used as the n-type (acceptor) compound can be used as the donor organic semiconductor.
  • the above-described tin naphthalocyanine is an example of an organic p-type semiconductor material.
  • Organic n-type semiconductors are acceptor organic semiconductors (compounds), which are mainly represented by electron-transporting organic compounds and refer to organic compounds that have a property of easily accepting electrons. More specifically, an organic n-type semiconductor (compound) refers to an organic compound having a higher electron affinity when two organic compounds are used in contact with each other. Therefore, as the acceptor organic compound, any organic compound can be used as long as it is an electron-accepting organic compound.
  • fullerene, fullerene derivative, condensed aromatic carbocyclic compound naphthalene derivative, anthracene derivative, phenanthrene derivative, tetracene derivative, pyrene derivative, perylene derivative, fluoranthene derivative
  • nitrogen atom oxygen atom, sulfur atom containing 5 to 7
  • heterocyclic compounds for example, pyridine, pyrazine, pyrimidine, pyridazine, triazine, quinoline, quinoxaline, quinazoline, phthalazine, cinnoline, isoquinoline, pteridine, acridine, phenazine, phenanthroline, tetrazole, pyrazole, imidazole, thiazole, oxazole, indazole, benz Imidazole, benzotriazole, benzoxazole, benzothiazole, carbazole, purine, triazolopyridazine, tria
  • the mixed layer 150m can be, for example, a bulk heterojunction structure layer including a p-type semiconductor and an n-type semiconductor.
  • tin naphthalocyanine represented by the above general formula (1) can be used as a p-type semiconductor material.
  • the n-type semiconductor material for example, fullerene and / or fullerene derivatives can be used. It is beneficial if the material constituting the p-type semiconductor layer 150p is the same as the p-type semiconductor material included in the mixed layer 150m.
  • the material constituting the n-type semiconductor layer 150n is the same as the n-type semiconductor material included in the mixed layer 150m.
  • the bulk heterojunction structure is described in detail in Japanese Patent No. 5553727. For reference, the entire disclosure of Japanese Patent No. 5553727 is incorporated herein by reference.
  • the photoelectric conversion layer 15 may contain an inorganic semiconductor material such as amorphous silicon.
  • the photoelectric conversion layer 15 may include a layer made of an organic material and a layer made of an inorganic material.
  • FIG. 5 shows typical photocurrent characteristics of the photoelectric conversion layer 15.
  • a thick solid line graph shows an exemplary current-voltage characteristic (IV characteristic) of the photoelectric conversion layer 15 in a state where light is irradiated.
  • IV characteristic current-voltage characteristic
  • FIG. 5 an example of the IV characteristic in a state where no light is irradiated is also shown by a thick broken line.
  • FIG. 5 shows a change in current density between the main surfaces when the bias voltage applied between the two main surfaces of the photoelectric conversion layer 15 is changed under a constant illuminance.
  • the forward direction and the reverse direction in the bias voltage are defined as follows.
  • a forward bias voltage is applied so that the potential of the p-type semiconductor layer is higher than that of the n-type semiconductor layer. Is defined as the bias voltage.
  • a bias voltage in which the potential of the p-type semiconductor layer is lower than that of the n-type semiconductor layer is defined as a reverse bias voltage.
  • the forward direction and the reverse direction can be defined as in the case where the inorganic semiconductor material is used.
  • the photoelectric conversion layer 15 has a bulk heterojunction structure, as schematically shown in FIG. 1 of the above-mentioned Japanese Patent No. 5553727, one surface of two main surfaces of the bulk heterojunction structure facing the electrode , More p-type semiconductors appear than n-type semiconductors, and more n-type semiconductors appear on the other surface than p-type semiconductors. Therefore, a bias voltage is applied in the forward direction such that the potential on the main surface side where more p-type semiconductors appear than the n-type semiconductor is higher than the potential on the main surface side where more n-type semiconductors appear than the p-type semiconductor. Defined as bias voltage.
  • the photoelectric current characteristics of the photoelectric conversion layer 15 are roughly characterized by the first to third voltage ranges.
  • the first voltage range is a reverse bias voltage range in which the absolute value of the output current density increases as the reverse bias voltage increases.
  • the first voltage range may be a voltage range in which the photocurrent increases as the bias voltage applied between the main surfaces of the photoelectric conversion layer 15 increases.
  • the second voltage range is a forward bias voltage range in which the output current density increases as the forward bias voltage increases. That is, the second voltage range is a voltage range in which the forward current increases as the bias voltage applied between the main surfaces of the photoelectric conversion layer 15 increases.
  • the third voltage range is a voltage range between the first voltage range and the second voltage range.
  • the first to third voltage ranges can be distinguished by the slope of the graph of the photocurrent characteristic when the linear vertical axis and horizontal axis are used.
  • the average slope of the graph in each of the first voltage range and the second voltage range is indicated by a broken line L1 and a broken line L2, respectively.
  • the rate of change of the output current density with respect to the increase of the bias voltage in the first voltage range, the second voltage range, and the third voltage range is different from each other.
  • the third voltage range is defined as a voltage range in which the change rate of the output current density with respect to the bias voltage is smaller than the change rate in the first voltage range and the change rate in the second voltage range.
  • the third voltage range may be determined based on the rising (falling) position in the graph showing the IV characteristics.
  • the third voltage range is typically greater than -1V and less than + 1V.
  • the absolute value of the current density is typically 100 ⁇ A / cm 2 or less.
  • FIG. 6 is a diagram for describing an example of an operation in the imaging apparatus according to the embodiment of the present disclosure.
  • FIG. 6 shows the timing of the fall (or rise) of the synchronization signal, the temporal change in the magnitude of the bias voltage applied to the photoelectric conversion layer 15, and the reset and exposure in each row of the pixel array PA (see FIG. 1). The timing is also shown. More specifically, the top graph in FIG. 6 shows the falling (or rising) timing of the vertical synchronization signal Vss. The second graph from the top shows the falling (or rising) timing of the horizontal synchronization signal Hss.
  • resetting of the charge accumulation region of each unit pixel cell 10 in the pixel array PA and reading of the pixel signal after the reset are executed. For example, as shown in FIG. 6, resetting of a plurality of pixels belonging to the R0th row is started based on the vertical synchronization signal Vss (time t0). Note that a rectangle with halftone dots in FIG. 6 schematically represents a signal readout period. This readout period may include a reset period for resetting the potential of the charge storage region of the unit pixel cell 10 as a part thereof.
  • the address transistor 26 whose gate is connected to the address control line 46 is turned ON.
  • the reset transistor 28 whose gate is connected to the reset control line 48 is turned on.
  • the charge storage node 41 and the reset voltage line 44 are connected, and the reset voltage Vr is supplied to the charge storage region. That is, the potentials of the gate electrode 24g of the signal detection transistor 24 and the pixel electrode 11 of the photoelectric conversion unit 13 are reset to the reset voltage Vr.
  • the reset pixel signal is read from the unit pixel cell 10 in the R0th row via the vertical signal line 47.
  • the pixel signal obtained at this time is a pixel signal corresponding to the magnitude of the reset voltage Vr.
  • the reset transistor 28 and the address transistor 26 are turned off.
  • resetting of pixels belonging to each of the R0th to R7th rows is sequentially executed in units of rows in accordance with the horizontal synchronization signal Hss.
  • the pulse interval of the horizontal synchronization signal Hss in other words, a period from selection of a certain row to selection of the next row may be referred to as “1H period”.
  • the period from time t0 to time t1 corresponds to a 1H period.
  • the pixel electrode 11 and the counter electrode 12 A voltage V ⁇ b> 3 is applied from the voltage supply circuit 32 to the counter electrode 12 such that the potential difference between the voltage V ⁇ b> 3 is in the third voltage range described above. That is, in the period from the start of image acquisition to the start of the exposure period (time t9), the photoelectric conversion layer 15 of the photoelectric conversion unit 13 is in a state where a bias voltage in the third voltage range is applied.
  • the signal charge hardly moves from the photoelectric conversion layer 15 to the charge accumulation region. This is because, when a bias voltage in the third voltage range is applied to the photoelectric conversion layer 15, most of the positive and negative charges generated by light irradiation are quickly recombined and collected by the pixel electrode 11. This is presumed to have disappeared before. Therefore, in a state where a bias voltage in the third voltage range is applied to the photoelectric conversion layer 15, even if light enters the photoelectric conversion layer 15, signal charge is hardly accumulated in the charge accumulation region.
  • the present inventors have found that the sensitivity can be quickly reduced to 0 by setting the bias voltage to the photoelectric conversion layer 15 in the third voltage range.
  • a period indicated by a half-dotted rectangle and a hatched rectangle represents a non-exposure period.
  • the voltage V3 for applying the bias voltage in the third voltage range to the photoelectric conversion layer 15 is not limited to 0V.
  • the exposure period starts based on the horizontal synchronization signal Hss (time t9).
  • white rectangles schematically represent the exposure period in each row.
  • the exposure period starts when the voltage supply circuit 32 switches the voltage applied to the counter electrode 12 to a voltage Ve different from the voltage V3.
  • the voltage Ve is typically a voltage (for example, about 10 V) such that the potential difference between the pixel electrode 11 and the counter electrode 12 falls within the first voltage range described above.
  • signal charges (holes in this example) in the photoelectric conversion layer 15 are collected by the pixel electrode 11, and may be referred to as a charge accumulation region (charge accumulation node 41). ).
  • the exposure period ends when the voltage supply circuit 32 switches the voltage applied to the counter electrode 12 to the voltage V3 again (time t13).
  • the exposure period and the non-exposure period are switched by switching the voltage applied to the counter electrode 12 between the voltage V3 and the voltage Ve.
  • the start (time t9) and end (time t13) of the exposure period in this example are common to all the pixels included in the pixel array PA. That is, the operation described here is an example in which a global shutter is applied to the imaging apparatus 100.
  • signal charges are read from the pixels belonging to each row of the pixel array PA.
  • readout of signal charges from the pixels belonging to each of the R0th to R7th rows is sequentially performed in units of rows from time t15.
  • a period from when a pixel belonging to a certain row is selected to when a pixel belonging to that row is selected again may be referred to as a “1V period”.
  • the period from time t0 to time t15 corresponds to a 1V period.
  • the address transistor 26 in the R0th row is turned ON.
  • a pixel signal corresponding to the amount of charge accumulated in the charge accumulation region during the exposure period is output to the vertical signal line 47.
  • the reset transistor 28 may be turned on to reset the pixel.
  • the address transistor 26 (and the reset transistor 28) is turned off.
  • a signal from which fixed noise is removed is obtained by taking a difference from the signal read between time t0 and time t9.
  • the photoelectric conversion layer 15 of the photoelectric conversion unit 13 is in a state where a bias voltage in the third voltage range is applied. For this reason, even when light is incident on the photoelectric conversion layer 15, the signal charge is hardly further accumulated in the charge accumulation region. Therefore, generation of noise due to unintended charge mixing is suppressed.
  • the photoelectric conversion layer 15 after the accumulation of the signal charge in the charge accumulation region is completed.
  • a bias voltage in the third voltage range is applied.
  • the signal charge accumulated in the exposure period can be held in the charge accumulation region by applying a bias voltage in the third voltage range to the photoelectric conversion layer 15. That is, it is possible to suppress the occurrence of negative parasitic sensitivity due to the loss of signal charges from the charge accumulation region.
  • the start and end of the exposure period are controlled by the voltage Vb applied to the counter electrode 12. That is, according to the embodiment of the present disclosure, the function of a global shutter can be realized without providing a transfer transistor or the like in each unit pixel cell 10. In the embodiment of the present disclosure, since the electronic shutter is executed by controlling the voltage Vb without transferring the signal charge via the transfer transistor, a higher speed operation is possible. Further, since it is not necessary to provide a separate transfer transistor or the like in each unit pixel cell 10, it is advantageous for pixel miniaturization.
  • one exposure period is provided in common to all pixels during one frame period.
  • a plurality of exposure periods may be provided in common for all pixels during one frame period.
  • so-called multiple exposure may be performed to finally form an image of one frame.
  • the trajectory of an object that has moved within one frame period (hereinafter sometimes referred to as “moving object”) can be recorded in one frame image.
  • Multiple exposure is useful for moving object analysis and high-speed phenomenon analysis.
  • an image formed based on a pixel signal obtained by executing multiple exposure is referred to as a “multi-exposure image”.
  • FIG. 7 schematically shows an example of an imaging system configured to be able to form a multiple exposure image.
  • the imaging system 100S illustrated in FIG. 7 generally includes a camera unit 80 and a display unit 90.
  • the camera unit 80 and the display unit 90 may be two parts of a single device, or may be separate and independent devices.
  • the camera unit 80 includes the optical system 110, the imaging device 100, the system controller 120, and the image forming circuit 130
  • the display unit 90 includes the signal processing circuit 150 and the display device 160. is doing.
  • the optical system 110 of the camera unit 80 includes an aperture, a camera shake correction lens, a zoom lens, a focus lens, and the like.
  • the number of lenses included in the optical system 110 is appropriately determined according to the required function.
  • the system controller 120 controls each unit in the camera unit 80.
  • the system controller 120 is typically a semiconductor integrated circuit such as a CPU, and sends a control signal to a lens driving circuit in the optical system 110, for example.
  • the system controller 120 also controls the operation of the imaging device 100.
  • the system controller 120 controls driving of the vertical scanning circuit 36. Based on the control of the system controller 120, the voltage applied from the voltage supply circuit 32 to the sensitivity control line 42 may be switched.
  • the system controller 120 may include one or more memories.
  • the image forming circuit 130 is configured to form a multiple exposure image based on the output of the imaging apparatus 100.
  • the image forming circuit 130 may be, for example, a DSP (Digital Signal Processor), an FPGA (field-programmable gate array), or the like.
  • the image forming circuit 130 may include a memory. The operation of the image forming circuit 130 can be controlled by the system controller 120. An example of forming a multiple exposure image will be described later.
  • the image forming circuit 130 includes an output buffer 140.
  • the image forming circuit 130 outputs multiple exposure image data to the display unit 90 via the output buffer 140.
  • the data output from the image forming circuit 130 is typically RAW data, for example, a 12-bit width signal.
  • Data output from the image forming circuit 130 is, for example, H.264.
  • the data may be compressed in accordance with the H.264 standard.
  • the signal processing circuit 150 of the display unit 90 receives the output from the image forming circuit 130.
  • the output from the image forming circuit 130 may be temporarily stored in an external recording medium (for example, a flash memory) configured to be freely connected to and detached from the camera unit 80. That is, the output from the image forming circuit 130 may be passed to the display unit 90 via an external recording medium.
  • an external recording medium for example, a flash memory
  • the signal processing circuit 150 performs processing such as gamma correction, color interpolation, spatial interpolation, and auto white balance.
  • the signal processing circuit 150 is typically a DSP, an ISP (Image Signal Processor), or the like.
  • the display device 160 of the display unit 90 is a liquid crystal display, an organic EL (electroluminescence) display, or the like.
  • the display device 160 displays an image based on the output signal from the signal processing circuit 150.
  • the display unit 90 can be a personal computer, a smartphone, or the like.
  • FIG. 8 is a diagram for explaining an example of forming a multiple exposure image.
  • multiple exposures are performed in the formation of a multiple exposure image for one frame.
  • first, resetting of pixels belonging to each of the R0th to R7th rows and reading of pixel signals are sequentially executed in units of rows based on the vertical synchronization signal Vss (time t00).
  • the voltage supply circuit 32 applies to the counter electrode 12 a voltage V3 such that the potential difference between the pixel electrode 11 and the counter electrode 12 falls within the third voltage range described above.
  • the exposure period is started in common for all the pixels in the pixel array PA by switching the voltage applied to the counter electrode 12 to the voltage Ve1.
  • the voltage Ve1 is a voltage such that the potential difference between the pixel electrode 11 and the counter electrode 12 is in the first voltage range described above, for example.
  • By applying the voltage Ve1 to the counter electrode 12 one of positive and negative charges (signal charge) generated by photoelectric conversion is accumulated in the charge accumulation region.
  • the exposure period ends when the voltage supply circuit 32 switches the voltage applied to the counter electrode 12 to the voltage V3 again.
  • the voltage applied to the counter electrode 12 is switched to the voltage Ve2, thereby starting the second exposure period in common for all the pixels in the pixel array PA.
  • the voltage supply circuit 32 switches the voltage applied to the counter electrode 12 to the voltage V3 again, the second exposure period ends.
  • pixel signals of pixels belonging to each of the R0th to R7th rows are sequentially read out in units of rows (time t02), so that an image corresponding to the second exposure period is obtained.
  • Data is obtained.
  • the image data obtained at this time is temporarily stored in, for example, the memory of the image forming circuit 130, and the pixel belonging to each of the R0th to R7th rows is reset again after the pixel signal is read out.
  • the point is similar to the acquisition of image data corresponding to the first exposure period.
  • the same operation is repeated as many times as desired. Thereby, a plurality of image data corresponding to each exposure period is obtained.
  • the image forming circuit 130 forms a multiple exposure image by superimposing the plurality of image data.
  • voltages having different magnitudes may be supplied from the voltage supply circuit 32 to the counter electrode 12 for each exposure period.
  • the voltage supply circuit 32 applies voltages Ve1, Ve2, and Ve3 having different magnitudes to the counter electrode 12 during a plurality of exposure periods.
  • a multiple exposure image an image of a subject that moves during one frame period appears at different positions in the image.
  • a change in display attribute is given to each moving image that appears in the multiple exposure image.
  • the brightness can be changed between each moving object image appearing in the multiple exposure image.
  • a display attribute that is changed by a change in bias voltage for each exposure period is typically at least one of brightness and color (hue or saturation).
  • FIG. 9 shows an exemplary multiple exposure image acquired by the imaging system 100S and a plurality of images each extracted from the multiple exposure image in time series, each including one moving object image.
  • FIG. 9 shows an example in which five exposure periods are included in one frame period.
  • the display attributes of the moving object images are different from each other. Therefore, as shown on the right side of FIG. 9, it is possible to construct a sequence of a plurality of images showing the movement of the moving object from the multiple exposure images. In this way, by superimposing a plurality of image data obtained by changing the bias voltage during the exposure period to form a multiple exposure image, the movement of the object moved during one frame period (change in path and speed) Etc.) can be included in the multiple exposure image.
  • an increase in the data amount can be suppressed as compared with a case where a plurality of image data corresponding to each exposure period is sent.
  • the change in voltage supplied by the voltage supply circuit 32 during each exposure period may be monotonically increasing as shown in FIG. 8, monotonically decreasing, or random.
  • an identifier image indicating a temporal change in the position of the moving object may be superimposed on the multiple exposure image.
  • an arrow connecting the centers of the images of a plurality of moving objects is superimposed as an identifier indicating the temporal change in the position of the moving object.
  • a number indicating a temporal change in the position of the moving object is superimposed as an identifier.
  • the moving object image included in the multiple exposure image indicates a display attribute corresponding to each exposure period. Therefore, by analyzing the display attribute of the moving object image included in the multiple exposure image, it is also possible to assign an identifier after the multiple exposure image is formed.
  • an identifier a character, a symbol, or the like may be used instead of a number.
  • the superimposition of the identifier image can be performed by the image forming circuit 130.
  • signal charges accumulated in the charge accumulation region are read out corresponding to each exposure period.
  • a multiple exposure image may be formed by performing a plurality of exposures and reading the signal charges accumulated in the charge accumulation region over the entire one frame period.
  • FIG. 12 is a diagram for explaining another example of formation of a multiple exposure image.
  • first, resetting of pixels belonging to each of the R0th to R7th rows and reading of pixel signals are sequentially executed in units of rows based on the vertical synchronization signal Vss (time t00).
  • the first exposure is performed by applying the voltage Ve1 to the counter electrode 12.
  • the second exposure is executed by applying the voltage Ve2 (here, Ve2> Ve1) to the counter electrode 12 without executing the reading of the pixel signal of the pixel. Therefore, in the charge accumulation region, signal charges corresponding to the second exposure period are further accumulated in addition to the signal charges already accumulated.
  • Such signal charge accumulation is performed a desired number of times while changing the magnitude of the voltage applied to the counter electrode 12 during the exposure period.
  • the number of exposures is five, and during the fifth exposure period, a voltage Ve5 (Ve1 ⁇ Ve2 ⁇ ... ⁇ Ve5) different from the voltages Ve1 and Ve2 is applied to the counter electrode 12.
  • the pixel signal is read based on the vertical synchronization signal Vss (time t04). That is, in this example, reading of the total signal charge accumulated during a plurality of exposure periods from the signal detection circuit is performed once during one frame period.
  • the image forming circuit 130 may form a multiple exposure image based on the finally obtained pixel signal instead of combining a plurality of image data corresponding to each exposure period.
  • the image forming circuit 130 is not limited to a processing circuit specialized for forming a multiple exposure image.
  • the formation of a multiple exposure image may be realized by a combination of a general-purpose processing circuit and a program describing a process for forming a multiple exposure image. This program can be stored in a memory in the image forming circuit 130, a memory in the system controller 120, or the like.
  • a global shutter is realized by applying different voltages to the counter electrode 12 between the exposure period and the non-exposure period.
  • the voltage supply circuit 32 applies a voltage such that the bias voltage applied to the photoelectric conversion layer 15 falls within the third voltage range described above via the sensitivity control line 42.
  • the potential of the pixel electrode 11 in the non-exposure period is determined by the reset voltage Vr supplied to the charge storage region including the pixel electrode 11 and the impurity region 28d as a part thereof.
  • the reset voltage Vr is supplied to the charge storage region via the reset transistor 28 having the impurity region 28d as a drain region (or source region).
  • the reset transistor 28 has a function of switching between supply and cutoff of the reset voltage Vr to the charge storage region.
  • the reset voltage Vr is supplied from the reset voltage source 34 (see FIG. 1) to the impurity region 28 s that is the source region (or drain region) of the reset transistor 28.
  • the reset voltage source 34 and the voltage supply circuit 32 may be shared. However, as will be described below, it is beneficial if the voltage supply circuit 32 and the reset voltage source 34 can independently supply voltages of different magnitudes.
  • FIG. 13 is a timing chart for explaining an exemplary operation of the reset voltage source 34 during the reset period.
  • the top graph shows an example of a temporal change in the voltage Vb applied from the voltage supply circuit 32 to the counter electrode 12, and the second graph shows a reset connected to the gate of the reset transistor 28.
  • a change in the voltage level Vrst in the control line 48 is shown.
  • the third graph from the top shows the temporal change in the potential ⁇ fd of the charge storage region. It can be said that the temporal change in the potential ⁇ fd represents the temporal change in the potential of the pixel electrode 11.
  • Below the graph of the temporal change of the potential ⁇ fd the temporal change of the potential ⁇ of the counter electrode 12 when the potential of the pixel electrode 11 is used as a reference is shown.
  • the voltage Vc applied to the counter electrode 12 in the signal readout period including the reset period as a part thereof is typically constant.
  • the potential ⁇ fd of the charge storage region varies due to the coupling between the charge storage region and the reset transistor 28.
  • the potential ⁇ fd of the charge storage region is decreased by ⁇ V ( ⁇ V> 0) due to the reset transistor 28 being turned off. Therefore, if the voltage Vc applied to the counter electrode 12 and the reset voltage Vr are set equal to each other in the signal readout period, in the extreme case, the potential difference between the pixel electrode 11 and the counter electrode 12 after reset is the first. There is a risk of going outside the 3 voltage range. If the potential difference between the pixel electrode 11 and the counter electrode 12 after reset is outside the third voltage range, parasitic sensitivity occurs.
  • a voltage higher than the voltage Vc applied to the counter electrode 12 in the signal readout period may be adopted as the reset voltage Vr.
  • the reset voltage Vr a voltage higher than the voltage Vc applied to the counter electrode 12 in the signal readout period.
  • ⁇ V mainly depends on the characteristics of the reset transistor 28 (typically, the parasitic capacitance between the source and the gate), and the value can be known in advance.
  • ⁇ V may be measured before product shipment, and the obtained ⁇ V may be written in, for example, a memory (eg, ROM) connected to the system controller 120 (see FIG. 7).
  • the system controller 120 can correct the magnitude of the reset voltage Vr supplied from the reset voltage source 34 based on the value of ⁇ V by referring to ⁇ V held in the memory.
  • the circuit configuration of the reset voltage source 34 may be adjusted according to the value of ⁇ V so that the output voltage becomes a desired voltage.
  • the voltage supplied from the voltage supply circuit 32 to the counter electrode 12 may be corrected.
  • the correction of the reset voltage Vr is more advantageous than the correction of the voltage supplied from the voltage supply circuit 32 to the counter electrode 12 in that it can be performed for each pixel.
  • Such calibration of the reset voltage Vr (and / or the voltage supplied to the counter electrode 12) may be performed before shipment of the imaging apparatus 100 or may be performed by a user of the imaging apparatus 100.
  • the reset transistor 28 is a P-channel transistor, as shown in FIG. 14, the potential ⁇ fd of the charge storage region increases by ⁇ V by turning off the reset transistor 28. Therefore, when a P-channel transistor is used as the reset transistor 28, a voltage smaller than the voltage Vc applied to the counter electrode 12 during the signal readout period may be employed as the reset voltage Vr.
  • the potential ⁇ of the counter electrode 12 with the potential of the pixel electrode 11 as a reference is outside the third voltage range.
  • the voltage Vb applied to the counter electrode 12 from the voltage supply circuit 32 is such that the potential difference between the pixel electrode 11 and the counter electrode 12 is in the third voltage range over the entire non-exposure period. It is not necessary to have a stable voltage.
  • the potential ⁇ of the counter electrode 12 with respect to the potential of the pixel electrode 11 may be outside the third voltage range.
  • the corrected voltage as the reset voltage Vr, it is possible to suppress the occurrence of parasitic sensitivity due to electrical coupling.
  • a value that is too large is used as the correction value, a large potential difference is generated between the pixel electrode 11 and the counter electrode 12 at the time of resetting, and charges in the charge accumulation region flow into the counter electrode 12 via the photoelectric conversion layer 15.
  • the absolute value of the difference between the reset voltage Vr and the voltage Vc applied to the counter electrode 12 by the voltage supply circuit 32 is smaller than the breakdown voltage of the photoelectric conversion layer 15.
  • the reset transistor 28 when the reset transistor 28 is an N-channel transistor, it is beneficial that the reset voltage Vr does not exceed the voltage Vc.
  • the breakdown voltage of the photoelectric conversion layer 15 is such that, for example, the charge in the charge accumulation region flows from the pixel electrode 11 to the counter electrode 12 through the photoelectric conversion layer 15 so that the photoelectric conversion layer 15 loses its function. It can be defined as voltage.
  • the absolute value of the difference between the reset voltage Vr and the voltage Vc applied to the counter electrode 12 by the voltage supply circuit 32 is smaller than the input voltage (typically VDD) to the signal detection circuit 14. is there.
  • FIG. 15 shows a modification example of the imaging apparatus 100.
  • the semiconductor substrate 20 has a connection with a substrate voltage supply circuit 35 that supplies a predetermined substrate voltage Vs.
  • the substrate voltage Vs applied from the substrate voltage supply circuit 35 is a voltage different from 0V.
  • the reset voltage Vr is set to a voltage close to 0V
  • the voltage Vc applied from the voltage supply circuit 32 to the counter electrode 12 can be 0V, that is, the counter electrode 12 can be grounded, so that the circuit configuration in the imaging apparatus 100 can be further simplified.
  • the reset voltage Vr is, for example, 0 V
  • the signal detection transistor 24 does not function as a source follower, and thus the signal voltage cannot be read.
  • a substrate voltage Vs different from 0 V is applied to the semiconductor substrate 20.
  • the substrate potential is shifted by applying a negative voltage to the semiconductor substrate 20 as the substrate voltage Vs.
  • the reset voltage Vr and the voltage Vc applied to the counter electrode 12 from the voltage supply circuit 32 are set to 0 V by shifting the substrate potential, the dark current is suppressed and the linearity in the signal detection circuit 14 is reduced. Can be made compatible.
  • the substrate voltage supply circuit 35 may be shared with the voltage supply circuit 32 and / or the reset voltage source 34 described above. When the voltage Vc applied to the counter electrode 12 from the voltage supply circuit 32 is a positive voltage, the reset voltage Vr and the voltage Vc are set to 0 V while avoiding applying a negative voltage to the semiconductor substrate 20. The same effect can be obtained.
  • charge accumulation and retention in the charge accumulation region can be controlled by controlling the voltage applied to the counter electrode 12. Therefore, the global shutter function can be realized with a simpler device structure.
  • the imaging device can be variously modified in addition to the example described above.
  • switching between global shutter driving and rolling shutter driving may be performed according to the subject.
  • the voltage applied by the voltage supply circuit 32 to the counter electrode 12 can be fixed at the voltage Ve in both the exposure period and the non-exposure period.
  • the exposure period can be defined by the time from the reset timing of the charge storage node 41 to the signal readout.
  • Each of the signal detection transistor 24, the address transistor 26, and the reset transistor 28 described above may be an N-channel MOS or a P-channel MOS. It is not necessary that all of these be unified with either the N-channel MOS or the P-channel MOS.
  • a bipolar transistor can be used in addition to a field effect transistor.
  • the imaging device of the present disclosure is applicable to an image sensor, for example.
  • the imaging device of the present disclosure can be used for medical cameras, robot cameras, security cameras, cameras mounted on vehicles, and the like.
  • the vehicle-mounted camera can be used, for example, as an input to the control device for the vehicle to travel safely. Alternatively, it can be used for assistance of an operator for the vehicle to travel safely.

Abstract

本開示の撮像装置は、それぞれが、第１電極、第１電極に対向する第２電極、第１電極と第２電極との間の光電変換層、第１電極に電気的に接続された電荷蓄積領域、および電荷蓄積領域に電気的に接続された信号検出回路を含む複数の単位画素セルと、第２電極と電気的に接続された電圧供給回路であって、光電変換により生成される電荷を電荷蓄積領域に蓄積するための期間である露光期間において第１電圧を第２電極に供給し、非露光期間において第１電圧とは異なる第２電圧を第２電極に供給する電圧供給回路と、を備え、露光期間の開始および終了は、複数の単位画素セルの間において共通である。

Description

撮像装置
　本開示は、撮像装置に関する。
　従来、光電変換を利用したイメージセンサが知られている。例えば、フォトダイオードを有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）型イメージセンサが広く用いられている。ＣＭＯＳ型イメージセンサは、低消費電力、画素ごとのアクセスが可能という特長を有する。ＣＭＯＳ型イメージセンサには、一般的に、画素アレイの行ごとに露光および信号電荷の読み出しを順次に行う、いわゆるローリングシャッタが、信号の読み出し方式として適用される。
　ローリングシャッタ動作においては、露光の開始および終了が画素アレイの行ごとに異なる。そのため、高速で移動する物体を撮像したときに、物体の像として歪んだ像が得られたり、フラッシュを使用したときに、画像内で明るさの差が生じたりすることがある。このような事情から、画素アレイ中の全画素において露光の開始および終了を共通とする、いわゆるグローバルシャッタ機能の要求がある。
　例えば下記の特許文献１は、グローバルシャッタ動作が可能なＣＭＯＳ型イメージセンサを開示している。特許文献１に記載の技術では、複数の画素のそれぞれに、転送トランジスタと、電荷蓄積ユニット（キャパシタまたはダイオード）とを設けている。各画素内において、電荷蓄積ユニットは、転送トランジスタを介してフォトダイオードに接続されている。
米国特許出願公開第２００７／００１３７９８号明細書
　画素内における回路の複雑化を抑制しながらもグローバルシャッタ機能を実現可能な撮像装置を提供する。
　本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
　それぞれが、第１電極、第１電極に対向する第２電極、第１電極と第２電極との間の光電変換層、第１電極に電気的に接続された電荷蓄積領域、および電荷蓄積領域に電気的に接続された信号検出回路を含む複数の単位画素セルと、第２電極と電気的に接続された電圧供給回路であって、光電変換により生成される電荷を電荷蓄積領域に蓄積するための期間である露光期間において第１電圧を第２電極に供給し、非露光期間において第１電圧とは異なる第２電圧を第２電極に供給する電圧供給回路と、を備え、露光期間の開始および終了は、複数の単位画素セルの間において共通である、撮像装置。
　包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。
　開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
　本開示の実施形態によれば、画素内における回路の複雑化を抑制しながらもグローバルシャッタ機能を実現し得る。
図１は、本開示の実施形態に係る撮像装置の例示的な回路構成を示す模式的な図である。 図２は、単位画素セル１０の例示的なデバイス構造を示す模式的な断面図である。 図３は、スズナフタロシアニンを含む光電変換層における吸収スペクトルの一例を示す図である。 図４は、光電変換層１５の構成の一例を示す模式的な断面図である。 図５は、光電変換層１５が有する典型的な光電流特性を示すグラフである。 図６は、本開示の実施形態に係る撮像装置における動作の一例を説明するための図である。 図７は、多重露光画像を形成可能に構成された撮像システムの一例を示すブロック図である。 図８は、多重露光画像の形成の例を説明するための図である。 図９は、図７に示す撮像システム１００Ｓによって取得される例示的な多重露光画像と、多重露光画像から時系列で取り出された、それぞれが動体の像を１つ含む複数の画像とをあわせて示す図である。 図１０は、動体の位置の時間的な変化を示す識別子の画像が重畳された多重露光画像の例を示す図である。 図１１は、動体の位置の時間的な変化を示す識別子の画像が重畳された多重露光画像の他の例を示す図である。 図１２は、多重露光画像の形成の他の例を説明するための図である。 図１３は、リセット期間におけるリセット電圧源３４の例示的な動作を説明するためのタイミングチャートである。 図１４は、リセット期間におけるリセット電圧源３４の例示的な動作を説明するためのタイミングチャートである。 図１５は、撮像装置１００の改変例を示す模式的な図である。
　本開示の一態様の概要は以下のとおりである。
　［項目１］
　それぞれが、第１電極、第１電極に対向する第２電極、第１電極と第２電極との間の光電変換層、第１電極に電気的に接続された電荷蓄積領域、および電荷蓄積領域に電気的に接続された信号検出回路を含む複数の単位画素セルと、記第２電極と電気的に接続された電圧供給回路であって、光電変換により生成される電荷を電荷蓄積領域に蓄積するための期間である露光期間において第１電圧を第２電極に供給し、非露光期間において第１電圧とは異なる第２電圧を第２電極に供給する電圧供給回路と、を備え、露光期間の開始および終了は、複数の単位画素セルの間において共通である、撮像装置。
　［項目２］
　複数の単位画素セルのそれぞれは、電荷蓄積領域に電気的に接続されたリセットトランジスタであって、電荷蓄積領域を初期化するためのリセット電圧の供給および遮断を切り替えるリセットトランジスタを含み、リセット電圧が供給されたときの第１電極と第２電極との間の電位差は、リセット電圧が遮断された後の第１電極と第２電極との間の電位差よりも大きい、項目１に記載の撮像装置。
　［項目３］
　リセットトランジスタは、ｎチャンネルの電界効果トランジスタであり、リセット電圧は、第２電圧よりも大きい、項目２に記載の撮像装置。
　［項目４］
　リセットトランジスタは、ｐチャンネルの電界効果トランジスタであり、
　リセット電圧は、第２電圧よりも小さい、項目２に記載の撮像装置。
　［項目５］
　複数の単位画素セルは、行および列に沿って２次元に配置されており、複数の単位画素セルの信号検出回路によって検出された信号は、行ごとに異なるタイミングで読み出される、項目１から４のいずれか１項に記載の撮像装置。
　［項目６］
　１フレーム期間に、露光期間を複数回含む、項目１から５のいずれか１項に記載の撮像装置。
　［項目７］
　電圧供給回路は、複数回の露光期間のそれぞれの間で、互いに異なる大きさの第１電圧を第２電極に供給する、項目６に記載の撮像装置。
　［項目８］
　信号検出回路からの複数回の露光期間のそれぞれごとの出力に基づく複数の画像データを取得し、複数の画像データを重畳することにより多重露光画像を形成する画像形成回路をさらに備える、項目６または７に記載の撮像装置。
　［項目９］
　信号検出回路から、１フレーム期間において電荷蓄積領域に蓄積された信号電荷に対応する信号を取得し、信号に基づいて多重露光画像を形成する画像形成回路をさらに備える、項目６または７に記載の撮像装置。
　［項目１０］
　光電変換層は、逆方向のバイアス電圧の増大に従って出力電流密度の絶対値が増大する第１電圧範囲、順方向のバイアス電圧の増大に従って出力電流密度が増大する第２電圧範囲、および、第１電圧範囲と第２電圧範囲との間であって、バイアス電圧に対する出力電流密度の変化率の絶対値が第１電圧範囲および第２電圧範囲よりも小さい第３電圧範囲を有する光電流特性を有し、電圧供給回路は、非露光期間に、光電変換層に印加されるバイアス電圧が第３電圧範囲内となるように、第２電圧を第２電極に供給する、項目１から９のいずれか１項に記載の撮像装置。
　［項目１１］
　それぞれが、第１電極と、第１電極に電気的に接続された電荷蓄積領域と、電荷蓄積領域に電気的に接続された信号検出回路とを含む複数の単位画素セルと、
　第１電極に対向する第２電極と、
　第１電極および第２電極の間に配置された光電変換層と、
　第２電極との接続を有する電圧供給回路であって、露光期間と非露光期間との間で、互いに異なる電圧を第２電極に供給する電圧供給回路と、を備え、
　光電変換層は、逆方向バイアス電圧の増大に従って出力電流密度の絶対値が増大する第１電圧範囲、順方向バイアス電圧の増大に従って出力電流密度が増大する第２電圧範囲、および、第１電圧範囲と第２電圧範囲との間の第３電圧範囲において、バイアス電圧に対する出力電流密度の変化率が互いに異なる光電流特性を有し、
　第３電圧範囲における変化率は、第１電圧範囲における変化率および第２電圧範囲における変化率よりも小さく、
　露光期間の開始および終了は、複数の単位画素セルの間において共通であり、
　電圧供給回路は、非露光期間に、第２電極および信号検出回路の間に第３電圧範囲の電位差を与える電圧を第２電極に供給する、撮像装置。
　項目１１の構成によれば、単位画素セル内に転送トランジスタなどを別途設けることなく、グローバルシャッタを実現し得る。
　［項目１２］
　１フレーム期間に、露光期間を複数回含む、項目１１に記載の撮像装置。
　［項目１３］
　電圧供給回路は、複数回の露光期間のそれぞれの間で、互いに異なる大きさの電圧を第２電極に供給する、項目１２に記載の撮像装置。
　項目１３の構成によれば、複数回の露光期間ごとに感度を変えた撮像が可能である。
　［項目１４］
　信号検出回路からの複数回の露光期間のそれぞれごとの出力に基づく複数の画像データを取得し、複数の画像データを重畳することにより多重露光画像を形成する画像形成回路をさらに備える、項目１２または１３に記載の撮像装置。
　項目１４の構成によれば、１フレーム期間において移動していた物体の像の軌跡を多重露光画像から知ることが可能である。
　［項目１５］
　信号検出回路から、１フレーム期間において電荷蓄積領域に蓄積された信号電荷に対応する信号を取得し、信号に基づいて多重露光画像を形成する画像形成回路をさらに備える、項目１２または１３に記載の撮像装置。
　項目１５の構成によれば、１フレーム期間において移動していた物体の像の軌跡を多重露光画像から知ることが可能である。
　［項目１６］
　複数の単位画素セルのそれぞれは、電荷蓄積領域に電気的に接続されたリセットトランジスタであって、電荷蓄積領域へのリセット電圧の供給および遮断を切り替えるリセットトランジスタを含み、
　リセットトランジスタは、ｎチャンネルの電界効果トランジスタであり、
　リセット電圧は、非露光期間において電圧供給回路が第２電極に印加する電圧よりも大きい、項目１１から１５のいずれかに記載の撮像装置。
　項目１６の構成によれば、寄生感度をより効果的に抑制し得る。
　［項目１７］
　複数の単位画素セルのそれぞれは、電荷蓄積領域に電気的に接続されたリセットトランジスタであって、電荷蓄積領域へのリセット電圧の供給および遮断を切り替えるリセットトランジスタを含み、
　リセットトランジスタは、ｐチャンネルの電界効果トランジスタであり、
　リセット電圧は、第２の期間において電圧供給回路が第２電極に印加する電圧よりも小さい、項目１１から１５のいずれかに記載の撮像装置。
　項目１７の構成によれば、寄生感度をより効果的に抑制し得る。
　［項目１８］
　リセット電圧と、非露光期間において電圧供給回路が第２電極に印加する電圧との差の絶対値は、光電変換層の破壊電圧よりも小さい、項目１６または１７に記載の撮像装置。
　項目１８の構成によれば、過剰な電圧の印加に起因する、光電変換層の損傷を回避し得る。
　［項目１９］
　リセット電圧と、非露光期間において電圧供給回路が第２電極に印加する電圧との差の絶対値は、信号検出回路への入力電圧よりも小さい、項目１６または１７に記載の撮像装置。
　項目１９の構成によれば、過剰な電圧の印加に起因する、光電変換層の損傷を回避し得る。
　以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　（撮像装置の実施形態）
　図１は、本開示の実施形態に係る撮像装置の例示的な回路構成を示す。図１に示す撮像装置１００は、２次元に配列された複数の単位画素セル１０を含む画素アレイＰＡを有する。図１は、単位画素セル１０が２行２列のマトリクス状に配置された例を模式的に示している。言うまでもないが、撮像装置１００における単位画素セル１０の数および配置は、図１に示す例に限定されない。
　各単位画素セル１０は、光電変換部１３および信号検出回路１４を有する。後に図面を参照して説明するように、光電変換部１３は、互いに対向する２つの電極の間に挟まれた光電変換層を有し、入射した光を受けて信号を生成する。光電変換部１３は、その全体が、単位画素セル１０ごとに独立した素子である必要はなく、光電変換部１３の例えば一部分が複数の単位画素セル１０にまたがっていてもよい。信号検出回路１４は、光電変換部１３によって生成された信号を検出する回路である。この例では、信号検出回路１４は、信号検出トランジスタ２４およびアドレストランジスタ２６を含んでいる。信号検出トランジスタ２４およびアドレストランジスタ２６は、典型的には、電界効果トランジスタ（ＦＥＴ）であり、ここでは、信号検出トランジスタ２４およびアドレストランジスタ２６としてＮチャンネルＭＯＳを例示する。
　図１において模式的に示すように、信号検出トランジスタ２４の制御端子（ここではゲート）は、光電変換部１３との電気的な接続を有する。光電変換部１３によって生成される信号電荷（正孔または電子）は、信号検出トランジスタ２４のゲートと光電変換部１３との間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる。）４１に蓄積される。光電変換部１３の構造の詳細は、後述する。
　各単位画素セル１０の光電変換部１３は、さらに、感度制御線４２との接続を有している。図１に例示する構成において、感度制御線４２は、感度制御電圧供給回路３２（以下、単に「電圧供給回路３２」と呼ぶ。）に接続されている。この電圧供給回路３２は、少なくとも２種類の電圧を供給可能に構成された回路である。電圧供給回路３２は、撮像装置１００の動作時、感度制御線４２を介して光電変換部１３に所定の電圧を供給する。電圧供給回路３２は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。後に詳しく説明するように、電圧供給回路３２から光電変換部１３に供給される電圧が、互いに異なる複数の電圧の間で切り替えられることにより、光電変換部１３からの電荷蓄積ノード４１への信号電荷の蓄積の開始および終了が制御される。換言すれば、本開示の実施形態では、電圧供給回路３２から光電変換部１３に供給される電圧を切り替えることによって、電子シャッタ動作が実行される。撮像装置１００の動作の例は、後述する。
　各単位画素セル１０は、電源電圧ＶＤＤを供給する電源線４０との接続を有する。図示するように、電源線４０には、信号検出トランジスタ２４の入力端子（典型的にはドレイン）が接続されている。電源線４０がソースフォロア電源として機能することにより、信号検出トランジスタ２４は、光電変換部１３によって生成された信号を増幅して出力する。
　信号検出トランジスタ２４の出力端子（ここではソース）には、アドレストランジスタ２６の入力端子（ここではドレイン）が接続されている。アドレストランジスタ２６の出力端子（ここではソース）は、画素アレイＰＡの列ごとに配置された複数の垂直信号線４７のうちの１つに接続されている。アドレストランジスタ２６の制御端子（ここではゲート）は、アドレス制御線４６に接続されており、アドレス制御線４６の電位を制御することにより、信号検出トランジスタ２４の出力を、対応する垂直信号線４７に選択的に読み出すことができる。
　図示する例では、アドレス制御線４６は、垂直走査回路（「行走査回路」とも呼ばれる）３６に接続されている。垂直走査回路３６は、アドレス制御線４６に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１０を行単位で選択する。これにより、選択された単位画素セル１０の信号の読み出しと、後述する、画素電極のリセットとが実行される。
　垂直信号線４７は、画素アレイＰＡからの画素信号を周辺回路へ伝達する主信号線である。垂直信号線４７には、カラム信号処理回路（「行信号蓄積回路」とも呼ばれる）３７が接続される。カラム信号処理回路３７は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。図示するように、カラム信号処理回路３７は、画素アレイＰＡにおける単位画素セル１０の各列に対応して設けられる。これらのカラム信号処理回路３７には、水平信号読み出し回路（「列走査回路」とも呼ばれる）３８が接続される。水平信号読み出し回路３８は、複数のカラム信号処理回路３７から水平共通信号線４９に信号を順次読み出す。
　図１に例示する構成において、単位画素セル１０は、リセットトランジスタ２８を有する。リセットトランジスタ２８は、例えば、信号検出トランジスタ２４およびアドレストランジスタ２６と同様に、電界効果トランジスタであり得る。以下では、特に断りの無い限り、リセットトランジスタ２８としてＮチャンネルＭＯＳを適用した例を説明する。図示するように、このリセットトランジスタ２８は、リセット電圧Ｖｒを供給するリセット電圧線４４と、電荷蓄積ノード４１との間に接続される。リセットトランジスタ２８の制御端子（ここではゲート）は、リセット制御線４８に接続されており、リセット制御線４８の電位を制御することによって、電荷蓄積ノード４１の電位をリセット電圧Ｖｒにリセットすることができる。この例では、リセット制御線４８が、垂直走査回路３６に接続されている。したがって、垂直走査回路３６がリセット制御線４８に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１０を行単位でリセットすることが可能である。
　この例では、リセットトランジスタ２８にリセット電圧Ｖｒを供給するリセット電圧線４４が、リセット電圧供給回路３４（以下、単に「リセット電圧源３４」と呼ぶ。）に接続されている。リセット電圧源３４は、撮像装置１００の動作時にリセット電圧線４４に所定のリセット電圧Ｖｒを供給可能な構成を有していればよく、上述の電圧供給回路３２と同様に、特定の電源回路に限定されない。電圧供給回路３２およびリセット電圧源３４の各々は、単一の電圧供給回路の一部分であってもよいし、独立した別個の電圧供給回路であってもよい。なお、電圧供給回路３２およびリセット電圧源３４の一方または両方が、垂直走査回路３６の一部分であってもよい。あるいは、電圧供給回路３２からの感度制御電圧および／またはリセット電圧源３４からのリセット電圧Ｖｒが、垂直走査回路３６を介して各単位画素セル１０に供給されてもよい。
　リセット電圧Ｖｒとして、信号検出回路１４の電源電圧ＶＤＤを用いることも可能である。この場合、各単位画素セル１０に電源電圧を供給する電圧供給回路（図１において不図示）と、リセット電圧源３４とを共通化し得る。また、電源線４０と、リセット電圧線４４を共通化できるので、画素アレイＰＡにおける配線を単純化し得る。ただし、リセット電圧Ｖｒと、信号検出回路１４の電源電圧ＶＤＤとに互いに異なる電圧を用いることは、撮像装置１００のより柔軟な制御を可能にする。
　（単位画素セルのデバイス構造）
　図２は、単位画素セル１０の例示的なデバイス構造を模式的に示す。図２に例示する構成では、上述の信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８が、半導体基板２０に形成されている。半導体基板２０は、その全体が半導体である基板に限定されない。半導体基板２０は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。ここでは、半導体基板２０としてＰ型シリコン（Ｓｉ）基板を用いる例を説明する。
　半導体基板２０は、不純物領域（ここではＮ型領域）２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓと、単位画素セル１０間の電気的な分離のための素子分離領域２０ｔとを有する。ここでは、素子分離領域２０ｔは、不純物領域２４ｄと不純物領域２８ｄとの間にも設けられている。素子分離領域２０ｔは、例えば所定の注入条件のもとでアクセプターのイオン注入を行うことによって形成される。
　不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓは、典型的には、半導体基板２０内に形成された拡散層である。図２に模式的に示すように、信号検出トランジスタ２４は、不純物領域２４ｓおよび２４ｄと、ゲート電極２４ｇ（典型的にはポリシリコン電極）とを含む。不純物領域２４ｓは、信号検出トランジスタ２４の例えばソース領域として機能する。不純物領域２４ｄは、信号検出トランジスタ２４の例えばドレイン領域として機能する。不純物領域２４ｓと２４ｄとの間に、信号検出トランジスタ２４のチャネル領域が形成される。
　同様に、アドレストランジスタ２６は、不純物領域２６ｓおよび２４ｓと、アドレス制御線４６（図１参照）に接続されたゲート電極２６ｇ（典型的にはポリシリコン電極）とを含む。この例では、信号検出トランジスタ２４およびアドレストランジスタ２６は、不純物領域２４ｓを共有することによって互いに電気的に接続されている。不純物領域２６ｓは、アドレストランジスタ２６の例えばソース領域として機能する。不純物領域２６ｓは、図２において不図示の垂直信号線４７（図１参照）との接続を有する。
　リセットトランジスタ２８は、不純物領域２８ｄおよび２８ｓと、リセット制御線４８（図１参照）に接続されたゲート電極２８ｇ（典型的にはポリシリコン電極）とを含む。不純物領域２８ｓは、リセットトランジスタ２８の例えばソース領域として機能する。不純物領域２８ｓは、図２において不図示のリセット電圧線４４（図１参照）との接続を有する。
　半導体基板２０上には、信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８を覆うように層間絶縁層５０（典型的には二酸化シリコン層）が配置されている。図示するように、層間絶縁層５０中には、配線層５６が配置され得る。配線層５６は、典型的には、銅などの金属から形成され、例えば、上述の垂直信号線４７などの配線をその一部に含み得る。層間絶縁層５０中の絶縁層の層数、および、層間絶縁層５０中に配置される配線層５６に含まれる層数は、任意に設定可能であり、図２に示す例に限定されない。
　層間絶縁層５０上には、上述の光電変換部１３が配置される。別の言い方をすれば、本開示の実施形態では、画素アレイＰＡ（図１参照）を構成する複数の単位画素セル１０が、半導体基板２０上に形成されている。半導体基板２０上に２次元に配列された複数の単位画素セル１０は、感光領域（画素領域）を形成する。隣接する２つの単位画素セル１０間の距離（画素ピッチ）は、例えば２μｍ程度であり得る。
　光電変換部１３は、画素電極１１と、対向電極１２と、これらの間に配置された光電変換層１５とを含む。この例では、対向電極１２および光電変換層１５は、複数の単位画素セル１０にまたがって形成されている。他方、画素電極１１は、単位画素セル１０ごとに設けられており、隣接する他の単位画素セル１０の画素電極１１と空間的に分離されることによって、他の単位画素セル１０の画素電極１１から電気的に分離されている。
　対向電極１２は、典型的には、透明な導電性材料から形成される透明電極である。対向電極１２は、光電変換層１５において光が入射される側に配置される。したがって、光電変換層１５には、対向電極１２を透過した光が入射する。なお、撮像装置１００によって検出される光は、可視光の波長範囲（例えば、３８０ｎｍ以上７８０ｎｍ以下）内の光に限定されない。本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。本明細書では、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。対向電極１２には、例えば、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＦＴＯ、ＳｎＯ2、ＴｉＯ2、ＺｎＯ2などの透明導電性酸化物（Transparent Conducting Oxide（ＴＣＯ））を用いることができる。
　光電変換層１５は、入射する光を受けて正孔－電子対を発生させる。光電変換層１５は、典型的には、有機材料から形成される。光電変換層１５を構成する材料の具体例は、後述する。
　図１を参照して説明したように、対向電極１２は、電圧供給回路３２に接続された感度制御線４２との接続を有する。また、ここでは、対向電極１２は、複数の単位画素セル１０にまたがって形成されている。したがって、感度制御線４２を介して、電圧供給回路３２から所望の大きさの感度制御電圧を複数の単位画素セル１０の間に一括して印加することが可能である。なお、電圧供給回路３２から所望の大きさの感度制御電圧を印加することができれば、対向電極１２は、単位画素セル１０ごとに分離して設けられていてもよい。同様に、光電変換層１５が単位画素セル１０ごとに分離して設けられていてもよい。
　後に詳しく説明するように、電圧供給回路３２は、露光期間と非露光期間との間で互いに異なる電圧を対向電極１２に供給する。本明細書において、「露光期間」は、光電変換により生成される正および負の電荷の一方（信号電荷）を電荷蓄積領域に蓄積するための期間を意味し、「電荷蓄積期間」と呼んでもよい。また、本明細書では、撮像装置の動作中であって露光期間以外の期間を「非露光期間」と呼ぶ。なお、「非露光期間」は、光電変換部１３への光の入射が遮断されている期間に限定されず、光電変換部１３に光が照射されている期間を含んでいてもよい。また「非露光期間」は、寄生感度の発生により意図せずに信号電荷が電荷蓄積領域に蓄積される期間を含む。
　画素電極１１の電位に対する対向電極１２の電位を制御することにより、光電変換によって光電変換層１５内に生じた正孔－電子対のうち、正孔および電子のいずれか一方を、画素電極１１によって収集することができる。例えば信号電荷として正孔を利用する場合、画素電極１１よりも対向電極１２の電位を高くすることにより、画素電極１１によって正孔を選択的に収集することが可能である。以下では、信号電荷として正孔を利用する場合を例示する。もちろん、信号電荷として電子を利用することも可能である。
　対向電極１２に対向する画素電極１１は、対向電極１２と画素電極１１との間に適切なバイアス電圧が与えられることにより、光電変換層１５において光電変換によって発生した正および負の電荷のうちの一方を収集する。画素電極１１は、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
　画素電極１１を遮光性の電極としてもよい。例えば、画素電極１１として、厚さが１００ｎｍのＴａＮ電極を形成することにより、十分な遮光性を実現し得る。画素電極１１を遮光性の電極とすることにより、半導体基板２０に形成されたトランジスタ（この例では信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８の少なくともいずれか）のチャネル領域または不純物領域への、光電変換層１５を通過した光の入射を抑制し得る。上述の配線層５６を利用して層間絶縁層５０内に遮光膜を形成してもよい。半導体基板２０に形成されたトランジスタのチャネル領域への光の入射を抑制することにより、トランジスタの特性のシフト（例えば閾値電圧の変動）などを抑制し得る。また、半導体基板２０に形成された不純物領域への光の入射を抑制することにより、不純物領域における意図しない光電変換によるノイズの混入を抑制し得る。このように、半導体基板２０への光の入射の抑制は、撮像装置１００の信頼性の向上に貢献する。
　図２に模式的に示すように、画素電極１１は、プラグ５２、配線５３およびコンタクトプラグ５４を介して、信号検出トランジスタ２４のゲート電極２４ｇに接続されている。言い換えれば、信号検出トランジスタ２４のゲートは、画素電極１１との電気的な接続を有する。プラグ５２、配線５３は、例えば銅などの金属から形成される。プラグ５２、配線５３およびコンタクトプラグ５４は、信号検出トランジスタ２４と光電変換部１３との間の電荷蓄積ノード４１（図１参照）の少なくとも一部を構成する。配線５３は、配線層５６の一部であり得る。また、画素電極１１は、プラグ５２、配線５３およびコンタクトプラグ５５を介して、不純物領域２８ｄにも接続されている。図２に例示する構成において、信号検出トランジスタ２４のゲート電極２４ｇ、プラグ５２、配線５３、コンタクトプラグ５４および５５、ならびに、リセットトランジスタ２８のソース領域およびドレイン領域の一方である不純物領域２８ｄは、画素電極１１によって収集された信号電荷を蓄積する電荷蓄積領域として機能する。
　画素電極１１によって信号電荷が収集されることにより、電荷蓄積領域に蓄積された信号電荷の量に応じた電圧が、信号検出トランジスタ２４のゲートに印加される。信号検出トランジスタ２４は、この電圧を増幅する。信号検出トランジスタ２４によって増幅された電圧が、信号電圧としてアドレストランジスタ２６を介して選択的に読み出される。
　（本発明者らの知見および光電変換層の構成の典型例）
　上述したように、光電変換層１５に光を照射し、画素電極１１と対向電極１２との間にバイアス電圧を印加することにより、光電変換によって生じる正および負の電荷のうちの一方を画素電極１１によって収集し、収集された電荷を電荷蓄積領域に蓄積することができる。本発明者らは、以下に説明するような光電流特性を示す光電変換層１５を光電変換部１３に用い、かつ、画素電極１１と対向電極１２との間の電位差をある程度にまで小さくすることによって、電荷蓄積領域に既に蓄積された信号電荷が光電変換層１５を介して対向電極１２へ移動することを抑制できることを見出した。さらに本発明者らは、電位差を小さくした後における電荷蓄積領域への信号電荷のさらなる蓄積を抑制可能であることも見出した。つまり、光電変換層１５に印加するバイアス電圧の大きさの制御により、特許文献１に記載の技術のように複数の画素のそれぞれに転送トランジスタなどの素子を別途設けることなく、グローバルシャッタ機能を実現し得ることを見出した。撮像装置１００における動作の典型例は、後述する。
　以下、光電変換層１５の構成の例および光電変換層１５における光電流特性を説明する。
　光電変換層１５は、典型的には、半導体材料を含む。ここでは、半導体材料として、有機半導体材料を用いる。
　光電変換層１５は、例えば、下記一般式（１）で表されるスズナフタロシアニン（以下、単に「スズナフタロシアニン」と呼ぶことがある）を含む。
Figure JPOXMLDOC01-appb-C000001
　一般式（１）中、Ｒ1～Ｒ24は、独立して、水素原子または置換基を表す。置換基は、特定の置換基に限定されない。置換基は、重水素原子、ハロゲン原子、アルキル基（シクロアルキル基、ビシクロアルキル基、トリシクロアルキル基を含む）、アルケニル基（シクロアルケニル基、ビシクロアルケニル基を含む）、アルキニル基、アリール基、複素環基（ヘテロ環基といってもよい）、シアノ基、ヒドロキシ基、ニトロ基、カルボキシ基、アルコキシ基、アリールオキシ基、シリルオキシ基、ヘテロ環オキシ基、アシルオキシ基、カルバモイルオキシ基、アルコキシカルボニルオキシ基、アリールオキシカルボニルオキシ基、アミノ基（アニリノ基を含む）、アンモニオ基、アシルアミノ基、アミノカルボニルアミノ基、アルコキシカルボニルアミノ基、アリールオキシカルボニルアミノ基、スルファモイルアミノ基、アルキルスルホニルアミノ基、アリールスルホニルアミノ基、メルカプト基、アルキルチオ基、アリールチオ基、ヘテロ環チオ基、スルファモイル基、スルホ基、アルキルスルフィニル基、アリールスルフィニル基、アルキルスルホニル基、アリールスルホニル基、アシル基、アリールオキシカルボニル基、アルコキシカルボニル基、カルバモイル基、アリールアゾ基、ヘテロ環アゾ基、イミド基、ホスフィノ基、ホスフィニル基、ホスフィニルオキシ基、ホスフィニルアミノ基、ホスホノ基、シリル基、ヒドラジノ基、ウレイド基、ボロン酸基（－Ｂ（ＯＨ）2）、ホスファト基（－ＯＰＯ（ＯＨ）2）、スルファト基（－ＯＳＯ3Ｈ）、または、その他の公知の置換基であり得る。
　上述の一般式（１）で表されるスズナフタロシアニンとしては、市販されている製品を用いることができる。あるいは、上述の一般式（１）で表されるスズナフタロシアニンは、例えば特開２０１０－２３２４１０号公報に示されているように、下記の一般式（２）で表されるナフタレン誘導体を出発原料として合成することができる。一般式（２）中のＲ25～Ｒ30は、一般式（１）におけるＲ1～Ｒ24と同様の置換基であり得る。
Figure JPOXMLDOC01-appb-C000002
　上述の一般式（１）で表されるスズナフタロシアニンにおいて、分子の凝集状態の制御のし易さの観点から、Ｒ1～Ｒ24のうち、８個以上が水素原子または重水素原子であると有益であり、Ｒ1～Ｒ24のうち、１６個以上が水素原子または重水素原子であるとより有益であり、全てが水素原子または重水素原子であるとさらに有益である。さらに、以下の式（３）で表されるスズナフタロシアニンは、合成の容易さの観点で有利である。
Figure JPOXMLDOC01-appb-C000003
　上述の一般式（１）で表されるスズナフタロシアニンは、概ね２００ｎｍ以上１１００ｎｍ以下の波長帯域に吸収を有する。例えば、上述の式（３）で表されるスズナフタロシアニンは、図３に示すように、波長が概ね８７０ｎｍの位置に吸収ピークを有する。図３は、上述の式（３）で表されるスズナフタロシアニンを含む光電変換層における吸収スペクトルの一例である。なお、吸収スペクトルの測定においては、石英基板上に光電変換層（厚さ：３０ｎｍ）が積層されたサンプルを用いている。
　図３からわかるように、スズナフタロシアニンを含む材料から形成された光電変換層は、近赤外領域に吸収を有する。すなわち、光電変換層１５を構成する材料として、スズナフタロシアニンを含む材料を選択することにより、例えば、近赤外線を検出可能な光センサを実現し得る。
　図４は、光電変換層１５の構成の一例を模式的に示す。図４に例示する構成において、光電変換層１５は、正孔ブロッキング層１５ｈと、上述の一般式（１）で表されるスズナフタロシアニンを含む有機半導体材料を用いて形成された光電変換構造１５Ａと、電子ブロッキング層１５ｅとを有する。正孔ブロッキング層１５ｈは、光電変換構造１５Ａおよび対向電極１２の間に配置されており、電子ブロッキング層１５ｅは、光電変換構造１５Ａおよび画素電極１１の間に配置されている。
　図４に示す光電変換構造１５Ａは、ｐ型半導体およびｎ型半導体の少なくとも一方を含む。図４に例示する構成では、光電変換構造１５Ａは、ｐ型半導体層１５０ｐと、ｎ型半導体層１５０ｎと、ｐ型半導体層１５０ｐおよびｎ型半導体層１５０ｎの間に挟まれた混合層１５０ｍとを有する。ｐ型半導体層１５０ｐは、電子ブロッキング層１５ｅと混合層１５０ｍとの間に配置されており、光電変換および／または正孔輸送の機能を有する。ｎ型半導体層１５０ｎは、正孔ブロッキング層１５ｈと混合層１５０ｍとの間に配置されており、光電変換および／または電子輸送の機能を有する。後述するように、混合層１５０ｍがｐ型半導体およびｎ型半導体の少なくとも一方を含んでいてもよい。
　ｐ型半導体層１５０ｐおよびｎ型半導体層１５０ｎは、それぞれ、有機ｐ型半導体および有機ｎ型半導体を含む。すなわち、光電変換構造１５Ａは、上述の一般式（１）で表されるスズナフタロシアニンを含む有機光電変換材料と、有機ｐ型半導体および有機ｎ型半導体の少なくとも一方とを含む。
　有機ｐ型半導体（化合物）は、ドナー性有機半導体（化合物）であり、主に正孔輸送性有機化合物に代表され、電子を供与しやすい性質がある有機化合物をいう。さらに詳しくは、有機ｐ型半導体（化合物）は、２つの有機材料を接触させて用いたときにイオン化ポテンシャルの小さい方の有機化合物をいう。したがって、ドナー性有機化合物としては、電子供与性のある有機化合物であればいずれの有機化合物も使用可能である。例えば、トリアリールアミン化合物、ベンジジン化合物、ピラゾリン化合物、スチリルアミン化合物、ヒドラゾン化合物、トリフェニルメタン化合物、カルバゾール化合物、ポリシラン化合物、チオフェン化合物、フタロシアニン化合物、シアニン化合物、メロシアニン化合物、オキソノール化合物、ポリアミン化合物、インドール化合物、ピロール化合物、ピラゾール化合物、ポリアリーレン化合物、縮合芳香族炭素環化合物（ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体、フルオランテン誘導体）、含窒素ヘテロ環化合物を配位子として有する金属錯体などを用いることができる。なお、ドナー性有機半導体は、これらに限らず、上述したように、ｎ型（アクセプター性）化合物として用いた有機化合物よりもイオン化ポテンシャルの小さい有機化合物であればドナー性有機半導体として用い得る。上述のスズナフタロシアニンは、有機ｐ型半導体材料の一例である。
　有機ｎ型半導体（化合物）は、アクセプター性有機半導体（化合物）であり、主に電子輸送性有機化合物に代表され、電子を受容しやすい性質がある有機化合物をいう。さらに詳しくは、有機ｎ型半導体（化合物）は、２つの有機化合物を接触させて用いたときに電子親和力の大きい方の有機化合物をいう。したがって、アクセプター性有機化合物としては、電子受容性のある有機化合物であればいずれの有機化合物も使用可能である。例えば、フラーレン、フラーレン誘導体、縮合芳香族炭素環化合物（ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体、フルオランテン誘導体）、窒素原子、酸素原子、硫黄原子を含有する５ないし７員のヘテロ環化合物（例えばピリジン、ピラジン、ピリミジン、ピリダジン、トリアジン、キノリン、キノキサリン、キナゾリン、フタラジン、シンノリン、イソキノリン、プテリジン、アクリジン、フェナジン、フェナントロリン、テトラゾール、ピラゾール、イミダゾール、チアゾール、オキサゾール、インダゾール、ベンズイミダゾール、ベンゾトリアゾール、ベンゾオキサゾール、ベンゾチアゾール、カルバゾール、プリン、トリアゾロピリダジン、トリアゾロピリミジン、テトラザインデン、オキサジアゾール、イミダゾピリジン、ピラリジン、ピロロピリジン、チアジアゾロピリジン、ジベンズアゼピン、トリベンズアゼピンなど）、ポリアリーレン化合物、フルオレン化合物、シクロペンタジエン化合物、シリル化合物、含窒素ヘテロ環化合物を配位子として有する金属錯体などを用いることができる。なお、これらに限らず、上述したように、ｐ型（ドナー性）有機化合物として用いた有機化合物よりも電子親和力の大きな有機化合物であればアクセプター性有機半導体として用い得る。
　混合層１５０ｍは、例えば、ｐ型半導体およびｎ型半導体を含むバルクヘテロ接合構造層であり得る。バルクへテロ接合構造を有する層として混合層１５０ｍを形成する場合、上述の一般式（１）で表されるスズナフタロシアニンをｐ型半導体材料として用い得る。ｎ型半導体材料としては、例えば、フラーレンおよび／またはフラーレン誘導体を用いることができる。ｐ型半導体層１５０ｐを構成する材料が、混合層１５０ｍに含まれるｐ型半導体材料と同じであると有益である。同様に、ｎ型半導体層１５０ｎを構成する材料が、混合層１５０ｍに含まれるｎ型半導体材料と同じであると有益である。バルクへテロ接合構造は、特許第５５５３７２７号公報において詳細に説明されている。参考のため、特許第５５５３７２７号公報の開示内容の全てを本明細書に援用する。
　検出を行いたい波長域に応じて適切な材料を用いることにより、所望の波長域に感度を有する撮像装置を実現し得る。光電変換層１５は、アモルファスシリコンなどの無機半導体材料を含んでいてもよい。光電変換層１５は、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。以下では、スズナフタロシアニンとＣ60とを共蒸着することによって得られたバルクヘテロ接合構造を光電変換層１５に適用した例を説明する。
　（光電変換層における光電流特性）
　図５は、光電変換層１５が有する典型的な光電流特性を示す。図５中、太い実線のグラフは、光が照射された状態における、光電変換層１５の例示的な電流－電圧特性（Ｉ－Ｖ特性）を示している。なお、図５には、光が照射されていない状態におけるＩ－Ｖ特性の一例も、太い破線によってあわせて示されている。
　図５は、一定の照度のもとで、光電変換層１５の２つの主面の間に印加するバイアス電圧を変化させたときの主面間の電流密度の変化を示している。本明細書において、バイアス電圧における順方向および逆方向は、以下のように定義される。光電変換層１５が、層状のｐ型半導体および層状のｎ型半導体の接合構造を有する場合には、ｎ型半導体の層よりもｐ型半導体の層の電位が高くなるようなバイアス電圧を順方向のバイアス電圧と定義する。他方、ｎ型半導体の層よりもｐ型半導体の層の電位が低くなるようなバイアス電圧を逆方向のバイアス電圧と定義する。有機半導体材料を用いた場合も、無機半導体材料を用いた場合と同様に、順方向および逆方向を定義することができる。光電変換層１５がバルクヘテロ接合構造を有する場合、上述の特許第５５５３７２７号公報の図１に模式的に示されるように、電極に対向する、バルクヘテロ接合構造の２つの主面のうちの一方の表面には、ｎ型半導体よりもｐ型半導体が多く現れ、他方の表面には、ｐ型半導体よりもｎ型半導体が多く現れる。したがって、ｎ型半導体よりもｐ型半導体が多く現れた主面側の電位が、ｐ型半導体よりもｎ型半導体が多く現れた主面側の電位よりも高くなるようなバイアス電圧を順方向のバイアス電圧と定義する。
　図５に示すように、光電変換層１５の光電流特性は、概略的には、第１～第３の３つの電圧範囲によって特徴づけられる。第１電圧範囲は、逆バイアスの電圧範囲であって、逆方向バイアス電圧の増大に従って出力電流密度の絶対値が増大する電圧範囲である。第１電圧範囲は、光電変換層１５の主面間に印加されるバイアス電圧の増大に従って光電流が増大する電圧範囲といってもよい。第２電圧範囲は、順バイアスの電圧範囲であって、順方向バイアス電圧の増大に従って出力電流密度が増大する電圧範囲である。つまり、第２電圧範囲は、光電変換層１５の主面間に印加されるバイアス電圧の増大に従って順方向電流が増大する電圧範囲である。第３電圧範囲は、第１電圧範囲と第２電圧範囲の間の電圧範囲である。
　第１～第３の電圧範囲は、リニアな縦軸および横軸を用いたときにおける光電流特性のグラフの傾きによって区別され得る。参考のため、図５では、第１電圧範囲および第２電圧範囲のそれぞれにおけるグラフの平均的な傾きを、それぞれ、破線Ｌ１および破線Ｌ２によって示している。図５に例示されるように、第１電圧範囲、第２電圧範囲および第３電圧範囲における、バイアス電圧の増加に対する出力電流密度の変化率は、互いに異なっている。第３電圧範囲は、バイアス電圧に対する出力電流密度の変化率が、第１電圧範囲における変化率および第２電圧範囲における変化率よりも小さい電圧範囲として定義される。あるいは、Ｉ－Ｖ特性を示すグラフにおける立ち上がり（立ち下がり）の位置に基づいて、第３電圧範囲が決定されてもよい。第３電圧範囲は、典型的には、－１Ｖよりも大きく、かつ、＋１Ｖよりも小さい。第３電圧範囲では、バイアス電圧を変化させても、光電変換層１５の主面間の電流密度は、ほとんど変化しない。図５に例示されるように、第３電圧範囲では、電流密度の絶対値は、典型的には１００μＡ／ｃｍ2以下である。
　（撮像装置１００の動作の例）
　図６は、本開示の実施形態に係る撮像装置における動作の一例を説明するための図である。図６は、同期信号の立ち下がり（または立ち上がり）のタイミングと、光電変換層１５に印加されるバイアス電圧の大きさの時間的変化と、画素アレイＰＡ（図１参照）の各行におけるリセットおよび露光のタイミングとを合わせて示している。より具体的には、図６中の一番上のグラフは、垂直同期信号Ｖｓｓの立ち下がり（または立ち上がり）のタイミングを示す。上から２番目のグラフは、水平同期信号Ｈｓｓの立ち下がり（または立ち上がり）のタイミングを示している。これらのグラフの下には、感度制御線４２を介して電圧供給回路３２から対向電極１２に印加される電圧Ｖｂの時間的変化の一例が示されている。電圧Ｖｂの時間的変化のグラフの下には、画素電極１１の電位を基準としたときの対向電極１２の電位φの時間的変化が示されている。電位φのグラフにおける両矢印Ｇ３は、上述の第３電圧範囲を示している。さらにその下のチャートは、画素アレイＰＡの各行におけるリセットおよび露光のタイミングを模式的に示す。
　以下、図１、図２および図６を参照しながら、撮像装置１００における動作の一例を説明する。簡単のため、ここでは、画素アレイＰＡに含まれる画素の行数が、第Ｒ０行～第Ｒ７行の合計８行である場合における動作の例を説明する。
　画像の取得においては、まず、画素アレイＰＡ中の各単位画素セル１０の電荷蓄積領域のリセットと、リセット後の画素信号の読み出しとが実行される。例えば、図６に示すように、垂直同期信号Ｖｓｓに基づき、第Ｒ０行に属する複数の画素のリセットを開始する（時刻ｔ０）。なお、図６中の網点の付された矩形は、信号の読み出し期間を模式的に表している。この読み出し期間は、単位画素セル１０の電荷蓄積領域の電位をリセットするためのリセット期間をその一部に含み得る。
　第Ｒ０行に属する画素のリセットにおいては、第Ｒ０行のアドレス制御線４６の電位の制御により、そのアドレス制御線４６にゲートが接続されているアドレストランジスタ２６をＯＮとし、さらに、第Ｒ０行のリセット制御線４８の電位の制御により、そのリセット制御線４８にゲートが接続されているリセットトランジスタ２８をＯＮとする。これにより、電荷蓄積ノード４１とリセット電圧線４４とが接続され、電荷蓄積領域にリセット電圧Ｖｒが供給される。すなわち、信号検出トランジスタ２４のゲート電極２４ｇおよび光電変換部１３の画素電極１１の電位が、リセット電圧Ｖｒにリセットされる。その後、垂直信号線４７を介して、第Ｒ０行の単位画素セル１０からリセット後の画素信号を読み出す。このときに得られる画素信号は、リセット電圧Ｖｒの大きさに対応した画素信号である。画素信号の読み出し後、リセットトランジスタ２８およびアドレストランジスタ２６をオフとする。
　この例では、図６に模式的に示すように、水平同期信号Ｈｓｓにあわせて、第Ｒ０行～第Ｒ７行の各行に属する画素のリセットを行単位で順次に実行する。以下では、水平同期信号Ｈｓｓのパルスの間隔、換言すれば、ある行が選択されてから次の行が選択されるまでの期間を「１Ｈ期間」と呼ぶことがある。この例では、時刻ｔ０から時刻ｔ１までの期間が１Ｈ期間に相当する。
　図６に示すように、画像取得の開始から、画素アレイＰＡの全ての行のリセットおよび画素信号の読み出しが終了するまでの期間（時刻ｔ０～ｔ９）においては、画素電極１１と対向電極１２との間の電位差が上述の第３電圧範囲となるような電圧Ｖ３が、電圧供給回路３２から対向電極１２に印加されている。すなわち、画像取得の開始から露光期間の開始（時刻ｔ９）までの期間において、光電変換部１３の光電変換層１５は、第３電圧範囲のバイアス電圧が印加された状態にある。
　光電変換層１５に第３電圧範囲のバイアス電圧が印加された状態では、光電変換層１５からの電荷蓄積領域への信号電荷の移動は、ほとんど起こらない。これは、光電変換層１５に第３電圧範囲のバイアス電圧が印加された状態では、光の照射によって生じた正および負の電荷のほとんどが、速やかに再結合し、画素電極１１によって収集される前に消滅してしまうためであると推測される。したがって、光電変換層１５に第３電圧範囲のバイアス電圧が印加された状態では、光電変換層１５に光が入射しても、電荷蓄積領域への信号電荷の蓄積は、ほとんど起こらない。そのため、露光期間以外の期間における、意図しない感度（本明細書では、「寄生感度」と呼ぶことがある。）の発生が抑制される。このように、光電変換層１５へのバイアス電圧を第３電圧範囲とすることによって感度を速やかに０に落とし得るということは、本発明者らによってはじめて見出された知見である。
　図６中、ある行（例えば第Ｒ０行）に着目したとき、網点の付された矩形および斜線の付された矩形で示される期間が、非露光期間を表している。なお、光電変換層１５に第３電圧範囲のバイアス電圧を印加するための電圧Ｖ３は、０Ｖに限定されない。
　画素アレイＰＡの全ての行のリセットおよび画素信号の読み出しの終了後、水平同期信号Ｈｓｓに基づき、露光期間を開始する（時刻ｔ９）。図６中、白の矩形は、各行における露光期間を模式的に表している。露光期間は、電圧供給回路３２が、対向電極１２に印加する電圧を電圧Ｖ３とは異なる電圧Ｖｅに切り替えることによって開始される。電圧Ｖｅは、典型的には、画素電極１１と対向電極１２との間の電位差が上述の第１電圧範囲となるような電圧（例えば１０Ｖ程度）である。対向電極１２に電圧Ｖｅが印加されることにより、光電変換層１５中の信号電荷（この例では正孔）が画素電極１１によって収集され、電荷蓄積領域（電荷蓄積ノード４１といってもよい。）に蓄積される。
　電圧供給回路３２が、対向電極１２に印加する電圧を再び電圧Ｖ３に切り替えることにより、露光期間が終了する（時刻ｔ１３）。このように、本開示の実施形態では、対向電極１２に印加する電圧が電圧Ｖ３と電圧Ｖｅとの間で切り替えられることによって、露光期間と非露光期間とが切り替えられる。図６からわかるように、この例における露光期間の開始（時刻ｔ９）および終了（時刻ｔ１３）は、画素アレイＰＡに含まれる全ての画素において共通である。すなわち、ここで説明する動作は、撮像装置１００にグローバルシャッタが適用された例である。
　次に、水平同期信号Ｈｓｓに基づき、画素アレイＰＡの各行に属する画素からの信号電荷の読み出しを行う。この例では、時刻ｔ１５から、第Ｒ０行～第Ｒ７行の各行に属する画素からの信号電荷の読み出しが行単位で順次に実行されている。以下では、ある行に属する画素が選択されてからその行に属する画素が再び選択されるまでの期間を「１Ｖ期間」と呼ぶことがある。この例では、時刻ｔ０から時刻ｔ１５までの期間が１Ｖ期間に相当する。
　露光期間の終了後における、第Ｒ０行に属する画素からの信号電荷の読み出しにおいては、第Ｒ０行のアドレストランジスタ２６をＯＮとする。これにより、露光期間において電荷蓄積領域に蓄積された電荷量に対応した画素信号が垂直信号線４７に出力される。画素信号の読み出しに続けて、リセットトランジスタ２８をＯＮとして画素のリセットを行ってもよい。画素信号の読み出し後、アドレストランジスタ２６（およびリセットトランジスタ２８）をオフとする。画素アレイＰＡの各行に属する画素からの信号電荷の読み出し後、時刻ｔ０と時刻ｔ９との間において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。
　非露光期間においては、対向電極１２には電圧Ｖ３が印加されているので、光電変換部１３の光電変換層１５は、第３電圧範囲のバイアス電圧が印加された状態にある。そのため、光電変換層１５に光が入射した状態であっても、電荷蓄積領域への信号電荷のさらなる蓄積はほとんど起こらない。したがって、意図しない電荷の混入に起因するノイズの発生が抑制される。
　なお、電荷蓄積領域への信号電荷のさらなる蓄積を抑制するという観点からは、対向電極１２に、上述の電圧Ｖｅの極性を反転させた電圧を印加することによって露光期間を終了させることも考えられる。しかしながら、対向電極１２に印加する電圧の極性を単純に反転させると、既に蓄積された信号電荷の光電変換層１５を介した対向電極１２への移動が生じ得る。電荷蓄積領域からの光電変換層１５を介した対向電極１２への信号電荷の移動は、例えば、取得された画像中の黒点として観察される。つまり、電荷蓄積領域からの光電変換層１５を介した対向電極１２への信号電荷の移動は、マイナスの寄生感度の要因になり得る。
　この例では、露光期間が終了した後、対向電極１２に印加される電圧を再び電圧Ｖ３に変更しているので、電荷蓄積領域への信号電荷の蓄積が終わった後の光電変換層１５は、第３電圧範囲のバイアス電圧が印加された状態にある。第３電圧範囲のバイアス電圧が印加された状態では、電荷蓄積領域に既に蓄積された信号電荷の光電変換層１５を介した対向電極１２への移動を抑制することが可能である。換言すれば、光電変換層１５への第３電圧範囲のバイアス電圧の印加により、露光期間において蓄積された信号電荷を電荷蓄積領域に保持しておくことが可能である。つまり、電荷蓄積領域から信号電荷が失われることによるマイナスの寄生感度の発生を抑制し得る。
　このように、本開示の実施形態では、露光期間の開始および終了が、対向電極１２に印加される電圧Ｖｂによって制御される。すなわち、本開示の実施形態によれば、各単位画素セル１０内に転送トランジスタなどを設けることなく、グローバルシャッタの機能を実現し得る。本開示の実施形態では、転送トランジスタを介した信号電荷の転送を行うことなく、電圧Ｖｂの制御によって電子シャッタを実行するので、より高速な動作が可能である。また、各単位画素セル１０内に別途転送トランジスタなどを設ける必要がないので、画素の微細化にも有利である。
　（応用例）
　図６を参照して説明した動作の例においては、１Ｖ期間中に、全画素に共通して１回の露光期間を設け、その露光期間において蓄積された信号電荷に基づいて１つの画像を取得している。このような動作において、最終的な画像、すなわち１フレーム分の画像の形成に必要な画素信号の取得に要するトータルの時間は、（１Ｖ期間）＋（画素アレイＰＡ中の行数）×（信号の読み出し期間）におおよそ等しいといってよい（「×」は、乗算を意味する。）。本明細書では、最終的な画像の形成に必要な画素信号の取得に要するトータルの時間を、「１フレーム期間」と呼ぶ。図６に示す例では、画素アレイＰＡ中の各行における、信号の読み出し期間が１Ｈ期間に等しく設定されているので、１フレーム期間は、（１Ｖ＋８×１Ｈ）であるといえる。
　図６に示す例では、１フレーム期間中に全画素に共通して１回の露光期間を設けている。しかしながら、１フレーム期間中において、全画素に共通して複数回の露光期間を設けてもよい。換言すれば、いわゆる多重露光を行い、最終的に１フレームの画像を形成してもよい。多重露光によれば、１フレーム期間内に移動した物体（以下、「動体」と呼ぶことがある。）の軌跡を１フレームの画像中に記録し得る。多重露光は、動体解析および高速現象の解析に有用である。以下では、多重露光を実行して得られた画素信号に基づいて形成される画像を「多重露光画像」と呼ぶ。
　図７は、多重露光画像を形成可能に構成された撮像システムの一例を模式的に示す。図７に例示する撮像システム１００Ｓは、概略的には、カメラ部８０と、表示部９０とを有する。カメラ部８０および表示部９０は、単一の装置の２つの部分であってもよいし、それぞれが独立した別個の装置であってもよい。図７に例示する構成において、カメラ部８０は、光学系１１０、撮像装置１００、システムコントローラ１２０および画像形成回路１３０を有しており、表示部９０は、信号処理回路１５０および表示装置１６０を有している。
　カメラ部８０の光学系１１０は、絞り、手振れ補正レンズ、ズームレンズおよびフォーカスレンズなどを含む。光学系１１０が有するレンズの数は、要求される機能に応じて適宜決定される。システムコントローラ１２０は、カメラ部８０における各部を制御する。システムコントローラ１２０は、典型的には、ＣＰＵなどの半導体集積回路であり、例えば、光学系１１０におけるレンズの駆動回路に制御信号を送出する。この例では、システムコントローラ１２０は、撮像装置１００の動作の制御も行う。例えば、システムコントローラ１２０は、垂直走査回路３６の駆動を制御する。システムコントローラ１２０の制御に基づいて、電圧供給回路３２から感度制御線４２に印加される電圧の切り替えが実行されてもよい。システムコントローラ１２０は、１以上のメモリを含み得る。画像形成回路１３０は、撮像装置１００の出力に基づいて多重露光画像を形成するように構成されている。画像形成回路１３０は、例えばＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（field-programmable gate array）などであり得る。画像形成回路１３０は、メモリを含んでいてもよい。画像形成回路１３０の動作は、システムコントローラ１２０によって制御され得る。多重露光画像の形成の例は、後述する。
　図７に例示する構成では、画像形成回路１３０は、出力バッファ１４０を有している。画像形成回路１３０は、出力バッファ１４０を介して、多重露光画像のデータを表示部９０に出力する。画像形成回路１３０から出力されるデータは、典型的には、ＲＡＷデータであり、例えば１２ビット幅の信号である。画像形成回路１３０から出力されるデータは、例えばＨ．２６４規格に準拠して圧縮されたデータであってもよい。
　表示部９０の信号処理回路１５０は、画像形成回路１３０からの出力を受け取る。画像形成回路１３０からの出力は、カメラ部８０に対する接続および取り外しが自在に構成された外部記録媒体（例えばフラッシュメモリ）に一旦保存されてもよい。つまり、画像形成回路１３０からの出力が、外部記録媒体を介して表示部９０に渡されてもよい。
　信号処理回路１５０は、例えば、ガンマ補正、色補間、空間補間およびオートホワイトバランスなどの処理を行う。信号処理回路１５０は、典型的には、ＤＳＰ、ＩＳＰ（Image Signal Processor）などである。表示部９０の表示装置１６０は、液晶ディスプレイ、有機ＥＬ（electroluminescence）ディスプレイなどである。表示装置１６０は、信号処理回路１５０からの出力信号に基づいて画像を表示する。表示部９０は、パーソナルコンピュータ、スマートフォンなどであり得る。
　以下、図８～図１２を参照しながら、多重露光画像の形成の例を説明する。
　図８は、多重露光画像の形成の例を説明するための図である。ここでは、１フレーム分の多重露光画像の形成において複数回の露光を実行する。図８に示すように、まず、垂直同期信号Ｖｓｓに基づき、第Ｒ０行～第Ｒ７行の各行に属する画素のリセットおよび画素信号の読み出しを行単位で順次に実行する（時刻ｔ００）。このとき、電圧供給回路３２（図１参照）は、画素電極１１と対向電極１２との間の電位差が上述の第３電圧範囲となるような電圧Ｖ３を対向電極１２に印加する。
　次に、対向電極１２に印加する電圧を電圧Ｖｅ１に切り替えることにより、画素アレイＰＡ中の全ての画素に共通して露光期間を開始する。電圧Ｖｅ１は、画素電極１１と対向電極１２との間の電位差が例えば上述の第１電圧範囲となるような電圧である。対向電極１２への電圧Ｖｅ１の印加により、光電変換により生成された正および負の電荷の一方（信号電荷）が電荷蓄積領域に蓄積される。露光期間は、電圧供給回路３２が、対向電極１２に印加する電圧を再び電圧Ｖ３に切り替えることによって終了する。
　次に、垂直同期信号Ｖｓｓに基づき、第Ｒ０行～第Ｒ７行の各行に属する画素の画素信号の読み出しを行単位で順次に実行する（時刻ｔ０１）。これにより、時刻ｔ００と時刻ｔ０１との間の露光期間に対応した画像データが得られる。このときに得られた画像データは、例えば、画像形成回路１３０（図７参照）のメモリに一時的に保存される。この例では、画素信号の読み出し後に、第Ｒ０行～第Ｒ７行の各行に属する画素のリセットを再度実行する。
　２回目のリセットの実行後、対向電極１２に印加する電圧を電圧Ｖｅ２に切り替えることにより、画素アレイＰＡ中の全ての画素に共通して、２回目の露光期間を開始する。電圧供給回路３２が、対向電極１２に印加する電圧を再び電圧Ｖ３に切り替えることにより、２回目の露光期間が終了する。２回目の露光期間の終了後、第Ｒ０行～第Ｒ７行の各行に属する画素の画素信号の読み出しを行単位で順次に実行する（時刻ｔ０２）ことにより、２回目の露光期間に対応した画像データが得られる。このときに得られた画像データを例えば画像形成回路１３０のメモリに一時的に保存する点、および、画素信号の読み出し後に、第Ｒ０行～第Ｒ７行の各行に属する画素のリセットを再度実行する点は、１回目の露光期間に対応した画像データの取得と同様である。
　その後、同様の動作を所望の回数繰り返す。これにより、各露光期間に対応した複数の画像データが得られる。画像形成回路１３０は、例えば、これらの複数の画像データを重畳することにより、多重露光画像を形成する。
　図８に示すように、多重露光画像の形成のための複数の画像データの取得において、各露光期間ごとに互いに異なる大きさの電圧が電圧供給回路３２から対向電極１２に供給されてもよい。図８に示す例では、電圧供給回路３２は、複数回の露光期間の間で、互いに異なる大きさの電圧Ｖｅ１、Ｖｅ２およびＶｅ３を対向電極１２に印加している。ここでは、Ｖｅ１＜Ｖｅ２＜Ｖｅ３である。多重露光画像では、１フレーム期間中に移動を伴う被写体の像は、画像中の異なる位置に現れる。ここで説明する例のように、光電変換層１５に印加されるバイアス電圧を露光期間ごとに変化させることにより、多重露光画像中に現れる、動体の像のそれぞれに表示属性の変化を付与することが可能である。例えば、多重露光画像中に現れる、動体の像のそれぞれの間で、明度を変化させることができる。動体の像において、露光期間ごとのバイアス電圧の変化によって変化を受ける表示属性は、典型的には、明度および色（色相または彩度）の少なくとも一方である。
　図９は、撮像システム１００Ｓによって取得される例示的な多重露光画像と、多重露光画像から時系列で取り出された、それぞれが動体の像を１つ含む複数の画像とをあわせて示す。図９は、１フレーム期間に５回の露光期間を含めたときの例である。
　図９の左側に示すように、光電変換層１５に印加されるバイアス電圧を露光期間ごとに変化させて得られる多重露光画像では、動体の像のそれぞれにおける表示属性が互いに異なる。そのため、図９の右側に示すように、動体の移動の様子を示す複数の画像の列を多重露光画像から構築することが可能である。このように、露光期間中のバイアス電圧を変えて得られる複数の画像データを重畳して多重露光画像を形成することにより、１フレーム期間中に移動した物体の移動の様子（経路、速度の変化など）を示す情報を多重露光画像に含めることが可能である。このような撮影方法によれば、各露光期間に対応した複数の画像データを送る場合と比較して、データ量の増加を抑制することができる。なお、各露光期間の間における電圧供給回路３２が供給する電圧の変化は、図８に示すような単調増加であってもよいし、単調減少またはランダムであってもよい。
　図１０および図１１に例示するように、多重露光画像中に、動体の位置の時間的な変化を示す識別子の画像を重畳してもよい。図１０に示す例では、動体の位置の時間的な変化を示す識別子として、複数の動体の像の中心を結ぶ矢印が重畳されている。図１１に示す例では、識別子として、動体の位置の時間的な変化を示す数字が重畳されている。多重露光画像に含まれる動体の像は、各露光期間に応じた表示属性を示す。そのため、多重露光画像に含まれる動体の像の表示属性を解析することにより、多重露光画像の形成後に識別子を付与することも可能である。識別子として、数字に代えて、文字、記号などを用いてもよい。識別子の画像の重畳は、画像形成回路１３０によって実行され得る。
　図８を参照して説明した例では、各露光期間に対応して、電荷蓄積領域に蓄積された信号電荷の読み出しを行っている。しかしながら、複数回の露光を行い、１フレーム期間の全体において電荷蓄積領域に蓄積された信号電荷を読み出すことによって、多重露光画像を形成してもよい。
　図１２は、多重露光画像の形成の他の例を説明するための図である。図１２に示す例では、まず、垂直同期信号Ｖｓｓに基づき、第Ｒ０行～第Ｒ７行の各行に属する画素のリセットおよび画素信号の読み出しが行単位で順次に実行される（時刻ｔ００）。次に、対向電極１２に電圧Ｖｅ１を印加することによって１回目の露光が実行される。１回目の露光期間の終了後、画素の画素信号の読み出しを実行することなく、対向電極１２に電圧Ｖｅ２（ここではＶｅ２＞Ｖｅ１）を印加することによって２回目の露光を実行する。したがって、電荷蓄積領域には、既に蓄積されている信号電荷に加えて、２回目の露光期間に対応する信号電荷がさらに蓄積される。このような信号電荷の蓄積を、露光期間における対向電極１２への印加電圧の大きさを変えながら、所望の回数だけ実行する。この例では、露光の回数は５回であり、５回目の露光期間においては、電圧Ｖｅ１ともＶｅ２とも異なる電圧Ｖｅ５（Ｖｅ１＜Ｖｅ２＜…＜Ｖｅ５）が対向電極１２に印加されている。
　５回の露光期間の終了後、垂直同期信号Ｖｓｓに基づき、画素信号の読み出しを実行する（時刻ｔ０４）。すなわち、この例では、複数回の露光期間に蓄積されたトータルの信号電荷の信号検出回路からの読み出しを、１フレーム期間中に１回行っている。このように、画像形成回路１３０は、各露光期間に対応した複数の画像データを合成することに代えて、最終的に得られた画素信号に基づいて多重露光画像を形成してもよい。
　画像形成回路１３０は、多重露光画像の形成に特化された処理回路に限定されない。多重露光画像の形成は、汎用の処理回路と、多重露光画像の形成のための処理が記述されたプログラムとの組み合わせによって実現されてもよい。このプログラムは、画像形成回路１３０中のメモリ、システムコントローラ１２０中のメモリなどに格納され得る。
　（撮像装置のその他の改変例）
　再び図２を参照する。既に説明したように、本開示の実施形態では、露光期間と非露光期間との間で異なる電圧が対向電極１２に印加されることにより、グローバルシャッタを実現している。非露光期間において、電圧供給回路３２（図１参照）は、光電変換層１５に印加されるバイアス電圧が上述の第３電圧範囲となるような電圧を、感度制御線４２を介して対向電極１２に供給する。他方、非露光期間における画素電極１１の電位は、画素電極１１および不純物領域２８ｄをその一部に含む電荷蓄積領域に供給されるリセット電圧Ｖｒによって決まる。既に説明したように、リセット電圧Ｖｒは、不純物領域２８ｄをドレイン領域（またはソース領域）として有するリセットトランジスタ２８を介して電荷蓄積領域に供給される。リセットトランジスタ２８は、電荷蓄積領域へのリセット電圧Ｖｒの供給および遮断を切り替える機能を有する。
　図２に例示する構成において、リセット電圧Ｖｒは、リセット電圧源３４（図１参照）からリセットトランジスタ２８のソース領域（またはドレイン領域）である不純物領域２８ｓに供給される。リセット電圧源３４と電圧供給回路３２とが共通化されていてもよい。ただし、以下に説明するように、電圧供給回路３２およびリセット電圧源３４が、独立して異なる大きさの電圧を供給できると有益である。
　図１３は、リセット期間におけるリセット電圧源３４の例示的な動作を説明するためのタイミングチャートである。図１３中、一番上のグラフは、電圧供給回路３２から対向電極１２に印加される電圧Ｖｂの時間的変化の一例を示し、２番目のグラフは、リセットトランジスタ２８のゲートに接続されたリセット制御線４８における電圧レベルＶｒｓｔの変化を示す。上から３番目のグラフは、電荷蓄積領域の電位φｆｄの時間的変化を示す。電位φｆｄの時間的変化は、画素電極１１の電位の時間的変化を表しているといえる。電位φｆｄの時間的変化のグラフの下には、画素電極１１の電位を基準としたときの対向電極１２の電位φの時間的変化が示されている。
　図１３において電圧Ｖｂのグラフに示されるように、リセット期間をその一部に含む信号の読み出し期間において対向電極１２に印加される電圧Ｖｃは、典型的には、一定である。この状態において、リセット制御線４８の電圧がハイレベルとされると、リセットトランジスタ２８を介してリセット電圧Ｖｒが印加されることにより、電荷蓄積領域の電位φｆｄがＶｒにリセットされる。したがって、一見すると、Ｖｃ＝Ｖｒとすれば、すなわち、リセット電圧Ｖｒとして、対向電極１２に印加される電圧Ｖｃと同じ電圧を用いれば、リセット後における画素電極１１と対向電極１２との間の電位差を０とすることができると予想される。
　しかしながら、現実には、リセット制御線４８の電圧をローレベルとしてリセットトランジスタ２８をオフとすると、電荷蓄積領域とリセットトランジスタ２８との間のカップリングにより、電荷蓄積領域の電位φｆｄが変動する。この例では、リセットトランジスタ２８のオフによって電荷蓄積領域の電位φｆｄがΔＶ（ΔＶ＞０）低下している。そのため、信号の読み出し期間において対向電極１２に印加する電圧Ｖｃとリセット電圧Ｖｒとを等しく設定しただけでは、極端な場合には、リセット後における画素電極１１と対向電極１２との間の電位差が第３電圧範囲外となるおそれがある。リセット後における画素電極１１と対向電極１２との間の電位差が第３電圧範囲外となると、寄生感度が発生してしまう。
　そのため、リセット電圧Ｖｒとして、信号の読み出し期間において対向電極１２に印加される電圧Ｖｃよりも大きな電圧を採用してもよい。例えば、カップリングによる電荷蓄積領域の電圧降下を考慮して、リセット電圧Ｖｒとして、例えば、対向電極１２に印加する電圧ＶｃにΔＶを加えた電圧を用いれば、リセット後の画素電極１１および対向電極１２の間の電位差を０に近づけて、電気的なカップリングに起因する感度をキャンセルし得る。
　ΔＶの具体的な値は、主にリセットトランジスタ２８の特性（典型的にはソース－ゲート間の寄生容量）に依存し、あらかじめその値を知ることが可能である。例えば、製品の出荷前にΔＶを測定しておき、得られたΔＶを例えばシステムコントローラ１２０（図７参照）に接続されたメモリ（例えばＲＯＭ）などに書き込んでおいてもよい。システムコントローラ１２０は、メモリに保持されたΔＶを参照することにより、リセット電圧源３４から供給するリセット電圧Ｖｒの大きさを、ΔＶの値に基づいて補正することが可能である。あるいは、出力される電圧が所望の電圧となるように、ΔＶの値に応じてリセット電圧源３４の回路構成を調整しておいてもよい。リセット電圧源３４から供給するリセット電圧Ｖｒを補正することに代えて、あるいは、リセット電圧Ｖｒの補正とともに、電圧供給回路３２から対向電極１２に供給する電圧を補正してもよい。ただし、リセット電圧Ｖｒの補正は、画素ごとに行うことが可能である点で、電圧供給回路３２から対向電極１２に供給する電圧の補正よりも有利である。このようなリセット電圧Ｖｒ（および／または対向電極１２に供給する電圧）のキャリブレーションは、撮像装置１００の出荷前に実行されてもよいし、撮像装置１００のユーザによって実行されてもよい。
　なお、リセットトランジスタ２８がＰチャンネルのトランジスタである場合には、図１４に示すように、リセットトランジスタ２８のオフにより、電荷蓄積領域の電位φｆｄがΔＶ上昇する。そのため、リセットトランジスタ２８としてＰチャンネルのトランジスタを用いる場合には、リセット電圧Ｖｒとして、信号の読み出し期間において対向電極１２に印加される電圧Ｖｃよりも小さな電圧を採用すればよい。
　図１３および図１４に示す例では、リセット期間よりも前の期間では、画素電極１１の電位を基準としたときの対向電極１２の電位φが第３電圧範囲の外にある。これらの例のように、電圧供給回路３２から対向電極１２に印加される電圧Ｖｂは、非露光期間の全てにわたって、画素電極１１と対向電極１２との間の電位差が第３電圧範囲となるような電圧である必要はない。画素のリセットの前においては、画素電極１１の電位を基準としたときの対向電極１２の電位φは、第３電圧範囲の外であってもよい。
　このように、補正された電圧をリセット電圧Ｖｒとして用いることにより、電気的なカップリングに起因する寄生感度の発生を抑制し得る。このとき、補正値として大きすぎる値を採用すると、リセット時に画素電極１１と対向電極１２との間に大きな電位差が生じ、電荷蓄積領域中の電荷が光電変換層１５を介して対向電極１２に流れ込む可能性がある。言い換えれば、光電変換層１５を介して電荷が逆流するおそれがある。このことから、リセット電圧Ｖｒと、電圧供給回路３２が対向電極１２に印加する電圧Ｖｃとの差の絶対値が、光電変換層１５の破壊電圧よりも小さいと有益である。例えば、リセットトランジスタ２８がＮチャンネルのトランジスタである場合には、リセット電圧Ｖｒが電圧Ｖｃを超えないことが有益である。光電変換層１５の破壊電圧は、例えば、電荷蓄積領域中の電荷が光電変換層１５を介して画素電極１１から対向電極１２に流れ込むことによって光電変換層１５がその機能を失うような大きさの電圧として定義できる。あるいは、リセット電圧Ｖｒと、電圧供給回路３２が対向電極１２に印加する電圧Ｖｃとの差の絶対値が、信号検出回路１４への入力電圧（典型的にはＶＤＤ）よりも小さいことが有益である。
　図１５は、撮像装置１００の改変例を示す。図１５に例示する構成において、半導体基板２０は、所定の基板電圧Ｖｓを供給する基板電圧供給回路３５との接続を有する。基板電圧供給回路３５から印加される基板電圧Ｖｓは、０Ｖとは異なる電圧である。
　リセット電圧Ｖｒを０Ｖに近い電圧とすれば、電圧供給回路３２から対向電極１２に印加する電圧Ｖｃを０Ｖ、すなわち、対向電極１２を接地とし得るので撮像装置１００における回路構成をより簡略化し得る。しかしながら、リセット電圧Ｖｒが例えば０Ｖであると、信号検出トランジスタ２４がソースフォロアとして機能しないので、信号電圧の読み出しができない。
　図１５に例示する構成では、０Ｖとは異なる基板電圧Ｖｓを半導体基板２０に印加している。例えば、基板電圧Ｖｓとして負電圧を半導体基板２０に印加することにより、基板電位をシフトさせる。基板電位をシフトさせることにより、リセット電圧Ｖｒと、電圧供給回路３２から対向電極１２に印加する電圧Ｖｃとを０Ｖとした場合であっても、暗電流の抑制と、信号検出回路１４におけるリニアリティとを両立させ得る。基板電圧供給回路３５は、上述の電圧供給回路３２および／またはリセット電圧源３４と共通化されていてもよい。なお、電圧供給回路３２から対向電極１２に印加する電圧Ｖｃを正の電圧とすれば、半導体基板２０に負電圧を印加することを回避しながら、リセット電圧Ｖｒおよび電圧Ｖｃとを０Ｖとした場合と同様の効果を得ることが可能である。
　以上に説明したように、本開示の実施形態によれば、対向電極１２に印加する電圧の制御により、電荷蓄積領域への電荷の蓄積および保持を制御し得る。したがって、より簡単なデバイス構造でグローバルシャッタ機能を実現し得る。
　本開示の実施形態による撮像装置は、上述した例のほかに種々の改変が可能である。例えば、被写体に応じて、グローバルシャッタ駆動とローリングシャッタ駆動との切り替えを行ってもよい。ローリングシャッタ駆動では、電圧供給回路３２が対向電極１２に印加する電圧を、露光期間、非露光期間ともに電圧Ｖｅに固定し得る。このとき、電荷蓄積ノード４１のリセットのタイミングから信号読み出しまでの時間によって露光期間を規定することができる。
　上述の信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。信号検出トランジスタ２４および／またはアドレストランジスタ２６として、電界効果トランジスタのほか、バイポーラトランジスタも用い得る。
　本開示の撮像装置は、例えばイメージセンサなどに適用可能である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。車両搭載用カメラは、例えば、車両が安全に走行するための、制御装置に対する入力として利用され得る。あるいは、車両が安全に走行するための、オペレータの支援に利用され得る。
　１０　　単位画素セル
　１１　　画素電極
　１２　　対向電極
　１３　　光電変換部
　１４　　信号検出回路
　１５　　光電変換層
　１５Ａ　　光電変換構造
　１５ｅ　　電子ブロッキング層
　１５ｈ　　正孔ブロッキング層
　２０　　半導体基板
　２０ｔ　　素子分離領域
　２４ｄ，２４ｓ，２６ｓ，２８ｄ，２８ｓ　　不純物領域
　２４　　信号検出トランジスタ
　２６　　アドレストランジスタ
　２８　　リセットトランジスタ
　２４ｇ，２６ｇ，２８ｇ　　ゲート電極
　３２　　電圧供給回路（感度制御電圧供給回路）
　３４　　リセット電圧源（リセット電圧供給回路）
　３５　　基板電圧供給回路
　３６　　垂直走査回路
　４０　　電源線
　４１　　電荷蓄積ノード
　４２　　感度制御線
　５０　　層間絶縁層
　４４　　リセット電圧線
　４６　　アドレス制御線
　４７　　垂直信号線
　４８　　リセット制御線
　８０　　カメラ部
　９０　　表示部
　１００　　撮像装置
　１００Ｓ　　撮像システム
　１３０　　画像形成回路
　ＰＡ　　画素アレイ

Claims (10)

  1. 　それぞれが、第１電極、前記第１電極に対向する第２電極、前記第１電極と前記第２電極との間の光電変換層、前記第１電極に電気的に接続された電荷蓄積領域、および前記電荷蓄積領域に電気的に接続された信号検出回路を含む複数の単位画素セルと、
    　前記第２電極と電気的に接続された電圧供給回路であって、光電変換により生成される電荷を前記電荷蓄積領域に蓄積するための期間である露光期間において第１電圧を前記第２電極に供給し、非露光期間において前記第１電圧とは異なる第２電圧を前記第２電極に供給する電圧供給回路と、
    を備え、
    　前記露光期間の開始および終了は、前記複数の単位画素セルの間において共通である、撮像装置。
  2. 　複数の単位画素セルのそれぞれは、前記電荷蓄積領域に電気的に接続されたリセットトランジスタであって、前記電荷蓄積領域を初期化するためのリセット電圧の供給および遮断を切り替えるリセットトランジスタを含み、
    　前記リセット電圧が供給されたときの前記第１電極と前記第２電極との間の電位差は、前記リセット電圧が遮断された後の前記第１電極と前記第２電極との間の電位差よりも大きい、請求項１に記載の撮像装置。
  3. 　前記リセットトランジスタは、ｎチャンネルの電界効果トランジスタであり、
    　前記リセット電圧は、前記第２電圧よりも大きい、請求項２に記載の撮像装置。
  4. 　前記リセットトランジスタは、ｐチャンネルの電界効果トランジスタであり、
    　前記リセット電圧は、前記第２電圧よりも小さい、請求項２に記載の撮像装置。
  5. 　前記複数の単位画素セルは、行および列に沿って２次元に配置されており、
    　前記複数の単位画素セルの前記信号検出回路によって検出された信号は、前記行ごとに異なるタイミングで読み出される、請求項１から４のいずれか１項に記載の撮像装置。
  6. 　１フレーム期間に、前記露光期間を複数回含む、請求項１から５のいずれか１項に記載の撮像装置。
  7. 　前記電圧供給回路は、前記複数回の露光期間のそれぞれの間で、互いに異なる大きさの前記第１電圧を前記第２電極に供給する、請求項６に記載の撮像装置。
  8. 　前記信号検出回路からの前記複数回の露光期間のそれぞれごとの出力に基づく複数の画像データを取得し、前記複数の画像データを重畳することにより多重露光画像を形成する画像形成回路をさらに備える、請求項６または７に記載の撮像装置。
  9. 　前記信号検出回路から、前記１フレーム期間において前記電荷蓄積領域に蓄積された信号電荷に対応する信号を取得し、前記信号に基づいて多重露光画像を形成する画像形成回路をさらに備える、請求項６または７に記載の撮像装置。
  10. 　前記光電変換層は、逆方向のバイアス電圧の増大に従って出力電流密度の絶対値が増大する第１電圧範囲、順方向のバイアス電圧の増大に従って出力電流密度が増大する第２電圧範囲、および、前記第１電圧範囲と前記第２電圧範囲との間であって、バイアス電圧に対する出力電流密度の変化率の絶対値が前記第１電圧範囲および前記第２電圧範囲よりも小さい第３電圧範囲を有する光電流特性を有し、
    　前記電圧供給回路は、前記非露光期間に、前記光電変換層に印加されるバイアス電圧が前記第３電圧範囲内となるように、前記第２電圧を前記第２電極に供給する、請求項１から９のいずれか１項に記載の撮像装置。
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