JP2021016070A - 撮像素子及びその信号読み出し回路 - Google Patents

Abstract

【課題】画素又は画素ブロックごとに受光感度を調整することができる撮像素子及びその信号読み出し回路を提供する。【解決手段】印加電圧により受光感度が変化する光電変換部を備えた撮像素子の信号読み出し回路において、画素内に、第１受光期間で検出した前記画素の信号検出値に基づいて、前記第１受光期間に続く第２受光期間における前記画素の前記光電変換部の前記印加電圧を設定する印加電圧設定回路を備えることを特徴とする。また、撮像素子の光電変換部は、アバランシェ増倍が可能な光電変換膜で構成される。【選択図】図１

Description

本発明は、撮像素子及びその信号読み出し回路に関し、特に、光電変換膜積層型の撮像素子とその信号読み出し回路に関する。

近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子に無機や有機の光電変換膜を積層する撮像素子が提案されている。光電変換膜積層型撮像素子は、膜材料の選択により、感度の向上やダイナミックレンジの拡大が可能になる特徴がある。光電変換膜は、印加される電圧によって膜内に発生する信号電荷（電子又は正孔）量が変化するため、撮像動作中に印加電圧を変化させることで、高機能を実現する素子が提案されている。

特許文献１の撮像装置は、膜の印加電圧の変更により一時的に感度を０にして、グローバルシャッタを可能とする。また、多重露光の際に、露光ごとに膜の印加電圧を変化させて、感度を変えることも可能とする。特許文献２の撮像装置は、画素電極の周囲に補助電極を配置し、この補助電極に信号電荷の一部を収集することで、画素電極に入る信号を調整することができる。

本発明者らは、印加電圧の変更により感度を変えることのできる光電変換膜として、アバランシェ増倍が可能な結晶セレン膜の研究を行っている（特許文献３、非特許文献１）。この膜を固体撮像素子に積層し、光電変換して発生した電荷を増倍させることで、感度の向上が可能となる。この光電変換膜により、高精細化のために固体撮像素子の画素が微細になり（３μｍ角以下）、シリコンのフォトダイオードで検出できる信号が不足する問題を解決することができる。

特許第６２０２５１２号公報 特開２０１６−８６４０７号公報 特開２０１９−２４０５７号公報

S. Imura et al.,"High Sensitivity Image Sensor Overlaid with Thin-Film Crystalline-Selenium-based Heterojunction Photodiode", IEDM 2014， 4.3， (2014)

結晶セレンのようなアバランシェ増倍が可能な光電変換膜を固体撮像素子に積層し、撮像動作中に印加電圧を変化させることで、受光感度を向上させるとともに、複数の露光条件での撮像が可能となる。しかし、固体撮像素子で検出できる信号電荷には上限があるため、同一のシーンで暗い領域と明るい領域がある場合に、一方の領域に感度を合わせるように調整すると、他方が感度不足又は露出過多（白飛び）となってしまう。このため、画素又は複数画素を含む画素ブロックごとに受光感度を変化させることが望ましい。

しかしながら、特許文献１の撮像素子は、膜の印加電圧は膜上面にある電極で制御し、電極や光電変換膜を画素ごとに分離する方法については具体的な記載がないため、基本的には全画素同一の制御となり、電極を画素ごとに分割して独立に制御することは困難である。また、印加電圧はあらかじめ設定した電圧値及びステップに限定され、露光条件を検出する機能がないため、撮影状況により適応的に露光条件を調整することはできない。一方、特許文献２の撮像素子は、光量検出回路により露光条件を検出して感度（膜の印加電圧）を調整する例も示されているが、この回路は画素エリアの外側にあるため、画素ごとに印加電圧を制御してフィードバックすることは困難である。

従って、上記のような問題点に鑑みてなされた本発明の目的は、画素又は画素ブロックごとに受光感度を調整することができる撮像素子及びその信号読み出し回路を提供することにある。

上記課題を解決するために本発明に係る信号読み出し回路は、印加電圧により受光感度が変化する光電変換部を備えた撮像素子の信号読み出し回路であって、画素内に、第１受光期間で検出した前記画素の信号検出値に基づいて、前記第１受光期間に続く第２受光期間における前記画素の前記光電変換部の前記印加電圧を設定する印加電圧設定回路を備えることを特徴とする。

また、前記信号読み出し回路は、前記第１受光期間で検出した前記信号検出値が大きい信号電荷量を示すにつれて、前記第２受光期間における受光感度を低くするように前記印加電圧を設定することが望ましい。

また、前記信号読み出し回路は、各画素が、前記光電変換部で生成した電荷量に対応する電圧検出ノードの電圧に基づいて、前記信号検出値を出力するソースフォロア回路を備え、前記印加電圧設定回路は、前記信号検出値と少なくとも１つのしきい値とを比較した結果に基づいて、前記印加電圧を設定することが望ましい。

また、前記信号読み出し回路は、各画素が、前記光電変換部で生成した電荷量に対応する電圧検出ノードの電圧としきい値電圧とを比較する比較器と、前記比較器の出力に基づいて前記電圧検出ノードの電圧をリセット電圧とするリセット手段と、比較器の出力するパルスをカウントするカウンタ回路とを有する、前記電荷量のアナログ／デジタル変換回路を備え、前記印加電圧設定回路は、前記信号検出値としての前記カウンタ回路のビット値に基づいて、前記印加電圧を設定することが望ましい。

また、前記信号読み出し回路は、前記第１受光期間及び前記第２受光期間が、１フレームに対応することが望ましい。

上記課題を解決するために本発明に係る撮像素子は、印加電圧により受光感度が変化する光電変換部と、前記信号読み出し回路とを備えることを特徴とする。

また、前記撮像素子は、前記光電変換部が、アバランシェ増倍が可能な光電変換膜で構成されることが望ましい。

また、前記撮像素子は、前記光電変換部が、一方の面に画素ごとに電圧印加電極と光電荷収集電極を備え、両電極間に前記印加電圧を印加することが望ましい。

また、前記撮像素子は、前記印加電圧を、複数画素を含む画素ブロックごとに設定することが望ましい。

また、前記撮像素子は、前記画素を構成する各構成要素を異なる層に設けて３次元積層したことが望ましい。

本発明の撮像素子及びその信号読み出し回路によれば、画素又は画素ブロックごとに受光感度を調整することができる。

第１の実施形態の信号読み出し回路の例を示す図である。 光電変換部の構成と動作のイメージ図である。 光電変換膜の電極構造の例を示す図である。 第１の実施形態の電圧選択回路の構成を概念的に示した図である。 第１受光期間の入射光量と第２受光期間の印加電圧値の関係を示す図である。 各印加電圧における入射光量と電圧値Ｖ_Sの関係を示す図である。 受光期間を短く設定したときの入射光量と電圧値Ｖ_Sの関係を示す図である。 第１の実施形態の信号読み出し回路の変形例を示す図である。 第２の実施形態の信号読み出し回路の例を示す図である。 第２の実施形態の電圧選択回路の構成を概念的に示した図である。 各印加電圧における入射光量とカウンタ回路出力の関係を示す図である。 受光期間を短く設定したときの入射光量とカウンタ回路出力の関係を示す図である。 本発明の撮像素子の実装構造の例を示す図である。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１に、本発明の第１の実施形態の信号読み出し回路の例を示す。各画素は、光電変換膜１０を有する光電変換部と、フローティングディフュージョン（ＦＤ）１５と、リセットトランジスタ（Ｔ_RST）２０と、出力トランジスタ３０と、選択トランジスタ（Ｔ_SEL）３２と、印加電圧設定回路４０とを備えている。画素の出力を、出力変換回路５０でＡ／Ｄ（アナログ／デジタル）変換して読み出す。印加電圧設定回路４０は、コンパレータ（比較器）４１〜４３と、電圧選択回路４４を備える。また、出力変換回路５０は、例えば、雑音除去回路５１、Ａ／Ｄ変換回路５２を備えている。

まず、本実施形態で使用する光電変換部について説明する。図２は、光電変換部の構成と動作のイメージ図である。光電変換膜１０は、本実施形態では結晶セレン（ｃ−Ｓｅ）又はアモルファスセレン（ａ−Ｓｅ）で形成されているが、電荷のアバランシェ増倍が可能な他の材料を用いることもできる。

光電変換膜を積層した固体撮像素子では、光電変換膜の上側に透明導電膜を積層し、この透明導電膜に電圧を印加して、膜の積層方向に電界を発生させるのが一般的な方法である。しかし、画素ごとに独立した電圧を印加するためには、通常は素子全体を覆う形で製膜する透明導電膜を、画素ごとに分離して作成し、個別に電圧を印加する必要があるため、電極・配線製造に困難が伴う。

そこで、本実施形態では、光電変換膜１０に電圧を印加するための電極１１，１２の両方を、光電変換膜１０の基板側の面に設けている。作製にあたっては、信号読み出し回路が形成された基板上に、電圧Ｖ_Fを印加するための電圧印加電極１１と、フローティングディフュージョン（ＦＤ）１５に接続する光電荷収集電極１２を、半導体プロセスの電極・配線製造工程によって形成する。その後、光電変換膜１０を、電極１１，１２を覆って基板全体に製膜することにより、光電変換部を作製する。

光電変換膜１０に光が入射すると、光電変換により膜内に電荷が発生する。そして、電圧印加電極１１側に電圧Ｖ_F（電荷が電子か正孔かにより、電圧Ｖ_Fの＋−は変わる）を印加すると、光電変換膜１０内において電極１１，１２間に膜平面方向に電界が発生する。その結果、アバランシェ増倍が生じ、増倍された電荷が光電荷収集電極１２に流れる。これにより、高感度の光検出が可能となる。また、印加電圧により、光電変換で発生した電荷のアバランシェ増倍率を制御でき、受光感度（光に対する出力電荷量）を変化させることができる。

図３は、光電変換膜１０の電極構造の例である。画素ごとに異なる電圧が印加できるように、電極形状は、例えば、図３（ａ）のようにくし歯形状（くし歯電極１１，１２の歯を交互に組み合わせた形状）や図３（ｂ）のように格子形状（光電荷収集電極１２をＶ_F電圧印加電極１１で囲む形状）とし、この電極構造を画素ごとに独立して形成する。また、基板内に各電極に接続する配線を形成することで、画素ごとに異なる電圧印加（異なる受光感度の設定）が可能となる。さらに、両電極は半導体プロセスの配線工程によって形成されるため、電極間を短い距離（例えば、１０〜１００ｎｍ）とすることができ、比較的低い印加電圧で、電極間にアバランシェ増倍が生じる電界（１０⁷Ｖ／ｍ程度）を発生させることができる。

なお、ここでは、画素ごとに独立して電圧印加するとしたが、光電変換膜の印加電圧を複数画素の画素ブロックごとに制御する場合は、印加電圧ノード（電圧印加電極１１）の電圧は必ずしも画素ごとに別系統としなくても、複数画素をまとめた画素ブロックごとに別系統としてもよい。

図１に戻って、各画素における信号読み出し回路の構成について説明する。上述のように、光電変換膜１０は、画素ごとに設けられた電圧印加電極１１（印加電圧ノード）と光電荷収集電極１２の間の印加電圧Ｖ_Fによって、受光感度を制御することができる。

光電変換膜１０で発生した電荷（信号電荷）は、光電荷収集電極１２からフローティングディフュージョン（ＦＤ）１５に読み出され、フローティングディフュージョン１５の電圧検出ノード１６の電位Ｖ_FDが変化する。この電圧検出ノード１６は、出力トランジスタ３０のゲートに接続されている。

リセットトランジスタ（Ｔ_RST）２０は、所定の制御信号で制御され、１フレーム期間終了後にオン（導通）することにより、フローティングディフュージョン１５にリセット電圧Ｖ_RSTを印加する。これにより、電圧検出ノード１６の電位Ｖ_FDがリセット電圧Ｖ_RSTになり、フローティングディフュージョン１５に蓄積されていた信号電荷が消去される。このように、リセットトランジスタ（Ｔ_RST）２０は、画素のリセット手段として機能する。

出力トランジスタ３０はソースフォロア回路を構成しており、選択トランジスタ（Ｔ_SEL）３２が選択されると、ゲートの電位Ｖ_FDに対応して、ソース電極ノード３３に信号検出値としての電圧値Ｖ_Sが出力される。なお、選択トランジスタ（Ｔ_SEL）３２は、垂直シフトレジスタ（図示せず）によって選択された行選択線３１により、ＯＮ（導通）／ＯＦＦ（非導通）が制御される。

垂直信号線３４は定電流源３５を有しており、選択された行の画素の出力信号が出力される。

次に、信号読み出し回路の動作と印加電圧Ｖ_Fの制御について説明する。

所定の受光期間（本実施形態では１フレーム期間）終了後、通常のＣＭＯＳイメージセンサと同じように、行選択線３１が選択され（電圧が印加され）、選択トランジスタ（Ｔ_SEL）３２がＯＮ（導通）する。各画素は、受光期間にフローティングディフュージョン１５に蓄積した信号電荷に対応する出力信号を、選択トランジスタ（Ｔ_SEL）３２を介して垂直信号線３４に出力するとともに、信号検出値として電圧値Ｖ_Sを印加電圧設定回路４０へ出力する。

本実施形態では、画素の出力信号は、出力変換回路５０の雑音除去回路５１及びＡ／Ｄ変換回路５２を経て、デジタル信号として出力される。その後、リセットトランジスタ（Ｔ_RST）２０をＯＮ（導通）させて、フローティングディフュージョン１５をリセットする。リセットの後、フローティングディフュージョン１５は次の受光期間（フレーム）の電荷の蓄積を再開する。

印加電圧設定回路４０は、受光期間（第１受光期間ということがある。）の信号検出値としての電圧値Ｖ_Sに基づいて、続く受光期間（第２受光期間ということがある。）に光電変換膜１０へ印加する電圧Ｖ_Fを出力する。画素ごとのソースフォロア回路の出力電圧値Ｖ_Sは少なくとも１個のコンパレータ（本実施形態では、３個のコンパレータ４１〜４３）に入力され、それぞれに設定したしきい値（Ｖ_TH1，Ｖ_TH2，Ｖ_TH3）と比較される。ここでは、しきい値電圧の大きさは、Ｖ_TH1＞Ｖ_TH2＞Ｖ_TH3とする。各コンパレータは、比較した結果Ｃ１〜Ｃ３（０か１の値）を電圧選択回路４４に出力する。なお、後述のとおり、コンパレータ（しきい値）を３個用いることにより、印加電圧を４段階に設定できる。コンパレータ（しきい値）が１個であれば、２つの印加電圧を切り替えることができる。

図４は、電圧選択回路４４の構成を概念的に示した図である。電圧選択回路４４は、メモリ部４４１と電圧切換え部４４２を備えている。電圧選択回路４４では、コンパレータからのＣ１〜Ｃ３の出力に応じて、受光期間（例えば１フレーム期間）終了後の画素信号出力時に、電圧切換え部４４２が電圧値をＶ_F0〜Ｖ_F3から選択してメモリ部４４１に出力する。メモリ部４４１はＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static RAM）等を利用する構成が考えられる。メモリ部４４１は次の受光期間（次の１フレーム期間）の間、Ｖ_F0〜Ｖ_F3の値を保持し、光電変換膜１０の印加電圧Ｖ_Fを出力する。

印加電圧Ｖ_Fの値は以下のように決定する。
Ｃ１＝Ｃ２＝Ｃ３＝０の時、Ｖ_F ＝Ｖ_F0
Ｃ１＝１、Ｃ２＝Ｃ３＝０の時、Ｖ_F ＝Ｖ_F1
Ｃ１＝Ｃ２＝１、Ｃ３＝０の時、Ｖ_F ＝Ｖ_F2
Ｃ１＝Ｃ２＝Ｃ３＝１の時、Ｖ_F ＝Ｖ_F3
なお、Ｖ_F0＞Ｖ_F1＞Ｖ_F2＞Ｖ_F3であり、動作当初の印加電圧は、例えばＶ_F0が出力されるものとする。

図５に、第１受光期間（現フレーム）の入射光量と、第２受光期間（次フレーム）の印加電圧値Ｖ_Fの関係を示す。第１受光期間の入射光量範囲Ｌ１〜Ｌ４は、第１受光期間（現フレーム期間）の最後の出力電圧値Ｖ_Sがそれぞれ、Ｖ_S＞Ｖ_TH1、Ｖ_TH1＞Ｖ_S＞Ｖ_TH2、Ｖ_TH2＞Ｖ_S＞Ｖ_TH3、Ｖ_TH3＞Ｖ_Sであるような光量の範囲である。Ｌ１〜Ｌ４に対応して、上記の電圧選択回路４４により、第２受光期間（次フレーム）での印加電圧がそれぞれＶ_F0、Ｖ_F1、Ｖ_F2、Ｖ_F3に設定される。すなわち、図５の太い実線で示すように、第１受光期間での入射光量が小さいほど膜印加電圧を高くし、第１受光期間での入射光量が大きいほど膜印加電圧を低くする制御を行う。すなわち、第１受光期間で検出した信号検出値（Ｖ_S）が大きい信号電荷量を示すにつれて、第２受光期間における受光感度を低くするように印加電圧Ｖ_Fを設定する。

図６に、光電変換膜１０に各電圧Ｖ_Fを印加したときの、入射光量と画素出力の電圧値Ｖ_Sの関係を示す。ここでは、電圧値Ｖ_Sが信号電荷量に比例するとしてグラフを描いている。膜印加電圧Ｖ_F0＞Ｖ_F1＞Ｖ_F2＞Ｖ_F3の順に、光電変換膜１０の増倍率が高くなり、入射光量に対する電圧値Ｖ_Sの立ち上がりが速くなる。例えば、膜印加電圧Ｖ_F0のときは、微弱な光量に反応することができ、フォトンカウンティング領域の撮影が可能となる。また、基本的には電荷を増倍して感度を高めているが、光量が大きいほど膜印加電圧Ｖ_Fを下げることで入出力特性の傾きが小さくなる。これにより、大きな入射光量（強い光）に対してもフローティングディフュージョン１５の電圧検出ノード１６の電圧値Ｖ_FD（≒電圧値Ｖ_S）が飽和電圧（Ｖ_{FD_SAT}）を容易に超えないように増倍率を設定することができ、入射光量に対するダイナミックレンジが拡大する。

したがって、例えば、第１受光期間（現フレーム）で高い信号検出値（Ｖ_S）を検出した画素は、印加電圧Ｖ_Fを低くすることにより、第２受光期間（次フレーム）における受光感度が低くなり、その後は大きな入射光量であっても、電圧検出ノード１６の電圧値Ｖ_FDの飽和が避けられる。また、第１受光期間（現フレーム）で小さい信号検出値（Ｖ_S）を検出した画素は、印加電圧Ｖ_Fを高くすることにより、第２受光期間（次フレーム）における受光感度が高くなり、その後は微弱な入射光量であっても、十分な検出感度が得られる。

また、画素ごと（又は画素ブロックごと）に光電変換膜１０の印加電圧Ｖ_Fを設定することにより、一つの撮像装置で、微弱な光量の領域と、強い光量の領域とを、同時に適切な感度で撮像することができる。なお、複数画素を含む画素ブロックごとに印加電圧Ｖ_Fを設定する場合は、当該画素ブロックの１画素（画素ブロックの中央部分に位置する画素が望ましい。）の印加電圧設定回路４０で設定された印加電圧Ｖ_Fを、当該画素ブロックの印加電圧Ｖ_Fとすればよい。

図７に、別の制御方法による、入射光量と画素出力の電圧値Ｖ_Sの関係を示す。図７の特性は、光量を検出する受光期間を１フレーム期間よりも短く設定して、次の受光期間の膜印加電圧Ｖ_Fを変更する制御を行ったときの、１画素の入出力特性である。すなわち、１フレームの途中で光電変換膜１０のアバランシェ増倍率を変化させている。ここで、破線のラインは、電圧値Ｖ_FD（≒電圧値Ｖ_S）の飽和電圧（Ｖ_{FD_SAT}）を意味している。また、電圧値Ｖ_Sが信号電荷量に比例するとしてグラフを描いている。

第１の実施形態の信号読み出し回路（図１）において、１フレームより短い受光期間経過後に、その都度選択トランジスタ（Ｔ_SEL）３２をＯＮして信号検出値（Ｖ_S）を読み出し、コンパレータ４１〜４３と比較して印加電圧Ｖ_Fを選択し、メモリ部４４１に書き込むものとする。１フレーム期間終了後にフローティングディフュージョン１５をリセットするまでは、何度でも信号検出値（Ｖ_S）を読み出すことができ、当該フレームにおけるそれまでの累積の入射光量に対応する信号検出値（Ｖ_S）が得られる。ただし、画素の出力信号を、出力変換回路５０によりデジタル信号として出力する処理は、１フレーム期間終了後のみ行う。

第１受光期間の終了時の信号検出値が大きい信号電荷量を示すほど（それまでの入射光量が大きいほど）、それに続く第２受光期間の光電変換膜１０の膜印加電圧Ｖ_Fを小さくすることで入出力特性の傾きを小さくする。これにより、フローティングディフュージョン１５の飽和を避けて電圧値Ｖ_Sの出力が可能となり、入射光量に対するダイナミックレンジが拡大する。受光期間を短く設定することにより、１フレーム期間中で、小さい光量（Ｌ１）では傾きを大きくして感度を確保し、累積の入射光量が大きく（Ｌ４）なるほど傾きを小さくして感度を下げることができ、ＨＤＲ（High Dynamic Range）の方式の映像にも対応が可能となる。

図８は、第１の実施形態の信号読み出し回路の変形例である。図１の信号読み出し回路との相違は、垂直信号線３４に接続するノード３６に、コンパレータ４１〜４３の入力を接続した点である。他の部分の回路構成は、図１と同じであるので説明を省略する。この場合も、１フレーム期間終了後の画素信号出力時に、コンパレータ４１〜４３の出力に応じて膜印加電圧Ｖ_Fを選択し、電圧選択回路４４のメモリ部４４１に書き込むこととする。

したがって、図１の信号読み出し回路と同様に、次の受光期間において、画素ごとに適切な光電変換膜の電荷増倍率を選択することができる。図８の回路は、垂直信号線３４に読み出された画素の出力電圧（信号検出信号）Ｖ_Sに正確に基づいて、印加電圧Ｖ_Fを制御できるが、コンパレータの接続によって垂直信号線の寄生容量が大きくなり、垂直信号線を介した信号読み出し動作が遅くなる虞がある。

（第２の実施形態）
図９に、本発明の第２の実施形態の信号読み出し回路の例を示す。第２の実施形態の信号読み出し回路は、１ビット型Ａ／Ｄ変換回路を利用している。

光電変換部は、アバランシェ増倍を行う光電変換膜１０であり、第１の実施形態で説明したものと同じ構造を備えている。各画素は、フローティングディフュージョン（ＦＤ）１５と、リセットトランジスタ（Ｔ_RST）２０と、コンパレータ（比較器）６０と、インバータ回路（インバータ・チェーン）６１と、カウンタ回路７０と、印加電圧設定回路４０とを備える。このうち、電圧検出ノード１６、リセットトランジスタ２０、コンパレータ６０、及びインバータ回路６１は、パルス発生回路を構成し、出力（Ｖ_OUT）として、光電変換膜１０で生成された電荷量に対応するパルスを発生する。また、このパルス発生回路とカウンタ回路７０とにより、Ａ／Ｄ変換回路を構成する。以下、各構成要素について説明する。

光電変換膜１０は、画素ごとに設けられた電圧印加電極１１（印加電圧ノード）と光電荷収集電極１２間の印加電圧Ｖ_Fによって、受光感度を制御することができる。生成された電荷（信号電荷）は、フローティングディフュージョン（ＦＤ）１５に転送され、蓄積される。

リセットトランジスタ（Ｔ_RST）２０は、インバータ回路６１の出力電圧（Ｖ_OUT）で制御され、オン（導通）することにより、フローティングディフュージョン１５の電圧検出ノード１６にリセット電圧（Ｖ_RST）を印加する。リセットトランジスタ（Ｔ_RST）２０は、フローティングディフュージョン１５に蓄積されていた信号電荷を消去するリセット手段として機能する。

コンパレータ６０は、一方の入力（−入力）に電圧検出ノード１６の電圧（Ｖ_FD）が入力され、他方の入力（＋入力）にしきい値電圧（Ｖ_TH）が入力される。コンパレータ６０の出力信号はインバータ回路（インバータ・チェーン）６１に出力される。なお、初段のコンパレータ６０に代えて、インバータを用いてもよい。

インバータ回路（インバータ・チェーン）６１は、反転回路であるインバータ（Ｉｎｖ１、Ｉｎｖ２，・・・Ｉｎｖ2n）が偶数段接続された多段回路である。各インバータは、例えばＣＭＯＳインバータで構成される。インバータ・チェーン６１の最終段のインバータ（Ｉｎｖ2n）の出力は、パルス発生回路の出力（Ｖ_OUT）として、カウンタ回路７０に出力されるとともに、リセットトランジスタ（Ｔ_RST）２０のゲートに入力される。このインバータ回路６１は一種の遅延回路として機能し、パルス幅の調整や、パルス発生動作の安定化に寄与する。なお、インバータ回路６１は必須のものではなく、コンパレータ６０のみでパルス発生動作を安定に制御することができれば、削除することもできる。

カウンタ回路７０は、例えば１２ｂｉｔ（１ｂｉｔのカウンタ１２個）からなり、各カウンタ７１〜８２はパルスをカウントしてビット値を出力する。１つのカウンタを経るとパルス数が半分になり、直列に接続して多ビットのカウンタ回路７０を構成している。１ｂｉｔカウンタ７１〜８２のそれぞれは、例えば、フリップ・フロップ等で構成することができる。カウンタ回路７０は、１ｂｉｔカウンタに限らず、例えば、２ｂｉｔカウンタを１つの要素として構成してもよい。また、必要があれば、１２ビットに限らず、さらに多数のカウンタを設けてもよい。カウンタ回路７０は、パルス発生回路の出力（Ｖ_OUT）のパルス数をカウントし、所定の受光期間ごとにビット値を信号検出値として出力する。なお、カウンタ回路７０は、１フレーム期間後に確定したビット値を当該フレームのデジタル出力信号として出力し、その後リセットされる。

次に、信号読み出し回路の動作と印加電圧Ｖ_Fの制御について説明する。

説明の都合上、フローティングディフュージョン１５のリセットが完了して、電圧検出ノード１６の電位Ｖ_FDがリセット電圧（≒Ｖ_RST）であり、リセット解除された状態からスタートする。コンパレータ６０の一方の入力（−入力）に電圧Ｖ_FDが入力され、他方の入力（＋入力）には、所定のしきい値電圧（Ｖ_TH）が入力される。このときＶ_FD（≒Ｖ_RST）＞Ｖ_THであるから、コンパレータ６０の出力はＬｏｗである。インバータ回路６１の入力がＬｏｗであるから、偶数段の最終段インバータ（Ｉｎｖ2n）の出力、すなわちパルス発生回路の出力（Ｖ_OUT）もＬｏｗであり、リセットトランジスタ（Ｔ_RST）２０はオフ（ＯＦＦ）状態になっている。

光電変換膜１０に光が入射し、生成された電荷がフローティングディフュージョン（ＦＤ）１５に蓄積して、電圧検出ノード１６の電圧（Ｖ_FD）が次第に低下し、しきい値電圧（Ｖ_TH）に達すると、コンパレータ６０の出力がＨｉｇｈに反転する。この出力変化は偶数個のインバータの出力が順次反転して伝達され、最終段のインバータ（Ｉｎｖ2n）の出力、すなわち、パルス発生回路の出力（Ｖ_OUT）がＨｉｇｈとなる。

パルス発生回路の出力（Ｖ_OUT）がＨｉｇｈになると、リセットトランジスタ２０がオン（ＯＮ）状態になり、電圧検出ノード１６の電極にリセット電圧（Ｖ_RST）が印加され、フローティングディフュージョン１５が再度リセットされる。

フローティングディフュージョン１５がリセットされると、コンパレータ６０の一方の入力（−入力）の電圧Ｖ_FDがリセット電圧（≒Ｖ_RST）となり、コンパレータ６０の出力がＬｏｗに戻る。コンパレータ６０の出力変化は、偶数個のインバータ出力が順次反転して伝達され、最終段のインバータ（Ｉｎｖ2n）の出力、すなわち、パルス発生回路の出力（Ｖ_OUT）がＬｏｗになり、初期状態に戻る。このような過程を経て、出力（Ｖ_OUT）にパルスが発生する。

その後は、上記の過程が繰り返されて、パルスが複数発生し、カウンタ回路７０（カウンタ７１〜８２）により、パルス数がカウントされる。こうして、発生した電荷量に対応するデジタル信号がカウンタ回路７０から出力される。１フレーム期間終了後、カウンタの値はリセットされる。

印加電圧設定回路４０は、受光期間（第１受光期間）のカウンタ回路７０の出力ビット値に基づいて、続く受光期間（第２受光期間）に光電変換膜１０へ印加する電圧Ｖ_Fを設定する。すなわち、カウンタ回路７０の出力ビット値が、画素の信号検出値となる。本実施形態では、印加電圧設定回路４０は、実質的に電圧選択回路４５で構成されている。本実施形態では、１２ビットのカウンタで、上位２ビットを用いて印加電圧を制御する例を示す。カウンタ８１，８２の出力（１１ｂｉｔと１２ｂｉｔのビット値）が電圧選択回路４５に入力される。なお、後述のとおり、上位２ビットを用いることにより、印加電圧を４段階に設定できる。最上位ビットのみを用いれば、２つの印加電圧を切り替えることができる。さらに、上位３ビットを用いて、印加電圧を８段階に設定してもよい。

図１０は、電圧選択回路４５の構成を概念的に示した図である。電圧選択回路４５は、１１ｂｉｔと１２ｂｉｔのビット信号（ビット値）が入力され、メモリ部４５１と電圧切換え部４５２を備えている。電圧選択回路４５では、カウンタ回路７０の１１ｂｉｔと１２ｂｉｔの出力に応じて、電圧切換え部４５２が電圧値をＶ_F0〜Ｖ_F3から選択してメモリ部４５１に出力する。メモリ部４５１はＤＲＡＭやＳＲＡＭ等を利用して構成される。メモリ部４５１は次の受光期間の間、Ｖ_F0〜Ｖ_F3の値を保持し、光電変換膜１０の印加電圧Ｖ_Fを出力する。

印加電圧Ｖ_Fの値は以下のように決定する。
11bit＝０，12bit＝０の時、Ｖ_F ＝Ｖ_F0
11bit＝１，12bit＝０の時、Ｖ_F ＝Ｖ_F1
11bit＝０，12bit＝１の時、Ｖ_F ＝Ｖ_F2
11bit＝１，12bit＝１の時、Ｖ_F ＝Ｖ_F3
なお、Ｖ_F0＞Ｖ_F1＞Ｖ_F2＞Ｖ_F3であり、動作当初の印加電圧は、例えばＶ_F0が出力されるものとする。

第２の実施形態において、１１ｂｉｔと１２ｂｉｔの出力は、第１受光期間の入射光量のデジタル値の上位２ビットであるから、第１受光期間の入射光量と第２受光期間の印加電圧値Ｖ_Fとの関係は、図５と同じである。すなわち、図５において、第１受光期間の入射光量範囲Ｌ１〜Ｌ４は、第１受光期間の最後のカウンタ値（上位２ビット）がそれぞれ、（11bit＝12bit＝０）、（11bit＝１，12bit＝０）、（11bit＝０，12bit＝１）、（11bit＝12bit＝１）であるような光量の範囲である。Ｌ１〜Ｌ４に対応して、上記の電圧選択回路４５により、第２受光期間での印加電圧がそれぞれＶ_F0、Ｖ_F1、Ｖ_F2、Ｖ_F3に設定される。すなわち、第１受光期間での入射光量が小さいほど光電変換膜の印加電圧Ｖ_Fを高くし、第１受光期間での入射光量が大きいほど印加電圧Ｖ_Fを低くする制御を行う。すなわち、第１受光期間で検出した信号検出値（ビット値）が大きい信号電荷量を示すにつれて、第２受光期間における受光感度を低くするように印加電圧Ｖ_Fを設定する。

図１１に、光電変換膜１０に各電圧Ｖ_Fを印加したときの、入射光量と画素出力（カウンタ回路出力）の関係を示す。なお、図９の第２の実施形態においても、光電変換膜１０に各電圧Ｖ_Fを印加したときの、入射光量と画素出力の関係は、図６と同じである。すなわち、膜印加電圧Ｖ_F0＞Ｖ_F1＞Ｖ_F2＞Ｖ_F3の順に、光電変換膜１０の増倍率が高くなり、入射光量に対する画素出力の立ち上がりが速くなる。例えば、膜印加電圧Ｖ_F0のときは、微弱な光量に反応することができ、フォトンカウンティング領域の撮影が可能となる。また、基本的には電荷を増倍して感度を高めているが、光量が大きいほど膜印加電圧Ｖ_Fを下げることで入出力特性の傾きが小さくなる。これにより、大きな入射光量（強い光）に対してもカウンタ回路７０の上限値を容易に超えないように増倍率を設定することができ、入射光量に対するダイナミックレンジが拡大する。

この入出力特性を利用し、第１受光期間（現フレーム）で高い信号検出値（ビット値）を検出した画素は、第２受光期間（次フレーム）では大きな入射光量があっても、カウンタ回路７０の飽和が避けられる。また、第１受光期間（現フレーム）で小さい信号検出値（ビット値）を検出した画素は、第２受光期間（次フレーム）は受光感度が高くなり、十分な検出感度が得られる。さらに、画素ごと（又はブロックごと）に光電変換膜１０の印加電圧Ｖ_Fを制御することにより、一つの撮像装置で、微弱な光量の領域と、強い光量の領域とを、同時に適切な感度で撮像することができる。

図９の第２の実施形態の信号読み出し回路は、光電変換を行っている１フレーム期間の途中であっても、カウンタ回路７０のビット値を読み出すことができるから、光量を検出する受光期間を１フレームより短く設定し、１フレームの途中で光電変換膜１０のアバランシェ増倍率を変化させることができる。すなわち、図９の第２の実施形態の信号読み出し回路においても、図１２に示すように、図７と同様な入出力特性が得られる。なお、図１２においては、出力はカウンタ回路７０の出力ビット値であり、破線のラインは、カウンタ上限値を意味している。

すなわち、第２の実施形態の信号読み出し回路（図９）において、１フレームより短い受光期間経過後に、その都度カウンタ出力（１１ｂｉｔと１２ｂｉｔのビット値）を読み出し、電圧選択回路４５にて印加電圧Ｖ_Fを選択し、メモリ部４４１に書き込むものとする。１フレーム期間終了後にカウンタ回路７０をリセットするまでは、何度でもカウンタ出力を読み出すことができ、当該フレームにおけるそれまでの累積の入射光量に対応するビット値が得られる。ただし、画素の出力信号を外部へ読み出す処理は、１フレーム期間終了後に行う。

本実施形態では、第１受光期間の終了時のカウンタ値が大きくなるほど（それまでの入射光量が大きいほど）、それに続く第２受光期間の光電変換膜１０の膜印加電圧Ｖ_Fを小さくすることで入出力特性の傾きを小さくする。これにより、カウンタ回路の飽和を避けて信号出力が可能となり、入射光量に対するダイナミックレンジが拡大する。受光期間を短く設定することにより、１フレーム期間中で、小さい光量（Ｌ１）では傾きを大きくして感度を確保し、累積の入射光量が大きく（Ｌ４）なるほど傾きを小さくして感度を下げることができ、ＨＤＲ（High Dynamic Range）の方式の映像にも対応が可能となる。

図１３は、本発明の撮像素子の実装構造の例を示す図である。図１３の撮像素子１００は、画素を構成する各回路要素を異なる基板（層）に形成し、それを３次元積層したものである。各層は、画素単位で分割されており（図では例えば１６分割）、分割されたそれぞれの区画は縦方向に接続され（接続配線は図示せず）、全体で撮像素子が構成されている。

第１の実施形態（図１）を例とすると、図１３において、撮像素子１００は、光電変換層（受光層）１１０と、信号検出回路層１２０と、印加電圧設定回路層１３０と、制御回路層１４０とにより、構成することができる。すなわち、光電変換膜１０を最上層の受光層１１０に形成し、フローティングディフュージョン１５、リセットトランジスタ２０、出力トランジスタ３０、及び選択トランジスタ３２を２層目の信号検出回路層１２０に形成し、コンパレータ４１〜４３及び電圧選択回路４４を印加電圧設定回路層１３０に形成する。そして、最下層の制御回路層１４０には、走査回路、必要な制御回路等を形成して、各回路を縦方向に接続し、例えば最下層から出力を取り出すことができる。

また、第２の実施形態（図９）を例とすると、図１３において、撮像素子１００は、光電変換層（受光層）１１０と、パルス発生回路層１２０と、カウンタ回路層１３０と、制御回路層１４０とにより、構成することができる。すなわち、光電変換膜１０を最上層の受光層１１０に形成し、フローティングディフュージョン１５、リセットトランジスタ２０、コンパレータ６０、及びインバータ・チェーン６１を２層目のパルス発生回路層１２０に形成し、カウンタ７１〜８２をカウンタ回路層１３０に形成する。そして、最下層の制御回路層１４０には、電圧設定回路、走査回路、必要な制御回路等を形成して、各回路を縦方向に接続し、例えば最下層から出力（例えば、画素ごとの各カウンタ値）を取り出すことができる。

このように、信号読み出し回路や制御回路を光電変換膜とは別の基板に形成して３次元積層して、画素ごとに３次元的に配線することで、高集積化され、高精細な固体撮像素子を実現できる。

（その他の実施形態）
第１及び第２の実施形態の変形例、及びその他の実施形態について説明する。

第１及び第２の実施形態では、光電変換部はアバランシェ増倍を行う光電変換膜１０で構成したが、光電変換部は、印加電圧により受光感度が変化する有機半導体材料膜を利用することも可能であり、また、特許文献２のように電荷を吸収する補助電極を画素ごとに個別に制御することにより感度調整をおこなう光電変換部であってもよい。ただし、第１及び第２の実施形態で用いたアバランシェ増倍を行う光電変換膜は、受光感度を印加電圧で向上させる点で、他の光電変換膜よりも優れている。

電圧選択回路４４，４５で選択する印加電圧Ｖ_Fの電圧値の候補は、全画素共通でも良いし、画素ごとか複数画素を含めたブロックごとに保持しても良い。画素やブロック単位で印加電圧値を設定することで、画素エリアごとに入出力特性を変化させることができる。また、印加電圧Ｖ_Fの電圧値の候補は、固定でも良いが、メモリ素子を用いて電圧値を書き換え可能とすることもできる。これにより、同一の素子で用途に応じた入出力特性を実現できる。

第１及び第２受光期間は、１フレーム又は１フレームよりも短い期間としたが、光電変換膜１０の印加電圧Ｖ_Fの更新は１フレームごとでなくても、複数フレームごとに行ってもよい。

第２の実施形態において、カウンタのどのビットを印加電圧設定回路４０に入力するかを画素やブロック単位で変更することもでき、これによっても画素エリアごとに入出力特性を変化させることができる。

上記の実施形態では、撮像装置の信号読み出し回路の構成と動作について説明したが、本発明はこれに限らず、撮像装置の信号読み出し方法として構成されてもよい。

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。

１０ 光電変換膜
１１ 電圧印加電極
１２ 電荷収集電極
１５ フローティングディフュージョン
２０ リセットトランジスタ
３０ 出力トランジスタ
３１ 行選択線
３２ 選択トランジスタ
３３ ソース電極ノード
３４ 垂直信号線
３５ 定電流源
４０ 印加電圧設定回路
４１〜４３ コンパレータ
４４，４５ 電圧選択回路
５０ 出力変換回路
５１ 雑音除去回路
５２ Ａ／Ｄ変換回路
６０ コンパレータ
６１ インバータ回路
７０ カウンタ回路
７１〜８２ カウンタ
１００ 撮像素子

Claims (10)

1. 印加電圧により受光感度が変化する光電変換部を備えた撮像素子の信号読み出し回路であって、
   画素内に、第１受光期間で検出した前記画素の信号検出値に基づいて、前記第１受光期間に続く第２受光期間における前記画素の前記光電変換部の前記印加電圧を設定する印加電圧設定回路を備える、信号読み出し回路。
2. 請求項１に記載の信号読み出し回路において、
   前記第１受光期間で検出した前記信号検出値が大きい信号電荷量を示すにつれて、前記第２受光期間における受光感度を低くするように前記印加電圧を設定する、信号読み出し回路。
3. 請求項１又は２に記載の信号読み出し回路において、
   各画素は、前記光電変換部で生成した電荷量に対応する電圧検出ノードの電圧に基づいて、前記信号検出値を出力するソースフォロア回路を備え、
   前記印加電圧設定回路は、前記信号検出値と少なくとも１つのしきい値とを比較した結果に基づいて、前記印加電圧を設定する、信号読み出し回路。
4. 請求項１又は２に記載の信号読み出し回路において、
   各画素は、前記光電変換部で生成した電荷量に対応する電圧検出ノードの電圧としきい値電圧とを比較する比較器と、前記比較器の出力に基づいて前記電圧検出ノードの電圧をリセット電圧とするリセット手段と、比較器の出力するパルスをカウントするカウンタ回路とを有する、前記電荷量のアナログ／デジタル変換回路を備え、
   前記印加電圧設定回路は、前記信号検出値としての前記カウンタ回路のビット値に基づいて、前記印加電圧を設定する、信号読み出し回路。
5. 請求項１乃至４のいずれか一項に記載の信号読み出し回路において、
   前記第１受光期間及び前記第２受光期間は、１フレームに対応する、信号読み出し回路。
6. 印加電圧により受光感度が変化する光電変換部と、
   請求項１乃至５のいずれか一項に記載の信号読み出し回路とを備える、撮像素子。
7. 請求項６に記載の撮像素子において、
   前記光電変換部は、アバランシェ増倍が可能な光電変換膜で構成される、撮像素子。
8. 請求項６又は７に記載の撮像素子において、
   前記光電変換部は、一方の面に画素ごとに電圧印加電極と光電荷収集電極を備え、両電極間に前記印加電圧を印加する、撮像素子。
9. 請求項６乃至８のいずれか一項に記載の撮像素子において、
   前記印加電圧を、複数画素を含む画素ブロックごとに設定する、撮像素子。
10. 請求項６乃至９のいずれか一項に記載の撮像素子において、
    前記画素を構成する各構成要素を異なる層に設けて３次元積層した、撮像素子。
    

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