JP2021114742A - 信号処理回路及び固体撮像素子 - Google Patents

Abstract

【課題】限られた数のカウンタを用いて、検出信号量に対して出力ビット及びダイナミックレンジを拡大することができる、信号処理回路及び固体撮像素子を提供する。【解決手段】印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子の信号読み出し回路であって、光電変換された電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備えた、信号処理回路において、前記電荷量の検出期間ごとに前記光電変換部の前記印加電圧を制御し、前記印加電圧の異なる検出期間の前記カウンタ回路の出力ビット信号を組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする。第１検出期間と第２検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が２の累乗の比となるように設定する。【選択図】図１

Description

本発明は、信号処理回路及び固体撮像素子に関し、特に、固体撮像素子（イメージセンサ）の各画素において、光電変換した信号をＡ／Ｄ（アナログ／デジタル）変換する信号処理回路と、それを利用した固体撮像素子に関する。

従来、固体撮像素子は、光電変換された信号（電荷量又は電圧）をアナログ信号として処理していたが、信号を固体撮像素子内でＡ／Ｄ変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。

例えば、ＣＭＯＳイメージセンサなどにおいて、縦横にアレイ状に並んだ画素の列毎にＡ／Ｄ変換回路を共有する方式の列並列信号処理のイメージセンサが作製されている。しかし、このような一列の画素のＡ／Ｄ変換処理を一つのＡ／Ｄ変換回路で行う構成では、イメージセンサの高精細度化に伴って（すなわち、一列あたりの画素数の増大に伴って）、Ａ／Ｄ変換処理にかかる時間が長時間化し、動画イメージ処理において１フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。

そこで、固体撮像素子の低雑音化や処理の高速化を目的として、これまで列ごとに設けられていたＡ／Ｄ変換回路を画素ごとに備える方式の読み出し回路が提案されている。その中でも、フォトダイオード（ＰＤ）、奇数個のＣＭＯＳインバータ、及びカウンタから構成され、入射光量に応じた数のパルスを出力する１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）は、フォトダイオードの直近でＡ／Ｄ変換を行うため信号伝達時の雑音の影響を受けにくく、入力可能な光量がフォトダイオードの蓄積容量で制限されないためダイナミックレンジが拡大できるなどの特長がある（非特許文献１）。

１ｂｉｔ ＡＤＣでは、１フレーム期間中に発生したパルスをカウンタで数えて出力する。そのため、ダイナミックレンジがフォトダイオードの蓄積容量で制限されることはないが、搭載するカウンタの数が出力ビット及びダイナミックレンジの上限となる。画素を平面的に配置する場合、カウンタを増やすほど画素面積が増大して、解像度が低下してしまうため、画素あたり搭載できるカウンタの数には限りがある。一方、この問題を解消するために、３次元集積化技術を用いて、カウンタを複数の層に分割して配置する技術も提案されている（非特許文献２）。

また、３次元集積化技術の一種として、光電変換部を薄膜構造として、信号処理回路の上に積層した固体撮像素子も作製されている。特に、アバランシェ増倍が可能な結晶セレン膜を積層した構成の固体撮像素子は、光電変換して発生した電荷を増倍させることで、感度の向上が可能となる（非特許文献３）。

F. Andoh, et al. "A Digital Pixel Image Sensor for Real-Time Readout", IEEE Trans. Electron Devices, Vol. 47, No. 11, pp.2123-2127 (2000). M.Goto et.al, "Triple-Layering Technology for Pixel-Parallel CMOS Image Sensors Developed by Hybrid Bonding of SOI Wafers", Proceedings of IEEE International 3D Systems Integration Conference (3DIC), 4018 (2019) S. Imura et al.,"High Sensitivity Image Sensor Overlaid with Thin-Film Crystalline-Selenium-based Heterojunction Photodiode", IEDM 2014， 4.3.1〜4.3.4， (2014)

上記のように、１ｂｉｔ ＡＤＣを用いた固体撮像素子において、３次元集積化技術により、各画素のカウンタを積層配置することによって、画素面積を削減でき、解像度の向上とダイナミックレンジの拡大の両者を実現できる効果がある。しかしながら、３次元集積化技術は現時点ではまだ完成されたものではなく、積層数の増大による歩留まりの低下やコストの増大が考えられるため、やはり搭載できるカウンタの数には限りがある。

従って、上記のような問題点に鑑みてなされた本発明の目的は、限られた数のカウンタを用いて、検出信号量に対して出力ビット及びダイナミックレンジを拡大することができる、信号処理回路及び固体撮像素子を提供することにある。

上記課題を解決するために本発明に係る信号処理回路は、印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子の信号処理回路であって、光電変換された電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備え、前記電荷量の検出期間ごとに前記光電変換部の前記印加電圧を制御し、前記印加電圧の異なる検出期間の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする。

また、前記信号処理回路は、前記パルス発生回路は、光電変換された電荷量に対応する電圧検出ノードと、前記電圧検出ノードをリセット電圧とするリセット手段と、前記電圧検出ノードの電圧が入力されるインバータ回路とを備えることが望ましい。

また、前記信号処理回路は、前記カウンタ回路のビット数に対応するメモリと、前記カウンタ回路と前記メモリとを接続するカウンタ出力スイッチとを更に備えることが望ましい。

また、前記信号処理回路は、第１検出期間と第２検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が２の累乗の比となるように設定することが望ましい。

また、前記信号処理回路は、前記カウンタ回路のビット数ｎに対して、第１検出期間と第２検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が２ⁿの比となるように設定することが望ましい。

上記課題を解決するために本発明に係る固体撮像素子は、前記信号処理回路を、各画素に設けたことを特徴とする。

また、前記固体撮像素子は、画素ごとに、又は、複数の画素をまとめたブロックごとに、分割された各期間の前記印加電圧を異ならせることが望ましい。

上記課題を解決するために本発明に係る固体撮像素子は、印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子であって、画素ごとに、光電変換された電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備えた、信号処理回路を有し、前記光電変換部に第１の印加電圧を印加する画素と、前記光電変換部に第２の印加電圧を印加する画素とを、隣接して配置し、両画素の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする。

また、前記固体撮像素子は、各画素を構成する回路要素を異なる基板に形成し、前記基板を３次元積層したことが望ましい。

本発明における信号処理回路及び固体撮像素子によれば、限られた数のカウンタを用いて、検出信号量に対して出力ビット及びダイナミックレンジを拡大することができる。

第１の実施例の信号処理回路を説明するための図である。 フローティングディフュージョン電圧と膜印加電圧とパルス出力の関係を示すタイミングチャートである。 第１検出期間と第２検出期間の膜印加電圧の制御の例を示す図である。 膜印加電圧と、カウンタ回路のビット重みの関係を示す図である。 第２の実施例の信号処理回路を説明するための図である。 第３の実施例の信号処理回路を説明するための図である。 光電変換部の構成と動作のイメージ図である。 光電変換部の電極構造の例を示す図である。 本発明の固体撮像素子を３次元構造で構成した例を示す図である。

以下、本発明の実施の形態について説明する。

（第１の実施例）
本発明の第１の実施例の信号処理回路を図１に示す。図１の信号処理回路は、固体撮像素子の１画素に対応しており、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を構成している。

第１の実施例の信号処理回路は、光電変換膜１０への電圧印加手段（電極１１，１２）と、フローティングディフュージョン（ＦＤ）１５の電圧検出ノード１６と、リセットトランジスタ（Ｔ_R）２０と、インバータ回路（インバータ・チェーン）３０と、カウンタ回路４０とにより構成される。このうち、電圧検出ノード１６、リセットトランジスタ（Ｔ_R）２０、及びインバータ回路（インバータ・チェーン）３０は、光電変換された電荷量（検出対象の電荷量）に対応してパルスを発生するパルス発生回路を構成する。以下、各構成要素について説明する。

まず、本実施例で使用する光電変換部について説明する。光電変換膜１０は、例えば、結晶セレン（ｃ−Ｓｅ）又はアモルファスセレン（ａ−Ｓｅ）で形成され、印加電圧によりアバランシェ増倍をすることができる。なお、材料はセレンに限られず、電荷のアバランシェ増倍が可能な他の材料を用いることもできる。本実施例では、光電変換膜１０に電圧を印加するための電極１１，１２を、光電変換膜１０の両面に設け、上面の電極１１を透明電極としている。電圧Ｖ_Fを印加するための電圧印加電極１１と、フローティングディフュージョン（ＦＤ）１５に接続する光電荷収集電極１２は、光電変換膜１０の電圧印加手段として機能する。

光電変換膜１０に光が入射すると、光電変換により膜内に電荷が発生する。そして、電圧印加電極１１側に電圧Ｖ_F（電荷が電子か正孔かにより、電圧Ｖ_Fの＋−は変わる）を印加すると、光電変換膜１０内においてアバランシェ増倍が生じ、増倍された電荷が光電荷収集電極１２に流れる。これにより、高感度の光検出が可能となる。また、印加電圧により、光電変換で発生した電荷のアバランシェ増倍率を制御でき、受光感度（光に対する出力電荷量）を変化させることができる。

フローティングディフュージョン（ＦＤ）１５は、容量（コンデンサ）を構成し、光電変換膜１０で発生した電荷（信号電荷）を蓄積する。光電荷収集電極１２から読み出された電荷により、フローティングディフュージョン１５の電圧検出ノード１６の電位Ｖ_FDが変化する。この電圧検出ノード１６の電圧（Ｖ_FD）は、インバータ回路３０に入力される。

リセットトランジスタ（Ｔ_R）２０は、インバータ回路３０の出力電圧（Ｖ_OUT）で制御され、オン（導通）することにより、電圧検出ノード１６（フローティングディフュージョン１５の電極）にリセット電圧（Ｖ_RST）を印加する。このように、リセットトランジスタ（Ｔ_R）２０は、リセット手段として機能する。

インバータ回路３０は、反転回路であるインバータ（Ｉｎｖ１、Ｉｎｖ２，・・・Ｉｎｖ2n+1）が奇数段接続された多段反転回路である。各インバータは、例えばＣＭＯＳインバータで構成される。フローティングディフュージョン１５の電圧検出ノード１６の電位Ｖ_FDが初段のインバータ（Ｉｎｖ１）に入力される。インバータ回路（インバータ・チェーン）３０の初段はインバータＩｎｖ１に代えて、コンパレータとしてもよい。インバータ回路３０の出力は、パルス発生回路の出力（Ｖ_OUT）として、カウンタ回路４０に入力されるとともに、リセットトランジスタ２０のゲート電極に印加される。なお、インバータが１段ではなく２ｎ＋１段接続されているのは、複数段のインバータによる遅延を利用して、回路動作を安定化するためである。

カウンタ回路４０は、パルス発生回路の出力（Ｖ_OUT）のパルス数をカウントし、電荷量の検出期間（例えば、１フレーム期間）ごとに確定したビット値を出力する。また、ビット値が読み出された後、リセットされる。カウンタ回路４０は、例えば１ｂｉｔのカウンタ８個からなり、各カウンタ４１〜４８はパルスが入力されるとその立ち上がり（又は立ち下り）で１と０の出力が切り換わり、入力された半分の数のパルスを次のカウンタに出力する。したがって、カウンタ４１が１ｂｉｔ目、カウンタ４２が２ｂｉｔ目、カウンタ４８が８ｂｉｔ目の出力となり、８ｂｉｔカウンタとしてパルスをカウントし、ビット値をカウンタ出力（Ｏ１〜Ｏ８）として出力する。なお、全ビットのカウンタにはリセット端子（ＣＲＳＴ）が接続され、リセット端子ＣＲＳＴがＨｉｇｈレベルの時には各ビットのカウンタの値は０となり、Ｌｏｗレベルの時には通常のカウンタ動作をするという制御を行う。また、１ｂｉｔ目のカウンタにはイネーブル端子ＥＮが設けられており、イネーブル端子ＥＮがＨｉｇｈレベルの時にはカウンタは動作するが、Ｌｏｗレベルの時には動作しないという制御を行う。１ｂｉｔ目が動作しなければ、２ｂｉｔ目以降も変化しないので、イネーブル端子ＥＮによって全ビットのカウンタ制御（カウント動作と停止）ができる。

図１の信号処理回路の動作の概要について、図２のフローティングディフュージョン電圧（電圧検出ノード電圧）と膜印加電圧とパルス出力の関係を示すタイミングチャートを用いて説明する。

（１）図２（ａ）を参照すると、タイミングチャートのスタート時点は、フローティングディフュージョン１５の電圧検出ノード１６の電位Ｖ_FDがリセット電圧（Ｖ_RST）であり、フローティングディフュージョン１５のリセットが完了して、リセット解除された状態を示している。初段のインバータ（Ｉｎｖ１）の入力がＨｉｇｈで出力がＬｏｗ、２段目のインバータ（Ｉｎｖ２）の出力がＨｉｇｈ、最終段のインバータ（Ｉｎｖ2n+1）の出力（インバータ回路３０の出力）、すなわちパルス発生回路の出力（Ｖ_OUT）がＬｏｗであり、リセットトランジスタ（Ｔ_R）２０がオフ（ＯＦＦ）状態になっている。これを初期化状態とする。

（２）光電変換膜１０に光が入射すると、光電変換膜１０で発生した電荷（信号電荷）はアバランシェ増倍され、フローティングディフュージョン（ＦＤ）１５に読み出されて蓄積され、フローティングディフュージョン１５の電極（電圧検出ノード）１６の電圧（Ｖ_FD）が次第に低下する。

（３）電圧検出ノード１６の電圧（Ｖ_FD）が初段のインバータ（Ｉｎｖ１）の反転しきい値電圧（Ｖ_TH）に達するとインバータ（Ｉｎｖ１）の出力がＨｉｇｈに反転する。インバータは奇数段（２ｎ＋１段）接続されており、順次出力が反転して伝達され、最終段のインバータ（Ｉｎｖ2n+1）の出力、すなわち、パルス発生回路の出力（Ｖ_OUT）がＨｉｇｈとなる。

（４）パルス発生回路の出力（Ｖ_OUT）がＨｉｇｈになると、リセットトランジスタ２０がオン（ＯＮ）状態になり、フローティングディフュージョン１５の電極にリセット電圧（Ｖ_RST）が印加され、フローティングディフュージョン１５（及び電圧検出ノード１６）が再度リセットされる。

（５）フローティングディフュージョン１５がリセットされると、初段のインバータ（Ｉｎｖ１）の入力がＨｉｇｈ、インバータ回路の出力（Ｖ_OUT）がＬｏｗになり、初期状態（１）に戻る。

（６）このような過程を経て、出力（Ｖ_OUT）にパルスが発生する。その後、上記の（１）〜（５）の過程が繰り返されて、パルスが複数発生する。光電変換膜１０へ入射する光量が多ければ、又は光電変換膜１０に印加される電圧Ｖ_Fが大きければ、フローティングディフュージョン１５に流入する電荷量が多くなり、電圧検出ノード１６の電位変化が速くなって、インバータ回路３０の反転タイミングが速くなる。したがって、画像の露光時間内にパルス発生回路の出力（Ｖ_OUT）には、検出する電荷量に比例した数のパルスが発生する。

（７）カウンタ回路４０（カウンタ４１〜４８）では、発生したパルス数をカウントする。電荷量の検出期間（例えば、１フレーム期間）終了後、パルス数をカウンタ回路４０から読み出す。ここでは、８ｂｉｔのカウンタ４１〜４８としている。各画素のカウンタの値（出力ビット）は、例えばＸＹアドレス方式などで読み出される。各カウンタのリセット端子（ＣＲＳＴ）は、前述のパルスをカウントする動作の間はＬｏｗレベルであるが、カウンタの値を読み出した後に、いったんＨｉｇｈレベルにしてカウンタをリセットする。その後、再びＬｏｗレベルにして、次の検出期間（フレーム）のカウント動作を再開する。

各画素のカウンタの値をＸＹアドレス方式で読み出すとき、Ｘ方向・Ｙ方向それぞれの走査を行うため、最初に読み出す画素と最後に読み出す画素では読み出しタイミングに時間差が生じる。カウンタの読み出し期間にカウンタの値が変化してしまうと、画素の読み出しタイミングによって画素間の露光時間が変わってしまうので、カウンタの読み出し期間にはカウンタの動作を止めることが望ましい。よって、本実施例では、カウンタの読み出し期間は、イネーブル端子ＥＮをＬｏｗにしてカウンタの動作を止めることで、画素間の露光時間が変わるのを防ぐことができる。

光電変換膜１０の膜印加電圧Ｖ_Fによるパルスの制御について説明する。図２は、膜印加電圧の違いによるパルス出力周波数の変化の様子を示しており、図２（ａ）は膜印加電圧Ｖ_Fが大きい場合であり、図２（ｂ）は膜印加電圧Ｖ_Fが小さい場合である。膜印加電圧Ｖ_Fが大きいほど光電変換膜内で電荷が増倍して増えるため、フローティングディフュージョン１５の電圧検出ノード１６の電位Ｖ_FD が速く反転しきい値電圧Ｖ_THに達し、パルス出力周波数が増える。

次に、本発明における、出力のビット深度拡大のための動作について説明する。図３に、第１検出期間と第２検出期間の膜印加電圧の制御の例を示す。２種類の検出期間を設けて、それぞれを第１フレーム（Ｔ１）及び第２フレーム（Ｔ２）とする。第１フレーム（Ｔ１）と第２フレーム（Ｔ２）を、異なる膜印加電圧（Ｖ_FA とＶ_FB）で動作させることで、Ｔ１とＴ２のパルス出力周波数が変化する。入射光量が一定とすると、第１フレーム（Ｔ１）と第２フレーム（Ｔ２）で、１パルス当たりの光量が異なる。したがって、パルス数をカウントしたＡ／Ｄ変換後の各ビットに対応する入射光量が、第１フレーム（Ｔ１）と第２フレーム（Ｔ２）で異なることとなる。

次に、膜印加電圧によりパルス周波数を変化させて、カウンタ回路の各ビットの重みを制御することについて説明する。ここで、ビットの「重み」とは、検出する信号（光量）とビットとの対応関係であり、換言すれば、当該ビットがデジタル出力の何桁目のビットに対応するかを意味する。

図４は、光電変換膜の膜印加電圧（Ｖ_F）とカウンタ回路のビット重みの関係を示す図である。ここで、入射光量は各検出期間（フレーム期間）の中では一定であるとみなす。膜印加電圧Ｖ_F1、Ｖ_F2・・・Ｖ_F8の時のある光量に対する発生電荷量をＱ₁、Ｑ₂・・・Ｑ₈とすると、Ｑ₁＝２Ｑ₂、Ｑ₂＝２Ｑ₃、・・・Ｑ₇＝２Ｑ₈、となるように、Ｖ_F1、Ｖ_F2・・・Ｖ_F8を設定するものとする。

（１）に示すように、膜印加電圧がＶ_F1である場合の８ｂｉｔカウンタの値をＸ₁、Ｘ₂、・・・Ｘ₈（ここで、最下位ビット（ＬＳＢ）はＸ₁、最上位ビット（ＭＳＢ）はＸ₈）とする。（２）のように、膜印加電圧をＶ_F2にすると、発生電荷量が半分になってパルス数も半分になることから、ビットの重みが１つシフトし、８個のカウンタ出力に対して、下位ビットＸ₁が切り捨てられる一方で、上位ビットＸ₉が加わることとなる。同様に、（３）のように、膜印加電圧をＶ_F3にすることでカウンタの値が１／４になることから、ビットの重みがさらに１つシフトし、８個のカウンタ出力に対して、さらに下位ビットＸ₂が切り捨てられる一方で、上位ビットＸ₁₀が加わる。よって、膜印加電圧をＶ_F1、Ｖ_F2・・・Ｖ_F8とするごとにビットの重みが１つずつシフトし、（８）の膜印加電圧がＶ_F8では、Ｖ_F1の場合と比較すると、すべてのビットが入れ替わる。

このことから、図３におけるＶ_FA（第１の印加電圧）とＶ_FB（第２の印加電圧）を、それぞれ Ｖ_F1 とＶ_F8に設定することで、２回の読み出しによって、期間Ｔ２に対する信号読み出しでは上位８ビット（図４におけるＸ₉、Ｘ₁₀、・・・Ｘ₁₆）が読み出され、期間Ｔ１に対する信号読み出しでは下位８ビット（図４におけるＸ₁、Ｘ₂、・・・Ｘ₈）が読み出されることとなり、８ビット分のカウンタを用いて、１６ビットの情報を出力できることとなり、ビット深度（ビット数）を拡大できる。イメージセンサとしてはより明るい光に対する情報を取得できるので、ダイナミックレンジを拡大することができる。本方式によれば、限られたカウンタで多くのビットの情報を獲得することができるため、センサの高集積化と多ビット化（広ダイナミックレンジ化）が両立できる。

なお、Ｖ_FA とＶ_FBの組み合わせはＶ_F1 とＶ_F8でなくても、Ｖ_F1 とＶ_F2〜Ｖ_F7などの組み合わせにして２回の読み出しのビット情報を一部重複させて、確度を向上させると共に、ビット数の拡大を図ることも可能である。

上記のとおり、第１検出期間（第１フレーム）と第２検出期間（第２フレーム）の光電変換部の印加電圧は、光電変換された電荷量が２の累乗の比となるように設定する。そして、カウンタ回路のビット数ｎに対して、第１検出期間と第２検出期間の光電変換部の印加電圧は、光電変換された電荷量が２ⁿの比となるように設定することが望ましい。

（第２の実施例）
本発明の信号処理回路の第２の実施例を図５に示す。図５の信号処理回路は、固体撮像素子の１画素に対応しており、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を構成している。図５の信号処理回路とその動作を、以下に説明する。

第２の実施例の信号処理回路は、光電変換膜１０への電圧印加手段（電極１１，１２）と、フローティングディフュージョン（ＦＤ）１５の電圧検出ノード１６と、リセットトランジスタ（Ｔ_R）２０と、インバータ回路（インバータ・チェーン）３０と、カウンタ回路４０と、カウンタ出力スイッチ（ＳＷ）５０と、メモリ６０により構成される。第１の実施例と比較して、カウンタ出力スイッチ（ＳＷ）５０とメモリ６０が追加されており、それ以外の構成は同じである。以下、追加された構成要素とその動作について説明する。

カウンタ出力スイッチ（ＳＷ）５０は、カウンタ回路４０の各ビット（４１〜４８）の出力に対応して設けられており、カウンタ回路４０とメモリ６０とを接続する。

メモリ６０は例えば１ｂｉｔのメモリ８個からなり、各メモリ６１〜６８は、それぞれカウンタ４１〜４８に対応している。メモリ６０（６１〜６８）は、スイッチ５０が導通すると、カウンタ回路４０の出力が書き込まれ、所定の読み出しタイミングにおいて、書き込まれたビット値をメモリ出力（Ｏ１〜Ｏ８）として出力する。図５では、一例として１ｂｉｔメモリ８個を用いているが、８ｂｉｔのカウンタ回路出力を同時に書き込むことができれば、８ｂｉｔ入力の１個のメモリであってもよい。メモリの構成はＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が考えられる。

第２の実施例の動作について説明する。第２の実施例（図５）の信号処理回路は、第１の実施例と同様に、光電変換膜１０は膜印加電圧ノード１１（Ｖ_F）と電圧検出ノード１６（Ｖ_FD）間の電界によって、発生した電荷をアバランシェ増倍する。光電変換膜１０で発生・増倍した電荷がフローティングディフュージョン（ＦＤ）１５に読み出される。フローティングディフュージョン（ＦＤ）１５の電圧検出ノード１６は奇数個のインバータチェ−ン３０に接続されて、電圧Ｖ_FDがインバータのしきい値Ｖ_THに達するとインバータ回路３０が反転し、出力Ｖ_OUTがＨｉｇｈレベルになる。すると、リセットトランジスタＴ_Rがオンしてフローティングディフュージョン（ＦＤ）１５の電圧Ｖ_FDがＶ_RSTとなる。再びインバータ回路３０が反転して出力Ｖ_OUTがＬｏｗレベルとなりリセットトランジスタＴ_Rがオフする。この動作を繰り返すことで出力Ｖ_OUTにはパルス信号が現れる。この発生したパルス信号の数をカウンタ回路４０でカウントし、１フレーム期間（１検出期間）終了後にカウンタ出力スイッチ（ＳＷ）５０をＯＮして、全ビットの値をメモリ６０に書き込む。その後、カウンタ回路４０は直ちにリセットされ、再びパルス信号のカウントを開始する。また、各画素のメモリ出力（Ｏ１〜Ｏ８）をたとえばＸＹアドレス方式などで読み出す。

メモリ６０はフレームメモリとしての機能を担っており、メモリ６０があることで、各画素のメモリの値の読み出し期間に、カウンタ回路４０によって次の期間（膜印加電圧が異なる次の検出期間）のパルスカウントを行うことができ、常時パルスをカウントすることが可能となる。第１の実施例では、イネーブル端子ＥＮの信号によりカウンタの読み出し期間はパルスのカウントを止めているが、本実施例では、カウンタの値をメモリ６０に書き込んだ後は、直ちにカウンタ回路４０のリセットとカウント再開を行うことができ、期間Ｔ１とＴ２の間の時間を限りなく小さくできる。よって、メモリ６０を搭載することにより全期間のパルスのカウント（露光）を行うことができるため、第２の実施例の方が、第１の実施例よりもより正確な電荷量の検出ができる。

なお、図５の回路では、カウンタ４１にイネーブル端子（ＥＮ）が記載されているが、第２の実施例においては、１フレーム期間終了後にカウンタ出力スイッチ（ＳＷ）５０を動作させて、瞬時にカウンタ回路４０の出力をメモリ６０に転送できるため、カウンタ回路４０を止める必要はない。したがって、イネーブル端子（ＥＮ）を削除することも可能である。

第１の実施例及び第２の実施例では、膜印加電圧をＶ_FAとする第１検出期間（第１フレーム）と、膜印加電圧をＶ_FBとする第２検出期間（第２フレーム）とを組み合わせて、ビット数（ダイナミックレンジ）を拡張したが、フレーム期間のパターンは２回でなくともよく、３回以上としてもよい。この場合、各膜印加電圧により光電変換された電荷量が２の累乗の比となるように設定し、膜印加電圧を多種類に異ならせることによりカウンタ回路のビットの重みを更に変えて、ビット数（ダイナミックレンジ）を更に拡張することができる。ただし、複数フレーム期間内に入射光量が一定とみなせる必要があるため、被写体の動きに追従できないくらい長時間にはならないことが望ましい。

（第３の実施例）
本発明の信号処理回路の第３の実施例を図６に示す。図６の信号処理回路は、固体撮像素子の１画素に対応しており、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を構成している。第３の実施例は、光電変換膜１０への電圧印加手段が、第１及び第２の実施例と異なっており、光電変換膜１０に電圧を印加するための電極１１，１２の両方を、光電変換膜１０の基板側の面に設けている。

電極１１，１２の作製にあたっては、信号読み出し回路が形成された基板上に、電圧Ｖ_Fを印加するための電圧印加電極１１と、フローティングディフュージョン（ＦＤ）１５に接続する光電荷収集電極１２を、半導体プロセスの電極・配線製造工程によって形成する。その後、光電変換膜（結晶セレン又はアモルファスセレン）１０を、電極１１，１２を覆って基板全体に製膜することにより、光電変換部を作製する。

図７は、第３の実施例の光電変換部の構成と動作のイメージ図である。光電変換膜１０に光が入射すると、光電変換により膜内に電荷が発生する。そして、電圧印加電極１１側に電圧Ｖ_F（電荷が電子か正孔かにより、電圧Ｖ_Fの＋−は変わる）を印加すると、光電変換膜１０内において電極１１，１２間に膜平面方向に電界が発生する。その結果、アバランシェ増倍が生じ、増倍された電荷が光電荷収集電極１２に流れる。これにより、高感度の光検出が可能となる。

第１及び第２の実施例では、光電変換膜１０の上側に透明導電膜（電圧印加電極１１）を積層し、この透明導電膜に電圧Ｖ_Fを印加して、膜の積層方向に電界を発生させていたが、画素ごとに独立した電圧を印加するためには、素子全体を覆う形で製膜する透明導電膜を、画素ごとに分離してそれぞれに配線を形成する必要があるため、実現が困難である。本実施例では、基板側に両電極１１，１２を形成するため、光電変換膜１０に電圧を印加するための電極を、画素ごとに分離して設けることができ、画素ごとに独立して膜印加電圧を設定し印加することができる。よって、画素ごとに設けられた電極１１，１２間の電界によって、発生した電荷を画素ごとに異なる増倍率でアバランシェ増倍できる。

図８は、第３の実施例に用いられる、光電変換部の電極構造の例である。画素ごとに異なる電圧が印加できるように、電極形状は、例えば、図８（ａ）のようにくし歯形状（くし歯電極１１，１２の歯を交互に組み合わせた形状）や図８（ｂ）のように格子形状（光電荷収集電極１２を電圧印加電極１１で囲む形状）とし、この電極構造を画素ごとに独立して形成する。また、基板内に各電極に接続する配線と印加電圧設定回路を形成することができ、画素ごとに異なる電圧印加が容易に実現できる。さらに、両電極は半導体プロセスの配線工程によって形成されるため、電極間を短い距離（例えば、１０〜１００ｎｍ）とすることができ、比較的低い印加電圧で、電極間にアバランシェ増倍が生じる電界（１０⁷Ｖ／ｍ程度）を発生させることができる。

第３の実施例において、光電変換された電荷量（検出対象の電荷量）に対応してパルスを発生するパルス発生回路（電圧検出ノード１６、リセットトランジスタ（Ｔ_R）２０、及びインバータ回路（インバータ・チェーン）３０）、及びカウンタ回路４０の構成は、第１の実施例と同一である。したがって、各構成要素とその動作も同一であるから、説明は省略する。

また、第３の実施例において、カウンタ回路４０に対して、更に、カウンタ出力スイッチ（ＳＷ）５０及びメモリ６０を設けて、信号読み出し回路を、第２の実施例と同一の構成とすることもできる。

なお、第３の実施例によれば、電圧Ｖ_Fを印加するための電圧印加電極１１、光電荷収集電極１２、及び電圧印加のための配線を画素ごとに独立して形成し、膜印加電圧の制御は画素ごとに可能であるが、光電変換膜の印加電圧を複数画素の画素ブロックごとに制御する場合は、印加電圧ノード（電圧印加電極１１）の電圧は必ずしも画素ごとに別系統としなくても、複数画素をまとめた画素ブロックごとに別系統としてもよい。

（第４の実施例）
第４の実施例として、第１乃至第３の実施例で説明した信号処理回路を、各画素に設けた固体撮像素子を構成することができる。各画素において、信号処理回路により検出期間（１フレーム）ごとに光電変換膜１０の膜印加電圧を異ならせてビットの重みを変えることで、少ないカウンタ数でビット数（ダイナミックレンジ）が拡大した固体撮像装置が実現できる。

特に、第３の実施例における信号処理回路は、画素単位で膜印加電圧を独立に制御することが可能である。このことから、信号処理回路の光電変換膜１０の膜印加電圧（第１検出期間の膜印加電圧Ｖ_FAと、第２検出期間の膜印加電圧Ｖ_FB）は全画素同一としてもよいし、複数の画素をまとめたブロックごと、あるいは画素ごとに異なる膜印加電圧を与えてもよい。

（第５の実施例）
第５の実施例としての固体撮像素子は、第１乃至第３の実施例で説明した信号処理回路を各画素に設け、隣接して配置した画素間で、一方の画素は光電変換膜１０の膜印加電圧を第１の膜印加電圧Ｖ_FAとして第１検出期間Ｔ１だけのパターンで動作させ、他方の画素は光電変換膜１０の膜印加電圧を第２の膜印加電圧Ｖ_FBとして第２検出期間Ｔ２だけのパターンで動作させてもよい。異なるパターンの画素のビットを取得して、一方の画素の出力を光電変換出力の下位ビットとし、他方の画素の出力を光電変換出力の上位ビットとして、空間的に情報の補完を行っても良い。このとき、１つの検出期間で大きなビット数を得ることができ、高速動作をする被写体に対して、広いダイナミックレンジで撮像することができる。

（第６の実施例）
本発明の固体撮像素子は、画素ごとにパルス発生回路及びカウンタ回路を設けており、また、画素やブロックごと、検出期間ごとにパルス発生パターンを変える場合には、膜印加電圧Ｖ_Fを個別に供給する必要があるため、複数の配線による画素および素子面積の増大も懸念される。このため、固体撮像素子を３次元構造とし、画素面積を削減して解像度を向上させることが考えられる。

図９は、本発明の固体撮像素子を、３次元構造で構成した例を示す図である。図９の固体撮像素子１００は、信号処理回路を有する画素を構成する各回路要素を異なる基板に形成し、それを３次元積層したものである。

図９において、固体撮像素子１００は、例えば、光電変換層（受光層）１１０と、パルス発生回路層１２０と、カウンタ回路層１３０と、制御信号供給層１４０とから、構成されている。各層は、画素単位で分割されており（図は９分割を示す）、分割されたそれぞれの区画は縦方向の接続配線１１１，１２１，１３１で接続され、全体で固体撮像素子１００が構成されている。

すなわち、光電変換膜１０を最上層の受光層１１０に形成し、フローティングディフュージョン１５、リセット手段２０、及びインバータ回路３０を２層目のパルス発生回路層１２０に形成し、カウンタ回路４０をカウンタ回路層１３０に形成する。そして、制御信号供給回路（膜印加電圧の発生回路等）や出力信号の読み出しの走査回路等を最下層の制御信号供給層１４０に形成して、各回路を縦方向に接続し、例えば最下層１４０から出力１４１を取り出すことができる。

このように、カウンタ回路や制御信号供給回路を１ｂｉｔ ＡＤＣとは別の基板に形成して３次元積層して、画素ごとに３次元的に配線することで、画素面積を削減し高精細な固体撮像素子を実現できる。なお、各層の構成はこの例に限られず、様々に設定することができ、例えば、受光部とパルス発生回路とを同じ層に形成してもよいし、第２の実施例のようにメモリの層を加えてもよい。３次元構造により、画素面積を削減でき、解像度の向上とダイナミックレンジの拡大の両者を実現できる効果がある。

上記の実施の形態では、固体撮像素子の信号処理回路の構成と動作について説明したが、本発明はこれに限らず、信号処理方法として構成されてもよい。例えば、図１の回路図及び図３のタイミングチャートに従って、信号処理回路を制御する信号処理方法として構成されても良い。

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

１０ 光電変換膜
１１，１２ 電極
１５ フローティングディフュージョン
２０ リセットトランジスタ
３０ インバータ回路
４０ カウンタ回路
４１〜４８ カウンタ
５０ カウンタ出力スイッチ（ＳＷ）
６０〜６８ メモリ
１００ 固体撮像素子
１１０ 光電変換層
１１１ 接続配線
１２０ パルス発生回路層
１２１ 接続配線
１３０ カウンタ回路層
１３１ 接続配線
１４０ 制御信号供給層
１４１ 出力

Claims (9)

1. 印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子の信号処理回路であって、
   光電変換された電荷量に対応してパルスを発生するパルス発生回路と、
   前記パルスをカウントするカウンタ回路とを備え、
   前記電荷量の検出期間ごとに前記光電変換部の前記印加電圧を制御し、前記印加電圧の異なる検出期間の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする、信号処理回路。
2. 請求項１に記載の信号処理回路において、
   前記パルス発生回路は、光電変換された電荷量に対応する電圧検出ノードと、前記電圧検出ノードをリセット電圧とするリセット手段と、前記電圧検出ノードの電圧が入力されるインバータ回路とを備えることを特徴とする、信号処理回路。
3. 請求項１又は２に記載の信号処理回路において、
   前記カウンタ回路のビット数に対応するメモリと、
   前記カウンタ回路と前記メモリとを接続するカウンタ出力スイッチと
   を更に備えることを特徴とする信号処理回路。
4. 請求項１乃至３のいずれか一項に記載の信号処理回路において、
   第１検出期間と第２検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が２の累乗の比となるように設定することを特徴とする信号処理回路。
5. 請求項４に記載の信号処理回路において、
   前記カウンタ回路のビット数ｎに対して、第１検出期間と第２検出期間の前記印加電圧は、同一の光量に対し光電変換された電荷量が２ⁿの比となるように設定することを特徴とする信号処理回路。
6. 請求項１乃至５のいずれか一項に記載の信号処理回路を、各画素に設けた固体撮像素子。
7. 請求項６に記載の固体撮像素子において、
   画素ごとに、又は、複数の画素をまとめたブロックごとに、分割された各期間の前記印加電圧を異ならせることを特徴とする固体撮像素子。
8. 印加電圧により受光感度が変化する光電変換部を備えた固体撮像素子であって、
   画素ごとに、光電変換された電荷量に対応してパルスを発生するパルス発生回路と、前記パルスをカウントするカウンタ回路とを備えた、信号処理回路を有し、
   前記光電変換部に第１の印加電圧を印加する画素と、前記光電変換部に第２の印加電圧を印加する画素とを、隣接して配置し、両画素の前記カウンタ回路の出力ビットを組み合わせて、前記カウンタ回路のビット数よりもビット数が拡張された出力を得ることを特徴とする固体撮像素子。
9. 請求項６乃至８のいずれか一項に記載の固体撮像素子において、
   各画素を構成する回路要素を異なる基板に形成し、前記基板を３次元積層したことを特徴とする固体撮像素子。

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