WO2017067305A1 - 对位标记、形成对位标记的方法及半导体器件 - Google Patents

对位标记、形成对位标记的方法及半导体器件 Download PDF

Info

Publication number
WO2017067305A1
WO2017067305A1 PCT/CN2016/095351 CN2016095351W WO2017067305A1 WO 2017067305 A1 WO2017067305 A1 WO 2017067305A1 CN 2016095351 W CN2016095351 W CN 2016095351W WO 2017067305 A1 WO2017067305 A1 WO 2017067305A1
Authority
WO
WIPO (PCT)
Prior art keywords
dielectric layer
alignment mark
layer
metal
layers
Prior art date
Application number
PCT/CN2016/095351
Other languages
English (en)
French (fr)
Inventor
栾会倩
Original Assignee
无锡华润上华科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 无锡华润上华科技有限公司 filed Critical 无锡华润上华科技有限公司
Publication of WO2017067305A1 publication Critical patent/WO2017067305A1/zh

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Definitions

  • the present invention relates to the field of fabrication of semiconductor devices, and more particularly to alignment marks, methods of forming alignment marks, and semiconductor devices.
  • alignment or alignment process refers to the identification of a specific alignment mark on the surface of the substrate by machine recognition on the lithographic apparatus or by the human eye, so that the subsequent process and the front process have a positional overlap.
  • the first photolithographic alignment mark needs to be fabricated on the substrate surface as needed. Drying or wet etching out the alignment marks on the dielectric layer or the metal layer on the wafer by photolithography may provide a mark of the front layer alignment for the subsequent photolithography step of the shallow trench isolation structure.
  • misalignment is caused due to misalignment, pattern distortion or registration misalignment may occur, eventually affecting the electrical characteristics of the fabricated semiconductor device.
  • the lithography machine can only have high and low step alignment marks on the dielectric layer on the wafer.
  • the dielectric layer between the metal layers is also thinner, resulting in lower and lower steps of the dielectric layer.
  • the steps of the dielectric layer are too Low, after depositing metal, the alignment mark may be too shallow, and the registration failure may occur.
  • An alignment mark is formed in a dielectric layer in a photolithography process, the dielectric layer comprising: a first dielectric layer on the polysilicon layer and a metal interlayer dielectric layer between the two metal layers;
  • the first dielectric layer For the first dielectric layer, a portion or all of the polysilicon layer corresponding to the alignment mark region on the first dielectric layer is removed, such that the alignment mark formed by the alignment mark region has an etching depth greater than the first a thickness of a dielectric layer; for the inter-metal dielectric layer, a metal layer corresponding to a position of the alignment mark region on the dielectric layer of the inter-metal layer is removed, so that two adjacent dielectric layers are in the alignment mark region Contacting; and the etch mark of the alignment mark formed on the dielectric layer between the metal layers is greater than the thickness of the dielectric layer between the metal layers.
  • a method of forming an alignment mark comprising:
  • a second metal layer is deposited on the second dielectric layer on which the vias are formed.
  • a semiconductor device comprising a dielectric layer comprising a first dielectric layer on a polysilicon layer and an alignment mark on the inter-metal dielectric layer between the two metal layers.
  • the alignment mark is formed on the dielectric layer in a photolithography process, and the dielectric layer includes a first dielectric layer on the polysilicon layer and a metal interlayer dielectric layer between the two metal layers; for the first dielectric layer, The polysilicon layer at a position corresponding to the alignment mark region on the first dielectric layer is removed such that the alignment mark formed by the alignment mark region has an etching depth greater than that of the first dielectric layer; and for the metal interlayer dielectric layer, with the metal The metal layer corresponding to the position of the alignment mark region on the interlayer dielectric layer is removed, so that the adjacent two dielectric layers are in contact with the alignment mark region; and the alignment mark formed on the dielectric layer between the metal layers is etched to a depth larger than the metal The thickness of the interlayer dielectric layer. This makes it possible to obtain a registration mark with a deep depth of the step. Therefore, the alignment mark of the present invention is made clearer, the alignment error introduced by the wafer fabrication process can be avoided, and the accuracy and accuracy of the subsequent alignment process
  • 1 is a schematic structural view of an alignment mark of an embodiment
  • 2 is a schematic structural view of a registration mark when the number of layers of the dielectric layer is greater than 3 layers;
  • FIG. 3 is a flow chart of a method for fabricating an alignment mark according to an embodiment
  • Figure 4 - Figure 12 is a schematic diagram showing the structure of the alignment mark in the flow of the method for manufacturing the alignment mark of Figure 3.
  • an alignment mark of an embodiment is formed in a dielectric layer (M10, M20, ...) in a photolithography process for forming a contact hole or a via hole in a dielectric layer and patterning a metal layer.
  • the dielectric layer comprising: a first dielectric layer M10 on the polysilicon layer 20 and a metal interlayer dielectric layer between the two metal layers, for example between two metal layers A10, A20 Metal interlayer dielectric layer M20.
  • the metal layer A10 corresponding to the alignment mark region 201 on the metal interlayer dielectric layer M20 is removed, so that the adjacent two dielectric layers M10 and M20 are in the alignment mark region.
  • Contact; and the etch mark of the alignment mark formed on the inter-metal dielectric layer M20 is greater than the thickness d4 of the inter-metal inter-layer dielectric layer M20.
  • the etching depth D1 of the alignment mark located at the first dielectric layer M10 is less than or equal to the sum of the thicknesses of the first dielectric layer M10 and the polysilicon layer 20, that is, D1 ⁇ d1 + d2.
  • the etching depth D2 of the alignment mark located in the inter-metal dielectric layer M20 is less than or equal to the sum of the thicknesses of the inter-metal dielectric layer M20 and the previous dielectric layer M10, that is, the first metal layer A10 between the two dielectric layers. That is, D2 ⁇ d2 + d3 + d4.
  • the thickness of all metal layers and dielectric layers is based on the thinnest part of the layered structure.
  • the previous dielectric layer is the first dielectric layer; when the number of layers of the dielectric layer is greater than 2, the previous dielectric layer is another inter-metal dielectric layer.
  • the alignment mark provided on the first dielectric layer M10 is located at the first location 101 and is disposed in the first inter-metal dielectric layer M20.
  • the alignment mark is located at the second position 201, and the alignment mark provided on the second inter-metal dielectric layer M30 is located at the third position 301; the first position 101, the second position 201, and the third position 301 are shifted from each other.
  • the alignment mark in the N-th dielectric layer is located at the first position 101, that is, the alignment mark of the third inter-metal dielectric layer M40 is located at the first position. 101.
  • the alignment mark in the N-th dielectric layer is located at the second position 201, that is, the alignment mark of the fourth inter-metal dielectric layer M50 is located at the second position. 201.
  • the alignment mark in the Nth dielectric layer is located at the third location 301, and the alignment mark of the fifth intermetallic dielectric layer M60 is located at the third location 301.
  • the line width is, the more metal layers are needed.
  • the number of layers of the dielectric layer is six.
  • the metal layer may have seven layers. , eight or more layers.
  • the position of the alignment mark can be set as shown in Fig. 2, so that only three positions are required to set the registration mark for each layer, and the arrangement can also save space.
  • FIG. 3 is a flowchart of a method for manufacturing a registration mark, and the manufacturing method includes the following steps:
  • a wafer substrate 10 is provided on which polysilicon is deposited to form a polysilicon layer 20.
  • the contact hole 102 is filled with a conductive medium tungsten as a conductive material.
  • the dielectric filling is performed according to the first position 101 removed by photolithography to form a first dielectric layer M10 covering the polysilicon layer 20 and the exposed substrate 10.
  • S40 forming a trench structure by etching at a first dielectric layer corresponding to the first location to form a first alignment mark.
  • a trench structure is etched at a first dielectric layer M10 corresponding to the first location 101 to form a first alignment mark, the depth of which is the depth of the first alignment mark.
  • a conductive medium tungsten 210 is first deposited in the trench structure.
  • the tungsten 210 serves as a conductive material.
  • the metal is continuously deposited on the first dielectric layer M10 on which the via holes are formed, and the metal may be copper or aluminum to form the first metal layer A10.
  • the first metal layer A10 covers the first dielectric layer M10 and the trench structure.
  • S60 lithographically removing the first metal layer corresponding to the second location while patterning the first metal layer according to the first alignment mark.
  • the first metal layer A10 corresponding to the second location 201 is photolithographically removed while the first metal layer is patterned according to the first alignment mark.
  • the patterned first metal layer A10 is filled with a dielectric to form a second dielectric layer M20, which may also be referred to as a metal interlayer dielectric layer.
  • the first dielectric layer M10 and the second dielectric layer M20 at the second location 201 are in contact with each other.
  • S80 forming a trench structure by etching at the second dielectric layer corresponding to the second location to form a second alignment mark.
  • a trench structure is formed by etching at a second dielectric layer M20 corresponding to the second location 201 to form a second alignment mark, the depth of which is the depth of the second alignment mark.
  • a conductive medium tungsten 210 is first deposited in the trench structure.
  • the tungsten 210 serves as a conductive material.
  • the metal is continuously deposited on the second dielectric layer M20 on which the via holes are formed, and the metal may be copper or aluminum to form the second metal layer A20.
  • the second metal layer A20 covers the second dielectric layer M20 and the trench structure.
  • the method of fabricating the alignment mark of each layer is the same as the method of fabricating the alignment mark on the dielectric layer of the first metal interlayer (that is, the second dielectric layer M20).
  • Figure 12 shows the number of layers of the dielectric layer being 6, the method of fabricating the alignment marks of the third to sixth layers, and the fabrication of the alignment marks on the dielectric layer of the first metal interlayer (that is, the second dielectric layer M20).
  • the method is the same.
  • the fourth dielectric layer M40 and the first dielectric layer M10 have the same position of the alignment mark;
  • the fifth dielectric layer M50 and the second dielectric layer M20 have the same position of the alignment mark;
  • the sixth dielectric layer M60 and the third dielectric layer M30 are opposite.
  • the position of the bit mark is the same. This requires only three positions to set the alignment mark for each layer, which saves space. With this method, it is also possible to make more layers of alignment marks as needed.
  • the first metal layer A10, the second metal layer A20 or other metal layers are one of an aluminum layer and a copper layer.
  • the first dielectric layer M10, the inter-metal dielectric layer (second dielectric layer) M20 or other dielectric layers are a fluorine-doped silicon glass layer, a phosphorus-boron-doped silicon glass layer, a phosphorus-doped silicon glass layer, and undoped silicon.
  • One of the glass layers are a fluorine-doped silicon glass layer, a phosphorus-boron-doped silicon glass layer, a phosphorus-doped silicon glass layer, and undoped silicon.
  • the etching process used in the above steps is: a wet etching process or a reactive ion etching process.
  • the above-mentioned alignment mark and the manufacturing method thereof are provided by lithographically removing the metal layer between the two dielectric layers, so that the two dielectric layers are in contact with each other, and the groove structure is etched at the position of the alignment mark, so that the groove structure is The depth is the sum of the thicknesses of the two dielectric layers, resulting in a deeper alignment mark. Therefore, the alignment mark of the present invention can avoid the alignment error introduced by the wafer fabrication process and improve the accuracy and accuracy of the subsequent alignment process.
  • the invention can re-design the membrane structure of the alignment mark of the groove layer without changing the conventional groove process flow, so that the alignment can be performed normally, reducing unnecessary manual help, and eliminating the inability to offset the wafer. risks of.
  • the present invention does not change the process flow, it does not affect the roughness of the wafer surface and the final electrical parameters.
  • the above-mentioned alignment mark and its method of forming an alignment mark in a semiconductor process are formed in a dielectric layer in a photolithography process, and the dielectric layer includes: a first dielectric layer on the polysilicon layer and a metal between the two metal layers Interlayer dielectric layer;
  • the polysilicon layer corresponding to the position of the alignment mark region on the first dielectric layer is removed, such that the alignment mark formed by the alignment mark region has an etching depth greater than the thickness of the first dielectric layer;
  • the metal interlayer dielectric layer is removed from the metal layer corresponding to the alignment mark region on the dielectric layer of the metal interlayer, so that the adjacent two dielectric layers are in contact with the alignment mark region; and the pair formed on the dielectric layer between the metal layers
  • the etch depth of the bit mark is greater than the thickness of the dielectric layer between the metal layers.
  • a semiconductor device comprising a dielectric layer comprising a first dielectric layer on the polysilicon layer and a metal interlayer dielectric layer between the two metal layers; and an alignment mark in the dielectric layer
  • the polysilicon layer corresponding to the position of the alignment mark region on the first dielectric layer is partially or completely removed, such that the alignment mark formed by the alignment mark region has an etching depth greater than the thickness of the first dielectric layer .
  • the metal layer corresponding to the alignment mark region on the dielectric layer of the inter-metal layer is removed, so that the adjacent two dielectric layers are in contact at the alignment mark region; and the inter-metal layer is formed on the dielectric layer.
  • the etch mark of the alignment mark is greater than the thickness of the dielectric layer between the metal layers.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

一种对位标记，在光刻工艺中形成于介质层，介质层包括位于多晶硅层（20）上的第一介质层（M10）和位于两个金属层(A10、A20)之间的金属层间介质层（M20），对于第一介质层（M10），与第一介质层（M10）上的对位标记区域（101）对应位置的多晶硅层（20）被去除，使得该对位标记区域（101）形成的对位标记的蚀刻深度大于第一介质层（M10）的厚度；对于金属层间介质层（M20），与金属层间介质层（M20）上的对位标记区域（201）对应位置的金属层(A10)被去除，使得金属层间介质层（M20）上形成的对位标记的蚀刻深度大于该金属层间介质层（M20）的厚度。

Description

对位标记、形成对位标记的方法及半导体器件
【技术领域】
本发明涉及半导体器件的制作领域，特别是涉及对位标记、形成对位标记的方法及半导体器件。
【背景技术】
在半导体器件制造过程中，几乎每一步光刻工艺都涉及对位或对准的过程。所谓对位或对准过程，是指通过光刻设备上的机器识别或人眼识别衬底表面特殊的对位标记，从而使后道工艺和前道工艺具有位置上的重叠。对于晶圆来说，第一次光刻的对位标记需要根据需要制作在衬底表面。在晶圆上的介质层或者金属层上通过光刻再进行干法或者湿法腐蚀出对位标记，可以为后续的浅沟槽隔离结构的光刻步骤提供前层对位的标记。在光刻的过程中，如果由于对位不准而引起错位，会造成图形歪曲或套准失准，最终影响到所制造的半导体器件的电特性。
在后段的金属层次光刻时，由于金属不透明，因此光刻机只能对晶圆上的介质层有高低台阶的对位标记。但是随着线宽不断变小，金属层之间的介质层也不断变薄，造成介质层的台阶越来越低，虽然沉积的金属较薄，随型性较好，但是介质层的台阶太低，沉积金属后，可能造成对位标记太浅，对位失败时有发生。
【发明内容】
基于此，有必要提供一种介质层的台阶深度较深且对位准确的对位标记、在半导体工艺中形成对位标记的方法及半导体器件。
一种对位标记，在光刻工艺中形成于介质层，所述介质层包括：位于多晶硅层上的第一介质层和位于两个金属层之间的金属层间介质层；
对于所述第一介质层，与所述第一介质层上的对位标记区域对应位置的多晶硅层部分或全部被去除，使得该对位标记区域形成的对位标记的蚀刻深度大于所述第一介质层的厚度；对于所述金属层间介质层，与所述金属层间介质层上的对位标记区域对应位置的金属层被去除，使得相邻的两层介质层在对位标记区域接触；且所述金属层间介质层上形成的对位标记的蚀刻深度大于该金属层间介质层的厚度。
一种形成对位标记的方法，包括：
提供晶圆衬底，并在所述衬底上形成多晶硅层；
在所述多晶硅层上形成接触孔，并光刻去除对应于第一位置处的部分或全部多晶硅；
在所述多晶硅层上形成第一介质层；
在所述第一介质层对应于第一位置处刻蚀形成沟槽结构，形成第一对位标记；
在形成了通孔的第一介质层上沉积第一金属层；
根据所述第一对位标记对所述第一金属层进行图形化的同时，光刻去除对应于第二位置处的第一金属层；
在图形化后的第一金属层上形成第二介质层；
在所述第二介质层对应于第二位置处刻蚀形成沟槽结构，形成第二对位标记；及
在形成了通孔的第二介质层上沉积第二金属层。
一种半导体器件，包括介质层，所述介质层包括位于多晶硅层上的第一介质层和位于两个金属层之间的金属层间介质层上述对位标记。
上述对位标记，在光刻工艺中形成于介质层，介质层包括位于多晶硅层上的第一介质层和位于两个金属层之间的金属层间介质层；对于所述第一介质层，与第一介质层上的对位标记区域对应位置的多晶硅层被去除，使得该对位标记区域形成的对位标记的蚀刻深度大于第一介质层的厚度；对于金属层间介质层，与金属层间介质层上的对位标记区域对应位置的金属层被去除，使得相邻两层介质层在对位标记区域接触；且金属层间介质层上形成的对位标记的蚀刻深度大于该金属层间介质层的厚度。这样就可以得到台阶深度较深的对位标记。因此使本发明的对位标记更加清晰，可以避免晶圆制作过程引入的对位误差，提高后续对位工艺的精确度和准确性。
【附图说明】
图1为一实施例的对位标记的结构示意图；
图2为当介质层的层数大于3层时，对位标记的结构示意图；
图3为一实施例的对位标记的制作方法的流程图；
图4- 图12为图3对位标记制作方法流程中的对位标记的结构示意图。
【具体实施方式】
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“和／或”包括一个或多个相关的所列项目的任意的和所有的组合。
以下参照附图用优选实施方式来说明本发明的实现过程和本质内容所在。
如图1所示，一实施例的对位标记，在光刻工艺中形成于介质层（M10、M20、…），用于在介质层形成接触孔或通孔时以及对金属层进行图形化时辅助光刻对位，所述介质层包括：位于多晶硅层20上的第一介质层M10和位于两个金属层之间的金属层间介质层，例如两个金属层A10、A20之间的金属层间介质层M20。
对于所述第一介质层M10，与所述第一介质层上M10的对位标记区域101对应位置的多晶硅层20被去除，使得该对位标记区域101形成的对位标记的蚀刻深度大于所述第一介质层M10的厚度d2，最大深度可达到D1，即第一介质层M10和多晶硅层20的厚度之和D1= d1+ d2。
对于所述金属层间介质层M20，与所述金属层间介质层M20上的对位标记区域201对应位置的金属层A10被去除，使得相邻两层介质层M10、M20在对位标记区域接触；且所述金属层间介质层M20上形成的对位标记的蚀刻深度大于金属层间介质层M20的厚度d4。
位于第一介质层M10的对位标记的蚀刻深度D1小于或等于第一介质层M10和多晶硅层20的厚度之和，即D1≤d1+ d2。
位于金属层间介质层M20的对位标记的蚀刻深度D2小于或等于所述金属层间介质层M20、前一层介质层M10即两层介质层中间的第一金属层A10的厚度之和，即D2≤d2+d3+d4。
说明书中，所有金属层和介质层的厚度均以该层状结构中最薄的地方为标准。
当介质层的层数等于2时，所述前一层介质层为第一介质层；当介质层的层数大于2时，所述前一层介质层为另一金属层间介质层。
如图2所示，当介质层的层数大于3层（N大于3）时，设于第一介质层M10的对位标记位于第一位置101、设于第一金属层间介质层M20的对位标记位于第二位置201、设于第二金属层间介质层M30的对位标记位于第三位置301；所述第一位置101、第二位置201以及第三位置301相互错开。
若第N层介质层的N除于三的余数为一，则第N层介质层中的对位标记位于第一位置101，即第三金属层间介质层M40的对位标记位于第一位置101。
若第N层介质层的N除于三的余数为二，则第N层介质层中的对位标记位于第二位置201，即第四金属层间介质层M50的对位标记位于第二位置201。
若第N层介质层的N被三整除，则第N层介质层中的对位标记位于第三位置301，第五金属层间介质层M60的对位标记位于第三位置301。
根据产品设计的要求，一般线宽越小的产品，则需要的金属层就越多，在本实施例中，介质层的层数为六层，在其他实施例中，金属层可能有七层、八层或更多层。在这种多层堆叠的机构中可按图2来设置对位标记的位置，这样只需要三个位置就可以为每一层设置对位标记，这样设置还可以节省空间。
如图3所示为对位标记的制作方法的流程图，该制作方法包括以下步骤：
S10：提供晶圆衬底，并在所述衬底上形成多晶硅层。
参考图4，提供一种晶圆衬底10，在晶圆衬底10上沉积多晶硅形成多晶硅层20。
S20：在多晶硅层上形成接触孔，并光刻去除对应于第一位置处的部分或全部多晶硅。
在多晶硅层20形成接触孔102同时，参考图5，光刻去除对应于第一位置101处的多晶硅，使对位标记所对应的区域101暴露出衬底10。在形成接触孔102后，在接触孔102中填充导电介质钨，作为导电材料。
S30：在多晶硅层上形成第一介质层。
根据光刻去除的第一位置101进行介质填充，形成第一介质层M10，第一介质层M10覆盖多晶硅层20和暴露出的衬底10。
S40：在第一介质层对应于第一位置处刻蚀形成沟槽结构，形成第一对位标记。
参考图6，在第一介质层M10对应于第一位置101处刻蚀形成沟槽结构，形成第一对位标记，该沟槽结构的深度即为第一对位标记的深度。第一对位标记的最大深度D1为多晶硅层20的厚度d1与第一介质层M10的厚度d2之和，即D1= d1+ d2。
S50：在形成了通孔的第一介质层上沉积第一金属层。
参考图7，在沟槽结构中先沉积导电介质钨210。所述钨210作为导电材料。在此基础上，也就是在形成了通孔的第一介质层M10上继续沉积金属，所述金属可以为铜也可以为铝，形成第一金属层A10。第一金属层A10覆盖第一介质层M10和沟槽结构。
S60：根据第一对位标记对所述第一金属层进行图形化的同时，光刻去除对应于第二位置处的第一金属层。
参考图8，根据第一对位标记对所述第一金属层进行图形化的同时，光刻去除对应于第二位置201处的第一金属层A10。
S70：在图形化后的第一金属层上形成第二介质层。
参考图9，在图形化后的第一金属层A10上填充介质，形成第二介质层M20，第二介质层M20也可以称之为金属层间介质层。第二位置201处的第一介质层M10与第二介质层M20相互接触。
S80：在所述第二介质层对应于第二位置处刻蚀形成沟槽结构，形成第二对位标记。
参考图10，在第二介质层M20对应于第二位置201处刻蚀形成沟槽结构，形成第二对位标记，该沟槽结构的深度即为第二对位标记的深度。第二对位标记的最大深度D2为第一介质层M10厚度d2、第二介质层M20的厚度d4及两层介质层中间的第一金属层A10的厚度d3之和，即D2=d2+d3+d4。
S90：在形成了通孔的第二介质层上沉积第二金属层。
参考图11，在沟槽结构中先沉积导电介质钨210。所述钨210作为导电材料。在此基础上，也就是在形成了通孔的第二介质层M20上继续沉积金属，所述金属可以为铜，也可以为铝，形成第二金属层A20。第二金属层A20覆盖第二介质层M20和沟槽结构。
当介质层的层数大于2层时，所述每一层的对位标记制作方法与制作第一金属层间介质层上（也就是第二介质层M20）的对位标记的制作方法相同。
图12所示的为介质层的层数为6，第3-6层的对位标记制作方法与制作第一金属层间介质层上（也就是第二介质层M20）的对位标记的制作方法相同。图中第四介质层M40与第一介质层M10对位标记的位置相同；第五介质层M50与第二介质层M20对位标记的位置相同；第六介质层M60与第三介质层M30对位标记的位置相同。这样只需要三个位置就可以为每一层设置对位标记，这样设置还可以节省空间。利用该方法还可以根据需要制作更多层的对位标记。
其中，第一金属层A10、第二金属层A20或其他金属层为铝层和铜层中的一种。
第一介质层M10、金属层间介质层（第二介质层）M20或其他介质层为掺氟的硅玻璃层、掺磷硼的硅玻璃层、掺磷的硅玻璃层和未掺杂的硅玻璃层中的一种。
上述步骤中用用到的刻蚀工艺为：湿法刻蚀工艺或反应离子刻蚀工艺。
上述对位标记及其制作方法，通过将两层介质层之间的金属层光刻去除，使得两层介质层相互接触，在对位标记位置处刻蚀出凹槽结构，使得凹槽结构的深度为两层介质层的厚度之和，从而得到台阶深度较深的对位标记。因此本发明的对位标记可以避免晶圆制作过程引入的对位误差，提高后续对位工艺的精确度和准确性。
本发明在不改变常规沟槽工艺流程的前提下，通过重新设计沟槽层次的对位标记的膜结构，使对位能够正常进行，减少不必要的手动帮助，消除无法对位致圆片报废的风险。另外，由于本发明不改变工艺流程，不会影响圆片表面的粗糙度和最终的电参数。
上述对位标记及其在半导体工艺中形成对位标记的方法，在光刻工艺中形成于介质层，介质层包括：位于多晶硅层上的第一介质层和位于两个金属层之间的金属层间介质层；
对于所述第一介质层，与第一介质层上的对位标记区域对应位置的多晶硅层被去除，使得该对位标记区域形成的对位标记的蚀刻深度大于第一介质层的厚度；对于金属层间介质层，与金属层间介质层上的对位标记区域对应位置的金属层被去除，使得相邻两层介质层在对位标记区域接触；且金属层间介质层上形成的对位标记的蚀刻深度大于该金属层间介质层的厚度。这样就可以得到台阶深度较深的对位标记。因此使本发明的对位标记更加清晰，可以避免晶圆制作过程引入对位误差，提高后续对位工艺的精确度和准确性。
此外，还提供一种半导体器件，包括介质层，介质层包括位于多晶硅层上的第一介质层和位于两个金属层之间的金属层间介质层；还包括位于介质层中的对位标记，对于第一介质层，与第一介质层上的对位标记区域对应位置的多晶硅层被部分或全部去除，使得该对位标记区域形成的对位标记的蚀刻深度大于第一介质层的厚度。对于金属层间介质层，与金属层间介质层上的对位标记区域对应位置的金属层被去除，使得相邻的两层介质层在对位标记区域接触；且金属层间介质层上形成的对位标记的蚀刻深度大于该金属层间介质层的厚度。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (12)

  1. 一种对位标记，在光刻工艺中形成于介质层，所述介质层包括：位于多晶硅层上的第一介质层和位于两个金属层之间的金属层间介质层，
    对于所述第一介质层，与所述第一介质层上的对位标记区域对应位置的多晶硅层被部分或全部去除，使得所述对位标记区域形成的对位标记的蚀刻深度大于所述第一介质层的厚度；
    对于所述金属层间介质层，与所述金属层间介质层上的对位标记区域对应位置的金属层被去除，使得相邻的两层介质层在对位标记区域接触；且所述金属层间介质层上形成的对位标记的蚀刻深度大于所述金属层间介质层的厚度。
  2. 根据权利要求1所述的对位标记，其特征在于，位于第一介质层的对位标记的蚀刻深度小于所述第一介质层和多晶硅层的厚度之和。
  3. 根据权利要求1所述的对位标记，其特征在于，位于第一介质层的对位标记的蚀刻深度等于第一介质层和多晶硅层的厚度之和。
  4. 根据权利要求1所述的对位标记，其特征在于，位于金属层间介质层的对位标记的蚀刻深度小于所述金属层间介质层、前一层介质层和所述金属层间介质层与前一层介质层之间金属层的厚度之和；所述前一层介质层为第一介质层或另一金属层间介质层。
  5. 根据权利要求1所述的对位标记，其特征在于，位于金属层间介质层的对位标记的蚀刻深度等于所述金属层间介质层、前一层介质层和所述金属层间介质层与前一层介质层之间金属层的厚度之和；所述前一层介质层为第一介质层或另一金属层间介质层。
  6. 根据权利要求1所述的对位标记，其特征在于，当介质层的层数大于3层时，设于第一介质层的对位标记位于第一位置、设于第一金属层间介质层的对位标记位于第二位置、设于第二金属层间介质层的对位标记位于第三位置；所述第一位置、第二位置以及第三位置相互错开；
    若第N层介质层的N除于三的余数为一，则第N层介质层中的对位标记位于第一位置；
    若第N层介质层的N除于三的余数为二，则第N层介质层中的对位标记位于第二位置；
    若第N层介质层的N被三整除，则第N层介质层中的对位标记位于第三位置，其中N大于3。
  7. 一种形成对位标记的方法，包括：
    提供晶圆衬底，并在所述衬底上形成多晶硅层；
    在所述多晶硅层上形成接触孔，并光刻去除对应于第一位置处的部分或全部多晶硅；
    在所述多晶硅层上形成第一介质层；
    在所述第一介质层对应于第一位置处刻蚀形成沟槽结构，形成第一对位标记；
    在形成了通孔的第一介质层上沉积第一金属层；
    根据所述第一对位标记对所述第一金属层进行图形化的同时，光刻去除对应于第二位置处的第一金属层；
    在图形化后的第一金属层上形成第二介质层；
    在所述第二介质层对应于第二位置处刻蚀形成沟槽结构，形成第二对位标记；及
    在形成了通孔的第二介质层上沉积第二金属层。
  8. 根据权利要求7所述的方法，其特征在于，当介质层的层数大于2层时，所述每一层的对位标记制作方法与制作第一金属层间介质层上的对位标记的制作方法相同。
  9. 根据权利要求7所述的方法，其特征在于，所述在介质层上沉积金属层前还包括在所述第一介质层沟槽中沉积钨，所述钨作为导电材料。
  10. 根据权利要求7所述的方法，其特征在于，所述金属层为铝层和铜层中的一种。
  11. 根据权利要求7所述方法，其特征在于，所述介质层为掺氟的硅玻璃层、掺磷硼的硅玻璃层、掺磷的硅玻璃层和未掺杂的硅玻璃层中的一种。
  12. 一种半导体器件，包括介质层，所述介质层包括位于多晶硅层上的第一介质层和位于两个金属层之间的金属层间介质层；其特征在于，还包括如权利要求1～6任一所述的对位标记。
PCT/CN2016/095351 2015-10-19 2016-08-15 对位标记、形成对位标记的方法及半导体器件 WO2017067305A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201510680813.4 2015-10-19
CN201510680813.4A CN106597818B (zh) 2015-10-19 2015-10-19 对位标记、形成对位标记的方法及半导体器件

Publications (1)

Publication Number Publication Date
WO2017067305A1 true WO2017067305A1 (zh) 2017-04-27

Family

ID=58555031

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2016/095351 WO2017067305A1 (zh) 2015-10-19 2016-08-15 对位标记、形成对位标记的方法及半导体器件

Country Status (2)

Country Link
CN (1) CN106597818B (zh)
WO (1) WO2017067305A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111524800A (zh) * 2020-04-10 2020-08-11 华虹半导体(无锡)有限公司 场板的制备方法
CN114200796A (zh) * 2020-09-02 2022-03-18 中芯国际集成电路制造(上海)有限公司 对准标记及其形成方法
CN114236983A (zh) * 2021-12-30 2022-03-25 北海惠科半导体科技有限公司 光刻机对位标记的制作方法及晶圆

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690194B (zh) * 2018-07-05 2021-11-02 联华电子股份有限公司 对准标记结构的制作方法
CN110416185A (zh) * 2019-06-06 2019-11-05 德淮半导体有限公司 图像传感器及其形成方法
CN112054010A (zh) * 2020-09-18 2020-12-08 上海华虹宏力半导体制造有限公司 一种半导体对准结构和制造方法及其掩膜版组
CN112786568B (zh) * 2021-01-22 2024-03-15 上海华虹宏力半导体制造有限公司 一种半导体对准结构、制造方法及其掩膜版组
CN116453944A (zh) * 2022-01-07 2023-07-18 长鑫存储技术有限公司 半导体器件及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933744A (en) * 1998-04-02 1999-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment method for used in chemical mechanical polishing process
US20010050437A1 (en) * 2000-06-13 2001-12-13 Hirofumi Saito Semiconductor device and method of manufacturing the same
CN1399325A (zh) * 2001-07-19 2003-02-26 三洋电机株式会社 半导体器件及其制造方法
JP2005142252A (ja) * 2003-11-05 2005-06-02 Sony Corp アライメントマークの形成方法および半導体装置の製造方法および半導体装置
US20060024923A1 (en) * 2004-08-02 2006-02-02 Chandrasekhar Sarma Deep alignment marks on edge chips for subsequent alignment of opaque layers
CN102509696A (zh) * 2011-10-28 2012-06-20 上海宏力半导体制造有限公司 对准标记的形成方法
US20140349439A1 (en) * 2013-05-22 2014-11-27 Canon Kabushiki Kaisha Electronic device, method of manufacturing the same, and camera

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933744A (en) * 1998-04-02 1999-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment method for used in chemical mechanical polishing process
US20010050437A1 (en) * 2000-06-13 2001-12-13 Hirofumi Saito Semiconductor device and method of manufacturing the same
CN1399325A (zh) * 2001-07-19 2003-02-26 三洋电机株式会社 半导体器件及其制造方法
JP2005142252A (ja) * 2003-11-05 2005-06-02 Sony Corp アライメントマークの形成方法および半導体装置の製造方法および半導体装置
US20060024923A1 (en) * 2004-08-02 2006-02-02 Chandrasekhar Sarma Deep alignment marks on edge chips for subsequent alignment of opaque layers
CN102509696A (zh) * 2011-10-28 2012-06-20 上海宏力半导体制造有限公司 对准标记的形成方法
US20140349439A1 (en) * 2013-05-22 2014-11-27 Canon Kabushiki Kaisha Electronic device, method of manufacturing the same, and camera

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111524800A (zh) * 2020-04-10 2020-08-11 华虹半导体(无锡)有限公司 场板的制备方法
CN111524800B (zh) * 2020-04-10 2022-06-07 华虹半导体(无锡)有限公司 场板的制备方法
CN114200796A (zh) * 2020-09-02 2022-03-18 中芯国际集成电路制造(上海)有限公司 对准标记及其形成方法
CN114200796B (zh) * 2020-09-02 2024-01-26 中芯国际集成电路制造(上海)有限公司 对准标记及其形成方法
CN114236983A (zh) * 2021-12-30 2022-03-25 北海惠科半导体科技有限公司 光刻机对位标记的制作方法及晶圆
CN114236983B (zh) * 2021-12-30 2024-03-22 北海惠科半导体科技有限公司 光刻机对位标记的制作方法及晶圆

Also Published As

Publication number Publication date
CN106597818B (zh) 2018-09-14
CN106597818A (zh) 2017-04-26

Similar Documents

Publication Publication Date Title
WO2017067305A1 (zh) 对位标记、形成对位标记的方法及半导体器件
TWI450319B (zh) 大區域奈米尺度圖案的製造方法
TWI725062B (zh) 以半加成電鍍金屬佈線製造三維(3d)金屬-絕緣體-金屬(mim)電容器及電阻器之結構及方法
WO2018233180A1 (zh) 一种金属线的制作方法及阵列基板
WO2017206812A1 (zh) 沟槽栅极引出结构及其制造方法
WO2018205345A1 (zh) 一种掩膜板以及阵列基板的制备方法
JPH02306666A (ja) 半導体装置およびその製造方法
KR0170899B1 (ko) 반도체소자의 콘택홀 제조방법
CN109494149A (zh) 半导体结构的制作方法
CN110349845A (zh) 形成半导体结构的方法
WO2017008337A1 (zh) 薄膜晶体管阵列基板及其制作方法
WO2020042278A1 (zh) 一种ltps阵列基板的制造方法
US20140306352A1 (en) Semiconductor device and fabrication method
TW201322369A (zh) 接觸窗開口的形成方法
WO2014002794A1 (ja) 薄膜積層素子の製造方法
WO2017000319A1 (zh) 薄膜晶体管阵列基板及其制作方法
TWI833628B (zh) 具有共面下表面的圖案的半導體元件結構及其製備方法
JP2014049739A (ja) パターン形成方法
TWI229905B (en) Method for controlling critical dimension by utilizing resist sidewall protection
WO2019015054A1 (zh) 一种顶栅型薄膜晶体管的制作方法
WO2019184209A1 (zh) 一种阵列基板及其制备方法、显示器
KR100348297B1 (ko) 반도체소자의 커패시터 제조방법
CN113972167A (zh) 半导体结构的形成方法
KR20020002682A (ko) 반도체 소자의 제조방법
WO2017008344A1 (zh) 一种阵列基板的制作方法及阵列基板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16856739

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16856739

Country of ref document: EP

Kind code of ref document: A1