WO2016194280A1 - 半導体装置およびその製造方法 - Google Patents

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敦也 秋葉
竹内　有一
秀史 高谷
佐智子 青井
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Definitions

  • the present disclosure relates to a semiconductor device having a deep layer and a guard ring layer and a method for manufacturing the same, and particularly to a silicon carbide (hereinafter referred to as SiC) semiconductor device.
  • SiC silicon carbide
  • SiC has been attracting attention as a power device material that can provide high electric field breakdown strength.
  • the breakdown electric field strength of SiC is high, in a MOSFET having a trench gate structure using SiC, a high electric field is applied to the gate insulating film at the bottom of the trench, and the required life cannot be satisfied. For this reason, electric field relaxation at the bottom of the trench is required.
  • Non-Patent Document 1 As a method for forming a deep p-type deep layer, a buried epi technique for epitaxial growth so as to bury a p-type layer in a trench has been developed. By using such a buried epitaxial technique, it is possible to form a deep p-type deep layer exceeding 1 ⁇ m, for example, without using ion implantation or thermal diffusion of impurities.
  • a p-type deep layer is provided in a cell region, and a p-type guard ring layer is formed in an outer peripheral region in which an outer peripheral breakdown voltage structure is configured so as to surround the outer periphery of the cell region.
  • Both the p-type deep layer and the p-type guard ring layer can be formed by a buried epi technique.
  • the p-type deep layer is embedded even when a semiconductor material other than SiC, for example, Si (silicon) or GaN (silicon nitride) is used. The same can be said for the case of forming by epi technique.
  • An object of the present disclosure is to provide a semiconductor device that can planarize the surfaces of the deep layer and the guard ring layer and can suppress leakage through the gate insulating film, and a manufacturing method thereof.
  • a semiconductor device is formed on a substrate of a first or second conductivity type having a cell region and an outer peripheral region, and has a lower impurity concentration than the substrate. And a first conductivity type drift layer.
  • the cell region includes a semiconductor element.
  • the semiconductor element includes a second conductivity type base region formed on the drift layer, a first conductivity type source region formed on the base region and having a higher impurity concentration than the drift layer, A gate trench formed deeper than the base region from the surface of the source region, a gate insulating film formed on an inner wall surface of the gate trench, a gate electrode formed on the gate insulating film, A deep gate having a first layer embedded in a plurality of line-shaped deep trenches formed from the surface of the drift layer to a position deeper than the gate trench, A source electrode electrically connected to the source region and the base region; and a drain electrode formed on the back side of the substrate.
  • a channel region is formed in a surface portion of the base region located on a side surface of the gate trench by controlling a voltage applied to the gate electrode, and the source region is formed via the source region and the drift layer.
  • a current is passed between the electrode and the drain electrode.
  • the outer peripheral region surrounding the outer periphery of the cell region has a recess where the source region and the base region are removed and the drift layer is exposed, and a guard ring layer.
  • the guard ring layer is disposed in a plurality of frame-shaped guard ring trenches surrounding the cell region on the surface of the drift layer exposed by the recesses, and in the guard ring trench, and the second conductivity type impurity concentration Has a first guard ring of the second conductivity type equal to the first layer.
  • the deep trenches and the guard ring trenches that are formed in a line shape have the same width.
  • the deep trench and the guard ring trench for forming the deep layer and the guard ring layer are formed with the same width. For this reason, it is possible to suppress the occurrence of shape abnormality and irregularities on the surface of the second conductivity type layer when each trench is buried by buried epi. And since the surface of the second conductivity type layer can be formed into a flat shape without irregularities, the subsequent process is processed from a flat surface, and various processes for forming the trench gate structure are performed. In addition, a desired gate shape can be obtained. Therefore, the occurrence of leakage through the gate insulating film can be suppressed.
  • the method for manufacturing a semiconductor device includes forming a drift layer on a main surface of the substrate, and forming the deep trench and the guard on the drift layer. After disposing a mask that opens a region where a ring trench is to be formed, the deep layer and the guard ring trench are formed simultaneously by etching the drift layer using the mask, and the deep trench and the guard. A second conductivity type impurity layer is epitaxially grown on the drift layer so as to fill the ring trench, and the surface is planarized while removing the second conductivity type impurity layer formed on the drift layer.
  • the guard ring train It includes, forming a first guard ring within.
  • the semiconductor device manufacturing method described above it is possible to suppress the surface shape abnormality or irregularity of the second conductivity type layer when each trench is buried by buried epi. And since the surface of the second conductivity type layer can be formed into a flat shape without irregularities, the subsequent process is processed from a flat surface, and various processes for forming the trench gate structure are performed. In addition, a desired gate shape can be obtained. Therefore, the occurrence of leakage through the gate insulating film can be suppressed.
  • FIG. 1 is a diagram illustrating a top surface layout of the SiC semiconductor device according to the first embodiment of the present disclosure.
  • 2 is a cross-sectional view taken along the line II-II in FIG.
  • FIG. 3A to FIG. 3E are cross-sectional views showing manufacturing steps of the SiC semiconductor device shown in FIG. 1 and
  • FIG. 4 (a) to 4 (d) are cross-sectional views showing the manufacturing process of the SiC semiconductor device following FIG. 3 (e)
  • FIG. 5A to FIG. 5D are cross-sectional views showing a manufacturing process of the SiC semiconductor device subsequent to FIG.
  • FIG. 6 (a) to 6 (d) are cross-sectional views showing the manufacturing process of the SiC semiconductor device following FIG. 5 (d)
  • FIG. 7 is a diagram illustrating a top surface layout of the SiC semiconductor device according to the second embodiment of the present disclosure.
  • 8 is a cross-sectional view taken along the line VIII-VIII in FIG.
  • FIG. 9 is a diagram illustrating a top surface layout of the SiC semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 10 is an enlarged view of a portion surrounded by an alternate long and short dash line in FIG.
  • FIG. 11A to FIG. 11B are diagrams showing an example of a layout in which dents are generated on the surface when the trench J1 is buried by the buried epi technique.
  • the SiC semiconductor device shown in FIG. 1 includes a cell region in which a trench gate structure MOSFET is formed as a semiconductor element, and an outer peripheral region (termination structure region) provided with an outer peripheral withstand voltage structure surrounding the cell region. ing.
  • FIG. 1 is not a cross-sectional view, hatching is partially shown for easy understanding of the drawing.
  • SiC semiconductor device is formed using the n + -type substrate 1 made of SiC, n-type drift layer made of SiC on the main surface of the n + -type substrate 1 2 and p-type base region 3 , And the n + -type source region 4 is grown epitaxially in order.
  • the n + type substrate 1 has an n type impurity concentration of, for example, 6.0 ⁇ 10 18 / cm 3 and a thickness of about 300 ⁇ m.
  • the n-type impurity concentration is changed between the lower layer portion 2a and the upper layer portion 2b.
  • the lower layer portion 2a functions as a dispersion layer that disperses current over a wide range by, for example, 1.0 ⁇ 10 16 / cm 3 and a thickness of 9 ⁇ m, and the upper layer portion 2b has a higher concentration than the lower layer portion.
  • the thickness is 0 to 3.0 ⁇ 10 16 / cm 3 and the thickness is 1.9 ⁇ m.
  • the p-type base region 3 constitutes a channel epilayer in which a channel region is formed.
  • the p-type base region 3 has a p-type impurity concentration of, for example, 2.0 ⁇ 10 17 / cm 3 and a thickness of about 0.5 ⁇ m.
  • the n + -type source region 4 has a higher impurity concentration than the n-type drift layer 2, and the n-type impurity concentration in the surface layer portion is, for example, 8.0 ⁇ 10 18 / cm 3 and a thickness of about 0.4 ⁇ m. Yes.
  • the p-type base region 3 and the n + -type source region 4 are left on the surface side of the semiconductor substrate.
  • the n + -type source region 4 and the p-type base region 3 penetrate through the n-type source region 4.
  • a concave portion 20 is formed so as to reach the mold drift layer 2 and has a mesa structure.
  • a p-type deep layer 5 extending from the bottom surface of the p-type base region 3 is formed so as to penetrate the upper layer portion 2b of the n-type drift layer 2 and reach the lower layer portion 2a.
  • the p-type deep layer 5 has a higher p-type impurity concentration than the p-type base region 3.
  • the p-type deep layer 5 includes an upper deep layer (first layer) 5a formed to be embedded in a linear trench (deep trench) 5c formed in the n-type drift layer 2, and A lower deep layer (second layer) 5b formed by ion implantation of p-type impurities into the bottom surface of the trench 5c is configured.
  • the extending direction of the p-type deep layer 5 is arbitrary, but extends in the ⁇ 11-20> direction, and both opposing wall surfaces constituting the long side of the trench 5c are the same (1-100) plane As a result, the growth during the buried epitaxy becomes equal on both wall surfaces. For this reason, it is possible to obtain a uniform film quality and to obtain an effect of suppressing embedding defects.
  • a plurality of p-type deep layers 5 are arranged in stripes at equal intervals, and the width W1 of the upper deep layer 5a of each p-type deep layer 5 is constant. .
  • the upper surface shape of the p-type deep layer 5 is rounded at both longitudinal ends of each deep layer 5.
  • the upper deep layer 5a has a p-type impurity concentration of, for example, 6.0 ⁇ 10 17 / cm 3 , a width of 0.7 ⁇ m, and a thickness (depth) of about 1.6 ⁇ m.
  • the lower deep layer 5b has a p-type impurity concentration lower than that of the upper deep layer 5a, and is composed of, for example, about 1.0 to 3.0 ⁇ 10 17 / cm 3 and a thickness (depth) of about 0.9 ⁇ m.
  • Lower deep p layer 5b can reduce the electric field concentration at the corners of deep p layer 5 by making the impurity concentration lower than that of upper deep p layer, thereby enabling higher breakdown voltage. As shown in FIG.
  • the p-type deep layer 5 including the upper deep layer 5a and the lower deep layer 5b is formed from one end to the other end of the cell region.
  • the layout extends further to the outside of the cell region than both ends of the trench gate structure.
  • the width of the lower deep layer 5b is shown slightly wider than that of the upper deep layer 5a. This is because the p-type impurities are slightly spread by ion implantation and thermal diffusion, but the spread is small compared to Si or the like, and the widths of the lower deep layer 5b and the upper deep layer 5a do not change much.
  • a gate trench 6 having a width of, for example, 0.8 ⁇ m and a depth of 1.0 ⁇ m is formed so as to penetrate the p-type base region 3 and the n + -type source region 4 and reach the n-type drift layer 2. .
  • the p-type base region 3 and the n + -type source region 4 described above are arranged so as to be in contact with the side surface of the gate trench 6.
  • the gate trench 6 is formed in a line-shaped layout in which the horizontal direction in FIG. 2 is the width direction, the vertical direction is the longitudinal direction, and the vertical direction is the depth direction. Further, as shown in FIG. 1, the gate trenches 6 are formed in a stripe shape by arranging a plurality of gate trenches 6 in parallel at equal intervals.
  • the same direction as the gate trench 6 is set as the extending direction between the gate trenches 6 or on both sides of the entire gate trench 6, that is, at a position corresponding to the position where the p-type deep layer 5 is formed in the cell region.
  • a trench 7 is formed. Since the trenches 7 are disposed between the gate trenches 6 and the like, a plurality of trenches 7 are laid out in a stripe shape. The trench 7 is formed so as to penetrate the n + type source region 4 and reach the p type base region 3. Further, at the bottom of the trench 7, a p + -type contact region 3 a is formed by implanting a p-type impurity into the p-type base region 3.
  • the gate insulating film 8 is composed of, for example, a thermal oxide film obtained by thermally oxidizing the inner wall surface of the gate trench 6, and the thickness of the gate insulating film 8 is about 75 nm on both the side and bottom sides of the gate trench 6. Yes. 1 and 2, the corners of the gate insulating film 8 are squared at the bottom and both ends in the longitudinal direction of the gate trench 6, but the rounded shape is obtained by rounding the gate trench 6 in advance. It can also be.
  • a gate electrode 9 is formed on the surface of the gate insulating film 8 so as to fill the gate trench 6.
  • the gate electrode 9 is made of, for example, Poly-Si doped with impurities.
  • a source electrode 11 and a gate wiring are formed on the surface of the n + -type source region 4 and the p + -type contact region 3 a and the surface of the gate electrode 9 via an interlayer insulating film 10.
  • the source electrode 11 and the gate wiring are made of a plurality of metals (for example, Ni / Al, etc.), and at least a portion in contact with the n-type SiC (specifically, the n + -type source region 4) is made of n-type SiC.
  • the source electrode 11 and the gate wiring are electrically insulated by being formed on the interlayer insulating film 10.
  • the source electrode 11 is brought into electrical contact with the p-type base region 3 through the n + -type source region 4 and the p + -type contact region 3a through the contact hole formed in the interlayer insulating film 10, and the gate wiring is connected to the gate. It is in electrical contact with the electrode 9.
  • n + -type substrate 1 and electrically connected to the drain electrode 12 are formed on the back side of the n + -type substrate 1 .
  • a passivation film 13 is formed on the substrate surface side, and a part of the source electrode 11 and the gate wiring is exposed from the opening provided in the passivation film 13, and this exposed portion is used as a pad to externally.
  • the electrical connection can be achieved.
  • an n-channel inversion type MOSFET having a trench gate structure is formed.
  • a cell region is configured by arranging a plurality of such MOSFETs.
  • the mesa structure is formed by forming the recess 20 so as to penetrate the n + -type source region 4 and the p-type base region 3 and reach the n-type drift layer 2. .
  • the p-type base region 3 is removed at a position away from the cell region, and the n-type drift layer 2 is exposed.
  • the surface layer portion of the n-type drift layer 2 located below the recess 20 is provided with a plurality (four in FIG. 1) of p-type guard ring layers 21 so as to surround the cell region. It has been.
  • the p-type guard ring layer 21 has a structure including an upper guard ring 21a embedded in a trench (guard ring trench) 21c and a lower guard ring 21b formed at the bottom thereof.
  • Each part constituting the p-type guard ring layer 21 is configured similarly to the above-described p-type deep layer 5, and the upper surface shape of the trench 21 c is a frame-like line shape surrounding the cell region. Although it is different from the trench 5c formed in a line shape, the others are the same.
  • the upper guard ring 21a has the same width and the same thickness (depth) as the upper deep layer 5a
  • the lower guard ring 21b has the same width and the same thickness (depth) as the lower deep layer 5b.
  • the interval between the p-type guard ring layers 21 may be equal, but the electric field concentration is reduced on the inner peripheral side, that is, the cell region side so that the equipotential lines are directed toward the outer peripheral side.
  • the interval between the p-type guard ring layers 21 becomes narrower toward the outer peripheral side and narrower at the cell region side.
  • the surface layer portion of the n-type drift layer 2 has ap + of about 1.0 ⁇ 10 18 / cm 3 and a thickness (depth) of about 0.9 ⁇ m, for example.
  • a mold coupling layer 30 is formed.
  • the p + -type coupling layer 30 is located on the outer peripheral region side of the cell region, more specifically, on the outer peripheral region side of all the gate trenches 6 in the p-type deep layer 5.
  • the one located on the cell region side of the p-type guard ring layer 21 is connected.
  • the boundary position of the recess 20 overlaps with the p + -type coupling layer 30, and the bottom surface of the recess 20 is not the surface of the n-type drift layer 2 but the p + -type coupling layer 30 at this boundary position.
  • a portion of the p-type guard ring layer 21 on the cell region side is fixed to the source potential.
  • an EQR structure is provided on the outer periphery of the p-type guard ring layer 21 as necessary, thereby forming an outer peripheral region including an outer peripheral pressure-resistant structure surrounding the cell region.
  • the SiC semiconductor device concerning this embodiment is comprised by the above structures.
  • the channel region is formed on the surface portion of the p-type base region 3 located on the side surface of the gate trench 6 by controlling the voltage applied to the gate electrode 9. To do.
  • a current flows between the source electrode 11 and the drain electrode 12 via the n + -type source region 4 and the n-type drift layer 2.
  • the p-type deep layer 5 formed to a position deeper than the trench gate structure suppresses the electric field from entering the bottom of the gate trench.
  • the electric field concentration is relaxed. Thereby, destruction of the gate insulating film 8 is prevented.
  • the p-type guard ring layer 21 is terminated while the equipotential lines are widened toward the outer peripheral direction, and a desired breakdown voltage can be obtained also in the outer peripheral region. Therefore, a SiC semiconductor device capable of obtaining a desired breakdown voltage can be obtained.
  • an n + type substrate 1 made of SiC having an n type impurity concentration of, for example, 6.0 ⁇ 10 18 / cm 3 and a thickness of 300 ⁇ m is prepared as a semiconductor substrate.
  • a lower layer portion 2a made of SiC having an n-type impurity concentration of 1.0 ⁇ 10 16 / cm 3 and a thickness of 9 ⁇ m is epitaxially grown.
  • an upper layer portion made of SiC having a higher concentration than the lower layer portion 2a for example, an n-type impurity concentration of 2.0 to 3.0 ⁇ 10 16 / cm 3 and a thickness of 2.4 ⁇ m. 2b is epitaxially grown.
  • Step shown in FIG. 3 (c) An oxide film 40 having a thickness of, for example, about 2 ⁇ m is formed on the upper layer portion 2b. Subsequently, through a photo-etching process using a mask (not shown), the oxide film 40 is patterned to form the formation region of the trench 5c of the p-type deep layer 5 and the trench 21c of the p-type guard ring layer 21 in the oxide film 40. Open. Then, using the patterned oxide film 40 as a mask, the upper layer portion 2a is anisotropically etched by RIE (Reactive Ion Etching) or the like to form trenches 5c and 21c having a width of 0.7 ⁇ m and a depth of 2.1 ⁇ m, for example. To do.
  • RIE Reactive Ion Etching
  • ion implantation of p-type impurities such as Al is performed in multiple stages in the depth direction and then heat treatment is performed, so that the p-type impurity concentration is, for example, 1.5 to 2.0 ⁇ 10 17 /
  • a lower deep layer 5b and a lower guard ring 21b having a thickness of cm 3 and a thickness (depth) of about 0.9 ⁇ m are formed.
  • a p-type layer 41 having a p-type impurity concentration of, for example, 6.0 ⁇ 10 17 / cm 3 is formed.
  • the p-type layer 41 is also buried in the trenches 5c and 21c by buried epi, but since the trenches 5c and 21c are formed with the same width, a shape is formed on the surface of the p-type layer 41. Abnormality or unevenness can be suppressed. Therefore, the surface of the p-type layer 41 has a flat shape with no irregularities.
  • Etchback is performed so that a portion of the p-type layer 41 formed above the surface of the upper layer portion 2b is removed by dry etching. Specifically, over-etching is performed so that the upper layer portion 2b remains about 1.9 ⁇ m. Thereby, the upper deep layer 5a and the upper guard ring 21a are formed. At this time, as described above, since the surface of the p-type layer 41 has a flat shape without unevenness, the surfaces of the upper deep layer 5a, the upper guard ring 21a, and the n-type drift layer 2 are in a flat state. Become. Therefore, a desired gate shape can be obtained when various processes for forming the trench gate structure are performed thereafter.
  • an oxide film 42 is formed as a mask on the upper deep layer 5a, the upper guard ring 21a, and the upper layer part 2b, and then the oxide film 42 is patterned through a photoetching process to form the p + -type coupling layer 30. Open in area. Then, ion implantation of a p-type impurity such as Al is performed by using the oxide film 42 as a mask, so that the p-type impurity concentration is about 1.0 ⁇ 10 18 / cm 3 and the thickness (depth) is about 0.9 ⁇ m. A + -type coupling layer 30 is formed.
  • the p-type base region 3 having a p-type impurity concentration of, for example, 2.0 ⁇ 10 17 / cm 3 and a thickness of about 0.5 ⁇ m, and the n-type impurity concentration of the surface layer portion is, for example, 8.0.
  • An n + -type source region 4 having ⁇ 10 18 / cm 3 and a thickness of about 0.4 ⁇ m is continuously epitaxially grown.
  • an oxide film 43 is formed on the n + type source region 4 as a mask. Subsequently, through a photo-etching process using a mask (not shown), the oxide film 43 is patterned to open regions where the gate trench 6 and the recess 20 are to be formed in the oxide film 43. Then, using the patterned oxide film 43 as a mask, the n + -type source region 4, the p-type base region 3 and a part of the n-type drift layer 2 are anisotropically etched by RIE, etc. 20 are formed simultaneously.
  • an oxide film 44 is formed as a mask again on the n + type source region 4 including the inside of the gate trench 6 and the recess 20. Subsequently, through a photoetching process using a mask (not shown), the oxide film 44 is patterned to open a region where the trench 7 is to be formed in the oxide film 44. Then, using the patterned oxide film 44 as a mask, the n + -type source region 4 and a part of the p-type base region 3 are anisotropically etched by RIE or the like to form the trench 7.
  • p + -type contact regions 3a are formed by performing ion implantation of p-type impurities such as Al in multiple steps in the depth direction while using the oxide film 44 as a mask, followed by heat treatment.
  • the gate insulating film 8 made of a thermal oxide film covers the inner wall surface of the gate trench 6 and the surface of the n + -type source region 4.
  • Step shown in FIG. 5 (c) After depositing Poly-Si doped with p-type impurities or n-type impurities, this is etched back to leave the Poly-Si at least in the gate trench 6 to form the gate electrode 9.
  • an oxide film 45 is formed on the surfaces of the gate electrode 9 and the gate insulating film 8 as a mask. Subsequently, through a photoetching process using a mask (not shown), the oxide film 45 is patterned to open a region corresponding to the trench 7 in the oxide film 45. Then, using the patterned oxide film 45 as a mask, the Poly-Si remaining in the trench 7 is removed.
  • An interlayer insulating film 10 made of, for example, an oxide film is formed so as to cover the surfaces of the gate electrode 9 and the gate insulating film 8.
  • a resist 46 is formed on the surface of the interlayer insulating film 10 as a mask. Subsequently, through a photo process using a mask (not shown), the resist 46 is exposed to open a region corresponding to the trench 7 in the resist 46. Then, using the patterned resist 46 as a mask, the interlayer insulating film 10 and the gate insulating film 8 formed in the trench 7 are removed.
  • Step shown in FIG. 6 (c) An electrode material composed of, for example, a laminated structure of a plurality of metals is formed on the surface of the interlayer insulating film 10 including the inside of the trench 7. Then, the source electrode 11 and the gate wiring are formed by patterning the electrode material. Note that a gate lead-out portion connected to the gate electrode 9 of each cell is provided in a cross section different from that in the figure. A contact hole is opened in the interlayer insulating film 10 at the lead-out portion, so that the gate wiring and the gate electrode 9 are electrically connected.
  • Step shown in FIG. 6 (d) After forming the passivation film 13 on the entire surface of the substrate surface, patterning is performed to provide an opening, and the source electrode 11 and the gate wiring are partially exposed.
  • the SiC semiconductor device according to the present embodiment is completed.
  • the trenches 5c and 21c for forming the p-type deep layer 5 and the p-type guard ring layer 21 are formed with the same width. For this reason, it is possible to suppress the occurrence of irregularities and irregularities on the surface of the p-type layer 41 when the trenches 5c and 21c are buried by buried epi. And since the surface of the p-type layer 41 can be made into a flat shape with no irregularities, in the subsequent steps, the surface is processed from a flat state, and various processes for forming a trench gate structure are performed. Thus, a desired gate shape can be obtained.
  • the occurrence of leakage through the gate insulating film 8 can be suppressed, and the electric field relaxation at the bottom of the trench can be performed accurately, and the required life can be satisfied.
  • the interval between the p-type guard ring layers 21 is narrower toward the outer peripheral side on the cell region side, and the interval between the upper deep layer 5a and the lower deep layer 5b is set as such.
  • the interval between the upper deep layer 5a and the lower deep layer 5b is constant, and the p + -type impurity is formed as a part of the p-type guard ring layer 21.
  • the p + -type impurity layer 21d is provided in the surface layer portion of the n-type drift layer 2 so as to overlap each upper deep layer 5a, and the interval between the p + -type impurity layers 21d is narrower on the cell region side and wider as it becomes the outer peripheral side. I have to.
  • a p + -type impurity layer 21d is formed by ion-implanting a p-type impurity, and has the same depth and the same impurity concentration.
  • the p + -type impurity layer 21 d can be formed simultaneously with the p + -type coupling layer 30.
  • p + -type impurity layer 21d by forming simultaneously with the p + -type connecting layer 30 can be formed p + -type impurity layer 21d without adding p + -type impurity layer 21d steps required only for the formation of.
  • the p + type guard ring layer 21 is formed not by the upper guard ring 21a formed in the trench 21c or the lower guard ring 21c formed at the bottom of the trench 21c but by the p + type impurity layer 21d separately formed by ion implantation. Can be adjusted. In this way, the interval between the trenches 21 c can be made constant and equal to the interval between the trenches 5.
  • the trench formation area is sparsely formed between the cell region where the trench 5c is formed and the outer peripheral region where the trench 21c is formed. For this reason, a dent may occur in the embedded p-type layer 41.
  • the interval between the trenches 21c can be made constant and equal to the interval between the trenches 5c, the density of the trench formation area can be suppressed between the cell region and the outer peripheral region. Accordingly, it is possible to further suppress the occurrence of a dent in the p-type layer 41 embedded in the trenches 5c and 21c.
  • FIG. 1 A third embodiment of the present disclosure will be described.
  • the p-type deep layer 5 and the p-type guard ring layer 21 are connected to the first and second embodiments, and the others are the same as in the first and second embodiments. Therefore, only different parts from the first and second embodiments will be described.
  • the case of applying the configuration of the present embodiment to the layout of the first embodiment will be described as an example, but the same can be said for the layout of the second embodiment.
  • both longitudinal ends in the longitudinal direction of the p-type deep layer 5 are connected to the p-type guard ring layer 21.
  • both longitudinal ends of the p-type deep layer 5 are narrower than the cell region side.
  • the connection location of the p-type guard ring layer 21 with the p-type deep layer 5 is narrower than the location that is not the connection location.
  • the p-type deep layer 5 is configured by the upper deep layer 5a and the lower deep layer 5b has been described.
  • the p-type deep layer 5 is configured only by the upper deep layer 5a. Also good.
  • the p-type deep layer 5 is formed to a position deeper than the upper layer portion 2b having a higher impurity concentration than the lower layer portion 2a. May be formed so as to penetrate the upper layer portion 2b.
  • the trench 7 is formed and the source electrode 11 is in direct contact with the p-type base region 5.
  • the p + -type contact region 3a penetrates the n + -type source region 4 and reaches the p-type base region 3 by, for example, ion implantation of p-type impurities. May be formed.
  • the n + -type source region 4 is continuously epitaxially grown on the p-type base region 3, but n-type impurities are ion-implanted at a desired position in the p-type base region 3.
  • the n + -type source region 4 may be formed.
  • an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example.
  • the conductivity type of each component is reversed.
  • the present disclosure can be applied to a p-channel type MOSFET.
  • the MOSFET has been described as an example of a semiconductor element having a trench gate structure, but the present disclosure can also be applied to an IGBT having a similar trench gate structure.
  • the IGBT only changes the conductivity type of the substrate 1 from the n-type to the p-type with respect to the above-described embodiments, and the other structures and manufacturing methods are the same as those of the above-described embodiments.
  • the semiconductor device made of SiC has been described as an example.
  • the present disclosure can be applied to a semiconductor device made of another semiconductor material such as Si or GaN. Can do.

Landscapes

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  • Recrystallisation Techniques (AREA)

Abstract

半導体装置は、半導体素子を有するセル領域と外周領域とを有する基板（１）と、前記基板の上のドリフト層（２）とを有する。半導体素子は、ベース領域（３）と、ソース領域（４）と、トレンチゲート構造と、ゲートトレンチよりも深いディープ層（５）と、ソース電極（１１）と、ドレイン電極（１２）と、を備える。外周領域は、前記ドリフト層が露出している凹部（２０）と、ガードリング層（２１）とを有する、ガードリング層は、露出した前記ドリフト層の表面において、前記セル領域を囲む複数の枠形状とされたガードリングトレンチ（２１ｃ）と、ガードリングトレンチ内に配置された第１ガードリング（２１ａ）とを有する。前記ディープトレンチと前記ガードリングトレンチの幅が等しい。

Description

半導体装置およびその製造方法 関連出願の相互参照
　本出願は、２０１５年５月２９日に出願された日本特許出願番号２０１５－１１０２６９号に基づくもので、ここにその記載内容を援用する。
　本開示は、ディープ層およびガードリング層を有する半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）半導体装置に関するものである。
　従来より、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。しかしながら、ＳｉＣの破壊電界強度が高いことから、ＳｉＣを用いたトレンチゲート構造のＭＯＳＦＥＴでは、トレンチ底部のゲート絶縁膜に高電界が掛かり、必要な寿命を満足させられない。このため、トレンチ底部の電界緩和が必要になる。
　このようなトレンチ底部の電界緩和が行える構造として、トレンチ底部よりも深いｐ型ディープ層を備えた構造がある。このような構造とすることで、ＭＯＳＦＥＴのオフ時にトレンチ底部への電界の入り込みを抑制してトレンチ底部での電界集中を緩和でき、ゲート絶縁膜の破壊を防止することが可能となる。
　ところが、ＳｉＣでは不純物が拡散し難いことから、イオン注入および不純物の熱拡散によって例えば１μｍを超える深さの深いｐ型ディープ層を形成することは困難である。
　このため、非特許文献１に示されるように、深いｐ型ディープ層を形成する方法として、トレンチ内にｐ型層を埋め込むようにエピタキシャル成長させる埋込エピ技術が開発されている。このような埋込エピ技術を用いることで、イオン注入や不純物の熱拡散によらずに、例えば１μｍを超える深いｐ型ディープ層を形成することが可能となる。
　ＳｉＣ半導体装置では、セル領域にはｐ型ディープ層が設けられ、セル領域の外周を囲むように外周耐圧構造が構成される外周領域ではｐ型ガードリング層が形成される。これらｐ型ディープ層やｐ型ガードリング層を共に埋込エピ技術によって形成することができる。
　しかしながら、深いｐ型ディープ層やｐ型ガードリング層の形成に埋込エピ技術を適用すると、形状異常や表面に凹凸が発生することが確認された。例えば、図１１（ａ）に示すように、トレンチＪ１の幅が異なっているために埋め込まれる領域が広がったり、図１１（ｂ）に示すようにライン状のトレンチＪ１が交差した部分において、形状異常や表面に凹凸が発生した。
　このような凹凸が存在した状態で、その後のトレンチゲート形成工程に移行すると、所望のゲート形状を得ることができず、ゲート絶縁膜を通じてのリークが発生したり、トレンチ底部の電界緩和が十分に行えず、必要な寿命を満足させられなくなる。特に、ｐ型ディープ層とｐ型ガードリング層とを両方共に形成する場合には、それぞれで設計されることから、表面の形状異常や凹凸の発生が起こり易い。
　一方、表面の凹凸を無くすために、研削や研磨によって表面を平坦化する方法もあるが、ＳｉＣは硬いことから、制御性良く加工することが困難である。したがって、埋込エピが行われるトレンチのパターンを工夫してｐ型ディープ層の表面の平坦化を実現することが必要である。
　なお、ここでは半導体材料としてＳｉＣを用いる場合について説明しているが、ＳｉＣ以外の半導体材料、例えばＳｉ（シリコン）やＧａＮ（窒化珪素）などが用いられる場合についても、ｐ型ディープ層を埋込エピ技術で形成する場合には同様のことが言える。
Materials Science Forum Vols.600-603(2009)pp171-174、Growth Mechanism and 2D Aluminum Dopant Distribution of Embedded Trench 4H-SiC Region、N.Sugiyama et. al.
　本開示は、ディープ層およびガードリング層の表面の平坦化が行え、ゲート絶縁膜を通じてのリークを抑制できる半導体装置およびその製造方法を提供することを目的とする。
　本開示の第一の態様において、半導体装置は、セル領域と外周領域とを有する第１または第２導電型の基板と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層とを有する。当該セル領域は、半導体素子を有する。半導体素子は、前記ドリフト層の上に形成された第２導電型のベース領域と、前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース領域と、前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチと、該ゲートトレンチの内壁面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を有して構成されたトレンチゲート構造と、前記ドリフト層の表面から前記ゲートトレンチよりも深い位置まで形成された複数のライン状のディープトレンチ内に埋め込まれた第１層を有するディープ層と、前記ソース領域および前記ベース領域に電気的に接続されたソース電極と、前記基板の裏面側に形成されたドレイン電極と、を備える。半導体素子は、前記ゲート電極への印加電圧を制御することで前記ゲートトレンチの側面に位置する前記ベース領域の表面部にチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す。前記セル領域の外周を囲む外周領域は、前記ソース領域および前記ベース領域が除去されて、前記ドリフト層が露出している凹部と、ガードリング層とを有する。ガードリング層は、凹部により露出した前記ドリフト層の表面において、前記セル領域を囲む複数の枠形状とされたライン状のガードリングトレンチと、ガードリングトレンチ内に配置され、第２導電型不純物濃度が前記第１層と等しい第２導電型の第１ガードリングとを有する。ライン状とされた前記ディープトレンチと前記ガードリングトレンチの幅が等しくされている。
　このように、ディープ層やガードリング層を形成するためのディープトレンチやガードリングトレンチを同じ幅で形成している。このため、埋込エピによって各トレンチを埋め込んだときの第２導電型層の表面の形状異常や凹凸の発生を抑制できる。そして、第２導電型層の表面を凹凸が無い平坦な形状にできることから、その後の工程においても、表面が平坦な状態からの加工となり、トレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。したがって、ゲート絶縁膜を通じてのリークの発生を抑制できる。
　本開示の第二の態様において、第一の態様に記載の半導体装置の製造方法は、前記基板の主表面上にドリフト層を形成することと、前記ドリフト層の上に前記ディープトレンチおよび前記ガードリングトレンチの形成予定領域が開口するマスクを配置したのち、該マスクを用いて前記ドリフト層をエッチングすることで、前記ディープトレンチおよび前記ガードリングトレンチを同時に形成することと、前記ディープトレンチおよび前記ガードリングトレンチ内を埋め込むように、前記ドリフト層の上に第２導電型不純物層をエピタキシャル成長させることと、前記ドリフト層の上に形成された前記第２導電型不純物層を除去しつつ表面を平坦化することで、前記ディープトレンチ内に前記第１層を形成すると共に前記ガードリングトレンチ内に前記第１ガードリングを形成することと、を含んでいる。
　上記の半導体装置の製造方法において、埋込エピによって各トレンチを埋め込んだときの第２導電型層の表面の形状異常や凹凸の発生を抑制できる。そして、第２導電型層の表面を凹凸が無い平坦な形状にできることから、その後の工程においても、表面が平坦な状態からの加工となり、トレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。したがって、ゲート絶縁膜を通じてのリークの発生を抑制できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、本開示の第１実施形態にかかるＳｉＣ半導体装置の上面レイアウトを示す図であり、 図２は、図１のII-II断面図であり、 図３（ａ）から図３（ｅ）は、図１および図２に示すＳｉＣ半導体装置の製造工程を示した断面図であり、 図４（ａ）から図４（ｄ）は、図３（ｅ）に続くＳｉＣ半導体装置の製造工程を示した断面図であり、 図５（ａ）から図５（ｄ）は、図４（ｄ）に続くＳｉＣ半導体装置の製造工程を示した断面図であり、 図６（ａ）から図６（ｄ）は、図５（ｄ）に続くＳｉＣ半導体装置の製造工程を示した断面図であり、 図７は、本開示の第２実施形態にかかるＳｉＣ半導体装置の上面レイアウトを示す図であり、 図８は、図７のVIII－VIII断面図であり、 図９は、本開示の第３実施形態にかかるＳｉＣ半導体装置の上面レイアウトを示す図であり、 図１０は、図９中の一点鎖線で囲んだ部分の拡大図であり、 図１１（ａ）から図１１（ｂ）は、トレンチＪ１を埋込エピ技術で埋め込んだときに表面に凹みが発生するレイアウトの一例を示した図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について説明する。ここではトレンチゲート構造のＭＯＳＦＥＴとして反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
　図１に示すＳｉＣ半導体装置は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴが形成されるセル領域とこのセル領域を囲む外周耐圧構造が備えられた外周領域（終端構造領域）とを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
　図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１を用いて形成され、ｎ+型基板１の主表面上にＳｉＣからなるｎ型ドリフト層２とｐ型ベース領域３、および、ｎ+型ソース領域４が順にエピタキシャル成長させられている。
　ｎ+型基板１は、ｎ型不純物濃度が例えば６．０×１０18／ｃｍ3とされ、厚さが３００μｍ程度とされている。ｎ型ドリフト層２は、下層部２ａと上層部２ｂとでｎ型不純物濃度が変えられている。下層部２ａは、例えば１．０×１０16／ｃｍ3で厚さ９μｍ、上層部２ｂは下層部よりも高濃度とされることで電流を広範囲に分散させる分散層として機能し、例えば２．０～３．０×１０16／ｃｍ3で厚さ１．９μｍとされている。
　また、ｐ型ベース領域３は、チャネル領域が形成されるチャネルエピ層を構成するもので、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3、厚さ０．５μｍ程度で構成されている。ｎ+型ソース領域４は、ｎ型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば８．０×１０18／ｃｍ3、厚さ０．４μｍ程度で構成されている。
　セル領域では、半導体基板の表面側においてｐ型ベース領域３およびｎ+型ソース領域４が残されており、外周領域では、これらｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達するように凹部２０が形成され、メサ構造とされている。
　また、セル領域では、ｎ型ドリフト層２のうちの上層部２ｂを貫通して下層部２ａに達するように、ｐ型ベース領域３の底面から伸びるｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされている。具体的には、ｐ型ディープ層５は、ｎ型ドリフト層２に形成されたライン状のトレンチ（ディープトレンチ）５ｃ内に埋め込まれるように形成された上部ディープ層（第１層）５ａと、トレンチ５ｃの底面に対してｐ型不純物がイオン注入されて形成された下部ディープ層（第２層）５ｂとを有して構成されている。ｐ型ディープ層５の延設方向については任意であるが、＜１１－２０＞方向に延びており、トレンチ５ｃのうち長辺を構成している対向する両壁面が同じ（１－１００）面となるようにすると、埋込エピ時の成長が両壁面で等しくなる。このため、均一な膜質にできると共に、埋込み不良の抑制効果も得られる。
　ｐ型ディープ層５は、図１に示すように、複数本が等間隔にストライプ状に配置されており、各ｐ型ディープ層５のうちの上部ディープ層５ａの幅Ｗ１は一定とされている。また、図１に示すように、各ディープ層５における長手方向の両端では、ｐ型ディープ層５の上面形状が丸められている。
　上部ディープ層５ａは、ｐ型不純物濃度が例えば６．０×１０17／ｃｍ3、幅０．７μｍ、厚さ（深さ）１．６μｍ程度で構成されている。下部ディープ層５ｂは、ｐ型不純物濃度が上部ディープ層５ａより低くされ、例えば１．０～３．０×１０17／ｃｍ3、厚さ（深さ）０．９μｍ程度で構成されている。下部ディープｐ層５ｂは、上部ディープｐ層より不純物濃度を低くすることにより、ディープｐ層５の角部の電界集中を緩和でき、より高耐圧化が可能となる。これら上部ディープ層５ａおよび下部ディープ層５ｂを含むｐ型ディープ層５は、図１に示すようにセル領域の一端から他端に渡って形成されている。そして、後述するトレンチゲート構造と同方向を長手方向として延設されているが、トレンチゲート構造の両端よりも更にセル領域の外側まで延設されたレイアウトとされている。
　なお、図２では、下部ディープ層５ｂの幅は、上部ディープ層５ａよりも若干広く示してある。これは、イオン注入および熱拡散によってｐ型不純物が若干広がるためであるが、Ｓｉなどと比較すると広がりは小さく、下部ディープ層５ｂと上部ディープ層５ａの幅はあまり変わらない。
　また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ型ドリフト層２に達するように、例えば幅が０．８μｍ、深さが１．０μｍのゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。ゲートトレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１に示すように、ゲートトレンチ６は、複数本が平行に等間隔で並べられることでストライプ状とされている。
　また、各ゲートトレンチ６の間や全ゲートトレンチ６を挟んだ両側、つまりセル領域においてｐ型ディープ層５が形成された位置と対応する位置に、ゲートトレンチ６と同方向を延設方向とするトレンチ７が形成されている。トレンチ７は、ゲートトレンチ６の間などに配置されているため、複数本がストライプ状にレイアウトされている。このトレンチ７は、ｎ+型ソース領域４を貫通してｐ型ベース領域３に達するように形成されている。さらに、トレンチ７の底部において、ｐ型ベース領域３にはｐ型不純物が注入されることによってｐ+型コンタクト領域３ａが形成されている。
　さらに、ゲートトレンチ６の内壁面はゲート絶縁膜８にて覆われている。ゲート絶縁膜８は、例えばゲートトレンチ６の内壁面を熱酸化した熱酸化膜などによって構成されており、ゲート絶縁膜８の厚みはゲートトレンチ６の側面側と底部側共に例えば７５ｎｍ程度となっている。図１および図２では、ゲートトレンチ６の底部および長手方向両端においてゲート絶縁膜８の角部が角張った形状となっているが、予めゲートトレンチ６を丸め処理しておくことで丸まった形状となるようにもできる。
　そして、このゲート絶縁膜８の表面において、ゲートトレンチ６を埋め込むようにゲート電極９が形成されている。ゲート電極９は、例えば不純物がドープされたＰｏｌｙ－Ｓｉによって構成されている。
　また、ｎ+型ソース領域４およびｐ+型コンタクト領域３ａの表面やゲート電極９の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト領域３ａ）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４やｐ+型コンタクト領域３ａを介してｐ型ベース領域３と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
　さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。そして、基板表面側にパッシベーション膜１３が形成されており、パッシベーション膜１３に設けられた開口部より、ソース電極１１やゲート配線の一部が露出させられており、この露出部分をパッドとして外部との電気的接続が図れるようにされている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。
　一方、外周領域では、上記したように、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達するように凹部２０が形成されることでメサ構造とされている。このため、セル領域から離れた位置ではｐ型ベース領域３が除去され、ｎ型ドリフト層２が露出させられている。
　また、凹部２０の下方に位置するｎ型ドリフト層２の表層部には、セル領域を囲むように、複数本（図１中では４本記載してある）のｐ型ガードリング層２１が備えられている。ｐ型ガードリング層２１は、トレンチ（ガードリングトレンチ）２１ｃ内に埋め込まれた上部ガードリング２１ａとその底部に形成された下部ガードリング２１ｂとを備えた構造となっている。ｐ型ガードリング層２１を構成する各部は、上記したｐ型ディープ層５と同様の構成とされており、トレンチ２１ｃの上面形状がセル領域を囲む枠形状のライン状とされている点において、ライン状に形成されたトレンチ５ｃと異なっているが、他は同様である。すなわち、上部ガードリング２１ａは上部ディープ層５ａと同様の幅、同様の厚さ（深さ）とされ、下部ガードリング２１ｂは下部ディープ層５ｂと同様の幅、同様の厚さ（深さ）とされている。また、各ｐ型ガードリング層２１の間隔については、等間隔であっても良いが、より内周側、つまりセル領域側において電界集中を緩和して等電位線がより外周側に向かうように、ｐ型ガードリング層２１の間隔がセル領域側で狭く外周側になるほど広くされている。
　さらに、セル領域のうち外周領域の近傍から外周領域にかけて、ｎ型ドリフト層２の表層部には、例えば１．０×１０18／ｃｍ3、厚さ（深さ）０．９μｍ程度のｐ+型連結層３０が形成されている。ｐ+型連結層３０は、セル領域のうち外周領域側に位置しているｐ型ディープ層５、より詳しくはｐ型ディープ層５のうち全ゲートトレンチ６よりも外周領域側に位置しているものとｐ型ガードリング層２１のうちの最もセル領域側に位置しているものとを連結する。これにより、凹部２０の境界位置（メサ構造の境界位置）がｐ+型連結層３０と重なり、この境界位置において凹部２０の底面がｎ型ドリフト層２の表面ではなくｐ+型連結層３０によって構成された構造とされ、かつ、ｐ型ガードリング層２１のうちのセル領域側の部分がソース電位に固定されている。
　そして、図示していないが、必要に応じてｐ型ガードリング層２１よりも外周にＥＱＲ構造が備えられることにより、セル領域を囲む外周耐圧構造が備えられた外周領域が構成されている。
　以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置は、ＭＯＳＦＥＴをオンするときには、ゲート電極９への印加電圧を制御することでゲートトレンチ６の側面に位置するｐ型ベース領域３の表面部にチャネル領域を形成する。これにより、ｎ+型ソース領域４およびｎ型ドリフト層２を介して、ソース電極１１およびドレイン電極１２の間に電流を流す。
　そして、ＭＯＳＦＥＴのオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたｐ型ディープ層５によってゲートトレンチ底部への電界の入り込みが抑制されて、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜８の破壊が防止される。また、外周領域では、ｐ型ガードリング層２１によって等電位線の間隔が外周方向に向かって広がりながら終端させられるようになり、外周領域においても所望の耐圧を得ることができる。したがって、所望の耐圧を得ることが可能なＳｉＣ半導体装置とすることができる。
　続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図３（ａ）～図６（ｄ）を参照して説明する。
　〔図３（ａ）に示す工程〕
　まず、半導体基板として、ｎ型不純物濃度が例えば６．０×１０18／ｃｍ3とされ、厚さが３００μｍのＳｉＣからなるｎ+型基板１を用意する。このｎ+型基板１の主表面上に、例えばｎ型不純物濃度が１．０×１０16／ｃｍ3で厚さ９μｍのＳｉＣからなる下層部２ａをエピタキシャル成長させる。
　〔図３（ｂ）に示す工程〕
　次に、下層部２ａの表面上に、下層部２ａよりも高濃度、例えばｎ型不純物濃度が２．０～３．０×１０16／ｃｍ3で厚さ２．４μｍのＳｉＣからなる上層部２ｂをエピタキシャル成長させる。
　〔図３（ｃ）に示す工程〕
　上層部２ｂの上に例えば２μｍ程度の膜厚の酸化膜４０を成膜する。続いて、図示しないマスクを用いたフォトエッチング工程を経て、酸化膜４０をパターニングして酸化膜４０のうちのｐ型ディープ層５のトレンチ５ｃおよびｐ型ガードリング層２１のトレンチ２１ｃの形成予定領域を開口させる。そして、パターニング後の酸化膜４０をマスクとして用いて、上層部２ａをＲＩＥ（Reactive Ion Etching）などによって異方性エッチングし、例えば幅０．７μｍ、深さ２．１μｍのトレンチ５ｃ、２１ｃを形成する。
　〔図３（ｄ）に示す工程〕
　酸化膜４０をマスクとしたままＡｌなどのｐ型不純物のイオン注入を深さ方向において多段階に行ったのち熱処理することで、ｐ型不純物濃度が例えば１．５～２．０×１０17／ｃｍ3、厚さ（深さ）０．９μｍ程度の下部ディープ層５ｂおよび下部ガードリング２１ｂを形成する。
　〔図３（ｅ）に示す工程〕
　酸化膜４０を除去した後、ｐ型不純物濃度が例えば６．０×１０17／ｃｍ3のｐ型層４１を成膜する。このとき、埋込エピにより、トレンチ５ｃ、２１ｃ内にもｐ型層４１が埋め込まれることになるが、トレンチ５ｃ、２１ｃを同じ幅で形成していることから、ｐ型層４１の表面に形状異常が発生したり凹凸が発生することを抑制できる。したがって、ｐ型層４１の表面は凹凸が無い平坦な形状となる。
　〔図４（ａ）に示す工程〕
　ドライエッチングによってｐ型層４１のうち上層部２ｂの表面より上に形成された部分がなくなるようにエッチバックする。具体的には、上層部２ｂが１．９μｍ程度残るようにオーバエッチングを行う。これにより、上部ディープ層５ａや上部ガードリング２１ａが形成される。このとき、上記したように、ｐ型層４１の表面が凹凸の無い平坦な形状となっていることから、上部ディープ層５ａや上部ガードリング２１ａおよびｎ型ドリフト層２の表面は平坦な状態となる。したがって、この後にトレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。
　〔図４（ｂ）に示す工程〕
　上部ディープ層５ａや上部ガードリング２１ａおよび上層部２ｂの上にマスクとして例えば酸化膜４２を成膜したのち、フォトエッチング工程を経て、酸化膜４２をパターニングし、ｐ+型連結層３０の形成予定領域において開口させる。そして、酸化膜４２をマスクとしてＡｌなどのｐ型不純物のイオン注入を行うことで、ｐ型不純物濃度が例えば１．０×１０18／ｃｍ3、厚さ（深さ）０．９μｍ程度のｐ+型連結層３０を形成する。
　〔図４（ｃ）に示す工程〕
　酸化膜４２を除去した後、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3、厚さ０．５μｍ程度のｐ型ベース領域３と、表層部におけるｎ型不純物濃度が例えば８．０×１０18／ｃｍ3、厚さ０．４μｍ程度のｎ+型ソース領域４を連続してエピタキシャル成長させる。
　〔図４（ｄ）に示す工程〕
　ｎ+型ソース領域４の上にマスクとして例えば酸化膜４３を成膜する。続いて、図示しないマスクを用いたフォトエッチング工程を経て、酸化膜４３をパターニングして酸化膜４３のうちのゲートトレンチ６および凹部２０の形成予定領域を開口させる。そして、パターニング後の酸化膜４３をマスクとして用いて、ｎ+型ソース領域４やｐ型ベース領域３およびｎ型ドリフト層２の一部をＲＩＥなどによって異方性エッチングし、ゲートトレンチ６および凹部２０を同時に形成する。
　〔図５（ａ）に示す工程〕
　酸化膜４３を除去した後、ゲートトレンチ６および凹部２０内を含めてｎ+型ソース領域４の上に再びマスクとして例えば酸化膜４４を成膜する。続いて、図示しないマスクを用いたフォトエッチング工程を経て、酸化膜４４をパターニングして酸化膜４４のうちのトレンチ７の形成予定領域を開口させる。そして、パターニング後の酸化膜４４をマスクとして用いて、ｎ+型ソース領域４やｐ型ベース領域３の一部をＲＩＥなどによって異方性エッチングし、トレンチ７を形成する。
　さらに、酸化膜４４をマスクとしたままＡｌなどのｐ型不純物のイオン注入を深さ方向において多段階に行ったのち熱処理することで、ｐ+型コンタクト領域３ａを形成する。
　〔図５（ｂ）に示す工程〕
　例えば熱酸化工程を行うことによって、熱酸化膜により構成されるゲート絶縁膜８によってゲートトレンチ６の内壁面上およびｎ+型ソース領域４の表面上を覆う。
　〔図５（ｃ）に示す工程〕
　ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ－Ｓｉを残すことでゲート電極９を形成する。
　〔図５（ｄ）に示す工程〕
　ゲート電極９およびゲート絶縁膜８の表面上にマスクとして例えば酸化膜４５を成膜する。続いて、図示しないマスクを用いたフォトエッチング工程を経て、酸化膜４５をパターニングして酸化膜４５のうちのトレンチ７と対応する領域を開口させる。そして、パターニング後の酸化膜４５をマスクとして用いて、トレンチ７内に残っていたＰｏｌｙ－Ｓｉを除去する。
　〔図６（ａ）に示す工程〕
　ゲート電極９およびゲート絶縁膜８の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。
　〔図６（ｂ）に示す工程〕
　層間絶縁膜１０の表面上にマスクとして例えばレジスト４６を成膜する。続いて、図示しないマスクを用いたフォト工程を経て、レジスト４６を露光してレジスト４６のうちのトレンチ７と対応する領域を開口させる。そして、パターニング後のレジスト４６をマスクとして用いて、トレンチ７内に形成されている層間絶縁膜１０およびゲート絶縁膜８を除去する。
　〔図６（ｃ）に示す工程〕
　トレンチ７内を含めて、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極１１およびゲート配線を形成する。なお、本図とは異なる断面において各セルのゲート電極９に繋がるゲート引出部が設けられている。その引出部において層間絶縁膜１０にコンタクトホールが開けられることで、ゲート配線とゲート電極９との電気的接続が行われるようになっている。
　〔図６（ｄ）に示す工程〕
　基板表面側の全面にパッシベーション膜１３を成膜したのち、パターニングして開口部を設け、部分的にソース電極１１やゲート配線を露出させる。
　この後の工程については図示しないが、ｎ+型基板１の裏面側にドレイン電極１２を形成することで、本実施形態にかかるＳｉＣ半導体装置が完成する。
　以上説明したように、本実施形態では、ｐ型ディープ層５やｐ型ガードリング層２１を形成するためのトレンチ５ｃ、２１ｃを同じ幅で形成している。このため、埋込エピによってトレンチ５ｃ、２１ｃを埋め込んだときのｐ型層４１の表面の形状異常や凹凸の発生を抑制できる。そして、ｐ型層４１の表面を凹凸が無い平坦な形状にできることから、その後の工程においても、表面が平坦な状態からの加工となり、トレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。
　したがって、ゲート絶縁膜８を通じてのリークの発生を抑制できると共に、トレンチ底部の電界緩和を的確に行うことが可能となって、必要な寿命を満足させることが可能となる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ガードリング層２１の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　上記第１実施形態では、ｐ型ガードリング層２１の間隔がセル領域側で狭く外周側になるほど広くしてあり、上部ディープ層５ａおよび下部ディープ層５ｂの間隔をそのように設定してある。これに対して、図７および図８に示すように、本実施形態では、上部ディープ層５ａおよび下部ディープ層５ｂの間隔については一定とし、ｐ型ガードリング層２１の一部としてｐ+型不純物層２１ｄを設けることで、同様の構造を構成している。すなわち、各上部ディープ層５ａと重なるようにｎ型ドリフト層２の表層部にｐ+型不純物層２１ｄを備え、ｐ+型不純物層２１ｄの間隔がセル領域側で狭く外周側になるほど広くなるようにしている。このようなｐ+型不純物層２１ｄは、ｐ型不純物をイオン注入することによって形成され、同じ深さ同じ不純物濃度とされている。例えば、ｐ+型不純物層２１ｄをｐ+型連結層３０と同時に形成することが可能である。ｐ+型不純物層２１ｄをｐ+型連結層３０と同時に形成することで、ｐ+型不純物層２１ｄの形成のみに必要な工程を追加することなくｐ+型不純物層２１ｄを形成できる。
　このように、トレンチ２１ｃ内に形成される上部ガードリング２１ａやトレンチ２１ｃの底部に形成される下部ガードリング２１ｃではなく、イオン注入によって別途形成できるｐ+型不純物層２１ｄによってｐ型ガードリング層２１の間隔を調整できる。そして、このようにすれば、トレンチ２１ｃの間隔については一定にし、トレンチ５の間隔と等しくすることができる。
　例えば、第１実施形態のようにトレンチ２１ｃの間隔が異なっている場合、トレンチ５ｃが形成されたセル領域とトレンチ２１ｃが形成された外周領域との間においてトレンチ形成面積に疎密が発生する。このため、埋め込まれるｐ型層４１に凹みが発生する可能性がある。しかしながら、本実施形態のようにすれば、トレンチ２１ｃの間隔を一定としてトレンチ５ｃの間隔と等しくできることから、セル領域と外周領域とでトレンチ形成面積の疎密を抑制できる。したがって、トレンチ５ｃ、２１ｃに埋め込まれるｐ型層４１に凹みが発生することをより抑制することが可能となる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してｐ型ディープ層５とｐ型ガードリング層２１とを接続するようにしたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のレイアウトに対して本実施形態の構成を適用する場合を例に挙げて説明するが、第２実施形態のレイアウトに対しても同様のことが言える。
　図９に示すように、本実施形態では、ｐ型ディープ層５の長手方向両端がｐ型ガードリング層２１に接続されるようにしている。ただし、ｐ型ディープ層５とｐ型ガードリング層２１との接続箇所において、埋め込まれる領域が広がらないようにする必要がある。このため、本実施形態では、図１０に示すように、ｐ型ディープ層５の長手方向両端がそれよりもセル領域側よりも幅狭となるようにしてある。同様に、ｐ型ガードリング層２１のうちのｐ型ディープ層５との接続箇所が接続箇所ではない場所よりも幅狭となるようにしてある。
　このような構成とすることで、ｐ型ディープ層５とｐ型ガードリング層２１とが接続される構造においても、第１実施形態と同様の効果を得ることができる。
　（他の実施形態）
　（１）例えば、上記各実施形態では、ｐ型ディープ層５を上部ディープ層５ａと下部ディープ層５ｂにより構成する場合について説明したが、ｐ型ディープ層５を上部ディープ層５ａのみで構成しても良い。その場合、電界の入り込みを抑制するために、下層部２ａと比べて高不純物濃度とされた上層部２ｂよりもｐ型ディープ層５が深い位置まで形成されているのが好ましいことから、トレンチ５ｃが上層部２ｂを貫通するように形成すると良い。
　（２）上記各実施形態では、ｐ型ベース領域３をソース電極１１と接続するために、トレンチ７を形成してソース電極１１が直接ｐ型ベース領域５と接するような構造とした。しかしながら、このような構成も一例を示したに過ぎず、例えばｐ型不純物のイオン注入等によって、ｎ+型ソース領域４を貫通してｐ型ベース領域３に達するようにｐ+型コンタクト領域３ａを形成しても良い。
　（３）上記各実施形態では、ｐ型ベース領域３の上にｎ+型ソース領域４を連続してエピタキシャル成長させて形成したが、ｐ型ベース領域３の所望位置にｎ型不純物をイオン注入することでｎ+型ソース領域４を形成しても良い。
　（４）上記第１、第２実施形態では、ｐ型ディープ層５のうちの長手方向両端が丸まった形状である場合について説明したが、先端が尖った三角形状、先端が平面とされた四角形状であっても良い。三角形状とする場合、ｐ型ディープ層５の延設方向が＜１１－２０＞方向であると、ＳｉＣのような六方晶においては、三角形状とされる先端の２辺を構成する壁面の面方位が共に等価な（１－１００）面となり易い。したがって、等価な面それぞれでの埋込エピ時の成長が等しくなり、均一な膜質にできると共に埋込不良の抑制効果も得られる。
　（５）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本開示を適用することができる。さらに、上記説明では、トレンチゲート構造の半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本開示を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
　（６）上記各実施形態では、ＳｉＣで構成される半導体装置を例に挙げて説明したが、他の半導体材料、例えばＳｉやＧａＮなどで構成される半導体装置についても、本開示を適用することができる。
　（７）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (11)

  1. 　セル領域と外周領域とを有する第１または第２導電型の基板（１）と、
    　前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２）とを有し、
    　当該セル領域は、半導体素子を有し、
    　半導体素子は、
    　　　前記ドリフト層の上に形成された第２導電型のベース領域（３）と、
    　　　前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース領域（４）と、
    　　　前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ（６）と、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（８）と、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、を有して構成されたトレンチゲート構造と、
    　　　前記ドリフト層の表面から前記ゲートトレンチよりも深い位置まで形成された複数のライン状のディープトレンチ（５ｃ）内に埋め込まれた第１層（５ａ）を有するディープ層（５）と、
    　　　前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１１）と、
    　　　前記基板の裏面側に形成されたドレイン電極（１２）と、を備え、
    　半導体素子は、前記ゲート電極への印加電圧を制御することで前記ゲートトレンチの側面に位置する前記ベース領域の表面部にチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流し、
    　前記セル領域の外周を囲む外周領域は、
    　　　前記ソース領域および前記ベース領域が除去されて、前記ドリフト層が露出している凹部（２０）と、
    　　　ガードリング層（２１）とを有し、
    　ガードリング層は、
    　　　凹部により露出した前記ドリフト層の表面において、前記セル領域を囲む複数の枠形状とされたライン状のガードリングトレンチ（２１ｃ）と、
    　　　ガードリングトレンチ内に配置され、第２導電型不純物濃度が前記第１層と等しい第２導電型の第１ガードリング（２１ａ）とを有し、
    　ライン状とされた前記ディープトレンチと前記ガードリングトレンチの幅が等しくされている半導体装置。
  2. 　ライン状とされる前記ディープ層の長手方向両端は、前記ガードリング層から離間している請求項１に記載の半導体装置。
  3. 　前記ドリフト層の表層部に配置され、第２導電型不純物のイオン注入部分であり、前記ディープ層のうち前記半導体素子が形成された領域よりも前記外周領域側に位置している部分と前記外周領域のうち最も前記セル領域側に位置している前記ガードリング層とを連結する連結層（３０）をさらに備える請求項２に記載の半導体装置。
  4. 　前記凹部の境界位置が前記連結層と重なっており、
    　前記境界位置において前記凹部の底面が前記連結層によって構成されている請求項３に記載の半導体装置。
  5. 　複数の前記ディープトレンチの間隔と、複数の前記ガードリングトレンチの間隔が等しい請求項３または４に記載の半導体装置。
  6. 　前記ガードリング層が複数の第１ガードリングと複数の第２導電型層（２１ｄ）を有した構成とされ、
    　第１ガードリングは、等間隔に並べられた複数の前記ガードリングトレンチ内に配置され、
    　第２導電型層は、各第１ガードリングそれぞれと重なり、第２導電型不純物のイオン注入部分であり、
    　複数の前記第２導電型層の間隔が、前記セル領域から離れるに連れて広がっている請求項５に記載の半導体装置。
  7. 　前記第２導電型層は、前記連結層と同じ深さおよび同じ不純物濃度とされている請求項６に記載の半導体装置。
  8. 　ライン状とされる前記ディープ層の長手方向両端は、前記ガードリング層に接続されており、
    　前記ディープ層と前記ガードリング層の接続箇所において、前記ディープ層の幅と前記ガードリング層の幅が該接続箇所と異なる場所における前記ディープ層の幅と前記ガードリング層の幅よりも狭くされている請求項１に記載の半導体装置。
  9. 　前記ディープトレンチは、＜１１－２０＞方向が長手方向とされている請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 　前記ディープトレンチの底部には、前記ディープ層の一部を構成し、イオン注入部分である第２導電型の第２層（５ｂ）が形成され、
    　前記ガードリングトレンチの底部には、前記ガードリング層の一部を構成し、イオン注入部分である第２導電型の第２ガードリング（２１ｂ）が形成されている請求項１ないし９のいずれか１つに記載の半導体装置。
  11. 　請求項１ないし１０のいずれか１つに記載の半導体装置の製造方法であって、
    　前記基板の主表面上にドリフト層を形成することと、
    　前記ドリフト層の上に前記ディープトレンチおよび前記ガードリングトレンチの形成予定領域が開口するマスク（４０）を配置したのち、該マスクを用いて前記ドリフト層をエッチングすることで、前記ディープトレンチおよび前記ガードリングトレンチを同時に形成することと、
    　前記ディープトレンチおよび前記ガードリングトレンチ内を埋め込むように、前記ドリフト層の上に第２導電型不純物層（４１）をエピタキシャル成長させることと、
    　前記ドリフト層の上に形成された前記第２導電型不純物層を除去しつつ表面を平坦化することで、前記ディープトレンチ内に前記第１層を形成すると共に前記ガードリングトレンチ内に前記第１ガードリングを形成することと、を含んでいる半導体装置の製造方法。
     
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