WO2015060441A1 - 半導体装置および半導体パッケージ - Google Patents

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Definitions

  • the present invention relates to a semiconductor device employing a wide band gap semiconductor and a semiconductor package including the same.
  • a SiC Schottky barrier diode is known as a semiconductor power device (for example, Patent Document 1).
  • a semiconductor layer made of a wide band gap semiconductor of a first conductivity type having an off angle inclined in a predetermined off direction and having a trench formed on a surface thereof, and a junction with the surface of the semiconductor layer
  • the impact ionization coefficient of the wide band gap semiconductor has anisotropy that varies depending on the crystal orientation. Therefore, by making the parallel component on the side surface of the trench larger than the vertical component, the dielectric breakdown electric field strength in the trench portion can be increased, and the breakdown voltage can be improved.
  • the mobility has a relatively small anisotropy due to crystal orientation. Therefore, when the side surface of the trench is formed as described above to improve the breakdown voltage, the influence on the mobility can be reduced.
  • the semiconductor layer may have an off angle of 0.1 ° to 10 °. Specifically, when the surface is made of 4H—SiC whose surface is a Si surface, the semiconductor layer may have an off angle of 2 ° or more, and the surface is made of 4H—SiC whose surface is a C surface. In the case, it may have an off angle of 0.6 ° or more.
  • the off direction may be the [11-20] axial direction or the [1-100] axial direction.
  • the trench may be formed in a stripe shape extending in a direction parallel to the off direction.
  • the breakdown voltage can be improved more effectively.
  • One embodiment of the present invention includes a termination structure of a second conductivity type formed on the surface of the semiconductor layer adjacent to the termination of the first electrode.
  • the above-described effect of improving the breakdown voltage of the trench portion is more effective when dielectric breakdown is likely to occur predominantly in the trench portion. That is, since a withstand voltage measure is provided in which a termination structure (withstand voltage structure) for generating a depletion layer by a pn junction is provided near the termination of the first electrode, which is generally said to cause electric field concentration.
  • the breakdown voltage of the part tends to be relatively lower than that of the terminal part.
  • the semiconductor layer includes an active region and an outer peripheral region surrounding the active region and having a removal region formed on a surface portion of the semiconductor layer, and the termination structure is formed along a bottom surface of the removal region. May be.
  • the depletion layer generated from the pn junction at the interface between the termination structure and the drift layer can prevent the equipotential surface from being concentrated between the trench and the removal region. Thereby, the electric field concentration at the bottom of the trench can be relaxed.
  • One embodiment of the present invention further includes a second conductivity type layer formed in an inner region of the termination structure and having a higher concentration than the termination structure.
  • the second conductivity type layer may be formed so as to be exposed on the surface of the semiconductor layer, and may include a high concentration region having a higher concentration than the second conductivity type layer.
  • the edge portion of the termination structure, the edge portion of the first electrode, and the edge portion of the second conductivity type layer are arranged in this order from the end face of the semiconductor layer.
  • the breakdown voltage of the semiconductor device can be further improved.
  • One embodiment of the present invention further includes a second conductivity type guard ring formed outside the terminal structure toward the end face of the semiconductor layer.
  • One embodiment of the present invention includes a field insulating film formed to selectively cover the termination structure from an edge portion of the termination structure.
  • the width of the contact hole is toward the opening end. It is formed into a tapered shape that becomes wider.
  • the breakdown voltage of the semiconductor device can be further improved.
  • a plurality of the trenches are formed at intervals in a cross-sectional view of the semiconductor layer, and the intervals between the adjacent trenches are 0.1 ⁇ m to 10 ⁇ m.
  • the above-described effect of improving the breakdown voltage of the trench portion is more effective when dielectric breakdown is likely to occur predominantly in the trench portion. That is, since the interval between the trenches is relatively wide and the equipotential surfaces are likely to be dense between the trenches, the breakdown voltage of the trench portion tends to be relatively low.
  • the first electrode forms a Schottky junction with the surface of the semiconductor layer
  • the second electrode forms an ohmic junction with the back surface of the semiconductor layer. Including diodes.
  • a source region of a first conductivity type exposed on a surface of the semiconductor layer so as to form a part of a side surface of the trench, and a part of the side surface of the trench are formed.
  • a second conductive type channel region adjacent to the back side of the source region; a first conductive type drain region adjacent to the back side of the channel region so as to form a bottom surface of the trench; and a gate insulating film on the trench A field effect transistor comprising: a gate electrode embedded through a first electrode, wherein the first electrode forms an ohmic junction with the source region, and the second electrode forms an ohmic junction with the drain region including.
  • the semiconductor device, a first terminal connected to the first electrode of the semiconductor device via a bonding wire, and the semiconductor device are die-bonded and connected to the second electrode.
  • a second terminal and a resin package for sealing the semiconductor device, the first terminal, and the second terminal, and the bonding wire applies ultrasonic vibration along a predetermined ultrasonic vibration direction.
  • the semiconductor package is bonded to the first electrode, and an angle formed between the off direction and the ultrasonic vibration direction is 30 ° or less.
  • the semiconductor device since the semiconductor device is provided, it is possible to provide a semiconductor package that has a low influence on various characteristics of the device and can improve the withstand voltage.
  • the off direction and the ultrasonic vibration direction are parallel.
  • FIG. 1 is a schematic configuration diagram of a semiconductor package according to an embodiment of the present invention.
  • FIG. 2 is a schematic plan view of a Schottky barrier diode according to an embodiment of the present invention.
  • FIG. 3 is a cross-sectional view that appears when the Schottky barrier diode is cut along the cutting line III-III in FIG.
  • FIG. 4 is a schematic diagram showing a unit cell having a crystal structure of 4H—SiC.
  • FIG. 5 is a view of the unit cell of FIG. 4 as viewed from directly above the (0001) plane.
  • 6A and 6B are diagrams for explaining the plane orientation of the side surface of the trench.
  • FIG. 6A is an enlarged view of a main part of the SiC epitaxial substrate, and FIG.
  • FIG. 6B is a Schottky barrier diode.
  • FIG. 7A to 7C are other layout diagrams of the unit cell of FIG.
  • FIG. 8 is a radar chart showing the relationship between the surface orientation of the trench side surface and the breakdown voltage.
  • FIG. 9 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 10 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 11 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 12 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 13 is a diagram showing a modification of the Schottky barrier diode of FIG. FIG.
  • FIG. 14 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 15 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 16 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 17 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 18 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 19 is a diagram showing a modification of the Schottky barrier diode of FIG.
  • FIG. 20A is a diagram for explaining a method of forming a p-type layer.
  • FIG. 20B is a cross-sectional view showing a step subsequent to FIG. 20A.
  • FIG. 21A is a diagram for explaining a method of forming a p-type layer.
  • FIG. 21B is a cross-sectional view showing a step subsequent to FIG. 21A.
  • FIG. 21B is a cross-sectional view showing a step subsequent to FIG. 21B.
  • FIG. 22 is a schematic cross-sectional view of a field effect transistor according to an embodiment of the present invention.
  • FIG. 23 is a schematic configuration diagram of a semiconductor package for explaining a modification of the direction of ultrasonic vibration.
  • FIG. 1 is a schematic configuration diagram of a semiconductor package 201 according to an embodiment of the present invention.
  • the semiconductor package 201 includes a flat rectangular parallelepiped resin package 202, and an anode terminal 203 (A) and a cathode terminal 204 (K) sealed in the resin package 202.
  • the two terminals 203 and 204 are made of a metal plate formed in a predetermined shape.
  • the cathode terminal 204 is formed in a shape including a square island 205 and an elongated rectangular terminal portion 206 extending linearly from one side of the island 205.
  • the anode terminal 203 is formed in substantially the same shape as the terminal portion 206 of the cathode terminal 204, and is arranged in parallel with the terminal portion 206 of the cathode terminal 204.
  • the Schottky barrier diode 1 is die-bonded on the cathode terminal 204 (center portion of the island 205).
  • the island 205 is joined to the cathode electrode 6 (described later) of the Schottky barrier diode 1 from below.
  • the anode terminal 203 is connected to the Schottky barrier diode 1 using a bonding wire 207.
  • the bonding wire 207 is bonded to the anode terminal 203 and the anode electrode 31 of the Schottky barrier diode 1 by applying ultrasonic vibration.
  • ultrasonic vibration is applied in a direction (C: ultrasonic vibration direction) parallel to the off direction (described later) of the n + type substrate 2. That is, in this embodiment, ultrasonic vibration is applied along the stripe direction of the trench 13 (described later). Whether or not the ultrasonic vibration is applied in the same direction can be confirmed by, for example, viewing the shape of the splash formed on the anode electrode 31 with an electron microscope or the like.
  • FIG. 2 is a schematic plan view of the Schottky barrier diode 1 according to one embodiment of the present invention.
  • FIG. 3 is a cross-sectional view that appears when the Schottky barrier diode 1 is cut along the cutting line III-III in FIG.
  • the Schottky barrier diode 1 is a device employing 4H—SiC (a wide band gap semiconductor having a breakdown field strength of about 2.8 MV / cm and a band gap width of about 3.26 eV).
  • the wide band gap semiconductor employed in the Schottky barrier diode 1 is not limited to SiC, and may be, for example, GaN, Ga 2 O 3 , diamond, or the like.
  • GaN has a breakdown field strength of about 3 MV / cm and a band gap width of about 3.42 eV.
  • Ga 2 O 3 has a band gap width of about 4.8 eV.
  • Diamond has a breakdown field strength of about 8 MV / cm and a band gap width of about 5.47 eV.
  • Schottky barrier diode 1 includes an n + type substrate 2 made of n + type SiC and an epitaxial layer 4 stacked on a surface 3 of n + type substrate 2.
  • the n + type substrate 2 and the epitaxial layer 4 are shown as an example of the semiconductor layer of the present invention.
  • a cathode electrode 6 is disposed so as to cover the entire area.
  • the cathode electrode 6 forms an ohmic junction with the n + type substrate 2.
  • This cathode electrode 6 is joined to the cathode terminal 204 (island 205) in the semiconductor package 201 (see FIG. 1).
  • Epitaxial layer 4 includes an n-type buffer layer 7 and an n ⁇ -type drift layer 8 grown in this order from the n + -type substrate 2 side.
  • An active region 11 and an outer peripheral region 12 surrounding the active region 11 are set on the surface 10 of the epitaxial layer 4.
  • a plurality of trenches 13 are formed on the surface portion of the epitaxial layer 4 at intervals.
  • the trench 13 partitions a plurality of unit cells 14 in the active region 11.
  • the stripe-shaped trenches 13 define a plurality of line-shaped unit cells 14 in the active region 11.
  • the plurality of unit cells 14 are arranged in stripes at equal intervals, as shown in FIG.
  • a p-type layer 17 (cross-hatched in FIG. 2) is formed on the bottom surface 15 and the side surface 16 of each trench 13 (hereinafter collectively referred to as “the inner surface of the trench 13”) so as to follow the inner surface of the trench 13. Are formed (excluding the region of the p-type layer 25 described later).
  • the p-type layer 17 is formed on the entire bottom surface 15 and the side surface 16 of the trench 13.
  • the n ⁇ -type drift layer 8 is not exposed on the inner surface of the trench 13, and the p-type layer 17 is exposed over the entire area from the bottom of the trench 13 to the surface 10 of the epitaxial layer 4. Therefore, a pn junction between the p-type layer 17 and the n ⁇ -type drift layer 8 is formed around the trench 13 along the inner surface of the trench 13.
  • the p-type layer 17 may be selectively formed only on the bottom surface 15 of the trench 13 or may be selectively formed only on the side surface 16. Further, the regions where the p-type layer 17 is formed on the bottom surface 15 and the side surface 16 may be all as shown in FIG. 3 or only a part thereof.
  • the p-type layer 17 includes a p + -type contact layer 18 having a higher concentration than other portions of the p-type layer 17.
  • the p + -type contact layer 18 is formed on the bottom surface 15 and the side surface 16 of the trench 13 along the boundary on the inner side spaced from the boundary between the p-type layer 17 and the n ⁇ -type drift layer 8.
  • the p + -type contact layer 18 is formed in a region shallower than a position 1000 mm deep from the inner surface of the trench 13.
  • the p-type layer 17 has different thicknesses between the bottom surface 15 and the side surface 16 of the trench 13. Specifically, the portion on the bottom surface 15 of the p-type layer 17 is thicker than the portion on the side surface 16, thereby providing a difference in the thickness of the p-type layer 17 between the bottom surface 15 and the side surface 16. ing. Similarly, the p + -type contact layer 18 formed inside the p-type layer 17 has a difference in thickness between the bottom surface 15 and the side surface 16.
  • a removal region 19 is formed in the epitaxial layer 4 by selectively etching the epitaxial layer 4.
  • the removal region 19 is formed in an annular shape surrounding the active region 11 so as to cross both ends in the longitudinal direction of the trench 13 in the stripe pattern.
  • the removal region 19 continues to the trench 13 having a stripe pattern. That is, the removal region 19 is constituted by an extension of the stripe pattern trench 13.
  • the outer peripheral edge of the removal region 19 may coincide with the end face 20 of the epitaxial layer 4 or may be set on the inner side from the end face 20 of the epitaxial layer 4 (not shown). )
  • the n ⁇ -type drift layer 8 has a lead portion 21 that is drawn from the periphery of the active region 11 to the end face 20 of the epitaxial layer 4 in the lateral direction along the surface 10 of the epitaxial layer 4. .
  • the lead portion 21 is a low step portion that is one step lower than the upper surface 9 of the unit cell 14.
  • a p-type JTE (Junction Termination Extension) structure 22 as an example of a termination structure of the present invention and a plurality of guard rings 26 are formed in the n ⁇ type drift layer 8.
  • the p-type JTE structure 22 and the guard ring 26 are shown as regions that have been dot-hatched.
  • the p-type JTE structure 22 and the plurality of guard rings 26 are formed in this order from the active region 11 side in an annular shape surrounding the active region 11.
  • the p-type JTE structure 22 is formed following the side surface 23 and the bottom surface 24 of the removal region 19 (the upper surface of the lead portion 21).
  • the plurality of guard rings 26 are formed so as to further surround the p-type JTE structure 22.
  • the p-type JTE structure 22 may have the same dopant concentration throughout the entire structure, or the dopant concentration may decrease toward the outside.
  • the dopant concentration of the plurality of guard rings 26 may be the same as that of the p-type JTE structure 22 or may be smaller than that of the p-type JTE structure 22.
  • the p-type JTE structure 22 includes a p-type layer 25 (an example of cross-hatching in FIG. 1) as an example of the second conductivity type layer of the present invention having a relatively high concentration compared to the p-type JTE structure 22. Applied region).
  • the p-type layer 25 is formed following the side surface 23 and the bottom surface 24 (the top surface of the lead portion 21) of the removal region 19. Further, the p-type layer 25 is disposed at a position spaced inward from the outer periphery of the p-type JTE structure 22. Thereby, the electric field concentration on the surface 10 of the epitaxial layer 4 (the bottom surface 24 of the removal region 19) can be effectively reduced.
  • a p + -type contact layer 27 as an example of the high-concentration region of the present invention having a higher concentration than the p-type layer 25 is formed.
  • the p + -type contact layer 27 is formed on the side surface 23 and the bottom surface 24 of the removal region 19 along the boundary inside the space apart from the boundary between the p-type JTE structure 22 and the n ⁇ -type drift layer 8. .
  • the p + -type contact layer 27 is formed in a region shallower than a position at a depth of 1000 mm from the inner surface of the removal region 19.
  • a field insulating film 28 is formed on the epitaxial layer 4.
  • a contact hole 29 is formed in the field insulating film 28 to selectively expose the entire active region 11 and a part of the outer peripheral region 12.
  • the outer peripheral edge 30 of the contact hole 29 extends from the active region 11 to the boundary between the p-type layer 25 and the p-type JTE structure 22 (p-type layer edge C (the outer peripheral edge of the p-type layer 25)). It is set to the far side.
  • the field insulating film 28 selectively covers a part of the p-type JTE structure 22 and exposes the entire p-type layer 25.
  • the contact hole 29 is preferably formed in a tapered shape whose width becomes wider toward the opening end.
  • an anode electrode 31 as an example of the first electrode of the present invention is formed on the field insulating film 28, an anode electrode 31 as an example of the first electrode of the present invention is formed.
  • the anode electrode 31 is formed so as to cover the entire active region 11 exposed from the contact hole 29, and follows the embedded portion 32 embedded in the trench 13 and the surface 10 of the epitaxial layer 4 so as to cover the embedded portion 32.
  • the flat portion 33 formed in a unified manner.
  • the buried portion 32 is in contact with the p + -type contact layer 18 on the inner surface of the trench 13 and forms an ohmic junction with the p + -type contact layer 18.
  • the planar portion 33 is in contact with the n ⁇ type drift layer 8 on the upper surface 9 of the unit cell 14 (the surface 10 of the epitaxial layer 4), and forms a Schottky junction with the n ⁇ type drift layer 8. Further, the flat portion 33 protrudes outward from the contact hole 29 in a flange shape and rides on the field insulating film 28.
  • the outer peripheral edge (electrode edge B) of the planar portion 33 of the anode electrode 31 is closer to the active region 11 than the outer peripheral edge (JTE edge A) of the p-type JTE structure 22 and the p-type layer 25.
  • the outer peripheral edge (p-type layer edge C) is located farther from the active region 11.
  • the positional relationship of these edges is JTE edge A, electrode edge B, and p-type layer edge C in order from the end face 20 (outside).
  • the flat surface portion 33 of the anode electrode 31 has an overlap portion 35 that protrudes from the p-type layer edge C toward the end surface 20 side.
  • a surface protective film 36 is formed on the outermost surface of the Schottky barrier diode 1.
  • a pad opening 37 is formed in the surface protective film 36 to selectively expose a part of the anode electrode 31 as a pad.
  • the bonding wire 207 shown in FIG. 1 is bonded to the anode electrode 31 through the pad opening 37.
  • the Schottky barrier diode 1 has a square chip shape in plan view. As for the size, the length in the vertical and horizontal directions on the paper surface of FIG. 2 is 0.5 mm to 20 mm, respectively. That is, the chip size of the Schottky barrier diode 1 is, for example, 0.5 mm / square to 20 mm / square.
  • the n + type substrate 2 has a thickness of 50 ⁇ m to 700 ⁇ m
  • the n type buffer layer 7 has a thickness of 0.1 ⁇ m to 10 ⁇ m
  • the n ⁇ type drift layer 8 has a thickness of 2 ⁇ m to 100 ⁇ m. .
  • n-type dopant used in each part of the Schottky barrier diode for example, N (nitrogen), P (phosphorus), As (arsenic), and the like can be used (hereinafter the same).
  • a p-type dopant B (boron), Al (aluminum), etc. can be used, for example.
  • the dopant concentration of the n + -type substrate 2 is 1 ⁇ 10 18 to 1 ⁇ 10 20 cm ⁇ 3
  • the dopant concentration of the n-type buffer layer 7 is 1 ⁇ 10 15 to 1 ⁇ 10 19 cm ⁇ 3
  • the dopant concentration of the n ⁇ type drift layer 8 may be 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the dopant concentration of the p-type layer 17 is 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3
  • the dopant concentration of the p + -type contact layers 18 and 27 is 1 ⁇ 10 19 to 3 ⁇ 10 21 cm ⁇ 3 . There may be.
  • the dopant concentration of the p-type JTE structure 22 and the guard ring 26 may be 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 . Further, the dopant concentration of the p-type layer 25 may be 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the distance (pitch) between the centers of the adjacent trenches 13 may be, for example, 0.1 ⁇ m to 10 ⁇ m. Moreover, the trench 13 and the removal region 19 may have the same depth.
  • the material of the cathode electrode 6 for example, Ti / Ni / Au / Ag or the like can be used.
  • Ti / Al can be used as the material of the anode electrode 31, for example.
  • the field insulating film 28 As a material of the field insulating film 28, for example, SiO 2 (silicon oxide), SiN (silicon nitride) or the like can be used.
  • the field insulating film 28 can be formed by, for example, plasma CVD.
  • the film thickness can be 0.5 ⁇ m to 3 ⁇ m.
  • FIG. 4 is a schematic diagram showing a unit cell having a crystal structure of 4H—SiC. In the perspective view of the SiC crystal structure shown in the lower part of FIG. 4, only two layers are extracted from the four layers of the SiC laminated structure shown on the side.
  • the crystal structure of 4H—SiC can be approximated by a hexagonal system, and four carbon atoms are bonded to one silicon atom.
  • Four carbon atoms are located at four vertices of a regular tetrahedron having a silicon atom arranged at the center.
  • one silicon atom is located in the [0001] axis direction with respect to the carbon atom, and the other three carbon atoms are located on the [000-1] axis side with respect to the silicon atom.
  • the [0001] axis and the [000-1] axis are along the axial direction of the hexagonal column, and the plane (the top surface of the hexagonal column) having the [0001] axis as a normal line is the (0001) plane (Si plane). On the other hand, the plane (the lower surface of the hexagonal column) having the [000-1] axis as the normal line is the (000-1) plane (C plane).
  • the directions passing through the apexes that are not adjacent to each other of the hexagonal column when viewed from directly above the (0001) plane and the (0001) plane are respectively the a 1 axis [2-1-10], a Two axes [-12-10] and a three axes [-1-120].
  • FIG. 5 is a view of the unit cell of FIG. 4 as viewed from directly above the (0001) plane.
  • the direction passing through the apex between the a 1 axis and the a 2 axis is the [11-20] axis
  • the direction passing through the apex between the a 2 axis and the a 3 axis is [ ⁇ 2110]
  • an axial direction passing through the vertex between a 3 axis and a 1-axis is [1-210] axis.
  • each of the six axes passing through the respective apexes of the hexagonal column the axis which is inclined at an angle of 30 ° with respect to the respective axes on both sides thereof, and which is a normal line of each side surface of the hexagonal column, [10-10] axis, [1-100] axis, [0-110] axis, [-1010] axis, [-1100] axis in order clockwise from between the 1 axis and the [11-20] axis And the [01-10] axis.
  • Each plane (side face of the hexagonal column) having these axes as normals is a crystal plane perpendicular to the (0001) plane and the (000-1) plane.
  • FIG. 6A and 6B are views for explaining the plane orientation of the side surface 16 of the trench 13, and FIG. 6A shows the essential elements of the SiC epitaxial substrate (n + type substrate 2 and epitaxial layer 4).
  • FIG. 6B is a plan view of the Schottky barrier diode 1.
  • the surface 3 of the n + -type substrate 2 has a normal direction n that does not coincide with the [0001] axis direction, and [11-20] with respect to the (0001) plane. It is inclined at an off angle ⁇ of 2 ° or more in the off direction of the axis.
  • the off direction refers to the direction in which the normal line n of the n + -type substrate 2 is inclined with respect to the [0001] axis, and the normal line n is projected (projected) from the [0001] axis onto the (0001) plane. ) In the direction of the vector. That is, in this embodiment, the direction of the projection vector of the normal line n coincides with the [11-20] axis.
  • the n + type substrate 2 includes a step between the flat terrace surface 38 composed of the (0001) plane and the terrace surface 38 caused by the surface 3 being inclined (off angle ⁇ ) with respect to the (0001) plane.
  • the step portion has a step surface 39 which is a (11-20) plane perpendicular to the [11-20] axis.
  • the height of the step portion corresponds to a layer 7 (bi-layer) of a Si—C pair in which carbon atoms are bonded on one silicon atom.
  • the step surfaces 39 of each layer 7 are regularly arranged while maintaining the width of the terrace surface 38 in the [11-20] axial direction. Further, the step line 40 serving as the step edge of the step surface 39 maintains the relationship perpendicular to the [11-20] axis direction (in other words, maintains the relationship parallel to the [ ⁇ 1100] axis direction) and the terrace surface. It will be arranged in parallel while taking the width of 38.
  • the epitaxial layer 4 is formed by crystal growth of each layer 7 in the lateral direction along the [11-20] axis direction while maintaining the terrace surface 38 and the step surface 39 of the n + type substrate 2.
  • the off angle ⁇ of the n + type substrate 2 is preferably 2 ° to 10 °. If the off angle ⁇ is within this range, the step growth width (the width in the growth direction of each layer 7) can be made substantially constant, so that the controllability at the time of mass production of the SiC epitaxial wafer (n + type substrate 2 and epitaxial layer 4). Can be improved.
  • the trench 13 is formed in a stripe shape extending in a direction parallel to the off direction of the n + type substrate 2.
  • the side surface 16 of the trench 13 is decomposed into components “A: parallel to the off direction” and “B: perpendicular to the off direction”, most of the side surface 16 is a parallel component.
  • the breakdown electric field strength in the trench 13 can be increased, and the breakdown voltage can be improved.
  • FIG. 7A to 7C The trench 13 in which the parallel component is larger than the vertical component when the side surface 16 is decomposed into components “A: parallel to the off direction” and “B: perpendicular to the off direction” is shown in FIG.
  • the shape shown in FIGS. 7A to 7C may be used. That is, the trenches 13 shown in FIGS. 7A to 7C are each a rectangle having a long side “A: parallel to the off direction” and a rhombus having a long axis “A: parallel to the off direction”. And a regular hexagon having opposite sides “A: parallel to the off direction”. In any of these shapes, when the side surface 16 is decomposed into the parallel component A and the vertical component B, the parallel component A is larger than the vertical component B.
  • FIG. 8 is a radar chart showing the relationship between the surface orientation of the side surface 16 of the trench 13 and the withstand voltage.
  • the number representing the angle attached to the outer periphery of the radar chart is the number of times the test target trench 13 tilts clockwise with respect to the reference trench 13 having an angle of 0 ° “B: perpendicular to the off direction”. It shows how. In this case, the trench 13 having an angle “90 °” is a trench “A: parallel to the off direction”.
  • the numbers given in 10 increments in the radial direction of the radar chart indicate the breakdown voltage (BV: Breakdown Voltage) of the Schottky barrier diode 1.
  • the withstand voltage is improved as the angle of the trench 13 is close to 90 ° and the parallel component A of the side surface 16 is larger than the vertical component B.
  • the breakdown voltage is about 760 V, whereas “45 °” and “60 °” are parallel components A
  • the breakdown voltage also increases to about 773 V and about 777 V, respectively.
  • the withstand voltage of the stripe trench 13 “A: parallel to the off direction” indicated by “90 °” is about 785V.
  • the reason why the breakdown voltage varies depending on the crystal orientation of the side surface 16 is that the collision ionization coefficient of SiC has different anisotropy depending on the directions “A: parallel to the off direction” and “B: perpendicular to the off direction”. It is believed that there is. In other words, since SiC has a small impact ionization coefficient in the crystal plane “A: parallel to the off direction”, by increasing the ratio of the crystal plane in this direction, the breakdown electric field strength can be increased and the breakdown voltage can be improved. Can do. On the other hand, the mobility in SiC has a relatively small anisotropy due to crystal orientation. Therefore, when the side face 16 of the trench 13 is formed as described above to improve the breakdown voltage, the influence on the mobility can be reduced.
  • the effect of improving the breakdown voltage described above is more effective when the dielectric breakdown is likely to occur predominantly in the trench 13 as in this embodiment. That is, in this embodiment, a p-type JTE structure 22 for generating a pn junction depletion layer near the terminal end of the surface electrode (in this embodiment, the anode electrode 31), which is generally said to cause electric field concentration. Since the withstand voltage measure is provided, or the interval between the trenches 13 is relatively wide (3 ⁇ m to 10 ⁇ m), and equipotential surfaces are easily concentrated between the trenches 13. It tends to be relatively low compared to the vicinity of the end of.
  • FIG. 8 shows the experimental results when the trench 13 has a stripe shape, but the trench 13 having the shape shown in FIGS. 7A to 7C, and other parallel components A> vertical. A similar effect can be obtained if the trench 13 satisfies the component B.
  • ⁇ Modification of Schottky Barrier Diode 1> 9 to 19 are diagrams showing modifications of the Schottky barrier diode 1 of FIG. 9 to 19, elements corresponding to each other in FIGS. 3 and 9 to 19 are denoted by the same reference numerals.
  • the outer peripheral edge 30 of the contact hole 29 is closer to the active region 11 than the p-type layer edge C. It may be set.
  • the field insulating film 28 may be omitted in the configuration of the Schottky barrier diode 1 in FIG.
  • the planar portion 33 of the anode electrode 31 is formed so as to contact the side surface 23 and the bottom surface 24 of the removal region 19.
  • the electrode edge B of the planar portion 33 is located on the side closer to the active region 11 with respect to the p-type layer edge C of the p-type layer 25.
  • a surface protective film 36 is formed so as to contact the bottom surface 24 of the removal region 19 exposed from the anode electrode 31.
  • the electrode edge B of the planar portion 33 of the anode electrode 31 is the p-type layer edge C of the p-type layer 25. However, it may be located closer to the active area 11. That is, the overlap part 35 may be accommodated in the inner region of the p-type layer 25.
  • the p-type JTE structure 22 and the guard ring 26 are formed in the outer peripheral region 12 instead of the removal region 19.
  • a JTE trench 82 and a guard ring trench 83 as an example of the removal region of the present invention may be selectively formed at the position.
  • the p-type JTE structure 22 is formed along the inner surface (side surface 84 and bottom surface 85) of the JTE trench 82, and the guard ring 26 is formed along the inner surface (bottom surface and side surface) of the guard ring trench 83.
  • the p-type JTE structure 22 and the guard ring 26 are formed on the entire inner surfaces of the trenches 82 and 83, respectively, but may be selectively formed on only a part of the inner surfaces.
  • the field insulating film 28 is formed to be embedded in the JTE trench 82 and the guard ring trench 83.
  • the guard ring trench 83 and the guard ring 26 may be omitted in the configuration of the Schottky barrier diode 81 in FIG.
  • the guard ring 26 may be omitted in the configuration of the Schottky barrier diode 1 in FIG.
  • the field insulating film 28 may be omitted in the configuration of the Schottky barrier diode 81 in FIG.
  • the flat portion 33 of the anode electrode 31 may be formed so as to be in contact with the side surface 84 and the bottom surface 85 of the JTE trench 82.
  • the electrode edge B of the planar portion 33 is located on the side closer to the active region 11 with respect to the p-type layer edge C of the p-type layer 25.
  • a surface protective film 36 is formed so as to contact the bottom surface 85 of the JTE trench 82 exposed from the anode electrode 31.
  • the surface protective film 36 is embedded in the guard ring trench 83.
  • the planar portion 33 and the embedded portion 32 may be formed of different materials.
  • Ti / Al or the like can be used as described above.
  • the material of the embedded portion 32 for example, a material excellent in embeddability such as polysilicon (n-type or p-type doped polysilicon), tungsten (W), titanium (Ti), or an alloy thereof can be used.
  • the guard ring trench 83 has a guard ring instead of the field insulating film 28 embedded in the guard ring trench 83.
  • the embedded layer 132 may be embedded.
  • the same material as that of the buried portion 32 of the anode electrode 31 can be used. Thereby, the guard ring buried layer 132 and the buried portion 32 of the anode electrode 31 can be formed simultaneously.
  • the planar portion 33 and the embedded portion 32 may be formed of different materials.
  • Ti / Al or the like can be used as described above.
  • the material of the embedded portion 32 for example, a material excellent in embeddability such as polysilicon (n-type or p-type doped polysilicon), tungsten (W), titanium (Ti), or an alloy thereof can be used.
  • the p-type layer 17 and the p + -type contact layer 18 are selectively formed only on the bottom surface 15 of the trench 13 in the configuration of the Schottky barrier diode 1 in FIG. 3. May be. Thereby, the n-type region of the n ⁇ -type drift layer 8 may be exposed on the side surface 16 of the trench 13.
  • the Schottky barrier diodes 81, 91, 111, 121, 131 having the JTE trench 82 and the guard ring trench 83 are described.
  • a case and a case of the Schottky barrier diodes 1, 51, 61, 71, 141 having the removal region 19 will be described separately.
  • a hard mask 86 having an opening corresponding to the pattern of the trench 13, the JTE trench 82 and the guard ring trench 83 is formed, and the trench 13, the JTE trench 82 and the A guard ring trench 83 is formed, and at the same time, a unit cell 14 partitioned by the trench 13 is formed.
  • impurities Al ions in this embodiment
  • the p-type layer 88 having the same shape as the p-type JTE structure 22, the guard ring 26, and the p-type layer 17 is formed at the same time.
  • a resist mask 87 that selectively covers the p-type JTE structure 22 and the guard ring 26 is formed.
  • impurities Al ions in this embodiment
  • p-type layers 17 and 25 and p + -type contact layers 18 and 27 having relatively higher concentrations than p-type JTE structure 22 and guard ring 26 are simultaneously formed.
  • a hard mask 89 having an opening corresponding to the pattern of the trench 13 and the removal region 19 is formed, and the trench 13 and the removal region 19 are formed by etching using the hard mask 89.
  • a unit cell 14 partitioned by the trench 13 is formed.
  • a resist mask 90 having openings corresponding to the pattern of the p-type JTE structure 22 is formed in the removal region 19 with the hard mask 89 left.
  • impurities in this embodiment, Al ions
  • the p-type layer 93 having the same shape as the p-type JTE structure 22 and the p-type layer 17 is formed at the same time.
  • FIG. 22 is a schematic cross-sectional view of a field effect transistor 151 according to an embodiment of the present invention.
  • elements corresponding to those in FIG. 3 described above are denoted by the same reference numerals.
  • the n + source region 152 exposed on the surface 10 of the epitaxial layer 4 so as to form a part of the side surface 16 of the trench 13, and the side surface 16 of the trench 13.
  • a p-type channel region 153 adjacent to the back side of the n + source region 152 is formed so as to form a part.
  • a p + type channel contact region 154 that extends from the surface 10 through the n + source region 152 and reaches the p type channel region 153 is formed.
  • the n ⁇ type drift layer 8 is a drain region.
  • a gate electrode 156 is embedded in the trench 13 via a gate insulating film 155.
  • a p-type layer 17 is selectively formed on the bottom surface 15 of the bottom surface 15 and the side surface 16 of each trench 13.
  • an interlayer insulating film 157 having an opening for selectively exposing the n + source region 152 is formed on the surface 10 of the epitaxial layer 4, and the source electrode 158 as the first electrode of the present invention is An ohmic junction is formed with the n + source region 152 through the opening.
  • the drain electrode 159 as an example of a second electrode of the present invention for forming an ohmic junction with the n + -type substrate 2 is formed.
  • the field effect transistor 151 can also achieve the same breakdown voltage improvement effect as the Schottky barrier diode 1.
  • FIGS. 9 to 19 The configuration shown in FIGS. 9 to 19 is applied to the field effect transistor 151 shown in FIG. 22 in the same manner as the modification shown in FIGS. 9 to 19 can be applied to the Schottky barrier diode 1 shown in FIG. A similar modification can be applied.
  • the outer peripheral edge 30 of the contact hole 29 may be set on the side closer to the active region 11 with respect to the p-type layer edge C as shown in FIG. .
  • the off direction of the n + type substrate 2 may be the [1-100] axis direction.
  • the surface 3 (main surface) of the n + type substrate 2 may be a C plane.
  • the off angle of the n + -type substrate 2 is preferably 0.6 ° or more (preferably 10 ° or less) from the viewpoint of improving controllability during epitaxial growth.
  • the C: ultrasonic vibration direction when bonding the bonding wire 207 to the Schottky barrier diode 1 is not necessarily parallel to the A: off direction as shown in FIG.
  • the C: ultrasonic vibration direction may be substantially parallel to and parallel to the A: off direction.
  • C: the ultrasonic vibration direction is parallel to the extending direction of the bonding wire 207
  • A the parallel to the off direction
  • C the angle ⁇ between the ultrasonic vibration direction.
  • it is preferably 30 ° or less, and more preferably 15 ° or less.
  • the conductivity types of the semiconductor portions of the Schottky barrier diode 1 and the field effect transistor 151 described above are reversed may be employed.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the semiconductor device (semiconductor power device) of the present invention is an inverter circuit that constitutes a drive circuit for driving an electric motor used as a power source for, for example, an electric vehicle (including a hybrid vehicle), a train, an industrial robot, etc. It can be incorporated in the power module used in It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

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Abstract

　本発明の半導体装置は、所定のオフ方向に傾斜したオフ角を有し、表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、前記半導体層の表面に接合された第１電極と、前記半導体層の裏面に接合された第２電極とを含み、前記トレンチの側面を前記半導体層の前記オフ方向に対する平行成分および垂直成分に分解したときに、前記平行成分が前記垂直成分よりも大きい。

Description

半導体装置および半導体パッケージ
　本発明は、ワイドバンドギャップ半導体が採用された半導体装置およびそれを備える半導体パッケージに関する。
　従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。半導体パワーデバイスとして、ＳｉＣショットキーバリアダイオードが公知である（たとえば、特許文献１）。
特開２００５－７９３３９号公報
　本発明の一実施形態は、所定のオフ方向に傾斜したオフ角を有し、表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、前記半導体層の表面に接合された第１電極と、前記半導体層の裏面に接合された第２電極とを含み、前記トレンチの側面を前記半導体層の前記オフ方向に対する平行成分および垂直成分に分解したときに、前記平行成分が前記垂直成分よりも大きい、半導体装置を提供する。
　この構成によれば、ワイドバンドギャップ半導体の衝突イオン化係数は、結晶方位によって異なる異方性を有する。そのため、トレンチの側面の前記平行成分を前記垂直成分よりも大きくすることによって、トレンチ部における絶縁破壊電界強度を大きくでき、耐圧を向上させることができる。一方で、移動度は結晶方位による異方性が比較的小さい。したがって、トレンチの側面を上記のように形成して耐圧を向上させた場合に、移動度に与える影響が少なくて済む。
　前記半導体層は、０．１°～１０°のオフ角を有していてもよい。具体的には、前記半導体層は、前記表面がＳｉ面である４Ｈ－ＳｉＣからなる場合、２°以上のオフ角を有していてもよく、前記表面がＣ面である４Ｈ－ＳｉＣからなる場合、０．６°以上のオフ角を有していてもよい。
　これにより、半導体層をエピタキシャル成長させるときの制御性を向上させることができる。
　前記オフ方向は、［１１－２０］軸方向または［１－１００］軸方向であってもよい。
　前記トレンチは、前記オフ方向に平行な方向に延びるストライプ状に形成されていてもよい。
　この構成によれば、トレンチの側面の大部分がオフ方向に対する平行成分となるので、より効果的に耐圧を向上させることができる。
　本発明の一実施形態は、前記第１電極の終端に隣接する前記半導体層の表面に形成された第２導電型の終端構造を含む。
　上記したトレンチ部の耐圧向上の効果は、絶縁破壊がトレンチ部で支配的に起きやすい場合に、より有効である。すなわち、一般的に電界集中が起きやすいと言われる第１電極の終端付近に、ｐｎ接合による空乏層を発生させるための終端構造（耐圧構造）を設けるという耐圧対策が施されているので、トレンチ部の耐圧が終端部に比べて相対的に低くなりやすい。
　前記半導体層は、アクティブ領域と、前記アクティブ領域を取り囲み、前記半導体層の表面部に除去領域が形成された外周領域とを含み、前記終端構造は、前記除去領域の底面に沿って形成されていてもよい。
　この構成によれば、終端構造とドリフト層との界面のｐｎ接合部から発生する空乏層によって、トレンチと除去領域との間での等電位面の密集を防止することができる。これにより、トレンチの底部における電界集中を緩和することができる。
　本発明の一実施形態は、前記終端構造の内方領域に形成され、前記終端構造よりも高濃度な第２導電型層をさらに含む。
　この構成によれば、半導体層表面での電界集中を効果的に緩和することができる。
　前記第２導電型層は、前記半導体層の表面に露出するように形成され、前記第２導電型層よりも高濃度な高濃度領域を含んでいてもよい。
　本発明の一実施形態では、前記終端構造のエッジ部、前記第１電極のエッジ部および前記第２導電型層のエッジ部は、前記半導体層の端面からこの順に配置されている。
　この構成によれば、半導体装置の耐圧をより向上させることができる。
　本発明の一実施形態は、前記終端構造に対して前記半導体層の端面に向かう外側に形成された第２導電型のガードリングをさらに含む。
　本発明の一実施形態は、前記終端構造のエッジ部から前記終端構造を選択的に覆うように形成されたフィールド絶縁膜を含む。
　本発明の一実施形態は、前記フィールド絶縁膜に、前記第１電極が前記半導体層の表面に接合するためのコンタクトホールが形成されている場合、前記コンタクトホールは、その幅が開口端に向かって広くなるテーパ形状に形成されている。
　この構成によれば、半導体装置の耐圧をより向上させることができる。
　本発明の一実施形態は、前記トレンチは、前記半導体層の断面視において互いに間隔を空けて複数形成されており、隣り合う前記複数のトレンチの間隔は０．１μｍ～１０μｍである。
　上記したトレンチ部の耐圧向上の効果は、絶縁破壊がトレンチ部で支配的に起きやすい場合に、より有効である。すなわち、トレンチの間隔が比較的広くてトレンチ間に等電位面が密集しやすいため、トレンチ部の耐圧が相対的に低くなりやすい。
　本発明の一実施形態は、前記第１電極が前記半導体層の表面との間にショットキー接合を形成し、前記第２電極が前記半導体層の裏面との間にオーミック接合を形成するショットキーダイオードを含む。
　本発明の一実施形態は、前記トレンチの側面の一部を形成するように前記半導体層の表面に露出する第１導電型のソース領域と、前記トレンチの側面の一部を形成するように前記ソース領域の裏面側に隣接する第２導電型のチャネル領域と、前記トレンチの底面を形成するように前記チャネル領域の裏面側に隣接する第１導電型のドレイン領域と、前記トレンチにゲート絶縁膜を介して埋め込まれたゲート電極とを含み、前記第１電極が前記ソース領域との間にオーミック接合を形成し、前記第２電極が前記ドレイン領域との間にオーミック接合を形成する電界効果トランジスタを含む。
　本発明の一実施形態は、前記半導体装置と、ボンディングワイヤを介して前記半導体装置の前記第１電極に接続された第１端子と、前記半導体装置がダイボンディングされ、前記第２電極に接続された第２端子と、前記半導体装置、前記第１端子および前記第２端子を封止する樹脂パッケージとを含み、前記ボンディングワイヤは、所定の超音波振動方向に沿って超音波振動を印加することによって前記第１電極に接合されており、前記オフ方向と前記超音波振動方向とのなす角度が３０°以下である、半導体パッケージを提供する。
　この構成によれば、前記半導体装置を備えているので、デバイスの諸特性への影響が低く、耐圧を向上できる半導体パッケージを提供することができる。
　また、本発明の一実施形態では、前記オフ方向と前記超音波振動方向とが平行である。
図１は、本発明の一実施形態に係る半導体パッケージの概略構成図である。 図２は、本発明の一実施形態に係るショットキーバリアダイオードの模式的な平面図である。 図３は、図２の切断線III－IIIでショットキーバリアダイオードを切断したときに現れる断面図である。 図４は、４Ｈ－ＳｉＣの結晶構造のユニットセルを表した模式図である。 図５は、図４のユニットセルを（０００１）面の真上から見た図である。 図６（ａ）（ｂ）は、トレンチ側面の面方位を説明するための図であって、図６（ａ）はＳｉＣエピタキシャル基板の要部拡大図、図６（ｂ）はショットキーバリアダイオードの平面図である。 図７（ａ）～（ｃ）は、図１の単位セルの他のレイアウト図である。 図８は、トレンチ側面の面方位と耐圧との関係を示すレーダーチャートである。 図９は、図３のショットキーバリアダイオードの変形例を示す図である。 図１０は、図３のショットキーバリアダイオードの変形例を示す図である。 図１１は、図３のショットキーバリアダイオードの変形例を示す図である。 図１２は、図３のショットキーバリアダイオードの変形例を示す図である。 図１３は、図３のショットキーバリアダイオードの変形例を示す図である。 図１４は、図３のショットキーバリアダイオードの変形例を示す図である。 図１５は、図３のショットキーバリアダイオードの変形例を示す図である。 図１６は、図３のショットキーバリアダイオードの変形例を示す図である。 図１７は、図３のショットキーバリアダイオードの変形例を示す図である。 図１８は、図３のショットキーバリアダイオードの変形例を示す図である。 図１９は、図３のショットキーバリアダイオードの変形例を示す図である。 図２０Ａは、ｐ型層の形成方法を説明するための図である。 図２０Ｂは、図２０Ａの次の工程を示す断面図である。 図２１Ａは、ｐ型層の形成方法を説明するための図である。 図２１Ｂは、図２１Ａの次の工程を示す断面図である。 図２１Ｂは、図２１Ｂの次の工程を示す断面図である。 図２２は、本発明の一実施形態に係る電界効果トランジスタの模式的な断面図である。 図２３は、超音波振動の方向の変形例を説明するための半導体パッケージの概略構成図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜半導体パッケージ２０１の構成＞
　図１は、本発明の一実施形態に係る半導体パッケージ２０１の概略構成図である。
　半導体パッケージ２０１は、扁平な直方体形状の樹脂パッケージ２０２と、当該樹脂パッケージ２０２に封止されたアノード端子２０３（Ａ）およびカソード端子２０４（Ｋ）とを含む。
　２つの端子２０３，２０４は、所定の形状に形成された金属板からなる。この実施形態では、カソード端子２０４が、正方形状のアイランド２０５および当該アイランド２０５の一辺から直線状に延びる細長い長方形状の端子部分２０６を含む形状に形成されている。アノード端子２０３は、カソード端子２０４の端子部分２０６とほぼ同形状に形成されており、カソード端子２０４の端子部分２０６と平行な状態で配置されている。
　カソード端子２０４（アイランド２０５の中央部）上には、ショットキーバリアダイオード１がダイボンディングされている。アイランド２０５は、ショットキーバリアダイオード１のカソード電極６（後述）に対して下方から接合している。
　アノード端子２０３は、ボンディングワイヤ２０７を用いてショットキーバリアダイオード１に接続されている。ボンディングワイヤ２０７は、アノード端子２０３およびショットキーバリアダイオード１のアノード電極３１に、超音波振動の印加によって接合されている。ボンディングワイヤ２０７の接合時、超音波振動はｎ+型基板２のオフ方向（後述）に平行な方向（Ｃ：超音波振動方向）に印加される。すなわち、この実施形態では、トレンチ１３（後述）のストライプ方向に沿って超音波振動が印加される。超音波振動が同方向に印加されているかどうかは、たとえば、アノード電極３１に形成されたスプラッシュの形状を電子顕微鏡等で見ることによって確認することができる。この実施形態では、ボンディングワイヤ２０７の接合後のアノード電極３１の表面において、ボンディングワイヤ２０７の接合部２０８に対して「Ａ：オフ方向に平行」な方向に沿う両側におけるスプラッシュの発生量が相対的に大きくなる。
＜ショットキーバリアダイオード１の構成＞
　図２は、本発明の一実施形態に係るショットキーバリアダイオード１の模式的な平面図である。図３は、図２の切断線III－IIIでショットキーバリアダイオード１を切断したときに現れる断面図である。
　ショットキーバリアダイオード１は、４Ｈ－ＳｉＣ（絶縁破壊電界強度が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が採用されたデバイスである。なお、ショットキーバリアダイオード１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、Ｇａ2Ｏ3、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界強度は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。Ｇａ2Ｏ3は、バンドギャップの幅が約４．８ｅＶである。ダイヤモンドは、その絶縁破壊電界強度が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。
　ショットキーバリアダイオード１は、ｎ+型のＳｉＣからなるｎ+型基板２と、ｎ+型基板２の表面３に積層されたエピタキシャル層４とを含む。この実施形態では、ｎ+型基板２およびエピタキシャル層４を、本発明の半導体層の一例として示している。ｎ+型基板２の裏面５には、その全域を覆うように本発明の第２電極の一例としてのカソード電極６が配置されている。カソード電極６は、ｎ+型基板２との間にオーミック接合を形成している。このカソード電極６が、半導体パッケージ２０１において、カソード端子２０４（アイランド２０５）に接合されることとなる（図１参照）。
　エピタキシャル層４は、ｎ+型基板２の側から順に成長させられたｎ型バッファ層７と、ｎ-型ドリフト層８とを含む。
　エピタキシャル層４の表面１０には、アクティブ領域１１と、アクティブ領域１１を取り囲む外周領域１２とが設定されている。アクティブ領域１１においてエピタキシャル層４の表面部には、複数本のトレンチ１３が互いに間隔を空けて形成されている。
　トレンチ１３は、アクティブ領域１１に複数の単位セル１４を区画している。この実施形態では、図２に示すように、ストライプパターンのトレンチ１３が、アクティブ領域１１に複数のライン状の単位セル１４を区画している。これにより、複数の単位セル１４は、図２に示すように、互いに等しい間隔を空けてストライプ状に配列されている。
　各トレンチ１３の底面１５および側面１６（以下、これらを総称して「トレンチ１３の内面」ということがある。）には、トレンチ１３の内面に倣うようにｐ型層１７（図２においてクロスハッチングが施された領域（後述するｐ型層２５の領域を除く））が形成されている。
　ｐ型層１７は、この実施形態では、トレンチ１３の底面１５の全部および側面１６の全部に形成されている。これにより、トレンチ１３の内面にはｎ-型ドリフト層８が露出せず、トレンチ１３の底部からエピタキシャル層４の表面１０に至る全域に亘ってｐ型層１７が露出している。したがって、トレンチ１３の周囲には、ｐ型層１７とｎ-型ドリフト層８とのｐｎ接合部がトレンチ１３の内面に倣って形成されている。なお、ｐ型層１７は、トレンチ１３の底面１５のみに選択的に形成されていてもよいし、側面１６のみに選択的に形成されていてもよい。また、底面１５および側面１６におけるｐ型層１７が形成される領域は、それぞれ、図３のように全部であってもよいし、一部のみであってもよい。
　また、ｐ型層１７は、図３に示すように、ｐ型層１７の他の部分に比べて高濃度なｐ+型コンタクト層１８を含む。ｐ+型コンタクト層１８は、ｐ型層１７とｎ-型ドリフト層８との境界から間隔を隔てた内側において当該境界に沿ってトレンチ１３の底面１５および側面１６に形成されている。具体的には、ｐ+型コンタクト層１８は、トレンチ１３の内面から１０００Å深さの位置よりも浅い領域に形成されている。
　ｐ型層１７は、トレンチ１３の底面１５と側面１６との間において互いに異なる厚さを有している。具体的には、ｐ型層１７の底面１５上の部分が側面１６上の部分に比べて厚く、これにより、底面１５と側面１６との間でｐ型層１７の厚さに差が設けられている。ｐ型層１７の内方に形成されたｐ+型コンタクト層１８についても同様に、底面１５と側面１６との間で厚さに差が設けられている。
　外周領域１２においてエピタキシャル層４には、エピタキシャル層４が選択的にエッチングされることによって除去領域１９が形成されている。この実施形態では、除去領域１９は、ストライプパターンのトレンチ１３の長手方向両端部を横切るように、アクティブ領域１１を取り囲む環状に形成されている。これにより、除去領域１９は、ストライプパターンのトレンチ１３に連なっている。つまり、除去領域１９は、ストライプパターンのトレンチ１３の延長部で構成されている。また、除去領域１９の外周縁は、図２に示すように、エピタキシャル層４の端面２０に一致していてもよいし、エピタキシャル層４の端面２０から内側に設定されていてもよい（図示せず）。
　除去領域１９の形成によって、ｎ-型ドリフト層８は、アクティブ領域１１の周囲からエピタキシャル層４の表面１０に沿う横方向にエピタキシャル層４の端面２０まで引き出された引き出し部２１を有している。引き出し部２１は、図３に示すように、単位セル１４の上面９に対して一段低くなった低段部となっている。
　また、外周領域１２においてｎ-型ドリフト層８には、本発明の終端構造の一例としてのｐ型ＪＴＥ（Junction Termination Extension）構造２２と、複数のガードリング２６とが形成されている。図２では明瞭化のために、ｐ型ＪＴＥ構造２２およびガードリング２６を、ドットハッチングを施した領域として表している。ｐ型ＪＴＥ構造２２および複数のガードリング２６は、この実施形態では、アクティブ領域１１を取り囲む環状に、アクティブ領域１１側からこの順に形成されている。
　具体的には、ｐ型ＪＴＥ構造２２は、除去領域１９の側面２３および底面２４（引き出し部２１の上面）に倣って形成されている。複数のガードリング２６は、そのｐ型ＪＴＥ構造２２をさらに取り囲むように形成されている。ｐ型ＪＴＥ構造２２は、その全体に亘ってドーパント濃度が同じであってもよいし、外側に向かってドーパント濃度が減少していてもよい。また、複数のガードリング２６のドーパント濃度は、ｐ型ＪＴＥ構造２２と同じであってもよいし、ｐ型ＪＴＥ構造２２に比べて小さくてもよい。
　この実施形態では、ｐ型ＪＴＥ構造２２には、ｐ型ＪＴＥ構造２２に比べて相対的に高濃度な本発明の第２導電型層の一例としてのｐ型層２５（図１においてクロスハッチングが施された領域）が形成されている。
　ｐ型層２５は、除去領域１９の側面２３および底面２４（引き出し部２１の上面）に倣って形成されている。また、ｐ型層２５は、ｐ型ＪＴＥ構造２２の外周に対して内側に間隔を空けた位置に配置されている。これにより、エピタキシャル層４の表面１０（除去領域１９の底面２４）での電界集中を効果的に緩和することができる。
　このｐ型層２５には、ｐ型層２５に比べて高濃度な本発明の高濃度領域の一例としてのｐ+型コンタクト層２７が形成されている。ｐ+型コンタクト層２７は、ｐ型ＪＴＥ構造２２とｎ-型ドリフト層８との境界から間隔を隔てた内側において、当該境界に沿って除去領域１９の側面２３および底面２４に形成されている。具体的には、ｐ+型コンタクト層２７は、除去領域１９の内面から１０００Å深さの位置よりも浅い領域に形成されている。
　エピタキシャル層４上には、フィールド絶縁膜２８が形成されている。フィールド絶縁膜２８には、アクティブ領域１１の全部および外周領域１２の一部を選択的に露出させるコンタクトホール２９が形成されている。この実施形態では、コンタクトホール２９の外周縁３０は、ｐ型層２５とｐ型ＪＴＥ構造２２との境界（ｐ型層エッジＣ（ｐ型層２５の外周縁））に対してアクティブ領域１１から遠い側に設定されている。これにより、フィールド絶縁膜２８は、ｐ型ＪＴＥ構造２２の一部を選択的に覆っており、ｐ型層２５全体を露出させている。また、コンタクトホール２９は、その幅が開口端に向かって広くなるテーパ形状に形成されていることが好ましい。
　フィールド絶縁膜２８上には、本発明の第１電極の一例としてのアノード電極３１が形成されている。アノード電極３１は、コンタクトホール２９から露出するアクティブ領域１１全体を覆うように形成されており、トレンチ１３に埋め込まれた埋め込み部３２と、埋め込み部３２を覆うようにエピタキシャル層４の表面１０に倣って形成された平面部３３とを一体的に含む。
　埋め込み部３２は、トレンチ１３の内面においてｐ+型コンタクト層１８に接していて、ｐ+型コンタクト層１８との間にオーミック接合を形成している。
　平面部３３は、単位セル１４の上面９（エピタキシャル層４の表面１０）においてｎ-型ドリフト層８に接していて、ｎ-型ドリフト層８との間にショットキー接合を形成している。また、平面部３３は、コンタクトホール２９の外方へフランジ状に張り出してフィールド絶縁膜２８に乗り上がっている。この実施形態では、アノード電極３１の平面部３３の外周縁（電極エッジＢ）は、ｐ型ＪＴＥ構造２２の外周縁（ＪＴＥエッジＡ）に対してアクティブ領域１１に近い側、かつｐ型層２５の外周縁（ｐ型層エッジＣ）に対してアクティブ領域１１から遠い側に位置している。つまり、これらエッジの位置関係は、端面２０（外側）から順にＪＴＥエッジＡ、電極エッジＢおよびｐ型層エッジＣとなっている。これにより、アノード電極３１の平面部３３は、当該ｐ型層エッジＣよりも端面２０側にはみ出すオーバーラップ部３５を有している。
　ショットキーバリアダイオード１の最表面には、表面保護膜３６が形成されている。表面保護膜３６には、アノード電極３１の一部をパッドとして選択的に露出させるパッド開口３７が形成されている。図１に示すボンディングワイヤ２０７は、このパッド開口３７を介してアノード電極３１に接合される。
　ショットキーバリアダイオード１の各部の詳細について以下に説明を加える。
　ショットキーバリアダイオード１は、平面視正方形のチップ状である。そのサイズは、図２の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ～２０ｍｍである。すなわち、ショットキーバリアダイオード１のチップサイズは、たとえば、０．５ｍｍ／角～２０ｍｍ／角である。
　ｎ+型基板２の厚さは、５０μｍ～７００μｍであり、ｎ型バッファ層７の厚さは、０．１μｍ～１０μｍであり、ｎ-型ドリフト層８の厚さは、２μｍ～１００μｍである。
　ショットキーバリアダイオード１の各部で用いられるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。一方、ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。
　ｎ+型基板２のドーパント濃度は、１×１０18～１×１０20ｃｍ-3であり、ｎ型バッファ層７のドーパント濃度は、１×１０15～１×１０19ｃｍ-3であり、ｎ-型ドリフト層８のドーパント濃度は、１×１０14～１×１０17ｃｍ-3であってもよい。
　ｐ型層１７のドーパント濃度は、１×１０17～１×１０19ｃｍ-3であり、ｐ+型コンタクト層１８，２７のドーパント濃度は、１×１０19～３×１０21ｃｍ-3であってもよい。
　ｐ型ＪＴＥ構造２２およびガードリング２６のドーパント濃度は、１×１０16～１×１０18ｃｍ-3であってもよい。また、ｐ型層２５のドーパント濃度は、１×１０16～１×１０18ｃｍ-3であってもよい。
　互いに隣り合うトレンチ１３の中央間の距離（ピッチ）は、たとえば、０．１μｍ～１０μｍであってもよい。また、トレンチ１３と除去領域１９の深さは同じであってもよい。
　カソード電極６の材料としては、たとえば、Ｔｉ／Ｎｉ／Ａｕ／Ａｇ等を使用できる。
　アノード電極３１の材料としては、たとえば、Ｔｉ／Ａｌ等を使用できる。
　フィールド絶縁膜２８の材料としては、たとえば、ＳｉＯ2（酸化シリコン）、ＳｉＮ（窒化シリコン）等を使用できる。また、フィールド絶縁膜２８は、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、０．５μｍ～３μｍとすることができる。
　表面保護膜３６の材料としては、たとえば、ＳｉＯ2（酸化シリコン）、ＳｉＮ（窒化シリコン）、ポリイミド等を使用できる。また、表面保護膜３６は、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、８０００Å程度とされてもよい。
＜トレンチ１３の側面１６の面方位（結晶方位）＞
　図４は、４Ｈ－ＳｉＣの結晶構造のユニットセルを表した模式図である。なお、図４の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
　図４に示すように、４Ｈ－ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００－１］軸側に位置している。
　［０００１］軸および［０００－１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００－１］軸を法線とする面（六角柱の下面）が（０００－１）面（Ｃ面）である。
　また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ1軸［２－１－１０］、ａ2軸［－１２－１０］およびａ3軸［－１－１２０］である。
　図５は、図４のユニットセルを（０００１）面の真上から見た図である。
　図５に示すように、ａ1軸とａ2軸との間の頂点を通る方向が［１１－２０］軸であり、ａ2軸とａ3軸との間の頂点を通る方向が［－２１１０］軸であり、ａ3軸とａ1軸との間の頂点を通る方向が［１－２１０］軸である。
　六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ1軸と［１１－２０］軸との間から時計回りに順に、［１０－１０］軸、［１－１００］軸、［０－１１０］軸、［－１０１０］軸、［－１１００］軸および［０１－１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００－１）面に対して直角な結晶面である。
　図６（ａ）（ｂ）は、トレンチ１３の側面１６の面方位を説明するための図であって、図６（ａ）はＳｉＣエピタキシャル基板（ｎ+型基板２およびエピタキシャル層４）の要部拡大図、図６（ｂ）はショットキーバリアダイオード１の平面図である。
　図６（ａ）に示すように、ｎ+型基板２の表面３は、その法線ｎの方向が［０００１］軸方向と一致しておらず、（０００１）面に対して［１１－２０］軸のオフ方向に２°以上のオフ角θで傾斜している。オフ方向とは、図４に示すように、［０００１］軸に対するｎ+型基板２の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、［１１－２０］軸に一致している。
　これにより、ｎ+型基板２は、（０００１）面から構成される平坦なテラス面３８と、表面３が（０００１）面に対して傾斜すること（オフ角θ）により生じるテラス面３８の段差部分とから形成され、段差部分は［１１－２０］軸に垂直な（１１－２０）面であるステップ面３９を有している。段差部分の高さ（ステップ高さｈ）は、１つのシリコン原子の上に炭素原子が結合したＳｉ-Ｃペアのレイヤ７（bi-layer）に相当する。
　図６（ａ）に示すように、各レイヤ７のステップ面３９は、［１１－２０］軸方向にテラス面３８の幅を保ちながら、規則的に並ぶことになる。また、ステップ面３９のステップエッジとなるステップライン４０は、［１１－２０］軸方向と垂直の関係を保ちながら（言い換えれば、[－１１００]軸方向と平行の関係を保ちながら）、テラス面３８の幅を取りながら平行に並ぶようになる。
　エピタキシャル層４は、ｎ+型基板２のテラス面３８およびステップ面３９を保ちながら、各レイヤ７が［１１－２０］軸方向に沿って横方向に結晶成長することにより形成されている。また、ｎ+型基板２のオフ角θは、好ましくは２°～１０°である。オフ角θがこの範囲であれば、ステップ成長幅（各レイヤ７の成長方向の幅）を概ね一定にできるので、ＳｉＣエピタキシャルウエハ（ｎ+型基板２およびエピタキシャル層４）の量産時の制御性を向上させることができる。
　この実施形態では、図６（ｂ）に示すように、トレンチ１３がｎ+型基板２のオフ方向に平行な方向に延びるストライプ状に形成されている。これにより、トレンチ１３の側面１６を「Ａ：オフ方向に平行」および「Ｂ：オフ方向に垂直」な成分に分解したときに、側面１６の大部分が平行成分となっている。その結果、トレンチ１３における絶縁破壊電界強度を大きくでき、耐圧を向上させることができる。
　なお、側面１６を「Ａ：オフ方向に平行」および「Ｂ：オフ方向に垂直」な成分に分解したときに平行成分が垂直成分よりも大きくなるトレンチ１３としては、図６（ｂ）のストライプ形状の他、図７（ａ）～図７（ｃ）に示す形状であってもよい。すなわち、図７（ａ）～図７（ｃ）に示すトレンチ１３は、それぞれ、「Ａ：オフ方向に平行」な長辺を有する長方形、「Ａ：オフ方向に平行」な長軸を有するひし形、および「Ａ：オフ方向に平行」な対辺を有する正六角形である。これらいずれの形状でも、側面１６を平行成分Ａおよび垂直成分Ｂに分解した場合、平行成分Ａが垂直成分Ｂよりも大きくなっている。
　そして、平行成分Ａ＞垂直成分Ｂを満たすことによる耐圧向上の効果は、図８によって証明できる。
　図８は、トレンチ１３の側面１６の面方位と耐圧との関係を示すレーダーチャートである。図８において、レーダーチャートの外周に付された角度を表す数字は、「Ｂ：オフ方向に垂直」な角度０°の基準トレンチ１３に対して、実験対象のトレンチ１３が時計回りに何度傾いているかを示している。この場合、角度「９０°」のトレンチ１３が、「Ａ：オフ方向に平行」なトレンチとなる。一方、レーダーチャートの径方向に１０刻みで付された数字は、ショットキーバリアダイオード１の耐圧（ＢＶ：Breakdown Voltage）を示している。
　図８から、トレンチ１３の角度が９０°に近く、側面１６の平行成分Ａが垂直成分Ｂよりも大きくなればなるほど耐圧が向上していることが分かる。たとえば印加電流５００μＡの場合では、トレンチ１３が「Ｂ：オフ方向に垂直」なストライプのとき（０°）の耐圧が約７６０Ｖであるの対し、「４５°」および「６０°」と平行成分Ａが増加するに従って耐圧も、それぞれ、約７７３Ｖおよび約７７７Ｖと増加している。そして、「９０°」で示される「Ａ：オフ方向に平行」なストライプトレンチ１３では、耐圧が約７８５Ｖとなっている。
　このように側面１６の結晶方位によって耐圧が異なる理由は、ＳｉＣの衝突イオン化係数が、「Ａ：オフ方向に平行」および「Ｂ：オフ方向に垂直」な方向によって異なる異方性を有するためであると考えられる。つまり、ＳｉＣは、「Ａ：オフ方向に平行」な結晶面では衝突イオン化係数が小さいので、この方向の結晶面の比率を大きくすることによって、絶縁破壊電界強度を大きくでき、耐圧を向上させることができる。一方で、ＳｉＣにおける移動度は、結晶方位による異方性が比較的小さい。したがって、トレンチ１３の側面１６を上記のように形成して耐圧を向上させた場合に、移動度に与える影響が少なくて済む。
　特に、上記した耐圧向上の効果は、この実施形態のように、絶縁破壊がトレンチ１３で支配的に起きやすい場合により有効である。すなわち、この実施形態では、一般的に電界集中が起きやすいと言われる表面電極（この実施形態では、アノード電極３１）の終端付近に、ｐｎ接合による空乏層を発生させるためのｐ型ＪＴＥ構造２２を設けた耐圧対策が施されたり、トレンチ１３の間隔が比較的広くて（３μｍ～１０μｍ）トレンチ１３間に等電位面が密集しやすくなったりしているため、トレンチ１３の耐圧がアノード電極３１の終端付近に比べて相対的に低くなりやすい。
　なお、図８では、トレンチ１３がストライプ状である場合の実験結果を示しているが、図７（ａ）～図７（ｃ）に示した形状のトレンチ１３や、その他、平行成分Ａ＞垂直成分Ｂを満たすトレンチ１３であれば同様の効果を得ることができる。
＜ショットキーバリアダイオード１の変形例＞
　図９～図１９は、それぞれ、図３のショットキーバリアダイオード１の変形例を示す図である。図９～図１９において、前述の図３および図９～図１９の相互間で互いに対応する要素には同一の参照符号を付して示す。
　まず、図９のショットキーバリアダイオード５１のように、図３のショットキーバリアダイオード１の構成において、コンタクトホール２９の外周縁３０は、ｐ型層エッジＣに対してアクティブ領域１１に近い側に設定されていてもよい。
　次に、図１０のショットキーバリアダイオード６１のように、図３のショットキーバリアダイオード１の構成において、フィールド絶縁膜２８が省略されていてもよい。この場合、アノード電極３１の平面部３３は、除去領域１９の側面２３および底面２４に接するように形成されている。平面部３３の電極エッジＢは、ｐ型層２５のｐ型層エッジＣに対してアクティブ領域１１に近い側に位置している。そして、このアノード電極３１から露出した除去領域１９の底面２４に接するように、表面保護膜３６が形成されている。
　次に、図１１のショットキーバリアダイオード７１のように、図３のショットキーバリアダイオード１の構成において、アノード電極３１の平面部３３の電極エッジＢは、ｐ型層２５のｐ型層エッジＣに対してアクティブ領域１１に近い側に位置していてもよい。つまり、オーバーラップ部３５は、ｐ型層２５の内方領域に収まっていてもよい。
　次に、図１２のショットキーバリアダイオード８１のように、図３のショットキーバリアダイオード１の構成において、除去領域１９に代えて、外周領域１２におけるｐ型ＪＴＥ構造２２およびガードリング２６それぞれの形成位置に、本発明の除去領域の一例としてのＪＴＥトレンチ８２およびガードリングトレンチ８３が選択的に形成されていてもよい。
　この場合、ｐ型ＪＴＥ構造２２はＪＴＥトレンチ８２の内面（側面８４および底面８５）に倣って形成され、ガードリング２６はガードリングトレンチ８３の内面（底面および側面）に倣って形成されていてもよい。ｐ型ＪＴＥ構造２２およびガードリング２６は、それぞれトレンチ８２，８３の内面全部に形成されているが、内面の一部のみに選択的に形成されていてもよい。また、フィールド絶縁膜２８は、ＪＴＥトレンチ８２およびガードリングトレンチ８３に埋め込まれるように形成されている。
　次に、図１３のショットキーバリアダイオード９１のように、図１２のショットキーバリアダイオード８１の構成においてガードリングトレンチ８３およびガードリング２６が省略されていてもよい。
　次に、図１４のショットキーバリアダイオード１０１のように、図３のショットキーバリアダイオード１の構成においてガードリング２６が省略されていてもよい。
　次に、図１５のショットキーバリアダイオード１１１のように、図１２のショットキーバリアダイオード８１の構成においてフィールド絶縁膜２８が省略されていてもよい。この場合、アノード電極３１の平面部３３は、ＪＴＥトレンチ８２の側面８４および底面８５に接するように形成されていてもよい。平面部３３の電極エッジＢは、ｐ型層２５のｐ型層エッジＣに対してアクティブ領域１１に近い側に位置している。そして、このアノード電極３１から露出したＪＴＥトレンチ８２の底面８５に接するように、表面保護膜３６が形成されている。表面保護膜３６は、ガードリングトレンチ８３に埋め込まれている。
　次に、図１６のショットキーバリアダイオード１２１のように、図１２のショットキーバリアダイオード８１の構成において平面部３３と埋め込み部３２が互いに異なる材料で形成されていてもよい。
　平面部３３の材料としては、前述のようにＴｉ／Ａｌ等を使用できる。一方、埋め込み部３２の材料としては、たとえば、ポリシリコン（ｎ型またはｐ型ドープトポリシリコン）、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの合金等、埋め込み性に優れる材料を使用できる。
　次に、図１７のショットキーバリアダイオード１３１のように、図１６のショットキーバリアダイオード１２１の構成において、ガードリングトレンチ８３に埋め込まれたフィールド絶縁膜２８に代えて、ガードリングトレンチ８３にガードリング埋め込み層１３２が埋め込まれていてもよい。
　ガードリング埋め込み層１３２の材料としては、アノード電極３１の埋め込み部３２と同じ材料を使用できる。これにより、ガードリング埋め込み層１３２とアノード電極３１の埋め込み部３２を同時に形成することができる。
　次に、図１８のショットキーバリアダイオード１４１のように、図３のショットキーバリアダイオード１の構成において平面部３３と埋め込み部３２が互いに異なる材料で形成されていてもよい。
　平面部３３の材料としては、前述のようにＴｉ／Ａｌ等を使用できる。一方、埋め込み部３２の材料としては、たとえば、ポリシリコン（ｎ型またはｐ型ドープトポリシリコン）、タングステン（Ｗ）、チタン（Ｔｉ）またはそれらの合金等、埋め込み性に優れる材料を使用できる。
　次に、図１９のショットキーバリアダイオード１６１のように、図３のショットキーバリアダイオード１の構成においてｐ型層１７およびｐ+型コンタクト層１８は、トレンチ１３の底面１５のみに選択的に形成されていてもよい。これにより、トレンチ１３の側面１６には、ｎ-型ドリフト層８のｎ型領域が露出していてもよい。
　次に、ショットキーバリアダイオードにおけるｐ型の層１７，１８，２２，２５～２７の形成方法について、ＪＴＥトレンチ８２およびガードリングトレンチ８３を有するショットキーバリアダイオード８１，９１，１１１，１２１，１３１の場合と、除去領域１９を有するショットキーバリアダイオード１，５１，６１，７１，１４１の場合に分けて説明する。
　まず、図２０Ａおよび図２０Ｂを参照して、前者のショットキーバリアダイオード８１，９１，１１１，１２１，１３１の場合について説明する。
　図２０Ａに示すように、トレンチ１３、ＪＴＥトレンチ８２およびガードリングトレンチ８３のパターンに応じた開口を有するハードマスク８６を形成し、当該ハードマスク８６を用いたエッチングによって、トレンチ１３、ＪＴＥトレンチ８２およびガードリングトレンチ８３が形成され、同時に、トレンチ１３によって区画された単位セル１４が形成される。
　次に、ハードマスク８６を残した状態で、トレンチ１３、ＪＴＥトレンチ８２およびガードリングトレンチ８３の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入する。これにより、ｐ型ＪＴＥ構造２２、ガードリング２６およびｐ型層１７と同一形状のｐ型層８８が同時に形成される。
　次に、図２０Ｂに示すように、ｐ型ＪＴＥ構造２２およびガードリング２６を選択的に覆うレジストマスク８７を形成する。そして、このレジストマスク８７およびハードマスク８６を残した状態で、トレンチ１３およびＪＴＥトレンチ８２の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入する。これにより、ｐ型ＪＴＥ構造２２およびガードリング２６に比べて相対的に高濃度なｐ型層１７，２５およびｐ+型コンタクト層１８，２７が同時に形成される。
　次に、図２１Ａ～図２１Ｃを参照して、後者のショットキーバリアダイオード１，５１，６１，７１，１４１の場合について説明する。
　図２１Ａに示すように、トレンチ１３および除去領域１９のパターンに応じた開口を有するハードマスク８９を形成し、当該ハードマスク８９を用いたエッチングによって、トレンチ１３および除去領域１９が形成され、同時に、トレンチ１３によって区画された単位セル１４が形成される。
　次に、図２１Ｂに示すように、ハードマスク８９を残した状態で、除去領域１９においてｐ型ＪＴＥ構造２２のパターンに応じた開口を有するレジストマスク９０を形成する。そして、ハードマスク８９およびレジストマスク９０を用いて、トレンチ１３および除去領域１９の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入する。これにより、ｐ型ＪＴＥ構造２２およびｐ型層１７と同一形状のｐ型層９３が同時に形成される。
　次に、図２１Ｃに示すように、ｐ型ＪＴＥ構造２２を選択的に覆うレジストマスク９２を形成する。そして、このレジストマスク９２およびハードマスク８９を残した状態で、トレンチ１３およびＪＴＥトレンチ８２の内面へ不純物（この実施形態では、Ａｌイオン）を選択的に注入する。これにより、ｐ型ＪＴＥ構造２２に比べて相対的に高濃度なｐ型層１７，２５およびｐ+型コンタクト層１８，２７が同時に形成される。
＜電界効果トランジスタ１５１の構成＞
　図２２は、本発明の一実施形態に係る電界効果トランジスタ１５１の模式的な断面図である。図２２において、前述の図３との間で互いに対応する要素には同一の参照符号を付して示す。
　図２２の電界効果トランジスタ１５１では、各単位セル１４において、トレンチ１３の側面１６の一部を形成するようにエピタキシャル層４の表面１０に露出するｎ+ソース領域１５２と、トレンチ１３の側面１６の一部を形成するようにｎ+ソース領域１５２の裏面側に隣接するｐ型チャネル領域１５３とが形成されている。また、表面１０からｎ+ソース領域１５２を貫通してｐ型チャネル領域１５３に達するｐ+型チャネルコンタクト領域１５４が形成されている。この電界効果トランジスタ１５１では、ｎ-型ドリフト層８はドレイン領域となっている。トレンチ１３には、ゲート絶縁膜１５５を介してゲート電極１５６が埋め込まれている。
　また、各トレンチ１３の底面１５および側面１６のうち、底面１５に選択的にｐ型層１７が形成されている。
　また、エピタキシャル層４の表面１０には、ｎ+ソース領域１５２を選択的に露出させる開口が形成された層間絶縁膜１５７が形成されており、本発明の第１電極としてのソース電極１５８が当該開口を介してｎ+ソース領域１５２との間にオーミック接合を形成している。一方、ｎ+型基板２の裏面５には、ｎ+型基板２との間にオーミック接合を形成する本発明の第２電極の一例としてのドレイン電極１５９が形成されている。
　この電界効果トランジスタ１５１によっても、ショットキーバリアダイオード１と同様の耐圧向上の効果を達成することができる。
　なお、図３のショットキーバリアダイオード１に図９～図１９に示す変形例が適用できたのと同様に、図２２の電界効果トランジスタ１５１に対しても、図９～図１９で示した構成と同様の変形例を適用することができる。たとえば、図２２の電界効果トランジスタ１５１の構成において、コンタクトホール２９の外周縁３０は、図９に示すように、ｐ型層エッジＣに対してアクティブ領域１１に近い側に設定されていてもよい。
　以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
　たとえば、前述の実施形態および変形例の開示から把握される上記特徴は、異なる図で示された実施形態および変形例間でも互いに組み合わせることができる。
　また、ｎ+型基板２のオフ方向は［１－１００］軸方向であってもよい。さらに、ｎ+型基板２の表面３（主面）はＣ面であってもよい。Ｃ面を利用する場合、ｎ+型基板２のオフ角は、エピタキシャル成長時の制御性向上の観点から、０．６°以上（好ましくは、１０°以下）であることが好ましい。
　また、ボンディングワイヤ２０７をショットキーバリアダイオード１に接合するときのＣ：超音波振動方向は、図１で示したように必ずしもＡ：オフ方向に平行である必要はない。たとえば、Ｃ：超音波振動方向は、Ａ：オフ方向に平行と略平行であってよい。具体的には、図２３に示すように、Ｃ：超音波振動方向がボンディングワイヤ２０７の延出方向と平行であって、Ａ：オフ方向に平行とＣ：超音波振動方向とのなす角度αが、３０°以下であることが好ましく、１５°以下であることがさらに好ましい。
　また、前述のショットキーバリアダイオード１および電界効果トランジスタ１５１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
　本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。　本出願は、２０１３年１０月２４日に日本国特許庁に提出された特願２０１３－２２１５３２号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　ショットキーバリアダイオード
　２　ｎ+型基板
　４　エピタキシャル層
　６　カソード電極
　７　ｎ型バッファ層
　８　ｎ-型ドリフト層
　９　（単位セル）上面
　１０　（エピタキシャル層）表面
　１１　アクティブ領域
　１２　外周領域
　１３　トレンチ
　１６　（トレンチ）側面
　１９　除去領域
　２０　（エピタキシャル層）端面
　２２　ｐ型ＪＴＥ構造
　２４　（除去領域）底面
　２５　ｐ型層
　２６　ガードリング
　２７　ｐ+型コンタクト層
　２８　フィールド絶縁膜
　２９　コンタクトホール
　３１　アノード電極
　５１　ショットキーバリアダイオード
　６１　ショットキーバリアダイオード
　７１　ショットキーバリアダイオード
　８１　ショットキーバリアダイオード
　８２　ＪＴＥトレンチ
　８３　ガードリングトレンチ
　８５　（トレンチ）底面
　９１　ショットキーバリアダイオード
　１０１　ショットキーバリアダイオード
　１１１　ショットキーバリアダイオード
　１２１　ショットキーバリアダイオード
　１３１　ショットキーバリアダイオード
　１４１　ショットキーバリアダイオード
　１５１　電界効果トランジスタ
　１５２　ｎ+型ソース領域
　１５３　ｐ型チャネル領域
　１５５　ゲート絶縁膜
　１５６　ゲート電極
　１５８　ソース電極
　１５９　ドレイン電極
　１６１　ショットキーバリアダイオード
　Ａ　ＪＴＥエッジ
　Ｂ　電極エッジ
　Ｃ　ｐ型層エッジ

Claims (19)

  1. 　所定のオフ方向に傾斜したオフ角を有し、表面にトレンチが形成された第１導電型のワイドバンドギャップ半導体からなる半導体層と、
    　前記半導体層の表面に接合された第１電極と、
    　前記半導体層の裏面に接合された第２電極とを含み、
    　前記トレンチの側面を前記半導体層の前記オフ方向に対する平行成分および垂直成分に分解したときに、前記平行成分が前記垂直成分よりも大きい、半導体装置。
  2. 　前記半導体層は、０．１°～１０°のオフ角を有している、請求項１に記載の半導体装置。
  3. 　前記半導体層は、前記表面がＳｉ面である４Ｈ－ＳｉＣからなり、２°以上のオフ角を有している、請求項２に記載の半導体装置。
  4. 　前記半導体層は、前記表面がＣ面である４Ｈ－ＳｉＣからなり、０．６°以上のオフ角を有している、請求項２に記載の半導体装置。
  5. 　前記オフ方向は、［１１－２０］軸方向または［１－１００］軸方向である、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記トレンチは、前記オフ方向に平行な方向に延びるストライプ状に形成されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記第１電極の終端に隣接する前記半導体層の表面に形成された第２導電型の終端構造を含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記半導体層は、アクティブ領域と、前記アクティブ領域を取り囲み、前記半導体層の表面部に除去領域が形成された外周領域とを含み、
    　前記終端構造は、前記除去領域の底面に沿って形成されている、請求項７に記載の半導体装置。
  9. 　前記終端構造の内方領域に形成され、前記終端構造よりも高濃度な第２導電型層をさらに含む、請求項７または８に記載の半導体装置。
  10. 　前記第２導電型層は、前記半導体層の表面に露出するように形成され、前記第２導電型層よりも高濃度な高濃度領域を含む、請求項９に記載の半導体装置。
  11. 　前記終端構造のエッジ部、前記第１電極のエッジ部および前記第２導電型層のエッジ部は、前記半導体層の端面からこの順に配置されている、請求項９または１０に記載の半導体装置。
  12. 　前記終端構造に対して前記半導体層の端面に向かう外側に形成された第２導電型のガードリングをさらに含む、請求項７～１１のいずれか一項に記載の半導体装置。
  13. 　前記終端構造のエッジ部から前記終端構造を選択的に覆うように形成されたフィールド絶縁膜を含む、請求項７～１２のいずれか一項に記載の半導体装置。
  14. 　前記フィールド絶縁膜には、前記第１電極が前記半導体層の表面に接合するためのコンタクトホールが形成されており、
    　前記コンタクトホールは、その幅が開口端に向かって広くなるテーパ形状に形成されている、請求項１３に記載の半導体装置。
  15. 　前記トレンチは、前記半導体層の断面視において互いに間隔を空けて複数形成されており、
    　隣り合う前記複数のトレンチの間隔は０．１μｍ～１０μｍである、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記半導体装置は、前記第１電極が前記半導体層の表面との間にショットキー接合を形成し、前記第２電極が前記半導体層の裏面との間にオーミック接合を形成するショットキーダイオードを含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記トレンチの側面の一部を形成するように前記半導体層の表面に露出する第１導電型のソース領域と、
    　前記トレンチの側面の一部を形成するように前記ソース領域の裏面側に隣接する第２導電型のチャネル領域と、
    　前記トレンチの底面を形成するように前記チャネル領域の裏面側に隣接する第１導電型のドレイン領域と、
    　前記トレンチにゲート絶縁膜を介して埋め込まれたゲート電極とを含み、
    　前記半導体装置は、前記第１電極が前記ソース領域との間にオーミック接合を形成し、前記第２電極が前記ドレイン領域との間にオーミック接合を形成する電界効果トランジスタを含む、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　請求項１～１７のいずれか一項に記載の半導体装置と、
    　ボンディングワイヤを介して前記半導体装置の前記第１電極に接続された第１端子と、
    　前記半導体装置がダイボンディングされ、前記第２電極に接続された第２端子と、
    　前記半導体装置、前記第１端子および前記第２端子を封止する樹脂パッケージとを含み、
    　前記ボンディングワイヤは、所定の超音波振動方向に沿って超音波振動を印加することによって前記第１電極に接合されており、
    　前記オフ方向と前記超音波振動方向とのなす角度が３０°以下である、半導体パッケージ。
  19. 　前記オフ方向と前記超音波振動方向とが平行である、請求項１８に記載の半導体パッケージ。
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