JP7534285B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本開示は、トレンチ構造を有するダイオード、トランジスタ等の半導体装置及び半導体装置の製造方法に関する。
従来、特表２０１６－５０２２７０号公報にも記載されているように、ショットキー障壁を形成する第１導電型の半導体層の表面から形成されたトレンチの底部に位置する当該半導体層内領域に、第２導電型低濃度領域が形成されたトレンチ構造を有する半導体装置が知られる。
上記従来の半導体装置にあっては、半導体基板を平面視したとき、トレンチ底部の第２導電型低濃度領域がトレンチの外に張り出している。
このような第２導電型低濃度領域がトレンチ底部から外方に張り出した構造では、順方向電流の導通領域に、当該第２導電型低濃度領域が張り出していることとなり、オン抵抗の上昇を招く、従って順方向特性が劣化することがある。
耐圧を向上しようとして上記第２導電型低濃度領域を形成する、さらには同領域を大きく形成しようとすると、耐圧の向上が得られるが、オン抵抗の上昇が伴う。そのため、オン抵抗の上昇を抑えつつ耐圧を向上することが難しいことがある。
また、次世代デバイス材料（ＧａＮやＳｉＣなど）などの特定の半導体材料において、イオン注入技術が十分に確立していない段階が今後も生じる恐れがある。そのような材料を選択したときイオン注入技術を使って第２導電型低濃度領域を所望の範囲に精度よく形成しにくいという問題が生じ得る。
本開示の１つの態様の半導体装置は、半導体基板と、前記半導体基板の表面に積層された第１導電型の第１半導体層と、前記第１半導体層の凹部の底に積層されたエピタキシャル成長により結晶成長した第２導電型の第２半導体層と、側面が前記第１半導体層により構成され、底面の少なくとも一部が前記第２半導体層により構成されたトレンチと、前記トレンチの底面及び側面を被膜する絶縁膜と、前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、前記導電体に電気的に接続するとともに、前記第１半導体層の表面とショットキー障壁を形成する金属膜と、を備え、前記第２半導体層は、前記トレンチの底面の中央部を構成し、前記半導体基板を平面視したとき、前記トレンチの領域の外縁に接することなく、同領域内に収まっており、前記第１半導体層は、前記中央部を除く前記トレンチの底面の外縁部を構成し、前記第１半導体層が構成する前記外縁部に対して、前記第２半導体層が構成する前記中央部が凸状に形成されている。
（１）
本開示の１つの態様の半導体装置の製造方法は、半導体基板と、前記半導体基板の表面に積層された第１導電型の第１半導体層と、前記第１半導体層の凹部の底に積層された第２導電型の第２半導体層と、側面が前記第１半導体層により構成され、底面の少なくとも一部が前記第２半導体層により構成されたトレンチと、前記トレンチの底面及び側面を被膜する絶縁膜と、前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、前記導電体に電気的に接続するとともに、前記第１半導体層の表面とショットキー障壁を形成する金属膜と、を備える半導体装置を製造する方法であって、前記第１半導体層上に、第２導電型の不純物を含む前記第２半導体層をエピタキシャル成長により積層する第２半導体層積層工程を備え、前記第２半導体層積層工程において、前記半導体基板上に積層された前記第１半導体層の下層部上に、前記第２半導体層を積層し、前記第２半導体層積層工程の後、当該第２半導体層積層工程によって積層した半導体層を選択的にエッチングして残した部分を前記第２半導体層とし、当該第２半導体層の周囲に隣接して前記第１半導体層の上層部を、当該第２半導体層より高く積層することで前記トレンチを構成する。
（２）
本開示のもう１つの態様の半導体装置の製造方法は、半導体基板と、前記半導体基板の表面に積層された第１導電型の第１半導体層と、前記第１半導体層の凹部の底に積層された第２導電型の第２半導体層と、側面が前記第１半導体層により構成され、底面の少なくとも一部が前記第２半導体層により構成されたトレンチと、前記トレンチの底面及び側面を被膜する絶縁膜と、前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、前記導電体に電気的に接続するとともに、前記第１半導体層の表面とショットキー障壁を形成する金属膜と、を備える半導体装置を製造する方法であって、前記第１半導体層上に、第２導電型の不純物を含む前記第２半導体層をエピタキシャル成長により積層する第２半導体層積層工程を備え、前記第２半導体層積層工程の前に、前記第１半導体層の表面に前記トレンチの形成予定領域で開口する絶縁体マスクパターンを形成し、更に、当該絶縁体マスクパターンをマスクにして前記第１半導体層をエッチングすることで前記第１半導体層の凹部を形成する凹部形成工程と、前記凹部の周囲の前記第１半導体層の表面並びに当該凹部の底面の外縁部及び側面を覆い、同底面の中央部を露出させた絶縁体マスクパターンを設けるマスク形成工程と、を備え、前記第２半導体層積層工程において、前記マスク形成工程の絶縁体マスクパターンをマスクにして、前記底面の中央部に露出する前記第１半導体層上に、前記第２半導体層を積層する。
（３）
本開示のもう１つの態様の半導体装置の製造方法は、半導体基板と、前記半導体基板の表面に積層された第１導電型の第１半導体層と、前記第１半導体層の凹部の底に積層された第２導電型の第２半導体層と、側面が前記第１半導体層により構成され、底面の少なくとも一部が前記第２半導体層により構成されたトレンチと、前記トレンチの底面及び側面を被膜する絶縁膜と、前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、前記導電体に電気的に接続するとともに、前記第１半導体層の表面とショットキー障壁を形成する金属膜と、を備える半導体装置を製造する方法であって、前記第１半導体層上に、第２導電型の不純物を含む前記第２半導体層をエピタキシャル成長により積層する第２半導体層積層工程を備え、前記第２半導体層積層工程の前に、前記半導体基板上に積層された前記第１半導体層の下層部の表面に前記トレンチの形成予定領域で開口するマスクパターンを形成し、前記第２半導体層積層工程において、前記マスクパターンをマスクとして前記トレンチの形成予定領域の前記下層部の上に前記第２半導体層を前記マスクパターンより低く積層し、残りのギャップを窒化膜で埋め、前記マスクパターンを除去して、同マスクパターンがあった前記下層部上に前記第１半導体層の上層部を前記第２半導体層より高く積層し、前記窒化膜を除去することで前記トレンチを構成する。
本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第１実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第２実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第３実施形態を説明するための断面模式図である。 本開示の第４実施形態を説明するための断面模式図である。 本開示の第４実施形態を説明するための断面模式図である。 本開示の第４実施形態を説明するための断面模式図である。 本開示の第４実施形態を説明するための断面模式図である。 本開示の第４実施形態を説明するための断面模式図である。 本開示の第４実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第５実施形態を説明するための断面模式図である。 本開示の第６実施形態を説明するための断面模式図である。 順方向電圧及び耐圧につき、本発明例と比較例とを比較したグラフである。
以下に本開示の一実施形態につき図面を参照して説明する。
〔第１実施形態〕
まず、第１実施形態の半導体装置の製造方法及び半導体装置につき説明する。
（製造方法）
次の通り半導体装置を製造する。
図１に示す半導体基板１０１上に第１半導体層の下層部１０２が積層された構成に対し、図２に示すように第２導電型（Ｐ型）の不純物を含む第２半導体層１０３をエピタキシャル成長により積層する第２半導体層積層工程を実施する。
半導体基板１０１はＮ型高濃度シリコン基板である。半導体層１０２は、エピタキシャル成長法により半導体基板１０１の表面に積層されたＮ型低濃度の半導体層である。
次に図３に示すように第２半導体層１０３上にエッチングマスクパターン１０４を形成する。
次に図４に示すようにエッチングマスクパターン１０４をマスクにしてエッチングすることで、エッチングマスクパターン１０４から露出した第２半導体層１０３を除去し、エッチングマスクパターン１０４の下の第２半導体層１０３Ｐを残す。以上のように第２半導体層積層工程の後、当該第２半導体層積層工程によって積層した半導体層を選択的にエッチングして残した部分を製品部分の第２半導体層１０３Ｐとする。
次に図５に示すように、第２半導体層１０３Ｐの周囲に隣接してＮ型の第１半導体層の上層部１０５を、第２半導体層１０３Ｐより高く積層することでトレンチ１０６を構成する。
次に図６に示すように、エッチングマスクパターン１０４を除去する。すると、トレンチ１０６が現れる。なお、トレンチ１０６の数は任意である。
次に図７に示すように絶縁膜（熱酸化膜）１０７ａ、１０７ｂを、トレンチ１０６内を含め上層部１０５の表面、トレンチ１０６の底面に露出した第２半導体層１０３Ｐの上面に形成した後、トレンチ１０６内に導電体１０８を埋設する。導電体１０８の材料としてはポリシリコンまたは金属材料等を適用する。
さらに、トレンチ１０６の周囲の絶縁膜１０７ｂを除去した後、図８に示すようにショットキー金属膜１０９ａを上層部１０５の上面１０５ａに接合させてショットキー障壁を形成し、さらに表面電極金属膜１０９ｂを形成してショットキー金属膜１０９ａと導電体１０８とを接続する。さらに、裏面電極金属膜１１０を形成する。
（半導体装置）
例えば以上の製造方法により製造できる半導体装置１００は、図８に示すように第１導電型で比較的高濃度の半導体基板１０１と、半導体基板１０１の表面に積層された第１導電型で比較的低濃度の第１半導体層１０２，１０５と、第１半導体層１０２，１０５の凹部１１１の底に積層されたエピタキシャル成長により結晶成長した第２導電型の第２半導体層１０３Ｐと、側面が第１半導体層の上層部１０５により構成され、底面の全部が第２半導体層１０３Ｐにより構成されたトレンチ１０６と、トレンチ１０６の底面及び側面を被膜する絶縁膜１０７ａと、絶縁膜１０７ａにより被膜されたトレンチ１０６の内部を埋める導電体１０８と、導電体１０８に電気的に接続するとともに、第１半導体層の上層部１０５の上面１０５ａとショットキー障壁を形成するショットキー金属膜１０９ａと、を備える。
第２半導体層１０３Ｐは、トレンチ１０６の下に配置され、半導体基板１０１を平面視したとき、トレンチ１０６の領域内に収まっている。
半導体基板１０１上に積層された半導体層内の領域であって、半導体基板１０１を平面視したときトレンチ１０６の領域外の領域は、第１導電型（Ｎ型）の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
半導体装置１００は、ＳＢＤ（Schottky diode）のほか、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などに応用できる。
ＭＯＳＦＥＴを構成する場合は、Ｐボディ、ゲート等が中心部に形成され、表面電極金属膜１０９ｂがソース電極、裏面電極金属膜１１０がドレイン電極となる。ＩＧＢＴの場合はさらに、半導体基板１０１としてＰ型高濃度基板が適用され、表面電極金属膜１０９ｂがエミッター電極、裏面電極金属膜１１０がコレクター電極となる。
〔第２実施形態〕
次に、第２実施形態の半導体装置の製造方法及び半導体装置につき説明する。
（製造方法）
次の通り半導体装置を製造する。
図９に示す半導体基板２０１上に第１半導体層２０２が積層された構成に対し、図１０に示すように第１半導体層２０２上にエッチングマスクパターン２０３を形成する。半導体基板２０１はＮ型高濃度シリコン基板である。半導体層２０２は、エピタキシャル成長法により半導体基板２０１の表面に積層されたＮ型低濃度の半導体層である。
次に図１１に示すようにエッチングマスクパターン２０３をマスクにしてエッチングすることで、第１半導体層２０２に凹部２０４を形成する。
次に、図１２に示すように第２導電型（Ｐ型）の不純物を含む第２半導体層２０５Ｐをエピタキシャル成長により凹部２０４の底に積層する第２半導体層積層工程を実施する。これにより、第２半導体層２０５Ｐの上面を底面としたトレンチ２０６を形成する。
次に図１３に示すようにエッチングマスクパターン２０３を除去する。
次に図１４に示すように絶縁膜（熱酸化膜）２０７ａ、２０７ｂを、トレンチ２０６内を含め第１半導体層２０２の表面、トレンチ２０６の底面に露出した第２半導体層２０５Ｐの上面に形成した後、トレンチ２０６内に導電体２０８を埋設する。導電体２０８の材料としてはポリシリコンまたは金属材料等を適用する。
さらに、トレンチ２０６の周囲の絶縁膜２０７ｂを除去した後、図１５に示すようにショットキー金属膜２０９ａを第１半導体層２０２の表面２０２ａに接合させてショットキー障壁を形成し、さらに表面電極金属膜２０９ｂを形成してショットキー金属膜２０９ａと導電体２０８とを接続する。さらに、裏面電極金属膜２１０を形成する。
（半導体装置）
例えば以上の製造方法により製造できる半導体装置２００は、図１５に示すように第１導電型で比較的高濃度の半導体基板２０１と、半導体基板２０１の表面に積層された第１導電型で比較的低濃度の第１半導体層２０２と、第１半導体層２０２の凹部２０４の底に積層されたエピタキシャル成長により結晶成長した第２導電型の第２半導体層２０５Ｐと、側面が第１半導体層２０２により構成され、底面の全部が第２半導体層２０５Ｐにより構成されたトレンチ２０６と、トレンチ２０６の底面及び側面を被膜する絶縁膜２０７ａと、絶縁膜２０７ａにより被膜されたトレンチ２０６の内部を埋める導電体２０８と、導電体２０８に電気的に接続するとともに、第１半導体層２０２の表面２０２ａとショットキー障壁を形成するショットキー金属膜２０９ａと、を備える。
第２導電型領域２０５Ｐは、トレンチ２０６の下に配置され、半導体基板２０１を平面視したとき、トレンチ２０６の領域内に収まっている。
半導体基板２０１上に積層された半導体層内の領域であって、半導体基板２０１を平面視したときトレンチ２０６の領域外の領域は、第１導電型（Ｎ型）の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
半導体装置２００は、ＳＢＤ（Schottky diode）のほか、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などに応用できる。
ＭＯＳＦＥＴを構成する場合は、Ｐボディ、ゲート等が中心部に形成され、表面電極金属膜２０９ｂがソース電極、裏面電極金属膜２１０がドレイン電極となる。ＩＧＢＴの場合はさらに、半導体基板２０１としてＰ型高濃度基板が適用され、表面電極金属膜２０９ｂがエミッター電極、裏面電極金属膜２１０がコレクター電極となる。
〔第３実施形態〕
次に、第３実施形態の半導体装置の製造方法及び半導体装置につき説明する。
（製造方法）
次の通り半導体装置を製造する。
図１６に示すように上記第２実施形態と同様にして、半導体基板３０１上の第１半導体層３０２上に、トレンチの形成予定の領域で開口する絶縁体マスクパターン３０３を形成して、これをマスクにしてエッチングすることで、第１半導体層３０２に凹部３０４を形成する（凹部形成工程）。
次に、凹部形成工程後のマスク形成工程として、まず図１７に示すように絶縁体層３０５を形成する。絶縁体層３０５を、上記のトレンチ形成工程における絶縁体マスクパターン３０３の上に積層する。それとともに絶縁体層３０５で凹部３０４の底面及び側面を覆う。絶縁体マスクパターン３０３及び絶縁体層３０５を構成する絶縁材料としては、酸化ケイ素、窒化ケイ素、ＴＥＯＳ（オルトケイ酸テトラエチル）などが挙げられる。絶縁体層２０５の積層方法としては、例えば化学蒸着（ＣＶＤ）が適用される。
次に、図１８に示すように表面全体をエッチングする。エッチングとしては異方性エッチングを適用する。異方性エッチングとしては、表面に垂直な縦方向のエッチング速度が、表面に平行な横方向のエッチング速度より早い反応性のものを適用する。
したがって、図１８に示すように絶縁体層３０５の一部のうち、凹部３０４の底面の外縁部３０４ａ及び側面３０４ｂに被着する部分の側壁絶縁体３０５Ｓを残しつつ、凹部３０４の底面の中央部３０４ｃを露出させることができる。凹部３０４の底面の中央部３０４ｃ上の絶縁体が縦方向エッチングにより除去される時、側壁絶縁体３０５Ｓが残存するからである。
側壁絶縁体３０５Ｓは、凹部３０４の開口に近い部位ほどエッチングが進行するので、凹部３０４の開口から底面に近づくにつれて厚くなる。
また、凹部３０４の周囲の第１半導体層３０２の表面３０２ａでは、絶縁体マスクパターン３０３が図１７に示したエッチング前の段階で絶縁体層３０５に覆われている。そのため、凹部３０４の底面の中央部３０４ｃ上の絶縁体が縦方向エッチングにより除去される時、絶縁体マスクパターン３０３も残存する。
以上の異方性エッチングにより残存した絶縁体マスクパターン３０３と側壁絶縁体３０５Ｓとを合わせて絶縁体マスクパターン３０６とする。
絶縁体マスクパターン３０６は、図１８に示すように凹部３０４の周囲の第１半導体層３０２の表面３０２ａ並びに凹部３０４の底面の外縁部３０４ａ及び側面３０４ｂを覆い、同底面の中央部３０４ｃを露出させたパターンとなっている。この絶縁体マスクパターン３０６を次の第２半導体層積層工程のためのマスクとする。
次に、第２半導体層積層工程を実施する。第２半導体層積層工程では、第１半導体層３０２上に、第２導電型の不純物を含む第２半導体層３０８をエピタキシャル成長により積層する。
本実施形態では、絶縁体マスクパターン３０６をマスクにして、凹部３０４の底面の中央部３０４ｃに露出する第１半導体層３０２上に、第２半導体層を積層する。但し、これに先行して、小凹部形成工程を実施する。
小凹部形成工程として、図１９に示すように絶縁体マスクパターン３０６をマスクにして凹部３０４の底面の中央部３０４ｃに露出する第１半導体層３０２をエッチングすることで凹部３０４の底面の中央部３０４ｃに第１半導体層３０２の小凹部３０７を形成する。
次に、図２０に示すように絶縁体マスクパターン３０６をマスクにして、凹部３０４の底面の中央部に露出する第１半導体層３０２上に、第２半導体層３０８を積層する。ここでは、小凹部３０７が先に形成されているので、絶縁体マスクパターン３０６をマスクにして、小凹部内３０７に、第２半導体層３０８を積層する。
次に、熱処理により第２半導体層３０８の不純物を拡散させ、図２１に示すように第２導電型領域３０９Ｐを形成する。
絶縁体マスクパターン３０６を除去し、第２導電型領域３０９Ｐの上面を底面中央部としたトレンチ３１０を形成する。
次に図２３に示すように絶縁膜（熱酸化膜）３１１ａ、３１１ｂを、トレンチ３１０内を含め第１半導体層３０２の表面、トレンチ３０６の底面に露出した第２半導体層３０８の上面に形成した後、トレンチ３１０内に導電体３１２を埋設する。導電体３１２の材料としてはポリシリコンまたは金属材料等を適用する。
さらに、トレンチ３１０の周囲の絶縁膜３１１ｂを除去した後、図２４に示すようにショットキー金属膜３１３ａを第１半導体層３０２の表面３０２ａに接合させてショットキー障壁を形成し、さらに表面電極金属膜３１３ｂを形成してショットキー金属膜３１３ａと導電体３１２とを接続する。さらに、裏面電極金属膜３１４を形成する。
（半導体装置）
例えば以上の製造方法により製造できる半導体装置３００は、図２４に示すように第１導電型で比較的高濃度の半導体基板３０１と、半導体基板３０１の表面に積層された第１導電型で比較的低濃度の第１半導体層３０２と、第１半導体層３０２の凹部３０４＋３０７の底に積層されたエピタキシャル成長により結晶成長した第２導電型の第２半導体層３０８と、側面が第１半導体層３０２により構成され、底面の中央部が第２半導体層３０８により構成されたトレンチ３１０と、トレンチ３１０の底面及び側面を被膜する絶縁膜３１１ａと、絶縁膜３１１ａにより被膜されたトレンチ３１０の内部を埋める導電体３１２と、導電体３１２に電気的に接続するとともに、第１半導体層３０２の表面３０２ａとショットキー障壁を形成するショットキー金属膜３１３ａと、を備える。
第２半導体層３０８及びこれを第２導電型不純物の拡散源とした第２導電型領域３０９Ｐは、トレンチ３１０の下に配置され、半導体基板２０１を平面視したとき、トレンチ２０６の領域内に収まっている。
第２半導体層３０８及び第２導電型領域３０９Ｐは、トレンチ３１０の底面の中央部を構成し、半導体基板３０１を平面視したとき、トレンチ３１０の領域の外縁に接することなく、同領域内に収まっている。第１半導体層３０２は、中央部を除くトレンチ３１０の底面の外縁部を構成する。
半導体基板３０１上に積層された半導体層内の領域であって、半導体基板３０１を平面視したときトレンチ３１０の領域外の領域は、第１導電型（Ｎ型）の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
本実施形態においては、トレンチ３１０の底面はフラットに形成されている、すなわち、第１半導体層３０２が構成する外縁部と、第２半導体層３０８が構成する中央部とが同一深さに配置されている。
半導体装置３００は、ＳＢＤ（Schottky diode）のほか、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などに応用できる。
ＭＯＳＦＥＴを構成する場合は、Ｐボディ、ゲート等が中心部に形成され、表面電極金属膜３１３ｂがソース電極、裏面電極金属膜３１４がドレイン電極となる。ＩＧＢＴの場合はさらに、半導体基板３０１としてＰ型高濃度基板が適用され、表面電極金属膜３１３ｂがエミッター電極、裏面電極金属膜３１４がコレクター電極となる。
〔第４実施形態〕
次に、第４実施形態の半導体装置の製造方法及び半導体装置につき説明する。
（製造方法）
次の通り半導体装置を製造する。
上記第３実施形態の図１８までの工程と同様にして、図２５に示すように第１半導体層４０２に凹部４０４を形成し、凹部４０４内に側壁絶縁体４０５Ｓを設ける。
上記第３実施形態の同様の異方性エッチングにより残存した絶縁体マスクパターン４０３と側壁絶縁体４０５Ｓとを合わせて絶縁体マスクパターン４０６とする。
絶縁体マスクパターン４０６は、図２５に示すように凹部４０４の周囲の第１半導体層４０２の表面４０２ａ並びに凹部４０４の底面の外縁部４０４ａ及び側面４０４ｂを覆い、同底面の中央部４０４ｃを露出させたパターンとなっている。この絶縁体マスクパターン４０６を次の第２半導体層積層工程のためのマスクとする。
次に、第２半導体層積層工程を実施する。第２半導体層積層工程では、第１半導体層４０２上に、第２導電型の不純物を含む第２半導体層４０７Ｐをエピタキシャル成長により積層する。
本実施形態では、絶縁体マスクパターン４０６をマスクにして、凹部４０４の底面の中央部４０４ｃに露出する第１半導体層４０２上に、第２半導体層４０７Ｐを積層し、図２６に示す構造を得る。
次に、図２７に示すように絶縁体マスクパターン４０６を除去し、第２半導体層４０７Ｐの上面を凸状の底面中央部としたトレンチ４０８を形成する。
次に図２８に示すように絶縁膜（熱酸化膜）４０９ａ、４０９ｂを、トレンチ４０８内を含め第１半導体層４０２の表面、トレンチ４０８の底面に露出した第２半導体層４０７Ｐの上面に形成した後、図２９に示すようにトレンチ４０８内に導電体４１０を埋設する。導電体４１０の材料としてはポリシリコンまたは金属材料等を適用する。
さらに、トレンチ４０８の周囲の絶縁膜４０９ｂを除去した後、図３０に示すようにショットキー金属膜４１１ａを第１半導体層４０２の表面４０２ａに接合させてショットキー障壁を形成し、さらに表面電極金属膜４１１ｂを形成してショットキー金属膜４１１ａと導電体４１０とを接続する。さらに、裏面電極金属膜４１２を形成する。
（半導体装置）
例えば以上の製造方法により製造できる半導体装置４００は、図３０に示すように第１導電型で比較的高濃度の半導体基板４０１と、半導体基板４０１の表面に積層された第１導電型で比較的低濃度の第１半導体層４０２と、第１半導体層４０２の凹部４０４の底に積層されたエピタキシャル成長により結晶成長した第２導電型の第２半導体層４０７Ｐと、側面が第１半導体層４０２により構成され、底面の中央部が第２半導体層４０７Ｐにより構成されたトレンチ４０８と、トレンチ４０８の底面及び側面を被膜する絶縁膜４０９ａと、絶縁膜４０９ａにより被膜されたトレンチ４０８の内部を埋める導電体４１０と、導電体４１０に電気的に接続するとともに、第１半導体層４０２の表面４０２ａとショットキー障壁を形成するショットキー金属膜４１１ａと、を備える。
第２半導体層４０７Ｐは、トレンチ４０８の下に配置され、半導体基板４０１を平面視したとき、トレンチ４０８の領域内に収まっている。
第２半導体層４０７Ｐは、トレンチ４０８の底面の中央部を構成し、半導体基板４０１を平面視したとき、トレンチ４０８の領域の外縁に接することなく、同領域内に収まっている。第１半導体層４０２は、中央部を除くトレンチ４０８の底面の外縁部を構成する。
半導体基板４０１上に積層された半導体層内の領域であって、半導体基板４０１を平面視したときトレンチ４０８の領域外の領域は、第１導電型（Ｎ型）の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
本実施形態においては、トレンチ４０８の底面は、第２半導体層４０７Ｐによる凸部を有する、すなわち、第１半導体層４０２が構成する外縁部に対して、第２半導体層４０７Ｐが構成する中央部が凸状に形成されている。
半導体装置４００は、ＳＢＤ（Schottky diode）のほか、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などに応用できる。
ＭＯＳＦＥＴを構成する場合は、Ｐボディ、ゲート等が中心部に形成され、表面電極金属膜４１１ｂがソース電極、裏面電極金属膜４１２がドレイン電極となる。ＩＧＢＴの場合はさらに、半導体基板４０１としてＰ型高濃度基板が適用され、表面電極金属膜４１１ｂがエミッター電極、裏面電極金属膜４１２がコレクター電極となる。
〔第５実施形態〕
次に、第５実施形態の半導体装置の製造方法及び半導体装置につき説明する。
（製造方法）
次の通り半導体装置を製造する。
図３１に示す半導体基板５０１上に積層された第１半導体層の下層部５０２の表面に、図３２に示すようにトレンチの形成予定の領域で開口するマスクパターン５０３を形成する。半導体基板５０１はＮ型高濃度シリコン基板である。第１半導体層の下層部５０２は、エピタキシャル成長法により半導体基板５０１の表面に積層されたＮ型低濃度の半導体層である。
次に、第２導電型（Ｐ型）の不純物を含む第２半導体層５０４Ｐをエピタキシャル成長により積層する第２半導体層積層工程を実施する。
本実施形態では第２半導体層積層工程として、マスクパターン５０３をマスクとしてトレンチの形成予定領域の下層部５０２の上に第２半導体層５０４Ｐをマスクパターン５０３より低く積層し、残りのギャップ、すなわち、第２半導体層５０４Ｐとマスクパターン５０３とのギャップを窒化膜５０５で埋め、図３３に示す構造を得る。
次に、図３４に示すように窒化膜５０５をエッチングしてマスクパターン５０３を露出させ、マスクパターン５０３の開口部の第２半導体層５０４Ｐ上に窒化膜５０６を残す。
次に、図３５に示すようにマスクパターン５０３を除去して、同マスクパターン５０３があった下層部５０２上に、図３６に示すように第１半導体層の上層部５０７を第２半導体層５０４Ｐより高く積層する。上層部５０７は、下層部５０２と同様にＮ型低濃度の半導体層である。上層部５０７を、窒化膜５０６をマスクにしてエピタキシャル成長法により下層部５０２の表面に積層する。
次に、図３７に示すように窒化膜５０６を除去することでトレンチ５０８を構成する。
次に図３８に示すように絶縁膜（熱酸化膜）５０９ａ、５０９ｂを、トレンチ５０８内を含め上層部５０７の表面、トレンチ５０８の底面に露出した第２半導体層５０４Ｐの上面に形成する。
その後、図３９に示すようにトレンチ５０８内に導電体５１０を埋設する。導電体５１０の材料としてはポリシリコンまたは金属材料等を適用する。
さらに、トレンチ５０８の周囲の絶縁膜５０９ｂを除去した後、図４０に示すようにショットキー金属膜５１１ａを上層部５０７の上面５０７ａに接合させてショットキー障壁を形成し、さらに表面電極金属膜５１１ｂを形成してショットキー金属膜５１１ａと導電体５１０とを接続する。さらに、裏面電極金属膜５１２を形成する。
（半導体装置）
例えば以上の製造方法により製造できる半導体装置５００は、図４０に示すように第１導電型で比較的高濃度の半導体基板５０１と、半導体基板５０１の表面に積層された第１導電型で比較的低濃度の第１半導体層５０２，５０７と、第１半導体層５０２，５０７の凹部５１３の底に積層されたエピタキシャル成長により結晶成長した第２導電型の第２半導体層５０４Ｐと、側面が第１半導体層の上層部５０７により構成され、底面の全部が第２半導体層５０４Ｐにより構成されたトレンチ５０８と、トレンチ５０８の底面及び側面を被膜する絶縁膜５０９ａと、絶縁膜５０９ａにより被膜されたトレンチ５０８の内部を埋める導電体５１０と、導電体５１０に電気的に接続するとともに、第１半導体層の上層部５０７の上面５０７ａとショットキー障壁を形成するショットキー金属膜５１１ａと、を備える。
第２半導体層５０４Ｐは、トレンチ５０８の下に配置され、半導体基板５０１を平面視したとき、トレンチ５０８の領域内に収まっている。
半導体基板５０１上に積層された半導体層内の領域であって、半導体基板５０１を平面視したときトレンチ５０８の領域外の領域は、第１導電型（Ｎ型）の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
半導体装置５００は、ＳＢＤ（Schottky diode）のほか、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などに応用できる。
ＭＯＳＦＥＴを構成する場合は、Ｐボディ、ゲート等が中心部に形成され、表面電極金属膜５１１ｂがソース電極、裏面電極金属膜５１２がドレイン電極となる。ＩＧＢＴの場合はさらに、半導体基板５０１としてＰ型高濃度基板が適用され、表面電極金属膜５１１ｂがエミッター電極、裏面電極金属膜５１２がコレクター電極となる。
〔第６実施形態〕
次に、第６実施形態の半導体装置の製造方法及び半導体装置につき説明する。
本実施形態は、上記第１実施形態の半導体装置１００又は第５実施形態の半導体装置５００を基本とした半導体装置として説明する。
図４１に示すように、第１半導体層の上層部１０５，５０７の上面１０５ａ，５０７ａが凸状に形成されたものであり、その他は上記第１実施形態又は第５実施形態で説明した通りである。
この上面１０５ａ，５０７ａは、両側の導電体１０８，５１０から離れた中央部を頂部とするように突出している。かかる構造により、上面１０５ａ，５０７ａの面積が大きくなり、従って、ショットキー金属膜１０９ａ，５１１ａとの接合面であるショットキー接合面が大きくなり、より大きな順方向電流を流すことが可能になる。したがって、低いオン抵抗の順方向特性を実現することができる。
このような凸状の上面１０５ａ，５０７ａは、上記第１実施形態又は第５実施形態で説明した製造方法により構成することができる。
上記第１実施形態の上層部１０５は、エッチングマスクパターン１０４をマスクとしてエピタキシャル成長法により積層される。そのため、エッチングマスクパターン１０４のエッジから離れた中央部で堆積量が最大となり、上記の凸状の上面１０５ａが形成される。
上記第５実施形態の上層部５０７は、窒化膜５０６をマスクとしてエピタキシャル成長法により積層される。そのため、窒化膜５０６のエッジから離れた中央部で堆積量が最大となり、上記の凸状の上面５０７ａが形成される。
その後、凸状の上面１０５ａ，５０７ａを平滑化することなく、ショットキー金属膜１０９ａ，５１１ａを蒸着する。
以上のようにして凸状の上面１０５ａ，５０７ａに形成されたショットキー接合を得ることができる。
〔作用効果〕
以上説明した実施形態によれば、トレンチの下に配置される第２導電型の第２半導体層により逆電圧印加時の電界を緩和して耐圧を向上する。またショットキー接合下の順方向電流の導通領域を確保し、オン抵抗の上昇を抑えることができる。
また、イオン注入法を用いずに、エピタキシャル技術を用いて、トレンチ底部に第２導電型の第２半導体層を所望の範囲に精度よく形成することができる。半導体基板３０１、第１半導体層１０２，１０５及び第２半導体層１０３に対して、ＧａＮ（窒化ガリウム）などのイオン注入技術が十分に確立していない半導体材料も選択できる。また半導体基板３０１、第１半導体層１０２，１０５及び第２半導体層１０３は、ＳｉＣ（炭化ケイ素）、ダイヤモンド、Ｇａ２Ｏ３（酸化ガリウム）、ＡｌＮ（窒化アルミニウム）であってもよい。
エピタキシャル技術を用いると、不純物プロファイルをイオン注入よりも急峻にすることができるため、ショットキー接合下の導通領域に第２導電型領域が広がりにくくなり、オン抵抗の上昇を抑えることができる。
第１又は第５実施形態によれば、エッチング法を用いずにトレンチ形状を構成することができる。そのため、ダメージを受けたエッチング面の後処理が不要となる。
第１又は第５実施形態によれば、第１半導体層の下層部と上層部とは、別工程で積層するので、第１半導体層の下層部と上層部とでドーピング濃度を変えることができる。これにより、性能改善が期待できる（例えば、上層部に比較して下層部のドーピング濃度を上げ、オン抵抗を下げる）。
〔特性比較〕
図４２に、比較例と本発明例についてのＶＦ－ＶＲＭ特性を示す。ＶＦはで、順方向電流ＩＦ＝１０〔Ａ〕時の順方向電圧である。ＶＲＭは耐圧を示し、逆方向漏れ電流ＩＲＭ＝０．１〔ｍＡ〕時の逆方向電圧である。
図４２のグラフにおいて、上記第１実施形態に従った本発明例のＳＢＤの特性を示す点１１が出現した。
図４２のグラフにおいて、点１４はＰ型領域１０３Ｐがトレンチ１０６の外方に張り出した比較例のＳＢＤの特性を示す。その他の条件は、本発明例のＳＢＤ（点１１）と共通とした。
図４２のグラフにおいて、直線１６は、Ｐ型領域１０３Ｐが無い比較例のＳＢＤの特性を示す。その他の条件は、本発明例のＳＢＤ（点１１）と共通とした。直線１６は、半導体層１０２，１０５のＮ型不純物濃度を低下させるほど、ＶＦ及びＶＲＭが直線的に上昇する傾向を示す。
Ｐ型領域１０３Ｐがトレンチ１０６の外方に張り出した比較例のＳＢＤのうち点１４のＳＢＤでは、Ｐ型領域１０３Ｐが無い比較例のＳＢＤに対して耐圧ＶＲＭを向上することができた。しかし、それと引き替えに順方向電圧ＶＦが上昇した。
Ｐ型領域１０３Ｐがトレンチ１０６の外方に張り出した比較例のＳＢＤでは、耐圧ＶＲＭの向上とともに順方向電圧ＶＦが上昇する。これは、耐圧の向上が得られるが、オン抵抗の上昇が伴うからである。
これに対し本発明例のＳＢＤ（点１１）にあっては、オン抵抗の上昇を抑えつつ耐圧が向上され、比較例に比較して低いＶＦと高い耐圧ＶＲＭを達成することができた。
以上本開示の実施形態を説明したが、この実施形態は、例として示したものであり、この他の様々な形態で実施が可能であり、発明の要旨を逸脱しない範囲で、構成要素の省略、置き換え、変更を行うことができる。
本開示は、半導体装置及び半導体装置の製造方法に利用することができる。
１００ 半導体装置
１０１ 半導体基板
１０２，１０５半導体層（Ｎ型）
１０３Ｐ 第２半導体層（Ｐ型）
１０６ トレンチ
１０７ａ 絶縁膜（熱酸化膜）
１０８ 導電体
１０９ａ ショットキー金属膜
１０９ｂ 表面電極金属膜
１１０ 裏面電極金属膜
１１１ 凹部

Claims (12)

  1. 半導体基板と、
    前記半導体基板の表面に積層された第１導電型の第１半導体層と、
    前記第１半導体層の凹部の底に積層された、エピタキシャル成長により結晶成長した第２導電型の第２半導体層と、
    側面が前記第１半導体層により構成され、底面の少なくとも一部が前記第２半導体層により構成されたトレンチと、
    前記トレンチの底面及び側面を被膜する絶縁膜と、
    前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、
    前記導電体に電気的に接続するとともに、前記第１半導体層の表面とショットキー障壁を形成する金属膜と、を備え、
    前記第２半導体層は、前記トレンチの底面の中央部を構成し、前記半導体基板を平面視
    したとき、前記トレンチの領域の外縁に接することなく、同領域内に収まっており、
    前記第１半導体層は、前記中央部を除く前記トレンチの底面の外縁部を構成し、
    前記第１半導体層が構成する前記外縁部に対して、前記第２半導体層が構成する前記中央部が凸状に形成されている半導体装置。
  2. 前記第１半導体層が構成する前記外縁部と、前記第２半導体層が構成する前記中央部とが略同一深さに配置されている請求項１に記載の半導体装置。
  3. 前記半導体基板上に積層された半導体層内の領域であって、前記半導体基板を平面視したとき前記トレンチの領域外の領域は、第１導電型の領域で占められている請求項１又は請求項２に記載の半導体装置。
  4. 前記半導体基板、前記第１半導体層及び前記第２半導体層は、ＧａＮを含む、
    請求項１から請求項３のうちいずれか一に記載の半導体装置。
  5. 前記半導体基板、前記第１半導体層及び前記第２半導体層は、ＳｉＣ、ダイヤモンド、Ｇａ２Ｏ３、ＡｌＮのいずれかを含む、
    請求項１から請求項４のうちいずれか一に記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板の表面に積層された第１導電型の第１半導体層と、
    前記第１半導体層の凹部の底に積層された第２導電型の第２半導体層と、
    側面が前記第１半導体層により構成され、底面の少なくとも一部が前記第２半導体層により構成されたトレンチと、
    前記トレンチの底面及び側面を被膜する絶縁膜と、
    前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、
    前記導電体に電気的に接続するとともに、前記第１半導体層の表面とショットキー障壁を形成する金属膜と、を備える半導体装置を製造する方法であって、
    前記第１半導体層上に、第２導電型の不純物を含む前記第２半導体層をエピタキシャル成長により積層する第２半導体層積層工程を備え、
    前記第２半導体層積層工程において、前記半導体基板上に積層された前記第１半導体層の下層部上に、前記第２半導体層を積層し、
    前記第２半導体層積層工程の後、当該第２半導体層積層工程によって積層した半導体層を選択的にエッチングして残した部分を前記第２半導体層とし、当該第２半導体層の周囲に隣接して前記第１半導体層の上層部を、当該第２半導体層より高く積層することで前記トレンチを構成する、
    半導体装置の製造方法。
  7. 半導体基板と、
    前記半導体基板の表面に積層された第１導電型の第１半導体層と、
    前記第１半導体層の凹部の底に積層された第２導電型の第２半導体層と、
    側面が前記第１半導体層により構成され、底面の少なくとも一部が前記第２半導体層により構成されたトレンチと、
    前記トレンチの底面及び側面を被膜する絶縁膜と、
    前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、
    前記導電体に電気的に接続するとともに、前記第１半導体層の表面とショットキー障壁を形成する金属膜と、を備える半導体装置を製造する方法であって、
    前記第１半導体層上に、第２導電型の不純物を含む前記第２半導体層をエピタキシャル成長により積層する第２半導体層積層工程を備え、
    前記第２半導体層積層工程の前に、前記第１半導体層の表面に前記トレンチの形成予定
    領域で開口する絶縁体マスクパターンを形成し、
    更に、
    当該絶縁体マスクパターンをマスクにして前記第１半導体層をエッチングすることで前記第１半導体層の凹部を形成する凹部形成工程と、
    前記凹部の周囲の前記第１半導体層の表面並びに当該凹部の底面の外縁部及び側面を覆い、同底面の中央部を露出させた絶縁体マスクパターンを設けるマスク形成工程と、
    を備え、
    前記第２半導体層積層工程において、前記マスク形成工程の絶縁体マスクパターンをマスクにして、前記底面の中央部に露出する前記第１半導体層上に、前記第２半導体層を積層する半導体装置の製造方法。
  8. 前記マスク形成工程の後であって前記第２半導体層積層工程の前に、前記マスク形成工程の絶縁体マスクパターンをマスクにして前記底面の中央部に露出する前記第１半導体層をエッチングすることで前記凹部の底面の中央部に前記第１半導体層の小凹部を形成する小凹部形成工程を備え、
    前記第２半導体層積層工程において、前記マスク形成工程の絶縁体マスクパターンをマスクにして、前記小凹部内に、前記第２半導体層を積層する請求項７に記載の半導体装置の製造方法。
  9. 前記マスク形成工程において、前記凹部形成工程の絶縁体マスクパターンの上に積層されるとともに前記凹部の底面及び側面を覆う絶縁体層を形成し、当該絶縁体層を異方性エッチングすることにより当該絶縁体層の一部であって前記凹部の底面の外縁部及び側面に被着する部分の絶縁体を残しつつ、前記凹部の底面の中央部を露出させる請求項７又は請求項８に記載の半導体装置の製造方法。
  10. 半導体基板と、
    前記半導体基板の表面に積層された第１導電型の第１半導体層と、
    前記第１半導体層の凹部の底に積層された第２導電型の第２半導体層と、
    側面が前記第１半導体層により構成され、底面の少なくとも一部が前記第２半導体層により構成されたトレンチと、
    前記トレンチの底面及び側面を被膜する絶縁膜と、
    前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、
    前記導電体に電気的に接続するとともに、前記第１半導体層の表面とショットキー障壁を形成する金属膜と、を備える半導体装置を製造する方法であって、
    前記第１半導体層上に、第２導電型の不純物を含む前記第２半導体層をエピタキシャル成長により積層する第２半導体層積層工程を備え、
    前記第２半導体層積層工程の前に、前記半導体基板上に積層された前記第１半導体層の下層部の表面に前記トレンチの形成予定領域で開口するマスクパターンを形成し、
    前記第２半導体層積層工程において、前記マスクパターンをマスクとして前記トレンチの形成予定領域の前記下層部の上に前記第２半導体層を前記マスクパターンより低く積層し、残りのギャップを窒化膜で埋め、
    前記マスクパターンを除去して、同マスクパターンがあった前記下層部上に前記第１半導体層の上層部を前記第２半導体層より高く積層し、前記窒化膜を除去することで前記トレンチを構成する半導体装置の製造方法。
  11. 前記半導体基板、前記第１半導体層及び前記第２半導体層は、ＧａＮを含む、
    請求項６から請求項１０のうちいずれか一に記載の半導体装置の製造方法。
  12. 前記半導体基板、前記第１半導体層及び前記第２半導体層は、ＳｉＣ、ダイヤモンド、Ｇａ２Ｏ３、ＡｌＮのいずれかを含む、
    請求項６から請求項１０のうちいずれか一に記載の半導体装置の製造方法。
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