WO2015014149A1 - 移位寄存器单元及其驱动方法、移位寄存器和显示装置 - Google Patents

移位寄存器单元及其驱动方法、移位寄存器和显示装置 Download PDF

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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • Embodiments of the present invention relate to the field of organic light emitting display, and in particular, to a shift register unit and a driving method thereof, a shift register, and a display device. Background technique
  • the scan line of each row and the data line of each column intersect to form an active matrix.
  • the method of progressive scanning is used to sequentially open the gate of each row and write the voltage on the data line to the pixel. Integrating the line scan driving circuit on the display backplane has the advantages of narrow edge and low cost. It has been used in most LCD (Liquid Crystal Display) / AMOLED (Active Matrix/Organic Light Emitting Diode). Diode) is used in display devices.
  • a-Si amorphous silicon
  • LTPS Low Temperature Poly-silicon
  • Oxide oxide
  • TFT Thin Film Transistor
  • Oxide TFTs have high mobility, good uniformity, and low cost, and are the most suitable technology for large-size panel display in the future, but the current-voltage (IV) transfer characteristics of oxide TFTs are usually depletion type, that is, oxide TFTs.
  • Vgs gate-source voltage
  • Fig. 1A is a structural diagram of a conventional shift register. All of the transistors in Figure 1A are n-type thin film transistors. As shown in FIG. 1A, a conventional shift register includes a first output transistor T1, a second output transistor ⁇ 2, a first control module 11 that controls T1, and a second control module 12 that controls ⁇ 2. Except for the shift register of the last stage, the output of each shift register is connected to the input of the shift register of the next stage, and alternately passes through two clock signals CLK1 with a duty ratio of 50%. Controlled by CLK2. All input and control signal amplitudes are VGL ⁇ VGH.
  • VGL is low and VGH is high.
  • the first output transistor T1 is connected to the clock signal CLKB and the output terminal 0171 1:) to function as a high level.
  • the second output transistor ⁇ 2 is connected to the low-level output terminal of the output low-level VGL and the output terminal ⁇ ⁇ ), and functions to transmit a low level.
  • the operation of the shift register can be divided into the following three stages.
  • the first stage is the pre-charging stage.
  • the output of the current stage shift register ⁇ ⁇ - ⁇ When the output of the current stage shift register ⁇ ⁇ - ⁇ ) generates a high-level pulse, it controls the PU point (the node connected to the gate of the transistor T1, that is, the pull-up node). It is charged to the high level VGH while the PD point (the node connected to the gate of the transistor T2, that is, the pull-down node) is controlled to be discharged to the low level VGL.
  • the transistor T1 is turned on, the low level of CLKB is transmitted to the output terminal OUT(n), and the transistor T2 is turned off.
  • the second phase is the evaluation phase.
  • the PU point becomes floating, that is, the transistors of the first output control module connected thereto are turned off, and no signal comes.
  • CLKB changes from low level to high level.
  • the PU point voltage is bootstrapped to a higher level by the capacitor connected between the gate of transistor T1 and the output terminal OUT n). It is guaranteed that there is no threshold loss in the output voltage of the output terminal OUT).
  • the PD point is kept low, and the transistor ⁇ 2 is turned off to prevent the high level of the output terminal OUT( n ) from leaking through ⁇ 2.
  • the third phase is the reset phase, that is, the next clock cycle, CLKB goes low, CLK goes high, the PU point is discharged to a low level, and the PD point is recharged to a high level.
  • the transistor T1 is turned off, the transistor T2 is turned on, and the output voltage of the output terminal OUT(n) is kept low through the transistor T2.
  • the PU point and the PD point form a reciprocal relationship, thereby avoiding the transistor T1 and
  • T2 is simultaneously turned on to cause an output abnormality.
  • transistors T1 and T2 in Figure 1A are depletion transistors, the output will produce large distortion.
  • the PU point voltage is at a high level to turn on the transistor T1, and the PD point voltage is discharged to the low level VGL.
  • the Vgs of the transistor T2 is 0. It still cannot be shut down normally, and leakage current is generated. That is to say, when transistors T1 and T2 are turned on at the same time, the high level of the output of output terminal OUT( n ) depends on the voltage division of the resistors of transistors T1 and ⁇ 2, which is usually much lower than the normally required high level.
  • the depletion mode TFT tube in the internal control circuit also causes output failure.
  • the:::::: control module is a pull-down pipe control module
  • the first control module includes transistors ⁇ 3 and ⁇ 4.
  • the transistors ⁇ 3 and ⁇ 4 are depletion transistors in which the transistor ⁇ 3 is connected to the output terminal OUT(n-1) of the upper stage shift register and the PU point (node connected to the gate of T1).
  • the role of transistor T3 is to charge the PU point voltage to a high level during the precharge phase.
  • the gate of the transistor T4 is connected to the reset signal Rst.
  • Transistor T4 is connected to a low level output that connects the PU point to the output low level VGL.
  • the role of transistor T4 is to pull the PU point voltage low during the reset phase.
  • the depletion transistors T3 and T4 are turned on during the evaluation phase, pulling the PU point voltage low.
  • the transistor T1 is not fully turned on, affecting the high level of the output of the output terminal OUT( n ), as shown by the broken line in FIG.
  • a main object of an embodiment of the present invention is to provide a shift register unit and a driving method thereof, a shift register and a display device, which solve the influence of a DC bias voltage on a TFT characteristic inside a shift register unit, and a shift register.
  • the problem of erroneous output caused by the TFT inside the cell being unable to be completely turned off.
  • an embodiment of the present invention provides a shift register unit, including: a first control module, configured to transmit a start signal to a first node;
  • a second control module configured to pull a potential of the second node to a potential different from a potential of the first node under the control of the first clock signal
  • a carry output module configured to output a carry signal according to a potential of the first node and a potential of the second node
  • a shift output module configured to output a shift signal according to a potential of the first node and a potential of the second node.
  • the shift register unit in the embodiment of the present invention further includes:
  • an output feedback module configured to maintain a potential of the first node by controlling the first control module according to the carry signal and the shift signal.
  • the shift register unit in the embodiment of the present invention further includes:
  • a reset module configured to control the reset of the shift signal.
  • the carry output module comprises a first carry output transistor and a second carry output transistor.
  • a gate of the first carry output transistor is connected to the first node, a first pole of the first carry output transistor is connected to the carry signal output end, and a second pole of the first carry output transistor Connected to the second clock signal output terminal;
  • a gate of the second carry output transistor is connected to the second node, a first pole of the second carry output transistor is connected to a first low level output terminal, and a second pole of the second carry output transistor Connected to the carry signal output end;
  • a bootstrap capacitor is connected between the shed-pole and the first pole of the first carry output transistor.
  • the shift output module comprises a first shift output transistor and a second shift output transistor.
  • a gate of the first shift output transistor is connected to the first node, a first pole of the first shift output transistor is connected to the shift signal output end, and the first shift output transistor is The second pole is connected to the second clock signal output end;
  • a gate of the second shift output transistor is connected to the second node, a first pole of the second shift output transistor is connected to a second low level output terminal, and the second shift output transistor is The second pole is connected to the shift signal output.
  • the first carry output transistor, the second carry output transistor, the first shift output transistor, and/or the second shift output transistor are depletion thin film transistors; a threshold voltage of the carry output transistor, a threshold of the second carry output transistor The voltage, the threshold voltage of the first shift output transistor, and the threshold voltage of the second shift output transistor are both the depletion threshold voltage.
  • the first low level is smaller than the first::::: low level, and an absolute value of a difference between the first low level and the second low level is greater than The absolute value of the threshold voltage is exhausted.
  • the first control module includes a first control transistor, a:::::: control transistor, a third control transistor, and a fourth control transistor.
  • a gate of the first control transistor is connected to the first clock signal output end, and a first pole of the first control transistor and a second pole of the output feedback module and the second control transistor respectively Connecting, the second pole of the first control transistor is connected to the start signal input end;
  • a gate of the second control transistor is connected to the first clock signal output terminal, and a first pole of the first control transistor is connected to the first node;
  • a gate of the third control transistor is connected to the second node, and a first pole of the third control transistor is respectively connected to a:::::: pole of the fourth control transistor and the output feedback module And the second pole of the third control transistor is connected to the first node;
  • the sector of the fourth control transistor is coupled to the second node, and the first pole of the fourth control transistor is coupled to the first low level output.
  • the second control module includes a fifth control transistor, a sixth control transistor, and a holding capacitor;
  • a slab-pole of the fifth control transistor is connected to the first clock signal output terminal, a first pole of the fifth control transistor is connected to the second node, and a second pole of the fifth control transistor Connected to the first clock signal output end;
  • a sixth pole of the sixth control transistor is connected to the first node, a first pole of the sixth control transistor is connected to the first low level output terminal, and a second pole of the sixth control transistor is a first pole connection of the fifth control transistor;
  • the holding capacitor is connected between the second node and the second low level output.
  • the output feedback module includes a feedback transistor
  • the reset module includes a reset transistor
  • a gate of the reset transistor is connected to the reset signal input terminal, a first pole of the reset transistor is connected to the first:::::::low level output terminal, and a portion of the reset transistor: The ::::: pole is connected to the shift signal output.
  • the embodiment of the present invention further provides a driving method of a shift register unit, which is applied to the above shift register unit, and the driving method of the shift register unit includes the following steps:
  • the first control module transmits the start signal to the first node, and the second control module pulls the potential of the second node to be opposite to the potential of the first node under the control of the first clock signal.
  • the second control module pulls the potential of the second node to a potential inverted from the potential of the first node at the control of the first clock signal, the carry output module according to the first node a potential and a potential of the second node output a carry signal; the shift output module outputs a shift signal according to a potential of the first node and a potential of the first::::: node.
  • the driving method of the shift register unit according to the embodiment of the present invention further includes: in a pre-charging stage, the output feedback module controls the first control module according to the carry signal and the shift signal The potential of the first node is maintained.
  • the driving method of the shift register unit in the embodiment of the present invention further includes: in the resetting phase, the reset module controls the resetting of the shift signal.
  • the embodiment of the invention further provides a shift register comprising a plurality of stages of the above shift register unit;
  • the start input of each stage of the shift register unit is coupled to the carry signal output of the shift register unit of the previous stage.
  • the embodiment of the invention further provides a display device comprising the above shift register.
  • the shift register unit, the shift register and the display device use the first clock signal of the alternating current instead of the high voltage signal to control the second control module, which can reduce the DC offset.
  • the design of the two output terminals makes the TFT inside the shift register unit completely closed. Close, avoid erroneous output.
  • 1A is a circuit diagram of a conventional shift register
  • 1B is a timing diagram of signals of a conventional shift register during operation
  • FIG. 1C is a schematic diagram of an output waveform of an output terminal OUT (n) of a conventional shift register
  • FIG. 2A is a circuit diagram of a specific embodiment of a conventional shift register
  • 2B is a timing diagram of signals in a working embodiment of a conventional shift register
  • FIG. 3 is a structural block diagram of a shift register unit according to an embodiment of the present invention.
  • FIG. 4A is a structural block diagram of a shift register unit according to another embodiment of the present invention
  • FIG. 4B is a structural block diagram of a shift register unit according to still another embodiment of the present invention
  • FIG. 5A, FIG. 5B, FIG. 5D and FIG. 5E are respectively circuit diagrams of a shift register unit according to an embodiment of the present invention
  • FIG. 6 is a structural block diagram of a specific embodiment of a shift register unit according to an embodiment of the present invention.
  • FIG. 6A is a circuit diagram of a shift register unit according to the embodiment of the present invention
  • FIG. 6B is a timing diagram of signals in a shift register unit according to the embodiment of the present invention
  • FIG. 7 is a circuit diagram of a shift register according to an embodiment of the present invention. detailed description
  • the transistors employed in all embodiments of the present invention may each be a thin film transistor or a field effect transistor or other device having the same characteristics.
  • one of the poles is referred to as a source and the other pole is referred to as a drain.
  • the transistor can be classified into an N-type transistor or a P-type transistor according to the characteristics of the transistor.
  • the driving circuit provided by the embodiment of the present invention all of the transistors are described by taking an N-type transistor as an example. It is conceivable that when the P-type transistor is implemented, those skilled in the art can do without creative work. It is also conceivable that it is also within the scope of the embodiments of the invention.
  • the driving circuit provided by the embodiment of the present invention, all transistors are described by taking an N-type transistor as an example.
  • the first pole of the N-type transistor may be the source, and the second pole of the N-type transistor may be the drain. It is conceivable that the implementation of the P-type transistor is easily conceivable by those skilled in the art without creative efforts, and is therefore within the scope of the embodiments of the present invention.
  • the shift register unit of the embodiment of the present invention includes:
  • the first control module 31 is configured to transmit the start signal to the first node Q1;
  • a second control module 32 configured to be under the control of the first clock signal CLK, of the second node Q2 The potential is pulled to a different potential than the first node Q1;
  • a carry output module 33 configured to output a carry signal according to a potential of the first node Q1 and a potential of the second node Q2;
  • the shift output module 34 is configured to output a shift signal according to the potential of the first node Q1 and the potential of the second node Q2.
  • the start signal is input from the start signal input terminal STV, the carry signal is output from the carry signal output terminal OUT-C (n), and the shift signal is output from the shift signal output terminal OUT (n).
  • the shift register unit of the embodiment of the present invention controls the second control module 32 by using the first clock signal CLK of the alternating current instead of the high voltage signal, thereby reducing the DC bias voltage for the TFT characteristics inside the shift register unit. influences.
  • the shift register unit described in the embodiment of the present invention adopts a design of two output terminals, so that the TFT inside the shift register unit can be completely turned off to avoid erroneous output.
  • the first control module 31 transmits the start signal to the first node Q1 in response to the first clock signal CLK.
  • the shift register unit of the embodiment of the present invention further includes:
  • the output feedback module 35 is configured to maintain the potential of the first node Q1 by controlling the first control module 31 according to the carry signal and the shift signal.
  • the first control module 31 transmits a start signal to the first node Q1, and the second control module 32 pulls the potential of the second node Q2 to the first node under the control of the first clock signal CLK.
  • the potential of Q1 inversion is the potential of Q1 inversion.
  • the first control module 31 maintains the potential of the first node Q1
  • the second control module 32 pulls the potential of the second node Q2 to the first node Q1 under the control of the first clock signal CLK. Inverted potential.
  • the carry output module 3 outputs a carry signal according to the potential of the first node Q1 and the potential of the second node Q2, and the shift output module 34 is based on the potential of the first node Q1 and the second node Q2. The potential output shifts the signal.
  • the shift register unit of the embodiment of the present invention further includes:
  • the reset module 36 is configured to control the reset of the shift signal.
  • the reset signal is input by a reset signal input terminal RST.
  • the reset module when the shift register unit according to the embodiment of the present invention as shown in FIG. 4B is in operation, there is a reset phase after the precharge phase and the evaluation phase, and in the reset phase, the reset module
  • the carry output module 33 includes:
  • a first carry output transistor T331 the gate is connected to the first node Q1, the first pole is connected to the carry signal, and the second pole is connected to the second clock signal CLKB;
  • the second carry output transistor ⁇ 332 has a gate connected to the first:::::: node Q2, a first pole connected to the first low level LVGL, and a second pole outputting the carry signal.
  • a bootstrap capacitor is connected between the gate of the first carry output transistor and the first pole
  • the shift output module 34 includes:
  • a first shift output transistor T341 the gate is connected to the first node Q1, the first pole outputs the shift signal, and the second pole is connected to the second clock signal CLKB;
  • the second shift output transistor ⁇ 342, the » pole is connected to the second node Q2, the first pole is connected to the second low level VGL, and the second pole outputs the shift signal.
  • the first carry output transistor T331, the second carry output transistor 332, the first shift output transistor T341, and/or the second shift output transistor ⁇ 342 may be depleted.
  • the first low level LVGL is smaller than the second low level VGL, and an absolute value of a difference between the first low level LVGL and the second low level VGL is greater than the depletion threshold voltage The absolute value, thereby avoiding the influence of the leakage current problem of the depletion mode TFT on the drive signal of the shift register unit.
  • the shift register unit employs two stages of outputs, namely a carry output module 33 and a shift output module 34.
  • a carry output module 33 By classifying the carry signal and the shift signal, the shift signal is maintained at a high level during the evaluation phase, thereby solving the leakage current of the depletion TFT The effect of the shift signal on the shift register unit.
  • the shift register unit maintains the level of the first node Q1 through the output feedback module 35 during the evaluation phase to maintain the level of the shift signal, thereby The first node Q1 is prevented from depleting conduction leakage through the internal TFT during the evaluation phase, which affects the output.
  • the first control module 31 includes a first control transistor T311, a second control transistor 312, a third control transistor T313, and a fourth control transistor 314.
  • the first control transistor ⁇ 311 has a gate connected to the first clock signal CLK, and a first pole is respectively connected to the output feedback module 35 and the ::::: pole of the second control transistor T312.
  • the :: two poles access the start signal.
  • the third control transistor T313 has a gate connected to the first ::::: node Q2, and a first pole connected to the second pole of the fourth control transistor T314 and the output feedback module 35, respectively.
  • the two poles are connected to the first node Q1.
  • the fourth control transistor T314, the » pole is connected to the second node Q2, and the first pole is connected to the first low level LVGL.
  • the second control module 32 includes a fifth control transistor T325, a sixth control transistor ⁇ 326, and a holding capacitor C2.
  • the fifth control transistor T325 has a gate connected to the first clock signal CLK, a first pole connected to the second node Q2, and a second pole connected to the first clock signal CLK.
  • the sixth control transistor T326, the » pole is connected to the first node Q1, the first pole is connected to the first low level LVGL, and the second pole is connected to the first pole of the fifth control transistor ⁇ 325.
  • the holding capacitor C2 is connectable between the second node Q2 and the second low level output.
  • a second low level VGL can be input from the second low level output.
  • the FD point is a node to which the output feedback module 35 is connected to the first control module 31.
  • the output feedback module 35 includes a feedback transistor T35.
  • the feedback transistor ⁇ 35, the pole is connected to the carry signal, and the first pole is connected to the shift signal No., the ::::: pole is respectively connected to the first pole of the first control transistor T311 and the first pole of the third control transistor T313.
  • the reset module 36 includes a reset transistor T36.
  • the reset transistor ⁇ 36 has a gate connected to the reset signal input terminal RST, and a first pole connected to the first:::::: low level output terminal, the second pole and the shift signal output end OUT (n) connection.
  • the first control module 31 includes a first transistor T311, a second transistor 312, a third transistor T313, and a fourth transistor 314.
  • the second control module 32 includes a fifth transistor ⁇ 325, a sixth transistor ⁇ 326, and a seventh transistor ⁇ 327.
  • the first transistor T311 has a gate connected to the :::::clock signal CLKB, and the first pole is respectively connected to the second pole of the output feedback module 35 and the second transistor T312, and the second pole is The start signal input terminal STV is connected.
  • the second transistor T312 has a gate connected to the second clock signal CLKB, and the first pole is connected to the first control node Q1.
  • the third transistor T313 has a gate connected to the second control node Q2, a first electrode connected to the second electrode of the fourth transistor T314, and a second electrode connected to the gate of the fifth transistor 325.
  • the fourth transistor ⁇ 314 has a gate connected to the gate of the second carry output thin film transistor ⁇ 2, and a source connected to the first low level output terminal.
  • the fifth transistor ⁇ 325 has a gate connected to the first control node Q1, a first pole connected to the second pole of the sixth transistor 326, and a second pole connected to the gate of the sixth transistor 326.
  • the sixth transistor ⁇ 326 has a gate connected to the first control node Q1, and a first pole connected to the first low level output terminal.
  • the seventh transistor ⁇ 327, the gate and the second pole are connected to the first clock signal CLK, and the first pole is connected to the second control node Q2.
  • a first low level LVGL is input from the first low level output terminal.
  • the shift register unit includes:
  • the first control module 61 is respectively connected to the first node Q1, the second node Q2, and the first clock signal
  • the output terminal is connected to the first low level output terminal for pulling the potential of the first node Q1 to a high level in a precharge phase, and the first node is in a reset phase
  • the potential of Q1 is pulled low to a low level
  • a second control module 62 respectively, with the second node Q2, the first node Q1, H', a clock signal output terminal, the first low-level output terminal, and the second: low-level output terminal Connecting, for pulling the potential of the first node to a low level during a pre-charging phase, and stepping down the potential of the first node Q1 to a first low level LVGL in an evaluation phase, and Pulling the potential of the first node Q1 to a high level in a reset phase;
  • the carry output module 63 is respectively connected to the first node Q1, the second node Q2, the second clock signal output terminal, the first low level output terminal, and the carry signal output terminal OUT_C(n). Controlling the carry signal output terminal OUT_C(n) to output a first low level LVGL in a precharge phase, outputting a high level in the evaluation phase, and outputting a first low level LVGL in the reset phase;
  • the shift output module 64 is respectively connected to the first node Q1, the second node Q2, the second low level output end, and the shift signal output end OUT(n) for controlling the shift
  • the bit signal output terminal OUT (n) outputs a second low level VGL in the precharge phase, and outputs a high level in the evaluation phase;
  • the output feedback module 65 is respectively connected to the carry signal output terminal OUT_C (n), the shift signal output terminal OUT (n) and the first control module 61, and is used to pass through the control center during the evaluation phase.
  • the first control module 61 is configured to maintain the potential of the first node Q1 at a high level;
  • the reset module 66 is connected to the reset signal input terminal RST, the second low level output terminal and the shift output signal output terminal OUT (n) for controlling the shift signal output terminal OUT (n) in the reset phase
  • the second low level VGL is output.
  • the first level input terminal inputs a first low level LVGL
  • the second level input terminal inputs a second low level VGL.
  • the start signal input terminal inputs a start signal RST
  • the reset signal input terminal inputs a reset signal RST.
  • the first clock signal input terminal inputs a first clock signal CLK
  • the second clock signal input terminal inputs a second clock signal CLKB.
  • CLK and CLKB are inverted.
  • the first low level LVGL and the second low level VGL are different.
  • the first low level LVGL is smaller than the second low level VGL.
  • the The embodiment uses two output terminals (carry signal output terminal and shift signal output terminal) to form a negative voltage difference between the gate voltage and the source voltage of the TFT inside the shift register unit, so that the shift register unit is internal.
  • the TFT can be completely turned off. This avoids erroneous output and thus avoids the influence of the leakage current problem of the TFT on the drive signal of the shift register unit.
  • this embodiment replaces the high voltage signal in the conventional circuit with the first clock signal of the alternating current to control the .::::::::: control module 62 to reduce the influence of the DC bias voltage on the characteristics of the TFT.
  • This embodiment of the present invention uses two clock signals (a first clock signal CLK and a .::::clock signal CLKB) to control the shift register unit of the embodiment of the present invention, which makes the control more flexible and precise.
  • the carry output module 63 includes a first carry output transistor T631 and a second carry output transistor T632.
  • the first carry output transistor T631 has a gate connected to the first node Q1, and a first pole connected to the carry signal output terminal OUT_C(n), a ::::: pole and the first .::::: The clock signal output is connected.
  • the second carry output transistor T632, the » pole is connected to the second node Q2, the first pole is connected to the first low level output, and the second pole is connected to the carry signal output terminal OUT-C (n ) Connect.
  • the shift output module 64 includes a first shift output transistor T641 and a second shift output transistor T642.
  • the first shift output transistor ⁇ 641 has a gate connected to the first node Q1, a first pole connected to the shift signal output terminal OUT(n), and a second pole and the second clock signal output end connection.
  • the second shift output transistor T642, the » pole is connected to the second node Q2, the first pole is connected to the second low level output terminal, and the second pole is connected to the shift signal output terminal OUT (n ) Connect.
  • the first carry output transistor T641, the second carry output transistor ⁇ 642, the first shift output transistor T651, and/or the second shift output transistor ⁇ 652 are depletion thin film transistors.
  • the first shift output transistor T651 and the second shift output transistor T652 are both depletion thin film transistors.
  • the threshold voltage of the first carry output thin film transistor T631, the threshold voltage of the second carry output thin film transistor T632, the first The threshold voltage of the shift output transistor T641 is the same as the threshold voltage of the first:::::shift output transistor T642, and both are depletion threshold voltages.
  • the first low level LVGL is smaller than the first::::::low level VGL, and the absolute value of the difference between the first low level LVGL and the second low level VGL is greater than Describe the absolute value of the depletion threshold voltage.
  • the first control module 61 includes a first pull-up transistor T611, a second pull-up transistor 612, a third pull-up transistor ⁇ 613, a fourth pull-up transistor T614, and a bootstrap capacitor C1. .
  • the first pull-up transistor T611 has a gate connected to the first clock signal output end, and a first pole connected to the second electrode of the output feedback module 65 and the second pull-up transistor T612, respectively.
  • the pole is connected to the start signal input.
  • the second pull-up transistor ⁇ 612 has a gate connected to the first clock signal output terminal, and a first pole connected to the first node Q1.
  • the third pull-up transistor ⁇ 613, the pole is connected to the second node Q2, and the first pole is respectively connected to the second pole of the output feedback module 65 and the fourth pull-up transistor T614, and the second pole is The first node Q1 is connected.
  • the fourth pull-up transistor T614, the » pole is connected to the second node Q2, and the first pole is connected to the first low-level output.
  • the bootstrap capacitor C1 is connected between the first node Q1 and the carry signal output terminal OUT C ( ⁇ ).
  • the second control module 62 includes a first pull-down transistor ⁇ 621, a second pull-down transistor 622, and a holding capacitor C2.
  • the first pull-down transistor T621 has a gate connected to the first clock signal output terminal, a first pole connected to the second node Q2, and a second pole connected to the first clock signal output end.
  • the second pull-down transistor T622, the » pole is connected to the first node Q1, the first pole and the The first low level output is connected, and the second pole is connected to the first pole of the first pull-down transistor T21.
  • the holding capacitor C2 may be connected between the second node Q2 and the second low level output terminal.
  • the output feedback module 65 includes a feedback transistor T65.
  • the feedback transistor ⁇ 65 has a gate connected to the carry signal output terminal OUT_C(n), a first pole connected to the shift signal output terminal OUT(n), and a second pole respectively connected to the first
  • the first pole of the pull-up transistor T611 is connected to the first pole of the third pull-up transistor T613.
  • the FD point is a node connected between the second pole of the feedback transistor T65 and the first pole of the first pull-up transistor T611.
  • the reset module 66 includes a reset transistor T66;
  • the reset transistor T66 has a gate connected to the reset signal input terminal RST, a first pole connected to the second low level output terminal, and a second pole connected to the shift signal output terminal OUT (n).
  • the transistors employed in the embodiments of the present invention are both depletion mode thin film transistors.
  • the shift register unit according to the embodiment of the present invention uses the same type of depletion thin film transistor.
  • the transistors used in the shift register unit according to the embodiment of the present invention are all N-type depletion thin film transistors or P-type depletion thin film transistors.
  • the working process of the shift register unit according to the embodiment of the present invention is divided into the following three stages.
  • the first phase is the precharge phase S1
  • CLK is high level VGH
  • CLKB is the first low level LVGL
  • the high level VGH is input from the start signal input terminal STV
  • the reset signal input terminal RST is input to the first low level.
  • LVGL is the precharge phase S1
  • CLK is high level VGH
  • CLKB is the first low level LVGL
  • the high level VGH is input from the start signal input terminal STV
  • the reset signal input terminal RST is input to the first low level.
  • the transistors T611, T612, T621 are turned on, and the Q1 point (the node connected to the » pole of the carry output transistor and the » terminal of the shift output transistor) gradually rises (less than the high level VGH), through the Q1 point pair.
  • C1 is charged
  • transistor T622 is turned on
  • voltage at point Q2 is gradually decreased (less than LVGL).
  • the transistors T632, ⁇ 614, and 642 are turned on, and the transistor T613 is turned on at the beginning of the precharge phase S1.
  • the FD point voltage is the same as the Q1 point voltage.
  • the transistor T613 is then turned off.
  • transistors T631 and T641 turn on, and transistors ⁇ 66 and ⁇ 65 turn off.
  • the start signal STV passes through the turned-on transistor T611 and T612 charges CI, so that the voltage at Q1 gradually increases (but the voltage at Q1 is still lower than VGH), and the voltage at Q2 gradually decreases (but the voltage at Q2 is still higher than LVGL).
  • the transistors T631, T632, T641, and 642 are both turned on, whereby OUT (n) outputs VGL, and OUT - C (n) outputs LVGL.
  • the second phase is the evaluation phase S2
  • CLK is the first low level LVGL
  • CLKB is high level VGH
  • the first low level LVGL is input from the start signal input terminal STV
  • the first low level LVGL is input to the reset signal input end.
  • Transistors T631 and T641 are turned on, OUT (n) outputs a high level VGH, and OUT-C (n) outputs a high level VGH.
  • Transistors T611 and T612 are turned off.
  • Transistor ⁇ 622 is turned on and transistor T621 is turned off.
  • the Q2 point potential continues to drop to LVGL.
  • Transistor T613 and transistor T614 are also turned off.
  • Transistor T632 is turned off and transistor T642 is turned off.
  • the potential at the FD point gradually rises (less than VGH). Therefore, the Q1 point is in a floating state (ie, the transistors T612 and T613 connected to the Q1 point are turned off, no signal comes), and the Q1 point voltage is bootstrapped by the bootstrap capacitor C1 to a higher level, Q1 point. The voltage continues to rise, thereby ensuring that there is no threshold loss in the output voltage of OUT(n).
  • the third stage is the reset stage S3,
  • Reset signal input terminal RST input high level VGH
  • CLKB is low level LVGL
  • CLK is high level VGH
  • start signal input terminal STV input first low level LVGL.
  • the transistors T611 and T612 are turned on, and since the potential of the CLK is high, the transistor T621 is turned on, so that the potential of the Q2 point is high, the transistors T613 and T614 are turned on, and the potential of the Q1 point is pulled down to LVGL.
  • Transistor T621 is turned on, and the voltage at point Q1 goes low, so that transistors T631 and T641 are turned off.
  • the transistor T622 is turned on, and as the voltage at the Q1 point drops to a low level, the transistor T622 is turned off. Since the transistor T622 is a depletion type TFT, the current flowing through the transistor T622 is small, and since the voltage of C2 is maintained, the potential of the Q2 point can be maintained at a high level.
  • the transistors T32 and T42 are fully turned on, and At this time, the RST output is high, the transistor T66 is fully turned on, OUT_C (n) outputs LVGL, OUT (n) outputs VGL, and the transistor T65 is turned off.
  • the shift register unit divides the output into two stages, that is, a carry output module and a shift output module.
  • the carry output module and the shift output module are driven by the first low level LVGL and the second low level VGL, respectively.
  • the first low level LVGL and the second low level VGL are different, thereby avoiding the influence of the leakage current generated by the transistors T41 and ⁇ 42 being depleted on the output.
  • the embodiment of the present invention controls the internal node through the feedback transistor ⁇ 65 to prevent the Q1 point from depleting conduction leakage through the internal TFT during the evaluation phase, thereby affecting the output.
  • the gate-source control voltage of the feedback transistor ⁇ 65 is controlled by different low-level voltages, respectively, to avoid the inverse effect of the internal node potential change on the output. Since the transistors ⁇ 31 and ⁇ 32 drive only the carry output, the size does not need to be large.
  • the driving method of the shift register unit according to the embodiment of the present invention is applied to the shift register unit described above, and includes the following steps:
  • the first control module transmits the start signal to the first node, and the second control module pulls the potential of the second node to be opposite to the potential of the first node under the control of the first clock signal.
  • the second control module pulls the potential of the second node to a potential inverted from the potential of the first node under the control of the first clock signal, and the carry output module is configured according to the potential of the first node
  • the potential of the second node outputs a carry signal;
  • the shift output module outputs a shift signal according to the potential of the first node and the potential of the second node.
  • the driving method of the shift register unit according to the embodiment of the present invention further includes: in a pre-charging stage, the output feedback module controls the first control module according to the carry signal and the shift signal The potential of the first node is maintained.
  • the embodiment of the invention further provides a shift register, which comprises the above shift register unit;
  • the start signal input of each stage of the shift register unit is connected to the carry signal output of the shift register unit of the previous stage.
  • the first embodiment of the shift register according to the embodiment of the present invention is composed of a step shift register unit connected as a row scanner of an active matrix, and ⁇ is usually the number of rows of the active matrix. , ⁇ is a positive integer.
  • Sl, S2, ..., Sn, ..., SN are respectively labeled as a first stage shift register unit, a second stage shift register unit, an nth stage shift register unit, and an Nth stage shift register. unit.
  • Each shift register unit is respectively connected to the first clock signal output terminal, the ::::: clock signal output terminal, the first low level output terminal and the second low level output terminal.
  • the clock signal outputted from the first clock signal output terminal and the clock signal outputted from the second clock signal output terminal are opposite in phase, and the duty ratio is, for example, 50%, respectively, but is not limited thereto.
  • the start signal input terminal STV of the first stage shift register is connected to the initial pulse signal Start, and the initial pulse signal IN is active high.
  • each stage shift register unit In addition to the first stage shift register unit, the start signal input of each stage shift register unit is coupled to the carry signal output of the upper shift register unit.
  • Each-stage shift register has two outputs, that is, OUT-C (n) is the carry signal output terminal, which is connected to the start signal input terminal STV of the next-stage shift register unit; OUT (n) is the drive signal The output terminal is connected to the row scanning line Gn of the active matrix.
  • n is a positive integer and n is less than or equal to N.
  • the clock control signals of the adjacent two-stage shift register units are inverted with each other. For example, if the first clock input terminal of the first stage shift register unit is connected to the first clock signal CLK, the second clock signal input end of the first stage shift register unit is connected to the second clock signal CLKB, and the first stage The first clock signal input end of the second stage shift register unit adjacent to the shift register unit is connected to the second clock signal CLKB, and the second clock signal input end of the second stage shift register unit is connected to the first clock signal CLK.
  • the embodiment of the invention further provides a display device comprising the above shift register.
  • the display device may include a liquid crystal display device such as a liquid crystal panel, a liquid crystal television, a mobile phone, or a liquid crystal display.
  • the display device may further include an organic light emitting display or other type of display device such as an electronic reader or the like.
  • the shift register can be used as a scanning circuit or a » pole driving circuit of the display device to provide a progressive scanning function to send a scanning signal to the display area.

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Abstract

一种移位寄存器单元，包括：第一控制模块，用于将起始信号传输至第一节点；第二控制模块，用于在第一时钟信号的控制下，将第二节点的电位拉至与所述第一节点的电位不同的电位；进位输出模块，用于根据所述第一节点的电位和所述第二节点的电位来输出进位信号；以及移位输出模块，用于根据所述第一节点的电位和所述第二节点的电位来输出移位信号。

Description

移位寄存器单元及其驱动方法、 移位寄存器和显示装置 技术领域
本发明实施例涉及有机发光显示领域， 尤其涉及一种移位寄存器单元及 其驱动方法、 移位寄存器和显示装置。 背景技术
在有源驱动显示 （Active Matrix Display) 中， 各行的扫描线 ( scan line ) 和各列的数据线（data line) 交叉构成了- 个有源矩阵。 -一般采用逐行扫描的 方法， 依次打开各行的门管， 将数据线上的电压写入像素。 在显示背板上集 成行扫描驱动电路， 具有窄边化、低成本的优势， 已经在大多数 LCD (Liquid Crystal Display ，液晶显示器） /AMOLED ( Active Matrix/Organic Light Emitting Diode, 有源矩阵有机发光二极管） 显示器件中采用。
目前制造显示器件背板的工艺有很多种， 如 a-Si (非晶硅）， LTPS (Low Temperature Poly-silicon, 低温多晶硅）， Oxide (氧化物） TFT (Thin Film Transistor ， 薄膜场效应晶体管）等。 a-Si TFT工艺较成熟，成本低,但是 a-Si TFT具有迁移率低和稳定性差的缺点。 UTPS TFT速度快、 稳定性好， 但是均 匀性差， 成本高， 还不适于大尺寸面板的制备。 氧化物 TFT迁移率较高， 均 匀性好， 成本低， 是未来最适合大尺寸面板显示的技术， 但是氧化物 TFT的 电流 -电压 （I-V) 转移特性通常为耗尽型， 即在氧化物 TFT的栅源电压 Vgs 为零时， 其仍然导通。 如果氧化物 GOA (Gate Driver on Array, 阵列基板行 驱动） 继续沿用 a-Si GOA的电路， 则会出现 TFT无法完全关闭， 导致有多 个输出的结果。
耗尽型 TFT (薄膜晶体管） 给显示器件背板集成移位寄存器带来很大难 度。 图 1A是传统的移位寄存器的结构图。 图 1A中所有的晶体管都是 n型薄 膜晶体管。 如图 1A所示， 传统的移位寄存器包括第一输出晶体管 Tl、 第二 输出晶体管 Τ2、 控制 T1的第一控制模块 11和控制 Τ2的第二控制模块 12。 除最后一级的移位寄存器之外， 每一级的移位寄存器的输出端与下一级移位 寄存器的输入端连接， 并交替通过两个占空比为 50 %的时钟信号 CLK1、 CLK2所控制。 所有的输入信号和控制信号振幅为 VGL〜VGH。 这里， VGL 为低电平， VGH为高电平。 第一输出晶体管 T1与时钟信号 CLKB和输出端 0171 1：)连接，起到传输高电平的作用。第:二输出晶体管 Τ2与输出低电平 VGL 的低电平输出端和输出端 ΟΙΠ η)连接， 起到传输低电平的作用。
如图 1B所示， 该移位寄存器的工作可以分为如下的三个阶段。
第一个阶段是预充电阶段， 当前一级移位寄存器的输出端 ουτχη-ι)产生 一个高电平脉冲时， 控制 PU点 （与晶体管 T1的栅极连接的节点， 也即上拉 节点） 被充电至高电平 VGH， 同时控制 PD点 （与晶体管 T2的栅极连接的 节点， 也即下拉节点）被放电至低电平 VGL。此时晶体管 T1导通， 将 CLKB 的低电平传至输出端 OUT(n)， 而晶体管 T2关断。
第二个阶段为求值阶段， 在下一个时钟周期， PU点变为浮空状态， 即与 其相连的第一输出控制模块的晶体管都被关断， 没有信号过来。 CLKB 从低 电平变为高电平， 随着输出电压的上升， PU点电压被连接在晶体管 T1的栅 极和输出端 OUT n)之间的电容自举到一个更高的电平， 从而保证输出端 OUT n)的输出电压没有阈值损失。 此时 PD 点保持为低电平， 使晶体管 Τ2 关断， 防止输出端 OUT(n)输出的高电平通过 Τ2漏电。
第三个阶段为复位阶段， 即再下一个时钟周期， CLKB变为低电平， CLK 变为高电平， PU点被放电至低电平， PD点被重新充电至高电平。 这时晶体 管 T1关断， 晶体管 T2导通， 输出端 OUT(n)的输出电压通过晶体管 T2保持 低电平。
由图 1B可知， PU点和 PD点形成互反的关系， 从而避免晶体管 T1和
T2同时导通造成输出异常。
然而， 如果图 1A中的晶体管 T1和 T2为耗尽型晶体管， 输出则会产生 较大的失真。 首先， 在求值阶段， PU点电压为高电平使晶体管 T1导通， PD 点电压虽然被放电至低电平 VGL， 但是由于晶体管 T2的耗尽型特性， 晶体 管 T2的 Vgs虽然为 0但仍不能正常关断， 产生漏电流。 也就是说， 晶体管 T1和 T2同时导通， 则输出端 OUT(n)输出的高电平取决于晶体管 T1和 Τ2 的电阻分压， 通常会比正常所需高电平低很多。 进而会影响下一级移位寄存 器的正常工作， 即可能造成后级移位寄存器的失效。 其次， 在复位阶段， PU 点电压为低电平， PD点电压为高电平， 输出端 OUT(n)的输出电压为低电平， 同时由于晶体管 T1为耗尽型晶体管， 晶体管 T1始终导通。 如果 CLKB变为 高电平， 则输出端 ΟΙΠ η)的输出电压会产生高电平脉冲， 其电位取决于晶体 管 T1和 Τ2的电阻分压。输出端 OUT(n)的输出电压的正常波形如图 1C中实 线所示， 输出端 OUT n)的输出电压的失真后的波形如图 1C中虚线所示。
除了第一输出晶体管 T1和第二输出晶体管 Τ2， 内部控制电路中的耗尽 型 TFT管同样会造成输出失效。 如图 2Α所示， 所述第 :：::控制模块为下拉管 控制模块， 所述第一控制模块包含晶体管 Τ3和 Τ4。 晶体管 Τ3和 Τ4为耗尽 型晶体管， 其中， 晶体管 Τ3连接与上一级移位寄存器的输出端 OUT(n- l)和 PU点 （与 T1 的栅极连接的节点） 连接。 晶体管 T3的作用是在预充电阶段 将 PU点电压充电至高电平。 晶体管 T4的栅极与复位信号 Rst连接。 晶体管 T4与连接 PU点和输出低电平 VGL的低电平输出端连接。 晶体管 T4的作用 是在复位阶段将 PU点电压拉低。 耗尽型晶体管 T3和 T4在求值阶段时会导 通，将 PU点电压拉低。从而造成晶体管 T1不完全导通，影响输出端 OUT(n) 输出的高电平， 如图 2Β中虛线部分所示。
综上所述， 急需在电路结构上进行改进解决耗尽型 TFT对移位寄存器输 出的影响。 发明内容
(一） 要解决的技术问题
本发明实施例的主要目的在于提供了一种移位寄存器单元及其驱动方 法、 移位寄存器和显示装置， 解决了直流偏置电压对于移位寄存器单元内部 的 TFT特性的影响，以及移位寄存器单元内部的 TFT由于不能完全关闭而导 致的错误输出的问题。
(二） 技术方案
为了达到上述目的， 本发明实施例提供了一种移位寄存器单元， 包括： 第一控制模块， 用于将起始信号传输至第一节点；
第二控制模块， 用于在第一时钟信号的控制下， 将第二节点的电位拉至 与所述第一节点的电位不同的电位； 进位输出模块， 用于根据所述第一节点的电位和所述第二节点的电位来 输出进位信号； 以及
移位输出模块， 用于根据所述第-一节点的电位和所述第二节点的电位来 输出移位信号。
可选的， 本发明实施例所述的移位寄存器单元还包括：
输出反馈模块， 用于根据所述进位信号和所述移位信号， 通过控制所述 第一控制模块而维持所述第-一节点的电位。
可选的， 本发明实施例所述的移位寄存器单元还包括：
复位模块， 用于控制所述移位信号复位。
可选的， 所述进位输出模块包括第一进位输出晶体管和第二进位输出晶 体管。
所述第一进位输出晶体管的栅极与所述第一节点连接， 所述第一进位输 出晶体管的第一极与所述进位信号输出端连接， 并且所述第一进位输出晶体 管的第二极与第二时钟信号输出端连接；
所述第二进位输出晶体管的栅极与所述第二节点连接， 所述第二进位输 出晶体管的第一极与第一低电平输出端连接， 所述第二进位输出晶体管的第 二极与所述进位信号输出端连接；
所述第一进位输出晶体管的棚-极和第一极之间连接有自举电容。
可选的， 所述移位输出模块包括第一移位输出晶体管和第二移位输出晶 体管。
所述第一移位输出晶体管的栅极与所述第一节点连接， 所述第一移位输 出晶体管的第一极与所述移位信号输出端连接， 所述第一移位输出晶体管的 第二极与所述第二时钟信号输出端连接；
所述第二移位输出晶体管的栅极与所述第二节点连接， 所述第二移位输 出晶体管的第一极与第二低电平输出端连接， 并且所述第二移位输出晶体管 的第二极与所述移位信号输出端连接。
可选的， 所述第一进位输出晶体管、 所述第二进位输出晶体管、 所述第 一移位输出晶体管和 /或所述第二移位输出晶体管为耗尽型薄膜晶体管； 所述第一进位输出晶体管的阈值电压、 所述第二进位输出晶体管的阈值 电压、 所述第一移位输出晶体管的阈值电压和所述第.:二移位输出晶体管的阈 值电压相同， 都为耗尽阈值电压。
可选的， 所述第一低电平小于所述第:：::：低电平， 并且所述第-一低电平与 所述第二低电平的差值的绝对值大于所述耗尽阈值电压的绝对值。
可选的， 所述第一控制模块包括第一控制晶体管、 第::：::：控制晶体管、 第 三控制晶体管和第四控制晶体管。
所述第一控制晶体管的栅极与所述第 --时钟信号输出端连接， 所述第一 控制晶体管的第-一极分别与所述输出反馈模块和所述第二控制晶体管的第二 极连接， 所述第一控制晶体管的第二极与所述起始信号输入端连接；
所述第二控制晶体管的栅极与所述第一时钟信号输出端连接， 并且所述 第一控制晶体管的第一极与所述第一节点连接；
所述第三控制晶体管的栅极与所述第二节点连接， 所述第三控制晶体管 的第一极分别与所述第四控制晶体管的第::：::极和所述输出反馈模块连接， 并 且所述第三控制晶体管的第二极与所述第一节点连接；
所述第四控制晶体管的棚 -极与所述第二节点连接， 并且所述第四控制晶 体管的第一极与第一低电平输出端连接。
可选的， 所述第二控制模块包括第五控制晶体管、 第六控制晶体管和保 持电容；
所述第五控制晶体管的棚-极与所述第一时钟信号输出端连接, 所述第五 控制晶体管的第一极与所述第二节点连接， 并且所述第五控制晶体管的第二 极与所述第一时钟信号输出端连接；
所述第六控制晶体管的 »极与所述第一节点连接， 所述第六控制晶体管 的第一极与第一低电平输出端连接， 并且所述第六控制晶体管的第二极与所 述第五控制晶体管的第一极连接；
所述保持电容连接于所述第二节点和第二低电平输出端之间。
可选的， 所述输出反馈模块包括反馈晶体管；
所述反馈晶体管的栅极与所述进位信号输出端连接， 所述反馈晶体管的 第一极与所述移位信号输出端连接， 并且所述反馈晶体管的第二极分别与所 述第一控制晶体管的第一极和所述第三控制晶体管的第一极连接。 可选的， 所述复位模块包括复位晶体管；
所述复位晶体管的栅极与所述复位信号输入端连接， 所述复位晶体管的 第-一极与所述第:：::：:低电平输出端连接， 并且所述复位晶体管的第::：::：极与所述 移位信号输出端连接。
本发明实施例还提供了一种移位寄存器单元的驱动方法， 应用于上述的 移位寄存器单元， 所述移位寄存器单元的驱动方法包括以下歩骤：
在预充电阶段， 第一控制模块将起始信号传输至第 --节点， 第二控制模 块在第一时钟信号的控制下将第二节点的电位拉至与所述第一节点的电位反 相的电位；
在求值阶段， 第二控制模块在第- 时钟信号的控制― F将第二节点的电位 拉至与所述第一-节点的电位反相的电位， 进位输出模块根据所述第一节点的 电位和所述第二节点的电位输出进位信号； 移位输出模块根据所述第一节点 的电位和所述第::：::节点的电位输出移位信号。
可选的， 本发明实施例所述的移位寄存器单元的驱动方法还包括： 在预充电阶段， 输出反馈模块根据所述进位信号和所述移位信号， 通过 控制所述第一控制模块而维持所述第一节点的电位。
可选的， 本发明实施例所述的移位寄存器单元的驱动方法还包括： 在所述复位阶段， 所述复位模块控制所述移位信号复位。
本发明实施例还提供了一种移位寄存器， 包括多级上述的移位寄存器单 元；
除了第一级移位寄存器单元之外， 每一级移位寄存器单元的起始输入端 和上一级移位寄存器单元的进位信号输出端连接。
本发明实施例还提供了一种显示装置， 包括上述的移位寄存器。
(三） 有益效果
本发明实施例至少具有如下有益效果：
与现有技术相比， 本发明实施例所述的移位寄存器单元、 移位寄存器和 显示装置采用交流的第一时钟信号代替高电压信号对第二控制模块进行控 制， 可以减小直流偏置电压对于移位寄存器单元内部的 TFT特性的影响。 并 且采用两个输出端的设计， 使得移位寄存器单元内部的 TFT可以实现完全关 闭， 避免错误的输出。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的-一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1A是传统的移位寄存器的电路图；
图 1B是传统的移位寄存器在工作过程中的各信号的时序图；
图 1C是传统的移位寄存器的输出端 OUT (n) 的输出波形的示意图； 图 2A是传统的移位寄存器的具体实施例的电路图；
图 2B 是传统的移位寄存器的具体实施例在工作过程中的各信号的时序 图；
图 3是本发明实施例所述的移位寄存器单元的结构框图；
图 4A是本发明另一实施例所述的移位寄存器单元的结构框图； 图 4B是本发明又一实施例所述的移位寄存器单元的结构框图； 图 5A、 图 5B、 图 5C、 图 5D、 图 5E分别是本发明实施例所述的移位寄 存器单元的电路图；
图 6 是本发明实施例所述的移位寄存器单元的一具体实施例的结构框 图；
图 6A是本发明该具体实施例所述的移位寄存器单元的电路图； 图 6B 是本发明该具体实施例所述的移位寄存器单元在工作过程中的各 信号的时序图； 以及
图 7是本发明实施例所述的移位寄存器的电路图。 具体实施方式
下面结合附图和实施例， 对本发明的具体实施方式做进一歩描述。 以下 实施例仅用于说明本发明， 但不用来限制本发明的范围。
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图， 对本发明实施例的技术方案进行清楚、 完整地描述。 显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员所获得的所有其他实施例， 都属 于本发明保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有-一般技能的人士所理解的通常意义。 本发明专利申请说明书以及权 利要求书中使用的 "第一 "、 "第二" 以及类似的词语并不表示任何顺序、 数 量或者重要性， 而只是用来区分不同的组成部分。 同样， "一个"或者 "一 " 等类似词语也不表示数量限制， 而是表示存在至少- 个。 "连接"或者"相连" 等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接， 不管是直接的还是间接的。 "上"、 "下"、 "左"、 "右"等仅用于表示相对位置 关系， 当被描述对象的绝对位置改变后， 则该相对位置关系也相应地改变。
以下结合附图对本发明实施例的原理和特征进行描述， 所举实例只用于 解释本发明实施例， 并非用于限定本发明实施例的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其 他特性相同的器件。 在本发明实施例中， 为区分晶体管除栅极之外的两极， 将其中一极称为源极， 另一极称为漏极。 此外， 按照晶体管的特性区分可以 将晶体管分为 N型晶体管或 P型晶体管。在本发明实施例提供的驱动电路中， 所有晶体管均是以 N型晶体管为例进行的说明， 可以想到的是在采用 P型晶 体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的， 因此也是在本发明的实施例保护范围内的。
在本发明实施例提供的驱动电路中， 所有晶体管均是以 N型晶体管为例 进行的说明。 这里， N型晶体管的第一极可以是源极， N型晶体管的第二极 可以是漏极。 可以想到的是在采用 P型晶体管实现时是本领域技术人员可在 没有做出创造性劳动前提下轻易想到的， 因此也是在本发明的实施例保护范 围内的。
如图 3所示， 本发明实施例所述的移位寄存器单元包括：
第一控制模块 31， 用于将起始信号传输至第一节点 Q1 ;
第二控制模块 32， 用于在第一时钟信号 CLK的控制下， 第二节点 Q2的 电位拉至与所述第一节点 Q1不同的电位;
进位输出模块 33，用于根据所述第一节点 Q1的电位和所述第二节点 Q2 的电位输出进位信号； 以及
移位输出模块 34，用于根据所述第一节点 Q1的电位和所述第二节点 Q2 的电位输出移位信号。
在图 3中， 起始信号由起始信号输入端 STV输入， 进位信号由进位信号 输出端 OUT— C (n) 输出， 移位信号由移位信号输出端 OUT (n) 输出。
本发明实施例所述的移位寄存器单元采用交流的第一时钟信号 CLK代 替高电压信号对第:二控制模块 32进行控制，可以减小直流偏置电压对于移位 寄存器单元内部的 TFT特性的影响。
此外， 本发明实施例所述的移位寄存器单元采用两个输出端的设计， 使 得移位寄存器单元内部的 TFT可以实现完全关闭， 避免错误的输出。
在另一示例中， 第-一控制模块 31 响应于第一时钟信号 CLK， 将起始信 号传输至第-一节点 Ql。
在又一个示例中， 如图 4A所示， 本发明实施例所述的移位寄存器单元 还包括：
输出反馈模块 35， 用于根据所述进位信号和所述移位信号， 通过控制所 述第一控制模块 31而维持所述第一节点 Q1的电位。
具体的， 在如图 4A所示的本发明实施例所述的移位寄存器单元工作时， 存在预充电阶段和求值阶段。
在预充电阶段， 第一控制模块 31将起始信号传输至第一节点 Q1 , 第二 控制模块 32在第一时钟信号 CLK的控制下将第二节点 Q2的电位拉至与所 述第一节点 Q1反相的电位。
在求值阶段， 第一控制模块 31维持所述第一节点 Q1的电位， 第二控制 模块 32在第一时钟信号 CLK的控制下将第二节点 Q2的电位拉至与所述第 一节点 Q1反相的电位。 同时， 进位输出模块 3根据所述第一节点 Q1的电位 和所述第二节点 Q2的电位输出进位信号， 移位输出模块 34根据所述第一节 点 Q1的电位和所述第二节点 Q2的电位输出移位信号。
优选的， 如图 4B所示， 本发明实施例所述的移位寄存器单元还包括： 复位模块 36， 用于控制所述移位信号复位。
在图 4B中， 所述复位信号由复位信号输入端 RST输入。
具体的， 在如图 4B 所示的本发明实施例所述的移位寄存器单元在工作 时， 在预充电阶段和求值阶段之后还存在复位阶段， 在复位阶段， 复位模块
36控制所述移位信号复位。
在具体实施时， 如图 5A所示， 所述进位输出模块 33包括：
第-一进位输出晶体管 T331， 栅极与所述第一节点 Q1连接， 第一极接入 所述进位信号， 第二极接入第二时钟信号 CLKB; 以及
第二进位输出晶体管 Τ332， 栅极与所述第::：::：节点 Q2连接， 第-一极接入 第一低电平 LVGL, 第二极输出所述进位信号。
可选的， 所述第一进位输出晶体管的栅极和第-一极之间连接有自举电容
Cl。
所述移位输出模块 34包括:
第一移位输出晶体管 T341， 栅极与所述第一节点 Q1连接， 第一极输出 所述移位信号， 第二极接入所述第二时钟信号 CLKB ;
第二移位输出晶体管 Τ342, »极与所述第二节点 Q2连接， 第一极接入 第二低电平 VGL， 第二极输出所述移位信号。
在该实施例中， 所述第一进位输出晶体管 T331、 所述第二进位输出晶体 管 Τ332、所述第一移位输出晶体管 T341和 /或所述第二移位输出晶体管 Τ342 可以为耗尽型薄膜晶体管。 所述第一进位输出薄膜晶体管 T331的阈值电压、 所述第二进位输出薄膜晶体管 Τ332 的阈值电压、 所述第一移位输出晶体管 T341的阈值电压和所述第二移位输出晶体管 Τ342的阈值电压相同， 都为耗 尽阈值电压。 所述第一低电平 LVGL小于所述第二低电平 VGL， 并且所述第 一低电平 LVGL与所述第二低电平 VGL的差值的绝对值大于所述耗尽阈值电 压的绝对值， 从而避免耗尽型 TFT的漏电流问题对移位寄存器单元的驱动信 号的影响。
根据本发明的该实施例所述的移位寄存器单元采用了两级输出， 即进位 输出模块 33和移位输出模块 34。 通过分级输出进位信号和移位信号, 而使 得在所述移位信号在求值阶段维持高电平， 从而解决耗尽型 TFT的漏电流问 题对移位寄存器单元的移位信号的影响。
此外， 根据本发明的该实施例所述的移位寄存器单元在求值阶段通过所 述输出反馈模块 35维持所述第一节点 Q1的电平， 以维持所述移位信号的电 平， 从而避免第一节点 Q1在求值阶段通过内部 TFT耗尽导通漏电， 影响输 出。
在实施时， 如图 5B 所示， 所述第一控制模块 31 包括第一控制晶体管 T311、第二控制晶体管 Τ312、第三控制晶体管 T313和第四控制晶体管 Τ314。
所述第一控制晶体管 Τ311，栅极接入所述第一时钟信号 CLK， 第一极分 别与所述输出反馈模块 35和所述第:二控制晶体管 T312的第:：::：极连接， 第：:二 极接入所述起始信号。
所述第::：::：控制晶体管 T312,栅极接入所述第一时钟信号 CLK，第一极与 所述第一节点 Q1连接。
所述第三控制晶体管 T313， 栅极与所述第：:：::节点 Q2连接， 第-一极分别 与所述第四控制晶体管 T314的第二极和所述输出反馈模块 35连接， 第二极 与所述第一节点 Q1连接。
所述第四控制晶体管 T314, »极与所述第二节点 Q2连接， 第一极接入 第一低电平 LVGL。
所述第二控制模块 32包括第五控制晶体管 T325、 第六控制晶体管 Τ326 和保持电容 C2。
所述第五控制晶体管 T325，栅极接入所述第一时钟信号 CLK，第一极与 所述第二节点 Q2连接， 第二极接入所述第一时钟信号 CLK。
所述第六控制晶体管 T326， »极与所述第一节点 Q1连接， 第一极接入 第一低电平 LVGL, 第二极与所述第五控制晶体管 Τ325的第一极连接。
所述保持电容 C2可连接于所述第二节点 Q2和第二低电平输出端之间。 可由所述第二低电平输出端输入第二低电平 VGL。
在图 5B中， FD点是所述输出反馈模块 35与所述第一控制模块 31连接 的节点。
具体的， 如图 5C所示， 所述输出反馈模块 35包括反馈晶体管 T35。 所述反馈晶体管 Τ35 , »极接入所述进位信号， 第一极接入所述移位信 号，第::：::极分别与所述第一控制晶体管 T311的第一极和所述第三控制晶体管 T313的第一极连接。
具体的， 如图 5D所示， 所述复位模块 36包括复位晶体管 T36。
所述复位晶体管 Τ36， 栅极与所述复位信号输入端 RST连接， 第一极与 所述第：::：:低电平输出端连接， 第.:二极与所述移位信号输出端 OUT (n)连接。
具体的， 如图 5E所示， 所述第一控制模块 31包括第一晶体管 T311、 第 二晶体管 Τ312、第三晶体管 T313和第四晶体管 Τ314。所述第二控制模块 32 包括第五晶体管 Τ325、 第六晶体管 Τ326和第七晶体管 Τ327。
所述第-一晶体管 T311 , 栅极接入第:：::：时钟信号 CLKB， 第一极分别与所 述输出反馈模块 35和所述第二晶体管 T312的第二极连接， 第二极与所述起 始信号输入端 STV连接。
所述第二晶体管 T312， 栅极接入第二时钟信号 CLKB， 第一极与所述第 一控制节点 Q1连接。
所述第三晶体管 T313， 栅极与所述第二控制节点 Q2连接， 第一极与所 述第四晶体管 T314的第二极连接， 第二极与所述第五晶体管 Τ325的栅极连 接。
所述第四晶体管 Τ314， 栅极与所述第二进位输出薄膜晶体管 Τ2的栅极 连接， 源极与第一低电平输出端连接。
所述第五晶体管 Τ325 , 栅极与所述第一控制节点 Q1连接， 第一极与所 述第六晶体管 Τ326的第二极连接， 第二极与所述第六晶体管 Τ326的栅极连 接。
所述第六晶体管 Τ326, 栅极与所述第一控制节点 Q1连接， 第一极与第 一低电平输出端连接。
所述第七晶体管 Τ327， 栅极和第二极接入第一时钟信号 CLK，第一极与 所述第二控制节点 Q2连接。
由所述第一低电平输出端输入第一低电平 LVGL。
下面以采用 N型晶体管的移位寄存器单元为例进行说明， 如图 6所示， 本发明实施例所述的移位寄存器单元包括：
第一控制模块 61， 分别与第一节点 Ql、 第二节点 Q2、 第一时钟信号输 出端、 起始信号输入端和第一低电平输出端连接， 用于在预充电阶段将所述 第一节点 Q1的电位拉升为高电平，并在复位阶段将所述第一节点 Q1的电位 拉低为低电平；
第二控制模块 62， 分别与所述第二节点 Q2、 所述第一节点 Ql、 H'一时 钟信号输出端、 所述第一低电平输出端和所述第:二低电平输出端连接， 用于 在预充电阶段将所述第一节点 的电位拉低为低电平， 在求值阶段进-一步 将所述第一节点 Q1的电位拉低至第一低电平 LVGL,并在复位阶段将所述第 一节点 Q1的电位拉升为高电平；
进位输出模块 63， 分别与所述第一节点 Ql、 所述第:二节点 Q2、 第二时 钟信号输出端、 第一低电平输出端和进位信号输出端 OUT— C (n) 连接， 用 于控制所述进位信号输出端 OUT— C(n)在预充电阶段输出第-一低电平 LVGL, 在求值阶段输出高电平， 在复位阶段输出第-一低电平 LVGL;
移位输出模块 64， 分别与所述第一节点 Ql、 所述第:二节点 Q2、 所述第 二低电平输出端和移位信号输出端 OUT (n) 连接， 用于控制所述移位信号 输出端 OUT (n) 在预充电阶段输出第二低电平 VGL, 在求值阶段输出高电 平；
输出反馈模块 65， 分别与所述进位信号输出端 OUT— C (n)、 所述移位 信号输出端 OUT (n) 和所述第一控制模块 61连接， 用于在求值阶段通过控 制所述第一控制模块 61而维持所述第一节点 Q1的电位为高电平；
复位模块 66， 与复位信号输入端 RST、 所述第二低电平输出端和移位输 出信号输出端 OUT (n)连接，用于在复位阶段控制所述移位信号输出端 OUT (n) 输出第二低电平 VGL。
在本发明实施例中， 所述第一电平输入端输入第一低电平 LVGL, 所述 第二电平输入端输入第二低电平 VGL。 所述起始信号输入端输入起始信号 RST, 所述复位信号输入端输入复位信号 RST。 所述第一时钟信号输入端输 入第一时钟信号 CLK, 所述第二时钟信号输入端输入第二时钟信号 CLKB。 此外， CLK和 CLKB反相。
在如图 6 所示的实施例中， 所述第一低电平 LVGL 和所述第二低电平 VGL不同。例如， 所述第一低电平 LVGL小于所述第二低电平 VGL。并且该 实施例采用两个输出端（进位信号输出端和移位信号输出端）， 形成移位寄存 器单元内部的 TFT的栅极电压和源极电压之间负的电压差， 使得移位寄存器 单元内部的 TFT可以实现完全关闭。由此可以避免错误的输出，从而避免 TFT 的漏电流问题对移位寄存器单元的驱动信号的影响。 并且该实施例采用交流 的第一时钟信号代替传统电路中的高电压信号以控制第.:：::：控制模块 62， 以减 小直流偏置电压对于 TFT特性的影响。
本发明的该实施例采用两个时钟信号（第一时钟信号 CLK和第.：::：:时钟信 号 CLKB ) 来控制本发明实施例的移位寄存器单元， 能够使控制更加灵活和 精确。
可选的， 如图 6A所示， 所述进位输出模块 63包括第一进位输出晶体管 T631和第二进位输出晶体管 T632。
所述第一进位输出晶体管 T631 , 栅极与所述第一节点 Q1连接， 第-一极 与所述进位信号输出端 OUT— C (n) 连接， 第::：::极与所述第.：::：:时钟信号输出 端连接。
所述第二进位输出晶体管 T632, »极与所述第二节点 Q2连接， 第一极 与所述第一低电平输出端连接， 第二极与所述进位信号输出端 OUT— C (n) 连接。
可选的， 如图 6A所示， 所述移位输出模块 64包括第一移位输出晶体管 T641和第二移位输出晶体管 T642。
所述第一移位输出晶体管 Τ641， 栅极与所述第一节点 Q1连接， 第一极 与所述移位信号输出端 OUT (n) 连接， 第二极与所述第二时钟信号输出端 连接。
所述第二移位输出晶体管 T642, »极与所述第二节点 Q2连接， 第一极 与所述第二低电平输出端连接， 第二极与所述移位信号输出端 OUT (n) 连 接。
在实施时， 所述第一进位输出晶体管 T641、 所述第二进位输出晶体管 Τ642、 所述第一移位输出晶体管 T651 和 /或所述第二移位输出晶体管 Τ652 为耗尽型薄膜晶体管。
可选的，所述第一进位输出晶体管 T641、所述第二进位输出晶体管 Τ642、 所述第-一移位输出晶体管 T651和所述第:二移位输出晶体管 T652都为耗尽型 薄膜晶体管。
可选的， 在如图 6A所示的移位寄存器单元的实施例中， 所述第一进位 输出薄膜晶体管 T631的阈值电压、 所述第二进位输出薄膜晶体管 T632的阈 值电压、所述第一移位输出晶体管 T641的阈值电压和所述第：::：:移位输出晶体 管 T642的阈值电压相同， 都为耗尽阈值电压。
所述第一低电平 LVGL小于所述第:：::：:低电平 VGL， 并且所述第-一低电平 LVGL与所述第二低电平 VGL的差值的绝对值大于所述耗尽阈值电压的绝对 值。
可选的，如图 6A所示，所述第- 控制模块 61包括第一上拉晶体管 T611、 第二上拉晶体管 Τ612、 第三上拉晶体管 Τ613、 第四上拉晶体管 T614和自举 电容 Cl。
所述第一上拉晶体管 T611， 栅极与所述第一时钟信号输出端连接， 第一 极分别与所述输出反馈模块 65和所述第二上拉晶体管 T612的第二极连接， 第二极与所述起始信号输入端连接。
所述第二上拉晶体管 Τ612， 栅极与所述第一时钟信号输出端连接， 第一 极与所述第一节点 Q1连接。
所述第三上拉晶体管 Τ613， »极与所述第二节点 Q2连接， 第一极分别 与所述输出反馈模块 65和所述第四上拉晶体管 T614的第二极连接， 第二极 与所述第一节点 Q1连接。
所述第四上拉晶体管 T614, »极与所述第二节点 Q2连接， 第一极与所 述第一低电平输出端连接。
所述自举电容 C1 连接于所述第一节点 Q1 和所述进位信号输出端 OUT C (η) 之间。
可选的，如图 6Α所示，所述第二控制模块 62包括第一下拉晶体管 Τ621、 第二下拉晶体管 Τ622和保持电容 C2。
所述第一下拉晶体管 T621 , 栅极与所述第一时钟信号输出端连接， 第一 极与所述第二节点 Q2连接， 第二极与所述第一时钟信号输出端连接。
所述第二下拉晶体管 T622, »极与所述第一节点 Q1连接， 第一极与所 述第一低电平输出端连接，第二极与所述第一下拉晶体管 T21的第 -一极连接。 所述保持电容 C2可以连接于所述第二节点 Q2和所述第二低电平输出端 之间。
可选的， 所述输出反馈模块 65包括反馈晶体管 T65。
所述反馈晶体管 Τ65 , 栅极与所述进位信号输出端 OUT— C (n) 连接， 第-一极与所述移位信号输出端 OUT (n) 连接， 第二极分别与所述第一上拉 晶体管 T611的第一极和所述第三上拉晶体管 T613的第一极连接。
在图 6A中， FD点是连接于与所述反馈晶体管 T65的第二极和所述第一 上拉晶体管 T611的第一极之间的节点。
可选的， 如图 6A所示， 所述复位模块 66包括复位晶体管 T66;
所述复位晶体管 T66， 栅极与所述复位信号输入端 RST连接， 第一极与 所述第二低电平输出端连接， 第二极与所述移位信号输出端 OUT (n)连接。
在-一个示例中， 本发明实施例采用的晶体管均为耗尽型薄膜晶体管。 进 一歩， 本发明实施例所述的移位寄存器单元采用同一类型的耗尽型薄膜晶体 管。 例如， 本发明实施例所述的移位寄存器单元采用的晶体管均为 N型耗尽 型薄膜晶体管或 P型耗尽型薄膜晶体管。
如图 6B所示，本发明实施例所述的移位寄存器单元的工作过程分为如下 三个阶段。
第一个阶段为预充电阶段 Sl， CLK为高电平 VGH， CLKB为第一低电 平 LVGL， 由起始信号输入端 STV输入高电平 VGH， 复位信号输入端 RST 输入第一低电平 LVGL。
相应的， 晶体管 T611、 T612、 T621开启， Ql点 （与进位输出晶体管的 »极和移位输出晶体管的 »极连接的节点） 电压逐渐升高 （不到高电平 VGH), 通过 Q1点对 C1进行充电， 晶体管 T622开启， Q2点电压逐渐下降 (不到 LVGL)。 此时， 晶体管 T632、 Τ614、 Τ642导通， 晶体管 T613在预 充电阶段 S1刚开始瞬间导通。 随即 FD点电压和 Q1点电压相同。 之后晶体 管 T613截止。 随着 Q1点电位的升高， 晶体管 T631和 T641开启， 晶体管 Τ66和 Τ65截止。
也就是说， 在预充电阶段 S1 , 起始信号 STV通过导通的晶体管 T611和 T612向 CI充电，使得 Ql点电压逐渐升高（但是 Q1点电压依旧低于 VGH)， Q2电压逐渐降低（但是 Q2点电压依旧高于 LVGL)。从而晶体管 T631、T632、 T641和 Τ642都导通， 由此 OUT (n) 输出 VGL， OUT— C (n) 输出 LVGL。
第二个阶段为求值阶段 S2，
CLK为第一低电平 LVGL, CLKB 为高电平 VGH, 由起始信号输入端 STV输入第-一低电平 LVGL， 复位信号输入端输入第一低电平 LVGL。
晶体管 T631、 T641开启， OUT (n) 输出高电平 VGH， OUT— C (n) 输 出高电平 VGH。 晶体管 T611、 T612截止。
晶体管 Τ622开启， 晶体管 T621截止。
Q2点电位继续下降至 LVGL。
晶体管 T613和晶体管 T614也截止。
晶体管 T632截止， 晶体管 T642截止。
晶体管 T65截止， FD点的电位逐渐升高 （不到 VGH)。 因此 Ql点处于 浮空状态（即与 Q1点相连的晶体管 T612和 T613都被关断，没有信号过来）， Q1点电压被所述自举电容 C1 自举到一个更高的电平， Q1点电压继续升高， 从而保证 OUT(n)的输出电压没有阈值损失。
第三阶段为复位阶段 S3，
复位信号输入端 RST输入高电平 VGH， CLKB为低电平 LVGL, CLK 为高电平 VGH， 起始信号输入端 STV输入第一低电平 LVGL。
此时， 晶体管 T611和 T612开启， 并且由于 CLK的电位为高电平， 晶体 管 T621导通， 从而 Q2点电位为高电平， 晶体管 T613和 T614开启， Q1点 电位被拉低至 LVGL。
晶体管 T621导通， Q1点电压变为低电平， 从而晶体管 T631和 T641截 止。
在 Q1点电压逐渐减小的过程中， 晶体管 T622导通， 随着 Q1点电压降 为低电平， 晶体管 T622截止。 由于晶体管 T622为耗尽型 TFT， 所以流过晶 体管 T622的电流很小， 并且由于 C2的电压保持作用， Q2点的电位可以一 直维持在高电平。
由于 Q1点的电位抑制维持在高电平， 晶体管 T32和 T42充分开启， 并 且此时 RST输出高电平， 晶体管 T66充分开启， OUT— C (n) 输出 LVGL, OUT (n) 输出 VGL， 晶体管 T65截止。
根据本发明的该实施例所述的移位寄存器单元将输出分为两级， 即进位 输出模块和移位输出模块。 此外， 进位输出模块、 移位输出模块分别采用第 一低电平 LVGL、第二低电平 VGL驱动。所述第一低电平 LVGL和所述第二 低电平 VGL不同， 从而避免了晶体管 T41、 Τ42耗尽导通产生的漏电流对输 出的影响。 同时， 本发明实施例通过反馈晶体管 Τ65控制内部节点， 避免 Q1 点在求值阶段通过内部 TFT耗尽导通漏电，影响输出。此外，反馈晶体管 Τ65 的栅源控制电压分别由不同低电平电压控制， 避免内部节点电位变化对输出 的逆影响。 由于晶体管 Τ31、 Τ32只驱动进位输出， 因此尺寸无需很大。
本发明实施例所述的移位寄存器单元的驱动方法， 应用于上述的移位寄 存器单元， 包括以下步骤：
在预充电阶段， 第一控制模块将起始信号传输至第一节点， 第二控制模 块在第一时钟信号的控制下将第二节点的电位拉至与所述第一节点的电位反 相的电位;
在求值阶段， 第二控制模块在第一时钟信号的控制下将第二节点的电位 拉至与所述第一节点的电位反相的电位， 进位输出模块根据所述第一节点的 电位和所述第二节点的电位输出进位信号； 移位输出模块根据所述第一节点 的电位和所述第二节点的电位输出移位信号。
在实施时， 本发明实施例所述的移位寄存器单元的驱动方法还包括： 在预充电阶段， 输出反馈模块根据所述进位信号和所述移位信号， 通过 控制所述第一控制模块而维持所述第一节点的电位。
本发明实施例还提供了一种移位寄存器， 其中， 包括上述的移位寄存器 单元；
除了第一级移位寄存器单元之外， 每一级移位寄存器单元的起始信号输 入端和上一级移位寄存器单元的进位信号输出端连接。
如图 7所示， 本发明实施例所述的移位寄存器的第一实施例由 Ν级移位 寄存器单元连接构成， 以作为有源矩阵的行扫描器， Ν通常为有源矩阵的行 数， Ν为正整数。 Sl、 S2...、 Sn、 ...、 SN分别标示的是第一级移位寄存器单元、 第二级移 位寄存器单元…、 第 n级移位寄存器单元…、 第 N级移位寄存器单元。
每个移位寄存器单元分别与第一时钟信号输出端、第::：::时钟信号输出端、 第一低电平输出端和第二低电平输出端连接。
第-一时钟信号输出端输出的时钟信号和第二时钟信号输出端输出的时钟 信号相位相反， 占空比分别例如为 50%， 但不限于此。
其中，第一级移位寄存器的起始信号输入端 STV接入初始脉冲信号 Start, 该初始脉冲信号 IN为高电平有效。
除了第一级移位寄存器单元之外， 每一级移位寄存器单元的起始信号输 入端和上 级移位寄存器单元的进位信号输出端连接。 每- 级移位寄存器有 两个输出端， 即 OUT— C (n) 为进位信号输出端， 其与下一级移位寄存器单 元的起始信号输入端 STV连接; OUT (n) 为驱动信号输出端， 其与有源矩 阵的行扫描线 Gn连接。 其中， n为正整数， 且 n小于或等于 N。
相邻两级移位寄存器单元的时钟控制信号互为反相。 例如， 如果第一级 移位寄存器单元的第一时钟输入端连接第一时钟信号 CLK, 第一级移位寄存 器单元的第二时钟信号输入端连接第二时钟信号 CLKB， 则与该第一级移位 寄存器单元相邻的第二级移位寄存器单元的第一时钟信号输入端连接第二时 钟信号 CLKB, 该第二级移位寄存器单元的第二时钟信号输入端连接第一时 钟信号 CLK。
本发明实施例还提供了一种显示装置， 包括上述的移位寄存器。 所述显 示装置可以包括液晶显示装置， 例如液晶面板、 液晶电视、 手机、 液晶显示 器。 除了液晶显示装置外， 所述显示装置还可以包括有机发光显示器或者其 他类型的显示装置， 比如电子阅读器等。 该移位寄存器可以作为显示装置的 扫描电路或者 »极驱动电路等， 以提供逐行扫描功能， 将扫描信号送至显示 区域。
以上所述是本发明的优选实施方式， 应当指出， 对于本技术领域的普通 技术人员来说， 在不脱离本发明所述原理的前提下， 还可以作出若干改进和 润饰， 这些改进和润饰也应视为本发明的保护范围。

Claims

禾 tl
1. 一种移位寄存器单元， 包括：
第一控制模块， 用于将起始信号传输至第一节点；
第.:：::：控制模块， 用于在第一时钟信号的控制― F， 将第::：::：节点的电位拉至 与所述第一节点的电位不同的电位；
进位输出模块， 用于根据所述第-一节点的电位和所述第二节点的电位来 输出进位信号； 以及
移位输出模块， 用于根据所述第一节点的电位和所述第二节点的电位来 输出移位信号。
2. 如权利要求 1所述的移位寄存器单元， 还包括：
输出反馈模块， 用于根据所述进位信号和所述移位信号， 通过控制所述 第一控制模块而维持所述第一节点的电位。
3. 如权利要求 1或 2所述的移位寄存器单元， 还包括：
复位模块， 用于控制所述移位信号复位。
4. 如权利要求 1至 3中任一权利要求所述的移位寄存器单元， 其中， 所述进位输出模块包括第一进位输出晶体管和第二进位输出晶体管， 所述第一进位输出晶体管的栅极与所述第一节点连接， 所述第一进位输 出晶体管的第一极与所述进位信号输出端连接， 并且所述第一进位输出晶体 管的第二极与第二时钟信号输出端连接；
所述第二进位输出晶体管的栅极与所述第二节点连接， 所述第二进位输 出晶体管的第一极与第一低电平输出端连接， 并且所述第二进位输出晶体管 的第二极与所述进位信号输出端连接；
所述第一进位输出晶体管的栅极和第一极之间连接有自举电容。
5. 如权利要求 1至 4中任一权利要求所述的移位寄存器单元， 其中， 所述移位输出模块包括第一移位输出晶体管和第二移位输出晶体管， 所述第一移位输出晶体管的栅极与所述第一节点连接， 所述第一移位输 出晶体管的第一极与所述移位信号输出端连接， 并且所述第一移位输出晶体 管的第二极与所述第二时钟信号输出端连接； 所述第二移位输出晶体管的栅极与所述第二节点连接， 所述第二移位输 出晶体管的第一极与第二低电平输出端连接， 并且所述第二移位输出晶体管 的第二极与所述移位信号输出端连接。
6. 如权利要求 5所述的移位寄存器单元， 其中，
所述第一进位输出晶体管、 所述第：:二进位输出晶体管、 所述第一移位输 出晶体管和 /或所述第二移位输出晶体管为耗尽型薄膜晶体管；
所述第一进位输出晶体管的阈值电压、 所述第:二进位输出晶体管的阈值 电压、 所述第一移位输出晶体管的阈值电压和所述第二移位输出晶体管的阈 值电压相同， 都为耗尽阈值电压。
7. 如权利要求 6所述的移位寄存器单元， 其中，
所述第一低电平小于所述第二低电平， 并且所述第一低电平与所述第.:二 低电平的差值的绝对值大于所述耗尽阈值电压的绝对值。
8. 如权利要求 2至 7中任一权利要求所述的移位寄存器单元， 其中， 所述第一控制模块包括第- 控制晶体管、 第二控制晶体管、 第三控制晶 体管和第四控制晶体管；
所述第一控制晶体管的 »极与所述第一时钟信号输出端连接， 所述第一 控制晶体管的第一极分别与所述输出反馈模块和所述第二控制晶体管的第二 极连接， 并且所述第一控制晶体管的第二极与所述起始信号输入端连接； 所述第二控制晶体管的棚-极与所述第一时钟信号输出端连接, 并且所述 第二控制晶体管的第一极与所述第一节点连接；
所述第三控制晶体管的栅极与所述第二节点连接， 所述第三控制晶体管 的第一极分别与所述第四控制晶体管的第二极和所述输出反馈模块连接， 并 且所述第三控制晶体管的第二极与所述第一节点连接；
所述第四控制晶体管的栅极与所述第二节点连接， 并且所述第四控制晶 体管的第一极与第一低电平输出端连接。
9. 如权利要求 1至 8中任一权利要求所述的移位寄存器单元， 其中， 所述第二控制模块包括第五控制晶体管、 第六控制晶体管和保持电容； 所述第五控制晶体管的栅极与所述第一时钟信号输出端连接, 所述第五 控制晶体管的第一极与所述第二节点连接， 并且所述第五控制晶体管的第二 极与所述第-一时钟信号输出端连接；
所述第六控制晶体管的栅极与所述第一节点连接， 所述第六控制晶体管 的第一极与第 --低电平输出端连接， 并且所述第六控制晶体管的第二极与所 述第五控制晶体管的第一极连接；
所述保持电容连接于所述第::：::节点和第::：::：低电平输出端之间。
10. 如权利要求权利要求 8 所述的移位寄存器单元， 其中， 所述输出反 馈模块包括反馈晶体管；
所述反馈晶体管的栅极与所述进位信号输出端连接， 所述反馈晶体管的 第一极与所述移位信号输出端连接， 并且所述反馈晶体管的第:：::：极分别与所 述第一控制晶体管的第一极和所述第三控制晶体管的第一极连接。
11. 如权利要求 3至 10中任一权利要求所述的移位寄存器单元， 其中， 所述复位模块包括复位晶体管；
所述复位晶体管的栅极与所述复位信号输入端连接， 所述复位晶体管的 第- ____极与所述第二低电平输出端连接， 并且所述复位晶体管的第二极与所述 移位信号输出端连接。
12. 一种移位寄存器单元的驱动方法， 其中， 所述移位寄存器单元包括 : 第一控制模块， 用于将起始信号传输至第一节点； 第二控制模块， 用于在第 一时钟信号的控制下， 将第二节点的电位拉至与所述第一节点的电位不同的 电位； 进位输出模块， 用于根据所述第一节点的电位和所述第二节点的电位 来输出进位信号； 以及移位输出模块， 用于根据所述第一节点的电位和所述 第二节点的电位来输出移位信号， 所述方法包括以下歩骤：
在预充电阶段， 第一控制模块将起始信号传输至第一节点， 第二控制模 块在第一时钟信号的控制下将第二节点的电位拉至与所述第一节点的电位反 相的电位;
在求值阶段， 第二控制模块在第一时钟信号的控制下将第二节点的电位 拉至与所述第一节点的电位反相的电位， 进位输出模块根据所述第一节点的 电位和所述第二节点的电位输出进位信号； 移位输出模块根据所述第一节点 的电位和所述第二节点的电位输出移位信号。
13. 如权利要求 12所述的方法， 其中， 所述移位寄存器单元还包括输出 反馈模块，
所述方法还包括：
在预充电阶段， 输出反馈模块根据所述进位信号和所述移位信号， 通过 控制所述第- ____控制模块而维持所述第一节点的电位。
14. 如权利要求 12或 13所述的方法， 其中， 所述移位寄存器单元还包 括复位模块，
所述方法还包括复位阶段， 在所述复位阶段， 所述复位模块控制所述移 位信号复位。
15. 一种移位寄存器， 其包括多级如权利要求 1至 11中任一权利要求所 述的移位寄存器单元；
除了第一级移位寄存器单元之外， 每一级移位寄存器单元的起始输入端 和上一级移位寄存器单元的进位信号输出端连接。
16. 一种显示装置， 其包括如权利要求 15所述的移位寄存器。
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