WO2014167876A1 - 窒化物半導体装置 - Google Patents

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哲也 民谷
寛 仲山
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Definitions

  • the present invention relates to a nitride semiconductor device.
  • a nitride semiconductor device there is one having a heterojunction of GaN / AlGaN as described in JP-A-2006-196664 (Patent Document 1).
  • a Ni layer or a Ti X W 1-X N layer having a sufficiently high Schottky barrier is formed on a compound semiconductor layer made of GaN, and the Ni layer or Ti X W 1 A gate electrode is formed by forming a low resistance metal layer on the -XN layer.
  • the Ti X W 1-X N layer is useful as a material for forming a Schottky barrier, and is formed on the Ti X W 1-X N layer. It is described that the leakage current to the gate electrode is suppressed because it becomes a diffusion barrier that suppresses diffusion of the metal of the resistance metal layer into the GaN-based compound semiconductor layer.
  • the leakage current to the gate electrode is somewhat suppressed, but it is not sufficient. Even if the annealing conditions and film thickness are devised, the leakage current to the gate electrode can be sufficiently reduced. There was a problem that could not be.
  • an object of the present invention is to provide a nitride semiconductor device that can sufficiently reduce the leakage current to the gate electrode.
  • the inventors of the present invention have used a metal material having a fine columnar structure as a metal material that forms the gate electrode, thereby providing a gate leakage current. We discovered a phenomenon that greatly reduces the current and greatly improves the gate leakage current failure rate.
  • the fine columnar structure of the metal material forming the gate electrode is involved in the gate leakage current is unknown, it is bonded to the nitride semiconductor multilayer body and includes a plurality of pillar portions.
  • a first metal layer having a columnar structure; and a second metal layer stacked on the first metal layer and having a fine columnar structure including a plurality of column parts, wherein the thickness of the column part of the second metal layer According to an experiment by the present inventors, when the gate electrode is configured such that the average size in the direction is larger than the average size in the thickness direction of the column portion of the first metal layer, the gate leakage current is significantly reduced. found.
  • the inventor forms the first metal layer and the second metal layer with a specific material, and the average size in the thickness direction of the plurality of column portions of the fine columnar structure of these metal layers is in a specific range. It was found for the first time by experiments that the gate leakage current was further improved.
  • the present invention was created based on the discovery by the present inventors that such a fine columnar structure of the gate electrode is significantly involved in the gate leakage current.
  • the nitride semiconductor device of the present invention is A substrate, A nitride semiconductor multilayer body formed on the substrate and having a heterointerface; Formed on the nitride semiconductor laminate, and comprising an electrode metal layer;
  • the electrode metal layer is A first metal layer bonded to the nitride semiconductor laminate and having a fine columnar structure including a plurality of columns;
  • a second metal layer that is laminated on the first metal layer and has a fine columnar structure including a plurality of column parts;
  • the average size in the thickness direction of the column portion of the second metal layer is larger than the average size in the thickness direction of the column portion of the first metal layer.
  • the fine columnar structure of the first metal layer is made of tungsten nitride, and the average size in the thickness direction of the column portion of the first metal is 5 nm or more and 25 nm or less.
  • the average size in the thickness direction of the column portion of the second metal layer is not less than 30 nm and not more than 150 nm.
  • the second metal layer is made of tungsten.
  • the second metal layer is composed of a tungsten layer and a titanium nitride layer.
  • the first metal layer having a fine columnar structure including a plurality of column portions and laminated on the first metal layer is bonded to the nitride semiconductor multilayer body.
  • FIG. 1 is a cross-sectional view of the nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a process cross-sectional view for explaining the method for manufacturing the nitride semiconductor device.
  • FIG. 3 is a process cross-sectional view subsequent to FIG.
  • FIG. 4 is a process cross-sectional view subsequent to FIG.
  • FIG. 5 is a process cross-sectional view subsequent to FIG.
  • FIG. 6 is a process cross-sectional view subsequent to FIG.
  • FIG. 7 is a process cross-sectional view subsequent to FIG.
  • FIG. 8 is a view showing a scanning electron microscope image showing a cross-sectional structure of the gate electrode of the nitride semiconductor device.
  • FIG. 9 is a diagram showing a line analysis result of the scanning electron microscope image shown in FIG.
  • FIG. 10 is a view showing a scanning electron microscope image showing a cross-sectional structure of a gate electrode of a nitride semiconductor device as a comparative example.
  • FIG. 11 is a diagram showing a line analysis result of the scanning electron microscope image shown in FIG.
  • FIG. 12 is a diagram showing the relationship between the average size in the thickness direction of the column portion of the fine columnar structure of the first metal layer of the nitride semiconductor device and the gate leakage current failure rate.
  • FIG. 13 is a diagram showing the relationship between the average size in the thickness direction of the column portion of the fine columnar structure of the second metal layer of the nitride semiconductor device and the gate leakage current failure rate.
  • FIG. 10 is a view showing a scanning electron microscope image showing a cross-sectional structure of a gate electrode of a nitride semiconductor device as a comparative example.
  • FIG. 11 is a
  • FIG. 14 is a view showing a scanning electron microscope image showing a cross-sectional structure of the gate electrode of the nitride semiconductor device according to the second embodiment of the present invention.
  • FIG. 15 is a diagram showing the relationship between the average size in the thickness direction of the column portion of the fine columnar structure of the second metal layer of the nitride semiconductor device and the gate leakage current failure rate.
  • FIG. 1 shows a cross-sectional view of a GaN-based HFET (Hetero-junction Field Effect Transistor) according to a first embodiment of the present invention.
  • GaN-based HFET Hetero-junction Field Effect Transistor
  • the nitride semiconductor device includes a Si substrate 10, an undoped AlGaN buffer layer 15 formed on the Si substrate 10, and a nitride semiconductor stacked layer formed on the undoped AlGaN buffer layer 15. And a body 20.
  • the nitride semiconductor stacked body 20 includes an undoped GaN layer 1 and an undoped AlGaN layer 2.
  • a 2DEG layer (two-dimensional electron gas layer) 3 is generated near the interface between the undoped GaN layer 1 and the undoped AlGaN layer 2.
  • the GaN layer 1 may be replaced with an AlGaN layer having a composition having a smaller band gap than the AlGaN layer 2. Further, a layer having a thickness of about 1 nm made of GaN, for example, may be provided on the AlGaN layer 2 as a cap layer.
  • the nitride semiconductor layer 20 is formed of two semiconductor layers, but is not limited to this, and may be formed of three nitride semiconductor layers.
  • the nitride semiconductor device includes a source electrode 11 and a drain electrode 12. Further, the source electrode 11 and the drain electrode 12 are formed on the AlGaN layer 2 with a space therebetween. The source electrode 11 and the drain electrode 12 are formed in recesses 106 and 109 that penetrate the AlGaN layer 2 and the 2DEG layer 3 and reach the GaN layer 1.
  • a gate electrode 13 is formed on the AlGaN layer 2 and on the source electrode side between the source electrode 11 and the drain electrode 12.
  • the source electrode 11 and the drain electrode 12 are ohmic electrodes, and the gate electrode 13 is a Schottky electrode.
  • the source electrode 11, the drain electrode 12, the gate electrode 13, and the active region constitute an HFET.
  • the gate electrode 13 is an example of a metal electrode layer.
  • the active region is a region of the nitride semiconductor stacked body 20 (GaN layer 1, AlGaN layer 2) in which carriers flow between the source electrode 11 and the drain electrode 12 by a voltage applied to the gate electrode 13. It is.
  • an insulating film 30 made of SiO 2 is formed on the AlGaN layer 2.
  • An interlayer insulating film 40 made of polyimide is formed on the insulating film 30 so as to cover the source electrode 11, the drain electrode 12, and the gate electrode 13.
  • vias 41 as contact portions are formed in regions on the source electrode 11, the drain electrode 12 and the gate electrode 13 (the vias on the source electrode 11 and the gate electrode 13 are not shown in FIG. 1). Respectively.
  • the via 41 is filled with a part of the drain electrode pad 42 and connected to the drain electrode pad 42.
  • the material of the insulating film 30 is not limited to SiO 2 but may be SiN or Al 2 O 3 .
  • the insulating film 30 may have a multilayer structure of a SiN film whose stoichiometry is broken on the surface of the semiconductor layer to suppress current collapse and a SiO 2 film or SiN film for surface protection.
  • the material of the interlayer insulating film 40 is not limited to polyimide, but is a SiO 2 film manufactured by p-CVD (plasma chemical vapor deposition), SOG (Spin On Glass: coated glass), BPSG (boron / phosphorus / silicate / It may be an insulating material such as glass.
  • current collapse is a phenomenon in which the on-resistance of a transistor in a high-voltage operation becomes higher than the on-resistance of the transistor in a low-voltage operation.
  • the channel layer is controlled by applying a voltage to the gate electrode 13, and the HFET having the source electrode 11, the drain electrode 12, and the gate electrode 13 is turned on / off.
  • the HFET when a negative voltage is applied to the gate electrode 13, a depletion layer is formed in the GaN layer 1 below the gate electrode 13, and the HFET is turned off.
  • the HFET 13 when the voltage of the gate electrode 13 is zero, the HFET 13 is a normally-on type transistor in which the depletion layer disappears in the lower GaN layer 1 and is turned on.
  • the Si substrate 10 and the AlGaN buffer layer 15 are not shown in order to make the drawings easy to see, and the sizes and intervals of the gate electrode 13, the source electrode 11, and the drain electrode 12 are changed. .
  • an AlGaN buffer layer 15, a GaN layer 101, and an AlGaN layer 102 are sequentially formed on the Si substrate 10 by using an MOCVD (Metal-Organic-Chemical-Vapor-Deposition) method.
  • MOCVD Metal-Organic-Chemical-Vapor-Deposition
  • the thickness of the GaN layer 101 is 1 ⁇ m, for example, and the thickness of the AlGaN layer 102 is 30 nm, for example.
  • the GaN layer 101 and the AlGaN layer 102 constitute a nitride semiconductor stacked body 120.
  • an insulating film 130 (for example, SiO 2 ) is formed on the AlGaN layer 102 to a thickness of 200 nm by, for example, a plasma CVD (Chemical Vapor Deposition) method.
  • the 2DEG layer 103 is formed in the vicinity of the heterointerface between the GaN layer 101 and the AlGaN layer 102.
  • a portion where an ohmic electrode is to be formed is removed by dry etching.
  • recesses 106 and 109 deeper than the 2DEG layer 103 are formed from the upper surface of the insulating film 130 to a part of the upper side of the GaN layer 101.
  • the depths of the recesses 106 and 109 may be equal to or greater than the depth from the surface of the AlGaN layer 102 to the 2DEG layer 103, for example, 50 nm.
  • the self-bias potential Vdc of an RIE (reactive ion etching) apparatus is set to 180 V or more and 240 V or less.
  • O 2 plasma treatment cleaning with HCl / H 2 O 2 and cleaning with BHF (buffered hydrofluoric acid) or 1% HF (hydrofluoric acid) are sequentially performed on the surfaces of the recesses 106 and 109 against.
  • annealing is performed (for example, 500 to 850 ° C.) in order to reduce etching damage due to dry etching.
  • Ti / Al / TiN is laminated on the insulating film 30 and the recesses 106 and 109 by sputtering to form a laminated metal film 107 to be an ohmic electrode.
  • the TiN layer is a cap layer for protecting the Ti / Al layer from a subsequent process.
  • a small amount for example, 5 sccm
  • the flow rate of oxygen flowing into the chamber is set so that Ti oxide is not generated.
  • the pattern of the source electrode 11 and the drain electrode 12 is formed by using normal photolithography and dry etching.
  • An ohmic contact is obtained between the 2DEG layer 3 and the source electrode 11 and drain electrode 12 by annealing the substrate on which the source electrode 11 and drain 12 are formed, for example, at 400 ° C. or more and 500 ° C. or less for 10 minutes or more. It is done.
  • a mask is formed on a photoresist (not shown) by photolithography, and then the gate electrode 13 of the insulating film 30 is formed between the source electrode 11 and the drain electrode 12 by etching. A region 160 to be formed is removed to form a recess 160.
  • a gate metal film is formed on the photoresist and the concave portion 160 by sputtering with a film thickness ranging from 150 nm to 250 nm, and then the gate electrode 13 protruding on the insulating film 30 is formed by lift-off.
  • the gate electrode 13 has a first metal layer 24 having a fine columnar structure including a plurality of pillars A (shown in FIG. 8) and a fine columnar structure including a plurality of pillars B (shown in FIG. 8).
  • the second metal layer 25 is laminated on the first metal layer 24.
  • the junction between the first metal layer 24 and the AlGaN layer 2 is a Schottky junction.
  • W tungsten nitride is used as the first metal layer 24, and W is used as the second metal layer 25.
  • the column parts A and B of the fine columnar structure of the first and second metal layers 24 and 25 extend in a direction substantially parallel to the layer thickness direction.
  • the columnar portion A of the fine columnar structure of the first metal layer 24 has a lower end bonded to the upper surface of the AlGaN layer 2 and an upper end bonded to the temporary surface of the second metal layer 25.
  • the column part B of the fine columnar structure of the second metal layer 25 has its lower end joined to the upper surface of the first metal layer 24.
  • the gate electrode 13 may be any material as long as the junction between the first metal layer 24 and the AlGaN layer 2 is a Schottky junction.
  • the first metal layer 24 may be made of Ti nitride
  • a thin film such as a SiN film whose stoichiometry is broken may be formed between the first metal layer 24 and the AlGaN layer 2, and the first metal layer 24 and the AlGaN layer 2 may be bonded to each other through this thin film.
  • an interlayer insulating film 40 is formed on the insulating film 30. Then, dry etching using a fluorine-based gas is performed on the region of the interlayer insulating film 40 on the gate electrode 13. Thereby, as shown in FIG. 7, the interlayer insulating film 40 in which the via 51 is formed is obtained. A part of the gate electrode pad 52 in the via 51 is connected to the gate electrode 13. Similarly, for the source electrode 11 and the drain electrode 12, vias 41 (source electrodes) are formed in regions on the source electrode 11 (shown in FIG. 1) and the drain electrode 12 (shown in FIG. 1) of the interlayer insulating film 40 by dry etching. 11 is not shown, but the via 41 on the drain electrode 12 is formed as shown in FIG. 1, and the via 41 is filled with an electrode pad material, thereby nitriding as shown in FIG. A semiconductor device is formed.
  • the gate electrode 13 was fabricated by setting the film forming conditions of the W nitride film used for the first metal layer 24 of the gate electrode 13 and the W film used for the second metal layer 25 as follows.
  • FIG. 8 shows an example of a cross-sectional structure of the gate electrode 13 manufactured by the above manufacturing method.
  • Ar flow rate 45-110sccm N 2 flow rate: 135-180sccm Chamber pressure: 35-83 mTorr DC output: 1000-1600W Deposition temperature: 300 ° C (W film)
  • the average size in the thickness direction of the column part A of the fine columnar structure of the W nitride film produced under the above conditions was 23.2 nm.
  • the average size in the thickness direction of the column part B of the fine columnar structure of the W film was 34.4 nm.
  • the gate leakage current in the off state when 0V was applied to the drain electrode 12, 0V to the source electrode 111, and -20V to the gate electrode 13 was 0.7 nA. .
  • the defect rate when the defect was 2.0 nA or more was 0.6%.
  • a GaN-based HFET having a gate electrode 1013 as shown in FIG. 10 was formed.
  • a W nitride film having an average size in the thickness direction of the column portion C of the fine columnar structure is 24.0 nm is used as the first metal layer 1024, and the thickness direction of the column portion D of the fine columnar structure is used.
  • a W film having an average size of 22.5 nm was used as the second metal layer 1025.
  • the gate leakage current was 1.6 nA, and the gate leakage current failure rate was 93%.
  • the substrate of the target nitride semiconductor device is cleaved so that the cross section of the gate electrode is exposed, and the cleaved portion is observed using a scanning electron microscope as shown in FIGS.
  • FIGS. 9 and 11 A line analysis image of secondary electrons as shown in FIGS. 9 and 11 is obtained.
  • the average of the half width of the convex portion of the line analysis image within the scanning range is determined as the target nitride.
  • the average size in the thickness direction of the column portion of the fine columnar structure of the semiconductor device was used.
  • FIG. 12 shows the relationship between the average size in the thickness direction of the column portion A of the fine columnar structure of the first metal layer 24 of the gate electrode 13 of the GaN-based HFET and the gate leakage current defect rate.
  • FIG. 13 shows the relationship between the average size in the thickness direction of the column portion B of the fine columnar structure of the second metal layer 25 of the gate electrode 13 of the GaN-based HFET and the gate leakage current defect rate.
  • the gate leakage current failure rate is less than 5%. This is considered to be because when the average size in the thickness direction of the columnar portion A exceeds 25 nm, the internal stress of the first metal layer 24 increases and the leakage at the interface with the AlGaN layer 2 increases. .
  • the average size in the thickness direction of the column part A of the first metal layer 24 fine columnar structure is less than 5 nm, the columnar structure is no longer a fine columnar structure, and the internal stress with the second metal layer 25 increases. Thereby, the adhesiveness between the 1st metal layer 24 and the 2nd metal layer 25 falls, and the 2nd metal layer 25 becomes easy to raise
  • the W nitride film used as the first metal layer 24 has a fine columnar structure when the DC output is reduced in the range of 1000 to 1600 W and the N 2 / Ar flow rate ratio is increased. There was a tendency that the average size of the column part A in the thickness direction was small. In particular, by reducing the total flow rate of N 2 and Ar, there was an effect in forming a fine columnar structure in which the average size in the thickness direction of the column A was small. In the pressure range of 35-83 mTorr in the chamber, lowering the total flow rate of N 2 and Ar and lowering the pressure in the chamber was effective in reducing the average size in the direction of the thickness of the fine columnar structure. This is presumably because the scattering of sputtered particles decreases and the growth rate of the columnar structure increases when the pressure in the chamber decreases.
  • the gate leakage current failure rate is less than 1%.
  • the average size in the thickness direction of the columnar portion B of the fine columnar structure of the second metal layer 25 is less than 30 nm, the average size in the thickness direction of the columnar portion B of the fine columnar structure of the second metal layer 25 is When the via 51 is formed, it becomes close to the average size in the thickness direction of the column part A of the fine columnar structure of the first metal layer 24 as the base, and the continuity of the structure (continuity of grain boundaries) is strengthened.
  • the second metal layer 25 must have a fine columnar structure, and the average size in the thickness direction is preferably less than 150 nm.
  • the average size in the thickness direction of the column part A of the fine columnar structure tends to increase as the DC output increases in the range of 1000 to 1600 W during the film formation. was there.
  • lowering the Ar flow rate and lowering the pressure in the chamber had an effect in forming a fine columnar structure with high adhesion to the first metal layer 24. This is thought to be because the scattering of sputtered particles is reduced and the growth rate in the vertical direction of the columnar structure is increased by lowering the Ar flow rate and lowering the pressure in the chamber.
  • the average size in the thickness direction of the column portion B of the fine columnar structure of the second metal layer 25 is larger than the average size in the thickness direction of the column portion A of the fine columnar structure of the first metal layer 24.
  • the gate leakage current can be greatly reduced, and it has been found that the gate leakage current failure rate can be remarkably improved.
  • the average size in the thickness direction of the column part A of the fine columnar structure of the first metal layer 24 is 25 nm or less
  • the average size in the thickness direction of the column part B of the fine columnar structure of the second metal layer 25 is 30 nm or more. As a result, the gate leakage current failure rate could be further improved.
  • the GaN-based HFET according to the second embodiment has basically the same configuration as the GaN-based HFET according to the first embodiment shown in FIG. 1, and has the same steps as the method for manufacturing the GaN-based HFET according to the first embodiment. Have. Therefore, the description of the configuration and the manufacturing method is omitted by using the description of FIGS. In the following description, the same reference numerals as those of the constituent parts of the first embodiment are attached to the same constituent parts as the welfare part of the GaN-based HFET of the first embodiment.
  • the GaN-based HFET of the second embodiment is only provided with a second metal layer 225 (shown in FIG. 14) constituted by two layers of a W film and a Ti film instead of the second metal layer 25. Is different.
  • the film forming conditions for the W nitride film used for the first metal layer 24 and the W film and Ti film used for the second metal layer 225 are set as follows.
  • FIG. 14 is an example of a cross-sectional structure of the manufactured gate electrode 213.
  • the average size in the thickness direction of the columnar portion A of the fine columnar structure of the W nitride film, the columnar portion F of the fine columnar structure of the W film, and the columnar portion G of the fine columnar structure of Ti nitride is 23.2 nm, 36 8 nm and 33.7 nm.
  • the substrate 10 of the target nitride semiconductor device is cleaved so that the cross section of the gate electrode 213 is exposed, and the cleaved portion is observed using a scanning electron microscope as shown in FIG.
  • a direction perpendicular to the length direction of the columnar portion A of the fine columnar structure of the first metal layer 24 and the columnar portions F and G of the fine columnar structure of the second metal layer 225 (perpendicular to the layer thickness direction). Scan the electron beam of the scanning electron microscope in the direction).
  • the secondary electron line analysis images as shown in FIGS.
  • FIG. 15 is a diagram showing the relationship between the average size in the thickness direction of the column portion FG of the fine columnar structure of the second metal layer 125 of the GaN-based HFET and the gate leakage current failure rate.
  • the gate leakage current failure rate becomes 0%. This is because the continuity of the structure with the fine columnar structure of the first metal layer 24 is further reduced by making the fine columnar structure of the second metal layer 225 into a two-layer structure of a W film and Ti nitride, and the via 51 This is probably because the damage to the insulating film 130 due to plasma could be suppressed during the dry etching when forming the film.
  • the gate leakage current defect rate is further improved as compared with the case where the second metal layer 25 including only the W film is used. I understood it.
  • the average size in the thickness direction of the column portions F and G of the fine columnar structure of the second metal layer 225 is the same as the thickness direction of the column portion A of the fine columnar structure of the first metal layer 24. “To be larger than the average size” means that the average size in the thickness direction of the columnar portions F and G of the two fine columnar structures of the second metal layer 225 is the thickness of the columnar A of the first metal layer. This means that it is larger than the average size in the direction (that is, A ⁇ F and A ⁇ G).
  • the GaN-based HFET includes the Si substrate.
  • the GaN-based HFET is not limited to the Si substrate, and may include a sapphire substrate or a SiC substrate.
  • a nitride semiconductor layer may be grown on the sapphire substrate or the SiC substrate.
  • a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor, such as growing an AlGaN layer on a GaN substrate.
  • a buffer layer may be formed between the substrate and the nitride semiconductor layer, or the hetero-improvement may be provided between the first nitride semiconductor layer and the second nitride semiconductor layer of the nitride semiconductor stacked body.
  • a layer may be formed.
  • the GaN-based HFET has a recess structure.
  • the present invention is not limited to this, and the GaN-based HFET does not have a recess structure, and a source electrode and a drain electrode are formed on the AlGaN layer. You may make it do.
  • the GaN-based HFET configured to form the 2DEG layer is used as the nitride semiconductor device.
  • the present invention is not limited to this, and other configurations are provided as the nitride semiconductor device.
  • a field effect transistor may be used.
  • a normally-on type GaN-based HFET is used as the nitride semiconductor device.
  • the present invention is not limited thereto, and a normally-off type GaN-based HFET is used as the nitride semiconductor device. It may be used.
  • a gate electrode having a Schottky junction is used as the electrode metal layer.
  • the present invention is not limited to this, and a field effect transistor having an electrode insulated gate structure may be used as the electrode metal layer. .
  • the nitride semiconductor of the nitride semiconductor device of the present invention only needs to be represented by Al x In y Ga 1-xy N (x ⁇ 0, y ⁇ 0, 0 ⁇ x + y ⁇ 1).
  • the nitride semiconductor device of the present invention is not limited to an HFET that uses 2DEG, but is also a field effect of other configurations such as a MIS (Metal Insulator Semiconductor) FET, a MOS (Metal Oxide Semiconductor) FET, and a MES (Metal Semiconductor) FET. Even if it is a transistor, the same effect is acquired.
  • MIS Metal Insulator Semiconductor
  • MOS Metal Oxide Semiconductor
  • MES Metal Semiconductor
  • the nitride semiconductor device of the present invention is A substrate 10; A nitride semiconductor stacked body 20 formed on the substrate 10 and having a heterointerface; Formed on the nitride semiconductor multilayer body 20, and comprising an electrode metal layer,
  • the electrode metal layer is A first metal layer 24 bonded to the nitride semiconductor stacked body 20 and having a fine columnar structure including a plurality of column portions A;
  • a second metal layer 25 that is laminated on the first metal layer 24 and has a fine columnar structure including a plurality of pillar portions B;
  • the average size in the thickness direction of the column portion B of the second metal layer 25 is larger than the average size in the thickness direction of the column portion A of the first metal layer 24.
  • the electrode metal layer when the gate electrode 13 is formed of the metal layer, the electrode metal layer has a fine columnar structure including a plurality of column portions A and is bonded to the nitride semiconductor stacked body 20. And a second metal layer 25 having a fine columnar structure including a plurality of pillar portions B and laminated on the first metal layer 24, and an average size in the thickness direction of the pillar portion B of the second metal layer 25
  • the gate leakage current can be reduced.
  • the fine columnar structure of the first metal layer 24 is made of tungsten nitride, and the average size in the thickness direction of the column portion A of the first metal layer 24 is 5 nm or more and 25 nm or less.
  • the gate leak is reduced by setting the average size in the thickness direction of the column part A of the fine columnar structure of the first metal layer 24 to 25 nm or less.
  • the current can be reduced.
  • the average size in the thickness direction of the column part B of the second metal layer 25 is not less than 30 nm and not more than 150 nm.
  • the gate leak is increased by setting the average size in the thickness direction of the column part B of the fine columnar structure of the second metal layer 25 to 30 nm or more.
  • the current can be reduced.
  • the second metal layer 25 is made of tungsten.
  • the second metal layer 25 is made of tungsten, when the first metal layer 24 is tungsten nitride, the thickness direction of the column part B of the fine columnar structure of the second metal layer 25 is Even if the average size of the first metal layer 24 is different from the average size in the thickness direction of the column part A of the fine columnar structure of the first metal layer 24, high adhesion between the first metal layer 24 and the second metal layer 25 is achieved. As a result, it is possible to suppress a decrease in yield due to the occurrence of a gate leak defect while preventing film peeling.
  • the second metal layer 225 includes a tungsten layer and a titanium nitride layer.
  • the second metal layer 225 when the gate electrode 13 is formed of the electrode metal layer, the second metal layer 225 includes the tungsten layer and the titanium nitride layer so that the second metal layer 225 becomes the tungsten layer. Compared with the case of only comprising, the gate leakage current can be greatly reduced.

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Abstract

　窒化物半導体装置は、基板（１０）と、窒化物半導体積層体（１，２）と、電極金属層（１３）とを備える。電極金属層（１３）は、窒化半導体積層体（１，２）に接合すると共に、複数の柱部（Ａ）を含む微細柱状構造を有する第１金属層（２４）と、第１金属層（２４）上に積層されると共に、複数の柱部（Ｂ）を含む微細柱状構造を有する第２金属層（２５）とを含み、第２金属層（２５）の微細柱状構造の柱部（Ｂ）の太さ方向の平均サイズが、第１金属層（２４）の微細柱状構造の柱部（Ａ）の太さ方向の平均サイズよりも大きい。

Description

窒化物半導体装置
　本発明は、窒化物半導体装置に関する。
　従来、窒化物半導体装置としては、特開２００６‐１９６７６４号(特許文献１)に記載されているように、ＧａＮ／ＡｌＧａＮのヘテロ接合を有するものがある。この従来の窒化物半導体装置では、ＧａＮ系からなる化合物半導体層上にショットキー障壁を十分な高さとするＮｉ層やＴｉＸＷ１－ＸＮ層を形成し、このＮｉ層やＴｉＸＷ１－ＸＮ層上に低抵抗金属層を形成することにより、ゲート電極を形成している。
　また、上記特許文献１では、上記ゲート電極において、ＴｉＸＷ１－ＸＮ層は、ショットキー障壁を形成する材料として有用であると共に、このＴｉＸＷ１－ＸＮ層上に形成する低抵抗金属層の金属がＧａＮ系化合物半導体層に拡散するのを抑える拡散バリアとなるので、ゲート電極へのリーク電流が抑制されることが記載されている。
特開２００６－１９６７６４号公報
　しかし、上記従来の窒化半導体装置では、ゲート電極へのリーク電流が多少抑制されるものの十分ではなく、アニール条件や膜厚などを工夫しても、ゲート電極へのリーク電流を十分に低減させることができなかったという問題があった。
　そこで、本発明の課題は、ゲート電極へのリーク電流を十分に低減できる窒化物半導体装置を提供することにある。
　本発明者らは、ゲート電極へのリーク電流(以下、ゲートリーク電流という)について鋭意検討した結果、ゲート電極をなす金属材料として微細柱状構造を有する金属材料を積層して用いることにより、ゲートリーク電流を大幅に低減し、ゲートリーク電流不良率を大きく改善するという現象を発見した。
　上記ゲート電極をなす金属材料の微細柱状構造が、ゲートリーク電流に関与することの物理的な明確な理由は不明であったが、窒化半導体積層体に接合すると共に、複数の柱部を含む微細柱状構造を有する第１金属層と、第１金属層上に積層されると共に、複数の柱部を含む微細柱状構造を有する第２金属層とを含み、第２金属層の柱部の太さ方向の平均サイズが、第１金属層の柱部の太さ方向の平均サイズよりも大きくなるようゲート電極を構成した場合に、ゲートリーク電流を大幅に低減することが本発明者らによる実験により判明した。
　さらに、本発明者は、第１金属層および第２金属層を特定の材料で形成し、かつ、これらの金属層の微細柱状構造の複数の柱部の太さ方向の平均サイズが特定の範囲内にあるときにゲートリーク電流がさらに改善することを実験により初めて見出した。
　本発明は、このようなゲート電極の微細柱状構造がゲートリーク電流に顕著に関与するという本発明者らの実験による発見に基づいて創出されたものである。
　すなわち、本発明の窒化物半導体装置は、
　基板と、
　上記基板上に形成され、ヘテロ界面を有する窒化物半導体積層体と、
　上記窒化物半導体積層体上に形成され、電極金属層と
を備え、
　上記電極金属層は、
　上記窒化半導体積層体に接合すると共に、複数の柱部を含む微細柱状構造を有する第１金属層と、
　上記第１金属層上に積層されると共に、複数の柱部を含む微細柱状構造を有する第２金属層と
を含み、
　上記第２金属層の上記柱部の太さ方向の平均サイズが、上記第１金属層の上記柱部の太さ方向の平均サイズよりも大きいことを特徴とする。
　また、一実施形態の窒化半導体装置では、
　上記第１金属層の上記微細柱状構造は、タングステン窒化物で構成され、上記第１金属の上記柱部の太さ方向の平均サイズが５ｎｍ以上２５ｎｍ以下である。
　また、一実施形態の窒化半導体装置では、
　上記第２金属層の上記柱部の太さ方向の平均サイズが３０ｎｍ以上１５０ｎｍ以下である。
　また、一実施形態の窒化半導体装置では、
　上記第２金属層は、タングステンで構成される。
　また、一実施形態の窒化半導体装置では、
　上記第２金属層は、タングステン層とチタン窒化物層とで構成される。
　以上より明らかなように、本発明の窒化半導体装置によれば、窒化半導体積層体に接合すると共に、複数の柱部を含む微細柱状構造を有する第１金属層と、第１金属層上に積層されると共に、複数の柱部を含む微細柱状構造を有する第２金属層とを含み、第２金属層の上記柱部の太さ方向の平均サイズが、上記第１金属層の上記柱部の太さ方向の平均サイズよりも大きい電極金属を備えているので、この電極金属でゲート電極を形成した場合に、ゲートリーク電流を十分に低減することができる。
図１は、本発明の第１実施形態の窒化物半導体装置の断面図である。 図２は、上記窒化物半導体装置の製造方法を説明するための工程断面図である。 図３は、図２に続く工程断面図である。 図４は、図３に続く工程断面図である。 図５は、図４に続く工程断面図である。 図６は、図５に続く工程断面図である。 図７は、図６に続く工程断面図である。 図８は、上記窒化物半導体装置のゲート電極の断面構造を示す走査型電子顕微鏡像を示す図である。 図９は、図８に示す走査型電子顕微鏡像の線分析結果を示す図である。 図１０は、比較例である窒化物半導体装置のゲート電極の断面構造を示す走査型電子顕微鏡像を示す図である。 図１１は、図１０に示す走査型電子顕微鏡像の線分析結果を示す図である。 図１２は、上記窒化物半導体装置の第１金属層の微細柱状構造の柱部の太さ方向の平均サイズとゲートリーク電流不良率との関係を示す図である。 図１３は、上記窒化物半導体装置の第２金属層の微細柱状構造の柱部の太さ方向の平均サイズとゲートリーク電流不良率との関係を示す図である。 図１４は、本発明の第２実施形態の窒化物半導体装置のゲート電極の断面構造を示す走査型電子顕微鏡像を示す図である。 図１５は、上記窒化物半導体装置の第２金属層の微細柱状構造の柱部の太さ方向の平均サイズとゲートリーク電流不良率との関係を示す図である。
　以下、本発明を図示の実施形態により詳細に説明する。
（第１実施形態）
　図１は、本発明の第１実施形態のＧａＮ系ＨＦＥＴ(Hetero-junction Field Effect Transistor：ヘテロ接合電界効果トランジスタ)の断面図を示している。
　上記窒化物半導体装置は、図１に示すように、Ｓｉ基板１０と、このＳｉ基板１０上に形成されたアンドープＡｌＧａＮバッファ層１５と、このアンドープＡｌＧａＮバッファ層１５上に形成された窒化物半導体積層体２０とを備えている。この窒化物半導体積層体２０は、アンドープＧａＮ層１およびアンドープＡｌＧａＮ層２からなる。このアンドープＧａＮ層１とアンドープＡｌＧａＮ層２との界面近傍には、２ＤＥＧ層（２次元電子ガス層）３が発生する。
　なお、上記ＧａＮ層１に替えて、ＡｌＧａＮ層２よりもバンドギャップの小さい組成を有するＡｌＧａＮ層としてもよい。また、上記ＡｌＧａＮ層２上にキャップ層として例えばＧａＮからなる約１ｎｍの厚さの層を設けてもよい。また、上記窒化物半導体層２０は、２層の半導体層で形成されているが、これに限らず、３層の窒化物半導体層で形成されていてもよい。
　また、上記窒化物半導体装置は、ソース電極１１およびドレイン電極１２を備えている。また、ソース電極１１およびドレイン電極１２は、ＡｌＧａＮ層２上に、互いに間隔をあけて形成されている。また、ソース電極１１，ドレイン電極１２は、ＡｌＧａＮ層２と２ＤＥＧ層３とを貫通してＧａＮ層１まで達する凹部１０６，１０９に形成されている。また、ＡｌＧａＮ層２上、かつ、ソース電極１１とドレイン電極１２との間のソース電極側に、ゲート電極１３を形成している。ソース電極１１およびドレイン電極１２はオーミック電極であり、ゲート電極１３はショットキー電極である。上記ソース電極１１と、ドレイン電極１２と、ゲート電極１３と、活性領域とでＨＦＥＴを構成している。なお、ゲート電極１３は、金属電極層の一例である。
　ここで、上記活性領域とは、ゲート電極１３に印加される電圧によって、ソース電極１１とドレイン電極１２との間でキャリアが流れる窒化物半導体積層体２０(ＧａＮ層１,ＡｌＧａＮ層２)の領域である。
　そして、上記ＡｌＧａＮ層２を保護するため、このＡｌＧａＮ層２上に、ＳｉＯ２からなる絶縁膜３０を形成している。また、上記絶縁膜３０上に、ソース電極１１、ドレイン電極１２およびゲート電極１３を覆うポリイミドからなる層間絶縁膜４０を形成している。この層間絶縁膜４０には、ソース電極１１、ドレイン電極１２およびゲート電極１３上の領域に、コンタクト部としてのビア４１（図１ではソース電極１１およびゲート電極１３上のビアは図示されていない）をそれぞれ形成している。このビア４１内には、ドレイン電極パッド４２の一部が充填され、ドレイン電極パッド４２に接続されている。
　なお、上記絶縁膜３０の材料は、ＳｉＯ２に限らず、ＳｉＮやＡｌ２Ｏ３などであってもよい。特に、絶縁膜３０は、電流コラプス抑制のために半導体層表面にストイキオメトリックを崩したＳｉＮ膜と、表面保護のためのＳｉＯ２膜またはＳｉＮ膜との多層膜構造を有するものにしてもよい。また、層間絶縁膜４０の材料は、ポリイミドに限らず、ｐ－ＣＶＤ(プラズマ化学気相成長)で製造したＳｉＯ２膜やＳＯＧ(Spin On Glass：塗布ガラス)やＢＰＳＧ(ホウ素・リン・シリケート・ガラス)などの絶縁材料であってもよい。
　ここで、「電流コラプス」とは、低電圧動作でのトランジスタのオン抵抗と比べて高電圧動作でのトランジスタのオン抵抗が高くなってしまう現象である。
　上記構成の窒化物半導体装置において、ゲート電極１３に電圧を印加することにより上記チャネル層を制御して、ソース電極１１とドレイン電極１２とゲート電極１３を有するＨＦＥＴをオンオフさせる。このＨＦＥＴは、ゲート電極１３に負電圧が印加されているときにゲート電極１３下のＧａＮ層１に空乏層が形成されてオフ状態となる一方、ゲート電極１３の電圧がゼロのときにゲート電極１３下のＧａＮ層１に空乏層がなくなってオン状態となるノーマリーオンタイプのトランジスタである。
　次に、上記ＧａＮ系ＨＦＥＴの製造方法を図２～図７に従って説明する。なお、図２～図７では、図を見やすくするために、Ｓｉ基板１０やＡｌＧａＮバッファ層１５を図示せず、また、ゲート電極１３、ソース電極１１およびドレイン電極１２の大きさや間隔を変えている。
　まず、図２に示すように、上記Ｓｉ基板１０上に、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属気相成長)法を用いて、ＡｌＧａＮバッファ層１５、ＧａＮ層１０１およびＡｌＧａＮ層１０２を順に形成する。ＧａＮ層１０１の厚さは例えば１μｍ、ＡｌＧａＮ層１０２の厚さは例えば３０ｎｍとする。このＧａＮ層１０１とＡｌＧａＮ層１０２とが窒化物半導体積層体１２０を構成している。
　そして、上記ＡｌＧａＮ層１０２上に絶縁膜１３０(例えばＳｉＯ２)を例えばプラズマＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法により２００ｎｍの厚さに成膜する。このとき、ＧａＮ層１０１とＡｌＧａＮ層１０２とのヘテロ界面近傍には、２ＤＥＧ層１０３が形成されている。
　次に、上記絶縁膜１３０上にフォトレジスト(図示せず)を塗布してパターニングした後、ドライエッチングにより、オーミック電極を形成すべき部分を除去する。これにより、図３に示す用に、絶縁膜１３０の上面からＧａＮ層１０１の上側の一部に達して２ＤＥＧ層１０３よりも深い凹部１０６，１０９を形成する。この凹部１０６，１０９の深さはＡｌＧａＮ層１０２の表面から２ＤＥＧ層１０３までの深さ以上であればよく、例えば５０ｎｍとする。
　上記ドライエッチングでは、塩素系のガスを用い、ＲＩＥ(reactive ion etching：リアクティブイオンエッチング)装置の自己バイアス電位Ｖｄｃを１８０Ｖ以上かつ２４０Ｖ以下に設定する。
　上記凹部１０６，１０９形成後、順次、Ｏ２プラズマ処理、ＨＣｌ/Ｈ２Ｏ２による洗浄、ＢＨＦ(バッファードフッ酸)もしくは１％のＨＦ(フッ酸)による洗浄を凹部１０６，１０９の表面に対して行なう。そして、ドライエッチングによるエッチングダメージを低減するためにアニールを行う(例えば５００～８５０℃)。
　次に、図４に示すように、絶縁膜３０上および凹部１０６，１０９にスパッタリングによりＴｉ/Ａｌ/ＴｉＮを積層して、オーミック電極となる積層金属膜１０７を形成する。ここで、ＴｉＮ層は、後工程からＴｉ/Ａｌ層を保護するためのキャップ層である。
　上記スパッタリングにより積層金属膜１０７を形成する時に、Ｔｉ成膜中に少量(例えば５ｓｃｃｍ)の酸素をチャンバー内に流す。ここで、上記チャンバー内に流す酸素の流量は、Ｔｉの酸化物が生成されない量とする。
　なお、上記スパッタリングにおいて、Ｔｉ成膜中に少量の酸素をチャンバー内に流すことに替えて、Ｔｉ成膜前にチャンバー内に例えば５０ｓｃｃｍの酸素を５分間流すようにしてもよい。また、ＴｉとＡｌの両方を同時にスパッタリングしてもいいし、スパッタリングに替えてＴｉ,Ａｌを蒸着するようにしてもよい。
　次に、図５に示すように、通常のフォトリソグラフィおよびドライエッチングを用いて、ソース電極１１,ドレイン電極１２のパターンを形成する。
　そして、ソース電極１１，ドレイン１２が形成された基板を例えば４００℃以上かつ５００℃以下で１０分以上アニールすることによって、２ＤＥＧ層３とソース電極１１,ドレイン電極１２との間にオーミックコンタクトが得られる。
　次に、図６に示すように、フォトリソグラフィにより、フォトレジスト(図示せず)にマスクを形成した後、エッチングにより、ソース電極１１とドレイン電極１２との間に、絶縁膜３０のゲート電極１３を形成すべき領域を除去して凹部１６０を形成する。
　そして、上記フォトレジスト上および凹部１６０にスパッタリングによりゲート金属膜を１５０ｎｍから２５０ｎｍまでの範囲の膜厚で形成した後、リフトオフにより絶縁膜３０上に突き出したゲート電極１３を形成する。このゲート電極１３は、複数の柱部Ａを（図８に示す）含む微細柱状構造を有する第１金属層２４と、複数の柱部Ｂ（図８に示す）を含む微細柱状構造を有すると共に第１金属層２４上に積層された第２金属層２５とで構成されている。第１金属層２４とＡｌＧａＮ層２との接合は、ショットキー接合となる。
　上記ゲート電極１３では、第１金属層２４としてＷ（タングステン）窒化物、第２金属層２５としてＷを用いている。
　上記第１，第２金属層２４，２５の微細柱状構造の柱部Ａ，Ｂは、それぞれ層厚方向と略平行な方向に延びている。また、第１金属層２４の微細柱状構造の柱部Ａは、下端がＡｌＧａＮ層２の上面に接合されている一方、上端が第２金属層２５の仮面に接合されている。また、第２金属層２５の微細柱状構造の柱部Ｂは、下端が第１金属層２４の上面に接合されている。
　なお、上記ゲート電極１３は、第１金属層２４とＡｌＧａＮ層２との接合がショットキー接合となるものであればよく、例えば第１金属層２４にＴｉ窒化物を用いてもいいし、第１金属層２４とＡｌＧａＮ層２との間にストイキオメトリックを崩したＳｉＮ膜などの薄膜を形成し、この薄膜を介して第１金属層２４とＡｌＧａＮ層２とを互いに接合してもよい。
　次に、上記絶縁膜３０上に層間絶縁膜４０を形成する。そして、この層間絶縁膜４０のゲート電極１３上の領域に、フッ素系ガスを用いたドライエッチングを行う。これにより、図７に示すように、ビア５１が形成された層間絶縁膜４０が得られる。このビア５１内のゲート電極パッド５２の一部がゲート電極１３に接続される。また、ソース電極１１,ドレイン電極１２についても同様に、ドライエッチングにより層間絶縁膜４０のソース電極１１（図１に示す）およびドレイン電極１２（図１に示す）上の領域にビア４１（ソース電極１１上のビアは図示していないが、ドレイン電極１２上のビア４１は図１に示す）を形成し、このビア４１内に電極パッド材料が充填されることにより、図１に示すような窒化半導体装置を形成する。
　上記実施形態において、ゲート電極１３の第１金属層２４に用いるＷ窒化物膜および第２金属層２５に用いるＷ膜の成膜条件を以下のように設定して、ゲート電極１３を作製した。図８は、上記製造方法により作製したゲート電極１３の断面構造の一例である。
　（Ｗ窒化物膜）
　　Ａｒ流量：４５－１１０ｓｃｃｍ
　　Ｎ２流量：１３５－１８０ｓｃｃｍ
　　チャンバー内圧力：３５－８３ｍＴｏｒｒ
　　ＤＣ出力：１０００－１６００Ｗ
　　成膜温度：３００℃
　（Ｗ膜）
　　Ａｒ流量：４５－８０ｓｃｃｍ
　　チャンバー内圧力：４－１０ｍＴｏｒｒ
　　ＤＣ出力：１０００－１６００Ｗ
　　成膜温度：３００℃
　上記条件の下で作製したＷ窒化物膜の微細柱状構造の柱部Ａの太さ方向の平均サイズは２３．２ｎｍであった。一方、Ｗ膜の微細柱状構造の柱部Ｂの太さ方向の平均サイズは、３４．４ｎｍであった。このゲート電極１３を用いた上記実施形態のＧａＮ系ＨＦＥＴでは、ドレイン電極１２に０Ｖ、ソース電極１１１に０Ｖ、ゲート電極１３に-２０Ｖを印加したオフ状態におけるゲートリーク電流が０．７ｎＡであった。さらに、２．０ｎＡ以上を不良とした場合の不良率は０．６％であった。
　また、比較例として、図１０に示すようなゲート電極１０１３を備えたＧａＮ系ＨＦＥＴを形成した。このゲート電極１０１３では、微細柱状構造の柱部Ｃの太さ方向の平均サイズが２４．０ｎｍであるＷ窒化物膜を第１金属層１０２４として用い、微細柱状構造の柱部Ｄの太さ方向の平均サイズが２２．５ｎｍであるＷ膜を第２金属層１０２５として用いた。このような比較例のＧａＮ系ＨＦＥＴでは、ゲートリーク電流は１．６ｎＡであり、ゲートリーク電流不良率は９３％であった。
　ここで、本発明で用いている微細柱状構造の柱部の太さ方向の平均サイズの算出方法について説明する。対象となる窒化物半導体装置の基板をゲート電極の断面が露出するように劈開し、図８，図１０に示すように、走査型電子顕微鏡を用いて劈開した部分を観察する。そして、第１金属層および第２金属層の微細柱状構造の柱部の長さ方向に対して垂直な方向（層厚方向に対して垂直な方向）に走査型電子顕微鏡の電子線を走査すると、図９，図１１に示すような２次電子の線分析像が得られる。この線分析像の強度が電子線を走査した微細柱状構造の表面の凹凸形状に対応していることから、走査範囲内の線分析像の凸部分の半値幅の平均を、対象となる窒化物半導体装置の微細柱状構造の柱部の太さ方向の平均サイズとした。
　図１２は、上記ＧａＮ系ＨＦＥＴのゲート電極１３の第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズとゲートリーク電流不良率との関係を示している。また、図１３は、上記ＧａＮ系ＨＦＥＴのゲート電極１３の第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズとゲートリーク電流不良率との関係を示している。
　図１２を参照すれば、上記第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズを２５ｎｍ以下にすると、ゲートリーク電流不良率が５％未満になることが分かる。これは、上記柱部Ａの太さ方向の平均サイズが２５ｎｍを超えると、第１金属層２４の内部応力が大きくなり、ＡｌＧａＮ層２との界面でのリークが増大するからであると考えられる。一方、上記第１金属層２４微細柱状構造の柱部Ａの太さ方向の平均サイズを５ｎｍ未満にすると、もはや微細柱状構造ではなくなり、第２金属層２５との間の内部応力が大きくなる。これにより、第１金属層２４と第２金属層２５との間の密着性が低下し、第２金属層２５が膜はがれを起こしやすくなる。
　上記第１金属層２４として用いられるＷ窒化物膜は、その成膜時において、ＤＣ出力を１０００－１６００Ｗの範囲で小さくするほど、また、Ｎ２／Ａｒ流量比を大きくするほど、微細柱状構造の柱部Ａの太さ方向の平均サイズが小さくなる傾向があった。特に、Ｎ２およびＡｒの総流量を少なくすることで、柱部Ａの太さ方向の平均サイズが小さい微細柱状構造の形成に効果があった。チャンバー内圧力が３５－８３ｍＴｏｒｒの圧力範囲では、Ｎ２およびＡｒの総流量を下げ、チャンバー内圧力を低くした方が微細柱状構造太さ方向の平均サイズを小さくするのに効果があった。これは、チャンバー内圧力が下がるとスパッタ粒子の散乱が減少し、柱状構造の成長レートが上がるためだと考えられる。
　また、図１３を参照すれば、上記第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズを３０ｎｍ以上にすると、ゲートリーク電流不良率が１％未満になることが分かる。これは、第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズを３０ｎｍ未満にすると、第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズが、下地となる第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズと近くなり、構造の連続性（粒界の連続性）が強まって、ビア５１を形成する際のドライエッチング工程時に、プラズマがビア５１底のコンタクト部５０（図７に示す）からゲート電極１３を抜け絶縁膜３０に達し、この絶縁膜３０がプラズマ中の活性種によりダメージを受けるため、ゲートリーク電流が増加し、ゲートリーク電流不良率が増加するからだと考えられる。一方、第２金属層２５の微細柱状構造の太さ方向の平均サイズを３０ｎｍ以上にすると、第１金属層２４の微細柱状構造との構造の連続性が低下し、上記ドライエッチング時におけるコンタクト部５０からの絶縁膜３０へダメージの拡散を抑制するため、ゲートリーク電流を低減し、ゲートリーク電流不良率を低減することができると考えられる。
　ところで、上記第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズが１５０ｎｍを超えると、もはや微細柱状構造ではなくなり、第１金属層２４と第２金属層２５との構造の連続性をさらに低下させることができるが、第２金属層２５の内部応力が大きくなる。このため、第１金属層２４との密着性が低下し、第２金属層２５が膜はがれを起こす恐れがある。したがって、第２金属層２５は、微細柱状構造を有していなければならず、その太さ方向の平均サイズは１５０ｎｍ未満であるのが好ましい。
　上記第２金属層２５として用いられるＷ膜は、その成膜時において、ＤＣ出力を１０００－１６００Ｗの範囲で大きくするほど、微細柱状構造の柱部Ａの太さ方向の平均サイズが大きくなる傾向があった。しかし、Ａｒ流量：４０－８０ｓｃｃｍの範囲では、Ａｒ流量を小さくしてチャンバー内圧力を低くする方が、第１金属層２４との密着性の高い微細柱状構造の形成に効果があった。これは、Ａｒ流量を下げ、チャンバー内圧力を下げることで、スパッタ粒子の散乱が減少し、柱状構造の縦方向の成長レートが上がるためだと考えられる。
　このように、上記第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズを、第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズよりも大きくすることによって、ゲートリーク電流を大幅に低減できるので、ゲートリーク電流不良率を著しく改善できることが分かった。特に、第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズを２５ｎｍ以下に、第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズを３０ｎｍ以上にすることによって、ゲートリーク電流不良率をさらに改善することができた。
　（第２実施形態）
　次に、本発明の第２実施形態のＧａＮ系ＨＦＥＴについて説明する。この第２実施形態のＧａＮ系ＨＦＥＴは、基本的に、図１に示す第１実施形態のＧａＮ系ＨＦＥＴと同様の構成であり、第１実施形態のＧａＮ系ＨＦＥＴの製造方法と同様の工程を有する。そのため、図１～図７の説明を援用して、構成および製造方法の説明については省略する。また、以下では、上記第１実施形態のＧａＮ系ＨＦＥＴの厚生部と同一構成部には、上記第１実施形態の構成部の参照番号と同一の参照番号付して説明する。
　上記第２実施形態のＧａＮ系ＨＦＥＴは、第２金属層２５の替わりに、Ｗ膜およびＴｉ膜の２層で構成された第２金属層２２５（図１４に示す）を備えている点だけが異なっている。この第２実施形態では、第１金属層２４に用いるＷ窒化物膜と、第２金属層２２５に用いるＷ膜およびＴｉ膜との成膜条件を以下のように設定した。
　（Ｗ窒化物膜）
　　Ａｒ流量：４５－１１０ｓｃｃｍ
　　Ｎ２流量：１３５－１８０ｓｃｃｍ
　　チャンバー内圧力：３５－８３ｍＴｏｒｒ
　　ＤＣ出力：１０００－１６００Ｗ
　　成膜温度：３００℃
　（Ｗ膜）
　　Ａｒ流量：４０－８０ｓｃｃｍ
　　チャンバー内圧力：４－１０ｍＴｏｒｒ
　　ＤＣ出力：１０００－１６００Ｗ
　　成膜温度：３００℃
　（Ｔｉ膜）
　　Ａｒ流量：２５－３０ｓｃｃｍ
　　Ｎ２流量：１００－１２０ｓｃｃｍ
　　チャンバー内圧力：４－１０ｍＴｏｒｒ
　　ＤＣ出力：４０００－５０００Ｗ
　　成膜温度：５０℃
　図１４は、作製したゲート電極２１３の断面構造の一例である。上記Ｗ窒化物膜の微細柱状構造の柱部Ａ、Ｗ膜の微細柱状構造の柱部Ｆ、Ｔｉ窒化物の微細柱状構造の柱部Ｇの太さ方向の平均サイズが、２３．２ｎｍ、３６．８ｎｍ、３３．７ｎｍであった。
　ここで、第２金属層を２層で形成した場合の微細柱状構造の柱部の太さ方向の平均サイズの計算方法について説明する。まず、対象となる窒化物半導体装置の基板１０をゲート電極２１３の断面が露出するように劈開し、図１４に示すように、走査型電子顕微鏡を用いて劈開した部分を観察する。そして、第１金属層２４の微細柱状構造の柱部Ａおよび第２金属層２２５の微細柱状構造の柱部Ｆ，Ｇの長さ方向に対して垂直な方向（層厚方向に対して垂直な方向）に走査型電子顕微鏡の電子線を走査する。すると、第１金属層２４および第２金属層２２５の２層について、図９，図１１に示すような２次電子の線分析像がそれぞれ得られる。この線分析像の強度が電子線を走査した微細柱状構造の表面の凹凸形状に対応していることから、走査範囲内の線分析像の凸部分の半値幅の平均を、対象となる窒化物半導体装置の微細柱状構造の柱部の太さ方向の平均サイズとした。
　図１５は、上記ＧａＮ系ＨＦＥＴの第２金属層１２５の微細柱状構造の柱部ＦＧの太さ方向の平均サイズとゲートリーク電流不良率との関係を示す図である。
　図１５を参照すれば、第２金属層２２５の微細柱状構造の柱部Ｆ，Ｇの太さ方向の平均サイズを共に３０ｎｍ以上にすると、ゲートリーク電流不良率が０％になることが分かる。これは、第２金属層２２５の微細柱状構造をＷ膜とＴｉ窒化物の２層構成にすることで、第１金属層２４の微細柱状構造との構造の連続性がさらに低下し、ビア５１を形成する際のドライエッチング時に、プラズマによる絶縁膜１３０のダメージを抑制できたためと考えられる。
　このように、第２金属層２２５をＷ膜およびＴｉ膜を含むよう構成することで、Ｗ膜のみを含む第２金属層２５を用いる場合と比較して、ゲートリーク電流不良率をさらに改善することがわかった。
　なお、本実施形態において、「第２金属層２２５の微細柱状構造の柱部Ｆ，Ｇの太さ方向の平均サイズを、第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズよりも大きくする」とは、第２金属層２２５の２層の微細柱状構造の柱部Ｆ，Ｇの太さ方向のそれぞれの平均サイズを、第１金属層の柱部Ａの太さ方向の平均サイズよりも大きくする（つまり、Ａ＜Ｆ、かつ、Ａ＜Ｇ）ことを意味する。
　上記第１，第２実施形態では、ＧａＮ系ＨＦＥＴがＳｉ基板を備えていたが、Ｓｉ基板に限らず、サファイヤ基板またはＳｉＣ基板を備えていてもよい。この場合、サファイヤ基板またはＳｉＣ基板上に窒化物半導体層を成長させてもよい。
　本発明の一実施形態では、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。この場合、基板と窒化物半導体層との間にバッファ層を形成してもよいし、窒化物半導体積層体の第１の窒化物半導体層と第２の窒化物半導体層との間にヘテロ改善層を形成してもよい。
　また、上記第１，第２実施形態では、ＧａＮ系ＨＦＥＴがリセス構造を備えているが、これに限らず、ＧａＮ系ＨＦＥＴがリセス構造を備えず、ＡｌＧａＮ層上にソース電極およびドレイン電極を形成するようにしてもよい。
　また、上記第１，第２実施形態では、窒化物半導体装置として２ＤＥＧ層を形成するよう構成されたＧａＮ系ＨＦＥＴを用いているが、これに限らず、窒化物半導体装置として他の構成を備える電界効果トランジスタを用いてもよい。
　また、上記第１，第２実施形態では、窒化物半導体装置としてノーマリーオンタイプのＧａＮ系ＨＦＥＴを用いているが、これに限らず、窒化物半導体装置としてノーマリーオフタイプのＧａＮ系ＨＦＥＴを用いてもよい。
　また、上記第１，第２実施形態では、電極金属層としてショットキー接合するゲート電極を用いているが、これに限らず、電極金属層として電極絶縁ゲート構造の電界効果トランジスタを用いてもよい。
　本発明の窒化物半導体装置の窒化物半導体は、ＡｌxＩnyＧａ１－x－yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)で表されるものであればよい。
　本発明の具体的な実施の形態について説明したが、本発明は上記第１，第２実施形態に限定されるものではなく、本発明の範囲内で種々変更して実施することができる。また、上記第１,第２実施形態の記載を適宜組み合わせたものを本発明の一実施形態としてもよい。また、本発明の窒化物半導体装置は、２ＤＥＧを利用するＨＦＥＴに限らず、ＭＩＳ(Metal Insulator Semiconductor)ＦＥＴ、ＭＯＳ(Metal Oxide Semiconductor)ＦＥＴ、ＭＥＳ(Metal Semiconductor)ＦＥＴ等の他の構成の電界効果トランジスタであっても同様の効果が得られる。
　すなわち、本発明および実施形態を纏めると次のようになる。
　本発明の窒化物半導体装置は、
　基板１０と、
　上記基板１０上に形成され、ヘテロ界面を有する窒化物半導体積層体２０と、
　上記窒化物半導体積層体２０上に形成され、電極金属層と
を備え、
　上記電極金属層は、
　上記窒化半導体積層体２０に接合すると共に、複数の柱部Ａを含む微細柱状構造を有する第１金属層２４と、
　上記第１金属層２４上に積層されると共に、複数の柱部Ｂを含む微細柱状構造を有する第２金属層２５と
を含み、
　上記第２金属層２５の上記柱部Ｂの太さ方向の平均サイズが、上記第１金属層２４の上記柱部Ａの太さ方向の平均サイズよりも大きいことを特徴とする。
　上記構成によれば、上記金属層でゲート電極１３を形成した場合、電極金属層が、複数の柱部Ａを含む微細柱状構造を有し窒化半導体積層体２０に接合する第１金属層２４と、複数の柱部Ｂを含む微細柱状構造を有し第１金属層２４上に積層された第２金属層２５とを含み、第２金属層２５の上記柱部Ｂの太さ方向の平均サイズが、第１金属層２４の上記柱部Ａの太さ方向の平均サイズよりも大きいので、ゲートリーク電流を低減することができる。
　また、一実施形態の窒化半導体装置では、
　上記第１金属層２４の上記微細柱状構造は、タングステン窒化物で構成され、上記第１金属層２４の上記柱部Ａの太さ方向の平均サイズが５ｎｍ以上２５ｎｍ以下である。
　上記実施形態によれば、上記電極金属層でゲート電極１３を形成した場合、第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズを２５ｎｍ以下にすることによって、ゲートリーク電流を低減することができる。
　また、上記第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズを５ｎｍ以上にすることによって、第１金属層２４と第２金属層２５との間の膜はがれを抑制することができる。
　また、一実施形態の窒化半導体装置では、
　上記第２金属層２５の上記柱部Ｂの太さ方向の平均サイズが３０ｎｍ以上１５０ｎｍ以下である。
　上記実施形態によれば、上記電極金属層でゲート電極１３を形成した場合、第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズを３０ｎｍ以上にすることによって、ゲートリーク電流を低減することができる。
　また、上記第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズを１５０ｎｍ以下にすることによって、第１金属層２４と第２金属層２５との間の膜はがれを抑制することができる。
　また、一実施形態の窒化半導体装置では、
　上記第２金属層２５は、タングステンで構成される。
　上記実施形態によれば、第２金属層２５はタングステンで構成されるので、第１金属層２４がタングステン窒化物の場合に、第２金属層２５の微細柱状構造の柱部Ｂの太さ方向の平均サイズが、第１金属層２４の微細柱状構造の柱部Ａの太さ方向の平均サイズと異なっていても、第１金属層２４と第２金属層２５との間で高い密着性が得られ、膜はがれを防止しつつゲートリーク不良の発生による歩留まり低下を抑制することができる。
　また、一実施形態の窒化半導体装置では、
　上記第２金属層２２５は、タングステン層とチタン窒化物層とで構成される。
　上記実施形態によれば、上記電極金属層でゲート電極１３を形成した場合、第２金属層２２５をタングステン層とチタン窒化物層とを含むようにすることによって、第２金属層２２５がタングステン層のみで構成される場合に比べて、大幅にゲートリーク電流を低減することができる。
　１,１０１　ＧａＮ層
　２,１０２　ＡｌＧａＮ層
　３,１０３　２ＤＥＧ層
　１０　Ｓｉ基板
　１１　ソース電極
　１２　ドレイン電極
　１３，２１３　ゲート電極
　１５　ＡｌＧａＮバッファ層
　２０,１２０　窒化物半導体積層体
　２４　第１の金属層
　２５，２２５　第２の金属層
　３０,１３０　絶縁膜
　４０,１４０　層間絶縁膜
　４１,５１　ビア
　４２　ドレイン電極パッド
　５０　コンタクト部
　５２　ゲート電極パッド
　１０６,１０９,１６０　凹部
　Ａ，Ｂ　柱部

Claims (5)

  1. 　基板（１０）と、
    　上記基板（１０）上に形成され、ヘテロ界面を有する窒化物半導体積層体（１，２）と、
    　上記窒化物半導体積層体（１，２）上に形成された電極金属層（１３）と
    を備え、
    　上記電極金属層（１３）は、
    　上記窒化半導体積層体（１，２）に接合すると共に、複数の柱部（Ａ）を含む微細柱状構造を有する第１金属層（２４）と、
    　上記第１金属層（２４）上に積層されると共に、複数の柱部（Ｂ）を含む微細柱状構造を有する第２金属層（２５）と
    を含み、
    　上記第２金属層（２５）の上記柱部（Ｂ）の太さ方向の平均サイズが、上記第１金属層（２４）の上記柱部（Ａ）の太さ方向の平均サイズよりも大きいことを特徴とする窒化物半導体装置。
  2. 　請求項１に記載の窒化半導体装置において、
    　上記第１金属層（２４）の上記微細柱状構造は、タングステン窒化物で構成され、上記第１金属層（２４）の上記柱部（Ａ）の太さ方向の平均サイズが、５ｎｍ以上２５ｎｍ以下であることを特徴とする窒化物半導体装置。
  3. 　請求項１または２に記載の窒化半導体装置において、
    　上記第２金属層（２５）の上記柱部（Ｂ）の太さ方向の平均サイズが、３０ｎｍ以上１５０ｎｍ以下であることを特徴とする窒化物半導体装置。
  4. 　請求項１から３のいずれか１つに記載の窒化半導体装置において、
    　上記第２金属層（２５）は、タングステンで構成されることを特徴とする窒化物半導体装置。
  5. 　請求項１から３のいずれか１つに記載の窒化半導体装置において、
    　上記第２金属層（２５）は、タングステン層とチタン窒化物層とで構成されることを特徴とする窒化物半導体装置。
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