WO2014080449A1 - 半導体装置 - Google Patents

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WO2014080449A1
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lead frame
transistor
semiconductor device
metal spacer
semiconductor element
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林太郎 淺井
篤志 谷田
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トヨタ自動車株式会社
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    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a semiconductor device.
  • the present invention relates to a semiconductor device in which a semiconductor element is molded with resin, and the semiconductor element is bonded to a lead frame exposed on the mold surface.
  • a semiconductor device may be referred to as a semiconductor card or a semiconductor package.
  • a semiconductor device in which a semiconductor element that handles a large current is molded with resin may be used (see, for example, Japanese Patent Laid-Open No. 2006-179655).
  • a typical example of such a semiconductor element is a transistor used in a switching circuit.
  • a lump of resin molded with a semiconductor element may be referred to as a “resin mold body”.
  • the resin mold body is formed by injection molding.
  • Metal plates called lead frames are attached to both sides of the resin mold body.
  • the semiconductor elements inside the resin mold are joined to the respective lead frames.
  • the lead frame may be used as an electrode or may be used as a simple heat sink.
  • a solder material is typically used for joining the lead frame and the semiconductor element.
  • materials other than the solder material such as Ni nanoparticles, may be used for bonding.
  • a material for bonding the lead frame and the semiconductor element is referred to as a bonding material.
  • the reason why the semiconductor element is molded with resin is to protect the semiconductor element from external dust and moisture and to suppress fatigue deterioration of the bonding material that joins the semiconductor element and the lead frame. Since the semiconductor element and the lead frame have different coefficients of thermal expansion, stress is repeatedly applied to the bonding material in the thermal cycle generated by the semiconductor element. By molding a part of the lead frame and the semiconductor element with resin, deformation of the semiconductor element and the lead frame is suppressed. As a result, stress applied to the bonding material is suppressed, and fatigue deterioration of the bonding material is suppressed.
  • ⁇ Fatigue degradation proceeds little by little even if molded with resin. If the fatigue deterioration progresses to a considerable extent, cracks may occur in the bonding material bonding the semiconductor elements. Cracks generated in the bonding material in contact with the semiconductor element may adversely affect the semiconductor element. Therefore, the present specification provides a technique for reducing the influence of the occurrence of cracks on a semiconductor element even if fatigue deterioration progresses as the possibility of cracks occurring in the bonding material increases.
  • a metal spacer is disposed between the semiconductor element and the lead frame. Then, the semiconductor element and the metal spacer are bonded with the first bonding material, and the metal spacer and the lead frame are bonded with the second bonding material.
  • a material whose strength is lower than that of the first bonding material is used for the second bonding material.
  • the metal spacer may be a conductive metal block or a metal plate.
  • the technology disclosed in the present specification is such that a relatively fragile joint is provided between the semiconductor element and the lead frame at a portion not in contact with the semiconductor element, and a crack is first generated there. To do. By doing so, the joint portion in contact with the semiconductor element is protected, and as a result, the influence of cracks caused by fatigue deterioration on the semiconductor element is reduced.
  • a material having lower strength than the first bonding material is used as the second bonding material.
  • “strength” means strength against stress concentration, and can be physically defined by one of two different indexes.
  • One definition is a definition based on a predicted life based on a predetermined standard. The expected life can be determined by a durability test or simulation. For example, a test in which a load is repeatedly applied under predetermined temperature conditions and load conditions is performed, and the higher the number of repetitions until a crack occurs, the higher the strength of the bonding material. Since there is no durability test common to all semiconductor devices, the test conditions are determined according to the environment in which the semiconductor device is used.
  • yield stress is a definition based on the magnitude of yield strength (yield stress). It can be specified that the higher the yield strength, the higher the strength of the bonding material. In addition, in the case of a metal whose yield strength cannot be determined, 0.2% proof stress may be used as an alternative to yield strength. “0.2% yield strength” is determined by the stress when the amount of strain reaches 0.2% for a metal having no clear yield point. For metals that do not have a clear yield point, adopting a 0.2% yield strength value as a substitute for yield strength is a widely used technique in the field of material mechanics. In this specification, “0.2% proof stress” is also treated as one of “yield strength”.
  • the predicted life for example, the result of the durability test
  • the yield strength is adopted as the “strength” depending on the environment in which the semiconductor device is used. In an environment where an average cyclic stress with little fluctuation is continuously applied, it is preferable to determine the strength based on the predicted life. On the other hand, when the stress fluctuation is relatively large and there is a high possibility that the bonding material is damaged by a large stress once (or several degrees) without passing a long time, it is preferable to determine the strength by the yield stress. Alternatively, it is also preferable to determine the strength by setting a special evaluation function that combines the predicted life and the yield strength.
  • strength there is no single standard for “strength”, and “strength” in the technology disclosed in this specification is not limited to a specific standard.
  • the technical idea disclosed in the present specification is to select, as the second bonding material, a substance that is likely to break before the first bonding material with respect to repetitive stress caused by the heat of the semiconductor element.
  • the first and second bonding materials may be different kinds of solder materials or bonding materials other than the solder materials.
  • bonding materials including solder materials are collectively referred to as “die bonds”.
  • die bonds include nickel nanoparticles and silver nanoparticles.
  • the bonding material may be an insert material in diffusion bonding. That is, in the case of diffusion bonding, the bonding portion itself in which the insert material is diffused can be included in the “bonding material” in the present specification.
  • FIG. 1 is a schematic perspective view of a semiconductor device according to a first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG. It is a graph which shows the example of the yield strength (0.2% yield strength) of the 1st joining material, the 2nd joining material, and the surface electrode of an element. It is sectional drawing of the semiconductor device of 2nd Example. It is sectional drawing of the semiconductor device of 3rd Example.
  • FIG. 1 is a schematic perspective view of the semiconductor device 2 of the first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG.
  • the semiconductor device 2 is used, for example, in an inverter switching circuit that supplies current to a traveling motor of an electric vehicle.
  • the semiconductor device 2 has a configuration in which the transistor 3 is molded with resin.
  • the transistor 3 is a MOS transistor using an IGBT or a SiC substrate, for example.
  • the transistor 3 corresponds to an example of a semiconductor element.
  • an epoxy-based high-strength material is used as the resin for molding the transistor 3.
  • the entire resin molding the transistor 3 is referred to as a resin mold body 13.
  • the resin mold body 13 is formed in a rectangular parallelepiped shape, and lead frames 8a and 8b (electrode plates) are fixed to the two widest surfaces. As shown well in FIG. 2, half of the lead frames 8 a and 8 b are embedded in the resin mold body 13 in the thickness direction.
  • the lead frames 8a and 8b are conductors (metals) and are connected to the emitter and collector (or the drain and source) of the transistor 3. The emitter and collector of the transistor 3 are exposed on the surface of the transistor 3.
  • the conductive portion exposed on the surface of the transistor 3 may be referred to as a surface electrode.
  • the lead frames 8a and 8b correspond to electrode terminals of the transistor 3 for connecting to external devices.
  • the control electrode 19 of the transistor 3 extends from the resin mold body 13. Since a large current flows through the lead frames 8a and 8b leading to the emitter and the collector, a large metal plate (lead frame) is used for these electrodes, and a large current does not flow through the control electrode 19 leading to the gate. A thin metal rod is used.
  • one surface (surface electrode) corresponding to the emitter (or collector) of the transistor 3 is bonded to the lead frame 8b via the first solder material 5.
  • Another surface (surface electrode) corresponding to the collector (or emitter) of the transistor 3 is joined to one surface of the metal spacer 4 via the first solder material 5.
  • the other surface of the metal spacer 4 is joined to the other lead frame 8 a via the second solder material 6.
  • the metal spacer 4 is located between the lead frame 8a and the transistor 3, and is joined to the transistor 3 by the first solder material 5 on one surface thereof, and is opposite to the one surface.
  • the other surface is joined to the lead frame 8 a by the second solder material 6.
  • the strength of the second solder material 6 is lower than the strength of the first solder material 5.
  • the metal spacer 4 is inserted between the transistor 3 and the lead frame 8a in order to use a solder material at a portion not in contact with the transistor 3. Then, the second solder material 6 having low strength is used in a place where it does not contact the transistor 3.
  • the metal spacer 4 also plays a role of filling the distance therebetween.
  • the metal spacer 4 is a conductive metal block or a metal plate.
  • the solder material at each location can also be referred to as a joint that joins materials on both sides of the solder material.
  • Sn-Cu solder material is known as a material having a relatively low 0.2% proof stress.
  • the Sn—Cu solder material is an alloy containing tin (Sn) as a main component and copper (Cu) in a trace amount to about 0.7 (% by weight).
  • Candidates for the first solder material 5 include, for example, Sn—Sb solder material and Zn—Al solder material.
  • the Sn—Sb solder material is an alloy containing tin (Sn) as a main component and containing about 5 to 13 (% by weight) of antimony (Sb).
  • the Zn—Al solder material is an alloy containing zinc (Zn) as a main component and aluminum (Al) in an amount of about 4 to 6 (% by weight).
  • the 0.2% yield strength of the Sn—Sb solder material and the Zn—Al solder material are both higher than the 0.2% yield strength of the Sn—Cu solder material.
  • FIG. 3 is a graph schematically showing the difference in 0.2% proof stress between the surface electrode of the transistor 3 and the solder material.
  • the surface electrode of the transistor 3 is an electrode exposed on the surface of the chip of the transistor 3.
  • the surface electrode is typically made of an AlSi alloy (aluminum-silicon alloy).
  • the vertical axis is 0.2% proof stress
  • the horizontal axis is temperature.
  • Graph G1 shows the 0.2% proof stress of the first solder material (Sn—Sb solder material or Zn—Al solder material)
  • Graph G2 shows the 0.2% proof stress of the surface electrode
  • Graph G3 Indicates the 0.2% proof stress of the second solder material (Sn—Cu solder material).
  • the 0.2% proof stress decreases with increasing temperature, but always satisfies the relationship of first solder material> surface electrode> second solder material. (In the technology disclosed in this specification, the surface electrode> the first solder material> the second solder material may be used.)
  • the strength of the second solder material is the lowest at any temperature. This indicates that the second solder material is most deteriorated most frequently and the crack is most likely to occur as the heat cycle is repeated. Note that the thermal cycle is generated by the heat generated by the transistor 3 while the semiconductor device is used for a long time.
  • a crack is first generated in the second solder material 6 having a low strength, that is, a joint portion between the metal spacer 4 and the lead frame 8a.
  • the electrical resistance between the metal spacer 4 and the lead frame 8a increases. Therefore, the performance of the semiconductor device 2 decreases.
  • the transistor 3 is not affected by cracks, and the transistor 3 is not destroyed.
  • the transistor 3 and the metal spacer 4 are stacked with two kinds of solder materials 5 and 6 and bonded between the two lead frames 8 a and 8 b.
  • the transistor 3 When the transistor 3 generates heat, stress is generated in each component according to the difference in thermal expansion coefficient between the transistor and the lead frame. If a crack occurs in the joint between the metal spacer 4 and the lead frame 8a, that is, the second solder material 6, the joining force is reduced, and the metal spacer 4 and the lead frame 8a are relatively easily displaced. If it does so, the shift
  • metal spacers 4a and 4b are arranged on both sides of the transistor 3, respectively.
  • the transistor 3 is bonded to the metal spacer 4 a (4 b) via the first solder material 5, and the second solder material 6 is connected to the opposite side of the metal spacer 4 a (4 b).
  • the lead frame 8a (8b) is joined.
  • the lead frames 8a and 8b are fixed to both sides of the resin mold body 13, and the lead frames 8a and 8b and the metal spacers 4a and 4b are respectively connected to the second bonding material 6.
  • the transistor 3 is disposed between the two metal spacers 4a and 4b, and each of the two metal spacers 4a and 4b is bonded to the transistor 3 via the first solder material 5.
  • the junction between the lead frame 8 a and the metal spacer 4 a (second solder material 6) and the junction between the lead frame 8 b and the metal spacer 4 b (second solder material 6) The strength is lower than the joints (first solder material 5) on both sides. Therefore, cracks may occur earlier at the junction between the lead frame 8a and the metal spacer 4a or at the junction between the lead frame 8b and the metal spacer 4b than the junction on both sides of the transistor 3.
  • two low-strength junctions are provided, so that cracks are less likely to occur on both sides of the transistor 3.
  • a metal spacer 4 is bonded to a lead frame 8 b via a second solder material 6, and a transistor 3 is bonded to the metal spacer 4 via a first solder material 5.
  • the metal spacer 4 is disposed and joined between the transistor 3 and the lead frame 8b.
  • the transistor 3 and another lead frame 8 a are electrically connected by wire bonding 15.
  • the transistor 3 and the metal spacer 4 are molded with resin on the lead frame 8b.
  • the lead frame 8a is a thin plate-like metal rod, one end of which is embedded in the resin, and the other end is exposed from the resin.
  • the metal spacer 4 is disposed between the lead frame 8b and the transistor 3, and the metal spacer 4 and the transistor 3 are joined by the first solder material 5, and the metal spacer 4 and the lead frame are connected. 8 b is joined by the second solder material 6. Therefore, cracks are likely to occur at the junction between the metal spacer 4 and the lead frame 8b before the junction between the transistor 3 and the metal spacer 4, and the occurrence of a crack at a position in contact with the transistor 3 is suppressed.
  • the semiconductor device 2b of the third embodiment has the same advantages as the semiconductor devices 2 and 2a described above.
  • the first solder material 5 is an example of a first bonding material
  • the second solder material 6 is an example of a second bonding material.
  • 0.2% proof stress was used as a reference for the strength of the bonding material (solder material).
  • the strength standard is not limited to 0.2% yield strength. If the yield stress of the bonding material can be measured, the yield stress may be applied as a strength criterion. Alternatively, a predetermined predicted life may be applied as a strength reference. The predicted life is obtained by a life test or a simulation for evaluating the life. There are various definitions of “strength” of a material. Any strength definition may be used in the technology disclosed in this specification.
  • Sn—Sb solder material or Zn—Al solder material is shown as a candidate for the first solder material 5
  • Sn—Cu solder material is shown as a candidate for the second solder material 6.
  • the first bonding material and the second bonding material are not limited to those solder materials.
  • the second bonding material only needs to have a lower strength than the first bonding material.
  • Other candidates for the first bonding material include Ni nanoparticles and Ag nanoparticles. These nanoparticles are known as bonding materials for bonding two metals. Further, Ni nanoparticles and Ag nanoparticles as bonding materials have a 0.2% higher yield strength than Sn—Cu solder materials.
  • liquid phase diffusion bonding TLP: Transient Liquid Phase Diffusion Bonding
  • Ni Liquid phase diffusion bonding Ni Liquid phase diffusion bonding is also suitable in which NiSn is formed using (nickel) as a base material and Sn (tin) as an insert material.
  • These strengths are also higher than the strength of the Sn—Cu solder material.
  • the region where the insert material is diffused corresponds to the “bonding material”.
  • the technology disclosed in this specification is not limited to a semiconductor device in which a transistor is molded. It is also suitable to apply to a semiconductor device other than a transistor, for example, a diode molding.

Abstract

　本明細書は、半導体素子が樹脂でモールドされており、その半導体素子がモールド表面に露出するリードフレームと接合されている半導体装置に関する。本明細書は、疲労劣化が進んで接合材にクラックが生じても、クラックが半導体素子に与える影響を低減することのできる技術を提供する。半導体装置２は、トランジスタ３と、リードフレーム８ａ、８ｂと、一方の面において第１接合材５によってトランジスタ３と接合されているとともに、他方の面において第２接合材６によってリードフレーム８ｂと接合されている金属スペーサ４と、樹脂モールド体１３を備える。樹脂モールド体１３は、トランジスタ３と金属スペーサ４を封止している。リードフレーム８ａ、８ｂの一面が樹脂モールド体１３に密着している。第２接合材６には、その強度が第１接合材５の強度よりも低い材料が選定される。

Description

半導体装置
　本発明は、半導体装置に関する。特に、半導体素子が樹脂でモールドされており、その半導体素子がモールド表面に露出するリードフレームと接合されている半導体装置に関する。そのような半導体装置は、半導体カード、あるいは、半導体パッケージと称されることがある。
　電気自動車の走行用モータを駆動するインバータや電圧コンバータでは、大電流を扱う半導体素子を樹脂でモールドした半導体装置（半導体パッケージ）が用いられることがある（例えば、特開２００６－１７９６５５号公報を参照のこと）。そのような半導体素子の典型は、スイッチング回路に用いられるトランジスタである。以下では、半導体素子をモールドした樹脂の塊を「樹脂モールド体」と称することがある。樹脂モールド体は、射出成形にて形成される。樹脂モールド体の両側にはリードフレームと呼ばれる金属板が取り付けられる。樹脂モールド体の内部の半導体素子は夫々のリードフレームと接合される。リードフレームは、電極として用いられることもあれば、単なる放熱板として使われる場合もある。また、リードフレームと半導体素子の接合には、典型的には、ハンダ材が用いられる。しかし、接合にはハンダ材以外の材料、例えばＮｉナノ粒子等が用いられてもよい。以下では、リードフレームと半導体素子を接合する材料を接合材と称する。
　半導体素子を樹脂でモールドするのは、外部の塵や水分から半導体素子を保護するためと、半導体素子とリードフレームを接合している接合材の疲労劣化を抑制するためである。半導体素子とリードフレームは熱膨張率が異なるため、半導体素子が生じさせる熱サイクルで接合材に繰り返し応力が加わることになる。リードフレームの一部と半導体素子を樹脂でモールドすることで、半導体素子とリードフレームの変形が抑制される。その結果、接合材に加わる応力が抑制され、接合材の疲労劣化が抑制される。
　樹脂でモールドしてあっても、疲労劣化は少しずつ進行する。疲労劣化が相当程度に進行すると、半導体素子を接合している接合材にクラックが生じることがある。半導体素子に接している接合材に生じるクラックは、半導体素子に悪影響を与える虞がある。そこで、本明細書は、接合材にクラックが生じる可能性が高まるほどに疲労劣化が進んでも、クラック発生が半導体素子に与える影響を低減する技術を提供する。
　電流経路において半導体素子に直接に接している場所とは異なる場所で接合材が破損した場合、電気抵抗が上昇するが、破損に起因して半導体素子が受ける影響は小さい。そこで本明細書が開示する技術では、半導体素子とリードフレームの間に金属スペーサを配置する。そして、半導体素子と金属スペーサを第１接合材で接合し、金属スペーサとリードフレームを第２接合材で接合する。ここで、第２接合材には、強度が第１接合材の強度よりも低い材料を用いる。なお、金属スペーサは、導電性の金属ブロック、あるいは、金属板でよい。
　上記の構成によれば、半導体素子とリードフレームの間で応力が繰り返し加わると、半導体素子と金属スペーサ間の接合部よりもリードフレームと金属スペーサ間の接合部で先にクラックが発生する。しかし、リードフレームと金属スペーサ間の接合部に生じたクラックは、半導体素子にダメージを与えることはない。あるいは、ダメージを与えても僅かである。従って、リードフレームと金属スペーサの間の接合部がダメージを受けて電気抵抗が上昇したとしても、半導体素子が被る影響は小さい。さらに、リードフレームと半導体素子の熱膨張率の違いに起因する歪みは、破損した接合部で吸収される。それゆえ、半導体素子と金属スペーサの間の接合部では応力が緩和され、その接合部は破損し難くなる。
　別言すれば、本明細書が開示する技術は、半導体素子とリードフレームの間で、半導体素子と接しない部位にて相対的に脆弱な接合部を設け、最初にそこにクラックが生じるようにする。そうすることで半導体素子と接する接合部を保護し、ひいては疲労劣化により生じるクラックが半導体素子に与える影響を低減する。
　本明細書が開示する技術では、第２接合材として、第１接合材よりも強度が低い材料を用いる。ここで、「強度」とは、応力集中に対する強さを意味し、物理的には２つの異なる指標のいずれかで定義し得る。一つの定義は、予め定められた基準に基づく予測寿命による定義である。予測寿命は、耐久試験やシミュレーションで決めることができる。例えば、所定の温度条件と荷重条件で繰り返し負荷を与える試験を実施し、クラックが発生するまでの繰り返し数が多いほど、強度が高い接合材であると特定する。なお、全ての半導体装置に共通する耐久試験は無いので、試験条件は半導体装置が使用される環境に応じて定められる。
　「強度」に関する他の一つの定義は、降伏強度（降伏応力）の大きさによる定義である。降伏強度が大きいほど、強度が高い接合材であると特定できる。なお、降伏強度を定めることができない金属の場合、０．２％耐力で降伏強度の代替としてよい。「０．２％耐力」とは、明確な降伏点を有さない金属について、歪量が０．２％に達したときの応力で定められる。明確な降伏点を有さない金属については０．２％耐力の値を降伏強度の代替として採用することは、材料力学の技術分野で一般に広く用いられる手法である。本明細書では、「０．２％耐力」も「降伏強度」の一つとして扱う。
　「強度」として予測寿命（例えば耐久試験の結果）を採用するか、降伏強度を採用するかは、半導体装置が使用される環境に依存する。変動の少ない平均的な繰り返し応力が継続して加わる環境化では、予測寿命で強度を定めることが好ましい。他方、応力の変動が比較的に大きく、長い時間を経ずに一度（あるいは数度）の大きな応力で接合材が破損する可能性が高い場合には、降伏応力で強度を定めることが好ましい。あるいは、予測寿命と降伏強度を融合した特別な評価関数を設定して強度を定めることも好適である。繰り返し述べるが、「強度」に唯一の基準はなく、本明細書が開示する技術における「強度」は、特定の基準に限られるものではない。本明細書が開示する技術的思想は、半導体素子の熱によって生じる繰り返し応力に対して第１接合材よりも先に破損する可能性の高い物質を第２接合材に選定することにある。
　第１、第２接合材は、種類の異なるハンダ材であってもよいし、ハンダ材以外の接合材でもよい。半導体装置の技術分野では、ハンダ材を含む接合材は「ダイボンド」と総称される。ダイボンドには、ハンダ材のほか、ニッケルナノ粒子や、銀ナノ粒子が含まれる。さらには、接合材は、拡散接合におけるインサート材であってもよい。すなわち、拡散接合の場合、インサート材が拡散した接合部分そのものが、本明細書における「接合材」に含まれ得る。
　本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。
第１実施例の半導体装置の模式的斜視図である。 図１のII－II線矢視における断面図である。 第１接合材、第２接合材、素子の表面電極の降伏強度（０．２％耐力）の例を示すグラフである。 第２実施例の半導体装置の断面図である。 第３実施例の半導体装置の断面図である。
　図１に、第１実施例の半導体装置２の模式的斜視図を示す。図２に、図１のII－II線矢視における断面図を示す。半導体装置２は、例えば電気自動車の走行用モータに電流を供給するインバータのスイッチング回路に用いられる。半導体装置２は、トランジスタ３を樹脂でモールドした構成を有している。トランジスタ３は、例えば、ＩＧＢＴや、ＳｉＣ基板を用いたＭＯＳトランジスタである。トランジスタ３が半導体素子の一例に相当する。
　トランジスタ３をモールドする樹脂には、例えばエポキシ系の高強度の材料が用いられる。トランジスタ３をモールドしている樹脂全体を、樹脂モールド体１３と称する。樹脂モールド体１３は、直方体に成形されており、その最も広い２面にリードフレーム８ａ、８ｂ（電極板）が固定される。図２によく示されているように、リードフレーム８ａ、８ｂは、厚み方向にその半分が樹脂モールド体１３に埋設される。リードフレーム８ａ、８ｂは、導電体（金属）であり、トランジスタ３のエミッタとコレクタ（あるいは、ドレインとソース）に接続している。トランジスタ３のエミッタとコレクタは、トランジスタ３の表面に露出している。トランジスタ３の表面に露出している導電部は表面電極と称されることがある。リードフレーム８ａ、８ｂは、外部のデバイスと接続するためのトランジスタ３の電極端子に相当する。また、樹脂モールド体１３からは、トランジスタ３の制御電極１９が延出している。エミッタとコレクタに通じるリードフレーム８ａ、８ｂには大電流が流れるためこれらの電極には面積の大きい金属板（リードフレーム）が用いられ、ゲートに通じる制御電極１９には大電流が流れないため、細い金属棒が用いられる。
　図２に示すように、トランジスタ３のエミッタ（あるいはコレクタ）に相当する一面（表面電極）は、第１のハンダ材５を介してリードフレーム８ｂに接合している。トランジスタ３のコレクタ（あるいはエミッタ）に相当する別の面（表面電極）は、第１のハンダ材５を介して金属スペーサ４の一方の面と接合している。金属スペーサ４の他方の面は、第２のハンダ材６を介して他方のリードフレーム８ａに接合している。別言すれば、金属スペーサ４は、リードフレーム８ａとトランジスタ３の間に位置し、その一方の面において第１のハンダ材５によってトランジスタ３と接合しており、一方の面とは反対側の他方の面において第２のハンダ材６によってリードフレーム８ａと接合している。後に詳しく説明するが、第２ハンダ材６の強度は、第１ハンダ材５の強度よりも低い。金属スペーサ４は、トランジスタ３とリードフレーム８ａの間で、トランジスタ３と接しない部位でハンダ材を用いるために挿入されている。そして、トランジスタ３と接しない場所で強度の低い第２ハンダ材６を用いる。
　なお、金属スペーサ４は、トランジスタ３の厚みに対して樹脂モールド体１３の厚みが比較的に大きいため、その間の距離を埋める役割も果たす。金属スペーサ４は、導電性の金属ブロック、あるいは、金属板である。また、それぞれの場所のハンダ材は、ハンダ材の両側の材料を接合する接合部と称することもできる。
　前述したように、第２ハンダ材６には、第１ハンダ材５よりも強度が低い材料が用いられる。「強度」の基準は、ここでは０．２％耐力が採用される。０．２％耐力が比較的に低い材料としては、Ｓｎ－Ｃｕハンダ材が知られている。Ｓｎ－Ｃｕハンダ材は、錫（Ｓｎ）を主成分とし、銅（Ｃｕ）が微量～０．７（重量％）程度含有する合金である。第１ハンダ材５の候補としては、例えば、Ｓｎ－Ｓｂハンダ材、Ｚｎ－Ａｌハンダ材がある。Ｓｎ－Ｓｂハンダ材は、錫（Ｓｎ）を主成分とし、アンチモン（Ｓｂ）を５～１３（重量％）程度含有する合金である。Ｚｎ－Ａｌハンダ材は、亜鉛（Ｚｎ）を主成分とし、アルミニウム（Ａｌ）を４～６（重量％）程度含有する合金である。Ｓｎ－Ｓｂハンダ材、Ｚｎ－Ａｌハンダ材の０．２％耐力は、いずれも、Ｓｎ－Ｃｕハンダ材の０．２％耐力よりも高い。
　図３に、トランジスタ３の表面電極とハンダ材の０．２％耐力の相違を模式的に表したグラフを示す。トランジスタ３の表面電極とは、トランジスタ３のチップの表面に露出している電極である。表面電極は、典型的には、ＡｌＳｉ合金（アルミニウム－シリコン合金）で作られている。図３の座標系は、縦軸が０．２％耐力であり、横軸が温度である。グラフＧ１は、第１ハンダ材（Ｓｎ－Ｓｂハンダ材やＺｎ－Ａｌハンダ材）の０．２％耐力を示しており、グラフＧ２は表面電極の０．２％耐力を示しており、グラフＧ３は第２ハンダ材（Ｓｎ－Ｃｕハンダ材）の０．２％耐力を示している。０．２％耐力はいずれも温度の上昇とともに低下するが、常に、第１ハンダ材＞表面電極＞第２ハンダ材の関係を満たしている。（なお、本明細書が開示する技術においては、表面電極＞第１ハンダ材＞第２ハンダ材であってもよい。）
　すなわち、どの温度においても、第２ハンダ材の強度が最も低い。このことは、熱サイクルが繰り返されるうちに、第２ハンダ材が最も劣化が激しく、最も早くクラックが発生する可能性が高いことを示している。なお、熱サイクルは、半導体装置を長期間使っている間に、トランジスタ３の発熱によって生じる。
　半導体装置２を長期間使っていると、強度が低い第２ハンダ材６、即ち、金属スペーサ４とリードフレーム８ａの接合部に最初にクラックが生じる。クラックが生じると、金属スペーサ４とリードフレーム８ａの間の電気抵抗が増加する。それゆえ、半導体装置２のパフォーマンスは低下する。しかし、トランジスタ３にはクラックは影響せず、トランジスタ３が破壊されることはない。
　第２ハンダ材６を導入した別の利点を説明する。半導体装置２では、２枚のリードフレーム８ａ、８ｂの間に、トランジスタ３と金属スペーサ４が２種類のハンダ材５、６で積層され、接合されている。トランジスタ３が発熱すると、トランジスタやリードフレームなどの熱膨張率の相違に応じて各部品に応力が発生する。金属スペーサ４とリードフレーム８ａの間の接合部、即ち、第２ハンダ材６にクラックが生じると、接合力が低下し、金属スペーサ４とリードフレーム８ａが相対的にずれ易くなる。そうすると、金属スペーサ４とリードフレーム８ａの間のずれが、他の部分（トランジスタ３や第１ハンダ材５）に生じる応力を緩和する。それゆえ、トランジスタ３を接合している第１ハンダ材５の劣化が抑制される。すなわち、第２ハンダ材６にクラックが生じることで、第１ハンダ材５の劣化の進行が抑制される。
　図４を参照して第２実施例の半導体装置２ａを説明する。この半導体装置２ａは、トランジスタ３の両側のそれぞれに金属スペーサ４ａ、４ｂを配置している。トランジスタ３の夫々の側において、トランジスタ３が第１ハンダ材５を介して金属スペーサ４ａ（４ｂ）と接合しており、金属スペーサ４ａ（４ｂ）の反対側にて第２ハンダ材６を介してリードフレーム８ａ（８ｂ）が接合している。別言すれば、半導体装置２ａでは、樹脂モールド体１３の両側の夫々にリードフレーム８ａ、８ｂが固定されており、夫々のリードフレーム８ａ、８ｂと金属スペーサ４ａ、４ｂが夫々第２接合材６で接合されており、２枚の金属スペーサ４ａ、４ｂの間にトランジスタ３が配置されており、２枚の金属スペーサ４ａ、４ｂの夫々は第１ハンダ材５を介してトランジスタ３に接合している。この構成では、リードフレーム８ａと金属スペーサ４ａの間の接合部（第２ハンダ材６）、及び、リードフレーム８ｂと金属スペーサ４ｂの間の接合部（第２ハンダ材６）が、トランジスタ３の両側の接合部（第１ハンダ材５）よりも強度が低い。従って、トランジスタ３の両側の接合部よりも、リードフレーム８ａと金属スペーサ４ａの間の接合部、あるいは、リードフレーム８ｂと金属スペーサ４ｂの間の接合部にて先にクラックが生じ得る。第１実施例の半導体装置２と比較すると、強度が低い接合部を２箇所設けているので、トランジスタ３の両側では一層クラックが生じ難くなる。
　図５を参照して第３実施例の半導体装置２ｂを説明する。この半導体装置２ｂは、リードフレーム８ｂの上に第２ハンダ材６を介して金属スペーサ４が接合しており、その上に第１ハンダ材５を介してトランジスタ３が接合している。別言すれば、トランジスタ３とリードフレーム８ｂの間に金属スペーサ４が配置され接合している。また、トランジスタ３と別のリードフレーム８ａはワイヤボンディング１５で電気的に接続している。リードフレーム８ｂの上で、トランジスタ３と金属スペーサ４が樹脂でモールドされている。リードフレーム８ａは細板状の金属棒であり、その一端が樹脂に埋設されており、他端が樹脂から露出ししている。一方のリードフレーム８ａとトランジスタ３がワイヤボンディングで接続されている点が、前述の半導体装置２、２ａと異なる。第３実施例の半導体装置２ｂでも、リードフレーム８ｂとトランジスタ３の間に金属スペーサ４が配置され、金属スペーサ４とトランジスタ３は第１ハンダ材５で接合しており、金属スペーサ４とリードフレーム８ｂは第２ハンダ材６で接合している。従って、トランジスタ３と金属スペーサ４の接合部よりも金属スペーサ４とリードフレーム８ｂの間の接合部に先にクラックが生じ易く、トランジスタ３に接する位置でクラックが発生することが抑制される。第３実施例の半導体装置２ｂも、前述した半導体装置２、２ａと同じ利点を有する。
　実施例で説明した技術に関する留意点を述べる。第１ハンダ材５は、第１接合材の一例であり、第２ハンダ材６は、第２接合材の一例である。実施例では、接合材（ハンダ材）の強度の基準として０．２％耐力を用いた。強度の基準は０．２％耐力に限られない。接合材の降伏応力が測定できる場合には、強度の基準として降伏応力を適用してもよい。あるいは、強度の基準として、予め定められた予測寿命を適用してもよい。予測寿命は、寿命試験や、寿命を評価するシミュレーションで得られる。なお、材料の「強度」には様々な定義が存在する。本明細書が開示する技術では、どのような強度の定義を用いてもよい。
　実施例では、第１ハンダ材５の候補としてＳｎ－Ｓｂハンダ材やＺｎ－Ａｌハンダ材を示し、第２ハンダ材６の候補としてＳｎ－Ｃｕハンダ材を示した。第１接合材、第２接合材は、それらのハンダ材に限られない。第２接合材は、第１接合材よりも強度が低いものであればよい。第１接合材の他の候補としては、Ｎｉナノ粒子やＡｇナノ粒子が挙げられる。これらのナノ粒子は、２つの金属を接合する接合材として知られている。また、接合材としてのＮｉナノ粒子やＡｇナノ粒子は、Ｓｎ－Ｃｕハンダ材よりも０．２％耐力が高い。さらに、トランジスタと金属スペーサの結合には、Ｃｕ（銅）を母材とし、Ｓｎ（錫）をインサート材として用いてＣｕＳｎを形成する液相拡散結合（ＴＬＰ：Transient Liquid Phase Diffusion Bonding）や、Ｎｉ（ニッケル）を母材とし、Ｓｎ（錫）をインサート材として用いてＮｉＳｎを形成する液相拡散結合も好適である。これらの強度も、Ｓｎ－Ｃｕハンダ材の強度よりも高い。なお、液相拡散結合の場合、インサート材が拡散した領域が「接合材」に相当する。
　本明細書が開示する技術は、トランジスタをモールドする半導体装置に限られない。トランジスタ以外、例えば、ダイオードをモールドする半導体装置に適用することも好適である。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (8)

  1. 　半導体素子と、
    　リードフレームと、
    　半導体素子とリードフレームの間に配置された金属スペーサと、
    　半導体素子と金属スペーサを封止しているとともにリードフレームの一面が密着している樹脂モールド体と、を備えており、
    　金属スペーサと半導体素子が第１接合材によって接合されているとともに、金属スペーサとリードフレームが第２接合材によって接合されており、
    　第２の接合材の強度が第１の接合材の強度よりも低いことを特徴とする半導体装置。
  2. 　前記強度は、予め定められた基準に基づく予測寿命で定められることを特徴とする請求項１に記載の半導体装置。
  3. 　前記強度は、降伏応力あるいは０．２％耐力で定められることを特徴とする請求項１に記載の半導体装置。
  4. 　樹脂モールド体の両側の夫々にリードフレームが固定されており、少なくとも一方のリードフレームと前記金属スペーサが第２接合材で接合されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 　他方のリードフレームと別の金属スペーサが第２接合材で接合されており、別の金属スペーサと半導体素子が第１接合材で接合されていることを特徴とする請求項４に記載の半導体装置。
  6. 　第２接合材がＳｎ－Ｃｕハンダ材であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　第１接合材がＳｎ－Ｓｂハンダ材、Ｚｎ－Ａｌハンダ材、ニッケルナノ粒子、銀ナノ粒子のいずれかであることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 　半導体素子と金属スペーサは、インサート材を第１接合材として用いる拡散接合によって接合されていることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016219479A (ja) * 2015-05-15 2016-12-22 トヨタ自動車株式会社 半導体装置の製造方法及び半導体装置
JP2017112131A (ja) * 2015-12-14 2017-06-22 株式会社東芝 半導体モジュールおよび半導体装置
JP2017130547A (ja) * 2016-01-20 2017-07-27 トヨタ自動車株式会社 半導体装置の製造方法
JP2017168792A (ja) * 2016-03-18 2017-09-21 富士電機株式会社 電力用半導体モジュール
JP2018116994A (ja) * 2017-01-17 2018-07-26 三菱マテリアル株式会社 パワーモジュール
JP2018129390A (ja) * 2017-02-08 2018-08-16 トヨタ自動車株式会社 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014179108A1 (en) * 2013-05-03 2014-11-06 Honeywell International Inc. Lead frame construct for lead-free solder connections
WO2017086324A1 (ja) * 2015-11-16 2017-05-26 株式会社豊田中央研究所 接合構造体およびその製造方法
WO2018025571A1 (ja) * 2016-08-05 2018-02-08 三菱電機株式会社 パワー半導体装置
US10886251B2 (en) * 2017-04-21 2021-01-05 Toyota Motor Engineering & Manufacturing North America, Inc. Multi-layered composite bonding materials and power electronics assemblies incorporating the same
FR3092698B1 (fr) * 2019-02-11 2021-05-07 St Microelectronics Tours Sas Assemblage comportant un composant vertical de puissance monté sur une plaque métallique de connexion
EP3817044A1 (en) * 2019-11-04 2021-05-05 Infineon Technologies Austria AG Semiconductor package with a silicon carbide power semiconductor chip diffusion soldered to a copper leadframe part and a corresponding manufacturing method
JP2023041490A (ja) * 2021-09-13 2023-03-24 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110064A (ja) * 2001-07-26 2003-04-11 Denso Corp 半導体装置
JP2004128176A (ja) * 2002-10-02 2004-04-22 Toyota Motor Corp 線膨張係数が相違する部材の接合体
JP2010103350A (ja) * 2008-10-24 2010-05-06 Denso Corp 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803667B2 (en) * 2001-08-09 2004-10-12 Denso Corporation Semiconductor device having a protective film
DE60234950D1 (de) * 2001-11-12 2010-02-11 Neomax Materials Co Ltd Kapselung für elektronische teile, deckel dafür, material für den deckel und verfahren zur herstellung des deckelmaterials
JP3627738B2 (ja) * 2001-12-27 2005-03-09 株式会社デンソー 半導体装置
US7193326B2 (en) * 2003-06-23 2007-03-20 Denso Corporation Mold type semiconductor device
JP2005019699A (ja) 2003-06-26 2005-01-20 Fuji Photo Film Co Ltd 固体撮像素子
JP3750680B2 (ja) * 2003-10-10 2006-03-01 株式会社デンソー パッケージ型半導体装置
JP4254527B2 (ja) * 2003-12-24 2009-04-15 株式会社デンソー 半導体装置
JP4363324B2 (ja) 2004-12-22 2009-11-11 トヨタ自動車株式会社 半導体モジュール
DE102005047566C5 (de) 2005-10-05 2011-06-09 Semikron Elektronik Gmbh & Co. Kg Anordnung mit einem Leistungshalbleiterbauelement und mit einem Gehäuse sowie Herstellungsverfahren hierzu
DE102005054872B4 (de) 2005-11-15 2012-04-19 Infineon Technologies Ag Vertikales Leistungshalbleiterbauelement, Halbleiterbauteil und Verfahren zu deren Herstellung
JP5141076B2 (ja) 2006-06-05 2013-02-13 株式会社デンソー 半導体装置
JP5050440B2 (ja) 2006-08-01 2012-10-17 日産自動車株式会社 半導体装置及びその製造方法
JP2009231716A (ja) * 2008-03-25 2009-10-08 Mitsubishi Electric Corp 接合材および半導体モジュールの製造方法
JP5018909B2 (ja) * 2009-06-30 2012-09-05 株式会社デンソー 半導体装置
JP5449958B2 (ja) * 2009-09-30 2014-03-19 株式会社日立製作所 半導体装置と接続構造及びその製造方法
JP5407881B2 (ja) * 2010-01-13 2014-02-05 トヨタ自動車株式会社 パワーモジュール製造方法およびその方法により製造したパワーモジュール
JP5545000B2 (ja) * 2010-04-14 2014-07-09 富士電機株式会社 半導体装置の製造方法
JP5947537B2 (ja) * 2011-04-19 2016-07-06 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5699882B2 (ja) 2011-09-22 2015-04-15 三菱マテリアル株式会社 パワーモジュール用基板、パワーモジュール用基板の製造方法、ヒートシンク付パワーモジュール用基板及びパワーモジュール
JP6033011B2 (ja) 2012-09-12 2016-11-30 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
JP5713032B2 (ja) * 2013-01-21 2015-05-07 トヨタ自動車株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110064A (ja) * 2001-07-26 2003-04-11 Denso Corp 半導体装置
JP2004128176A (ja) * 2002-10-02 2004-04-22 Toyota Motor Corp 線膨張係数が相違する部材の接合体
JP2010103350A (ja) * 2008-10-24 2010-05-06 Denso Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016219479A (ja) * 2015-05-15 2016-12-22 トヨタ自動車株式会社 半導体装置の製造方法及び半導体装置
JP2017112131A (ja) * 2015-12-14 2017-06-22 株式会社東芝 半導体モジュールおよび半導体装置
JP2017130547A (ja) * 2016-01-20 2017-07-27 トヨタ自動車株式会社 半導体装置の製造方法
JP2017168792A (ja) * 2016-03-18 2017-09-21 富士電機株式会社 電力用半導体モジュール
JP2018116994A (ja) * 2017-01-17 2018-07-26 三菱マテリアル株式会社 パワーモジュール
JP2018129390A (ja) * 2017-02-08 2018-08-16 トヨタ自動車株式会社 半導体装置

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