WO2021117402A1 - 半導体装置 - Google Patents

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WO2021117402A1
WO2021117402A1 PCT/JP2020/041866 JP2020041866W WO2021117402A1 WO 2021117402 A1 WO2021117402 A1 WO 2021117402A1 JP 2020041866 W JP2020041866 W JP 2020041866W WO 2021117402 A1 WO2021117402 A1 WO 2021117402A1
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semiconductor device
conductive member
coefficient
linear expansion
bonding material
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PCT/JP2020/041866
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French (fr)
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久人 道越
浩史 野津
Original Assignee
住友電気工業株式会社
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Definitions

  • This disclosure relates to a semiconductor device.
  • a semiconductor device including a semiconductor, a substrate, and a metal molded body bonded to the substrate by a sintered layer is known (for example, Patent Document 1).
  • the sintered layer and the metal molded body included in the semiconductor device disclosed in Patent Document 1 have a thin portion and a thick portion.
  • a semiconductor device includes a SiC semiconductor chip, a conductive member having conductivity and arranged on the SiC semiconductor chip, a conductive member bonded to the SiC semiconductor chip by the bonding material, and a conductive member. It comprises a copper wire to be joined with.
  • the coefficient of linear expansion of the conductive member is 2 ppm / K or more and 8 ppm / K or less.
  • FIG. 1 is a schematic plan view of the semiconductor device according to the first embodiment when viewed in the thickness direction of the substrate.
  • FIG. 2 is a schematic cross-sectional view of a part of the semiconductor device shown in FIG.
  • FIG. 3 is an enlarged cross-sectional view showing a part of the semiconductor device shown in FIG. 2 in an enlarged manner.
  • FIG. 4 is a schematic cross-sectional view of the conductive member included in the semiconductor device shown in FIG.
  • FIG. 5 is a graph showing the relationship between stress and strain in oxygen-free copper.
  • FIG. 6 is a schematic perspective view for explaining a method of manufacturing a semiconductor device including a conductive member.
  • FIG. 7 is a schematic perspective view for explaining a method of manufacturing a semiconductor device including a conductive member.
  • FIG. 6 is a schematic perspective view for explaining a method of manufacturing a semiconductor device including a conductive member.
  • FIG. 8 is a schematic perspective view for explaining a method of manufacturing a semiconductor device including a conductive member.
  • FIG. 9 is a schematic perspective view for explaining a method of manufacturing a semiconductor device including a conductive member.
  • FIG. 10 shows the result of the power cycle test.
  • temperature changes in the environment may be repeated over a wide temperature range from low temperature to high temperature.
  • the temperature may change repeatedly due to heat generation during operation of the semiconductor device and cooling when operation is stopped. Even in a situation where such temperature changes are repeated, reliability of stable operation is required.
  • one of the purposes is to provide a semiconductor device capable of improving the long-term reliability of operation even in a situation where temperature changes are repeated.
  • a semiconductor device includes a SiC semiconductor chip, a conductive member having conductivity and arranged on the SiC semiconductor chip, a conductive member bonded to the SiC semiconductor chip by the bonding material, and a conductive member. It comprises a copper wire to be joined with.
  • the coefficient of linear expansion of the conductive member is 2 ppm / K or more and 8 ppm / K or less.
  • a high-performance semiconductor device can be obtained by adopting a structure in which a copper wire is used to supply a current to a SiC semiconductor chip that has low on-resistance, high withstand voltage, and can be used even at high temperatures. Further, by arranging a conductive member on a SiC semiconductor chip and adopting a structure in which a copper wire is bonded onto the conductive member, the SiC semiconductor chip is damaged when the wire is bonded by, for example, ultrasonic bonding. Can be suppressed.
  • the SiC semiconductor chip is caused by the repetition of the temperature change due to the change of the environmental temperature and the repetition of the operation and the stop of the operation of the semiconductor device.
  • the conductive member joining material
  • the coefficient of linear expansion of the conductive member is set to 2 ppm / K or more and 8 ppm / K or less. According to the studies of the present inventors, by doing so, the long-term reliability of the operation is improved. This can be considered, for example, for the following reasons. Since the coefficient of linear expansion of the conductive member is 2 ppm / K or more and 8 ppm / K or less, the distance between the conductive member and the SiC semiconductor chip is higher than that in the case where the conductive member is a general metal (for example, copper). The difference in the coefficient of linear expansion becomes small (for example, the coefficient of linear expansion of copper is 17 ppm / K).
  • the coefficient of linear expansion means the coefficient of linear expansion at 30 ° C. to 200 ° C.
  • the coefficient of linear expansion of the conductive member may be 6 ppm / K or less.
  • the stress generated in the bonded region is set to the yield point or less. be able to. Therefore, even when the temperature changes, the change in dimensions within the elastic region can be suppressed. Therefore, even in a situation where the temperature changes repeatedly, the long-term reliability of the operation can be more reliably improved by preventing fatigue fracture.
  • the conductive member includes a plate-shaped first member arranged on the bonding material, a plate-shaped second member arranged on the first member, and a plate arranged on the second member.
  • the third member in the shape may be included.
  • the first member and the third member may be made of copper.
  • the material of the second member may be at least one of Invar (registered trademark), Kovar and 42alloy.
  • Invar, Kovar and 42alloy are all metals and have a smaller coefficient of linear expansion than general metals. Therefore, by selecting such a material as the material of the second member, it becomes easy to keep the coefficient of linear expansion of the conductive member within the above range.
  • the diameter of the wire may be 100 ⁇ m or more and 400 ⁇ m or less.
  • the diameter of the wire By setting the diameter of the wire to 100 ⁇ m or more, it is possible to easily flow a large current.
  • the diameter of the wire By setting the diameter of the wire to 400 ⁇ m or less, it is possible to prevent the contact area between the wire and the conductive member from becoming too large. Therefore, even in a situation where the temperature changes repeatedly, the long-term reliability of the operation can be improved more reliably.
  • the bonding material may be a sintered body made of silver or copper.
  • the SiC semiconductor chip and the conductive member can be bonded by an irreversible reaction, and the bonding strength can be increased. Further, since the melting point of such a sintered body after sintering becomes high, high heat resistance can be realized.
  • the thickness of the bonding material in the thickness direction of the SiC semiconductor chip may be 100 ⁇ m or less.
  • the electrical resistance and the thermal resistance between the SiC semiconductor chip and the wire can be reduced. Therefore, the semiconductor device can be operated efficiently.
  • a semiconductor device includes a SiC semiconductor chip, a conductive member having conductivity and arranged on the SiC semiconductor chip, a conductive member bonded to the SiC semiconductor chip by the bonding material, and a conductive member. It comprises a copper wire to be joined with.
  • the conductive member includes a plate-shaped first member arranged on the joining material, a plate-shaped second member arranged on the first member, and a plate-shaped third member arranged on the second member. And, including.
  • the first member and the third member are each made of copper.
  • the second member is made of an iron-based alloy containing 29% by mass or more and 52% by mass or less of nickel.
  • the volume of the first member is V 1
  • the Young's modulus of the first member is E 1
  • the coefficient of linear expansion of the first member is ⁇ 1
  • the volume of the second member is V 2
  • the Young's modulus of the second member is E 2
  • the formula (1) is used.
  • the coefficient of linear expansion ⁇ of the conductive member is 2 ppm / K or more and 8 ppm / K or less.
  • the strength of bonding between the bonding material and the first member can be increased. Further, the strength of the joint between the wire and the third member can be increased.
  • the above alloy as the second member, even if the first member and the third member are made of copper, it becomes easy to keep the coefficient of linear expansion as the conductive member within the above range.
  • the volume ratios of the first member, the second member and the third member are changed, and the coefficient of linear expansion as the conductive member is within the above range. It becomes easy to make it inside.
  • ⁇ may be 6 ppm / K or less.
  • the material of the second member may be at least one of Invar, Kovar, and 42alloy.
  • Invar, Kovar and 42alloy are all metals and have a smaller coefficient of linear expansion than general metals. Therefore, by selecting such a material as the material of the second member, it becomes easy to keep the coefficient of linear expansion of the conductive member within the above range.
  • Invar, Kovar, and 42alloy are all iron-based alloys, and their yield stress is higher than that of copper-based alloys and aluminum-based alloys commonly used in components of power semiconductor devices, so their mechanical strength is high. It is expensive and can prevent fatigue deterioration.
  • the diameter of the wire may be 100 ⁇ m or more and 400 ⁇ m or less.
  • the diameter of the wire By setting the diameter of the wire to 100 ⁇ m or more, it is possible to easily flow a large current.
  • the diameter of the wire By setting the diameter of the wire to 400 ⁇ m or less, it is possible to prevent the contact area between the wire and the conductive member from becoming too large. Therefore, even in a situation where the temperature changes repeatedly, the long-term reliability of the operation can be improved more reliably.
  • the bonding material may be a sintered body made of silver or copper.
  • the SiC semiconductor chip and the conductive member can be bonded by an irreversible reaction, and the bonding strength can be increased.
  • the melting point of such a sintered body after sintering becomes high, high heat resistance can be realized.
  • the melting point is as high as 962 ° C to 1085 ° C, so the creep phenomenon that occurs above about half the melting point on the absolute temperature display is in the operating temperature range of -40 ° C to 200 ° C. It does not occur. As a result, plastic deformation below the yield stress does not occur, and fatigue deterioration can be prevented.
  • the bonding material may be a nickel-made sintered bonding material or a transitional liquid-phase sintered bonding material containing copper and tin, in addition to the silver or copper sintered body.
  • the thickness of the bonding material may be 100 ⁇ m or less. By setting the thickness of the bonding material to 100 ⁇ m or less, the electrical resistance and the thermal resistance between the SiC semiconductor chip and the wire can be reduced. Therefore, the semiconductor device can be operated efficiently.
  • the thickness of the bonding material is preferably 20 ⁇ m or more and 100 ⁇ m or less. By setting the thickness of the bonding material to 20 ⁇ m or more, the bonding strength of the bonding material can be made sufficiently strong, and for example, it can sufficiently withstand ultrasonic vibration during wire bonding. Therefore, it is possible to reduce the possibility of peeling from the bonding interface between the metal plate and the bonding material.
  • the thickness of the bonding material is set to 100 ⁇ m or less, in addition to the above effects, the creep phenomenon of the aluminum-based alloy used for the surface electrode of the SiC semiconductor chip can be suppressed. As a result, the effect of extending the service life can be surely obtained.
  • FIG. 1 is a schematic plan view of the semiconductor device according to the first embodiment when viewed in the thickness direction of the substrate.
  • FIG. 1 is a view corresponding to a plan view seen in the thickness direction of the substrate.
  • FIG. 2 is a schematic cross-sectional view of a part of the semiconductor device shown in FIG.
  • FIG. 2 is a cross-sectional view when the SiC semiconductor chip 15b, which is a vertical transistor chip described later, is cut in a cross section.
  • FIG. 3 is an enlarged cross-sectional view showing a part of the semiconductor device shown in FIG. 2 in an enlarged manner.
  • the semiconductor device 11 includes a heat radiating plate 12, a first junction 19a, a substrate 13, a second junction 19b, and a plurality of SiC semiconductors. Chips 15a, 15b, 15c, bonding material 19c, conductive portion 24a, conductive member 24b, a plurality of terminals 17a, 17b, 17c, and a plurality of wires 18a, 18b, 18c, 18d, 18e, 18f. , Case 16 and.
  • the heat radiating plate 12 is made of, for example, copper or AlSiC.
  • the surface of the heat radiating plate 12 is subjected to, for example, nickel plating.
  • the planar shape of the heat radiating plate 12 is, for example, a rectangle whose length in the X direction is longer than the length in the Y direction.
  • the case 16 is made of, for example, an insulating resin.
  • the case 16 has a square tubular shape in which the length in the X direction is longer than the length in the Y direction.
  • the case 16 includes a first wall portion 23a, a second wall portion 23b, a third wall portion 23c, and a fourth wall portion 23d.
  • the first wall portion 23a and the second wall portion 23b are arranged so as to face each other in the X direction.
  • the third wall portion 23c and the fourth wall portion 23d are arranged so as to face each other in the Y direction.
  • the case 16 is attached to the first surface 12b located on one side of the substrate 13 in the thickness direction by, for example, an adhesive.
  • the substrate 13 is arranged on the first surface 12b side of the heat radiating plate 12 in the thickness direction of the substrate 13.
  • the substrate 13 is arranged in a region surrounded by the first wall portion 23a to the fourth wall portion 23d.
  • the substrate 13 is joined to the heat radiating plate 12 by the first joining portion 19a.
  • the substrate 13 includes a circuit pattern 14, a metal plate 21, and an insulating plate 22.
  • the substrate 13 has a structure in which a metal plate 21, an insulating plate 22, and a circuit pattern 14 are laminated.
  • the metal plate 21 is arranged on the side where the heat radiating plate 12 is located in the thickness direction of the substrate 13.
  • the metal plate 21 is made of copper, for example.
  • the insulating plate 22 is made of, for example, ceramic. Specifically, the insulating plate 22 is made of, for example, Si 3 N 4 .
  • the circuit pattern 14 is arranged in contact with the first surface 22b, which is one surface of the insulating plate 22, in the thickness direction of the substrate 13.
  • the circuit pattern 14 is composed of a plurality of circuit boards.
  • the circuit pattern 14 specifically includes a first circuit board 14a, a second circuit board 14b, a third circuit board 14c, and a fourth circuit board 14d.
  • the circuit pattern 14 is a so-called copper wiring.
  • the SiC semiconductor chips 15a to 15c are respectively bonded to the circuit pattern 14 by the second bonding portion 19b. Specifically, the semiconductor chips 15a and 15b are joined to the third circuit board 14c. The semiconductor chip 15c is joined to the fourth circuit board 14d.
  • the second joint 19b is, for example, a copper sintered body.
  • the SiC semiconductor chip 15c is, for example, a Schottky barrier diode chip.
  • the planar shape of the SiC semiconductor chip 15c is, for example, a square.
  • As the size of the SiC semiconductor chip 15c for example, a square having a side length of 5 mm can be selected.
  • the cathode electrode is arranged on the opposite surface side facing the fourth circuit board 14d, and the anode electrode is arranged on the opposite surface side of the facing surface and the substrate 13 in the thickness direction.
  • Both the SiC semiconductor chips 15a and 15b are vertical transistor chips, for example, a vertical MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor).
  • the planar shapes of the SiC semiconductor chips 15a and 15b are, for example, square.
  • As the thickness C 1 of the SiC semiconductor chip 15b for example, 350 ⁇ m can be selected.
  • the drain electrode is arranged on the facing surface 25a side facing the third circuit board 14c.
  • the SiC semiconductor chip 15b includes a source pad 31b and a gate pad 32b.
  • the source pad 31b and the gate pad 32b are arranged on the surface 25b opposite to the facing surface 25a in the thickness direction of the substrate 13.
  • the source pad 31b is electrically connected to the source electrode of the SiC semiconductor chip 15b.
  • the gate pad 32b is electrically connected to the gate electrode of the SiC semiconductor chip 15b.
  • the surface of the source pad 31b is subjected to Ni plating treatment, and a very thin palladium plating is arranged on the Ni plating treatment.
  • the SiC semiconductor chip 15a includes a source pad 31a and a gate pad 32a. Since the configuration of the SiC semiconductor chip 15a is the same as the configuration of the SiC semiconductor chip 15b, the description thereof will be omitted.
  • the conductive member 24b has a plate shape in the present embodiment. Specifically, the conductive member 24b has a flat plate shape. The shape of the conductive member 24b is rectangular in a plan view of the substrate 13 in the thickness direction.
  • the conductive member 24b has a first surface 26a that comes into contact with the bonding material 19c, and a second surface 26b that is located on the opposite side of the first surface 26a in the thickness direction of the substrate 13.
  • the conductive member 24b is joined to the SiC semiconductor chip 15b by the bonding material 19c on the first surface 26a.
  • the bonding material 19c is arranged on the SiC semiconductor chip 15b. As the thickness C 2 of the bonding material 19c, 80 ⁇ m can be selected.
  • the conductive portion 24a is bonded to the SiC semiconductor chip 15a by the bonding material 19c.
  • the shapes of the conductive portion 24a and the conductive member 24b are octagonal with the four corners of the rectangle chamfered in a plan view in the thickness direction of the substrate 13 in order to suppress stress concentration on the four corners of the rectangle. , Or the shape may be such that the four corners of the rectangle have curvature.
  • the terminals 17a to 17c are made of metal.
  • the terminals 17a to 17c are formed by, for example, bending a flat metal member.
  • the electrical connection with the outside is secured by using the terminals 17a to 17c.
  • the three terminals 17a to 17c are attached to the case 16, respectively. Specifically, the terminals 17a and 17b are attached to the first wall portion 23a of the case 16 at intervals in the Y direction.
  • the terminal 17c is attached to the second wall portion 23b.
  • the wires 18a to 18f are made of copper.
  • the diameter D of the wires 18a to 18f those having a diameter D of 100 ⁇ m or more and 400 ⁇ m or less are selected.
  • the terminal 17a and the first circuit board 14a of the circuit pattern 14 are electrically connected by a wire 18a.
  • the terminal 17b and the second circuit board 14b of the circuit pattern 14 are electrically connected by a wire 18b.
  • the gate electrodes of the SiC semiconductor chips 15a and 15b and the first circuit plate 14a of the circuit pattern 14 are electrically connected by wires 18c, respectively.
  • the source electrodes of the SiC semiconductor chips 15a and 15b and the second circuit board 14b of the circuit pattern 14 are electrically connected by wires 18d, respectively.
  • the drain electrode located on the surface of the SiC semiconductor chips 15a and 15b opposite to the side on which the gate electrode and the source electrode are arranged and the third circuit plate 14c of the circuit pattern 14 are electrically connected.
  • the third circuit board 14c of the circuit pattern 14 and the fourth circuit board 14d of the circuit pattern 14 are connected by a wire 18e.
  • the cathode electrode of the SiC semiconductor chip 15c and the fourth circuit board 14d of the circuit pattern 14 are electrically connected.
  • the anode electrode of the SiC semiconductor chip 15c and the terminal 17c are electrically connected by a wire 18f.
  • the wires 18a to 18f are bonded to each member such as a SiC semiconductor chip 15a by, for example, ultrasonic bonding.
  • FIG. 4 is a schematic cross-sectional view of the conductive member 24b included in the semiconductor device 11 shown in FIG.
  • the conductive member 24b includes a plate-shaped first member 41, a second member 42, and a third member 43.
  • the first member 41, the second member 42, and the third member 43 are flat plates, respectively.
  • the conductive member 24b has a structure in which the first member 41, the second member 42, and the third member 43 are laminated.
  • the conductive member 24b is arranged in the order of the first member 41, the second member 42, and the third member 43 from the substrate 13 side.
  • the first member 41 includes a first surface 26a and a second surface 41b located on the opposite side of the first surface 26a in the thickness direction.
  • the conductive member 24b is in contact with the bonding material 19c on the first surface 26a of the first member 41.
  • the thickness t 1 of the first member 41 is the length in the Z direction between the first surface 26a and the second surface 41b.
  • the material of the first member 41 is copper.
  • the second member 42 includes a first surface 42a and a second surface 42b located on the opposite side of the first surface 42a in the thickness direction.
  • the thickness t 2 of the second member 42 is the length in the Z direction between the first surface 42a and the second surface 42b.
  • the second member 42 is made of an iron-based alloy containing 29% by mass or more and 52% by mass or less of nickel.
  • the second member is made of an iron-based alloy containing 29% by mass or more and 52% by mass or less of nickel and a trace amount of additive elements.
  • the material of the second member 42 is Invar. Invar adds 36% by weight nickel to iron and contains 0.7% by weight manganese and less than 0.2% by weight carbon as trace components.
  • An example of the coefficient of linear expansion of Invar is 1.2 ppm / K.
  • the third member 43 includes a second surface 26b and a first surface 43a located on the opposite side of the second surface 26b in the thickness direction.
  • the conductive member 24b is joined to the wire 18d on the second surface 26b of the third member 43.
  • the thickness t 3 of the third member 43 is the length in the Z direction between the first surface 43a and the second surface 26b.
  • the material of the third member 43 is copper.
  • the coefficient of linear expansion of the conductive member 24b is 2 ppm / K or more and 8 ppm / K or less.
  • the coefficient of linear expansion of the conductive member 24b is adjusted within the above range by, for example, adjusting the volumes of the first member 41, the second member 42, and the third member 43 described above.
  • the volume of the first member 41 is V 1
  • the Young's modulus of the first member 41 is E 1
  • the coefficient of linear expansion of the first member 41 is ⁇ 1
  • the volume of the second member 42 is V 2
  • the second member 42 is E 2
  • the Young's modulus of is E 2
  • the coefficient of linear expansion of the second member 42 is ⁇ 2
  • the volume of the third member 43 is V 3
  • the Young's modulus of the third member 43 is E 3
  • the coefficient of linear expansion of the third member 43 is ⁇ .
  • the linear expansion coefficient ⁇ of the conductive member 24b represented by the above formula (1) is 2 ppm / K or more and 8 ppm / K or less.
  • the thickness of the first member 41 is set to the thickness t 1 , first. Assuming that the thickness of the 2 member 42 is t 2 and the thickness of the 3rd member 43 is t 3 , ⁇ is represented by the following equation (2).
  • the thickness t 1 of the first member 41 by adjusting the thickness t 3 of the thickness t 2 and the third member 43 of the second member 42, the linear expansion coefficient of the conductive members 24b alpha, 2 ppm / K or more 8ppm It shall be / K or less. Specifically, for example, the ratio of the thickness t 1 , the thickness t 2 and the thickness t 3 is set to 1: 3: 1.
  • the coefficient of linear expansion of the conductive member 24b is set to 2 ppm / K or more and 8 ppm / K or less.
  • the coefficient of linear expansion of the conductive member 24b is 2 ppm / K or more and 8 ppm / K or less.
  • the difference in the coefficient of linear expansion between the conductive member 24b and the SiC semiconductor chip 15b becomes small.
  • the difference in the amount of expansion and contraction between the two due to the change in temperature becomes small.
  • the thermal stress between the SiC semiconductor chip 15c and the conductive member 24b (bonding material 19c) is reduced, and the occurrence of cracks is suppressed.
  • the bonding material 19c that joins the SiC semiconductor chip 15b and the conductive member 24b is cracked, the bonding material 19c causes brittle fracture, or at the interface between the bonding material 19c and the SiC semiconductor chip 15c. It is possible to prevent the bonding material 19c from peeling off.
  • the contact area between the wire 18d and the conductive member 24b is small, the difference in the amount of expansion and contraction between the two due to a change in temperature does not increase to the extent that cracks occur at these interfaces.
  • the semiconductor device 11 is a semiconductor device capable of improving long-term reliability of operation even in a situation where temperature changes are repeated.
  • the method for measuring the coefficient of linear expansion in the present disclosure is as follows, for example. This was done using the laser speckle method.
  • the wavelength of the laser light source is an argon laser of 0.5145 ⁇ m
  • the laser spot diameter is 0.2 to 0.5 mm
  • the period, which is the reciprocal of the interval is calculated by estimating the spectrum of the entire signal from a finite interval.
  • the method (MEM (Maximum Entry Method)) was used.
  • MEM Maximum Entry Method
  • a measurement method first, a laser beam is irradiated to a sample, and the speckle pattern generated by the laser light is doubly exposed and recorded on one dry plate at a temperature of 30 ° C. and a temperature of 200 ° C.
  • interference fringes are obtained on the sample.
  • the amount of displacement is calculated based on the distance between the interference fringes.
  • the coefficient of linear expansion is calculated from the obtained displacement amount.
  • the calculated displacement amount and coefficient of linear expansion are average values of the area irradiated with the laser spot diameter.
  • Invar is used as the material of the second member 42.
  • the diameter of the wire 18d is 100 ⁇ m or more and 400 ⁇ m or less.
  • the diameter of the wire 18d is 100 ⁇ m or more and 400 ⁇ m or less.
  • the semiconductor device 11 is a semiconductor device that can more reliably improve the long-term reliability of operation even in a situation where temperature changes are repeated.
  • the bonding material is a copper sintered body.
  • the SiC semiconductor chip 15b and the conductive member 24b can be bonded by an irreversible reaction, and the bonding strength can be increased. Further, since the melting point of such a sintered body after sintering becomes high, high heat resistance can be realized.
  • the thickness of the bonding material 19c is 100 ⁇ m or less.
  • the electrical resistance and the thermal resistance between the SiC semiconductor chip 15b and the wire 18d can be reduced. Therefore, the semiconductor device 11 can be operated efficiently.
  • the coefficient of linear expansion of the conductive member 24b is 6 ppm / K or less. Therefore, using the copper bonding material 19c as described above, even if the temperature changes within the temperature range of -40 ° C to 200 ° C, the stress generated in the bonded region can be kept below the yield point. it can. Therefore, even when the temperature changes, the change in dimensions within the elastic region can be suppressed, and the long-term reliability of the operation can be more reliably improved by preventing fatigue fracture.
  • FIG. 5 is a graph showing the relationship between stress and strain in oxygen-free copper.
  • the horizontal axis represents strain (%) and the vertical axis represents stress (MPa).
  • the stress at the yield point P of copper is about 53 MPa and the strain is 0.05%.
  • the coefficient of linear expansion of SiC is 4 ppm / K plus the value calculated by 0.05% (strain) x 10000 / (200- (-40) K (temperature difference)), and the coefficient of linear expansion 6 ppm / K is obtained.
  • the coefficient of linear expansion of 2 ppm / K is obtained by subtracting the value calculated by 0.05% (strain) x 10000 / (200- (-40) K (temperature difference)) from the coefficient of linear expansion of SiC of 4 ppm / K. Be done.
  • the substrate 13 is bonded onto the heat radiating plate 12 by the first bonding portion 19a, and the semiconductor chips 15a to 15c are bonded to predetermined positions of the circuit pattern 14 by the second bonding portion 19b.
  • FIG. 7, FIG. 8 and FIG. 9 are schematic perspective views for explaining a method of manufacturing the semiconductor device 11 including the conductive member 24b.
  • a source pad 31b and a gate pad 32b are arranged on one surface side of the SiC semiconductor chip 15b.
  • a paste-like member 33 containing copper particles, which becomes a bonding material 19c by sintering is applied onto the source pad 31b.
  • the flat conductive member 24b is placed in the region where the paste-like member 33 is applied.
  • the temperature is raised to the sintering temperature, and the paste-like member 33 is heated for a predetermined time to be sintered.
  • the source pad 31b and the conductive member 24b are joined by the joining material 19c.
  • the conductive member 24b and the wire 18d are bonded by ultrasonic bonding.
  • a plurality of wires 18d may be used.
  • the gate pad 32b and the wire 18c are also joined.
  • Other wires 18a to 18f are also joined to each member.
  • the space surrounded by the case 16 is sealed with a resin. In this way, the semiconductor device 11 is manufactured.
  • FIG. 10 shows the results of a power cycle test in a semiconductor device including the conductive member having the above-described configuration.
  • the horizontal axis represents the number of cycles (times) and the vertical axis represents the junction temperature T jmax (° C.).
  • the horizontal axis is represented by a logarithm.
  • sample A Sn 10 Sb, which is said to have strong thermal cycle resistance among lead-free solder materials, is used for the second joint 19b, while an aluminum wire is used for the wire 18d without using the conductive member 24b. If there was.
  • Sample B does not use the conductive member 24b and uses an aluminum wire for the wire 18d, but uses a copper sintered material for the second joint 19b and burns copper due to a temperature change during operation. This is a case where the linear expansion coefficient of the substrate 13 and the thickness of the second joint 19b are adjusted so that the thermal deformation of the binder is in the elastic region.
  • Sample C shows the case of a semiconductor device including the conductive member 24b having the above-described configuration.
  • the number of life cycles is 3500.
  • the number of life cycles is 52000.
  • peeling occurs at the bonding interface between the aluminum wire and the SiC semiconductor chip.
  • the number of life cycles is 352,250. As described above, it has a durability 6 times or more higher than that of sample B.
  • the semiconductor device including the conductive member 24b having the above-described configuration can improve the long-term reliability of operation even in a situation where the temperature changes repeatedly.
  • Invar is used as the second member 42, but the material of the second member 42 is not limited to this, and the material of the second member 42 is at least one of Invar, Kovar, and 42alloy. May be good. Invar, Kovar and 42alloy are all metals and have a smaller coefficient of linear expansion than general metals. Therefore, by selecting such a material as the material of the second member 42, it becomes easy to keep the coefficient of linear expansion of the conductive member 24b within the above range.
  • the bonding material 19c is made of copper, but the present invention is not limited to this, and the bonding material 19c may be a silver or copper sintered body.
  • the SiC semiconductor chip 15b and the conductive member 24b can be bonded by an irreversible reaction, and the bonding strength can be increased. Further, since the melting point of such a sintered body after sintering becomes high, high heat resistance can be realized.

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Abstract

半導体装置は、ＳｉＣ半導体チップと、導電性を有し、ＳｉＣ半導体チップ上に配置される接合材と、接合材によりＳｉＣ半導体チップと接合される導電性部材と、導電性部材と接合される銅製のワイヤと、を備える。導電性部材の線膨張係数は、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である。

Description

半導体装置
　本開示は、半導体装置に関するものである。
　本出願は、２０１９年１２月１２日出願の日本出願第２０１９－２２４３７８号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　半導体と、基板と、焼結層により基板に接合された金属成形体とを含む半導体装置が知られている（例えば、特許文献１）。特許文献１に開示の半導体装置に含まれる焼結層および金属成形体は、厚さの薄い部分と厚さの厚い部分を有する。
国際公開第２０１６／０７１０７９号
　本開示に従った半導体装置は、ＳｉＣ半導体チップと、導電性を有し、ＳｉＣ半導体チップ上に配置される接合材と、接合材によりＳｉＣ半導体チップと接合される導電性部材と、導電性部材と接合される銅製のワイヤと、を備える。導電性部材の線膨張係数は、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である。
図１は、実施の形態１における半導体装置を基板の厚さ方向に見た場合の概略平面図である。 図２は、図１に示す半導体装置の一部の概略断面図である。 図３は、図２に示す半導体装置の一部を拡大して示す拡大断面図である。 図４は、図１に示す半導体装置に含まれる導電性部材の概略断面図である。 図５は、無酸素銅における応力と歪みとの関係を示すグラフである。 図６は、導電性部材を含む半導体装置の製造方法を説明するための概略斜視図である。 図７は、導電性部材を含む半導体装置の製造方法を説明するための概略斜視図である。 図８は、導電性部材を含む半導体装置の製造方法を説明するための概略斜視図である。 図９は、導電性部材を含む半導体装置の製造方法を説明するための概略斜視図である。 図１０は、パワーサイクル試験の結果である。
　［本開示が解決しようとする課題］
　半導体装置においては、環境の温度変化が低温から高温に至る広い温度範囲で繰り返される場合がある。また、半導体装置の動作時の発熱と動作の停止時の冷却とによる温度の変化が繰り返される場合がある。このような温度の変化が繰り返される状況においても、安定して動作する信頼性が求められる。
　そこで、温度の変化が繰り返される状況においても、動作の長期的な信頼性を向上することができる半導体装置を提供することを目的の１つとする。
　［本開示の効果］
　上記半導体装置によれば、温度の変化が繰り返される状況においても、動作の長期的な信頼性を向上することができる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。本開示に従った半導体装置は、ＳｉＣ半導体チップと、導電性を有し、ＳｉＣ半導体チップ上に配置される接合材と、接合材によりＳｉＣ半導体チップと接合される導電性部材と、導電性部材と接合される銅製のワイヤと、を備える。導電性部材の線膨張係数は、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である。
　低オン抵抗かつ高耐圧であり、高温でも使用可能なＳｉＣ半導体チップに銅製のワイヤで電流を供給する構造を採用することにより、高性能な半導体装置を得ることができる。また、ＳｉＣ半導体チップ上に導電性部材を配置し、当該導電性部材上に銅製のワイヤが接合される構造を採用することにより、例えば超音波接合によりワイヤを接合する場合のＳｉＣ半導体チップの損傷を抑制することができる。
　しかし、本発明者らの検討によれば、このような構造の半導体装置においては、環境温度の変化や半導体装置の動作と動作の停止との繰り返しに起因する温度変化の繰り返しにより、ＳｉＣ半導体チップと導電性部材との間（接合材）において割れが発生し、半導体装置の動作の長期的な信頼性が不十分となる問題がある。
　本開示の半導体装置においては、導電性部材の線膨張係数が２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下に設定される。本発明者らの検討によれば、このようにすることにより、動作の長期的な信頼性が向上する。これは、例えば以下のような理由によるものと考えることができる。導電性部材の線膨張係数が２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下であることにより、導電性部材が一般的な金属（例えば銅）である場合に比べて導電性部材とＳｉＣ半導体チップとの間の線膨張係数の差が小さくなる（例えば銅の線膨張係数は１７ｐｐｍ／Ｋ）。そうすると、温度の変化に伴う両者の伸縮量の差が小さくなる。その結果、ＳｉＣ半導体チップと導電性部材との間（接合材）における熱応力が低減され、割れの発生が抑制される。一方、導電性部材の線膨張係数が２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である場合、銅製のワイヤと導電性部材との線膨張係数の差が大きくなる。しかし、ワイヤと導電性部材との接触面積は小さいため、温度の変化に伴う両者の伸縮量の差は、これらの界面において割れが発生するほどには増大しない。その結果、本開示の半導体装置によれば、温度の変化が繰り返される状況においても、動作の長期的な信頼性を向上することができる。なお、線膨張係数については、３０℃～２００℃における線膨張係数を意味する。
　上記半導体装置において、導電性部材の線膨張係数は、６ｐｐｍ／Ｋ以下であってもよい。このようにすることにより、例えば、銅製の接合材を用い、－４０℃から２００℃の温度範囲内で温度変化が生じた場合でも、接合している領域に発生する応力を降伏点以下とすることができる。よって、温度変化時においても、弾性域内での寸法の変化に抑えることができる。したがって、温度の変化が繰り返される状況においても、疲労破壊を防ぐことにより動作の長期的な信頼性をより確実に向上することができる。
　上記半導体装置において、導電性部材は、接合材上に配置される板状の第１部材と、第１部材上に配置される板状の第２部材と、第２部材上に配置される板状の第３部材と、を含んでもよい。第１部材および第３部材は、銅製であってもよい。第１部材を銅製とすることにより、接合材と第１部材との接合の強度を高めることが容易になる。第３部材を銅製とすることにより、銅製のワイヤと第３部材との接合の強度を高めることが容易になる。したがって、温度の変化が繰り返される状況においても、動作の長期的な信頼性をより向上することができる。
　上記半導体装置において、第２部材の材質は、Ｉｎｖａｒ（登録商標）、Ｋｏｖａｒおよび４２ａｌｌｏｙのうちの少なくともいずれか１つであってもよい。Ｉｎｖａｒ、Ｋｏｖａｒおよび４２ａｌｌｏｙはいずれも金属であって、一般的な金属よりも線膨張係数が小さい。よって、第２部材の材質としてこのような材質を選択することにより、導電性部材の線膨張係数を上記範囲内にすることが容易になる。
　上記半導体装置において、ワイヤの直径は、１００μｍ以上４００μｍ以下であってもよい。ワイヤの直径を１００μｍ以上とすることにより、大電流を流しやすくすることができる。ワイヤの直径を４００μｍ以下とすることにより、ワイヤと導電性部材との接触面積が大きくなりすぎることを回避することができる。したがって、温度の変化が繰り返される状況においても、動作の長期的な信頼性をより確実に向上することができる。
　上記半導体装置において、接合材は、銀製または銅製の焼結体であってもよい。このようにすることにより、不可逆的な反応でＳｉＣ半導体チップと導電性部材とを接合して、接合強度を高くすることができる。また、このような焼結体の焼結後の融点は高くなるため、高耐熱性を実現することができる。
　上記半導体装置において、ＳｉＣ半導体チップの厚さ方向における接合材の厚さは、１００μｍ以下であってもよい。接合材の厚さを１００μｍ以下とすることにより、ＳｉＣ半導体チップとワイヤとの間における電気抵抗と熱抵抗を小さくすることができる。よって、半導体装置を効率的に動作させることができる。
　本開示に従った半導体装置は、ＳｉＣ半導体チップと、導電性を有し、ＳｉＣ半導体チップ上に配置される接合材と、接合　材によりＳｉＣ半導体チップと接合される導電性部材と、導電性部材と接合される銅製のワイヤと、を備える。導電性部材は、接合材上に配置される板状の第１部材と、第１部材上に配置される板状の第２部材と、第２部材上に配置される板状の第３部材と、を含む。第１部材および第３部材はそれぞれ、銅製である。第２部材は、２９質量％以上５２質量％以下のニッケルを含む鉄基合金製である。第１部材の体積をＶ１、第１部材のヤング率をＥ１、第１部材の線膨張係数をα１、第２部材の体積をＶ２、第２部材のヤング率をＥ２、第２部材の線膨張係数をα２、第３部材の体積をＶ３、第３部材のヤング率をＥ３、第３部材の線膨張係数をα３とした場合に、式（１）によって表される導電性部材の線膨張係数αは、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である。
Figure JPOXMLDOC01-appb-M000002
　このような半導体装置によれば、接合材と第１部材との接合の強度を高くすることができる。また、ワイヤと第３部材との接合の強度を高くすることができる。
　また、第２部材として上記合金製とすることにより、第１部材および第３部材を銅製としても、導電性部材としての線膨張係数を上記範囲内にすることが容易となる。導電性部材の線膨張係数を上記式で算出した値を採用することにより、第１部材、第２部材および第３部材の体積割合を変化させて、導電性部材としての線膨張係数を上記範囲内とすることが容易となる。
　上記半導体装置において、αは、６ｐｐｍ／Ｋ以下であってもよい。このようにすることにより、例えば、銅製の接合材を用い、－４０℃から２００℃の温度範囲内で温度変化が生じた場合でも、接合している領域に発生する応力を降伏点以下とすることができる。よって、温度変化時においても、弾性域内での寸法の変化に抑えることができる。したがって、温度の変化が繰り返される状況においても、疲労破壊を防ぐことにより動作の長期的な信頼性をより確実に向上することができる。
　上記半導体装置において、第２部材の材質は、Ｉｎｖａｒ、Ｋｏｖａｒおよび４２ａｌｌｏｙのうちの少なくともいずれか１つであってもよい。Ｉｎｖａｒ、Ｋｏｖａｒおよび４２ａｌｌｏｙはいずれも金属であって、一般的な金属よりも線膨張係数が小さい。よって、第２部材の材質としてこのような材質を選択することにより、導電性部材の線膨張係数を上記範囲内にすることが容易になる。さらに、Ｉｎｖａｒ、Ｋｏｖａｒおよび４２ａｌｌｏｙはいずれも鉄基合金であり、パワー半導体装置の構成部品で一般的に使われる銅基合金やアルミニウム基合金よりも降伏応力が大きいため、これ自体の機械的強度が高く、疲労劣化を防ぐこともできる。
　上記半導体装置において、ワイヤの直径は、１００μｍ以上４００μｍ以下であってもよい。ワイヤの直径を１００μｍ以上とすることにより、大電流を流しやすくすることができる。ワイヤの直径を４００μｍ以下とすることにより、ワイヤと導電性部材との接触面積が大きくなりすぎることを回避することができる。したがって、温度の変化が繰り返される状況においても、動作の長期的な信頼性をより確実に向上することができる。
　上記半導体装置において、接合材は、銀製または銅製の焼結体であってもよい。このようにすることにより、不可逆的な反応でＳｉＣ半導体チップと導電性部材とを接合して、接合強度を高くすることができる。また、このような焼結体の焼結後の融点は高くなるため、高耐熱性を実現することができる。銀製または銅製の焼結体の場合、融点は９６２℃ないし１０８５℃と高いため、絶対温度表示での融点の約半分の温度以上で起こるクリープ現象は、－４０℃～２００℃の使用温度範囲で生じることがない。これにより、降伏応力以下での塑性変形は起きることがなく、疲労劣化を防ぐことができる。なお、接合材は、銀製または銅製の焼結体以外に、ニッケル製の焼結接合材や、銅と錫を含む遷移的液相焼結接合材でもよい。
　上記半導体装置において、接合材の厚さは、１００μｍ以下であってもよい。接合材の厚さを１００μｍ以下とすることにより、ＳｉＣ半導体チップとワイヤとの間における電気抵抗と熱抵抗を小さくすることができる。よって、半導体装置を効率的に動作させることができる。接合材の厚さは、２０μｍ以上１００μｍ以下であることが好ましい。接合材の厚さを２０μｍ以上とすることにより、接合材の接合強度を十分に強いものとすることができ、たとえばワイヤ接合時の超音波振動に十分に耐えることができる。したがって、金属板と接合材との接合界面から剥がれるおそれを低減することができる。一方、接合材の厚さを１００μｍ以下とすることにより、上記効果に加え、ＳｉＣ半導体チップ表面電極に使用されているアルミニウム基合金のクリープ現象を抑制することができる。その結果、長寿命化の効果を確実に得ることができる。
　［本開示の実施形態の詳細］
　次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
　（実施の形態１）
　本開示の実施の形態１における半導体装置の構成について説明する。図１は、実施の形態１における半導体装置を基板の厚さ方向に見た場合の概略平面図である。図１は、基板の厚さ方向に見た平面視に相当する図である。図２は、図１に示す半導体装置の一部の概略断面図である。図２は、後述する縦型のトランジスタチップであるＳｉＣ半導体チップ１５ｂを含む断面で切断した場合の断面図である。図３は、図２に示す半導体装置の一部を拡大して示す拡大断面図である。
　図１、図２および図３を参照して、実施の形態１における半導体装置１１は、放熱板１２と、第１接合部１９ａと、基板１３と、第２接合部１９ｂと、複数のＳｉＣ半導体チップ１５ａ，１５ｂ，１５ｃと、接合材１９ｃと、導電性部分２４ａと、導電性部材２４ｂと、複数の端子１７ａ，１７ｂ，１７ｃと、複数のワイヤ１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ，１８ｆと、ケース１６と、を備える。
　放熱板１２は、例えば銅製またはＡｌＳｉＣ製である。放熱板１２の表面には、例えばニッケルめっき処理が施される。放熱板１２の平面形状は、例えばＸ方向の長さがＹ方向の長さよりも長い長方形である。
　ケース１６は、例えば絶縁性を有する樹脂製である。本実施形態において、ケース１６は、Ｘ方向の長さの方がＹ方向の長さよりも長い四角筒状である。ケース１６は、第１壁部２３ａと、第２壁部２３ｂと、第３壁部２３ｃと、第４壁部２３ｄとを含む。第１壁部２３ａと第２壁部２３ｂとは、Ｘ方向において対向して配置される。第３壁部２３ｃと第４壁部２３ｄとは、Ｙ方向において対向して配置される。ケース１６は、例えば接着剤により基板１３の厚さ方向の一方側に位置する第１の面１２ｂに取り付けられる。
　基板１３は、基板１３の厚さ方向において放熱板１２の第１の面１２ｂ側に配置される。基板１３は、第１壁部２３ａ～第４壁部２３ｄによって囲まれる領域内に配置される。基板１３は、第１接合部１９ａにより放熱板１２に接合される。
　基板１３は、回路パターン１４と、金属板２１と、絶縁板２２とを含む。基板１３は、金属板２１と、絶縁板２２と、回路パターン１４とが積層された構造を有する。金属板２１は、基板１３の厚さ方向において放熱板１２が位置する側に配置される。金属板２１は、例えば銅製である。絶縁板２２は、例えばセラミック製である。絶縁板２２は、具体的には例えばＳｉ３Ｎ４から構成される。
　回路パターン１４は、基板１３の厚さ方向において、絶縁板２２の一方側の面である第１の面２２ｂに接触して配置される。回路パターン１４は、複数の回路板から構成される。本実施形態においては、回路パターン１４は、具体的には、第１回路板１４ａと、第２回路板１４ｂと、第３回路板１４ｃと、第４回路板１４ｄとを含む。本実施形態においては、回路パターン１４は、いわゆる銅配線である。
　ＳｉＣ半導体チップ１５ａ～１５ｃは、第２接合部１９ｂによって回路パターン１４にそれぞれ接合される。具体的には、半導体チップ１５ａ，１５ｂは、第３回路板１４ｃに接合される。半導体チップ１５ｃは、第４回路板１４ｄに接合される。第２接合部１９ｂは、例えば銅製の焼結体である。
　ＳｉＣ半導体チップ１５ｃは、例えばショットキーバリアダイオードチップである。ＳｉＣ半導体チップ１５ｃの平面形状は、例えば正方形である。ＳｉＣ半導体チップ１５ｃのサイズとしては、例えば正方形の一辺の長さが５ｍｍのものを選択することができる。ＳｉＣ半導体チップ１５ｃにおいて、第４回路板１４ｄに対向する対向面側にカソード電極が配置され、対向面と基板１３の厚さ方向の反対の面側にアノード電極が配置される。
　ＳｉＣ半導体チップ１５ａ，１５ｂは共に、縦型のトランジスタチップであり、例えば縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。ＳｉＣ半導体チップ１５ａ，１５ｂの平面形状はそれぞれ、例えば正方形である。ＳｉＣ半導体チップ１５ａ，１５ｂのサイズとしては、例えば正方形の一辺の長さが３ｍｍのものを選択することができる。ＳｉＣ半導体チップ１５ｂの厚さＣ１としては、例えば３５０μｍを選択できる。
　ＳｉＣ半導体チップ１５ｂにおいて、第３回路板１４ｃに対向する対向面２５ａ側にドレイン電極が配置される。ＳｉＣ半導体チップ１５ｂは、ソースパッド３１ｂおよびゲートパッド３２ｂを含む。ＳｉＣ半導体チップ１５ｂにおいて、対向面２５ａと基板１３の厚さ方向の反対側の面２５ｂ側にソースパッド３１ｂおよびゲートパッド３２ｂが配置される。ソースパッド３１ｂは、ＳｉＣ半導体チップ１５ｂのソース電極と電気的に接続される。ゲートパッド３２ｂは、ＳｉＣ半導体チップ１５ｂのゲート電極と電気的に接続される。なお、ソースパッド３１ｂの表面にはＮｉめっき処理が施されており、その上にごく薄いパラジウムめっきが配置されている。ＳｉＣ半導体チップ１５ａは、ソースパッド３１ａおよびゲートパッド３２ａを含む。ＳｉＣ半導体チップ１５ａの構成は、ＳｉＣ半導体チップ１５ｂの構成と同様であるため、その説明を省略する。
　導電性部材２４ｂは、本実施形態においては、板状である。具体的には、導電性部材２４ｂは、平板状である。導電性部材２４ｂの形状は、基板１３の厚さ方向に見た平面視において長方形である。導電性部材２４ｂは、接合材１９ｃと接触する第１の面２６ａと、基板１３の厚さ方向において第１の面２６ａと反対側に位置する第２の面２６ｂとを有する。導電性部材２４ｂは、第１の面２６ａにおいて接合材１９ｃによりＳｉＣ半導体チップ１５ｂと接合される。接合材１９ｃは、ＳｉＣ半導体チップ１５ｂ上に配置される。接合材１９ｃの厚さＣ２としては、８０μｍを選択できる。導電性部材２４ｂの厚さＣ３としては、０．１ｍｍを選択できる。同様に、導電性部分２４ａは、接合材１９ｃによりＳｉＣ半導体チップ１５ａと接合される。導電性部分２４ａおよび導電性部材２４ｂの形状はそれぞれ、長方形の四隅への応力集中を抑制するため、基板１３の厚さ方向に見た平面視において長方形の四隅が面取りされて八角形であるか、または長方形の四隅が曲率を有する形状であってもよい。
　端子１７ａ～１７ｃは、金属製である。本実施形態においては、端子１７ａ～１７ｃは、それぞれ例えば、平板状の金属の部材を折り曲げて形成される。半導体装置１１においては、端子１７ａ～１７ｃを利用することにより、外部との電気的な接続が確保される。３つの端子１７ａ～１７ｃは、それぞれケース１６に取り付けられている。具体的には、端子１７ａおよび端子１７ｂは、Ｙ方向に間隔をあけてケース１６の第１壁部２３ａに取り付けられる。端子１７ｃは、第２壁部２３ｂに取り付けられる。
　ワイヤ１８ａ～１８ｆは、銅製である。ワイヤ１８ａ～１８ｆの直径Ｄとしては、１００μｍ以上４００μｍ以下のものが選択される。
　端子１７ａと回路パターン１４の第１回路板１４ａとは、ワイヤ１８ａで電気的に接続される。端子１７ｂと回路パターン１４の第２回路板１４ｂとは、ワイヤ１８ｂで電気的に接続される。ＳｉＣ半導体チップ１５ａ，１５ｂのゲート電極と回路パターン１４の第１回路板１４ａとは、それぞれワイヤ１８ｃで電気的に接続される。ＳｉＣ半導体チップ１５ａ，１５ｂのソース電極と回路パターン１４の第２回路板１４ｂとは、それぞれワイヤ１８ｄで電気的に接続される。ＳｉＣ半導体チップ１５ａ，１５ｂのゲート電極およびソース電極が配置される側とは反対側の面に位置するドレイン電極と回路パターン１４の第３回路板１４ｃとは、電気的に接続される。回路パターン１４の第３回路板１４ｃと回路パターン１４の第４回路板１４ｄとは、ワイヤ１８ｅで接続される。ＳｉＣ半導体チップ１５ｃのカソード電極と回路パターン１４の第４回路板１４ｄとは、電気的に接続される。ＳｉＣ半導体チップ１５ｃのアノード電極と端子１７ｃとは、ワイヤ１８ｆで電気的に接続される。ワイヤ１８ａ～１８ｆは、例えば超音波接合によりＳｉＣ半導体チップ１５ａ等の各部材と接合されている。
　次に、導電性部材２４ｂの具体的な構成について説明する。なお、導電性部分２４ａの構成については、導電性部材２４ｂの構成と同様であるため、その説明を省略する。図４は、図１に示す半導体装置１１に含まれる導電性部材２４ｂの概略断面図である。図４を参照して、導電性部材２４ｂは、いずれも板状の第１部材４１と、第２部材４２と、第３部材４３と、を含む。第１部材４１、第２部材４２および第３部材４３はそれぞれ、平板状である。導電性部材２４ｂは、第１部材４１と第２部材４２と第３部材４３とが積層された構造である。導電性部材２４ｂは、基板１３側から第１部材４１、第２部材４２、第３部材４３の順に配置されている。
　第１部材４１は、第１の面２６ａと、厚さ方向において第１の面２６ａと反対側に位置する第２の面４１ｂと、を含む。導電性部材２４ｂは、第１部材４１の第１の面２６ａにおいて、接合材１９ｃと接触している。第１部材４１の厚さｔ１は、第１の面２６ａと第２の面４１ｂとの間のＺ方向の長さである。第１部材４１の材質は、銅である。
　第２部材４２は、第１の面４２ａと、厚さ方向において第１の面４２ａと反対側に位置する第２の面４２ｂと、を含む。第２部材４２の厚さｔ２は、第１の面４２ａと第２の面４２ｂとの間のＺ方向の長さである。第２部材４２は、２９質量％以上５２質量％以下のニッケルを含む鉄基合金製である。具体的には、第２部材は、２９質量％以上５２質量％以下のニッケルと微量の添加元素を含む鉄基合金製である。具体的には、第２部材４２の材質は、Ｉｎｖａｒ（インバー）である。Ｉｎｖａｒは、鉄に３６質量％のニッケルを加え、微量成分としての０．７質量％のマンガンと０．２質量％未満の炭素を含む。Ｉｎｖａｒの線膨張係数の一例としては、１．２ｐｐｍ／Ｋが挙げられる。
　第３部材４３は、第２の面２６ｂと、厚さ方向において第２の面２６ｂと反対側に位置する第１の面４３ａと、を含む。導電性部材２４ｂは、第３部材４３の第２の面２６ｂにおいて、ワイヤ１８ｄと接合されている。第３部材４３の厚さｔ３は、第１の面４３ａと第２の面２６ｂとの間のＺ方向の長さである。第３部材４３の材質は、銅である。
　導電性部材２４ｂとしては、例えば、第１部材４１と第２部材４２と第３部材４３とを再結晶温度以下で冷間圧延し、その後、拡散焼鈍することにより接合し一体化したクラッド材を採用することができる。
　導電性部材２４ｂの線膨張係数は、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である。導電性部材２４ｂの線膨張係数は、例えば上記した第１部材４１、第２部材４２および第３部材４３の体積を調整することにより、上記した範囲内に調整される。
　ここで、第１部材４１の体積をＶ１、第１部材４１のヤング率をＥ１、第１部材４１の線膨張係数をα１、第２部材４２の体積をＶ２、第２部材４２のヤング率をＥ２、第２部材４２の線膨張係数をα２、第３部材４３の体積をＶ３、第３部材４３のヤング率をＥ３、第３部材４３の線膨張係数をα３とした場合に、上記式（１）によって表される導電性部材２４ｂの線膨張係数αは、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である。
　なお、導電性部材２４ｂの厚さ方向に見て第１部材４１と第２部材４２と第３部材４３の面積が同じであった場合、第１部材４１の厚さを厚さｔ１、第２部材４２の厚さを厚さｔ２、第３部材４３の厚さを厚さｔ３とすると、αは、以下の式（２）によって表される。
Figure JPOXMLDOC01-appb-M000003
　第１部材４１の厚さｔ１、第２部材４２の厚さｔ２および第３部材４３の厚さｔ３を調整して、導電性部材２４ｂの線膨張係数αを、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下とする。具体的には例えば、厚さｔ１と厚さｔ２と厚さｔ３の比率について、１：３：１とする。
　上記半導体装置１１によると、導電性部材２４ｂの線膨張係数が２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下に設定される。導電性部材２４ｂの線膨張係数が２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下であることにより、導電性部材２４ｂとＳｉＣ半導体チップ１５ｂとの間の線膨張係数の差が小さくなる。そうすると、温度の変化に伴う両者の伸縮量の差が小さくなる。その結果、ＳｉＣ半導体チップ１５ｃと導電性部材２４ｂとの間（接合材１９ｃ）における熱応力が低減され、割れの発生が抑制される。具体的には、ＳｉＣ半導体チップ１５ｂと導電性部材２４ｂとを接合する接合材１９ｃに亀裂が生じたり、接合材１９ｃが脆性破壊を引き起こしたり、接合材１９ｃとＳｉＣ半導体チップ１５ｃとの界面において、接合材１９ｃが剥がれてしまうことを抑制することができる。一方、ワイヤ１８ｄと導電性部材２４ｂとの接触面積は小さいため、温度の変化に伴う両者の伸縮量の差は、これらの界面において割れが発生するほどには増大しない。その結果、上記半導体装置１１は、温度の変化が繰り返される状況においても、動作の長期的な信頼性を向上することができる半導体装置となっている。
　本開示における線膨張係数の測定方法は、例えば以下の通りである。レーザースペックル法を用いて行った。レーザー光源の波長を０．５１４５μｍのアルゴンレーザーとし、レーザースポット径を０．２～０．５ｍｍとし、間隔の逆数である周期の算出については、有限区間から全体の信号のスペクトル推定を行う最大エントロピー法（ＭＥＭ（Ｍａｘｉｍｕｍ　Ｅｎｔｒｏｐｙ　Ｍｅｔｈｏｄ））を用いた。計測方法としては、まずレーザー光を試料に照射し、これにより生じたスペックルパターンを温度３０℃の場合と温度２００℃の場合とで１枚の乾板上に２重に露光し、記録する。２重に露光した乾板にレーザー光を照射すると、試料に干渉縞が得られる。この干渉縞の間隔を基に変位量を求める。求められた変位量から、線膨張係数を算出する。算出された変位量および線膨張係数は、レーザースポット径が照射されたエリアの平均値となる。
　上記半導体装置１１において、第２部材４２の材質として、Ｉｎｖａｒが採用されている。第２部材４２の材質としてこのような材質を選択することにより、導電性部材２４ｂの線膨張係数を上記範囲内にすることが容易になる。
　本実施形態において、ワイヤ１８ｄの直径は、１００μｍ以上４００μｍ以下である。ワイヤ１８ｄの直径を１００μｍ以上とすることにより、大電流を流しやすくすることができる。ワイヤ１８ｄの直径を４００μｍ以下とすることにより、ワイヤ１８ｄと導電性部材２４ｂとの接触面積が大きくなりすぎることを回避することができる。したがって、上記半導体装置１１は、温度の変化が繰り返される状況においても、動作の長期的な信頼性をより確実に向上することができる半導体装置となっている。
　本実施形態において、接合材は、銅製の焼結体である。このようにすることにより、不可逆的な反応でＳｉＣ半導体チップ１５ｂと導電性部材２４ｂとを接合して、接合強度を高くすることができる。また、このような焼結体の焼結後の融点は高くなるため、高耐熱性を実現することができる。
　本実施形態において、接合材１９ｃの厚さは、１００μｍ以下である。接合材１９ｃの厚さを１００μｍ以下とすることにより、ＳｉＣ半導体チップ１５ｂとワイヤ１８ｄとの間における電気抵抗と熱抵抗を小さくすることができる。よって、半導体装置１１を効率的に動作させることができる。
　本実施形態においては、導電性部材２４ｂの線膨張係数は、６ｐｐｍ／Ｋ以下である。よって、上記したように銅製の接合材１９ｃを用い、－４０℃から２００℃の温度範囲内で温度変化が生じた場合でも、接合している領域に発生する応力を降伏点以下とすることができる。よって、温度変化時においても、弾性域内での寸法の変化に抑えることができ、疲労破壊を防ぐことにより動作の長期的な信頼性をより確実に向上することができる。
　図５は、無酸素銅における応力と歪みとの関係を示すグラフである。図５において、横軸は歪み（％）を示す、縦軸は応力（ＭＰａ）を示す。図５を参照して、銅の降伏点Ｐにおける応力は約５３ＭＰａであり、歪みは、０．０５％である。温度サイクルを－４０℃～２００℃とした場合において、変形量を弾性域内に収めることができる。具体的には、ＳｉＣの線膨張係数４ｐｐｍ／Ｋに０．０５％（歪み）×１００００／（２００－（－４０）Ｋ（温度差））で算出される値が足されて、線膨張係数６ｐｐｍ／Ｋが得られる。ＳｉＣの線膨張係数４ｐｐｍ／Ｋから０．０５％（歪み）×１００００／（２００－（－４０）Ｋ（温度差））で算出される値が引かれて、線膨張係数２ｐｐｍ／Ｋが得られる。
　次に、上記半導体装置１１の製造方法の一例について簡単に説明する。第１接合部１９ａにより基板１３を放熱板１２上に接合し、第２接合部１９ｂにより回路パターン１４の所定の位置に半導体チップ１５ａ～１５ｃを接合する。
　図６、図７、図８および図９は、導電性部材２４ｂを含む半導体装置１１の製造方法を説明するための概略斜視図である。まず、図６を参照して、ＳｉＣ半導体チップ１５ｂの一方の面側には、ソースパッド３１ｂおよびゲートパッド３２ｂが配置されている。図７を参照して、焼結により接合材１９ｃとなる、銅の粒子を含んだペースト状部材３３をソースパッド３１ｂ上に塗布する。次に図８を参照して、ペースト状部材３３を塗布した領域に、平板状の導電性部材２４ｂを載置する。その後、焼結温度まで昇温して所定時間ペースト状部材３３を加熱して焼結させる。このようにして、ソースパッド３１ｂと導電性部材２４ｂとを接合材１９ｃにより接合する。その後、図９を参照して、超音波接合により、導電性部材２４ｂとワイヤ１８ｄとを接合する。このワイヤ１８ｄは複数本でも構わない。ゲートパッド３２ｂとワイヤ１８ｃとも接合する。他のワイヤ１８ａ～１８ｆも各部材と接合する。次に、ケース１６に取り囲まれた空間を樹脂によって封止する。このようにして半導体装置１１を製造する。
　次に、上記した構成の導電性部材を含む半導体装置におけるパワーサイクル試験の結果を図１０に示す。パワーサイクル試験については、ＩＥＣ６０７４９に準拠して行い、ｔｏｎ／ｔｏｆｆ＝１／１３（秒）とし、ΔＴｊを１３５（℃）とし、Ｔｊｍａｘを２００（℃）とし、Ｉｌｏａｄを１２５（Ａ）とし、基準ＥＯＬ（Ｅｎｄ　ｏｆ　Ｌｉｆｅ）をΔＴｊ＋２０％としている。図１０を参照して、横軸はサイクル数（回）を示し、縦軸は、ジャンクション温度Ｔｊｍａｘ（℃）を示す。横軸は対数で表している。サンプルＡは、第２接合部１９ｂに鉛フリーはんだ材の中では熱サイクル耐性に強いとされているＳｎ１０Ｓｂを用いる一方、導電性部材２４ｂを用いず、ワイヤ１８ｄにアルミニウム製のワイヤを用いた場合である。サンプルＢは、導電性部材２４ｂを用いず、ワイヤ１８ｄにアルミニウム製のワイヤを用いているが、第２接合部１９ｂには銅製の焼結材を用い、かつ動作時の温度変化による銅製の焼結材の熱変形が弾性域になるように基板１３の線膨張係数と第２接合部１９ｂの厚さを調整した場合である。サンプルＣは、上記した構成の導電性部材２４ｂを含む半導体装置の場合を示す。
　図１０を参照すると、サンプルＡの場合、寿命サイクル数は３５００回である。サンプルＡの場合、３５００回では、第２接合部１９ｂとＳｉＣ半導体チップ１５ｂとの間に剥離が生じている。サンプルＢの場合、寿命サイクル回数は５２０００回である。この場合、アルミニウム製ワイヤとＳｉＣ半導体チップとの間の接合界面に剥離が生じている。一方、サンプルＣの場合、寿命サイクル回数は３５２２５０回である。このように、サンプルＢよりも６倍以上高い耐久性を有する。上記した構成の導電性部材２４ｂを含む半導体装置は、温度の変化が繰り返される状況においても、動作の長期的な信頼性を向上することができる。
　上記の実施の形態においては、第２部材４２としてＩｎｖａｒを用いることとしたが、これに限らず、第２部材４２の材質は、Ｉｎｖａｒ、Ｋｏｖａｒおよび４２ａｌｌｏｙのうちの少なくともいずれか１つであってもよい。Ｉｎｖａｒ、Ｋｏｖａｒおよび４２ａｌｌｏｙはいずれも金属であって、一般的な金属よりも線膨張係数が小さい。よって、第２部材４２の材質としてこのような材質を選択することにより、導電性部材２４ｂの線膨張係数を上記範囲内にすることが容易になる。
　上記の実施の形態においては、接合材１９ｃは、銅製であることとしたが、これに限らず、接合材１９ｃは、銀製または銅製の焼結体であってもよい。このようにすることにより、不可逆的な反応でＳｉＣ半導体チップ１５ｂと導電性部材２４ｂとを接合して、接合強度を高くすることができる。また、このような焼結体の焼結後の融点は高くなるため、高耐熱性を実現することができる。
　今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本開示の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１１　半導体装置
１２　放熱板
１２ｂ，２２ｂ，２５ａ，２５ｂ，２６ａ，２６ｂ，４１ｂ、４２ａ，４２ｂ，４３ａ　面
１３　基板
１４　回路パターン
１４ａ　第１回路板
１４ｂ　第２回路板
１４ｃ　第３回路板
１４ｄ　第４回路板
１５ａ，１５ｂ，１５ｃ，５１　ＳｉＣ半導体チップ
１６　ケース
１７ａ，１７ｂ，１７ｃ　端子
１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ，１８ｆ　ワイヤ
１９ａ　第１接合部
１９ｂ　第２接合部
１９ｃ　接合材
２１　金属板
２２　絶縁板
２３ａ　第１壁部
２３ｂ　第２壁部
２３ｃ　第３壁部
２３ｄ　第４壁部
２４ａ　導電性部分
２４ｂ　導電性部材
３１ａ，３１ｂ　ソースパッド
３２ａ，３２ｂ　ゲートパッド
３３　ペースト状部材
４１　第１部材
４２　第２部材
４３　第３部材
Ａ，Ｂ，Ｃ　サンプル
Ｄ　直径
Ｃ１，Ｃ２，Ｃ３，ｔ１，ｔ２，ｔ３　厚さ
Ｐ　降伏点
Ｔｊｍａｘ　ジャンクション温度

Claims (13)

  1. 　ＳｉＣ半導体チップと、
    　導電性を有し、前記ＳｉＣ半導体チップ上に配置される接合材と、
    　前記接合材により前記ＳｉＣ半導体チップと接合される導電性部材と、
    　前記導電性部材と接合される銅製のワイヤと、を備え、
    　前記導電性部材の線膨張係数は、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である、半導体装置。
  2. 　前記導電性部材の線膨張係数は、６ｐｐｍ／Ｋ以下である、請求項１に記載の半導体装置。
  3. 　前記導電性部材は、
    　前記接合材上に配置される板状の第１部材と、
    　前記第１部材上に配置される板状の第２部材と、
    　前記第２部材上に配置される板状の第３部材と、を含み、
    　前記第１部材および前記第３部材は、銅製である、請求項１または請求項２に記載の半導体装置。
  4. 　前記第２部材の材質は、Ｉｎｖａｒ、Ｋｏｖａｒおよび４２ａｌｌｏｙのうちの少なくともいずれか１つである、請求項３に記載の半導体装置。
  5. 　前記ワイヤの直径は、１００μｍ以上４００μｍ以下である、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記接合材は、銀製または銅製の焼結体である、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記接合材の厚さは、１００μｍ以下である、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　ＳｉＣ半導体チップと、
    　導電性を有し、前記ＳｉＣ半導体チップ上に配置される接合材と、
    　前記接合材により前記ＳｉＣ半導体チップと接合される導電性部材と、
    　前記導電性部材と接合される銅製のワイヤと、を備え、
    　前記導電性部材は、
    　前記接合材上に配置される板状の第１部材と、
    　前記第１部材上に配置される板状の第２部材と、
    　前記第２部材上に配置される板状の第３部材と、を含み、
    　前記第１部材および前記第３部材はそれぞれ、銅製であり、
    　前記第２部材は、２９質量％以上５２質量％以下のニッケルを含む鉄基合金製であり、
    　前記第１部材の体積をＶ１、前記第１部材のヤング率をＥ１、前記第１部材の線膨張係数をα１、前記第２部材の体積をＶ２、前記第２部材のヤング率をＥ２、前記第２部材の線膨張係数をα２、前記第３部材の体積をＶ３、前記第３部材のヤング率をＥ３、前記第３部材の線膨張係数をα３とした場合に、
    　式（１）によって表される前記導電性部材の線膨張係数αは、２ｐｐｍ／Ｋ以上８ｐｐｍ／Ｋ以下である、半導体装置。
    Figure JPOXMLDOC01-appb-M000001
  9. 　前記αは、６ｐｐｍ／Ｋ以下である、請求項８に記載の半導体装置。
  10. 　前記第２部材の材質は、Ｉｎｖａｒ、Ｋｏｖａｒおよび４２ａｌｌｏｙのうちの少なくともいずれか１つである、請求項８または請求項９に記載の半導体装置。
  11. 　前記ワイヤの直径は、１００μｍ以上４００μｍ以下である、請求項８から請求項１０のいずれか１項に記載の半導体装置。
  12. 　前記接合材は、銀製または銅製の焼結体である、請求項８から請求項１１のいずれか１項に記載の半導体装置。
  13. 　前記接合材の厚さは、１００μｍ以下である、請求項８から請求項１２のいずれか１項に記載の半導体装置。
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