WO2013099688A1 - チップ抵抗器およびその製造方法 - Google Patents

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栄二 額賀
博詞 玉川
靖浩 近藤
松浦　勝也
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ローム株式会社
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Definitions

  • the present invention relates to a chip resistor and a manufacturing method thereof.
  • elements such as a resistance film and a main electrode connected to both ends of the resistance film are formed on the surface of a chip-type insulating substrate.
  • a material substrate on which a plurality of elements are formed is cut along a predetermined dividing line at the boundary of the elements by a dicing saw, and is divided for each insulating substrate. Then, when the electrode surface of each insulating substrate is plated, a chip resistor is completed.
  • An object of the present invention is to provide a chip resistor capable of preventing the occurrence of chipping at a corner portion and a method for manufacturing the same.
  • the chip resistor of the present invention is formed on the element forming surface, a substrate having an element forming surface, a back surface opposite to the element forming surface, a side surface connecting the element forming surface and the back surface, and the element forming surface.
  • intersect is round shape (Claim 1). According to this configuration, the occurrence of chipping at the intersection (corner portion) between the back surface and the side surface of the substrate can be prevented, and productivity can be improved.
  • the substrate has a plurality of the side surfaces intersecting each other, and an intersecting portion where the plurality of side surfaces intersect has a round shape. According to this configuration, in the substrate, it is possible to prevent occurrence of chipping not only at the intersection between the back surface and the side surface but also at the intersection between the side surfaces.
  • the radius of curvature of the round shape is preferably 20 ⁇ m or less (Claim 3).
  • an insulating layer is provided between the substrate and the resistor. *
  • the resistor includes a thin film resistor formed on the element formation surface, a chip resistor is further connected to the thin film resistor and includes a wiring film formed on the element formation surface, and the resin film Preferably, the thin film resistor and the wiring film are covered. According to this configuration, since foreign matter is prevented from adhering to the thin film resistor and the wiring film, a short circuit in the thin film resistor and the wiring film can be prevented.
  • the resistor is formed of a plurality of thin film resistors having the same resistance value, and a connection state of the plurality of thin film resistors can be changed in a predetermined trimming target region.
  • the chip resistor further includes a protective film formed on the element formation surface so as to cover the thin film resistor and the wiring film, and the resin film is formed so as to cover the surface of the protective film. (Claim 7). According to this configuration, the thin film resistor and the wiring film can be double protected by the protective film and the resin film. *
  • the intersecting portion where the element formation surface and the side surface of the substrate intersect may have a shape different from the round shape.
  • the resin film covers an intersecting portion where the element forming surface and the side surface of the substrate intersect (claim 9). According to this configuration, occurrence of chipping at the intersection between the element formation surface and the side surface of the substrate can be prevented by the resin film.
  • the resin film bulges outward from the substrate at an intersection where the element formation surface and the side surface of the substrate intersect. According to this configuration, when the chip resistor comes into contact with the surrounding thing, the bulged portion in the resin film first comes into contact with the surrounding thing to alleviate the impact caused by the contact. It can be prevented that it reaches the elements.
  • the method of manufacturing a chip resistor according to the present invention includes a step of forming a plurality of chip resistor regions each having a resistance on an element forming surface of a substrate, and a boundary region between adjacent chip resistor regions.
  • the step of removing the material and forming a side surface orthogonal to the element formation surface the step of cutting out the chip resistor by dividing the substrate in the boundary region, and the chip resistor divided, And a step of shaping the intersecting portion where the back surface and the side surface intersect with each other by etching performed from the back surface side opposite to the element forming surface. According to this method, it is possible to manufacture a chip resistor in which the intersection of the back surface and the side surface of the substrate has a round shape.
  • the step of forming the side surfaces it is preferable that a plurality of the side surfaces intersecting each other is formed, the etching is isotropic etching, and an intersecting portion where the plurality of side surfaces intersect is shaped into a round shape. Item 14).
  • the substrate it is possible to manufacture a chip resistor in which not only the intersection between the back surface and the side surface but also the intersection between the side surfaces has a round shape.
  • the etching includes a step of discharging an etching solution in a mist toward the back side of the chip resistor.
  • the mist-like etching solution easily adheres to the intersection, and the intersection is preferentially etched. Therefore, the intersection can be shaped into a round shape while suppressing the etching of the back surface and each side surface.
  • the method further includes a step of forming a resin film covering the element formation surface. Thereby, the element formation surface can be protected by the resin film.
  • the step of forming the resin film includes a step of covering the intersecting portion where the element formation surface and the side surface of the substrate intersect with the resin film.
  • the step of forming the side surface includes the step of forming a groove in the substrate at a boundary region between adjacent chip resistor regions, and the step of cutting out the chip resistor from the back surface side to the groove It is preferable to include a step of thinning until it reaches (claim 18). Thereby, a chip resistor can be separated into pieces.
  • the thinning step is performed from the back side of the substrate supported by the support base material, and the etching is performed. It is preferable to be executed for a plurality of the chip resistors supported by the support substrate (claim 19). Thereby, in a plurality of chip resistors, the intersection of each chip resistor can be rounded at a time.
  • the etching is performed in a state where the support base material is rotated in a plane along the back surface (claim 20).
  • the etching agent is uniformly applied to the intersections of the chip resistors, the intersections of the chip resistors can be uniformly shaped into a round shape.
  • FIG. 1A is a schematic perspective view for explaining a configuration of a chip resistor according to an embodiment of the present invention
  • FIG. 1B is a diagram illustrating the chip resistor mounted on a circuit board. It is a typical side view which shows a state.
  • FIG. 2 is a plan view of the chip resistor, showing the arrangement relationship of the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • FIG. 3A is a plan view illustrating a part of the element shown in FIG. 2 in an enlarged manner.
  • FIG. 3B is a longitudinal sectional view in the length direction taken along the line BB in FIG. 3A for explaining the configuration of the resistor in the element.
  • FIG. 3C is a longitudinal sectional view in the width direction along CC of FIG. 3A drawn to explain the configuration of the resistor in the element.
  • FIG. 4 is a diagram showing the electrical characteristics of the resistor film line and the wiring film with circuit symbols and electrical circuit diagrams.
  • 5A is a partially enlarged plan view of a region including a fuse film drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 2, and
  • FIG. 5B is a plan view of FIG. 5A. It is a figure which shows the cross-sectional structure in alignment with BB.
  • FIG. 6 is an electric circuit diagram of the element according to the embodiment of the present invention.
  • FIG. 7 is an electric circuit diagram of an element according to another embodiment of the present invention.
  • FIG. 6 is an electric circuit diagram of the element according to the embodiment of the present invention.
  • FIG. 8 is an electric circuit diagram of an element according to still another embodiment of the present invention.
  • FIG. 9 is a schematic cross-sectional view of a chip resistor.
  • FIG. 10A is a schematic cross-sectional view showing a method of manufacturing the chip resistor shown in FIG.
  • FIG. 10B is a schematic sectional view showing a step subsequent to FIG. 10A.
  • FIG. 10C is an illustrative sectional view showing a step subsequent to FIG. 10B.
  • FIG. 10D is an illustrative sectional view showing a step subsequent to FIG. 10C.
  • FIG. 10E is an illustrative sectional view showing a step subsequent to FIG. 10D.
  • FIG. 10F is an illustrative sectional view showing a step subsequent to FIG. 10E.
  • FIG. 10A is a schematic cross-sectional view showing a method of manufacturing the chip resistor shown in FIG.
  • FIG. 10B is a schematic sectional view showing a step subsequent to FIG. 10
  • FIG. 10G is an illustrative sectional view showing a step subsequent to FIG. 10F.
  • FIG. 11 is a schematic plan view of a part of a resist pattern used for forming a groove in the process of FIG. 10B.
  • 12A is a schematic plan view of the substrate after the grooves are formed in the step of FIG. 10B, and
  • FIG. 12B is a partially enlarged view of FIG.
  • FIG. 13A is a schematic cross-sectional view during the manufacture of the chip resistor according to one embodiment of the present invention.
  • FIG. 13B is a schematic cross-sectional view during the manufacture of the chip resistor according to the comparative example.
  • FIG. 14 (a) and 14 (b) are schematic perspective views showing a state in which a polyimide sheet is attached to a substrate in the step of FIG. 10D.
  • FIG. 15 is a schematic perspective view showing a semi-finished chip resistor immediately after the process of FIG. 10G.
  • FIG. 16 is a first schematic diagram showing a step subsequent to FIG. 10G.
  • FIG. 17 is a second schematic diagram showing a step subsequent to FIG. 10G.
  • FIG. 18A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the first reference example
  • FIG. 18B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is a typical side view which shows the state made.
  • FIG. 18A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the first reference example
  • FIG. 18B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is a typical side view which shows the state made.
  • FIG. 18A is
  • FIG. 19 is a plan view of the chip resistor, showing the arrangement relationship of the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • 20A is a plan view illustrating a part of the element shown in FIG. 19 in an enlarged manner.
  • FIG. 20B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 20A for explaining the configuration of the resistor in the element.
  • 20C is a longitudinal sectional view in the width direction along CC of FIG. 20A drawn to explain the configuration of the resistor in the element.
  • FIG. 21 is a diagram showing the electrical characteristics of the resistor film line and the wiring film with circuit symbols and electrical circuit diagrams.
  • FIG. 22A is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 19, and FIG. 22B is a plan view of FIG. It is a figure which shows the cross-sectional structure which follows BB.
  • FIG. 23 is an electric circuit diagram of an element according to the embodiment of the first reference example.
  • FIG. 24 is an electric circuit diagram of an element according to another embodiment of the first reference example.
  • FIG. 25 is an electric circuit diagram of an element according to still another embodiment of the first reference example.
  • FIG. 26 is a schematic cross-sectional view of a chip resistor.
  • FIG. 27A is a schematic cross-sectional view showing a manufacturing method of the chip resistor shown in FIG. FIG.
  • FIG. 27B is a schematic sectional view showing a step subsequent to FIG. 27A.
  • FIG. 27C is an illustrative sectional view showing a step subsequent to FIG. 27B.
  • FIG. 27D is an illustrative sectional view showing a step subsequent to FIG. 27C.
  • FIG. 27E is an illustrative sectional view showing a step subsequent to FIG. 27D.
  • FIG. 27F is a schematic sectional view showing a step subsequent to FIG. 27E.
  • FIG. 27G is an illustrative sectional view showing a step subsequent to FIG. 27F.
  • FIG. 28 is a schematic plan view of a part of a resist pattern used for forming a groove in the step of FIG. 27B.
  • FIG. 28 is a schematic plan view of a part of a resist pattern used for forming a groove in the step of FIG. 27B.
  • FIG. 29A is a schematic cross-sectional view showing the chip resistor after the step of FIG. 27G.
  • FIG. 29B is a schematic sectional view showing a step subsequent to FIG. 29A.
  • FIG. 29C is an illustrative sectional view showing a step subsequent to FIG. 29B.
  • FIG. 29D is an illustrative sectional view showing a step subsequent to FIG. 29C.
  • FIG. 30A is a schematic cross-sectional view showing the chip resistor after the step of FIG. 27G.
  • FIG. 30B is a schematic sectional view showing a step subsequent to FIG. 30A.
  • FIG. 30C is an illustrative sectional view showing a step subsequent to FIG. 30B.
  • FIG. 31A is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction
  • FIG. 31B is a view when the chip resistor is cut along the short direction
  • FIG. 31C is a schematic longitudinal sectional view
  • FIG. 31C is a plan view of the chip resistor.
  • FIG. 32 shows a chip resistor according to a first modification of the first reference example
  • FIG. 32A is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction
  • FIG. 32B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 33 shows a chip resistor according to a second modification of the first reference example
  • FIG. 33 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 33B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction
  • FIG. 33C is a plan view of the chip resistor.
  • FIG. 34 shows a chip resistor according to a third modification of the first reference example
  • FIG. 34 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 34B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 35 shows a chip resistor according to a fourth modification of the first reference example
  • FIG. 35 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 35B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 35 is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 36 shows a chip resistor according to a fifth modification of the first reference example
  • FIG. 36A is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction
  • FIG. 36B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 37 is a plan view of a chip capacitor according to another embodiment of the first reference example. 38 is a cross-sectional view taken along section line XXXVIII-XXXVIII in FIG.
  • FIG. 39 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • FIG. 40 is a circuit diagram showing an internal electrical configuration of the chip capacitor.
  • FIG. 41A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the second reference example, and FIG.
  • FIG. 41B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is a typical side view which shows the state made.
  • FIG. 42 is a plan view of the chip resistor, showing the arrangement relationship of the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • FIG. 43A is an enlarged plan view of a part of the element shown in FIG.
  • FIG. 43B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 43A drawn to explain the configuration of the resistor in the element.
  • 43C is a longitudinal cross-sectional view in the width direction along CC of FIG. 43A drawn to explain the configuration of the resistor in the element.
  • FIG. 42 is a plan view of the chip resistor, showing the arrangement relationship of the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • FIG. 43A is an enlarged plan view of a part of the element shown in FIG.
  • FIG. 43B is
  • FIG. 44 is a diagram showing the electrical characteristics of the resistor film line and the wiring film with circuit symbols and electrical circuit diagrams.
  • 45 (a) is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 42
  • FIG. 45 (b) is a plan view of FIG. 45 (a). It is a figure which shows the cross-sectional structure which follows BB.
  • FIG. 46 is an electric circuit diagram of an element according to the embodiment of the second reference example.
  • FIG. 47 is an electric circuit diagram of an element according to another embodiment of the second reference example.
  • FIG. 48 is an electric circuit diagram of an element according to still another embodiment of the second reference example.
  • FIG. 50A is a schematic cross-sectional view showing a method for manufacturing the chip resistor shown in FIG. 49.
  • FIG. 50B is a schematic sectional view showing a step subsequent to FIG. 50A.
  • FIG. 50C is an illustrative sectional view showing a step subsequent to FIG. 50B.
  • FIG. 50D is an illustrative sectional view showing a step subsequent to FIG. 50C.
  • FIG. 50E is an illustrative sectional view showing a step subsequent to FIG. 50D.
  • FIG. 50F is a schematic sectional view showing a step subsequent to FIG. 50E.
  • FIG. 50G is an illustrative sectional view showing a step subsequent to FIG. 50F.
  • FIG. 50A is a schematic cross-sectional view showing a method for manufacturing the chip resistor shown in FIG. 49.
  • FIG. 50B is a schematic sectional view showing a step subsequent to FIG. 50A.
  • FIG. 50C is an illustrative section
  • FIG. 51 is a schematic plan view of a part of a resist pattern used for forming a groove in the step of FIG. 50B.
  • FIG. 52A is a schematic cross-sectional view showing the chip resistor after the step of FIG. 50G.
  • FIG. 52B is a schematic sectional view showing a step subsequent to FIG. 52A.
  • FIG. 52C is an illustrative sectional view showing a step subsequent to FIG. 52B.
  • FIG. 52D is an illustrative sectional view showing a step subsequent to FIG. 52C.
  • FIG. 53A is a schematic cross-sectional view showing the chip resistor after the step of FIG. 50G.
  • FIG. 53B is an illustrative sectional view showing a step subsequent to FIG. 53A.
  • FIG. 53C is an illustrative sectional view showing a step subsequent to FIG. 53B.
  • 54A is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction
  • FIG. 54B is a view when the chip resistor is cut along the short direction.
  • FIG. 54C is a schematic longitudinal sectional view
  • FIG. 54C is a plan view of the chip resistor.
  • FIG. 55 shows a chip resistor according to a first modification of the second reference example
  • FIG. 55 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 55B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 56 shows a chip resistor according to a second modification of the second reference example
  • FIG. 56 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 56B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction
  • FIG. 56C is a plan view of the chip resistor.
  • FIG. 57 shows a chip resistor according to a third modification of the second reference example
  • FIG. 57A is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 57B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 58 shows a chip resistor according to a fourth modification of the second reference example
  • FIG. 58 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 58B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 59 shows a chip resistor according to a fifth modification of the second reference example
  • FIG. 59 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 59B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 60 is a plan view of a chip capacitor according to another embodiment of the second reference example.
  • 61 is a cross-sectional view taken along section line LXI-LXI in FIG.
  • FIG. 62 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • FIG. 63 is a circuit diagram showing an internal electrical configuration of the chip capacitor.
  • FIG. 63 is a circuit diagram showing an internal electrical configuration of the chip capacitor.
  • FIG. 64A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the third reference example
  • FIG. 64B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is a typical side view which shows the state made.
  • FIG. 65 is a plan view of the chip resistor, showing the arrangement relationship between the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • 66A is a plan view illustrating a part of the element shown in FIG. 65 in an enlarged manner.
  • 66B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 66A, which is drawn for explaining the configuration of the resistor in the element.
  • FIG. 65 is a plan view of the chip resistor, showing the arrangement relationship between the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • 66A is a plan view illustrating a part of the element shown in FIG. 65 in an enlarged manner.
  • FIG. 66C is a longitudinal sectional view in the width direction along CC of FIG. 66A drawn to explain the configuration of the resistor in the element.
  • FIG. 67 is a diagram showing the electrical characteristics of the resistor film line and the wiring film with circuit symbols and electrical circuit diagrams.
  • FIG. 68A is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 65
  • FIG. 68B is a plan view of FIG. It is a figure which shows the cross-sectional structure which follows BB.
  • FIG. 69 is an electric circuit diagram of an element according to the embodiment of the third reference example.
  • FIG. 70 is an electric circuit diagram of an element according to another embodiment of the third reference example.
  • FIG. 71 is an electric circuit diagram of an element according to still another embodiment of the third reference example.
  • FIG. 72 is a schematic cross-sectional view of a chip resistor.
  • FIG. 73A is a schematic cross-sectional view showing a method for manufacturing the chip resistor shown in FIG. 72.
  • FIG. 73B is a schematic sectional view showing a step subsequent to FIG. 73A.
  • FIG. 73C is an illustrative sectional view showing a step subsequent to FIG. 73B.
  • FIG. 73D is an illustrative sectional view showing a step subsequent to FIG. 73C.
  • FIG. 73E is an illustrative sectional view showing a step subsequent to FIG. 73D.
  • FIG. 73F is a schematic sectional view showing a step subsequent to FIG. 73E.
  • FIG. 73G is an illustrative sectional view showing a step subsequent to FIG. 73F.
  • FIG. 74 is a schematic plan view of a part of a resist pattern used for forming a groove in the step of FIG. 73B.
  • 75A is a schematic cross-sectional view showing the chip resistor after the step of FIG. 73G.
  • FIG. 75B is a schematic sectional view showing a step subsequent to FIG. 75A.
  • FIG. 75C is an illustrative sectional view showing a step subsequent to FIG. 75B.
  • FIG. 75D is an illustrative sectional view showing a step subsequent to FIG. 75C.
  • FIG. 76A is a schematic cross-sectional view showing the chip resistor after the step of FIG. 73G.
  • FIG. 76B is an illustrative sectional view showing a step subsequent to FIG. 76A.
  • FIG. 76C is an illustrative sectional view showing a step subsequent to FIG. 76B.
  • FIG. 77A is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction
  • FIG. 77B is a view when the chip resistor is cut along the short direction.
  • FIG. 77C is a schematic longitudinal sectional view
  • FIG. 77C is a plan view of the chip resistor.
  • FIG. 78 shows a chip resistor according to a first modification of the third reference example, and FIG.
  • FIG. 78 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 78B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 79 shows a chip resistor according to a second modification of the third reference example, and FIG. 79A is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 79B is a schematic longitudinal sectional view of the chip resistor taken along the short direction, and
  • FIG. 79C is a plan view of the chip resistor.
  • FIG. 80 shows a chip resistor according to a third modification of the third reference example, and FIG. 80A is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 80B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 81 shows a chip resistor according to a fourth modification of the third reference example
  • FIG. 81 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 81B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 82 shows a chip resistor according to a fifth modification of the third reference example
  • FIG. 82 (a) is a schematic longitudinal sectional view when the chip resistor is cut along the longitudinal direction.
  • FIG. 82B is a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 82 shows a schematic longitudinal sectional view when the chip resistor is cut along the short direction.
  • FIG. 83 is a plan view of a chip capacitor according to another embodiment of the third reference example.
  • 84 is a cross-sectional view taken along section line LXXXIV-LXXXIV in FIG. 83.
  • FIG. 85 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • FIG. 86 is a circuit diagram showing an internal electrical configuration of the chip capacitor.
  • FIG. 87A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the fourth reference example, and
  • FIG. 87B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is typical sectional drawing which shows the state made.
  • FIG. 88 is a plan view of the chip resistor, showing the arrangement relationship of the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • 89A is a plan view illustrating a part of the element shown in FIG. 88 in an enlarged manner.
  • FIG. 89B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 89A drawn to explain the structure of the resistor in the element.
  • FIG. 89C is a longitudinal sectional view in the width direction along CC of FIG. 89A drawn to explain the configuration of the resistor in the element.
  • FIG. 90 is a diagram showing the electrical characteristics of the resistor film line and the wiring film with circuit symbols and electrical circuit diagrams.
  • FIG. 90 is a diagram showing the electrical characteristics of the resistor film line and the wiring film with circuit symbols and electrical circuit diagrams.
  • FIG. 91A is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 88
  • FIG. 91B is a plan view of FIG. 91A. It is a figure which shows the cross-sectional structure which follows BB.
  • FIG. 92 is an electric circuit diagram of an element according to the embodiment of the fourth reference example.
  • FIG. 93 is an electric circuit diagram of an element according to another embodiment of the fourth reference example.
  • FIG. 94 is an electric circuit diagram of an element according to still another embodiment of the fourth reference example.
  • FIG. 95 is a schematic cross-sectional view of a chip resistor.
  • FIG. 96A is a schematic cross-sectional view showing a method for manufacturing the chip resistor shown in FIG. 95.
  • FIG. 96B is a schematic sectional view showing a step subsequent to FIG. 96A.
  • FIG. 96C is an illustrative sectional view showing a step subsequent to FIG. 96B.
  • FIG. 96D is an illustrative sectional view showing a step subsequent to FIG. 96C.
  • FIG. 96E is an illustrative sectional view showing a step subsequent to FIG. 96D.
  • FIG. 96F is a schematic sectional view showing a step subsequent to FIG. 96E.
  • FIG. 96G is an illustrative sectional view showing a step subsequent to FIG. 96F.
  • FIG. 96H is an illustrative sectional view showing a step subsequent to FIG. 96G.
  • FIG. 97 is a schematic plan view of a part of the resist pattern used for forming the first groove in the step of FIG. 96B.
  • FIG. 98 is a diagram for explaining a manufacturing process of the first connection electrode and the second connection electrode.
  • FIG. 99 is a schematic diagram for explaining how the completed chip resistor is accommodated in the embossed carrier tape.
  • FIG. 100 is a schematic cross-sectional view of a chip resistor according to a first modification example of the fourth reference example.
  • FIG. 101 is a schematic cross-sectional view of a chip resistor according to a second modification of the fourth reference example.
  • FIG. 102 is a schematic cross-sectional view of a chip resistor according to a third modification of the fourth reference example.
  • FIG. 103 is a schematic cross-sectional view of a chip resistor according to a fourth modification of the fourth reference example.
  • FIG. 104 is a schematic cross-sectional view of a chip resistor according to a fifth modification example of the fourth reference example.
  • FIG. 105 is a plan view of a chip capacitor according to another embodiment of the fourth reference example.
  • 106 is a cross-sectional view taken along section line CVI-CVI in FIG.
  • FIG. 107 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • FIG. 108 is a circuit diagram showing an internal electrical configuration of the chip capacitor.
  • FIG. 108 is a circuit diagram showing an internal electrical configuration of the chip capacitor.
  • FIG. 109 is a perspective view illustrating an appearance of a smartphone that is an example of an electronic device in which the chip component of the fourth reference example is used.
  • FIG. 110 is a schematic plan view showing a configuration of an electronic circuit assembly housed in the housing of the smartphone.
  • FIG. 111A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the fifth reference example, and
  • FIG. 111B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is typical sectional drawing which shows the state made.
  • FIG. 112 is a plan view of the chip resistor, showing the arrangement relationship of the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • FIG. 113A is a plan view illustrating a part of the element shown in FIG.
  • FIG. 113B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 113A, which is drawn for explaining the configuration of the resistor in the element.
  • FIG. 113C is a longitudinal sectional view in the width direction along CC of FIG. 113A drawn to explain the configuration of the resistor in the element.
  • FIG. 114 is a diagram showing the electrical characteristics of the resistor film line and the wiring film with circuit symbols and electrical circuit diagrams.
  • FIG. 115 (a) is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 112, and
  • FIG. 115 (b) is a plan view of FIG. 115 (a).
  • FIG. 116 is an electric circuit diagram of an element according to the embodiment of the fifth reference example.
  • FIG. 117 is an electric circuit diagram of an element according to another embodiment of the fifth reference example.
  • FIG. 118 is an electric circuit diagram of an element according to still another embodiment of the fifth reference example.
  • FIG. 119 is a schematic cross-sectional view of the chip resistor.
  • 120A is a schematic sectional view showing a method for manufacturing the chip resistor shown in FIG. 119.
  • FIG. 120B is a schematic sectional view showing a step subsequent to FIG. 120A.
  • FIG. 120C is an illustrative sectional view showing a step subsequent to FIG. 120B.
  • FIG. 120D is an illustrative sectional view showing a step subsequent to FIG. 120C.
  • FIG. 120E is a schematic sectional view showing a step subsequent to FIG. 120D.
  • FIG. 120F is a schematic sectional view showing a step subsequent to FIG. 120E.
  • FIG. 120G is a schematic sectional view showing a step subsequent to FIG. 120F.
  • FIG. 120H is an illustrative sectional view showing a step subsequent to FIG. 120G.
  • FIG. 121 is a schematic plan view of a part of a resist pattern used for forming the first groove in the step of FIG. 120B.
  • FIG. 122 is a diagram for explaining a manufacturing process of the first connection electrode and the second connection electrode.
  • FIG. 123 is a schematic diagram for explaining how the completed chip resistor is accommodated in the embossed carrier tape.
  • FIG. 124 is a schematic cross-sectional view of a chip resistor according to a first modification of the fifth reference example.
  • FIG. 125 is a schematic cross-sectional view of a chip resistor according to a second modification example of the fifth reference example.
  • FIG. 126 is a schematic cross-sectional view of a chip resistor according to a third modification of the fifth reference example.
  • FIG. 127 is a schematic cross-sectional view of a chip resistor according to a fourth modification example of the fifth reference example.
  • FIG. 128 is a schematic cross-sectional view of a chip resistor according to a fifth modification example of the fifth reference example.
  • FIG. 124 is a schematic cross-sectional view of a chip resistor according to a first modification of the fifth reference example.
  • FIG. 125 is a schematic cross-sectional view of a chip resistor according to a
  • FIG. 129 is a plan view of a chip capacitor according to another embodiment of the fifth reference example.
  • 130 is a cross-sectional view taken along section line CXXX-CXXX in FIG.
  • FIG. 131 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • FIG. 132 is a circuit diagram showing an internal electrical configuration of the chip capacitor.
  • FIG. 133 is a perspective view illustrating an appearance of a smartphone that is an example of an electronic device in which the chip component of the fifth reference example is used.
  • FIG. 134 is a schematic plan view showing the configuration of the electronic circuit assembly housed inside the housing of the smartphone.
  • FIG. 1A is a schematic perspective view for explaining a configuration of a chip resistor according to an embodiment of the present invention
  • FIG. 1B is a diagram illustrating the chip resistor mounted on a circuit board. It is a typical side view which shows a state.
  • the chip resistor 1 is a minute chip part and has a rectangular parallelepiped shape as shown in FIG. Regarding the dimensions of the chip resistor 1, the length L in the long side direction is about 0.3 mm, the width W in the short side direction is about 0.15 mm, and the thickness T is about 0.1 mm. *
  • the chip resistor 1 is formed by forming a plurality of chip resistors 1 on a substrate in a lattice pattern, forming grooves in the substrate, and then polishing the back surface (or dividing the substrate by the grooves) to obtain individual chips. It is obtained by separating the resistor 1.
  • the chip resistor 1 mainly includes a substrate 2, a first connection electrode 3 and a second connection electrode 4 serving as external connection electrodes, and an element 5. *
  • the substrate 2 has a substantially rectangular parallelepiped chip shape.
  • the upper surface in FIG. 1A is an element formation surface 2A.
  • the element formation surface 2A is the surface of the substrate 2 and has a substantially rectangular shape.
  • the surface opposite to the element formation surface 2A in the thickness direction of the substrate 2 is a back surface 2B.
  • the element formation surface 2A and the back surface 2B have substantially the same shape.
  • the substrate 2 has a side surface 2C, a side surface 2D, a side surface 2E, and a side surface 2F that extend perpendicularly to these surfaces and connect these surfaces. *
  • the side surface 2C extends between one end edge in the longitudinal direction of the element formation surface 2A and the back surface 2B (the left front edge in FIG. 1A), and the side surface 2D extends in the longitudinal direction of the element formation surface 2A and the back surface 2B. It is constructed between the other ends in the direction (the edge on the right back side in FIG. 1A).
  • the side surface 2C and the side surface 2D are both end surfaces of the substrate 2 in the longitudinal direction.
  • the side surface 2E is provided between one end edge in the short direction of the element formation surface 2A and the back surface 2B (the left edge on the left side in FIG. 1A), and the side surface 2F includes the element formation surface 2A and the back surface 2B.
  • the side surface 2E and the side surface 2F are both end surfaces of the substrate 2 in the lateral direction.
  • Each of the side surface 2C and the side surface 2D intersects (strictly, orthogonally) with each of the side surface 2E and the side surface 2F.
  • the entire element formation surface 2 ⁇ / b> A is covered with the insulating film 23. Therefore, strictly speaking, in FIG. 1A, the entire area of the element formation surface 2A is located on the inner side (back side) of the insulating film 23 and is not exposed to the outside. Further, the insulating film 23 on the element formation surface 2A is covered with a resin film 24. The resin film 24 protrudes from the element formation surface 2A to the end portion on the element formation surface 2A side (the upper end portion in FIG. 1A) of each of the side surface 2C, the side surface 2D, the side surface 2E, and the side surface 2F. The insulating film 23 and the resin film 24 will be described in detail later. *
  • a crossing portion 11 (a corner portion forming a boundary between the adjacent ones) 11 where the adjacent ones of the back surface 2B, the side surface 2C, the side surface 2D, the side surface 2E, and the side surface 2F intersect is chamfered. It is shaped into a round shape and rounded. Here, in each crossing part 11, it is preferable that a round-shaped curvature radius is 20 micrometers or less.
  • the first connection electrode 3 and the second connection electrode 4 are formed on the element formation surface 2 ⁇ / b> A of the substrate 2 and are partially exposed from the resin film 24.
  • Each of the first connection electrode 3 and the second connection electrode 4 is configured, for example, by stacking Ni (nickel), Pd (palladium), and Au (gold) on the element formation surface 2A in this order.
  • the first connection electrode 3 and the second connection electrode 4 are arranged at intervals in the longitudinal direction of the element formation surface 2A, and are long in the short direction of the element formation surface 2A.
  • the first connection electrode 3 is provided near the side surface 2C
  • the second connection electrode 4 is provided near the side surface 2D. *
  • the element 5 is a circuit element, and is formed in a region between the first connection electrode 3 and the second connection electrode 4 on the element formation surface 2A of the substrate 2, and from above by the insulating film 23 and the resin film 24. It is covered.
  • the element 5 of this embodiment is a circuit network in which a plurality of thin film resistors (thin film resistors) R made of TiN (titanium nitride) or TiON (titanium oxynitride) are arranged in a matrix on the element formation surface 2A.
  • a configured resistor 56 The element 5 (resistor R) is electrically connected to a wiring film 22 described later, and is electrically connected to the first connection electrode 3 and the second connection electrode 4 via the wiring film 22.
  • a resistance circuit is formed by the element 5 between the first connection electrode 3 and the second connection electrode 4.
  • the first connection electrode 3 and the second connection electrode 4 are opposed to the circuit board 9, and electrical and mechanical to the circuit (not shown) of the circuit board 9 by the solder 13.
  • the chip resistor 1 can be mounted on the circuit board 9 (flip chip connection).
  • the first connection electrode 3 and the second connection electrode 4 that function as external connection electrodes are formed of gold (Au) or are plated with gold in order to improve solder wettability and reliability. It is desirable. *
  • FIG. 2 is a plan view of the chip resistor, showing the arrangement relationship of the first connection electrode, the second connection electrode and the element, and the configuration of the element in plan view.
  • element 5 that is a resistance network includes eight resistors R arranged in the row direction (longitudinal direction of substrate 2) and the column direction (of substrate 2). It has a total of 352 resistors R composed of 44 resistors R arranged along the width direction. Each resistor R has an equal resistance value. That is, the group of resistors R (element 5, resistor 56) is formed of a plurality of resistors R having the same resistance value. *
  • a plurality of types of resistance units are formed by grouping and electrically connecting a large number of these resistors R every predetermined number of 1 to 64.
  • the formed plural types of resistance unit bodies are connected in a predetermined manner via the connecting conductor film C.
  • a plurality of fuse films (fuses) that can be blown on the element forming surface 2A of the substrate 2 in order to electrically incorporate the resistance unit body into the element 5 or to electrically separate it from the element 5.
  • F is provided.
  • the plurality of fuse films F and connection conductor films C are arranged along the inner side of the second connection electrode 3 so that the arrangement region is linear. More specifically, a plurality of fuse films F and connecting conductor films C are arranged in a straight line.
  • FIG. 3A is a plan view illustrating a part of the element shown in FIG. 2 in an enlarged manner.
  • FIG. 3B is a longitudinal sectional view in the length direction taken along the line BB in FIG. 3A for explaining the configuration of the resistor in the element.
  • FIG. 3C is a longitudinal sectional view in the width direction along CC of FIG. 3A drawn to explain the configuration of the resistor in the element. The structure of the resistor R will be described with reference to FIGS. 3A, 3B, and 3C. *
  • the chip resistor 1 further includes an insulating layer 20 and a resistor film 21 in addition to the wiring film 22, the insulating film 23, and the resin film 24 described above (see FIGS. 3B and 3C).
  • the insulating layer 20, the resistor film 21, the wiring film 22, the insulating film 23, and the resin film 24 are formed on the substrate 2 (element formation surface 2A).
  • the insulating layer 20 is made of SiO 2 (silicon oxide).
  • the insulating layer 20 covers the entire area of the element formation surface 2A of the substrate 2.
  • the insulating layer 20 has a thickness of about 10,000 mm.
  • the insulating layer 20 and the insulating film 23 are different from each other.
  • the resistor film 21 constitutes the resistor R.
  • the resistor film 21 is made of TiN or TiON, and is laminated on the surface of the insulating layer 20.
  • the thickness of the resistor film 21 is about 2000 mm.
  • the resistor film 21 forms a plurality of lines (hereinafter referred to as “resistor film line 21 ⁇ / b> A”) extending in a line between the first connection electrode 3 and the second connection electrode 4. 21A may be cut at a predetermined position in the line direction (see FIG. 3A). *
  • a wiring film 22 is laminated on the resistor film line 21A.
  • the wiring film 22 is made of Al (aluminum) or an alloy of aluminum and Cu (copper) (AlCu alloy).
  • the thickness of the wiring film 22 is about 8000 mm.
  • the wiring film 22 is laminated on the resistor film line 21A with a constant interval R in the line direction.
  • FIG. 4 shows the electrical characteristics of the resistor film line 21A and the wiring film 22 of this configuration by circuit symbols. That is, as shown in FIG. 4A, each of the resistor film lines 21A in the region of the predetermined interval R forms one resistor R having a certain resistance value r. *
  • the resistor film lines 21 ⁇ / b> A are short-circuited by the wiring film 22 by electrically connecting the resistors R adjacent to each other. Therefore, a resistance circuit is formed which is formed by connecting in series the resistor R of the resistor r shown in FIG. Further, since the adjacent resistor film lines 21A are connected to each other by the resistor film 21 and the wiring film 22, the resistor network of the element 5 shown in FIG. 3A is shown in FIG. A resistor circuit (consisting of R unit resistors) is formed. As described above, the resistor film 21 and the wiring film 22 constitute the element 5. *
  • the wiring film 22 laminated on the resistor film line 21A forms a resistor R and also serves as a connecting wiring film for connecting a plurality of resistors R to form a resistance unit body. Plays. *
  • FIG. 5A is a partially enlarged plan view of a region including a fuse film drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 2, and FIG. 5B is a plan view of FIG. 5A. It is a figure which shows the cross-sectional structure in alignment with BB.
  • the above-described fuse film F and connecting conductor film C are also formed by the wiring film 22 laminated on the resistor film 21 forming the resistor R. . That is, the fuse film F and the connecting conductor film C are formed of Al or AlCu alloy, which is the same metal material as the wiring film 22, on the same layer as the wiring film 22 stacked on the resistor film line 21A forming the resistor R. Is formed. *
  • the wiring film for forming the resistor R, the fuse film F, the connecting conductor film C, and the element 5 are connected to the first connection electrode 3.
  • a wiring film for connecting to the second connection electrode 4 is formed as the wiring film 22 using the same metal material (Al or AlCu alloy). Note that the fuse film F is different from (differentiated from) the wiring film 22 because the fuse film F is formed so as to be easily cut and other circuit elements around the fuse film F. This is because they are arranged so that they do not exist. *
  • a region where the fuse film F is disposed is referred to as a trimming target region X (see FIGS. 2 and 5A).
  • the trimming target region X is a linear region along the inner side of the second connection electrode 3, and not only the fuse film F but also the connecting conductor film C is disposed in the trimming target region X.
  • a resistor film 21 is formed below the wiring film 22 in the trimming target region X (see FIG. 5B).
  • the fuse film F is a wiring having a larger inter-wiring distance (separated from the surroundings) than the portion other than the trimming target region X in the wiring film 22. *
  • the fuse film F is not only a part of the wiring film 22 but also a group (fuse element) of a part of the resistor R (resistor film 21) and a part of the wiring film 22 on the resistor film 21. May point.
  • the fuse film F has been described only in the case where the same layer as the connecting conductor film C is used. However, the connecting conductor film C is formed by stacking another conductor film on the conductor film C. The resistance value may be lowered. Even in this case, if the conductor film is not laminated on the fuse film F, the fusing property of the fuse film F does not deteriorate. *
  • FIG. 6 is an electric circuit diagram of the element according to the embodiment of the present invention.
  • the element 5 includes a reference resistance unit R8, a resistance unit R64, two resistance units R32, a resistance unit R16, a resistance unit R8, a resistance unit R4, a resistance unit R2,
  • the resistance unit body R1, the resistance unit body R / 2, the resistance unit body R / 4, the resistance unit body R / 8, the resistance unit body R / 16, and the resistance unit body R / 32 are arranged in this order from the first connection electrode 3. It is configured by connecting in series.
  • Each of the reference resistance unit R8 and the resistance unit R64 to R2 is configured by connecting the same number of resistors R as the last number (“64” in the case of R64) in series.
  • the resistance unit R1 is composed of one resistor R.
  • Each of the resistance unit bodies R / 2 to R / 32 is configured by connecting in parallel the same number of resistors R as the last number of itself (“32” in the case of R / 32).
  • the meaning of the number at the end of the resistance unit body is the same in FIGS. 7 and 8 described later. *
  • One fuse film F is connected in parallel to each of the resistance unit bodies R64 to R / 32 other than the reference resistance unit body R8.
  • the fuse films F are connected in series either directly or via a connecting conductor film C (see FIG. 5A).
  • the element 5 is composed of eight resistors R provided in series between the first connection electrode 3 and the second connection electrode 4.
  • each resistance unit body is short-circuited in a state where all the fuse films F are not blown. That is, 12 types of 13 resistance unit bodies R64 to R / 32 are connected in series to the reference resistance unit body R8, but each resistance unit body is short-circuited by the fuse film F connected in parallel. Therefore, when viewed electrically, each resistance unit is not incorporated in the element 5. *
  • the fuse film F is selectively blown by, for example, laser light according to a required resistance value.
  • the resistance unit body in which the fuse films F connected in parallel are melted is incorporated into the element 5. Therefore, the entire resistance value of the element 5 can be a resistance value in which resistance unit bodies corresponding to the blown fuse film F are connected in series and incorporated.
  • the resistor R having the same resistance value is one, two, four, eight, sixteen, thirty-two, etc. in series.
  • the number of the series resistor unit bodies connected by increasing the number of resistors and the resistors R having the same resistance value are two, four, eight, sixteen, etc. in parallel.
  • a plurality of types of parallel resistance units connected in increasing numbers are provided. Therefore, by selectively fusing the fuse film F (including the above-described fuse element), the resistance value of the entire element 5 (resistor 56) is adjusted finely and digitally to an arbitrary resistance value.
  • the chip resistor 1 can generate a desired value of resistance. *
  • FIG. 7 is an electric circuit diagram of an element according to another embodiment of the present invention.
  • the element 5 may be configured as shown in FIG. Absent.
  • the reference resistance unit body R / 16 and the 12 types of resistance unit bodies R / 16, R / 8, R / 4, R / 2, R1 , R2, R4, R8, R16, R32, R64, and R128 may be used to form the element 5 by a series connection circuit.
  • the fuse film F is connected in series to each of the 12 types of resistance unit bodies other than the reference resistance unit body R / 16. In a state where all the fuse films F are not blown, each resistance unit body is electrically incorporated into the element 5. If the fuse film F is selectively blown by, for example, laser light according to the required resistance value, a resistance unit body corresponding to the blown fuse film F (a resistance unit body in which the fuse film F is connected in series) ) Is electrically separated from the element 5, the resistance value of the entire chip resistor 1 can be adjusted.
  • FIG. 8 is an electric circuit diagram of an element according to still another embodiment of the present invention.
  • the feature of the element 5 shown in FIG. 8 is that it has a circuit configuration in which a plurality of types of resistance unit bodies are connected in series and a plurality of types of resistance unit bodies are connected in series.
  • the plurality of types of resistance unit bodies connected in series are connected to the fuse film F in parallel for each resistance unit body.
  • the fuse film F is short-circuited. Therefore, when the fuse film F is melted, the resistance unit body short-circuited by the fuse film F to be melted is electrically incorporated into the element 5. *
  • a fuse film F is connected in series to each of a plurality of types of resistance unit bodies connected in parallel. Therefore, by fusing the fuse film F, the resistance unit body to which the blown fuse film F is connected in series can be electrically disconnected from the parallel connection of the resistance unit bodies.
  • a small resistance of 1 k ⁇ or less is made on the parallel connection side, and if a resistance circuit of 1 k ⁇ or more is made on the series connection side, a wide range from a small resistance of several ⁇ to a large resistance of several M ⁇ is obtained.
  • Resistor circuits can be made using a network of resistors constructed with an equal basic design. *
  • FIG. 9 is a schematic cross-sectional view of a chip resistor.
  • the chip resistor 1 will be described in more detail with reference to FIG.
  • the element 5 described above is shown in a simplified manner, and each element other than the substrate 2 is hatched. *
  • the insulating film 23 is a film made of, for example, SiN (silicon nitride), and has a thickness of 1000 to 5000 mm (here, about 3000 mm).
  • the insulating film 23 is provided over the entire area of the element formation surface 2A, and covers the resistor film 21 and each wiring film 22 (that is, the element 5) on the resistor film 21 from the surface (upper side in FIG. 9). The upper surface of each resistor R in the element 5 is covered. For this reason, the insulating film 23 also covers the wiring film 22 in the above-described trimming target region X (see FIG. 5B).
  • the insulating film 23 is in contact with the element 5 (the wiring film 22 and the resistor film 21), and is also in contact with the insulating layer 20 in a region other than the resistor film 21.
  • the insulating film 23 functions as a protective film that covers the entire element formation surface 2A and protects the element 5 and the insulating layer 20.
  • the insulating film 23 prevents a short circuit between the resistors R other than the wiring film 22 (short circuit between adjacent resistor film lines 21A). Note that the surface of the end 23A located at the edge of the element formation surface 2A in the insulating film 23 swells toward the side (outside the chip resistor 1 (substrate 2) in the direction along the element formation surface 2A). It is curved so that it comes out. *
  • the insulating film 23 protrudes from the element formation surface 2A and is a part of each of the side surfaces 2C to 2F that is exposed to the element formation surface 2A or a portion of the insulating layer 20 that is exposed to the side surfaces 2C to 2F. May be coated.
  • the resin film 24 protects the element forming surface 2A of the chip resistor 1 together with the insulating film 23, and is made of a resin such as polyimide.
  • the thickness of the resin film 24 is about 5 ⁇ m.
  • the resin film 24 covers the entire surface of the insulating film 23 (including the resistor film 21 and the wiring film 22 covered with the insulating film 23) over the entire area, and the element formation surface on each of the side surfaces 2C to 2F.
  • the insulating film 23 covers the resistor film 21 (thin film resistor R) and the wiring film 22 and the resin film 24 covers the surface of the insulating film 23, the thin film resistor R and the wiring film 22 ( The element formation surface 2 ⁇ / b> A) can be double protected by the insulating film 23 and the resin film 24. Furthermore, since the foreign film is prevented from adhering to the thin film resistor R and the wiring film 22 by the insulating film 23 and the resin film 24, a short circuit in the thin film resistor R and the wiring film 22 can be prevented. *
  • portions that coincide with the four side surfaces 2C to 2F in a plan view are arcuate bulging portions 24A that bulge to the side (outside) of the substrate 2 from these side surfaces. That is, the resin film 24 (the bulging portion 24A) protrudes beyond the side surfaces 2C to 2F (corresponding side surfaces) on the side surfaces 2C to 2F.
  • Such a resin film 24 has a round-shaped side surface 24B convex toward the side in the arcuate bulge portion 24A.
  • the element formation surface 2A and each of the side surfaces 2C to 2F intersect. It is an angular shape that is different from the round shape (round shape of the intersecting portion 11). Therefore, the bulging portion 24 ⁇ / b> A covers each crossing portion 27. In this case, occurrence of chipping at the intersection 27 can be prevented by the resin film 24. In addition, since the bulging portion 24A bulges outward (outside the substrate 2 in the direction along the element forming surface 2A) from the side surfaces 2C to 2F at the intersecting portion 27, the chip resistor 1 is connected to the surroundings.
  • the bulging portion 24A first comes into contact with the surrounding thing to alleviate the impact caused by the contact, so that the impact can be prevented from reaching the element 5 and the like.
  • the bulging portion 24A has the round-shaped side surface 24B, the impact caused by the contact can be smoothly reduced.
  • the resin film 24 is provided in a region away from the intersecting portion 27 side (from the back surface 2B to the element formation surface 2A side) on the side surfaces 2C to 2F.
  • the resin film 24 does not cover the side surfaces 2C to 2F at all (a configuration in which all of the side surfaces 2C to 2F are exposed).
  • one opening 25 is formed at two positions separated in plan view. Each opening 25 is a through hole that continuously penetrates the resin film 24 and the insulating film 23 in the respective thickness directions. Therefore, the opening 25 is formed not only in the resin film 24 but also in the insulating film 23.
  • a part of the wiring film 22 is exposed from each opening 25.
  • a portion of the wiring film 22 exposed from each opening 25 is a pad region 22A for external connection. *
  • one opening 25 is filled with the first connection electrode 3, and the other opening 25 is filled with the second connection electrode 4.
  • a part of each of the first connection electrode 3 and the second connection electrode 4 protrudes from the opening 25 on the surface of the resin film 24.
  • the first connection electrode 3 is electrically connected to the wiring film 22 in the pad region 22 ⁇ / b> A in the opening 25 through the one opening 25.
  • the second connection electrode 4 is electrically connected to the wiring film 22 in the pad region 22 ⁇ / b> A in the opening 25 through the other opening 25.
  • each of the first connection electrode 3 and the second connection electrode 4 is electrically connected to the element 5.
  • the wiring film 22 forms wiring connected to each of the group of resistors R (resistor 56), the first connection electrode 3, and the second connection electrode 4. *
  • the resin film 24 and the insulating film 23 in which the opening 25 is formed cover the element forming surface 2 ⁇ / b> A in a state where the first connection electrode 3 and the second connection electrode 4 are exposed from the opening 25. Therefore, electrical connection between the chip resistor 1 and the circuit board 9 can be achieved via the first connection electrode 3 and the second connection electrode 4 protruding from the opening 25 on the surface of the resin film 24 ( (Refer FIG.1 (b)). *
  • FIG. 10A to 10G are schematic sectional views showing a manufacturing method of the chip resistor shown in FIG.
  • a substrate 30 as a base of the substrate 2 is prepared.
  • the front surface 30A of the substrate 30 is the element forming surface 2A of the substrate 2
  • the back surface 30B of the substrate 30 is the back surface 2B of the substrate 2.
  • the insulating layer 20 made of SiO 2 or the like is formed on the surface 30A of the substrate 30, and the element 5 (the resistor R and the wiring film 22 connected to the resistor R) is formed on the insulating layer 20.
  • a TiN or TiON resistor film 21 is formed on the entire surface of the insulating layer 20 by sputtering, and an aluminum (Al) wiring film 22 is stacked on the resistor film 21.
  • Al aluminum
  • the resistor film 21 and the wiring film 22 are selectively removed by, for example, dry etching, and as shown in FIG. 3A, a resistor having a certain width in which the resistor film 21 is stacked in a plan view.
  • a configuration is obtained in which the body membrane lines 21A are arranged in the column direction at regular intervals. At this time, a region in which the resistor film line 21A and the wiring film 22 are partially cut is formed, and the fuse film F and the connecting conductor film C are formed in the trimming target region X (see FIG. 2). ). Subsequently, the wiring film 22 stacked on the resistor film line 21A is selectively removed. As a result, the resistor film line 21A The element 5 having a configuration in which the wiring film 22 is laminated at a predetermined interval R is obtained.
  • the elements 5 are formed at a number of locations on the surface 30 ⁇ / b> A of the substrate 30 according to the number of chip resistors 1 formed on one substrate 30.
  • a region where the element 5 (the resistor 56 described above) is formed on the substrate 30 is referred to as a chip resistor region Y.
  • a plurality of chip resistor regions Y each having a resistor 56 that is, Element 5 is formed.
  • a region between adjacent chip resistor regions Y on the surface 30A of the substrate 30 is referred to as a boundary region Z. *
  • an insulating film (CVD insulating film) 45 made of SiN is formed over the entire surface 30 ⁇ / b> A of the substrate 30 by a CVD (Chemical Vapor Deposition) method.
  • the formed CVD insulating film 45 has a thickness of 1000 to 5000 mm (here, about 3000 mm).
  • the CVD insulating film 45 covers all of the insulating layer 20 and the element 5 (the resistor film 21 and the wiring film 22) on the insulating layer 20, and is in contact with them. Therefore, the CVD insulating film 45 also covers the wiring film 22 in the aforementioned trimming target region X (see FIG. 2).
  • the CVD insulating film 45 is formed over the entire area of the surface 30A of the substrate 30, it is formed so as to extend to a region other than the trimming target region X on the surface 30A. Thereby, the CVD insulating film 45 becomes a protective film for protecting the entire surface 30A (including the element 5 on the surface 30A).
  • FIG. 10B a resist pattern 41 is formed over the entire surface 30 ⁇ / b> A of the substrate 30 so as to cover the entire CVD insulating film 45.
  • An opening 42 is formed in the resist pattern 41.
  • FIG. 11 is a schematic plan view of a part of a resist pattern used for forming a groove in the process of FIG. 10B. *
  • the openings 42 of the resist pattern 41 are viewed in plan view when a large number of chip resistors 1 (in other words, the above-described chip resistor regions Y) are arranged in a matrix (also in a lattice shape). And the area between the contours of the adjacent chip resistors 1 (the hatched portion in FIG. 11, in other words, the boundary area Z). Therefore, the overall shape of the opening 42 is a lattice shape having a plurality of linear portions 42A and 42B orthogonal to each other. *
  • each of CVD insulating film 45, insulating layer 20, and substrate 30 is selectively removed by plasma etching using resist pattern 41 as a mask. As a result, the material of the substrate 30 is removed in the boundary region Z between the adjacent elements 5 (chip resistor region Y).
  • a groove 44 that penetrates the CVD insulating film 45 and the insulating layer 20 and reaches the middle of the thickness of the substrate 30 is formed at a position (boundary region Z) that coincides with the opening 42 of the resist pattern 41 in plan view.
  • the groove 44 has a side surface 44A that faces each other and a bottom surface 44B that connects a lower end of the facing side surface 44A (an end on the back surface 30B side of the substrate 30).
  • the depth of the groove 44 with respect to the surface 30A of the substrate 30 is about 100 ⁇ m, and the width of the groove 44 (the interval between the opposing side surfaces 44A) is about 20 ⁇ m.
  • FIG. 12A is a schematic plan view of the substrate after the grooves are formed in the step of FIG. 10B, and FIG. 12B is a partially enlarged view of FIG.
  • the overall shape of the groove 44 is a lattice shape that coincides with the opening 42 (see FIG. 11) of the resist pattern 41 in plan view.
  • a rectangular frame portion (boundary region Z) in the groove 44 surrounds the chip resistor region Y where each element 5 is formed.
  • a portion where the element 5 is formed on the substrate 30 is a semi-finished product 50 of the chip resistor 1.
  • the semi-finished products 50 are located one by one in the chip resistor region Y surrounded by the grooves 44, and these semi-finished products 50 are arranged in a matrix. *
  • the corner portion 60 (corresponding to the intersecting portion 11 of the chip resistor 1) of the semi-finished product 50 in a plan view is substantially perpendicular.
  • the resist pattern 41 is removed, and the CVD insulating film 45 is selectively removed by etching using the mask 65 as shown in FIG. 10C.
  • an opening 66 is formed in a portion of the CVD insulating film 45 that coincides with each pad region 22A (see FIG. 9) in plan view.
  • FIG. 13A is a schematic cross-sectional view during the manufacture of the chip resistor according to one embodiment of the present invention.
  • FIG. 13B is a schematic cross-sectional view during the manufacture of the chip resistor according to the comparative example.
  • a probe 70 of a resistance measuring device (not shown) is brought into contact with the pad region 22A of each opening 25, The entire resistance value of the element 5 is detected. Then, as shown in FIG.
  • the wiring film 22 in the trimming target region X is trimmed with the laser light L,
  • the fuse film F is blown.
  • the fused fuse film F is a portion that has been trimmed (blown) in the wiring film 22 in the trimming target region X described above.
  • the power (energy) of the laser beam L is 1.2 ⁇ J to 2.7 ⁇ J
  • the spot diameter of the laser beam L is 3 ⁇ m to 5 ⁇ m.
  • the entire wiring film 22 constituting the fuse film F is covered with the CVD insulating film 45. Therefore, the laser light L irradiated to the wiring film 22 in the trimming target region X passes through the CVD insulating film 45 in the trimming target region X and then reaches the wiring film 22 (fuse film F). By doing so, the energy of the laser beam L can be easily concentrated (accumulated) in the fuse film F, so that the fuse film F can be surely and quickly blown (laser trimming) by the laser beam L. In addition, since the CVD insulating film 45 is in contact with the wiring film 22, the wiring film 22 is reliably covered with the CVD insulating film 45, so that the energy of the laser beam can be efficiently concentrated on the wiring film 22. Thus, reliable trimming of the wiring film 22 can be effectively realized. *
  • the wiring film 22 is covered with the CVD insulating film 45, even if a fragment is generated by laser trimming, the fragment becomes a foreign substance 68 and contacts the wiring film 22 (element 5) to cause a short circuit. Absent. That is, a short circuit caused by trimming can be prevented.
  • the fusing property is improved and the yield is improved, so that the productivity of the chip resistor 1 is improved. Can do. *
  • the CVD insulating film 45 is formed by the CVD method, the CVD insulating film 45 (particularly, compared with the case where the same material as the CVD insulating film 45 is pasted on the wiring film 22 to form the film).
  • the film quality of the CVD insulating film 45) in the entire trimming target region X can be stabilized.
  • the wiring film 22 can be covered with the CVD insulating film 45 without leakage. Therefore, reliable trimming of the wiring film 22 can be realized in any part of the trimming target region X. That is, by using such a CVD insulating film 45, the fusing property of the fuse film F and the yield can be reliably improved.
  • the CVD insulating film 45 preferably has a thickness of 1000 to 5000 mm as described above. In this case, the energy of the laser beam can be efficiently concentrated on the wiring film 22, so that reliable trimming of the wiring film 22 can be effectively realized.
  • the CVD insulating film 45 is thinner than 1000 mm, the effect of efficiently concentrating the energy of the laser light L on the fuse film F is reduced.
  • the CVD insulating film 45 is thicker than 5000 mm, it becomes difficult to cut the CVD insulating film 45 with the laser light L, so that the fuse film F is hardly blown (trimmed).
  • the CVD insulating film 45 since the SiN generation temperature of the CVD insulating film 45 at the time of CVD is lower than the melting temperature of Al or AlCu alloy of the wiring film 22, the CVD insulating film 45 is formed on the wiring film 22 without melting the wiring film 22. Can be formed. On the contrary, if the CVD insulating film 45 is SiO 2 (silicon oxide), the generation temperature of SiO 2 is higher than the melting temperature of Al or AlCu alloy, so that the wiring film is formed when the CVD insulating film 45 made of SiO 2 is generated. As a result, the CVD insulating film 45 cannot be formed on the wiring film 22.
  • SiO 2 silicon oxide
  • the energy of the laser beam L is the fuse film. It cannot be concentrated (accumulated) in F, but dispersed around the fuse film F. Specifically, the energy of the laser beam L is reflected on the surface of the wiring film 22, dispersed in the wiring film 22, or absorbed by the resistor film 21 and the insulating layer 20. Therefore, it is difficult to surely blow the fuse film F with the laser beam L, and it takes time to blow the fuse film F. Furthermore, since the wiring film 22 (element 5) is exposed, the foreign matter 68 described above may adhere to the element 5 and a short circuit may occur in the element 5. *
  • FIGS. 14A and 14B are schematic perspective views showing a state in which a polyimide sheet is attached to a substrate in the process of FIG. 10D. *
  • FIG. 14A After a polyimide sheet 46 is placed on the substrate 30 (strictly, the CVD insulating film 45 on the substrate 30) from the surface 30A side, The sheet 46 is pressed against the substrate 30 by the rotating roller 47 as shown in FIG. As shown in FIG. 10D, when the sheet 46 is attached to the entire surface of the CVD insulating film 45, a part of the sheet 46 slightly enters the groove 44 side, but the side surface 44A of the groove 44 on the element 5 side ( The sheet 46 does not reach the bottom surface 44B of the groove 44 only by covering a part of the surface 30A side).
  • a space S having almost the same size as the groove 44 is formed.
  • the thickness of the sheet 46 at this time is 10 ⁇ m to 30 ⁇ m. A part of the sheet 46 enters each opening 25 of the CVD insulating film 45 and closes the opening 25.
  • the sheet 46 is subjected to heat treatment. As a result, the thickness of the sheet 46 is thermally contracted to about 5 ⁇ m.
  • the sheet 46 is patterned, and portions of the sheet 46 that coincide with the grooves 44 and the pad regions 22A (openings 25) of the wiring film 22 in a plan view are selectively removed. Specifically, the sheet 46 is exposed and developed in the pattern using a mask 62 in which openings 61 having a pattern that matches (matches) the groove 44 and each pad region 22A in plan view. As a result, the sheet 46 is separated above the groove 44 and each pad region 22A, and the edge portion separated in the sheet 46 overlaps with the side surface 44A of the groove 44 while hanging slightly to the groove 44 side.
  • the bulging portion 24A (having the round-shaped side surface 24B) described above is naturally formed. By forming the bulging portion 24 ⁇ / b> A, the above-described intersecting portion 27 is covered with the sheet 46.
  • the substrate 30 is ground from the back surface 30B.
  • a thin plate-like support base 71 made of PET (polyethylene terephthalate) is connected to the first connection in each semi-finished product 50 via an adhesive 72. It is attached to the electrode 3 and the second connection electrode 4 side (that is, the element formation surface 2A). Thereby, each semi-finished product 50 is supported by the support base material 71.
  • a laminate sheet can be used as the support substrate 71 in which the adhesive 72 is integrated.
  • the substrate 30 is ground from the back surface 30B side.
  • the substrate 30 is thinned by grinding until the bottom surface 44B (see FIG. 10F) of the groove 44 is reached, there is no connection between the adjacent semi-finished products 50. Therefore, the substrate 30 is divided with the groove 44 as a boundary.
  • the products 50 are separated individually. That is, the substrate 30 is cut (divided) in the groove 44 (in other words, the boundary region Z), and thereby the individual semi-finished products 50 are cut out.
  • each semi-finished product 50 is polished and mirror-finished.
  • the portion forming the side surface 44A of the groove 44 is one of the side surfaces 2C to 2F of the substrate 2 in the chip resistor 1, and the back surface 30B is the back surface 2B. That is, the step of forming the groove 44 described above (see FIG. 10B) is included in the step of forming the side surfaces 2C to 2F.
  • the CVD insulating film 45 becomes the insulating film 23. Further, the separated sheet 46 becomes the resin film 24. *
  • the semi-finished product 50 (chip resistor 1) is separated by grinding the substrate 30 from the back surface 30B after the grooves 44 are formed in this way. can do. Therefore, as compared with the conventional case where the chip resistor 1 is divided into individual pieces by dicing the substrate 30 with a dicing saw, the cost can be reduced and the time can be shortened and the yield can be improved by omitting the dicing process.
  • FIG. 15 is a schematic perspective view showing a semi-finished chip resistor immediately after the process of FIG. 10G. And in the state immediately after separating the semi-finished products 50, each semi-finished product 50 continues to stick to the support base 71 and is supported by the support base 71 as shown in FIG. 15. At this time, in each semi-finished product 50, the back surface 30 ⁇ / b> B (back surface 2 ⁇ / b> B) side is exposed from the support base material 71. As shown in the enlarged view of the part surrounded by the broken-line circle in FIG. 15, in the semi-finished product 50, the intersecting portions 11 between adjacent ones of the back surface 2B, the side surface 2C, the side surface 2D, the side surface 2E, and the side surface 2F are substantially perpendicular. Pointed to. *
  • FIG. 16 is a first schematic diagram showing a step subsequent to FIG. 10G.
  • FIG. 17 is a second schematic diagram showing a step subsequent to FIG. 10G.
  • the rotation shaft 75 is connected to the gravity center position of the lower side surface.
  • the rotating shaft 75 can rotate in both the clockwise direction CW and the counterclockwise direction CCW around the axis by receiving a driving force from a motor (not shown).
  • the support base 71 in a state of supporting the semi-finished product 50 rotates together with the rotation shaft 75 (integral rotation) in a plane along the back surface 30B of the semi-finished product 50. *
  • the etching nozzle 76 is arrange
  • the etching nozzle 76 is, for example, a tubular shape extending in parallel with the support base 71, and a supply port 77 is formed at a position facing the semi-finished product 50.
  • the etching nozzle 76 is connected to a tank (not shown) filled with a chemical solution or the like. With reference to FIG. 17, the etching nozzle 76 can swing around the side opposite to the supply port 77 side as a fulcrum P as shown by the broken line arrow in a state parallel to the support base 71.
  • the rotating shaft 75 and the etching nozzle 76 constitute a part of the spin etcher 80. *
  • the support base 71 rotates in a predetermined pattern in one or both of the clockwise direction CW and the counterclockwise direction CCW, and the etching nozzle 76 swings.
  • the etching agent etching liquid
  • the etching liquid is uniformly sprayed from the supply port 77 of the etching nozzle 76 to the back surface 2B side of each semi-finished product 50 supported by the support base 71.
  • each semi-finished product 50 supported by the support base material 71 is isotropically subjected to chemical etching (wet etching) from the back surface 2B side.
  • each semi-finished product 50 the intersections 11 between adjacent ones of the back surface 2B, the side surface 2C, the side surface 2D, the side surface 2E, and the side surface 2F are isotropically etched.
  • the intersection 11 before etching is pointed (see FIG. 15)
  • the corner of each intersection 11 is likely to be scraped by crystal defects or the like due to etching, so that each intersection 11 is finally etched by isotropic etching.
  • it is shaped into a round shape (see an enlarged portion surrounded by a broken-line circle in FIG. 17).
  • the isotropic etching is performed in a state where the support base material 71 is rotated, so that the etching agent is uniformly bathed on the intersections 11 of the semi-finished products 50. Can be uniformly shaped into a round shape. Further, isotropic etching is performed on the plurality of semi-finished products 50 (chip resistors 1) supported by the support base 71. Thereby, in the some semi-finished product 50, the cross
  • the etchant is preferably sprayed toward the back surface 2B side of each semi-finished product 50 (spray spray). If the etching solution remains liquid, not only the intersection 11 but also the back surface 2B, the side surface 2C, the side surface 2D, the side surface 2E, and the side surface 2F are etched, but the semi-finished product 50 in a state where the etching solution is in a mist state.
  • each crossing portion 11 can be shaped into a round shape while suppressing etching.
  • the etching solution may be either acidic or alkaline, but when the crossing portion 11 is isotropically etched, it is preferable to use an acidic etching solution.
  • an alkaline etching solution When an alkaline etching solution is used, the crossing portions 11 are anisotropically etched, so that it takes time to make each crossing portion 11 round as compared with the case where an acidic etching solution is used.
  • an acidic etching solution a mixture of H 2 SO 4 (sulfuric acid) and CH 3 COOH (acetic acid) in a base solution of HF (hydrogen fluoride) and HNO 3 (nitric acid) is used. In this etching solution, the viscosity is adjusted with sulfuric acid, and the etching rate is adjusted with acetic acid.
  • this invention can also be implemented with another form.
  • the substrate 30 is divided into individual chip resistors 1
  • the substrate 30 is ground from the back surface 30B side to the bottom surface 44B of the groove 44 (see FIG. 10F).
  • the substrate 30 may be divided into individual chip resistors 1 by selectively removing the portion of the substrate 30 that coincides with the groove 44 in plan view from the back surface 30B. Further, the substrate 30 may be diced by a dicing blade (not shown) and divided into individual chip resistors 1. *
  • the chip resistor 1 (the first connection electrode 3, the second connection electrode 4, the element 5 and the like) may be formed on the substrate 2 using a semiconductor manufacturing process.
  • the substrate 2 and the substrate 30 are A semiconductor substrate made of Si (silicon) may be used.
  • various design changes can be made within the scope of the matters described in the claims.
  • the productivity of chip components can be improved.
  • A2 The chip component according to A1, wherein the step of forming the groove includes a step of forming a resist pattern corresponding to the boundary region and a step of forming the groove by etching using the resist pattern as a mask. Manufacturing method.
  • the groove can be formed with high accuracy by etching, it is possible to improve the external dimension accuracy of each chip component divided by the groove. Further, since the groove interval can be reduced according to the resist pattern, it is possible to reduce the size of the chip component formed between the adjacent grooves. Further, in the case of etching, the chip component is not cut out, so that the occurrence of chipping at the corner portion of the chip component can be reduced, and the appearance of the chip component can be improved. (A3) The method for manufacturing a chip part according to A2, wherein the etching is plasma etching. *
  • the grooves can be formed with higher accuracy and the intervals between the grooves can be further miniaturized, so that the external dimension accuracy and appearance of the chip component can be further improved, and further miniaturization can be achieved.
  • A4 The method of manufacturing a chip component according to any one of A1 to A3, wherein the step of forming the element includes a step of forming a resistor, and the chip component is a chip resistor.
  • the step of forming the resistor includes a step of forming a resistor film on the surface of the substrate, a step of forming a wiring film so as to be in contact with the resistor film, the resistor film, and the wiring Forming a plurality of the resistors by patterning a film, forming an external connection electrode for externally connecting the element on the substrate, and forming the plurality of resistors on the external connection electrode. And a step of forming a plurality of fuses that are detachably connected to the substrate on the substrate.
  • the chip resistor can easily and quickly cope with a plurality of types of resistance values by selecting and cutting one or a plurality of fuses.
  • chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
  • A6 The method of manufacturing a chip component according to any one of A1 to A3, wherein the step of forming the element includes a step of forming a capacitor element, and the chip component is a chip capacitor.
  • the step of forming the capacitor element includes a step of forming a capacitance film on the surface of the substrate, a step of forming an electrode film in contact with the capacitance film, and dividing the electrode film into a plurality of electrode film portions. Forming a plurality of capacitor elements corresponding to the plurality of electrode film portions; forming an external connection electrode for externally connecting the element; and the plurality of capacitor elements.
  • the chip capacitor can easily and quickly cope with a plurality of types of capacitance values by selecting and cutting one or more fuses.
  • chip capacitors having various capacitance values can be realized by a common design by combining a plurality of capacitor elements having different capacitance values.
  • A8 The chip part manufacturing method according to any one of A1 to A7, wherein the planar shape of each chip part region is a rectangle whose two orthogonal sides are 0.4 mm or less and 0.2 mm or less, respectively. *
  • an extremely small chip component can be provided.
  • A9 The method of manufacturing a chip component according to any one of A1 to A8, wherein a band-shaped boundary region having a width of 1 ⁇ m to 60 ⁇ m is provided between the plurality of chip component regions.
  • This method can provide extremely small chip parts.
  • A10) A substrate, a plurality of element elements formed on the surface of the substrate, an external connection electrode formed on the surface of the substrate, and formed on the surface of the substrate, wherein the plurality of element elements are A chip part including a plurality of fuses each severably connected to an external connection electrode, wherein a side surface of the substrate is a rough surface of an irregular pattern.
  • each chip part has a A side surface becomes a rough surface of an irregular pattern.
  • etching is used in this way, since a plurality of element elements formed on the substrate can be divided into individual chip parts at the same time, the productivity of the chip parts can be improved.
  • the grooves can be formed with high accuracy by etching, the external dimension accuracy can be improved in the individual chip parts divided by the grooves.
  • the groove interval can be reduced according to the resist pattern, it is possible to reduce the size of the chip component formed between the adjacent grooves.
  • the element element is a resistor including a resistor film formed on a surface of the substrate and a wiring film laminated in contact with the resistor film, and the chip component is a chip resistor.
  • the chip component according to A10. *
  • the element element is a capacitor element including a capacitive film formed on the surface of the substrate and an electrode film formed in contact with the capacitive film, and the chip component is a chip capacitor.
  • FIG. 18A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the first reference example
  • FIG. 18B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is a typical side view which shows the state made.
  • the chip resistor a1 is a minute chip part and has a rectangular parallelepiped shape as shown in FIG.
  • the planar shape of the chip resistor a1 is a rectangle having two orthogonal sides (long side a81, short side a82) of 0.4 mm or less and 0.2 mm or less, respectively.
  • the length L (the length of the long side a81) is about 0.3 mm
  • the width W (the length of the short side a82) is about 0.15 mm
  • the thickness T is about 0.1 mm.
  • the chip resistor a1 is formed by forming a plurality of chip resistors a1 in a lattice shape on a substrate, forming grooves in the substrate, and then polishing the back surface (or dividing the substrate by the grooves) to obtain individual chips. It is obtained by separating the resistor a1.
  • the chip resistor a1 includes a substrate a2 that constitutes a main body (resistor main body) of the chip resistor a1, a first connection electrode a3 and a second connection electrode a4 that serve as external connection electrodes, a first connection electrode a3, and a second connection electrode. It mainly includes an element a5 externally connected by a connection electrode a4. *
  • the substrate a2 has a substantially rectangular parallelepiped chip shape.
  • the upper surface in FIG. 18A is a surface a2A.
  • the surface a2A is a surface (element formation surface) on which the element a5 is formed on the substrate a2, and has a substantially rectangular shape.
  • a surface opposite to the front surface a2A in the thickness direction of the substrate a2 is a back surface a2B.
  • the front surface a2A and the back surface a2B have substantially the same shape and are parallel to each other. However, the front surface a2A is larger than the back surface a2B.
  • the back surface a2B fits inside the surface a2A in a plan view viewed from a direction orthogonal to the surface a2A.
  • the rectangular edge defined by the pair of long sides a81 and short side a82 on the front surface a2A is referred to as an edge a85, and the rectangular edge defined by the pair of long sides a81 and short side a82 on the back surface a2B is defined. , It will be called edge a90.
  • the substrate a2 has a side surface a2C, a side surface a2D, a side surface a2E, and a side surface a2F that extend across these surfaces and connect these surfaces.
  • the side surface a2C is constructed between the short sides a82 on one side in the longitudinal direction on the front surface a2A and the back surface a2B (left front side in FIG. 18A), and the side surface a2D is on the other side in the longitudinal direction on the front surface a2A and the back surface a2B ( It is constructed between the short sides a82 on the right back side in FIG.
  • the side surface a2C and the side surface a2D are both end surfaces of the substrate a2 in the longitudinal direction.
  • the side surface a2E is constructed between the long sides a81 on one side in the short side direction on the front surface a2A and the back surface a2B (left back side in FIG. 18A), and the side surface a2F is the short direction on the front surface a2A and the back surface a2B. It is constructed between the long sides a81 on the other side (the right front side in FIG. 18A).
  • the side surface a2E and the side surface a2F are both end surfaces of the substrate a2 in the lateral direction.
  • each of the side surface a2C and the side surface a2D intersects (substantially orthogonal) with each of the side surface a2E and the side surface a2F.
  • each of the side surfaces a2C to a2F has an isosceles trapezoid shape having an upper bottom on the rear surface a2B side and a lower bottom on the front surface a2A side. That is, the side surface shape of the chip resistor a1 is an isosceles trapezoidal shape. Therefore, adjacent ones of the surface a2A to the side surface a2F form an acute angle or an obtuse angle.
  • the surface a2A and each of the side surface a2C, the side surface a2D, the side surface a2E, and the side surface a2F are acute angles
  • the back surface a2B and each of the side surface a2C, the side surface a2D, the side surface a2E, and the side surface a2F are obtuse angles. It is done.
  • the side surfaces a2C to a2F are shown inclined (exaggerated) from the actual side. *
  • the chip resistor a1 has a resin film a24.
  • the resin film a24 includes a first resin film a24A and a second resin film a24B different from the first resin film a24A.
  • the first resin film a24A is formed in regions slightly apart from the edge a85 of the surface a2A to the back surface a2B side in each of the side surface a2C, the side surface a2D, the side surface a2E, and the side surface a2F.
  • the second resin film a24B covers a portion of the insulating film a23 on the surface a2A that does not overlap the edge a85 of the surface a2A (an inner region of the edge a85).
  • the insulating film a23 and the resin film a24 will be described in detail later. *
  • the first connection electrode a3 and the second connection electrode a4 are formed in a region inside the edge a85 on the surface a2A of the substrate a2, and are partially exposed from the second resin film a24B on the surface a2A. Yes.
  • the second resin film a24B covers the surface a2A (strictly, the insulating film a23 on the surface a2A) so as to expose the first connection electrode a3 and the second connection electrode a4.
  • Each of the first connection electrode a3 and the second connection electrode a4 is configured, for example, by stacking Ni (nickel), Pd (palladium), and Au (gold) on the surface a2A in this order.
  • the first connection electrode a3 and the second connection electrode a4 are arranged at intervals in the longitudinal direction of the surface a2A, and are long in the short direction of the surface a2A.
  • the first connection electrode a3 is provided near the side surface a2C
  • the second connection electrode a4 is provided near the side surface a2D.
  • the element a5 is a circuit element, and is formed in a region between the first connection electrode a3 and the second connection electrode a4 on the surface a2A of the substrate a2, and from above by the insulating film a23 and the second resin film a24B. It is covered.
  • the element a5 constitutes the resistor body described above.
  • the element a5 of this embodiment is a resistor a56.
  • the resistor a56 is configured by a circuit network in which a plurality of (unit) resistors R having equal resistance values are arranged in a matrix on the surface a2A.
  • the resistor R is made of TiN (titanium nitride), TiON (titanium oxynitride) or TiSiON.
  • the element a5 is electrically connected to a wiring film a22, which will be described later, and is electrically connected to the first connection electrode a3 and the second connection electrode a4 via the wiring film a22.
  • the first connection electrode a3 and the second connection electrode a4 are opposed to the mounting substrate a9, and the solder and a13 are electrically and mechanically connected to the circuit (not shown) of the mounting substrate a9.
  • the chip resistor a1 can be mounted on the mounting substrate a9 (flip chip connection).
  • the first connection electrode a3 and the second connection electrode a4 functioning as external connection electrodes are made of gold (Au) or plated with gold in order to improve solder wettability and reliability. It is desirable.
  • FIG. 19 is a plan view of the chip resistor, showing the arrangement relationship between the first connection electrode, the second connection electrode and the element, and the configuration (layout pattern) of the element in plan view.
  • element a5 is a resistor network. Specifically, the element a5 includes eight resistors R arranged along the row direction (longitudinal direction of the substrate a2) and 44 resistors arranged along the column direction (width direction of the substrate a2). There are a total of 352 resistors R composed of the body R. These resistors R are a plurality of element elements that constitute a resistance network of the element a5. *
  • a plurality of types of resistor circuits are formed by grouping and electrically connecting the large number of resistors R in a predetermined number of 1 to 64.
  • the formed plurality of types of resistance circuits are connected in a predetermined manner by a conductor film D (a wiring film formed of a conductor).
  • a conductor film D a wiring film formed of a conductor.
  • fuses fuses
  • F is provided.
  • the plurality of fuses F and the conductor film D are arranged along the inner side of the second connection electrode a3 so that the arrangement region is linear.
  • the plurality of fuses F and the conductor film D are arranged so as to be adjacent to each other, and the arrangement direction thereof is linear.
  • the plurality of fuses F connect a plurality of types of resistor circuits (a plurality of resistors R for each resistor circuit) to the second connection electrode a ⁇ b> 3 so as to be cut (separable).
  • the plurality of fuses F and the conductor film D constitute the resistor main body described above.
  • FIG. 20A is a plan view illustrating a part of the element shown in FIG. 19 in an enlarged manner.
  • FIG. 20B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 20A for explaining the configuration of the resistor in the element.
  • FIG. 20C is a longitudinal sectional view in the width direction along CC of FIG. 20A drawn to explain the configuration of the resistor in the element. The configuration of the resistor R will be described with reference to FIGS. 20A, 20B, and 20C. *
  • the chip resistor a1 further includes an insulating layer a20 and a resistor film a21 in addition to the wiring film a22, the insulating film a23, and the resin film a24 described above (see FIGS. 20B and 20C).
  • the insulating layer a20, the resistor film a21, the wiring film a22, the insulating film a23, and the resin film a24 are formed on the substrate a2 (surface a2A).
  • the insulating layer a20 is made of SiO 2 (silicon oxide).
  • the insulating layer a20 covers the entire surface a2A of the substrate a2.
  • the insulating layer a20 has a thickness of about 10,000 mm.
  • the resistor film a21 is formed on the insulating layer a20.
  • the resistor film a21 is formed of TiN, TiON, or TiSiON.
  • the thickness of the resistor film a21 is about 2000 mm.
  • the resistor film a21 constitutes a plurality of resistor films (hereinafter referred to as “resistor film line a21A”) extending linearly in parallel between the first connection electrode a3 and the second connection electrode a4. resistive film lines a21A may in the line direction are cut at a predetermined position (see FIG. 20A). *
  • the resistive film on line A21a, interconnection film a22 are stacked.
  • the wiring film a22 is made of Al (aluminum) or an alloy of aluminum and Cu (copper) (AlCu alloy).
  • the thickness of the interconnection film a22 is about 8000 ⁇ .
  • the wiring film a22 is laminated on the resistor film line a21A with a constant interval R in the line direction, and is in contact with the resistor film line a21A. *
  • the electrical characteristics of the resistor film line a21A and the wiring film a22 having this configuration are shown by circuit symbols as shown in FIG. That is, as shown in FIG. 21A, the resistor film lines a21A in the region of the predetermined interval R each form one resistor R having a certain resistance value r. In the region where the wiring film a22 is laminated, the resistor film line a21A is short-circuited by the wiring film a22 by electrically connecting the resistors R adjacent to each other. Therefore, a resistance circuit is formed which is formed by connecting in series the resistor R of the resistor r shown in FIG. *
  • each resistor R includes a resistor film line a21A (resistor film a21) and a plurality of wiring films a22 stacked on the resistor film line a21A at regular intervals in the line direction.
  • a resistor film line a21A at a constant interval R where a22 is not laminated constitutes one resistor R.
  • the resistor film lines a ⁇ b> 21 ⁇ / b> A in the portion constituting the resistor R are all equal in shape and size. Therefore, the multiple resistors R arranged in a matrix on the substrate a2 have equal resistance values.
  • FIG. 22A is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 19, and FIG. 22B is a plan view of FIG. It is a figure which shows the cross-sectional structure which follows BB. *
  • the above-described fuse F and conductor film D are also formed by the wiring film a22 laminated on the resistor film a21 forming the resistor R. That is, the fuse F and the conductor film D are formed of Al or AlCu alloy, which is the same metal material as the wiring film a22, in the same layer as the wiring film a22 laminated on the resistor film line a21A forming the resistor R. Yes. As described above, the wiring film a22 is also used as the conductor film D that electrically connects the plurality of resistors R in order to form a resistance circuit. *
  • the wiring film for forming the resistor R, the fuse F, the conductor film D, and the element a5 are connected to the first connection electrode a3 and the second connection electrode a3.
  • a wiring film for connecting to the connection electrode a4 is formed using the same metal material (Al or AlCu alloy) as the wiring film a22. Note that the fuse F is different from the wiring film a22 (differentiated) because the fuse F is formed so as to be easily cut and no other circuit elements exist around the fuse F. This is because they are arranged in such a manner. *
  • a region where the fuse F is disposed is referred to as a trimming target region X (see FIGS. 19 and 22A).
  • the trimming target region X is a linear region along the inner side of the second connection electrode a3.
  • a resistor film a21 is also formed below the wiring film a22 in the trimming target region X (see FIG. 22B).
  • the fuse F is a wiring having a larger inter-wiring distance (separated from the surroundings) than the portion other than the trimming target region X in the wiring film a22.
  • the fuse F indicates not only a part of the wiring film a22 but also a group (fuse element) of a part of the resistor R (resistor film a21) and a part of the wiring film a22 on the resistor film a21. It may be.
  • the fuse F has been described only when the same layer as that of the conductor film D is used. However, in the conductor film D, another conductor film is further laminated thereon to lower the resistance value of the conductor film D as a whole. You may do it. Even in this case, if a conductor film is not laminated on the fuse F, the fusing property of the fuse F will not be deteriorated. *
  • FIG. 23 is an electric circuit diagram of an element according to the embodiment of the first reference example.
  • element a5 includes a reference resistance circuit R8, a resistance circuit R64, two resistance circuits R32, a resistance circuit R16, a resistance circuit R8, a resistance circuit R4, a resistance circuit R2, a resistance circuit R1, and a resistance circuit R. / 2, resistor circuit R / 4, resistor circuit R / 8, resistor circuit R / 16, resistor circuit R / 32 are connected in series from the first connection electrode a3 in this order.
  • Each of the reference resistor circuit R8 and the resistor circuits R64 to R2 is configured by connecting in series the same number of resistors R as the last number (“64” in the case of R64).
  • the resistor circuit R1 is composed of one resistor R.
  • Each of the resistance circuits R / 2 to R / 32 is configured by connecting in parallel the same number of resistors R as the last number (“32” in the case of R / 32).
  • the meaning of the number at the end of the resistor circuit is the same in FIGS. 24 and 25 described later. *
  • One fuse F is connected in parallel to each of the resistor circuits R64 to R / 32 other than the reference resistor circuit R8.
  • the fuses F are connected in series either directly or via a conductor film D (see FIG. 22A).
  • the element a5 is a reference composed of a series connection of eight resistors R provided between the first connection electrode a3 and the second connection electrode a4.
  • a resistor circuit of the resistor circuit R8 is configured.
  • the chip resistor in which the first connection electrode a3 and the second connection electrode a4 are connected by a resistance circuit (reference resistance circuit R8) of 8r 64 ⁇ .
  • a device a1 is configured.
  • each resistance circuit is not incorporated in the element a5.
  • the fuse F is selectively blown by, for example, laser light according to a required resistance value.
  • the resistance circuit in which the fuse F connected in parallel is blown is incorporated in the element a5. Therefore, the entire resistance value of the element a5 can be set to a resistance value in which a resistance circuit corresponding to the blown fuse F is connected in series.
  • a plurality of types of resistor circuits have one, two, four, eight, sixteen, thirty-two, etc. resistors R having the same resistance value in series, and a geometric sequence having a common ratio of two.
  • the number of resistors R is increased, and a plurality of types of series resistor circuits and resistors R having the same resistance value are connected in parallel to 2, 4, 8, 16,.
  • a resistor having a desired value can be generated in the chip resistor a1.
  • FIG. 24 is an electric circuit diagram of an element according to another embodiment of the first reference example.
  • the element a5 may be configured as shown in FIG. Specifically, between the first connection electrode a3 and the second connection electrode a4, the reference resistance circuit R / 16 and 12 types of resistance circuits R / 16, R / 8, R / 4, R / 2, R1, R2 , R4, R8, R16, R32, R64, R128, and the element a5 may be configured by a series connection circuit with a parallel connection circuit.
  • a fuse F is connected in series to each of the 12 types of resistor circuits other than the reference resistor circuit R / 16. In a state where all the fuses F are not blown, each resistance circuit is electrically incorporated into the element a5. If the fuse F is selectively blown by a laser beam, for example, according to a required resistance value, a resistance circuit corresponding to the blown fuse F (a resistance circuit in which the fuse F is connected in series) becomes the element a5. Thus, the resistance value of the entire chip resistor a1 can be adjusted.
  • FIG. 25 is an electric circuit diagram of an element according to still another embodiment of the first reference example.
  • the feature of the element a5 shown in FIG. 25 is that it has a circuit configuration in which a series connection of a plurality of types of resistance circuits and a parallel connection of a plurality of types of resistance circuits are connected in series.
  • fuses F are connected in parallel to the plurality of types of resistor circuits connected in series, and the plurality of types of resistor circuits connected in series are all short-circuited by fuses F. It is in a state. Therefore, when the fuse F is blown, the resistance circuit short-circuited by the blown fuse F is electrically incorporated into the element a5.
  • a fuse F is connected in series to each of the plurality of types of resistor circuits connected in parallel. Therefore, by blowing the fuse F, the resistor circuit to which the blown fuse F is connected in series can be electrically disconnected from the parallel connection of the resistor circuit.
  • a small resistance of 1 k ⁇ or less is made on the parallel connection side, and if a resistance circuit of 1 k ⁇ or more is made on the series connection side, a wide range from a small resistance of several ⁇ to a large resistance of several M ⁇ is obtained.
  • Resistor circuits can be made using a network of resistors constructed with equal basic design.
  • the chip resistor a1 can easily and quickly cope with a plurality of types of resistance values by selecting and cutting one or a plurality of fuses F.
  • chip resistors a1 having various resistance values can be realized with a common design by combining a plurality of resistors R having different resistance values.
  • FIG. 26 is a schematic cross-sectional view of a chip resistor.
  • the chip resistor a1 will be described in more detail with reference to FIG.
  • the element a5 described above is simplified and each element other than the substrate a2 is hatched. *
  • the insulating film a23 and the resin film a24 described above will be described.
  • the insulating film a23 is made of, for example, SiN (silicon nitride), and has a thickness of 1000 to 5000 mm (here, about 3000 mm).
  • the insulating film a23 is provided over the entire area of the surface a2A and the side surfaces a2C to a2F.
  • the insulating film a23 on the surface a2A covers the resistor film a21 and each wiring film a22 (that is, the element a5) on the resistor film a21 from the surface (upper side in FIG. 26), and each resistor in the element a5 The upper surface of R is covered.
  • the insulating film a23 also covers the wiring film a22 in the trimming target region X described above (see FIG. 22B).
  • the insulating film a23 is in contact with the element a5 (the wiring film a22 and the resistor film a21), and is also in contact with the insulating layer a20 in a region other than the resistor film a21.
  • the insulating film a23 on the surface a2A functions as a protective film that covers the entire surface a2A and protects the element a5 and the insulating layer a20.
  • the insulating film a23 prevents a short circuit between the resistors R other than the wiring film a22 (short circuit between adjacent resistor film lines a21A).
  • the insulating film a23 provided on each of the side surfaces a2C to a2F functions as a protective layer that protects each of the side surfaces a2C to a2F.
  • the boundary between each of the side surfaces a2C to a2F and the surface a2A is the edge a85 described above, but the insulating film a23 also covers the boundary (edge a85).
  • a portion covering the edge a85 (a portion overlapping the edge a85) is referred to as an end a23A. *
  • the resin film a24 protects the surface a2A of the chip resistor a1 together with the insulating film a23, and is made of a resin such as polyimide.
  • the thickness of the resin film a24 is about 5 ⁇ m.
  • the resin film a24 includes the first resin film a24A and the second resin film a24B.
  • the first resin film a24A covers a part of the side surfaces a2C to a2F that is slightly separated from the edge a85 (the end a23A of the insulating film a23) toward the back surface a2B.
  • the first resin film a24A is formed in each of the side surfaces a2C to a2F in a region having a gap K from the edge a85 of the surface a2A to the back surface a2B side.
  • the first resin film a24A is arranged to be biased toward the front surface a2A rather than the back surface a2B.
  • the first resin films a24A on the side surfaces a2C and 2D extend in a streak pattern along the short side a82 and are formed over the entire region in the direction of the short side a82 (see FIG. 18A).
  • the first resin films a24A on the side surfaces a2E and 2F extend in a streak shape along the long side a81 and are formed over the entire area in the direction of the long side a81 (see FIG. 18A).
  • the first resin film a24A on each of the side surfaces a2C to a2F projects outward from the edge (edge portion a85) of the surface a2A.
  • the first resin film a24A bulges outward in an arc shape from the edge a85 in the direction along the surface a2A. Therefore, in plan view, the first resin film a24A forms the outline of the chip resistor a1.
  • the second resin film a24B covers substantially the entire surface of the insulating film a23 on the surface a2A (including the resistor film a21 and the wiring film a22 covered with the insulating film a23). Specifically, the second resin film a24B is formed away from the end a23A so as not to cover the end a23A (the edge a85 of the surface a2A) of the insulating film a23. Therefore, the first resin film a24A and the second resin film a24B are not continuous and are interrupted at the end a23A (the entire area of the edge a85). Thereby, the end a23A (the entire area of the edge a85) of the insulating film a23 is exposed to the outside. *
  • each opening a25 is formed at two positions apart from each other in plan view.
  • Each opening a25 is a through hole that continuously penetrates the second resin film a24B and the insulating film a23 in the respective thickness directions. Therefore, the opening a25 is formed not only in the second resin film a24B but also in the insulating film a23.
  • a part of the wiring film a22 is exposed from each opening a25.
  • a portion exposed from each opening a25 in the wiring film a22 is a pad region a22A for external connection.
  • one opening a25 is filled with the first connection electrode a3, and the other opening a25 is filled with the second connection electrode a4.
  • a part of each of the first connection electrode a3 and the second connection electrode a4 protrudes from the opening a25 on the surface of the second resin film a24B.
  • the first connection electrode a3 is electrically connected to the wiring film a22 in the pad region a22A in the opening a25 through the one opening a25.
  • the second connection electrode a4 is electrically connected to the wiring film a22 in the pad region a22A in the opening a25 through the other opening a25.
  • each of the first connection electrode a3 and the second connection electrode a4 is electrically connected to the element a5.
  • the wiring film a22 forms a wiring connected to each of the group of resistors R (resistor a56), the first connection electrode a3, and the second connection electrode a4.
  • the second resin film a24B and the insulating film a23 in which the opening a25 is formed cover the surface a2A in a state where the first connection electrode a3 and the second connection electrode a4 are exposed from the opening a25. Therefore, electrical connection between the chip resistor a1 and the mounting substrate a9 can be achieved via the first connection electrode a3 and the second connection electrode a4 protruding from the opening a25 on the surface of the second resin film a24B. (See FIG. 18B). *
  • the portion located between the first connection electrode a3 and the second connection electrode a4 (referred to as “center portion a24C”) is the first connection electrode a3 and the second connection electrode. It is higher than a4 (away from the surface a2A). That is, the central portion a24C has a surface a24D that is higher than the first connection electrode a3 and the second connection electrode a4. The surface a24D is convexly curved in a direction away from the surface a2A. *
  • FIG. 27A to 27G are schematic sectional views showing a manufacturing method of the chip resistor shown in FIG.
  • a substrate a30 that is a base of the substrate a2 is prepared.
  • the surface a30A of the substrate a30 is the surface a2A of the substrate a2
  • the back surface a30B of the substrate a30 is the back surface a2B of the substrate a2.
  • the surface a30A of the substrate a30 is thermally oxidized to form an insulating layer a20 made of SiO 2 or the like on the surface a30A, and the element a5 (the resistor R and the wiring film a22 connected to the resistor R is formed on the insulating layer a20. ).
  • a TiN, TiON, or TiSiON resistor film a21 is formed on the entire surface of the insulating layer a20 by sputtering, and aluminum is further formed on the resistor film a21 so as to be in contact with the resistor film a21.
  • a wiring film a22 of (Al) is laminated.
  • the resistor film a21 and the wiring film a22 are selectively removed and patterned by dry etching such as RIE (Reactive Ion Etching), for example, as shown in FIG.
  • dry etching such as RIE (Reactive Ion Etching)
  • FIG. 19 a configuration is obtained in which the resistor film lines a21A having a certain width on which the resistor films a21 are stacked are arranged in the column direction at regular intervals.
  • a region in which the resistor film line a21A and the wiring film a22 are partially cut is formed, and the fuse F and the conductor film D are formed in the trimming target region X (see FIG. 19).
  • the wiring film a22 laminated on the resistor film line a21A is selectively removed by wet etching, for example.
  • an element a5 having a configuration in which the wiring film a22 is laminated with a predetermined interval R on the resistor film line a21A is obtained.
  • the resistance value of the entire element a5 may be measured.
  • the element a5 is formed at a number of locations on the surface a30A of the substrate a30 according to the number of chip resistors a1 formed on one substrate a30.
  • a single region where the element a5 (the resistor a56 described above) is formed on the substrate a30 is referred to as a chip component region Y (or a chip resistor region Y).
  • the component region Y (that is, the element a5) is formed (set).
  • One chip component region Y coincides with a plan view of one completed chip resistor a1 (see FIG. 26).
  • a region between adjacent chip component regions Y on the surface a30A of the substrate a30 is referred to as a boundary region Z.
  • the boundary region Z has a belt shape and extends in a lattice shape in plan view.
  • One chip component region Y is arranged in one lattice defined by the boundary region Z. Since the width of the boundary region Z is as very narrow as 1 ⁇ m to 60 ⁇ m (for example, 20 ⁇ m), many chip component regions Y can be secured on the substrate a30, and as a result, mass production of the chip resistors a1 becomes possible.
  • an insulating film a45 made of SiN is formed over the entire surface a30A of the substrate a30 by a CVD (Chemical Vapor Deposition) method.
  • the insulating film a45 covers all of the insulating layer a20 and the element a5 (the resistor film a21 and the wiring film a22) on the insulating layer a20 and is in contact with them. Therefore, the insulating film a45 also covers the wiring film a22 in the trimming target region X (see FIG. 19) described above.
  • the insulating film a45 is formed over the entire surface a30A of the substrate a30, the insulating film a45 is formed to extend to a region other than the trimming target region X on the surface a30A. Thereby, the insulating film a45 becomes a protective film for protecting the entire surface a30A (including the element a5 on the surface a30A).
  • FIG. 27B a resist pattern a41 is formed over the entire surface a30A of the substrate a30 so as to cover the entire insulating film a45.
  • An opening a42 is formed in the resist pattern a41.
  • FIG. 28 is a schematic plan view of a part of a resist pattern used for forming a groove in the step of FIG. 27B. *
  • the opening a42 of the resist pattern a41 has a plan view when a large number of chip resistors a1 (in other words, the above-described chip component region Y) are arranged in a matrix (also in a lattice shape). It corresponds to (corresponds to) the region between the outlines of the adjacent chip resistors a1 (the hatched portion in FIG. 28, in other words, the boundary region Z). Therefore, the entire shape of the opening a42 is a lattice shape having a plurality of linear portions a42A and a42B orthogonal to each other. *
  • each of insulating film a45, insulating layer a20, and substrate a30 is selectively removed by plasma etching using resist pattern a41 as a mask. As a result, the material of the substrate a30 is removed in the boundary region Z between the adjacent elements a5 (chip component region Y).
  • a position (boundary region Z) coinciding with the opening a42 of the resist pattern a41 in plan view passes through the insulating film a45 and the insulating layer a20 and reaches from the surface a30A of the substrate a30 to the middle of the thickness of the substrate a30.
  • a groove a44 having a predetermined depth is formed.
  • the groove a44 is partitioned by a pair of side walls a44A facing each other and a bottom wall a44B connecting the lower ends of the pair of side walls a44A (the end on the back surface a30B side of the substrate a30).
  • the depth of the groove a44 based on the surface a30A of the substrate a30 is about 100 ⁇ m, and the width of the groove a44 (the interval between the opposing side walls a44A) is about 20 ⁇ m. However, the width of the groove a44 is spread toward the bottom wall a44B. Therefore, the side surface (section screen 44C) that defines the groove a44 in each side wall a44A is inclined with respect to the plane H perpendicular to the surface a30A of the substrate a30. *
  • the overall shape of the groove a44 in the substrate a30 is a lattice shape that coincides with the opening a42 (see FIG. 28) of the resist pattern a41 in plan view. Then, on the surface a30A of the substrate a30, a rectangular frame part (boundary region Z) in the groove a44 surrounds the chip component region Y where each element a5 is formed. A portion of the substrate a30 where the element a5 is formed is a semi-finished product a50 of the chip resistor a1.
  • the semi-finished products a50 are located one by one in the chip component region Y surrounded by the groove a44, and these semi-finished products a50 are arranged in a matrix.
  • the substrate a30 is separated into the substrate a2 (the resistor main body described above) for each of the plurality of chip component regions Y.
  • the resist pattern a41 is removed, and the insulating film a45 is selectively removed by etching using the mask a65 as shown in FIG. 27C.
  • an opening a66 is formed in a portion of the insulating film a45 that coincides with each pad region a22A (see FIG. 26) in plan view.
  • a portion of the insulating film a45 that coincides with the opening a66 is removed by etching, and an opening a25 is formed in the portion.
  • the insulating film a45 is formed so as to expose each pad region a22A in the opening a25.
  • Two openings a25 are formed for one semi-finished product a50. *
  • each semi-finished product a50 after the two openings a25 are formed in the insulating film a45, the probe a70 of the resistance measuring device (not shown) is brought into contact with the pad region a22A of each opening a25, so that the entire resistance value of the element a5 is obtained. Is detected. Then, by irradiating a laser beam (not shown) to an arbitrary fuse F (see FIG. 19) through the insulating film a45, the wiring film a22 in the trimming target region X is trimmed with the laser beam, and the fuse F is melted.
  • the resistance value of the entire semi-finished product a50 (in other words, the chip resistor a1) can be adjusted as described above.
  • the insulating film a45 is a cover film that covers the element a5, it is possible to prevent a short circuit from occurring due to debris or the like generated during fusing attached to the element a5. Further, since the insulating film a45 covers the fuse F (resistor film a21), the energy of the laser beam can be stored in the fuse F and the fuse F can be blown reliably.
  • the insulating film a45 is thickened.
  • the insulating film a45 is also formed over the entire inner peripheral surface of the groove a44 (the section screen 44C of the side wall a44A and the upper surface of the bottom wall a44B).
  • the final insulating film a45 (the state shown in FIG. 27D) has a thickness of 1000 to 5000 mm (here, about 3000 mm). At this time, a part of the insulating film a45 enters each opening a25 and closes the opening a25. *
  • a photosensitive resin liquid made of polyimide is spray-applied onto the substrate a30 from above the insulating film a45 to form a photosensitive resin coating film a46 as shown in FIG. 27D.
  • the liquid photosensitive resin flows without being able to stay at the entrance of the groove a44 (the portion corresponding to the end a23A of the insulating film a23 or the edge a85 of the substrate a2). Therefore, the liquid photosensitive resin is a region on the back surface a30B side (bottom wall a44B side) of the side surface a30A of the substrate a30 on the side wall a44A (section screen 44C) of the groove a44 and the end of the insulating film a23 on the surface a30A.
  • the coating film a46 on the surface a30A has a shape that is convexly curved upward due to surface tension.
  • the coating film a46 formed on the side wall a44A of the groove a44 only covers a part of the side wall a44A of the groove a44 on the element a5 side (surface a30A side), and the coating film a46 is formed on the bottom wall of the groove a44. It has not reached a44B. Therefore, the groove a44 is not blocked by the coating film a46. Next, heat treatment (cure treatment) is performed on the coating film a46. As a result, the thickness of the coating film a46 is thermally contracted, and the coating film a46 is cured to stabilize the film quality. *
  • the coating film a46 is patterned, and portions of the coating film a46 on the surface a30A that coincide with the pad regions a22A (openings a25) of the wiring film a22 in plan view are selectively removed. Specifically, the coating film a46 is exposed and developed with the pattern using the mask a62 in which the opening a61 having a pattern that matches (matches) with each pad region a22A in plan view is formed. As a result, the coating film a46 is separated above each pad region a22A. Next, the insulating film a45 on each pad region a22A is removed by RIE using a mask (not shown), thereby opening each opening a25 and exposing the pad region a22A. *
  • a Ni / Pd / Au laminated film formed by laminating Ni, Pd, and Au is formed on the pad region a22A in each opening a25 by electroless plating.
  • the Ni / Pd / Au laminated film protrudes from the opening a25 to the surface of the coating film a46.
  • the Ni / Pd / Au laminated film in each opening a25 becomes the first connection electrode a3 and the second connection electrode a4 shown in FIG. 27F.
  • the upper surfaces of the first connection electrode a3 and the second connection electrode a4 are at positions below the upper end of the coating film a46 that is convexly curved on the surface a30A.
  • the substrate a30 is ground from the back surface a30B.
  • a support tape a71 having a thin plate shape made of PET (polyethylene terephthalate) and having an adhesive surface a72 is formed on each of the semi-finished products a50 on the adhesive surface a72.
  • the support tape a71 for example, a laminate tape can be used.
  • the substrate a30 With each semi-finished product a50 supported by the support tape a71, the substrate a30 is ground from the back surface a30B side. When the substrate a30 is thinned by grinding until the upper surface of the bottom wall a44B (see FIG. 27F) of the groove a44 is reached, there is no connection between the adjacent semifinished products a50, so the substrate a30 is divided with the groove a44 as a boundary. Then, the semi-finished product a50 is individually separated to be a finished product of the chip resistor a1. That is, the substrate a30 is cut (divided) in the groove a44 (in other words, the boundary region Z), and thereby the individual chip resistors a1 are cut out. The chip resistor a1 may be cut out by etching the substrate a30 from the back surface a30B side to the bottom wall a44B of the groove a44. *
  • each completed chip resistor a1 the portion that formed the section screen 44C of the side wall a44A of the groove a44 becomes one of the side surfaces a2C to a2F of the substrate a2, and the back surface a30B becomes the back surface a2B. That is, as described above, the step of forming the groove a44 by etching (see FIG. 27B) is included in the step of forming the side surfaces a2C to a2F.
  • the side surface (section screen 44C) of the substrate a30 in the plurality of chip component regions Y (chip resistors a1) is inclined with respect to the plane H perpendicular to the surface a30A of the substrate a30.
  • the side surfaces a2C to a2F of the completed chip resistor a1 are rough surfaces with irregular patterns.
  • a dicing saw (not shown)
  • a large number of streaks forming a grinding trace of the dicing saw remain in a regular pattern on the side surfaces a2C to a2F. This streak cannot be completely removed even if the side surfaces a2C to a2F are etched.
  • the insulating film a45 becomes the insulating film a23
  • the separated coating film a46 becomes the resin film a24.
  • the chip a1 is separated into pieces at once by grinding the substrate a30 from the back surface a30B after the groove a44 is formed in this way. be able to. Therefore, as compared with the conventional case where the chip resistor a1 is diced by dicing the substrate a30 with a dicing saw, the cost can be reduced and the time can be shortened and the yield can be improved by omitting the dicing process.
  • the groove a44 can be formed with high accuracy by etching, in each chip resistor a1 divided by the groove a44, it is possible to improve the external dimension accuracy. In particular, if plasma etching is used, the groove a44 can be formed with higher accuracy. Specifically, the dimensional tolerance of the chip resistor a1 when the groove a44 is formed using a general dicing saw is ⁇ 20 ⁇ m, whereas in the first reference example, the dimensional tolerance of the chip resistor a1 is Can be reduced to about ⁇ 5 ⁇ m. Further, since the interval between the grooves a44 can be reduced according to the resist pattern a41 (see FIG.
  • the chip resistor a1 formed between the adjacent grooves a44 can be reduced in size. Further, in the case of etching, unlike the case of using a dicing saw, the chip resistor a1 is not cut out, so that the corner portions a11 (FIG. 18 (FIG. 18)) adjacent to each other on the side surfaces a2C to a2F of the chip resistor a1. It is possible to reduce the occurrence of chipping in a), and to improve the appearance of the chip resistor a1. *
  • the chip resistors a1 When the individual chip resistors a1 are cut out by grinding the substrate a30 from the back surface a30B side, the chip resistors a1 may be cut out earlier or later. That is, when cutting out the chip resistor a1, a slight time difference may occur between the chip resistors a1. In this case, the chip resistor a1 previously cut out may vibrate left and right, and may contact the adjacent chip resistor a1. At this time, in each chip resistor a1, since the resin film a24 (first resin film a24A) functions as a bumper, the chip resistor a1 adjacent to the chip resistor a1 while being supported by the support tape a71 prior to singulation.
  • the resin film a24 first resin film a24A
  • the resin films a24 Even if they collide with each other, the resin films a24 first contact with each other in the chip resistors a1, so the corner a12 on the front surface a2A and the back surface a2B side of the chip resistor a1 (especially the edge a85 on the surface a2A side). ) Can be avoided or suppressed.
  • the edge a85 since the first resin film a24A projects outward from the edge a85 of the surface a2A of the chip resistor a1, the edge a85 does not come into contact with the surrounding parts, so that the chipping at the edge a85 is prevented. Can be avoided or suppressed.
  • FIG. 29A shows a state in which a plurality of separated chip resistors a1 are continuously attached to the support tape a71.
  • a thermal foam sheet a73 is attached to the back surface a2B of the substrate a2 of each chip resistor a1.
  • the thermally foamed sheet a73 includes a sheet-like sheet main body a74 and a large number of expanded particles a75 kneaded in the sheet main body a74.
  • the adhesive strength of the sheet main body a74 is stronger than the adhesive strength on the adhesive surface a72 of the support tape a71. Therefore, after sticking the thermal foam sheet a73 on the back surface a2B of the substrate a2 of each chip resistor a1, as shown in FIG. 29C, the support tape a71 is peeled off from each chip resistor a1, and the chip resistor a1 is removed. Transfer to the thermal foam sheet a73. At this time, if the support tape a71 is irradiated with ultraviolet rays (see the dotted arrow in FIG. 29B), the adhesiveness of the adhesive surface a72 is lowered, so that the support tape a71 is easily peeled off from each chip resistor a1. *
  • the thermal foam sheet a73 is heated.
  • the respective foam particles a75 in the sheet main body a74 are foamed and bulge from the surface of the sheet main body a74.
  • the contact area between the thermal foam sheet a73 and the back surface a2B of the substrate a2 of each chip resistor a1 is reduced, and all the chip resistors a1 are naturally peeled off (dropped off) from the thermal foam sheet a73.
  • the chip resistor a1 collected in this way is mounted on a mounting substrate a9 (see FIG. 18B) or is accommodated in an accommodation space formed on an embossed carrier tape (not shown).
  • the processing time can be shortened compared with the case where the chip resistors a1 are peeled off one by one from the support tape a71 or the thermal foam sheet a73.
  • a predetermined number of chip resistors a1 may be directly peeled off from the support tape a71 without using the thermal foam sheet a73.
  • FIGS. 30A to 30C are schematic cross-sectional views showing the chip resistor recovery step (modified example) after the step of FIG. 27G.
  • Each chip resistor a1 can be recovered by another method shown in FIGS. 30A to 30C.
  • FIG. 30A shows a state in which a plurality of chip resistors a1 that are separated into pieces continue to adhere to the support tape a71, as in FIG. 29A.
  • a transfer tape a77 is attached to the back surface a2B of the substrate a2 of each chip resistor a1.
  • the transfer tape a77 has a stronger adhesive force than the adhesive surface a72 of the support tape a71. Therefore, as shown in FIG.
  • the support tape a71 is peeled off from each chip resistor a1.
  • the support tape a71 may be irradiated with ultraviolet rays (see the dotted arrow in FIG. 30B) in order to reduce the adhesiveness of the adhesive surface a72.
  • Frames a78 of a recovery device are attached to both ends of the transfer tape a77.
  • the frames a78 on both sides can move in a direction toward or away from each other.
  • the transfer tape a77 expands and becomes thin. As a result, the adhesive force of the transfer tape a77 is reduced, so that each chip resistor a1 is easily peeled off from the transfer tape a77.
  • FIGS. 31 to 36 are longitudinal sectional views of the chip resistor according to the embodiment or the modification, and FIGS. 31 and 33 also show plan views. 31 to 36, the illustration of the above-described insulating film a23 and the like is omitted for convenience of explanation, and only the substrate a2, the first connection electrode a3, the second connection electrode a4, and the resin film a24 are illustrated. Further, in FIG. 31C and FIG. 33C, the resin film a24 is not shown. *
  • each of the side surfaces a2C to a2F of the substrate a2 has a portion inclined with respect to the plane H perpendicular to the surface a2A of the substrate a2.
  • each of the side surfaces a2C to a2F is a plane along the plane E inclined with respect to the plane H described above.
  • the surface a2A of the substrate a2 and each of the side surfaces a2C to a2F of the substrate a2 form an acute angle.
  • the edge a90 of the back surface a2B of the substrate a2 retreats inward of the substrate a2 with respect to the edge a85 of the surface a2A of the substrate a2.
  • the rectangular edge a90 that outlines the back surface a2B is positioned inside the rectangular edge a85 that outlines the front surface a2A (see FIG. 31C). Therefore, with respect to any of the side surfaces a2C to a2F, the plane E is inclined so as to recede inward of the substrate a2 from the edge a85 of the front surface a2A toward the edge a90 of the back surface a2B. Therefore, each of the side surfaces a2C to a2F in the chip resistor a1 has a trapezoidal shape (substantially isosceles trapezoidal shape) that narrows toward the back surface a2B side. *
  • the first resin film a24A is located in each of the side surfaces a2C to a2F in a region away from the boundary (edge portion a85) between each side surface and the surface a2A toward the back surface a2B side.
  • the second resin film a24B is formed on the surface a2A.
  • the first resin film a24A on each of the side surfaces a2C to a2F may not be separated from the second resin film a24B at the boundary (edge a85) between each side surface and the surface a2A.
  • the resin film a24 is formed continuously from each of the side surfaces a2C to a2F over the surface a2A.
  • each of the side surfaces a2C to a2F is a plane along the plane G inclined with respect to the plane H described above. Further, the surface a2A of the substrate a2 and each of the side surfaces a2C to a2F of the substrate a2 form an obtuse angle. For this reason, the edge a90 of the back surface a2B of the substrate a2 protrudes outward of the substrate a2 with respect to the edge a85 of the surface a2A of the substrate a2. Specifically, in plan view, the rectangular edge a90 that outlines the back surface a2B is located outside the rectangular edge a85 that outlines the front surface a2A (see FIG.
  • each of the side surfaces a2C to a2F in the chip resistor a1 has a trapezoidal shape (substantially isosceles trapezoidal shape) that narrows toward the surface a2A.
  • each of the side surfaces a2C to a2F does not need to be a plane inclined with respect to the plane H described above, and is a curved surface that is convexly curved inward of the substrate a2 as shown in FIGS.
  • the surface a2A of the substrate a2 and each of the side surfaces a2C to a2F of the substrate a2 form an acute angle
  • the back surface a2B of the substrate a2 and each of the side surfaces a2C to a2F of the substrate a2 form an acute angle.
  • the edge a90 of the back surface a2B of the substrate a2 is not shifted to either the outside or the inside of the substrate a2 with respect to the edge a85 of the surface a2A of the substrate a2, and overlaps in plan view. .
  • the edge a90 of the back surface a2B of the substrate a2 is set back inward of the substrate a2 with respect to the edge a85 of the surface a2A of the substrate a2.
  • the edge a90 of the back surface a2B of the substrate a2 projects outward from the substrate a2 with respect to the edge a85 of the surface a2A of the substrate a2.
  • the side surfaces a2C to a2F shown in FIGS. 31 to 36 can be realized by appropriately setting the etching conditions for forming the groove a44 by etching. That is, the shape of the side surfaces a2C to a2F on the substrate a2 can be controlled by the etching technique. As described above, in the chip resistor a1, one of the edge a85 of the front surface a2A and the edge a90 of the back surface a2B of the substrate a2 protrudes outward from the substrate a2 (the case of FIG. 35). except).
  • corner part (corner part) a12 in the front surface a2A and the back surface a2B of the chip resistor a1 does not become a right angle, the chipping in the corner part a12 (particularly the obtuse corner part a12) can be reduced.
  • the corner part a12 (the corner part a12 of the edge part a90) on the back surface a2B of the substrate a2 has an obtuse angle, so that chipping at the corner part a12 can be reduced.
  • the corner part a12 (the corner part a12 of the edge part a85) on the surface a2A of the substrate a2 has an obtuse angle, chipping at the corner part a12 can be reduced.
  • the suction nozzle (not shown) is attached after the back surface a2B of the chip resistor a1 is sucked by the suction nozzle (not shown) of the automatic mounting machine.
  • the chip resistor a1 is mounted on the mounting substrate a9. Prior to adsorbing the chip resistor a1 to the adsorption nozzle (not shown), the outline of the chip resistor a1 is recognized from the front surface a2A side or the back surface a2B side, and then adsorbed on the back surface a2B of the chip resistor a1. A position to be adsorbed by a nozzle (not shown) is determined.
  • the outline of the chip component when the image is recognized from the front surface a2A side or the back surface a2B side of the substrate a2 is as follows.
  • the substrate a2 is clearly constituted by only one of the edge a85 of the front surface a2A and the edge a90 of the back surface a2B (an edge protruding outward from the substrate a2).
  • the outline of the chip resistor a1 can be correctly recognized, a desired portion (for example, the central portion) on the back surface a2B of the chip resistor a1 is accurately attracted to the suction nozzle (not shown), and the chip resistor a1 can be accurately mounted on the mounting substrate a9 (see FIG. 18B). That is, it is possible to improve the mounting position accuracy.
  • the second resin film a24B on each of the side surfaces a2C to a2F is spaced from the surface a2A so that the edge a85 of the substrate a2 is exposed. It is formed in the open area.
  • the surface a2A of the substrate a2 and each of the side surfaces a2C to a2F form an acute angle.
  • the edge a85 of the surface a2A of the substrate a2 stands out, the outline (edge a85) of the chip resistor a1 becomes clearer and easier to recognize, so that the chip resistor a1 can be more accurately attached to the mounting substrate a9. Can be implemented.
  • the outline of the chip resistor a1 can be easily recognized by the edge a85, and thereby the chip resistor a1 can be attracted to the suction nozzle (not shown) at an accurate position.
  • the edge a85 or the edge a90 is focused for image recognition, the first resin film a24A is not in focus because the first resin film a24A is not in focus.
  • the part a85 or the edge part a90 and the first resin film a24A are not confused. *
  • the corner portion a12 (here, the corner portion a12 on the surface a2A side) of the substrate a2 is used as the resin film as shown in FIG. It may be covered with a24. In this case, chipping at the corner portion a12 can be reliably avoided or suppressed. Further, the surface a2A of the substrate a2 is protected by the second resin film a24B. In particular, the surface a24D of the second resin film a24B (center portion a24C) has a height higher than that of the first connection electrode a3 and the second connection electrode a4 (FIGS. 31B and 32B).
  • the first reference example can be implemented in other forms.
  • the chip component of the first reference example the chip resistor a1 is disclosed in the above-described embodiment, but the first reference example can also be applied to a chip component such as a chip capacitor, a chip inductor, or a chip diode. Below, a chip capacitor is explained. *
  • FIG. 37 is a plan view of a chip capacitor according to another embodiment of the first reference example. 38 is a cross-sectional view taken along section line XXXVIII-XXXVIII in FIG.
  • FIG. 39 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • the chip capacitor a101 to be described below portions corresponding to the portions described in the above-described chip resistor a1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the parts denoted by the same reference numerals as those described for the chip resistor a1 have the same configuration as the parts described for the chip resistor a1, unless otherwise specified. The same effect as the part demonstrated by a1 can be show
  • the chip capacitor a101 similarly to the chip resistor a1, the chip capacitor a101 includes the substrate a2, the first connection electrode a3 disposed on the substrate a2 (on the surface a2A side of the substrate a2), and the substrate a2. And a second connection electrode a4.
  • the substrate a2 has a rectangular shape in plan view.
  • a first connection electrode a3 and a second connection electrode a4 are respectively disposed at both ends in the longitudinal direction of the substrate a2.
  • the first connection electrode a3 and the second connection electrode a4 have a substantially rectangular planar shape extending in the short direction of the substrate a2.
  • a plurality of capacitor elements C1 to C9 are arranged in a capacitor arrangement region a105 between the first connection electrode a3 and the second connection electrode a4.
  • the plurality of capacitor elements C1 to C9 are a plurality of element elements (capacitor elements) constituting the element a5 described above, and each of the second connection electrodes a4 via a plurality of fuse units a107 (corresponding to the fuse F described above). Is electrically connected.
  • an insulating layer a20 is formed on the surface a2A of the substrate a2, and a lower electrode film a111 is formed on the surface of the insulating layer a20.
  • the lower electrode film a111 extends over substantially the entire capacitor arrangement region a105. Further, the lower electrode film a111 is formed to extend to a region immediately below the first connection electrode a3. More specifically, the lower electrode film a111 includes a capacitor electrode region a111A that functions as a common lower electrode of the capacitor elements C1 to C9 in the capacitor arrangement region a105, and an external electrode lead disposed immediately below the first connection electrode a3. And a pad region a111B.
  • the capacitor electrode region a111A is located in the capacitor arrangement region a105, and the pad region a111B is located immediately below the first connection electrode a3 and is in contact with the first connection electrode a3.
  • a capacitor film (dielectric film) a112 is formed so as to cover and contact the lower electrode film a111 (capacitor electrode area a111A) in the capacitor arrangement region a105.
  • the capacitive film a112 is formed over the entire capacitor electrode region a111A (capacitor arrangement region a105).
  • the capacitive film a112 further covers the insulating layer a20 outside the capacitor arrangement region a105.
  • An upper electrode film a113 is formed on the capacitor film a112. In FIG. 37, for clarity, the upper electrode film a113 is colored.
  • the upper electrode film a113 includes a capacitor electrode region a113A located in the capacitor arrangement region a105, a pad region a113B located immediately below the second connection electrode a4 and in contact with the second connection electrode a4, and the capacitor electrode region a113A and the pad region. a fuse region a113C disposed between the a113B and the a113B.
  • the upper electrode film a113 is divided (separated) into a plurality of electrode film portions (upper electrode film portions) a131 to a139.
  • each of the electrode film portions a131 to a139 is formed in a rectangular shape, and extends from the fuse region a113C toward the first connection electrode a3 in a strip shape.
  • the plurality of electrode film portions a131 to a139 are opposed to the lower electrode film a111 with a plurality of types of facing areas with the capacitor film a112 interposed therebetween (in contact with the capacitor film a112).
  • the facing area of the electrode film portions a131 to a139 with respect to the lower electrode film a111 may be determined to be 1: 2: 4: 8: 16: 32: 64: 128: 128. That is, the plurality of electrode film portions a131 to a139 include a plurality of electrode film portions having different facing areas, and more specifically, a plurality of facing film areas having a facing area set so as to form a geometric sequence with a common ratio of 2. It includes electrode film portions a131 to a138 (or a131 to a137, a139).
  • the plurality of capacitor elements C1 to C9 respectively constituted by the electrode film portions a131 to a139 and the lower electrode film a111 facing each other with the capacitance film a112 interposed therebetween include a plurality of capacitor elements having different capacitance values.
  • the ratio of the facing areas of the electrode film portions a131 to a139 is as described above, the ratio of the capacitance values of the capacitor elements C1 to C9 is equal to the ratio of the facing areas, and is 1: 2: 4: 8: 16: 32. : 64: 128: 128. That is, the plurality of capacitor elements C1 to C9 include a plurality of capacitor elements C1 to C8 (or C1 to C7, C9) having capacitance values set so as to form a geometric sequence with a common ratio of 2. *
  • the electrode film portions a131 to a135 are formed in a band shape having the same width and a length ratio of 1: 2: 4: 8: 16.
  • the electrode film portions a135, a136, a137, a138, and a139 are formed in a strip shape having the same length and the width ratio set to 1: 2: 4: 8: 8.
  • the electrode film portions a135 to a139 are formed to extend over a range from the edge on the second connection electrode a4 side of the capacitor arrangement region a105 to the edge on the first connection electrode a3 side, and the electrode film portions a131 to a134 is formed shorter than that.
  • the pad region a113B is formed substantially similar to the second connection electrode a4, and has a substantially rectangular planar shape. As shown in FIG. 38, the upper electrode film a113 in the pad region a113B is in contact with the second connection electrode a4.
  • the fuse region a113C is arranged along one long side of the pad region a113B (long side on the inner side with respect to the periphery of the substrate a2).
  • the fuse region a113C includes a plurality of fuse units a107 arranged along the one long side of the pad region a113B.
  • the fuse unit a107 is integrally formed of the same material as the pad region a113B of the upper electrode film a113.
  • the plurality of electrode film portions a131 to a139 are formed integrally with one or a plurality of fuse units a107, and are connected to the pad region a113B via the fuse units a107, and the pad region a113B is connected via the pad region a113B. It is electrically connected to the second connection electrode a4.
  • the electrode film portions a131 to a136 having a relatively small area are connected to the pad region a113B by one fuse unit a107, and the electrode film portions a137 to 139 having a relatively large area include a plurality of electrode film portions a137 to 139. It is connected to the pad region a113B through the fuse unit a107. It is not necessary to use all the fuse units a107, and in this embodiment, some fuse units a107 are unused. *
  • the fuse unit a107 includes a first wide portion a107A for connection to the pad region a113B, a second wide portion a107B for connection to the electrode film portions a131 to a139, and first and second wide portions a107A and 7B. And a narrow portion a107C connecting the two.
  • the narrow portion a ⁇ b> 107 ⁇ / b> C is configured to be cut (fused) by laser light. Accordingly, unnecessary electrode film portions of the electrode film portions a131 to a139 can be electrically separated from the first and second connection electrodes a3 and a4 by cutting the fuse unit a107.
  • the surface of the chip capacitor a101 including the surface of the upper electrode film a113 is covered with the insulating film a23 described above.
  • the insulating film a23 is made of, for example, a nitride film, and is formed so as to extend not only to the upper surface of the chip capacitor a101 but also to the side surfaces a2C to a2F of the substrate a2 and cover the entire side surfaces a2C to a2F. Further, the above-described resin film a24 is formed on the insulating film a23.
  • the first resin film a24A covers the surface a2A side portion of the side surfaces a2C to a2F
  • the second resin film a24B covers the surface a2A. It is interrupted at a85 and the edge a85 is exposed.
  • the insulating film a23 and the resin film a24 are protective films that protect the surface of the chip capacitor a101.
  • the above-described openings a25 are formed in regions corresponding to the first connection electrode a3 and the second connection electrode a4, respectively.
  • the opening a25 penetrates the insulating film a23 and the resin film a24 so as to expose a part of the pad area a111B of the lower electrode film a111 and a part of the pad area a113B of the upper electrode film a113.
  • the opening a25 corresponding to the first connection electrode a3 also penetrates the capacitive film a112. *
  • a first connection electrode a3 and a second connection electrode a4 are embedded in the opening a25, respectively. Thereby, the first connection electrode a3 is bonded to the pad region a111B of the lower electrode film a111, and the second connection electrode a4 is bonded to the pad region a113B of the upper electrode film a113.
  • the first and second external electrodes a3, 4 are formed so as to protrude from the surface of the resin film a24. Thereby, the chip capacitor a101 can be flip-chip bonded to the mounting substrate.
  • FIG. 40 is a circuit diagram showing an internal electrical configuration of the chip capacitor a101.
  • a plurality of capacitor elements C1 to C9 are connected in parallel between the first connection electrode a3 and the second connection electrode a4.
  • fuses F1 to F9 each composed of one or a plurality of fuse units a107 are interposed in series.
  • the capacitance value of the chip capacitor a101 is equal to the sum of the capacitance values of the capacitor elements C1 to C9.
  • the capacitor element corresponding to the cut fuse is cut, and the capacitance of the chip capacitor a101 is equal to the capacitance value of the cut capacitor element. The value decreases.
  • the capacitance value between the pad regions a111B and a113B (total capacitance value of the capacitor elements C1 to C9) is measured, and then one or more appropriately selected from the fuses F1 to F9 according to the desired capacitance value If the fuse is blown with a laser beam, adjustment to a desired capacitance value (laser trimming) can be performed.
  • the capacitance values of the capacitor elements C1 to C8 are set so as to form a geometric sequence with a common ratio of 2, the capacitor element C1 having the smallest capacitance value (the value of the first term of the geometric sequence) Fine adjustment is possible to match the target capacitance value with accuracy corresponding to the capacitance value.
  • the capacitance values of the capacitor elements C1 to C9 may be determined as follows.
  • C1 0.03125 pF
  • C2 0.0625 pF
  • C3 0.125 pF
  • C4 0.25 pF
  • C5 0.5 pF
  • C6 1 pF
  • C7 2 pF, 8 p.
  • the capacity of the capacitor a101 can be finely adjusted. Further, by appropriately selecting a fuse to be cut from the fuses F1 to F9, it is possible to provide a chip capacitor a101 having an arbitrary capacitance value between 10 pF and 18 pF. *
  • the plurality of capacitor elements C1 to C9 that can be separated by the fuses F1 to F9 are provided between the first connection electrode a3 and the second connection electrode a4.
  • the capacitor elements C1 to C9 include a plurality of capacitor elements having different capacitance values, more specifically, a plurality of capacitor elements whose capacitance values are set so as to form a geometric sequence.
  • substrate a2 has a rectangular shape such as 0.3 mm ⁇ 0.15 mm and 0.4 mm ⁇ 0.2 mm in plan view (preferably, a size of 0.4 mm ⁇ 0.2 mm or less). You may have.
  • the capacitor placement region a105 is generally a square region having one side corresponding to the length of the short side of the substrate a2.
  • the thickness of the substrate a2 may be about 150 ⁇ m.
  • substrate a2 may be, for example, a substrate that has been thinned by grinding or polishing from the back surface side (the surface on which capacitor elements C1 to C9 are not formed).
  • a semiconductor substrate typified by a silicon substrate may be used, a glass substrate may be used, or a resin film may be used. *
  • the insulating layer a20 may be an oxide film such as a silicon oxide film.
  • the film thickness may be about 500 to 2000 mm.
  • the lower electrode film a111 is preferably a conductive film, particularly a metal film, and may be an aluminum film, for example.
  • the lower electrode film a111 made of an aluminum film can be formed by sputtering.
  • the upper electrode film a113 is preferably composed of a conductive film, particularly a metal film, and may be an aluminum film.
  • the upper electrode film a113 made of an aluminum film can be formed by sputtering.
  • Patterning for dividing the capacitor electrode region a113A of the upper electrode film a113 into electrode film portions a131 to a139 and further shaping the fuse region a113C into a plurality of fuse units a107 can be performed by photolithography and etching processes.
  • the capacitor film a112 can be made of, for example, a silicon nitride film, and the film thickness can be 500 to 2000 mm (for example, 1000 mm).
  • the capacitive film a112 may be a silicon nitride film formed by plasma CVD (chemical vapor deposition).
  • the insulating film a23 can be formed of, for example, a silicon nitride film, and can be formed by, for example, a plasma CVD method.
  • the film thickness may be about 8000 mm.
  • the resin film a24 can be composed of a polyimide film or other resin film. *
  • the first and second connection electrodes a3 and a4 include, for example, a nickel layer in contact with the lower electrode film a111 or the upper electrode film a113, a palladium layer stacked on the nickel layer, and a gold layer stacked on the palladium layer.
  • a nickel layer contributes to improving the adhesion to the lower electrode film a111 or the upper electrode film a113
  • the palladium layer is made of the material of the upper electrode film or the lower electrode film and the gold of the uppermost layer of the first and second connection electrodes a3, a4. It functions as a diffusion preventing layer that suppresses mutual diffusion.
  • the manufacturing process of such a chip capacitor a101 is the same as the manufacturing process of the chip resistor a1 after forming the element a5.
  • an oxide film for example, a silicon oxide film
  • An insulating layer a20 is formed.
  • a lower electrode film a111 made of an aluminum film is formed over the entire surface of the insulating layer a20 by, for example, sputtering.
  • the thickness of the lower electrode film a111 may be about 8000 mm.
  • a resist pattern corresponding to the final shape of the lower electrode film a111 is formed on the surface of the lower electrode film by photolithography.
  • the lower electrode film is etched to obtain the lower electrode film a111 having the pattern shown in FIG.
  • the etching of the lower electrode film a111 can be performed by, for example, reactive ion etching.
  • a capacitor film a112 made of a silicon nitride film or the like is formed on the lower electrode film a111 by, for example, plasma CVD.
  • the capacitor film a112 is formed on the surface of the insulating layer a20.
  • the upper electrode film a113 is formed on the capacitor film a112.
  • the upper electrode film a113 is made of, for example, an aluminum film and can be formed by a sputtering method. The film thickness may be about 8000 mm.
  • a resist pattern corresponding to the final shape of the upper electrode film a113 is formed on the surface of the upper electrode film a113 by photolithography.
  • the upper electrode film a113 is patterned into a final shape (see FIG. 37 and the like). Accordingly, the upper electrode film a113 has a portion divided into a plurality of electrode film portions a131 to 139 in the capacitor electrode region a113A, and has a plurality of fuse units a107 in the fuse region a113C. It is shaped into a pattern having a connected pad region a113B. Etching for patterning the upper electrode film a113 may be performed by wet etching using an etchant such as phosphoric acid or by reactive ion etching. *
  • the element a5 (capacitor elements C1 to C9 and the fuse unit a107) in the chip capacitor a101 is formed.
  • the insulating film a45 is formed by plasma CVD so as to cover the element a5 (the upper electrode film a113 and the capacitor film a112 in the region where the upper electrode film a113 is not formed) (FIG. 27A).
  • the opening a25 is formed (see FIG. 27C).
  • the probe a70 is pressed against the pad region a113B of the upper electrode film a113 and the pad region a111B of the lower electrode film a111 exposed from the opening a25, and the total capacitance values of the plurality of capacitor elements C0 to C9 are measured ( (See FIG. 27C). Based on the measured total capacitance value, the capacitor element to be disconnected, that is, the fuse to be disconnected, is selected according to the target capacitance value of the chip capacitor a101. *
  • a silicon nitride film is deposited on the cover film (insulating film a45) by, for example, plasma CVD to form an insulating film a23.
  • the cover film described above is integrated with the insulating film a23 and constitutes a part of the insulating film a23.
  • the insulating film a23 formed after the fuse is cut enters the opening of the cover film destroyed at the same time when the fuse is blown, and covers and protects the cut surface of the fuse unit a107. Therefore, the insulating film a23 prevents foreign matter from entering the cut portion of the fuse unit a107 and moisture from entering. Thereby, a highly reliable chip capacitor a101 can be manufactured.
  • the insulating film a23 may be formed so as to have a film thickness of about 8000 mm as a whole.
  • the coating film a46 described above is formed (see FIG. 27D). Thereafter, the opening a25 closed by the coating film a46 and the insulating film a23 is opened (see FIG. 27E), and the first connection electrode a3 and the second connection electrode a4 are formed in the opening a25 by, for example, electroless plating. Grown (see FIG. 27F). Thereafter, as in the case of the chip resistor a1, when the substrate a30 is ground from the back surface a30B (see FIG. 27G), the chip capacitor a101 can be cut out. *
  • the electrode film portions a131 to a149 having a small area can be formed with high accuracy, and the fuse unit a107 having a fine pattern can be formed. Then, after patterning the upper electrode film a113, the fuse to be cut is determined through measurement of the total capacitance value. By cutting the determined fuse, it is possible to obtain a chip capacitor a101 that is accurately adjusted to a desired capacitance value.
  • the chip parts (chip resistor a1 and chip capacitor a101) of the first reference example have been described above, but the first reference example can be implemented in other forms.
  • the common ratio of the geometric sequence may be a number other than two.
  • the common ratio of the geometric sequence may be a number other than two. *
  • the insulating layer a20 is formed on the surface of the substrate a2. However, if the substrate a2 is an insulating substrate, the insulating layer a20 can be omitted. Further, in the chip capacitor a101, only the upper electrode film a113 is divided into a plurality of electrode film parts, but only the lower electrode film a111 is divided into a plurality of electrode film parts, or the upper electrode film a113. Both the lower electrode film a111 may be divided into a plurality of electrode film portions. Furthermore, in the above-described embodiment, an example in which the upper electrode film or the lower electrode film and the fuse unit are integrated is shown.
  • the fuse unit is formed of a conductor film different from the upper electrode film or the lower electrode film. May be.
  • a single-layer capacitor structure having an upper electrode film a113 and a lower electrode film a111 is formed.
  • Another electrode film is laminated on the upper electrode film a113 via a capacitive film.
  • a plurality of capacitor structures may be stacked.
  • a conductive substrate may be used as the substrate a2, the conductive substrate may be used as a lower electrode, and the capacitor film a112 may be formed so as to be in contact with the surface of the conductive substrate.
  • one external electrode may be drawn from the back surface of the conductive substrate.
  • the features of the invention according to the second reference example are the following B1 to B19. (B1) including a substrate, an element formed on the surface of the substrate, and an external connection electrode provided on the surface of the substrate, the side surface of the substrate being in a plane perpendicular to the surface of the substrate A chip component having an inclined portion. *
  • the chip component in the chip component, one of the edge portion on the front surface and the edge portion on the back surface of the substrate protrudes more outward than the other. Therefore, since the corner part (corner part) of the chip part does not become a right angle, chipping at the corner part (particularly an obtuse corner part) can be reduced.
  • the outline of the chip component when the image is recognized from the front side or the back side of the substrate is either the front edge or the back edge of the substrate (the edge protruding outward from the substrate). It is made up of only clear. Therefore, since the outline of the chip component can be recognized correctly, the chip component can be mounted on the mounting substrate with high accuracy. That is, it is possible to improve the mounting position accuracy.
  • B2 The chip component according to B1, wherein the side surface of the substrate is a plane along a plane inclined with respect to a plane perpendicular to the surface of the substrate. *
  • one of the edge portion of the front surface and the edge portion of the back surface of the substrate can be reliably projected outward from the substrate.
  • B3 The chip component according to B1 or B2, wherein an edge of the back surface of the substrate is retracted inward of the substrate with respect to an edge of the surface of the substrate.
  • chipping at the corner portion can be reduced.
  • B4 The chip component according to B1 or B2, wherein an edge of the back surface of the substrate protrudes outward from the edge of the surface of the substrate.
  • the chip component becomes a chip resistor, and the chip resistor can easily and quickly respond to a plurality of types of resistance values by selecting and cutting one or a plurality of fuses. it can.
  • chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
  • the element element is a capacitor element having a capacitive film formed on the substrate and an electrode film in contact with the capacitive film.
  • the chip component is a chip capacitor, and the chip capacitor can easily and quickly cope with a plurality of types of capacitance values by selecting and cutting one or a plurality of fuses.
  • chip capacitors having various capacitance values can be realized by a common design by combining a plurality of capacitor elements having different capacitance values.
  • the chip component may be a chip inductor.
  • the chip component may be a chip diode.
  • B11 a step of forming an element on the surface of the substrate, a step of forming an external connection electrode on the surface of the substrate, and a side surface of the substrate that is inclined with respect to a plane perpendicular to the surface of the substrate.
  • a method for manufacturing a chip component comprising: *
  • the corner part (corner part) of the chip part does not become a right angle, chipping at the corner part (particularly an obtuse corner part) can be reduced.
  • the outline of the chip component when the image is recognized from the front side or the back side of the substrate is either the front edge or the back edge of the substrate (the edge protruding outward from the substrate). It is made up of only clear. Therefore, since the outline of the chip component can be recognized correctly, the chip component can be mounted on the mounting substrate with high accuracy. That is, it is possible to improve the mounting position accuracy.
  • (B12) A step of forming elements and external connection electrodes in a plurality of chip component regions set on the surface of the substrate, respectively, and a boundary region of the plurality of chip component regions having a predetermined depth from the surface of the substrate. And forming a groove defined by a side wall having a portion inclined with respect to a plane perpendicular to the surface of the substrate, and grinding the back surface of the substrate until it reaches the groove, whereby a plurality of the substrates are formed. And a step of dividing the chip part into chip parts.
  • the side surfaces of the substrate in the plurality of chip components can be shaped at a time so as to have a portion inclined with respect to a plane perpendicular to the surface of the substrate. Further, by grinding the back surface of the substrate until it reaches the groove, a plurality of chip component pieces can be obtained from the substrate at a time. Therefore, it is possible to shorten the manufacturing time of a plurality of chip parts.
  • one of the front edge and the back edge of the substrate can be reliably projected outward from the other than the other.
  • B14 The method of manufacturing a chip component according to any one of B11 to B13, including a step of retracting an edge of the back surface of the substrate inward of the substrate with respect to an edge of the surface of the substrate.
  • chipping in the corner portion can be reduced.
  • B15 The method of manufacturing a chip part according to any one of B11 to B13, including a step of projecting an edge of the back surface of the substrate outward from the edge of the surface of the substrate. . *
  • the corner portion on the surface of the substrate has an obtuse angle, so that chipping at the corner portion can be reduced.
  • B16 The method for manufacturing a chip part according to any one of B11 to B15, wherein the surface of the substrate and the side surface of the substrate form an acute angle. According to this method, since the edge of the surface of the substrate stands out, the outline of the chip component becomes clearer and easier to recognize, so that the chip component can be mounted on the mounting substrate with higher accuracy (higher mounting position accuracy). Can be improved).
  • a method for manufacturing a chip part according to claim 1. (B18) The chip component manufacturing method according to B17, wherein the element element is a resistor including a resistor film formed on the substrate and a wiring film laminated so as to be in contact with the resistor film. . *
  • the chip component becomes a chip resistor, and the chip resistor can easily and quickly respond to a plurality of types of resistance values by selecting and cutting one or a plurality of fuses. it can.
  • chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
  • the chip component becomes a chip capacitor, and the chip capacitor can easily and quickly respond to a plurality of types of capacitance values by selecting and cutting one or a plurality of fuses.
  • chip capacitors having various capacitance values can be realized by a common design by combining a plurality of capacitor elements having different capacitance values.
  • FIG. 41A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the second reference example
  • FIG. 41B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is a typical side view which shows the state made.
  • the chip resistor b1 is a minute chip part and has a rectangular parallelepiped shape as shown in FIG.
  • the planar shape of the chip resistor b1 is a rectangle with two orthogonal sides (long side b81, short side b82) of 0.4 mm or less and 0.2 mm or less, respectively.
  • the length L (the length of the long side b81) is about 0.3 mm
  • the width W (the length of the short side b82) is about 0.15 mm
  • the thickness T is about 0.1 mm.
  • the chip resistor b1 is formed by forming a plurality of chip resistors b1 in a lattice shape on a substrate, forming grooves in the substrate, and then polishing the back surface (or dividing the substrate by the grooves) to obtain individual chips. It is obtained by separating the resistor b1.
  • the chip resistor b1 includes a substrate b2 constituting a main body (resistor main body) of the chip resistor b1, a first connection electrode b3 and a second connection electrode b4 that serve as external connection electrodes, a first connection electrode b3, and a second connection electrode. It mainly includes an element b5 externally connected by a connection electrode b4. *
  • the substrate b2 has a substantially rectangular parallelepiped chip shape.
  • the upper surface in FIG. 41A is the surface b2A.
  • the surface b2A is a surface (element formation surface) on which the element b5 is formed on the substrate b2, and has a substantially rectangular shape.
  • the surface opposite to the front surface b2A in the thickness direction of the substrate b2 is a back surface b2B.
  • the front surface b2A and the back surface b2B have substantially the same shape and are parallel to each other. However, the front surface b2A is larger than the back surface b2B.
  • the back surface b2B fits inside the surface b2A in a plan view viewed from the direction orthogonal to the surface b2A.
  • the rectangular edge defined by the pair of long sides b81 and short side b82 on the front surface b2A is referred to as an edge b85, and the rectangular edge defined by the pair of long sides b81 and short side b82 on the back surface b2B The edge b90.
  • the substrate b2 has a side surface b2C, a side surface b2D, a side surface b2E, and a side surface b2F that extend across these surfaces and connect these surfaces.
  • the side surface b2C is constructed between the short sides b82 on one side in the longitudinal direction on the front surface b2A and the back surface b2B (left front side in FIG. 41A), and the side surface b2D is on the other side in the longitudinal direction on the front surface b2A and the back surface b2B ( It is constructed between the short sides b82 on the right back side in FIG.
  • the side surface b2C and the side surface b2D are both end surfaces of the substrate b2 in the longitudinal direction.
  • the side surface b2E is constructed between the long sides b81 on one side in the short direction on the front surface b2A and the back surface b2B (the left back side in FIG. 41A), and the side surface b2F is the short direction on the front surface b2A and the back surface b2B. It is constructed between the long sides b81 on the other side (the right front side in FIG. 41A).
  • the side surface b2E and the side surface b2F are both end surfaces of the substrate b2 in the lateral direction.
  • each of side surface b2C and side surface b2D intersects (substantially orthogonal) with each of side surface b2E and side surface b2F.
  • each of the side surfaces b2C to b2F has an isosceles trapezoidal shape having an upper bottom on the rear surface b2B side and a lower bottom on the front surface b2A side. That is, the side shape of the chip resistor b1 is an isosceles trapezoid. For this reason, adjacent surfaces b2A to b2F form an acute angle or an obtuse angle.
  • the surface b2A and each of the side surface b2C, the side surface b2D, the side surface b2E, and the side surface b2F are acute angles
  • the back surface b2B and each of the side surface b2C, the side surface b2D, the side surface b2E, and the side surface b2F are obtuse angles. It is done.
  • each of the side faces b2C to b2F is shown inclined (exaggerated) from the actual side. *
  • the chip resistor b1 has a resin film b24.
  • the resin film b24 includes a first resin film b24A and a second resin film b24B different from the first resin film b24A.
  • the first resin film b24A is formed in regions slightly apart from the edge b85 of the surface b2A to the back surface b2B side in each of the side surface b2C, side surface b2D, side surface b2E, and side surface b2F.
  • the second resin film b24B covers a portion of the insulating film b23 on the surface b2A that does not overlap with the edge b85 of the surface b2A (an inner region of the edge b85).
  • the insulating film b23 and the resin film b24 will be described in detail later. *
  • the first connection electrode b3 and the second connection electrode b4 are formed in a region inside the edge b85 on the surface b2A of the substrate b2, and are partially exposed from the second resin film b24B on the surface b2A. Yes.
  • the second resin film b24B covers the surface b2A (strictly speaking, the insulating film b23 on the surface b2A) so as to expose the first connection electrode b3 and the second connection electrode b4.
  • Each of the first connection electrode b3 and the second connection electrode b4 is configured, for example, by stacking Ni (nickel), Pd (palladium), and Au (gold) on the surface b2A in this order.
  • the first connection electrode b3 and the second connection electrode b4 are arranged at intervals in the longitudinal direction of the surface b2A, and are long in the short direction of the surface b2A.
  • the first connection electrode b3 is provided near the side surface b2C
  • the second connection electrode b4 is provided near the side surface b2D.
  • the element b5 is a circuit element, and is formed in a region between the first connection electrode b3 and the second connection electrode b4 on the surface b2A of the substrate b2, and from above by the insulating film b23 and the second resin film b24B. It is covered.
  • the element b5 constitutes the resistor body described above.
  • the element b5 in this embodiment is a resistor b56.
  • the resistor b56 is configured by a circuit network in which a plurality of (unit) resistors R having equal resistance values are arranged in a matrix on the surface b2A.
  • the resistor R is made of TiN (titanium nitride), TiON (titanium oxynitride) or TiSiON.
  • the element b5 is electrically connected to a wiring film b22, which will be described later, and is electrically connected to the first connection electrode b3 and the second connection electrode b4 via the wiring film b22.
  • the first connection electrode b3 and the second connection electrode b4 are opposed to the mounting substrate b9, and electrical and mechanical to the circuit (not shown) of the mounting substrate b9 by the solder b13.
  • the chip resistor b1 can be mounted on the mounting substrate b9 (flip chip connection).
  • the first connection electrode b3 and the second connection electrode b4 that function as external connection electrodes are formed of gold (Au) or are plated with gold in order to improve solder wettability and reliability. It is desirable. *
  • FIG. 42 is a plan view of the chip resistor, showing the arrangement relationship between the first connection electrode, the second connection electrode and the element, and the configuration (layout pattern) of the element in plan view.
  • element b5 is a resistor network.
  • the element b5 includes eight resistors R arranged along the row direction (longitudinal direction of the substrate b2) and 44 resistors arranged along the column direction (width direction of the substrate b2). It has a total of 352 resistors R composed of the body R.
  • These resistors R are a plurality of element elements that constitute a resistance network of the element b5. *
  • a plurality of types of resistor circuits R are formed by grouping and electrically connecting a large number of these resistors R every predetermined number of 1 to 64.
  • the formed plural types of resistance circuits are connected in a predetermined manner by a conductor film D (a wiring film formed of a conductor).
  • a conductor film D a wiring film formed of a conductor.
  • fuses fuses
  • F fuses
  • the plurality of fuses F and the conductor films D are arranged along the inner side of the second connection electrode b3 so that the arrangement region is linear.
  • the plurality of fuses F and the conductor film D are arranged so as to be adjacent to each other, and the arrangement direction thereof is linear.
  • the plurality of fuses F connect a plurality of types of resistor circuits (a plurality of resistors R for each resistor circuit) to the second connection electrode b3 so as to be cut (separable).
  • the plurality of fuses F and the conductor film D constitute the resistor main body described above.
  • FIG. 43A is an enlarged plan view of a part of the element shown in FIG.
  • FIG. 43B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 43A drawn to explain the configuration of the resistor in the element.
  • 43C is a longitudinal cross-sectional view in the width direction along CC of FIG. 43A drawn to explain the configuration of the resistor in the element. 43A, 43B, and 43C, the configuration of the resistor R will be described. *
  • the chip resistor b1 further includes an insulating layer b20 and a resistor film b21 in addition to the wiring film b22, the insulating film b23, and the resin film b24 described above (see FIGS. 43B and 43C).
  • the insulating layer b20, the resistor film b21, the wiring film b22, the insulating film b23, and the resin film b24 are formed on the substrate b2 (surface b2A).
  • the insulating layer b20 is made of SiO 2 (silicon oxide).
  • the insulating layer b20 covers the entire surface b2A of the substrate b2.
  • the insulating layer b20 has a thickness of about 10,000 mm.
  • the resistor film b21 is formed on the insulating layer b20.
  • the resistor film b21 is formed of TiN, TiON, or TiSiON.
  • the thickness of the resistor film b21 is about 2000 mm.
  • the resistor film b21 constitutes a plurality of resistor films (hereinafter referred to as “resistor film line b21A”) extending linearly in parallel between the first connection electrode b3 and the second connection electrode b4.
  • the resistor film line b21A may be cut at a predetermined position in the line direction (see FIG. 43A). *
  • a wiring film b22 is stacked on the resistor film line b21A.
  • the wiring film b22 is made of Al (aluminum) or an alloy of aluminum and Cu (copper) (AlCu alloy).
  • the thickness of the wiring film b22 is about 8000 mm.
  • the wiring film b22 is laminated on the resistor film line b21A with a constant interval R in the line direction, and is in contact with the resistor film line b21A. *
  • the electrical characteristics of the resistor film line b21A and the wiring film b22 having this configuration are shown by circuit symbols as shown in FIG. That is, as shown in FIG. 44 (a), the resistor film lines b21A in the region of the predetermined interval R each form one resistor R having a constant resistance value r. In the region where the wiring film b22 is laminated, the resistor film line b21A is short-circuited by the wiring film b22 by electrically connecting the resistors R adjacent to each other. Therefore, a resistance circuit is formed which is formed by connecting in series the resistor R of the resistor r shown in FIG. *
  • each resistor R includes a resistor film line b21A (resistor film b21) and a plurality of wiring films b22 stacked on the resistor film line b21A at a predetermined interval in the line direction.
  • a resistor film line b21A at a constant interval R where b22 is not stacked constitutes one resistor R.
  • the resistor film lines b ⁇ b> 21 ⁇ / b> A in the portion constituting the resistor R are all equal in shape and size. Therefore, the multiple resistors R arranged in a matrix on the substrate b2 have the same resistance value.
  • the wiring film b22 laminated on the resistor film line b21A forms a resistor R and also serves as a conductor film D for connecting a plurality of resistors R to form a resistor circuit.
  • 45 (a) is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 42
  • FIG. 45 (b) is a plan view of FIG. 45 (a). It is a figure which shows the cross-section which follows BB. *
  • the above-described fuse F and conductor film D are also formed by the wiring film b22 laminated on the resistor film b21 forming the resistor R. That is, the fuse F and the conductor film D are formed on the same layer as the wiring film b22 laminated on the resistor film line b21A forming the resistor R by Al or AlCu alloy which is the same metal material as the wiring film b22. Yes.
  • the wiring film b22 is also used as a conductor film D for electrically connecting a plurality of resistors R in order to form a resistance circuit. *
  • the wiring film for forming the resistor R, the fuse F, the conductor film D, and the element b5 are connected to the first connection electrode b3 and the second connection film b2.
  • a wiring film for connecting to the connection electrode b4 is formed as the wiring film b22 using the same metal material (Al or AlCu alloy). Note that the fuse F is different from the wiring film b22 (differentiated) because the fuse F is formed so as to be easily cut and no other circuit element exists around the fuse F. This is because they are arranged in such a manner. *
  • a region where the fuse F is arranged is referred to as a trimming target region X (see FIGS. 42 and 45A).
  • the trimming target region X is a linear region along the inner side of the second connection electrode b3.
  • the conductor film D is disposed in the trimming target region X.
  • a resistor film b21 is also formed below the wiring film b22 in the trimming target region X (see FIG. 45B).
  • the fuse F is a wiring having a larger inter-wiring distance (separated from the surroundings) than the portion other than the trimming target region X in the wiring film b22. *
  • the fuse F indicates not only a part of the wiring film b22 but also a group (fuse element) of a part of the resistor R (resistor film b21) and a part of the wiring film b22 on the resistor film b21. It may be.
  • the fuse F has been described only when the same layer as that of the conductor film D is used. However, in the conductor film D, another conductor film is further laminated thereon to lower the resistance value of the conductor film D as a whole. You may do it. Even in this case, if a conductor film is not laminated on the fuse F, the fusing property of the fuse F will not be deteriorated. *
  • FIG. 46 is an electric circuit diagram of an element according to the embodiment of the second reference example.
  • element b5 includes reference resistance circuit R8, resistance circuit R64, two resistance circuits R32, resistance circuit R16, resistance circuit R8, resistance circuit R4, resistance circuit R2, resistance circuit R1, and resistance circuit R. / 2, resistor circuit R / 4, resistor circuit R / 8, resistor circuit R / 16, resistor circuit R / 32 are connected in series from the first connection electrode b3 in this order.
  • Each of the reference resistor circuit R8 and the resistor circuits R64 to R2 is configured by connecting in series the same number of resistors R as the last number (“64” in the case of R64).
  • the resistor circuit R1 is composed of one resistor R.
  • Each of the resistance circuits R / 2 to R / 32 is configured by connecting in parallel the same number of resistors R as the last number (“32” in the case of R / 32). The meaning of the number at the end of the resistor circuit is the same in FIGS. 47 and 48 described later. *
  • One fuse F is connected in parallel to each of the resistor circuits R64 to R / 32 other than the reference resistor circuit R8.
  • the fuses F are connected in series either directly or via a conductor film D (see FIG. 45A).
  • the element b5 is a reference composed of a series connection of eight resistors R provided between the first connection electrode b3 and the second connection electrode b4.
  • a resistor circuit of the resistor circuit R8 is configured.
  • the chip resistor in which the first connection electrode b3 and the second connection electrode b4 are connected by a resistance circuit (reference resistance circuit R8) of 8r 64 ⁇ .
  • a container b1 is configured.
  • each resistance circuit is not incorporated in the element b5.
  • the fuse F is selectively blown by, for example, laser light according to a required resistance value.
  • the resistance circuit in which the fuse F connected in parallel is blown is incorporated in the element b5. Therefore, the entire resistance value of the element b5 can be set to a resistance value in which a resistance circuit corresponding to the blown fuse F is connected in series.
  • a plurality of types of resistor circuits have one, two, four, eight, sixteen, thirty-two, etc. resistors R having the same resistance value in series, and a geometric sequence having a common ratio of two.
  • the number of resistors R is increased, and a plurality of types of series resistor circuits and resistors R having the same resistance value are connected in parallel to 2, 4, 8, 16,.
  • a resistor having a desired value can be generated in the chip resistor b1.
  • FIG. 47 is an electric circuit diagram of an element according to another embodiment of the second reference example.
  • the element b5 instead of configuring the element b5 by connecting the reference resistance circuit R8 and the resistance circuit R64 to the resistance circuit R / 32 in series, the element b5 may be configured as shown in FIG. Specifically, between the first connection electrode b3 and the second connection electrode b4, the reference resistance circuit R / 16 and 12 types of resistance circuits R / 16, R / 8, R / 4, R / 2, R1, R2 , R4, R8, R16, R32, R64, R128 may be configured by a series connection circuit with a parallel connection circuit. *
  • a fuse F is connected in series to each of the 12 types of resistor circuits other than the reference resistor circuit R / 16. In a state where all the fuses F are not blown, each resistance circuit is electrically incorporated into the element b5. If the fuse F is selectively blown by, for example, laser light according to the required resistance value, the resistance circuit corresponding to the blown fuse F (the resistance circuit in which the fuse F is connected in series) is the element b5. Therefore, the resistance value of the entire chip resistor b1 can be adjusted.
  • FIG. 48 is an electric circuit diagram of an element according to still another embodiment of the second reference example. 48 is characterized in that it has a circuit configuration in which a plurality of types of resistor circuits connected in series and a plurality of types of resistor circuits connected in series are connected in series.
  • fuses F are connected in parallel to each of the plurality of resistor circuits connected in series, and the plurality of resistor circuits connected in series are all short-circuited by the fuse F. It is in a state. Therefore, when the fuse F is blown, the resistance circuit short-circuited by the blown fuse F is electrically incorporated into the element b5.
  • a fuse F is connected in series to each of the plurality of types of resistor circuits connected in parallel. Therefore, by blowing the fuse F, the resistor circuit to which the blown fuse F is connected in series can be electrically disconnected from the parallel connection of the resistor circuit.
  • a small resistance of 1 k ⁇ or less is made on the parallel connection side, and if a resistance circuit of 1 k ⁇ or more is made on the series connection side, a wide range from a small resistance of several ⁇ to a large resistance of several M ⁇ is obtained.
  • Resistor circuits can be made using a network of resistors constructed with an equal basic design.
  • chip resistor b1 by selecting and cutting one or a plurality of fuses F, it is possible to easily and quickly cope with a plurality of types of resistance values. In other words, by combining a plurality of resistors R having different resistance values, chip resistors b1 having various resistance values can be realized with a common design.
  • FIG. 49 is a schematic cross-sectional view of a chip resistor.
  • the chip resistor b1 will be described in more detail with reference to FIG.
  • the element b5 described above is simplified and each element other than the substrate b2 is hatched. *
  • the insulating film b23 is made of, for example, SiN (silicon nitride), and has a thickness of 1000 to 5000 mm (here, about 3000 mm).
  • the insulating film b23 is provided over the entire area of the surface b2A and the side surfaces b2C to b2F.
  • the insulating film b23 on the surface b2A covers the resistor film b21 and each wiring film b22 (that is, the element b5) on the resistor film b21 from the surface (upper side in FIG. 49), and each resistor in the element b5.
  • the upper surface of R is covered.
  • the insulating film b23 also covers the wiring film b22 in the trimming target region X described above (see FIG. 45B).
  • the insulating film b23 is in contact with the element b5 (the wiring film b22 and the resistor film b21), and is also in contact with the insulating layer b20 in a region other than the resistor film b21.
  • the insulating film b23 on the surface b2A functions as a protective film that covers the entire surface b2A and protects the element b5 and the insulating layer b20.
  • the insulating film b23 prevents a short circuit between the resistors R other than the wiring film b22 (short circuit between adjacent resistor film lines b21A).
  • the insulating film b23 provided on each of the side surfaces b2C to b2F functions as a protective layer that protects each of the side surfaces b2C to b2F.
  • the boundary between each of the side surfaces b2C to b2F and the surface b2A is the aforementioned edge b85, but the insulating film b23 also covers the boundary (edge b85).
  • a portion covering the edge b85 (a portion overlapping the edge b85) is referred to as an end b23A. *
  • the resin film b24 protects the surface b2A of the chip resistor b1 together with the insulating film b23, and is made of a resin such as polyimide.
  • the thickness of the resin film b24 is about 5 ⁇ m.
  • the resin film b24 includes the first resin film b24A and the second resin film b24B.
  • the first resin film b24A covers a part of each of the side surfaces b2C to b2F that is slightly separated from the edge b85 (the end b23A of the insulating film b23) toward the back surface b2B.
  • the first resin film b24A is formed in each of the side surfaces b2C to b2F in a region having a gap K from the edge b85 of the surface b2A to the back surface b2B side.
  • the first resin film b24A is arranged to be biased toward the front surface b2A rather than the back surface b2B.
  • the first resin films b24A on the side surfaces b2C and b2D extend in a streak pattern along the short side b82, and are formed over the entire region in the direction of the short side b82 (see FIG. 41A).
  • First resin film b24A on side surfaces b2E and b2F Extends in a streak shape along the long side b81 and is formed over the entire region in the direction of the long side b81 (see FIG. 41A).
  • the first resin film b24A on each of the side surfaces b2C to b2F protrudes outward from the edge (edge b85) of the surface b2A.
  • the first resin film b24A bulges outward in an arc shape from the edge b85 in the direction along the surface b2A. Therefore, the first resin film b24A forms the outline of the chip resistor b1 in plan view.
  • the second resin film b24B covers substantially the entire surface of the insulating film b23 on the surface b2A (including the resistor film b21 and the wiring film b22 covered with the insulating film b23). Specifically, the second resin film b24B is formed away from the end b23A so as not to cover the end b23A (the edge b85 of the surface b2A) of the insulating film b23. Therefore, the first resin film b24A and the second resin film b24B are not continuous and are interrupted at the end b23A (the entire area of the edge b85). As a result, the end b23A (the entire area of the edge b85) of the insulating film b23 is exposed to the outside. *
  • each opening b25 is formed at two positions apart in plan view.
  • Each opening b25 is a through hole that continuously penetrates the second resin film b24B and the insulating film b23 in the respective thickness directions. Therefore, the opening b25 is formed not only in the second resin film b24B but also in the insulating film b23.
  • a part of the wiring film b22 is exposed from each opening b25.
  • a portion of the wiring film b22 exposed from each opening b25 is a pad region b22A for external connection.
  • one opening b25 is filled with the first connection electrode b3, and the other opening b25 is filled with the second connection electrode b4.
  • a part of each of the first connection electrode b3 and the second connection electrode b4 protrudes from the opening b25 on the surface of the second resin film b24B.
  • the first connection electrode b3 is electrically connected to the wiring film b22 in the pad region b22A in the opening b25 through the one opening b25.
  • the second connection electrode b4 is electrically connected to the wiring film b22 in the pad region b22A in the opening b25 through the other opening b25.
  • each of the first connection electrode b3 and the second connection electrode b4 is electrically connected to the element b5.
  • the wiring film b22 forms a wiring connected to each of the group of resistors R (resistor b56), the first connection electrode b3, and the second connection electrode b4.
  • the second resin film b24B and the insulating film b23 in which the opening b25 is formed cover the surface b2A in a state where the first connection electrode b3 and the second connection electrode b4 are exposed from the opening b25. Therefore, electrical connection between the chip resistor b1 and the mounting substrate b9 can be achieved via the first connection electrode b3 and the second connection electrode b4 that protrude from the opening b25 on the surface of the second resin film b24B. (See FIG. 41 (b)). *
  • the portion (referred to as “central portion b24C”) located between the first connection electrode b3 and the second connection electrode b4 is referred to as the first connection electrode b3 and the second connection electrode. It is higher than b4 (away from the surface b2A). That is, the central portion b24C has a surface b24D that is higher than the first connection electrode b3 and the second connection electrode b4. The surface b24D is convexly curved in a direction away from the surface b2A.
  • FIG. 50A to 50G are schematic sectional views showing a manufacturing method of the chip resistor shown in FIG.
  • a substrate b30 as a base of the substrate b2 is prepared.
  • the surface b30A of the substrate b30 is the surface b2A of the substrate b2
  • the back surface b30B of the substrate b30 is the back surface b2B of the substrate b2.
  • the surface b30A of the substrate b30 is thermally oxidized to form an insulating layer b20 made of SiO 2 or the like on the surface b30A, and the element b5 (the resistor R and the wiring film b22 connected to the resistor R is formed on the insulating layer b20. ).
  • a TiN, TiON, or TiSiON resistor film b21 is formed on the entire surface of the insulating layer b20 by sputtering, and aluminum is further formed on the resistor film b21 so as to be in contact with the resistor film b21.
  • a (Al) wiring film b22 is laminated.
  • the resistor film b21 and the wiring film b22 are selectively removed and patterned by dry etching such as RIE (Reactive Ion Etching), for example, as shown in FIG.
  • dry etching such as RIE (Reactive Ion Etching)
  • FIG. 42 a plan view, a configuration is obtained in which resistor film lines b21A having a certain width on which the resistor films b21 are stacked are arranged in the column direction with a certain interval.
  • a region in which the resistor film line b21A and the wiring film b22 are partially cut is formed, and the fuse F and the conductor film D are formed in the trimming target region X (see FIG. 42).
  • the wiring film b22 laminated on the resistor film line b21A is selectively removed by wet etching, for example.
  • an element b5 having a configuration in which the wiring film b22 is laminated with a predetermined interval R on the resistor film line b21A is obtained.
  • the resistance value of the entire element b5 may be measured.
  • the element b5 is formed at a number of locations on the surface b30A of the substrate b30 according to the number of chip resistors b1 formed on one substrate b30.
  • a region where the element b5 (the resistor b56 described above) is formed on the substrate b30 is referred to as a chip component region Y (or a chip resistor region Y).
  • the component region Y (that is, the element b5) is formed (set).
  • One chip component region Y coincides with a plan view of one completed chip resistor b1 (see FIG. 49).
  • a region between adjacent chip component regions Y on the surface b30A of the substrate b30 is referred to as a boundary region Z.
  • the boundary region Z has a belt shape and extends in a lattice shape in plan view.
  • One chip component region Y is arranged in one lattice defined by the boundary region Z. Since the width of the boundary region Z is as extremely narrow as 1 ⁇ m to 60 ⁇ m (for example, 20 ⁇ m), many chip component regions Y can be secured on the substrate b30, and as a result, mass production of the chip resistors b1 becomes possible.
  • an insulating film b45 made of SiN is formed over the entire surface b30A of the substrate b30 by a CVD (Chemical Vapor Deposition) method.
  • the insulating film b45 covers and contacts all of the insulating layer b20 and the element b5 (resistor film b21 and wiring film b22) on the insulating layer b20. Therefore, the insulating film b45 also covers the wiring film b22 in the trimming target region X (see FIG. 42) described above.
  • the insulating film b45 is formed over the entire surface b30A of the substrate b30, the insulating film b45 is formed to extend to a region other than the trimming target region X on the surface b30A. Thereby, the insulating film b45 becomes a protective film for protecting the entire surface b30A (including the element b5 on the surface b30A).
  • FIG. 50B a resist pattern b41 is formed over the entire surface b30A of the substrate b30 so as to cover the entire insulating film b45.
  • An opening b42 is formed in the resist pattern b41.
  • FIG. 51 is a schematic plan view of a part of a resist pattern used for forming a groove in the step of FIG. 50B. *
  • the opening b42 of the resist pattern b41 is a plan view when a large number of chip resistors b1 (in other words, the above-described chip component region Y) are arranged in a matrix (also in a lattice shape). It corresponds (corresponds) to the region between the outlines of the adjacent chip resistors b1 (the hatched portion in FIG. 51, in other words, the boundary region Z). Therefore, the overall shape of the opening b42 is a lattice shape having a plurality of linear portions b42A and b42B orthogonal to each other. *
  • each of insulating film b45, insulating layer b20, and substrate b30 is selectively removed by plasma etching using resist pattern b41 as a mask. As a result, the material of the substrate b30 is removed in the boundary region Z between the adjacent elements b5 (chip component region Y).
  • the position (boundary region Z) coinciding with the opening b42 of the resist pattern b41 in plan view reaches the middle of the thickness of the substrate b30 from the surface b30A of the substrate b30 through the insulating film b45 and the insulating layer b20.
  • a groove b44 having a predetermined depth is formed.
  • the groove b44 is partitioned by a pair of side walls b44A facing each other and a bottom wall b44B connecting the lower ends of the pair of side walls b44A (the end on the back surface b30B side of the substrate b30).
  • the depth of the groove b44 with respect to the surface b30A of the substrate b30 is about 100 ⁇ m, and the width of the groove b44 (the interval between the opposing side walls b44A) is around 20 ⁇ m.
  • the width of the groove b44 increases as it approaches the bottom wall b44B. Therefore, the side surface (section screen b44C) that partitions the groove b44 in each side wall b44A is inclined with respect to the plane H perpendicular to the surface b30A of the substrate b30.
  • the overall shape of the groove b44 in the substrate b30 is a lattice shape that coincides with the opening b42 (see FIG. 51) of the resist pattern b41 in plan view. Then, on the surface b30A of the substrate b30, a rectangular frame portion (boundary region Z) in the groove b44 surrounds the chip component region Y where each element b5 is formed. The portion where the element b5 is formed on the substrate b30 is a semi-finished product b50 of the chip resistor b1.
  • the semi-finished products b50 are located one by one in the chip component region Y surrounded by the groove b44, and these semi-finished products b50 are arranged in a matrix.
  • the substrate b30 is separated into the substrate b2 (the resistor main body described above) for each of the plurality of chip component regions Y.
  • the resist pattern b41 is removed, and the insulating film b45 is selectively removed by etching using the mask b65 as shown in FIG. 50C.
  • an opening b66 is formed in a portion of the insulating film b45 that coincides with each pad region b22A (see FIG. 49) in plan view.
  • the portion of the insulating film b45 that coincides with the opening b66 is removed by etching, and the opening b25 is formed in the portion.
  • the insulating film b45 is formed so as to expose each pad region b22A in the opening b25.
  • Two openings b25 are formed for one semi-finished product b50. *
  • each semi-finished product b50 after the two openings b25 are formed in the insulating film b45, the probe b70 of the resistance measuring device (not shown) is brought into contact with the pad region b22A of each opening b25, and the entire resistance value of the element b5 Is detected. Then, by irradiating a laser beam (not shown) through the insulating film b45 to an arbitrary fuse F (see FIG. 42), the wiring film b22 in the trimming target region X is trimmed with the laser beam, and the fuse F is melted.
  • the resistance value of the entire semi-finished product b50 (in other words, the chip resistor b1) can be adjusted as described above.
  • the insulating film b45 is a cover film that covers the element b5, it is possible to prevent a short circuit from occurring due to debris or the like generated at the time of fusing attached to the element b5. Further, since the insulating film b45 covers the fuse F (resistor film b21), the energy of the laser beam can be stored in the fuse F and the fuse F can be surely blown.
  • the insulating film b45 is thickened.
  • the insulating film b45 is also formed over the entire inner peripheral surface of the groove b44 (the section screen b44C of the side wall b44A and the upper surface of the bottom wall b44B).
  • the final insulating film b45 (the state shown in FIG. 50D) has a thickness of 1000 to 5000 mm (here, about 3000 mm). At this time, a part of the insulating film b45 enters each opening b25 and closes the opening b25. *
  • a photosensitive resin liquid made of polyimide is spray-applied onto the substrate b30 from above the insulating film b45 to form a photosensitive resin coating film b46 as shown in FIG. 50D.
  • the liquid photosensitive resin cannot flow and flows at the entrance of the groove b44 (a portion corresponding to the end b23A of the insulating film b23 or the edge b85 of the substrate b2). Therefore, the liquid photosensitive resin is a region on the back surface b30B side (bottom wall b44B side) of the side surface b30A of the substrate b30 on the side wall b44A (section screen b44C) of the groove b44 and the end of the insulating film b23 on the surface b30A.
  • the coating film b46 on the surface b30A has a shape that is convexly curved upward due to surface tension.
  • the coating film b46 formed on the side wall b44A of the groove b44 only covers a part of the side wall b44A of the groove b44 on the element b5 side (surface b30A side), and the coating film b46 is formed on the bottom wall of the groove b44. It has not reached b44B. Therefore, the groove b44 is not blocked by the coating film b46. Next, heat treatment (curing treatment) is performed on the coating film b46. As a result, the thickness of the coating film b46 is thermally contracted, and the coating film b46 is cured to stabilize the film quality. *
  • the coating film b46 is patterned, and portions of the coating film b46 on the surface b30A that coincide with the pad regions b22A (openings b25) of the wiring film b22 in plan view are selectively removed. Specifically, the coating film b46 is exposed and developed with the pattern using the mask b62 in which the opening b61 having a pattern that matches (matches) with each pad region b22A in plan view. Thereby, the coating film b46 is separated above each pad region b22A. Next, the insulating film b45 on each pad region b22A is removed by RIE using a mask (not shown), thereby opening each opening b25 and exposing the pad region b22A. *
  • a Ni / Pd / Au laminated film formed by laminating Ni, Pd, and Au is formed on the pad region b22A in each opening b25 by electroless plating.
  • the Ni / Pd / Au laminated film protrudes from the opening b25 to the surface of the coating film b46.
  • the Ni / Pd / Au laminated film in each opening b25 becomes the first connection electrode b3 and the second connection electrode b4 shown in FIG. 50F.
  • the upper surfaces of the first connection electrode b3 and the second connection electrode b4 are at positions below the upper end of the coating film b46 that is convexly curved on the surface b30A.
  • the substrate b30 is ground from the back surface b30B.
  • a support tape b71 having a thin plate shape made of PET (polyethylene terephthalate) and having an adhesive surface b72 is formed on each of the semi-finished products b50 on the adhesive surface b72.
  • PET polyethylene terephthalate
  • each semi-finished product b50 is supported by the support tape b71.
  • a laminate tape can be used as the support tape b71.
  • the substrate b30 is ground from the back surface b30B side.
  • the substrate b30 is thinned until it reaches the upper surface of the bottom wall b44B (see FIG. 50F) of the groove b44 by grinding, there is no connection between the adjacent semi-finished products b50, so the substrate b30 is divided with the groove b44 as a boundary.
  • the semi-finished product b50 is individually separated to be a finished product of the chip resistor b1. That is, the substrate b30 is cut (divided) in the groove b44 (in other words, the boundary region Z), and thereby the individual chip resistors b1 are cut out.
  • the chip resistor b1 may be cut out by etching the substrate b30 from the back surface b30B side to the bottom wall b44B of the groove b44.
  • each completed chip resistor b1 the portion that formed the section screen b44C of the side wall b44A of the groove b44 becomes one of the side surfaces b2C to b2F of the substrate b2, and the back surface b30B becomes the back surface b2B. That is, as described above, the step of forming the groove b44 by etching (see FIG. 50B) is included in the step of forming the side surfaces b2C to b2F.
  • the side surface (section screen b44C) of the substrate b30 in the plurality of chip component regions Y (chip resistors b1) is inclined with respect to the plane H perpendicular to the surface b30A of the substrate b30.
  • forming the groove b44 shapes the side surfaces b2C to b2F of the substrate b2 of each chip resistor b1 at a time so as to have a portion inclined with respect to the plane H.
  • the side surfaces b2C to b2F of the completed chip resistor b1 are rough surfaces with irregular patterns.
  • a dicing saw (not shown)
  • a large number of streaks forming a grinding trace of the dicing saw remain in a regular pattern on the side surfaces b2C to b2F. This streak cannot be completely removed even if the side faces b2C to b2F are etched.
  • the insulating film b45 becomes the insulating film b23
  • the separated coating film b46 becomes the resin film b24.
  • the chip resistor b1 is separated at once by grinding the substrate b30 from the back surface b30B after the groove b44 is formed in this way. be able to. Therefore, as compared with the conventional case where the chip resistor b1 is separated into pieces by dicing the substrate b30 with a dicing saw, the cost can be reduced and the time can be shortened and the yield can be improved.
  • the groove b44 can be formed with high accuracy by etching, the accuracy of the external dimension can be improved in each chip resistor b1 divided by the groove b44.
  • the groove b44 can be formed with higher accuracy.
  • the dimensional tolerance of the chip resistor b1 when the groove b44 is formed using a general dicing saw is ⁇ 20 ⁇ m, whereas in the second reference example, the dimensional tolerance of the chip resistor b1 Can be reduced to about ⁇ 5 ⁇ m.
  • the interval between the grooves b44 can be reduced according to the resist pattern b41 (see FIG. 51), the chip resistor b1 formed between the adjacent grooves b44 can be downsized.
  • the chip resistor b1 is not cut out, so that the corner portions b11 of adjacent ones on the side surfaces b2C to b2F of the chip resistor b1 (FIG. 41 ( It is possible to reduce the occurrence of chipping in a), and to improve the appearance of the chip resistor b1.
  • the chip resistor b1 When each chip resistor b1 is cut out by grinding the substrate b30 from the back surface b30B side, the chip resistor b1 may be cut out earlier or later. That is, when cutting out the chip resistor b1, a slight time difference may occur between the chip resistors b1. In this case, the chip resistor b1 cut out first may vibrate left and right and come into contact with the adjacent chip resistor b1. At this time, since the resin film b24 (first resin film b24A) functions as a bumper in each chip resistor b1, the chip resistor b1 adjacent to the chip resistor b1 while being supported by the support tape b71 prior to singulation.
  • FIG. 52A to 52D are schematic cross-sectional views showing the recovery process of the chip resistor after the process of FIG. 50G.
  • FIG. 52A shows a state in which a plurality of separated chip resistors b1 are continuously attached to the support tape b71.
  • a thermal foam sheet b73 is attached to the back surface b2B of the substrate b2 of each chip resistor b1.
  • the thermally foamed sheet b73 includes a sheet-like sheet main body b74 and a large number of expanded particles b75 kneaded in the sheet main body b74.
  • the adhesive strength of the sheet main body b74 is stronger than the adhesive strength on the adhesive surface b72 of the support tape b71. Therefore, after sticking the thermal foam sheet b73 on the back surface b2B of the substrate b2 of each chip resistor b1, as shown in FIG. 52C, the support tape b71 is peeled off from each chip resistor b1, and the chip resistor b1 is removed. Transfer to the thermal foam sheet b73. At this time, if the support tape b71 is irradiated with ultraviolet rays (see the dotted arrow in FIG. 52B), the adhesiveness of the adhesive surface b72 is lowered, so that the support tape b71 is easily peeled off from each chip resistor b1. *
  • each foamed particle b75 in the sheet main body b74 expands and swells from the surface of the sheet main body b74.
  • the contact area between the thermal foam sheet b73 and the back surface b2B of the substrate b2 of each chip resistor b1 is reduced, and all the chip resistors b1 are naturally peeled off (dropped off) from the thermal foam sheet b73.
  • the chip resistor b1 collected in this way is mounted on the mounting substrate b9 (see FIG. 41B) or accommodated in an accommodating space formed on an embossed carrier tape (not shown).
  • the processing time can be shortened compared with the case where the chip resistors b1 are peeled off one by one from the support tape b71 or the thermal foam sheet b73.
  • a predetermined number of chip resistors b1 may be directly peeled off from the support tape b71 without using the thermal foam sheet b73.
  • FIGS. 53A to 53C are schematic cross-sectional views showing the chip resistor recovery step (modified example) after the step of FIG. 50G.
  • Each chip resistor b1 can be recovered by another method shown in FIGS. 53A to 53C.
  • FIG. 53A shows a state in which a plurality of singulated chip resistors b1 are still attached to the support tape b71, as in FIG. 52A.
  • the transfer tape b77 is adhered to the back surface b2B of the substrate b2 of each chip resistor b1.
  • the transfer tape b77 has stronger adhesive force than the adhesive surface b72 of the support tape b71. Therefore, as shown in FIG.
  • the support tape b71 is peeled off from each chip resistor b1.
  • the support tape b71 may be irradiated with ultraviolet rays (see the dotted arrow in FIG. 53B) in order to reduce the adhesiveness of the adhesive surface b72.
  • Frames b78 of a collection device are attached to both ends of the transfer tape b77.
  • the frames b78 on both sides can move in a direction toward or away from each other.
  • the transfer tape b77 expands and becomes thin. As a result, the adhesive force of the transfer tape b77 is reduced, so that each chip resistor b1 is easily peeled off from the transfer tape b77.
  • FIGS. 54 and 56 are longitudinal sectional views of the chip resistor according to the embodiment or the modified example, and FIGS. 54 and 56 also show plan views. 54 to 59, for convenience of explanation, the illustration of the insulating film b23 and the like is omitted, and only the substrate b2, the first connection electrode b3, the second connection electrode b4, and the resin film b24 are illustrated. Further, in FIG. 54C and FIG. 56C, the resin film b24 is not shown. *
  • each of the side surfaces b2C to b2F of the substrate b2 has a portion inclined with respect to the plane H perpendicular to the surface b2A of the substrate b2.
  • each of the side surfaces b2C to b2F is a plane along the plane E inclined with respect to the plane H described above.
  • the surface b2A of the substrate b2 and each of the side surfaces b2C to b2F of the substrate b2 form an acute angle.
  • the edge b90 of the back surface b2B of the substrate b2 recedes inward of the substrate b2 with respect to the edge b85 of the surface b2A of the substrate b2.
  • the rectangular edge b90 that outlines the back surface b2B is positioned inside the rectangular edge b85 that outlines the front surface b2A (see FIG. 54C). Therefore, with respect to any of the side surfaces b2C to b2F, the plane E is inclined so as to recede from the edge b85 of the front surface b2A toward the edge b90 of the back surface b2B inward of the substrate b2. Therefore, each of the side surfaces b2C to b2F in the chip resistor b1 has a trapezoidal shape (substantially isosceles trapezoidal shape) that narrows toward the back surface b2B side. *
  • the first resin film b24A is located in a region away from the boundary (edge b85) between each side surface and the surface b2A toward the back surface b2B side in each of the side surfaces b2C to b2F.
  • the second resin film b24B is formed on the surface b2A.
  • the first resin film b24A on each of the side surfaces b2C to b2F may not be separated from the second resin film b24B at the boundary (edge portion b85) between each side surface and the surface b2A.
  • the resin film b24 is formed continuously from each of the side surfaces b2C to b2F to the surface b2A.
  • each of the side surfaces b2C to b2F is a plane along the plane G inclined with respect to the plane H described above. Further, the surface b2A of the substrate b2 and each of the side surfaces b2C to b2F of the substrate b2 form an obtuse angle. Therefore, the edge b90 of the back surface b2B of the substrate b2 protrudes outward of the substrate b2 with respect to the edge b85 of the front surface b2A of the substrate b2. Specifically, in plan view, the rectangular edge b90 that outlines the back surface b2B is located outside the rectangular edge b85 that outlines the front surface b2A (see FIG.
  • each of the side surfaces b2C to b2F in the chip resistor b1 has a trapezoidal shape (substantially isosceles trapezoidal shape) that narrows toward the surface b2A.
  • each of the side surfaces b2C to b2F does not need to be a plane inclined with respect to the plane H described above, and is a curved surface that is convexly curved inward of the substrate b2 as shown in FIGS.
  • it is only necessary to have a portion inclined to the plane H (a curved surface portion having the planes E and G described above as tangents).
  • the surface b2A of the substrate b2 and each of the side surfaces b2C to b2F of the substrate b2 form an acute angle
  • the back surface b2B of the substrate b2 and each of the side surfaces b2C to b2F of the substrate b2 form an acute angle.
  • the edge b90 of the back surface b2B of the substrate b2 is not shifted to either the outside or the inside of the substrate b2 with respect to the edge b85 of the surface b2A of the substrate b2, and overlaps in plan view. .
  • the edge b90 of the back surface b2B of the substrate b2 retreats inward of the substrate b2 with respect to the edge b85 of the surface b2A of the substrate b2.
  • the edge b90 of the back surface b2B of the substrate b2 protrudes outward of the substrate b2 with respect to the edge b85 of the surface b2A of the substrate b2.
  • the side surfaces b2C to b2F shown in FIGS. 54 to 59 can be realized by appropriately setting the etching conditions for forming the groove b44 by etching. That is, the shape of the side surfaces b2C to b2F on the substrate b2 can be controlled by the etching technique. As described above, in the chip resistor b1, one of the edge b85 of the front surface b2A and the edge b90 of the back surface b2B of the substrate b2 protrudes more outward from the substrate b2 than the other (in the case of FIG. 58). except).
  • corner part (corner part) b12 in the front surface b2A and the back surface b2B of the chip resistor b1 does not become a right angle, the chipping in the corner part b12 (particularly the obtuse corner part b12) can be reduced.
  • the corner b12 (the corner b12 of the edge b90) on the back surface b2B of the substrate b2 has an obtuse angle, so that chipping at the corner b12 can be reduced.
  • the corner b12 (the corner b12 of the edge b85) on the surface b2A of the substrate b2 has an obtuse angle, so that chipping at the corner b12 can be reduced.
  • the suction nozzle (not shown) is attached after the back surface b2B of the chip resistor b1 is suctioned to the suction nozzle (not shown) of the automatic mounting machine.
  • the chip resistor b1 is mounted on the mounting substrate b9. Prior to adsorbing the chip resistor b1 to the adsorption nozzle (not shown), the outline of the chip resistor b1 is recognized from the front surface b2A side or the back surface b2B side, and then adsorbed on the back surface b2B of the chip resistor b1. A position to be adsorbed by a nozzle (not shown) is determined.
  • the outline of the chip component when the image is recognized from the front surface b2A side or the back surface b2B side of the substrate b2 is as follows.
  • the substrate b2 is clearly constituted by only one of the edge b85 of the front surface b2A and the edge b90 of the back surface b2B (the edge protruding outward of the substrate b2).
  • the outline of the chip resistor b1 can be correctly recognized, a desired portion (for example, the central portion) on the back surface b2B of the chip resistor b1 is accurately attracted to the suction nozzle (not shown), and the chip resistor b1 can be accurately mounted on the mounting board b9 (see FIG. 41B). That is, it is possible to improve the mounting position accuracy.
  • the second resin film b24B on each of the side surfaces b2C to b2F is spaced from the surface b2A so that the edge b85 of the substrate b2 is exposed. It is formed in the open area.
  • the surface b2A of the substrate b2 and each of the side surfaces b2C to b2F form an acute angle.
  • the edge b85 of the surface b2A of the substrate b2 stands out, the outline (edge b85) of the chip resistor b1 becomes clearer and easier to recognize, so that the chip resistor b1 can be more accurately attached to the mounting substrate b9. Can be implemented. That is, the edge b85 can easily recognize the outline of the chip resistor b1, and thereby the chip resistor b1 can be attracted to a suction nozzle (not shown) at an accurate position.
  • the edge b85 or the edge b90 is focused for image recognition, the first resin film b24A is not in focus because the first resin film b24A is not focused.
  • the part b85 or the edge part b90 and the first resin film b24A are not confused. *
  • the corner portion b12 of the substrate b2 (here, the corner portion b12 on the surface b2A side) is placed on the resin film as shown in FIG. It may be covered with b24. In this case, chipping at the corner portion b12 can be reliably avoided or suppressed. Further, the surface b2A of the substrate b2 is protected by the second resin film b24B. In particular, the surface b24D of the second resin film b24B (center portion b24C) has a height higher than that of the first connection electrode b3 and the second connection electrode b4 (FIGS. 54B and 55B).
  • the second reference example has been described above, but the second reference example can be implemented in other forms.
  • the chip resistor b1 has been disclosed in the above-described embodiment, but the second reference example can also be applied to a chip component such as a chip capacitor, a chip inductor, or a chip diode. Below, a chip capacitor is explained. *
  • FIG. 60 is a plan view of a chip capacitor according to another embodiment of the second reference example.
  • 61 is a cross-sectional view taken along section line LXI-LXI in FIG.
  • FIG. 62 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • the chip capacitor b101 described below, the same reference numerals are given to the portions corresponding to the portions described in the above-described chip resistor b1, and detailed description thereof will be omitted.
  • a part denoted by the same reference numeral as that described for the chip resistor b1 has the same configuration as the part described for the chip resistor b1, unless otherwise specified. The same effect as the part demonstrated by b1 can be show
  • the chip capacitor b101 similarly to the chip resistor b1, the chip capacitor b101 includes the substrate b2, the first connection electrode b3 disposed on the substrate b2 (on the surface b2A side of the substrate b2), and the substrate b2. And a second connection electrode b4.
  • the substrate b2 has a rectangular shape in plan view.
  • a first connection electrode b3 and a second connection electrode b4 are arranged at both ends in the longitudinal direction of the substrate b2.
  • the first connection electrode b3 and the second connection electrode b4 have a substantially rectangular planar shape extending in the short direction of the substrate b2.
  • a plurality of capacitor elements C1 to C9 are arranged in a capacitor arrangement region b105 between the first connection electrode b3 and the second connection electrode b4.
  • the plurality of capacitor elements C1 to C9 are a plurality of element elements (capacitor elements) constituting the element b5 described above, and each of the second connection electrodes b4 via a plurality of fuse units b107 (corresponding to the fuse F described above). Is electrically connected.
  • an insulating layer b20 is formed on the surface b2A of the substrate b2, and a lower electrode film b111 is formed on the surface of the insulating layer b20.
  • the lower electrode film b111 extends over almost the entire capacitor arrangement region b105. Further, the lower electrode film b111 is formed to extend to a region immediately below the first connection electrode b3. More specifically, the lower electrode film b111 includes a capacitor electrode region b111A that functions as a common lower electrode of the capacitor elements C1 to C9 in the capacitor arrangement region b105, and an external electrode lead that is disposed immediately below the first connection electrode b3. And a pad region b111B.
  • the capacitor electrode region b111A is located in the capacitor arrangement region b105, and the pad region b111B is located immediately below the first connection electrode b3 and is in contact with the first connection electrode b3.
  • a capacitor film (dielectric film) b112 is formed so as to cover and be in contact with the lower electrode film b111 (capacitor electrode area b111A) in the capacitor arrangement region b105.
  • the capacitive film b112 is formed over the entire capacitor electrode region b111A (capacitor arrangement region b105). In this embodiment, the capacitive film b112 further covers the insulating layer b20 outside the capacitor arrangement region b105.
  • An upper electrode film b113 is formed on the capacitance film b112. In FIG. 60, for clarity, the upper electrode film b113 is colored.
  • the upper electrode film b113 includes a capacitor electrode region b113A located in the capacitor arrangement region b105, a pad region b113B located immediately below the second connection electrode b4 and in contact with the second connection electrode b4, and a capacitor electrode region b113A and the pad region. and a fuse region b113C arranged between b113B.
  • the upper electrode film b113 is divided (separated) into a plurality of electrode film parts (upper electrode film parts) b131 to b139.
  • each of the electrode film portions b131 to b139 is formed in a rectangular shape, and extends in a strip shape from the fuse region b113C toward the first connection electrode b3.
  • the plurality of electrode film portions b131 to b139 are opposed to the lower electrode film b111 with a plurality of types of facing areas with the capacitor film b112 interposed therebetween (in contact with the capacitor film b112).
  • the facing area of the electrode film portions b131 to b139 with respect to the lower electrode film b111 may be determined to be 1: 2: 4: 8: 16: 32: 64: 128: 128. That is, the plurality of electrode film portions b131 to b139 include a plurality of electrode film portions having different facing areas, and more specifically, a plurality of electrode film portions having facing areas set so as to form a geometric sequence with a common ratio of 2. It includes electrode film portions b131 to b138 (or b131 to b137, b139).
  • the plurality of capacitor elements C1 to C9 respectively constituted by the electrode film portions b131 to b139 and the lower electrode film b111 facing each other with the capacitance film b112 interposed therebetween include a plurality of capacitor elements having different capacitance values.
  • the ratio of the facing areas of the electrode film portions b131 to b139 is as described above, the ratio of the capacitance values of the capacitor elements C1 to C9 is equal to the ratio of the facing areas, and is 1: 2: 4: 8: 16: 32. : 64: 128: 128. That is, the plurality of capacitor elements C1 to C9 include a plurality of capacitor elements C1 to C8 (or C1 to C7, C9) having capacitance values set so as to form a geometric sequence with a common ratio of 2. *
  • the electrode film portions b131 to b135 are formed in a strip shape having the same width and a length ratio of 1: 2: 4: 8: 16. Further, the electrode film portions b135, b136, b137, b138, b139 are formed in a strip shape having the same length and the width ratio set to 1: 2: 4: 8: 8. The electrode film portions b135 to b139 are formed to extend over a range from the edge on the second connection electrode b4 side to the edge on the first connection electrode b3 side of the capacitor arrangement region b105, and the electrode film portions b131 to b139 b134 is formed shorter than that. *
  • the pad region b113B is formed substantially similar to the second connection electrode b4 and has a substantially rectangular planar shape. As shown in FIG. 61, the upper electrode film b113 in the pad region b113B is in contact with the second connection electrode b4.
  • the fuse region b113C is arranged along one long side of the pad region b113B (long side on the inner side with respect to the peripheral edge of the substrate b2).
  • the fuse region b113C includes a plurality of fuse units b107 arranged along the one long side of the pad region b113B.
  • the fuse unit b107 is integrally formed of the same material as the pad region b113B of the upper electrode film b113.
  • the plurality of electrode film portions b131 to b139 are formed integrally with one or a plurality of fuse units b107, and are connected to the pad region b113B via the fuse units b107, and the pad region b113B is connected to the electrode film portions b131 to b139. It is electrically connected to the second connection electrode b4. As shown in FIG.
  • the electrode film portions b131 to b136 having a relatively small area are connected to the pad region b113B by a single fuse unit b107, and the electrode film portions b137 to b139 having a relatively large area include a plurality of electrode film portions b137 to b139. It is connected to the pad region b113B through the fuse unit b107. Not all the fuse units b107 need be used, and in this embodiment, some fuse units b107 are unused. *
  • the fuse unit b107 includes a first wide portion b107A for connection to the pad region b113B, a second wide portion b107B for connection to the electrode film portions b131 to b139, and first and second wide portions b107A and 7B. And a narrow portion b107C connecting between the two.
  • the narrow portion b107C is configured to be cut (fused) by laser light. Accordingly, unnecessary electrode film portions of the electrode film portions b131 to b139 can be electrically separated from the first and second connection electrodes b3 and 4 by cutting the fuse unit b107.
  • the surface of the chip capacitor b101 including the surface of the upper electrode film b113 is covered with the insulating film b23 described above.
  • the insulating film b23 is made of, for example, a nitride film, and is formed so as to extend not only to the upper surface of the chip capacitor b101 but also to the side surfaces b2C to b2F of the substrate b2 and cover the entire side surfaces b2C to b2F. Further, the above-described resin film b24 is formed on the insulating film b23.
  • the first resin film b24A covers the portion on the surface b2A side on the side surfaces b2C to b2F
  • the second resin film b24B covers the surface b2A, but the resin film b24 is an edge portion of the surface b2A. It is interrupted at b85 and the edge b85 is exposed.
  • the insulating film b23 and the resin film b24 are protective films that protect the surface of the chip capacitor b101.
  • the above-described opening b25 is formed in a region corresponding to the first connection electrode b3 and the second connection electrode b4.
  • the opening b25 penetrates the insulating film b23 and the resin film b24 so as to expose a part of the pad region b111B of the lower electrode film b111 and a part of the pad region b113B of the upper electrode film b113.
  • the opening b25 corresponding to the first connection electrode b3 also penetrates the capacitive film b112. *
  • a first connection electrode b3 and a second connection electrode b4 are embedded in the opening b25, respectively. Accordingly, the first connection electrode b3 is bonded to the pad region b111B of the lower electrode film b111, and the second connection electrode b4 is bonded to the pad region b113B of the upper electrode film b113.
  • the first and second external electrodes b3 and b4 are formed so as to protrude from the surface of the resin film b24. As a result, the chip capacitor b101 can be flip-chip bonded to the mounting substrate.
  • FIG. 63 is a circuit diagram showing an internal electrical configuration of the chip capacitor b101.
  • a plurality of capacitor elements C1 to C9 are connected in parallel between the first connection electrode b3 and the second connection electrode b4.
  • fuses F1 to F9 each composed of one or a plurality of fuse units b107 are interposed in series.
  • the capacitance value of the chip capacitor b101 is equal to the sum of the capacitance values of the capacitor elements C1 to C9.
  • the capacitor element corresponding to the disconnected fuse is disconnected, and the capacitance of the chip capacitor b101 is equal to the capacitance value of the disconnected capacitor element. The value decreases.
  • the capacitance value between the pad regions b111B and b113B (total capacitance value of the capacitor elements C1 to C9) is measured, and then one or more appropriately selected from the fuses F1 to F9 according to the desired capacitance value If the fuse is blown with a laser beam, adjustment to a desired capacitance value (laser trimming) can be performed.
  • the capacitance values of the capacitor elements C1 to C8 are set so as to form a geometric sequence with a common ratio of 2, the capacitor element C1 having the smallest capacitance value (the value of the first term of the geometric sequence) Fine adjustment is possible to match the target capacitance value with accuracy corresponding to the capacitance value.
  • the capacitance values of the capacitor elements C1 to C9 may be determined as follows.
  • C1 0.03125 pF
  • C2 0.0625 pF
  • C3 0.125 pF
  • C4 0.25 pF
  • C5 0.5 pF
  • C6 1 pF
  • C7 2 pF
  • 8 C The capacitance of the capacitor b101 can be finely adjusted. Further, by appropriately selecting a fuse to be cut from the fuses F1 to F9, it is possible to provide a chip capacitor b101 having an arbitrary capacitance value between 10 pF and 18 pF. *
  • the plurality of capacitor elements C1 to C9 that can be separated by the fuses F1 to F9 are provided between the first connection electrode b3 and the second connection electrode b4.
  • the capacitor elements C1 to C9 include a plurality of capacitor elements having different capacitance values, more specifically, a plurality of capacitor elements whose capacitance values are set so as to form a geometric sequence.
  • substrate b2 has a rectangular shape such as 0.3 mm ⁇ 0.15 mm and 0.4 mm ⁇ 0.2 mm in plan view (preferably, a size of 0.4 mm ⁇ 0.2 mm or less). You may have.
  • Capacitor arrangement region b105 is generally a square region having one side corresponding to the length of the short side of substrate b2. The thickness of the substrate b2 may be about 150 ⁇ m.
  • substrate b2 may be, for example, a substrate that has been thinned by grinding or polishing from the back surface side (surface on which capacitor elements C1 to C9 are not formed).
  • a semiconductor substrate typified by a silicon substrate may be used, a glass substrate may be used, or a resin film may be used.
  • the insulating layer b20 may be an oxide film such as a silicon oxide film.
  • the film thickness may be about 500 to 2000 mm.
  • the lower electrode film b111 is preferably a conductive film, particularly a metal film, and may be, for example, an aluminum film.
  • the lower electrode film b111 made of an aluminum film can be formed by sputtering.
  • the upper electrode film b113 is preferably composed of a conductive film, particularly a metal film, and may be an aluminum film.
  • the upper electrode film b113 made of an aluminum film can be formed by sputtering.
  • Patterning for dividing the capacitor electrode region b113A of the upper electrode film b113 into electrode film portions b131 to b139 and further shaping the fuse region b113C into a plurality of fuse units b107 can be performed by photolithography and etching processes.
  • the capacitor film b112 can be made of, for example, a silicon nitride film, and the film thickness can be 500 to 2000 mm (for example, 1000 mm).
  • the capacitor film b112 may be a silicon nitride film formed by plasma CVD (chemical vapor deposition).
  • the insulating film b23 can be made of, for example, a silicon nitride film, and can be formed by, for example, a plasma CVD method.
  • the film thickness may be about 8000 mm.
  • the resin film b24 can be composed of a polyimide film or other resin film. *
  • the first and second connection electrodes b3 and b4 include, for example, a nickel layer in contact with the lower electrode film b111 or the upper electrode film b113, a palladium layer stacked on the nickel layer, and a gold layer stacked on the palladium layer.
  • it can be formed by a plating method (more specifically, an electroless plating method).
  • the nickel layer contributes to improving the adhesion to the lower electrode film b111 or the upper electrode film b113
  • the palladium layer is made of the material of the upper electrode film or the lower electrode film and the gold of the uppermost layer of the first and second connection electrodes b3, b4. It functions as a diffusion preventing layer that suppresses mutual diffusion.
  • the manufacturing process of such a chip capacitor b101 is the same as the manufacturing process of the chip resistor b1 after forming the element b5.
  • an oxide film for example, a silicon oxide film
  • An insulating layer b20 is formed.
  • a lower electrode film b111 made of an aluminum film is formed over the entire surface of the insulating layer b20 by, for example, sputtering.
  • the film thickness of the lower electrode film b111 may be about 8000 mm.
  • a resist pattern corresponding to the final shape of the lower electrode film b111 is formed on the surface of the lower electrode film by photolithography.
  • the lower electrode film is etched using the resist pattern as a mask, whereby the lower electrode film b111 having the pattern shown in FIG. 60 and the like is obtained.
  • the etching of the lower electrode film b111 can be performed by, for example, reactive ion etching.
  • a capacitor film b112 made of a silicon nitride film or the like is formed on the lower electrode film b111 by, for example, plasma CVD.
  • the capacitor film b112 is formed on the surface of the insulating layer b20.
  • the upper electrode film b113 is formed on the capacitor film b112.
  • the upper electrode film b113 is made of, for example, an aluminum film and can be formed by a sputtering method. The film thickness may be about 8000 mm.
  • a resist pattern corresponding to the final shape of the upper electrode film b113 is formed on the surface of the upper electrode film b113 by photolithography.
  • the upper electrode film b113 is patterned into a final shape (see FIG. 60 and the like). Accordingly, the upper electrode film b113 has a portion divided into a plurality of electrode film portions b131 to b139 in the capacitor electrode region b113A, and has a plurality of fuse units b107 in the fuse region b113C. It is shaped into a pattern having a connected pad region b113B. Etching for patterning the upper electrode film b113 may be performed by wet etching using an etchant such as phosphoric acid or by reactive ion etching. *
  • the element b5 (capacitor elements C1 to C9 and the fuse unit b107) in the chip capacitor b101 is formed.
  • the insulating film b45 is formed by plasma CVD so as to cover all the element b5 (the upper electrode film b113 and the capacitor film b112 in the region where the upper electrode film b113 is not formed) (FIG. 50A).
  • the opening b25 is formed (see FIG. 50C).
  • the probe b70 is pressed against the pad region b113B of the upper electrode film b113 and the pad region b111B of the lower electrode film b111 exposed from the opening b25, and the total capacitance values of the plurality of capacitor elements C0 to C9 are measured ( (See FIG. 50C). Based on the measured total capacitance value, the capacitor element to be disconnected, that is, the fuse to be disconnected, is selected according to the target capacitance value of the chip capacitor b101. *
  • a silicon nitride film is deposited on the cover film (insulating film b45) by, for example, plasma CVD to form an insulating film b23.
  • the cover film described above is integrated with the insulating film b23 and constitutes a part of the insulating film b23.
  • the insulating film b23 formed after the fuse is cut enters into the opening of the cover film destroyed at the same time when the fuse is blown, and covers and protects the cut surface of the fuse unit b107. Therefore, the insulating film b23 prevents foreign matters from entering the cut portion of the fuse unit b107 and moisture from entering. Thereby, a highly reliable chip capacitor b101 can be manufactured.
  • the insulating film b23 may be formed so as to have a film thickness of about 8000 mm as a whole. *
  • the coating film b46 described above is formed (see FIG. 50D). Thereafter, the opening b25 closed by the coating film b46 and the insulating film b23 is opened (see FIG. 50E), and the first connection electrode b3 and the second connection electrode b4 are formed in the opening b25 by, for example, electroless plating. Grown (see FIG. 50F). Then, as in the case of the chip resistor b1, when the substrate b30 is ground from the back surface b30B (see FIG. 50G), the chip capacitor b101 can be cut out. *
  • the electrode film portions b131 to b149 having a small area can be formed with high accuracy, and the fuse unit b107 having a fine pattern can be formed. Then, after patterning the upper electrode film b113, the fuse to be cut is determined through measurement of the total capacitance value. By cutting the determined fuse, it is possible to obtain a chip capacitor b101 that is accurately adjusted to a desired capacitance value.
  • the chip parts (chip resistor b1 and chip capacitor b101) of the second reference example have been described above, but the second reference example can be implemented in other forms.
  • the common ratio of the geometric sequence may be a number other than two.
  • the common ratio of the geometric sequence may be a number other than two. *
  • the insulating layer b20 is formed on the surface of the substrate b2. However, if the substrate b2 is an insulating substrate, the insulating layer b20 can be omitted.
  • the chip capacitor b101 only the upper electrode film b113 is divided into a plurality of electrode film parts. However, only the lower electrode film b111 is divided into a plurality of electrode film parts, or the upper electrode film b113 is divided. The lower electrode film b111 may be divided into a plurality of electrode film portions. Furthermore, in the above-described embodiment, an example in which the upper electrode film or the lower electrode film and the fuse unit are integrated is shown.
  • the fuse unit is formed of a conductor film different from the upper electrode film or the lower electrode film. May be. Further, in the above-described chip capacitor b101, a single-layer capacitor structure having the upper electrode film b113 and the lower electrode film b111 is formed, but another electrode film is laminated on the upper electrode film b113 via a capacitive film. Thus, a plurality of capacitor structures may be stacked. *
  • a conductive substrate may be used as the substrate b2, the conductive substrate may be used as a lower electrode, and the capacitor film b112 may be formed so as to be in contact with the surface of the conductive substrate.
  • one external electrode may be drawn from the back surface of the conductive substrate.
  • the edge of the surface of the main body is exposed, the outline of the chip component can be easily recognized by the edge, and the chip component can be sucked to the suction nozzle at an accurate position.
  • the edge of the surface of a main body can be exposed reliably.
  • C5 The chip component according to C1 or C2, wherein the resin film is continuously formed from the side surface to the surface of the main body. According to this configuration, since the corner portion of the surface of the main body is covered with the resin film, chipping at the corner portion can be reliably avoided or suppressed.
  • C6 The chip part according to any one of C1 to C5, wherein a surface and a side surface of the main body form an acute angle or an obtuse angle.
  • the corner part of a main body is not a right angle, the chipping in a corner part (especially obtuse corner part) can be avoided or suppressed.
  • the main body includes a substrate and a plurality of resistors formed on the substrate, and each resistor is stacked so as to be in contact with the resistor film formed on the surface of the substrate and the resistor film.
  • the chip component becomes a chip resistor, and can cope with a plurality of types of resistance values by combining a plurality of resistors.
  • C10 The chip component according to C9, wherein the main body further includes a plurality of fuses that are formed on the substrate and detachably connect the plurality of resistors to the electrodes.
  • a chip component that is a chip resistor can easily and quickly respond to a plurality of types of resistance values by selecting and cutting one or a plurality of fuses.
  • chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
  • the chip component may be a chip inductor.
  • the chip component may be a chip diode.
  • the chip component may be a chip capacitor.
  • C14 forming an electrode in each chip component region of the substrate including a plurality of chip component regions, forming a groove having a predetermined depth from the surface of the substrate in a boundary region of the plurality of chip component regions, A step of separating the plurality of chip component regions into a main body, a step of forming the resin film on the side surface of each main body by forming a resin film on the side surface of the groove, and a back surface of the substrate reaching the groove Grinding the chip and dividing the substrate into a plurality of chip parts. *
  • a groove can be formed at a time in the boundary region of all the chip component regions on the substrate, so that it is possible to shorten the time required for manufacturing the chip component.
  • C16 The method for manufacturing a chip part according to C14 or C15, wherein the resin film is formed so as to protrude outward from the edge of the surface of the main body. According to this method, since the corner portion on the surface of the chip component does not come into contact with surrounding objects, chipping at the corner portion can be avoided or suppressed.
  • C17 The method of manufacturing a chip part according to any one of C14 to C16, wherein the resin film is formed so as to expose an edge of a surface of the main body.
  • the chip component In order to mount a chip component on a mounting substrate, the chip component is generally sucked and moved by a suction nozzle of an automatic mounting machine. Prior to adsorbing the chip component to the adsorption nozzle, the image of the outline of the chip component is recognized from the front side or the back side, and then the position of the chip component to be adsorbed by the adsorption nozzle is determined. For example, since the edge of the surface of the main body is exposed, the outline of the chip component can be easily recognized by the edge, and the chip component can be sucked to the suction nozzle at an accurate position. (C18) The method of manufacturing a chip part according to any one of C14 to C17, wherein the resin film is formed in a region spaced from the surface of the main body on a side surface of the main body. *
  • the edge of the surface of the main body can be reliably exposed.
  • C19 The method of manufacturing a chip part according to any one of C14 to C16, wherein the resin film is continuously formed from a side surface to a surface of the main body. According to this method, since the corner portion on the surface of the main body is covered with the resin film, chipping at the corner portion can be reliably avoided or suppressed.
  • C20 The method of manufacturing a chip part according to any one of C14 to C19, wherein a surface and a side surface of the main body form an acute angle or an obtuse angle. *
  • the main body includes a substrate and a plurality of resistors formed on the substrate, and each resistor is stacked so as to be in contact with the resistor film formed on the surface of the substrate and the resistor film.
  • the chip component becomes a chip resistor, and a plurality of resistance values can be handled by combining a plurality of resistors.
  • FIG. 64A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the third reference example
  • FIG. 64B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is a typical side view which shows the state made.
  • the chip resistor c1 is a minute chip part and has a rectangular parallelepiped shape as shown in FIG.
  • the planar shape of the chip resistor c1 is a rectangle whose two orthogonal sides (long side c81, short side c82) are 0.4 mm or less and 0.2 mm or less, respectively.
  • the length L (the length of the long side c81) is about 0.3 mm
  • the width W (the length of the short side c82) is about 0.15 mm
  • the thickness T is about 0.1 mm.
  • the chip resistor c1 is formed by forming a plurality of chip resistors c1 in a lattice shape on a substrate, forming grooves in the substrate, and then polishing the back surface (or dividing the substrate by the grooves) to obtain individual chips. It is obtained by separating the resistor c1.
  • the chip resistor c1 includes a substrate c2 constituting a main body (resistor main body) of the chip resistor c1, a first connection electrode c3 and a second connection electrode c4 serving as external connection electrodes, a first connection electrode c3 and a second connection electrode. It mainly includes an element c5 that is externally connected by a connection electrode c4. *
  • the substrate c2 has a substantially rectangular parallelepiped chip shape.
  • the upper surface in FIG. 64A is the surface c2A.
  • the surface c2A is a surface (element formation surface) on which the element c5 is formed on the substrate c2, and has a substantially rectangular shape.
  • the surface opposite to the front surface c2A in the thickness direction of the substrate c2 is a back surface c2B.
  • the front surface c2A and the back surface c2B have substantially the same shape and are parallel to each other. However, the front surface c2A is larger than the back surface c2B.
  • the back surface c2B fits inside the surface c2A in a plan view viewed from the direction orthogonal to the surface c2A.
  • the rectangular edge defined by the pair of long sides c81 and short side c82 on the front surface c2A is referred to as edge c85, and the rectangular edge defined by the pair of long sides c81 and short side c82 on the back surface c2B is defined. , And referred to as edge c90.
  • the substrate c2 has a side surface c2C, a side surface c2D, a side surface c2E, and a side surface c2F that extend across these surfaces and connect these surfaces.
  • the side surface c2C is constructed between the short sides c82 on one side in the longitudinal direction on the front surface c2A and the back surface c2B (left front side in FIG. 64A), and the side surface c2D is on the other side in the longitudinal direction on the front surface c2A and the back surface c2B ( It is installed between the short sides c82 on the right back side in FIG. 64 (a).
  • the side surface c2C and the side surface c2D are both end surfaces of the substrate c2 in the longitudinal direction.
  • the side surface c2E is constructed between the long sides c81 on one side in the short direction of the front surface c2A and the back surface c2B (the left back side in FIG. 64A), and the side surface c2F is the short direction of the front surface c2A and the back surface c2B. It is installed between the long sides c81 on the other side (the right front side in FIG. 64A).
  • the side surface c2E and the side surface c2F are both end surfaces of the substrate c2 in the lateral direction.
  • each of the side surface c2C and the side surface c2D intersects (substantially orthogonal) with each of the side surface c2E and the side surface c2F.
  • each of the side surfaces c2C to c2F has an isosceles trapezoid shape having an upper bottom on the rear surface c2B side and a lower bottom on the front surface c2A side. That is, the side shape of the chip resistor c1 is an isosceles trapezoidal shape. For this reason, adjacent surfaces c2A to c2F form an acute angle or an obtuse angle.
  • the front surface c2A and each of the side surface c2C, the side surface c2D, the side surface c2E, and the side surface c2F are acute angles
  • the back surface c2B and each of the side surface c2C, the side surface c2D, the side surface c2E, and the side surface c2F are obtuse angles. It is done.
  • each of the side faces c2C to c2F is shown inclined (exaggerated) from the actual side. *
  • the chip resistor c1 has a resin film c24.
  • the resin film c24 includes a first resin film c24A and a second resin film c24B different from the first resin film c24A.
  • the first resin film c24A is formed in regions slightly apart from the edge c85 of the surface c2A to the back surface c2B side in each of the side surface c2C, the side surface c2D, the side surface c2E, and the side surface c2F.
  • the second resin film c24B covers a portion of the insulating film c23 on the surface c2A that does not overlap with the edge c85 of the surface c2A (an inner region of the edge c85).
  • the insulating film c23 and the resin film c24 will be described in detail later. *
  • the first connection electrode c3 and the second connection electrode c4 are formed in a region inside the edge c85 on the surface c2A of the substrate c2, and are partially exposed from the second resin film c24B on the surface c2A. Yes.
  • the second resin film c24B covers the surface c2A (strictly, the insulating film c23 on the surface c2A) so as to expose the first connection electrode c3 and the second connection electrode c4.
  • Each of the first connection electrode c3 and the second connection electrode c4 is configured, for example, by stacking Ni (nickel), Pd (palladium), and Au (gold) on the surface c2A in this order.
  • the first connection electrode c3 and the second connection electrode c4 are arranged at intervals in the longitudinal direction of the surface c2A, and are long in the short direction of the surface c2A.
  • the first connection electrode c3 is provided near the side surface c2C
  • the second connection electrode c4 is provided near the side surface c2D.
  • the element c5 is a circuit element, and is formed in a region between the first connection electrode c3 and the second connection electrode c4 on the surface c2A of the substrate c2, and from above by the insulating film c23 and the second resin film c24B. It is covered.
  • the element c5 constitutes the resistor body described above.
  • the element c5 of this embodiment is a resistor c56.
  • the resistor c56 is configured by a circuit network in which a plurality of (unit) resistors R having equal resistance values are arranged in a matrix on the surface c2A.
  • the resistor R is made of TiN (titanium nitride), TiON (titanium oxynitride) or TiSiON.
  • the element c5 is electrically connected to a wiring film c22 described later, and is electrically connected to the first connection electrode c3 and the second connection electrode c4 via the wiring film c22. *
  • the first connection electrode c3 and the second connection electrode c4 are opposed to the mounting board c9, and electrical and mechanical to the circuit (not shown) of the mounting board c9 by the solder c13.
  • the chip resistor c1 can be mounted on the mounting substrate c9 (flip chip connection).
  • the first connection electrode c3 and the second connection electrode c4 functioning as external connection electrodes are formed of gold (Au) or are plated with gold in order to improve solder wettability and reliability. It is desirable. *
  • FIG. 65 is a plan view of the chip resistor, showing the arrangement relationship between the first connection electrode, the second connection electrode and the element, and the configuration (layout pattern) of the element in plan view.
  • element c5 is a resistor network. Specifically, the element c5 includes eight resistors R arranged along the row direction (longitudinal direction of the substrate c2) and 44 resistors arranged along the column direction (width direction of the substrate c2). There are a total of 352 resistors R composed of the body R. These resistors R are a plurality of element elements constituting a resistance network of the element c5. *
  • a plurality of types of resistor circuits R are formed by grouping and electrically connecting a large number of these resistors R every predetermined number of 1 to 64.
  • the formed plural types of resistance circuits are connected in a predetermined manner by a conductor film D (a wiring film formed of a conductor).
  • a conductor film D a wiring film formed of a conductor.
  • fuses fuses
  • F fuses
  • the plurality of fuses F and conductor films D are arranged along the inner side of the second connection electrode c3 so that the arrangement region is linear.
  • the plurality of fuses F and the conductor film D are arranged so as to be adjacent to each other, and the arrangement direction thereof is linear.
  • the plurality of fuses F connect a plurality of types of resistor circuits (a plurality of resistors R for each resistor circuit) to the second connection electrode c3 so as to be cut (separable).
  • the plurality of fuses F and the conductor film D constitute the resistor main body described above.
  • 66A is a plan view illustrating a part of the element shown in FIG. 65 in an enlarged manner.
  • 66B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 66A, which is drawn for explaining the configuration of the resistor in the element.
  • FIG. 66C is a longitudinal sectional view in the width direction along CC of FIG. 66A drawn to explain the configuration of the resistor in the element. The configuration of the resistor R will be described with reference to FIGS. 66A, 66B, and 66C. *
  • the chip resistor c1 further includes an insulating layer c20 and a resistor film c21 in addition to the wiring film c22, the insulating film c23, and the resin film c24 described above (see FIGS. 66B and 66C).
  • the insulating layer c20, the resistor film c21, the wiring film c22, the insulating film c23, and the resin film c24 are formed on the substrate c2 (surface c2A).
  • the insulating layer c20 is made of SiO 2 (silicon oxide).
  • the insulating layer c20 covers the entire surface c2A of the substrate c2.
  • the insulating layer c20 has a thickness of about 10,000 mm.
  • the resistor film c21 is formed on the insulating layer c20.
  • the resistor film c21 is formed of TiN, TiON, or TiSiON.
  • the thickness of the resistor film c21 is about 2000 mm.
  • the resistor film c21 constitutes a plurality of resistor films (hereinafter referred to as “resistor film line c21A”) extending linearly in parallel between the first connection electrode c3 and the second connection electrode c4.
  • the resistor film line c21A may be cut at a predetermined position in the line direction (see FIG. 66A). *
  • a wiring film c22 is laminated on the resistor film line c21A.
  • the wiring film c22 is made of Al (aluminum) or an alloy of aluminum and Cu (copper) (AlCu alloy).
  • the thickness of the wiring film c22 is about 8000 mm.
  • the wiring film c22 is laminated on the resistor film line c21A with a predetermined interval R in the line direction, and is in contact with the resistor film line c21A. *
  • each portion of the resistor film line c21A in the region of the predetermined interval R forms one resistor R having a constant resistance value r.
  • the resistor film line c21A is short-circuited by the wiring film c22 by electrically connecting the resistors R adjacent to each other. Therefore, a resistor circuit is formed which is formed by connecting in series the resistor R of the resistor r shown in FIG. *
  • each resistor R includes a resistor film line c21A (resistor film c21), and a plurality of wiring films c22 stacked on the resistor film line c21A at regular intervals in the line direction.
  • a resistor film line c21A at a constant interval R where c22 is not laminated constitutes one resistor R.
  • the resistor film line c ⁇ b> 21 ⁇ / b> A in the portion constituting the resistor R has the same shape and size. Therefore, the multiple resistors R arranged in a matrix on the substrate c2 have equal resistance values.
  • the wiring film c22 laminated on the resistor film line c21A forms the resistor R and also serves as a conductor film D for connecting a plurality of resistors R to form a resistor circuit.
  • FIG. 65 See FIG. 65.
  • 68 (a) is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 65
  • FIG. 68 (b) is a plan view of FIG. 68 (a). It is a figure which shows the cross-sectional structure along BB. *
  • the above-described fuse F and conductor film D are also formed by the wiring film c22 laminated on the resistor film c21 forming the resistor R. That is, the fuse F and the conductor film D are formed on the same layer as the wiring film c22 laminated on the resistor film line c21A forming the resistor R by Al or AlCu alloy which is the same metal material as the wiring film c22. Yes.
  • the wiring film c22 is also used as a conductor film D that electrically connects a plurality of resistors R in order to form a resistance circuit. *
  • the wiring film for forming the resistor R, the fuse F, the conductor film D, and the element c5 are connected to the first connection electrode c3 and the second connection film c2.
  • a wiring film for connecting to the connection electrode c4 is formed using the same metal material (Al or AlCu alloy) as the wiring film c22. Note that the fuse F is different from the wiring film c22 (differentiated) because the fuse F is formed so as to be easily cut and no other circuit elements exist around the fuse F. This is because they are arranged in such a manner. *
  • a region where the fuse F is disposed is referred to as a trimming target region X (see FIGS. 65 and 68A).
  • the trimming target region X is a linear region along the inner side of the second connection electrode c3, and not only the fuse F but also the conductor film D is disposed in the trimming target region X.
  • a resistor film c21 is also formed below the wiring film c22 in the trimming target region X (see FIG. 68B).
  • the fuse F is a wiring having a larger inter-wiring distance (separated from the surroundings) than the portion other than the trimming target region X in the wiring film c22. *
  • the fuse F indicates not only a part of the wiring film c22 but also a group (fuse element) of a part of the resistor R (resistor film c21) and a part of the wiring film c22 on the resistor film c21. It may be.
  • the fuse F has been described only when the same layer as that of the conductor film D is used. However, in the conductor film D, another conductor film is further laminated thereon to lower the resistance value of the conductor film D as a whole. You may do it. Even in this case, if a conductor film is not laminated on the fuse F, the fusing property of the fuse F will not be deteriorated. *
  • FIG. 69 is an electric circuit diagram of an element according to the embodiment of the third reference example.
  • element c5 includes a reference resistor circuit R8, resistor circuit R64, two resistor circuits R32, resistor circuit R16, resistor circuit R8, resistor circuit R4, resistor circuit R2, resistor circuit R1, resistor circuit R. / 2, resistor circuit R / 4, resistor circuit R / 8, resistor circuit R / 16, resistor circuit R / 32 are connected in series from the first connection electrode c3 in this order.
  • Each of the reference resistor circuit R8 and the resistor circuits R64 to R2 is configured by connecting in series the same number of resistors R as the last number (“64” in the case of R64).
  • the resistor circuit R1 is composed of one resistor R.
  • Each of the resistance circuits R / 2 to R / 32 is configured by connecting in parallel the same number of resistors R as the last number (“32” in the case of R / 32). The meaning of the number at the end of the resistor circuit is the same in FIGS. 70 and 71 described later. *
  • One fuse F is connected in parallel to each of the resistor circuits R64 to R / 32 other than the reference resistor circuit R8.
  • the fuses F are connected in series either directly or via a conductor film D (see FIG. 68A).
  • the element c5 is a reference composed of eight resistors R provided in series between the first connection electrode c3 and the second connection electrode c4.
  • a resistor circuit of the resistor circuit R8 is configured.
  • the chip resistor in which the first connection electrode c3 and the second connection electrode c4 are connected by a resistance circuit (reference resistance circuit R8) of 8r 64 ⁇ .
  • a container c1 is configured.
  • each resistance circuit is not incorporated in the element c5.
  • the fuse F is selectively blown by, for example, laser light according to a required resistance value.
  • the resistance circuit in which the fuse F connected in parallel is blown is incorporated into the element c5. Therefore, the entire resistance value of the element c5 can be set to a resistance value in which resistance circuits corresponding to the blown fuse F are connected in series.
  • a plurality of types of resistor circuits have one, two, four, eight, sixteen, thirty-two, etc. resistors R having the same resistance value in series, and a geometric sequence having a common ratio of two.
  • the number of resistors R is increased, and a plurality of types of series resistor circuits and resistors R having the same resistance value are connected in parallel to 2, 4, 8, 16,.
  • a resistor having a desired value can be generated in the chip resistor c1.
  • FIG. 70 is an electric circuit diagram of an element according to another embodiment of the third reference example. 69, instead of configuring the element c5 by connecting the reference resistor circuit R8 and the resistor circuit R64 to the resistor circuit R / 32 in series as illustrated in FIG. 69, the element c5 may be configured as illustrated in FIG. Specifically, between the first connection electrode c3 and the second connection electrode c4, the reference resistance circuit R / 16 and 12 types of resistance circuits R / 16, R / 8, R / 4, R / 2, R1, R2 , R4, R8, R16, R32, R64, and R128 may be configured as a series connection circuit and the element c5 may be configured.
  • the reference resistance circuit R / 16 and 12 types of resistance circuits R / 16, R / 8, R / 4, R / 2, R1, R2 , R4, R8, R16, R32, R64, and R128 may be configured as a series connection circuit and the element c5 may be configured.
  • a fuse F is connected in series to each of the 12 types of resistor circuits other than the reference resistor circuit R / 16. In a state where all the fuses F are not blown, each resistance circuit is electrically incorporated into the element c5. If the fuse F is selectively blown by, for example, laser light according to the required resistance value, a resistance circuit corresponding to the blown fuse F (a resistance circuit in which the fuses F are connected in series) becomes the element c5. Therefore, the resistance value of the entire chip resistor c1 can be adjusted.
  • FIG. 71 is an electric circuit diagram of an element according to still another embodiment of the third reference example.
  • the feature of the element c5 shown in FIG. 71 is that it has a circuit configuration in which a series connection of a plurality of types of resistance circuits and a parallel connection of a plurality of types of resistance circuits are connected in series.
  • fuses F are connected in parallel to each of the plurality of resistor circuits connected in series, and the plurality of resistor circuits connected in series are all short-circuited by the fuse F. It is in a state. Therefore, when the fuse F is blown, the resistance circuit short-circuited by the blown fuse F is electrically incorporated into the element c5.
  • a fuse F is connected in series to each of the plurality of types of resistor circuits connected in parallel. Therefore, by blowing the fuse F, the resistor circuit to which the blown fuse F is connected in series can be electrically disconnected from the parallel connection of the resistor circuit.
  • a small resistance of 1 k ⁇ or less is made on the parallel connection side, and if a resistance circuit of 1 k ⁇ or more is made on the series connection side, a wide range from a small resistance of several ⁇ to a large resistance of several M ⁇ is obtained.
  • Resistor circuits can be made using a network of resistors constructed with an equal basic design.
  • the chip resistor c1 can easily and quickly cope with a plurality of types of resistance values by selecting and cutting one or a plurality of fuses F. In other words, by combining a plurality of resistors R having different resistance values, chip resistors c1 having various resistance values can be realized with a common design.
  • FIG. 72 is a schematic cross-sectional view of a chip resistor.
  • the chip resistor c1 will be described in more detail with reference to FIG.
  • the element c5 described above is simplified and each element other than the substrate c2 is hatched. *
  • the insulating film c23 is made of SiN (silicon nitride), for example, and has a thickness of 1000 to 5000 mm (here, about 3000 mm).
  • the insulating film c23 is provided over the entire area of the surface c2A and the side surfaces c2C to c2F.
  • the insulating film c23 on the surface c2A covers the resistor film c21 and each wiring film c22 (that is, the element c5) on the resistor film c21 from the surface (the upper side in FIG. 72), and each resistor in the element c5 The upper surface of R is covered.
  • the insulating film c23 also covers the wiring film c22 in the trimming target region X described above (see FIG. 68B).
  • the insulating film c23 is in contact with the element c5 (the wiring film c22 and the resistor film c21), and is also in contact with the insulating layer c20 in a region other than the resistor film c21.
  • the insulating film c23 on the surface c2A functions as a protective film that covers the entire surface c2A and protects the element c5 and the insulating layer c20.
  • the insulating film c23 prevents a short circuit between the resistors R other than the wiring film c22 (short circuit between adjacent resistor film lines c21A).
  • the insulating film c23 provided on each of the side surfaces c2C to c2F functions as a protective layer that protects each of the side surfaces c2C to c2F.
  • the boundary between each of the side surfaces c2C to c2F and the surface c2A is the edge c85 described above, but the insulating film c23 also covers the boundary (edge c85).
  • a portion covering the edge c85 (a portion overlapping the edge c85) is referred to as an end c23A. *
  • the resin film c24 protects the surface c2A of the chip resistor c1 together with the insulating film c23, and is made of a resin such as polyimide.
  • the thickness of the resin film c24 is about 5 ⁇ m.
  • the resin film c24 includes the first resin film c24A and the second resin film c24B.
  • the first resin film c24A covers a part of the side surfaces c2C to c2F that is slightly separated from the edge c85 (end c23A of the insulating film c23) toward the back surface c2B.
  • the first resin film c24A is formed in each of the side surfaces c2C to c2F in a region having a gap K from the edge c85 of the surface c2A to the back surface c2B side.
  • the first resin film c24A is arranged to be biased toward the front surface c2A rather than the back surface c2B.
  • the first resin films c24A on the side surfaces c2C and 2D extend in a streak shape along the short side c82, and are formed over the entire region in the direction of the short side c82 (see FIG. 64A).
  • the first resin films c24A on the side surfaces c2E and 2F extend in a streak shape along the long side c81, and are formed over the entire area in the direction of the long side c81 (see FIG. 64A).
  • the first resin film c24A on each of the side surfaces c2C to c2F projects outward from the edge (edge c85) of the surface c2A.
  • the first resin film c24A bulges outward in an arc shape from the edge c85 in the direction along the surface c2A. Therefore, the first resin film c24A forms the outline of the chip resistor c1 in plan view.
  • the second resin film c24B covers substantially the entire surface of the insulating film c23 on the surface c2A (including the resistor film c21 and the wiring film c22 covered with the insulating film c23). Specifically, the second resin film c24B is formed away from the end c23A so as not to cover the end c23A (the edge c85 of the surface c2A) of the insulating film c23. Therefore, the first resin film c24A and the second resin film c24B are not continuous and are interrupted at the end c23A (the entire area of the edge c85). As a result, the end c23A (the entire area of the edge c85) of the insulating film c23 is exposed to the outside. *
  • each opening c25 is a through-hole that continuously penetrates the second resin film c24B and the insulating film c23 in the respective thickness directions. Therefore, the opening c25 is formed not only in the second resin film c24B but also in the insulating film c23. A part of the wiring film c22 is exposed from each opening c25. A portion of the wiring film c22 exposed from each opening c25 is a pad region c22A for external connection. *
  • one opening c25 is filled with the first connection electrode c3, and the other opening c25 is filled with the second connection electrode c4.
  • a part of each of the first connection electrode c3 and the second connection electrode c4 protrudes from the opening c25 on the surface of the second resin film c24B.
  • the first connection electrode c3 is electrically connected to the wiring film c22 in the pad region c22A in the opening c25 through the one opening c25.
  • the second connection electrode c4 is electrically connected to the wiring film c22 in the pad region c22A in the opening c25 through the other opening c25.
  • each of the first connection electrode c3 and the second connection electrode c4 is electrically connected to the element c5.
  • the wiring film c22 forms wiring connected to each of the group of resistors R (resistor c56), the first connection electrode c3, and the second connection electrode c4.
  • the second resin film c24B and the insulating film c23 in which the opening c25 is formed cover the surface c2A in a state where the first connection electrode c3 and the second connection electrode c4 are exposed from the opening c25. Therefore, electrical connection between the chip resistor c1 and the mounting substrate c9 can be achieved via the first connection electrode c3 and the second connection electrode c4 that protrude from the opening c25 on the surface of the second resin film c24B. (See FIG. 64 (b)). *
  • the portion located between the first connection electrode c3 and the second connection electrode c4 (referred to as “center portion c24C”) is the first connection electrode c3 and the second connection electrode. It is higher than c4 (away from surface c2A). That is, the central portion c24C has a surface c24D that is higher than the first connection electrode c3 and the second connection electrode c4. The surface c24D is convexly curved in a direction away from the surface c2A.
  • 73A to 73G are schematic sectional views showing a method for manufacturing the chip resistor shown in FIG.
  • a substrate c30 as a base of the substrate c2 is prepared.
  • the surface c30A of the substrate c30 is the surface c2A of the substrate c2
  • the back surface c30B of the substrate c30 is the back surface c2B of the substrate c2.
  • the surface c30A of the substrate c30 is thermally oxidized to form an insulating layer c20 made of SiO 2 or the like on the surface c30A, and the element c5 (the resistor R and the wiring film c22 connected to the resistor R is formed on the insulating layer c20. ).
  • a TiN, TiON, or TiSiON resistor film c21 is formed on the entire surface of the insulating layer c20 by sputtering, and aluminum is further formed on the resistor film c21 so as to be in contact with the resistor film c21.
  • a (Al) wiring film c22 is laminated.
  • the resistor film c21 and the wiring film c22 are selectively removed and patterned by dry etching such as RIE (Reactive Ion Etching), for example, as shown in FIG.
  • dry etching such as RIE (Reactive Ion Etching)
  • FIG. 65 a configuration is obtained in which the resistor film lines c21A having a certain width on which the resistor films c21 are stacked are arranged in the column direction with a certain interval.
  • a region in which the resistor film line c21A and the wiring film c22 are partially cut is formed, and the fuse F and the conductor film D are formed in the trimming target region X (see FIG. 65).
  • the wiring film c22 stacked on the resistor film line c21A is selectively removed by wet etching, for example.
  • an element c5 having a configuration in which the wiring film c22 is laminated at a predetermined interval R on the resistor film line c21A is obtained.
  • the resistance value of the entire element c5 may be measured.
  • element c5 is formed at a number of locations on surface c30A of substrate c30 according to the number of chip resistors c1 formed on one substrate c30.
  • One region where the element c5 (the resistor c56 described above) is formed on the substrate c30 is referred to as a chip component region Y (or a chip resistor region Y).
  • the component region Y that is, the element c5 is formed (set).
  • One chip component region Y coincides with a plan view of one completed chip resistor c1 (see FIG. 72).
  • a region between adjacent chip component regions Y on the surface c30A of the substrate c30 is referred to as a boundary region Z.
  • the boundary region Z has a belt shape and extends in a lattice shape in plan view.
  • One chip component region Y is arranged in one lattice defined by the boundary region Z. Since the width of the boundary region Z is as extremely narrow as 1 ⁇ m to 60 ⁇ m (for example, 20 ⁇ m), many chip component regions Y can be secured on the substrate c30, and as a result, mass production of the chip resistors c1 becomes possible.
  • an insulating film c45 made of SiN is formed over the entire surface c30A of the substrate c30 by a CVD (Chemical Vapor Deposition) method.
  • the insulating film c45 covers all of the insulating layer c20 and the element c5 (the resistor film c21 and the wiring film c22) on the insulating layer c20 and is in contact with them. Therefore, the insulating film c45 also covers the wiring film c22 in the trimming target area X (see FIG. 65).
  • the insulating film c45 is formed over the entire surface c30A of the substrate c30, the insulating film c45 is formed so as to extend to a region other than the trimming target region X on the surface c30A.
  • the insulating film c45 becomes a protective film that protects the entire surface c30A (including the element c5 on the surface c30A).
  • FIG. 73B a resist pattern c41 is formed over the entire surface c30A of the substrate c30 so as to cover the entire insulating film c45.
  • An opening c42 is formed in the resist pattern c41.
  • FIG. 74 is a schematic plan view of a part of a resist pattern used for forming a groove in the step of FIG. 73B. *
  • the opening c42 of the resist pattern c41 is a plan view when a large number of chip resistors c1 (in other words, the above-described chip component region Y) are arranged in a matrix (also in a lattice shape). It corresponds (corresponds) to the region between the outlines of the adjacent chip resistors c1 (the hatched portion in FIG. 74, in other words, the boundary region Z). Therefore, the entire shape of the opening c42 is a lattice shape having a plurality of linear portions c42A and c42B orthogonal to each other. *
  • each of insulating film c45, insulating layer c20, and substrate c30 is selectively removed by plasma etching using resist pattern c41 as a mask. As a result, the material of the substrate c30 is removed in the boundary region Z between the adjacent elements c5 (chip component region Y).
  • the position (boundary region Z) that coincides with the opening c42 of the resist pattern c41 in plan view reaches the middle of the thickness of the substrate c30 from the surface c30A of the substrate c30 through the insulating film c45 and the insulating layer c20.
  • a groove c44 having a predetermined depth is formed.
  • the groove c44 is partitioned by a pair of side walls c44A facing each other and a bottom wall c44B connecting the lower ends of the pair of side walls c44A (the end on the back surface c30B side of the substrate c30).
  • the depth of the groove c44 with respect to the surface c30A of the substrate c30 is about 100 ⁇ m, and the width of the groove c44 (the interval between the opposing side walls c44A) is about 20 ⁇ m.
  • the width of the groove c44 increases as it approaches the bottom wall c44B. Therefore, the side surface (section screen c44C) that partitions the groove c44 in each side wall c44A is inclined with respect to the plane H perpendicular to the surface c30A of the substrate c30.
  • the overall shape of the groove c44 in the substrate c30 is a lattice shape that coincides with the opening c42 (see FIG. 74) of the resist pattern c41 in plan view. Then, on the surface c30A of the substrate c30, a rectangular frame portion (boundary region Z) in the groove c44 surrounds the chip component region Y where each element c5 is formed. The portion of the substrate c30 where the element c5 is formed is a semi-finished product c50 of the chip resistor c1.
  • the semi-finished products c50 are located one by one in the chip component region Y surrounded by the groove c44, and these semi-finished products c50 are arranged in a matrix.
  • the substrate c30 is separated into the substrate c2 (the resistor body described above) for each of the plurality of chip component regions Y.
  • the resist pattern c41 is removed, and the insulating film c45 is selectively removed by etching using the mask c65 as shown in FIG. 73C.
  • an opening c66 is formed in a portion of the insulating film c45 that coincides with each pad region c22A (see FIG. 72) in plan view.
  • a portion of the insulating film c45 that coincides with the opening c66 is removed by etching, and an opening c25 is formed in the portion.
  • the insulating film c45 is formed so as to expose each pad region c22A in the opening c25.
  • Two openings c25 are formed for one semi-finished product c50. *
  • each semi-finished product c50 after two openings c25 are formed in the insulating film c45, a probe c70 of a resistance measuring device (not shown) is brought into contact with the pad region c22A of each opening c25, so that the overall resistance value of the element c5 Is detected. Then, by irradiating the arbitrary fuse F (see FIG. 65) with a laser beam (not shown) through the insulating film c45, the wiring film c22 in the trimming target region X is trimmed with the laser beam, and the fuse F is melted.
  • the resistance value of the entire semi-finished product c50 (in other words, the chip resistor c1) can be adjusted as described above.
  • the insulating film c45 is a cover film that covers the element c5, it is possible to prevent a fragment or the like generated at the time of fusing from adhering to the element c5 and causing a short circuit. Further, since the insulating film c45 covers the fuse F (resistor film c21), the energy of the laser beam can be stored in the fuse F and the fuse F can be blown reliably.
  • the insulating film c45 is thickened.
  • the insulating film c45 is also formed over the entire inner peripheral surface of the groove c44 (the section screen c44C of the side wall c44A and the upper surface of the bottom wall c44B).
  • the final insulating film c45 (the state shown in FIG. 73D) has a thickness of 1000 to 5000 mm (here, about 3000 mm). At this time, a part of the insulating film c45 enters each opening c25 and closes the opening c25. *
  • a photosensitive resin liquid made of polyimide is spray-applied onto the substrate c30 from above the insulating film c45 to form a photosensitive resin coating film c46 as shown in FIG. 73D.
  • the liquid photosensitive resin cannot flow and flows at the entrance of the groove c44 (a portion corresponding to the end c23A of the insulating film c23 or the edge c85 of the substrate c2).
  • the liquid photosensitive resin is a region on the back surface c30B side (bottom wall c44B side) of the side surface c30A of the substrate c30 on the side wall c44A (section screen c44C) of the groove c44, and the end portion of the insulating film c23 on the surface c30A. It adheres to the area
  • the coating film c46 on the surface c30A has a shape that is convexly curved upward due to surface tension. *
  • the coating film c46 formed on the side wall c44A of the groove c44 only covers a part on the element c5 side (surface c30A side) of the side wall c44A of the groove c44. It has not reached c44B. Therefore, the groove c44 is not blocked by the coating film c46.
  • heat treatment (curing treatment) is performed on the coating film c46. As a result, the thickness of the coating film c46 is thermally contracted, and the coating film c46 is cured to stabilize the film quality.
  • the coating film c46 is patterned, and portions of the coating film c46 on the surface c30A that coincide with the pad regions c22A (openings c25) of the wiring film c22 in plan view are selectively removed. Specifically, the coating film c46 is exposed and developed with the pattern using the mask c62 in which the opening c61 having a pattern that matches (matches) with each pad region c22A in plan view. Thereby, the coating film c46 is separated above each pad region c22A. Next, the insulating film c45 on each pad region c22A is removed by RIE using a mask (not shown), whereby each opening c25 is opened and the pad region c22A is exposed. *
  • a Ni / Pd / Au laminated film formed by laminating Ni, Pd, and Au is formed on the pad region c22A in each opening c25 by electroless plating.
  • the Ni / Pd / Au laminated film protrudes from the opening c25 to the surface of the coating film c46.
  • the Ni / Pd / Au laminated film in each opening c25 becomes the first connection electrode c3 and the second connection electrode c4 shown in FIG. 73F.
  • the upper surfaces of the first connection electrode c3 and the second connection electrode c4 are at positions below the upper end of the coating film c46 that is convexly curved on the surface c30A.
  • the substrate c30 is ground from the back surface c30B.
  • a support tape c71 having a thin plate shape made of PET (polyethylene terephthalate) and having an adhesive surface c72 is formed on each of the semi-finished products c50 on the adhesive surface c72.
  • the support tape c71 for example, a laminate tape can be used.
  • the substrate c30 is ground from the back surface c30B side.
  • the substrate c30 is thinned by grinding until it reaches the upper surface of the bottom wall c44B (see FIG. 73F) of the groove c44, there is no connection between the adjacent semi-finished products c50, so the substrate c30 is divided with the groove c44 as a boundary.
  • the semi-finished product c50 is individually separated to be a finished product of the chip resistor c1. That is, the substrate c30 is cut (divided) in the groove c44 (in other words, the boundary region Z), and thereby the individual chip resistors c1 are cut out.
  • the chip resistor c1 may be cut out by etching the substrate c30 from the back surface c30B side to the bottom wall c44B of the groove c44.
  • each completed chip resistor c1 the portion that formed the section screen c44C of the side wall c44A of the groove c44 becomes one of the side surfaces c2C to c2F of the substrate c2, and the back surface c30B becomes the back surface c2B. That is, as described above, the step of forming the groove c44 by etching (see FIG. 73B) is included in the step of forming the side surfaces c2C to c2F.
  • the side surface (section screen c44C) of the substrate c30 in the plurality of chip component regions Y (chip resistors c1) is inclined with respect to the plane H perpendicular to the surface c30A of the substrate c30.
  • forming the groove c44 shapes the side surfaces c2C to c2F of the substrate c2 of each chip resistor c1 at a time so as to have a portion inclined with respect to the plane H.
  • the side surfaces c2C to c2F of the completed chip resistor c1 are rough surfaces with irregular patterns.
  • a dicing saw (not shown)
  • a large number of lines forming a grinding mark of the dicing saw remain in a regular pattern on the side surfaces c2C to c2F. Even if the side surfaces c2C to c2F are etched, this streak cannot be completely erased.
  • the insulating film c45 becomes the insulating film c23
  • the separated coating film c46 becomes the resin film c24.
  • the chip resistor c1 is separated at a time by grinding the substrate c30 from the back surface c30B after the groove c44 is formed in this way. be able to. Therefore, as compared with the conventional case where the chip resistor c1 is divided into pieces by dicing the substrate c30 with a dicing saw as in the prior art, cost reduction and time reduction can be achieved and the yield can be improved by omitting the dicing process.
  • the groove c44 can be formed with high accuracy by etching, the accuracy of the external dimension can be improved in the individual chip resistors c1 divided by the groove c44.
  • the groove c44 can be formed with higher accuracy.
  • the dimensional tolerance of the chip resistor c1 when the groove c44 is formed using a general dicing saw is ⁇ 20 ⁇ m, whereas in the third reference example, the dimensional tolerance of the chip resistor c1. Can be reduced to about ⁇ 5 ⁇ m.
  • the interval between the grooves c44 can be reduced according to the resist pattern c41 (see FIG.
  • the chip resistor c1 formed between the adjacent grooves c44 can be reduced in size. Further, in the case of etching, unlike the case of using a dicing saw, the chip resistor c1 is not cut out, so that the corner portion c11 between adjacent ones on the side surfaces c2C to c2F of the chip resistor c1 (FIG. 64 ( It is possible to reduce the occurrence of chipping in a), and to improve the appearance of the chip resistor c1. *
  • the chip resistor c1 When each chip resistor c1 is cut out by grinding the substrate c30 from the back surface c30B side, the chip resistor c1 may be cut out earlier or later. That is, when cutting out the chip resistor c1, a slight time difference may occur between the chip resistors c1. In this case, the chip resistor c1 cut out first may vibrate left and right, and may contact the adjacent chip resistor c1. At this time, in each chip resistor c1, since the resin film c24 (first resin film c24A) functions as a bumper, the chip resistors c1 adjacent to each other while being supported by the support tape c71 prior to singulation.
  • FIG. 75A shows a state in which a plurality of separated chip resistors c1 are still attached to the support tape c71.
  • a thermal foam sheet c73 is attached to the back surface c2B of the substrate c2 of each chip resistor c1.
  • the thermally foamed sheet c73 includes a sheet-like sheet body c74 and a large number of foamed particles c75 kneaded in the sheet body c74.
  • the adhesive strength of the sheet main body c74 is stronger than the adhesive strength on the adhesive surface c72 of the support tape c71. Therefore, after sticking the thermal foam sheet c73 on the back surface c2B of the substrate c2 of each chip resistor c1, as shown in FIG. 75C, the support tape c71 is peeled off from each chip resistor c1, and the chip resistor c1 is removed. Transfer to the thermal foam sheet c73. At this time, if the support tape c71 is irradiated with ultraviolet rays (see the dotted arrow in FIG. 75B), the adhesiveness of the adhesive surface c72 is lowered, so that the support tape c71 is easily peeled off from each chip resistor c1. *
  • each foamed particle c75 in the sheet main body c74 expands and swells from the surface of the sheet main body c74.
  • the contact area between the thermal foam sheet c73 and the back surface c2B of the substrate c2 of each chip resistor c1 is reduced, and all the chip resistors c1 are naturally peeled (dropped off) from the thermal foam sheet c73.
  • the chip resistor c1 collected in this manner is mounted on the mounting substrate c9 (see FIG. 64B) or is accommodated in an accommodation space formed on an embossed carrier tape (not shown).
  • the processing time can be shortened compared to the case where the chip resistors c1 are peeled off from the support tape c71 or the thermal foam sheet c73 one by one.
  • a predetermined number of chip resistors c1 may be directly peeled off from the support tape c71 without using the thermal foam sheet c73.
  • FIGS. 76A to 76C are schematic cross-sectional views showing the chip resistor recovery step (modified example) after the step of FIG. 73G.
  • Each chip resistor c1 can be recovered by another method shown in FIGS. 76A to 76C.
  • FIG. 76A shows a state where a plurality of singulated chip resistors c1 are continuously attached to the support tape c71, as in FIG. 75A.
  • the transfer tape c77 is attached to the back surface c2B of the substrate c2 of each chip resistor c1.
  • the transfer tape c77 has stronger adhesive force than the adhesive surface c72 of the support tape c71. Therefore, as shown in FIG.
  • the support tape c71 is peeled off from each chip resistor c1.
  • the support tape c71 may be irradiated with ultraviolet rays (see dotted arrows in FIG. 76B) in order to reduce the adhesiveness of the adhesive surface c72.
  • Frames c78 of a collection device are attached to both ends of the transfer tape c77.
  • the frames c78 on both sides can move in directions toward or away from each other.
  • the transfer tape c77 expands and becomes thin. As a result, the adhesive force of the transfer tape c77 is reduced, so that each chip resistor c1 is easily peeled off from the transfer tape c77.
  • FIGS. 77 and 79 are longitudinal sectional views of the chip resistor according to the embodiment or the modification, and FIGS. 77 and 79 also show plan views. 77 to 82, for convenience of explanation, illustration of the insulating film c23 and the like is omitted, and only the substrate c2, the first connection electrode c3, the second connection electrode c4, and the resin film c24 are illustrated. 77C and 79C, the resin film c24 is not shown. *
  • each of the side surfaces c2C to c2F of the substrate c2 has a portion inclined with respect to the plane H perpendicular to the surface c2A of the substrate c2.
  • each of the side surfaces c2C to c2F is a plane along the plane E inclined with respect to the plane H described above.
  • the surface c2A of the substrate c2 and each of the side surfaces c2C to c2F of the substrate c2 form an acute angle. For this reason, the edge c90 of the back surface c2B of the substrate c2 recedes inward of the substrate c2 with respect to the edge c85 of the surface c2A of the substrate c2.
  • each of the side surfaces c2C to c2F in the chip resistor c1 has a trapezoidal shape (substantially isosceles trapezoidal shape) that narrows toward the back surface c2B side.
  • the first resin film c24A is located in each of the side surfaces c2C to c2F in a region away from the boundary (edge c85) between each side surface and the surface c2A toward the back surface c2B side.
  • the second resin film c24B is formed on the surface c2A.
  • the first resin film c24A on each of the side surfaces c2C to c2F may not be separated from the second resin film c24B at the boundary (edge c85) between each side surface and the surface c2A.
  • the resin film c24 is formed continuously from each of the side surfaces c2C to c2F to the surface c2A.
  • each of the side surfaces c2C to c2F is a plane along the plane G inclined with respect to the plane H described above. Further, the surface c2A of the substrate c2 and each of the side surfaces c2C to c2F of the substrate c2 form an obtuse angle. For this reason, the edge c90 of the back surface c2B of the substrate c2 projects outward from the substrate c2 with respect to the edge c85 of the surface c2A of the substrate c2. Specifically, in plan view, the rectangular edge c90 that outlines the back surface c2B is located outside the rectangular edge c85 that outlines the front surface c2A (see FIG.
  • each of the side surfaces c2C to c2F in the chip resistor c1 has a trapezoidal shape (substantially isosceles trapezoidal shape) that narrows toward the surface c2A side.
  • each of the side surfaces c2C to c2F does not need to be a plane inclined with respect to the plane H described above, and is a curved surface that is convexly curved inward of the substrate c2 as shown in FIGS.
  • the surface c2A of the substrate c2 and each of the side surfaces c2C to c2F of the substrate c2 form an acute angle
  • the back surface c2B of the substrate c2 and each of the side surfaces c2C to c2F of the substrate c2 form an acute angle.
  • the edge c90 of the back surface c2B of the substrate c2 is not shifted to either the outside or the inside of the substrate c2 with respect to the edge c85 of the surface c2A of the substrate c2, and overlaps in plan view. .
  • the edge c90 of the back surface c2B of the substrate c2 is retreated inward of the substrate c2 with respect to the edge c85 of the surface c2A of the substrate c2.
  • the edge c90 of the back surface c2B of the substrate c2 projects outward from the substrate c2 with respect to the edge c85 of the surface c2A of the substrate c2.
  • the side surfaces c2C to c2F shown in FIGS. 77 to 82 can be realized by appropriately setting the etching conditions for forming the groove c44 by etching. That is, the shape of the side surfaces c2C to c2F on the substrate c2 can be controlled by the etching technique. As described above, in the chip resistor c1, one of the edge portion c85 of the front surface c2A and the edge portion c90 of the back surface c2B of the substrate c2 projects outward from the substrate c2 rather than the other (the case of FIG. 81). except).
  • corner part (corner part) 12 in the front surface c2A and the back surface c2B of the chip resistor c1 does not become a right angle, the chipping in the corner part c12 (particularly the obtuse corner part c12) can be reduced.
  • the suction nozzle (not shown) is attached after the back surface c2B of the chip resistor c1 is suctioned to the suction nozzle (not shown) of the automatic mounting machine. ) Is moved to the mounting substrate c9, thereby mounting the chip resistor c1 on the mounting substrate c9.
  • the outline of the chip resistor c1 is image-recognized from the front surface c2A side or the back surface c2B side, and then adsorbed on the back surface c2B of the chip resistor c1.
  • a position to be adsorbed by a nozzle (not shown) is determined.
  • the outline of the chip component when the image is recognized from the front surface c2A side or the back surface c2B side of the substrate c2 is as follows.
  • the substrate c2 is clearly constituted by only one of the edge c85 of the front surface c2A and the edge c90 of the back surface c2B (an edge protruding outward of the substrate c2).
  • the outline of the chip resistor c1 can be correctly recognized, a desired portion (for example, the central portion) on the back surface c2B of the chip resistor c1 is accurately attracted to the suction nozzle (not shown), and the chip resistor c1 can be accurately mounted on the mounting substrate c9 (see FIG. 64B). That is, it is possible to improve the mounting position accuracy.
  • the second resin film c24B on each of the side surfaces c2C to c2F is spaced from the surface c2A so that the edge c85 of the substrate c2 is exposed. It is formed in the open area.
  • the surface c2A of the substrate c2 and each of the side surfaces c2C to c2F form an acute angle.
  • the edge c85 of the surface c2A of the substrate c2 stands out, the outline (edge c85) of the chip resistor c1 becomes clearer and easier to recognize, so that the chip resistor c1 can be more accurately attached to the mounting substrate c9. Can be implemented.
  • the outline of the chip resistor c1 can be easily recognized by the edge c85, and thereby the chip resistor c1 can be attracted to a suction nozzle (not shown) at an accurate position.
  • the edge c85 or the edge c90 is focused for image recognition, the first resin film c24A is not in focus because the first resin film c24A is not focused.
  • the part c85 or the edge part c90 and the first resin film c24A are not confused. *
  • the corner portion c12 of the substrate c2 (here, the corner portion c12 on the surface c2A side) is placed on the resin film as shown in FIG. It may be covered with c24. In this case, chipping at the corner portion c12 can be reliably avoided or suppressed. Further, the surface c2A of the substrate c2 is protected by the second resin film c24B. In particular, the surface c24D of the second resin film c24B (center portion c24C) has a height higher than that of the first connection electrode c3 and the second connection electrode c4 (FIGS.
  • the third reference example can be implemented in still other forms.
  • the chip component of the third reference example the chip resistor c1 has been disclosed in the above-described embodiment, but the third reference example can also be applied to a chip component such as a chip capacitor, a chip inductor, or a chip diode. Below, a chip capacitor is explained. *
  • FIG. 83 is a plan view of a chip capacitor according to another embodiment of the third reference example.
  • 84 is a cross-sectional view taken along section line LXXXIV-LXXXIV in FIG. 83.
  • FIG. 85 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • the chip capacitor c101 described below, the same reference numerals are given to the portions corresponding to the portions described in the above-described chip resistor c1, and detailed description thereof will be omitted.
  • a portion denoted by the same reference numeral as that described for the chip resistor c1 has the same configuration as the portion described for the chip resistor c1, unless otherwise specified. The same effect as the part demonstrated by c1 can be show
  • the chip capacitor c101 similarly to the chip resistor c1, the chip capacitor c101 includes the substrate c2, the first connection electrode c3 disposed on the substrate c2 (on the surface c2A side of the substrate c2), and the substrate c2. And a second connection electrode c4.
  • the substrate c2 has a rectangular shape in plan view.
  • a first connection electrode c3 and a second connection electrode c4 are arranged at both ends in the longitudinal direction of the substrate c2.
  • the first connection electrode c3 and the second connection electrode c4 have a substantially rectangular planar shape extending in the short direction of the substrate c2.
  • a plurality of capacitor elements C1 to C9 are arranged in a capacitor arrangement region c105 between the first connection electrode c3 and the second connection electrode c4.
  • the plurality of capacitor elements C1 to C9 are a plurality of element elements (capacitor elements) constituting the element c5 described above, and each of the second connection electrodes c4 via a plurality of fuse units c107 (corresponding to the fuse F described above). Is electrically connected.
  • an insulating layer c20 is formed on the surface c2A of the substrate c2, and a lower electrode film c111 is formed on the surface of the insulating layer c20.
  • the lower electrode film c111 extends over almost the entire capacitor arrangement region c105. Further, the lower electrode film c111 is formed to extend to a region immediately below the first connection electrode c3. More specifically, the lower electrode film c111 includes a capacitor electrode region c111A that functions as a common lower electrode of the capacitor elements C1 to C9 in the capacitor arrangement region c105, and an external electrode lead that is disposed immediately below the first connection electrode c3. And a pad region c111B.
  • the capacitor electrode region c111A is located in the capacitor arrangement region c105, and the pad region c111B is located immediately below the first connection electrode c3 and is in contact with the first connection electrode c3.
  • a capacitor film (dielectric film) c112 is formed so as to cover and be in contact with the lower electrode film c111 (capacitor electrode area c111A) in the capacitor arrangement region c105.
  • the capacitive film c112 is formed over the entire capacitor electrode region c111A (capacitor placement region c105). In this embodiment, the capacitive film c112 further covers the insulating layer c20 outside the capacitor arrangement region c105.
  • An upper electrode film c113 is formed on the capacitance film c112.
  • the upper electrode film c113 is colored for the sake of clarity.
  • the upper electrode film c113 includes a capacitor electrode region c113A located in the capacitor arrangement region c105, a pad region c113B located immediately below the second connection electrode c4 and in contact with the second connection electrode c4, and the capacitor electrode region c113A and the pad region. and a fuse region c113C arranged between c113B.
  • the upper electrode film c113 is divided (separated) into a plurality of electrode film portions (upper electrode film portions) c131 to c139.
  • each of the electrode film portions c131 to c139 is formed in a rectangular shape, and extends in a band shape from the fuse region c113C toward the first connection electrode c3.
  • the plurality of electrode film portions c131 to c139 are opposed to the lower electrode film c111 with a plurality of types of facing areas, with the capacitor film c112 interposed therebetween (in contact with the capacitor film c112).
  • the facing area of the electrode film portions c131 to c139 with respect to the lower electrode film c111 may be determined to be 1: 2: 4: 8: 16: 32: 64: 128: 128. That is, the plurality of electrode film portions c131 to c139 includes a plurality of electrode film portions having different facing areas, and more specifically, a plurality of facing film areas having a facing area set so as to form a geometric sequence with a common ratio of 2. It includes electrode film portions c131 to c138 (or c131 to c137, c139).
  • the plurality of capacitor elements C1 to C9 respectively constituted by the electrode film portions c131 to c139 and the lower electrode film c111 facing each other with the capacitance film c112 interposed therebetween include a plurality of capacitor elements having different capacitance values.
  • the ratio of the facing areas of the electrode film portions c131 to c139 is as described above, the ratio of the capacitance values of the capacitor elements C1 to C9 is equal to the ratio of the facing areas, and is 1: 2: 4: 8: 16: 32. : 64: 128: 128. That is, the plurality of capacitor elements C1 to C9 include a plurality of capacitor elements C1 to C8 (or C1 to C7, C9) having capacitance values set so as to form a geometric sequence with a common ratio of 2. *
  • the electrode film portions c131 to c135 are formed in a strip shape having the same width and a length ratio set to 1: 2: 4: 8: 16.
  • the electrode film portions c135, c136, c137, c138, and c139 are formed in a strip shape having the same length and the width ratio set to 1: 2: 4: 8: 8.
  • the electrode film portions c135 to c139 are formed to extend over a range from the edge on the second connection electrode c4 side of the capacitor arrangement region c105 to the edge on the first connection electrode c3 side, and the electrode film portions c131 to c139 c134 is formed shorter than that.
  • the pad region c113B is formed in a shape substantially similar to the second connection electrode c4 and has a substantially rectangular planar shape. As shown in FIG. 84, the upper electrode film c113 in the pad region c113B is in contact with the second connection electrode c4.
  • the fuse region c113C is arranged along one long side of the pad region c113B (the long side on the inner side with respect to the periphery of the substrate c2).
  • the fuse region c113C includes a plurality of fuse units c107 arranged along the one long side of the pad region c113B.
  • the fuse unit c107 is integrally formed of the same material as the pad region c113B of the upper electrode film c113.
  • the plurality of electrode film portions c131 to c139 are formed integrally with one or a plurality of fuse units c107, and are connected to the pad region c113B through the fuse units c107, and the pad region c113B is connected to the electrode film portions c131 to c139. It is electrically connected to the second connection electrode c4.
  • the electrode film portions c131 to c136 having a relatively small area are connected to the pad region c113B by one fuse unit c107, and a plurality of electrode film portions c137 to c139 having a relatively large area are provided. It is connected to the pad region c113B through the fuse unit c107. Not all the fuse units c107 need be used, and in this embodiment, some of the fuse units c107 are unused. *
  • the fuse unit c107 includes a first wide portion c107A for connection to the pad region c113B, a second wide portion c107B for connection to the electrode film portions c131 to c139, and first and second wide portions c107A and 7B. And a narrow portion c107C connecting between the two.
  • the narrow portion c107C is configured to be cut (fused) by laser light. Accordingly, unnecessary electrode film portions of the electrode film portions c131 to c139 can be electrically separated from the first and second connection electrodes c3 and c4 by cutting the fuse unit c107.
  • the surface of the chip capacitor c101 including the surface of the upper electrode film c113 is covered with the insulating film c23 described above.
  • the insulating film c23 is made of, for example, a nitride film, and is formed so as to extend not only to the upper surface of the chip capacitor c101 but also to the side surfaces c2C to c2F of the substrate c2, and to cover the entire side surfaces c2C to c2F. Further, the above-described resin film c24 is formed on the insulating film c23.
  • the first resin film c24A covers the portion on the surface c2A side in the side surfaces c2C to c2F
  • the second resin film c24B covers the surface c2A, but the resin film c24 is an edge portion of the surface c2A. It is interrupted at c85, and the edge c85 is exposed.
  • the insulating film c23 and the resin film c24 are protective films that protect the surface of the chip capacitor c101.
  • the above-described opening c25 is formed in a region corresponding to the first connection electrode c3 and the second connection electrode c4.
  • the opening c25 penetrates the insulating film c23 and the resin film c24 so as to expose a part of the pad region c111B of the lower electrode film c111 and a part of the pad region c113B of the upper electrode film c113.
  • the opening c25 corresponding to the first connection electrode c3 also penetrates the capacitive film c112. *
  • a first connection electrode c3 and a second connection electrode c4 are embedded in the opening c25. Accordingly, the first connection electrode c3 is bonded to the pad region c111B of the lower electrode film c111, and the second connection electrode c4 is bonded to the pad region c113B of the upper electrode film c113.
  • the first and second external electrodes c3, 4 are formed so as to protrude from the surface of the resin film c24. As a result, the chip capacitor c101 can be flip-chip bonded to the mounting substrate.
  • FIG. 86 is a circuit diagram showing an internal electrical configuration of the chip capacitor c101.
  • a plurality of capacitor elements C1 to C9 are connected in parallel between the first connection electrode c3 and the second connection electrode c4.
  • fuses F1 to F9 each composed of one or a plurality of fuse units c107 are interposed in series.
  • the capacitance value of the chip capacitor c101 is equal to the sum of the capacitance values of the capacitor elements C1 to C9.
  • the capacitor element corresponding to the disconnected fuse is disconnected, and the capacitance of the chip capacitor c101 is equal to the capacitance value of the disconnected capacitor element. The value decreases.
  • the capacitance value between the pad regions c111B and c113B (total capacitance value of the capacitor elements C1 to C9) is measured, and then one or more appropriately selected from the fuses F1 to F9 according to the desired capacitance value If the fuse is blown with a laser beam, adjustment to a desired capacitance value (laser trimming) can be performed.
  • the capacitance values of the capacitor elements C1 to C8 are set so as to form a geometric sequence with a common ratio of 2, the capacitor element C1 having the smallest capacitance value (the value of the first term of the geometric sequence) Fine adjustment is possible to match the target capacitance value with accuracy corresponding to the capacitance value.
  • the capacitance values of the capacitor elements C1 to C9 may be determined as follows.
  • C1 0.03125 pF
  • C2 0.0625 pF
  • C3 0.125 pF
  • C4 0.25 pF
  • C5 0.5 pF
  • C6 1 pF
  • C7 2 pF
  • 8 C The capacitance of the capacitor c101 can be finely adjusted. Further, by appropriately selecting a fuse to be cut from the fuses F1 to F9, a chip capacitor c101 having an arbitrary capacitance value between 10 pF and 18 pF can be provided. *
  • the plurality of capacitor elements C1 to C9 that can be separated by the fuses F1 to F9 are provided between the first connection electrode c3 and the second connection electrode c4.
  • the capacitor elements C1 to C9 include a plurality of capacitor elements having different capacitance values, more specifically, a plurality of capacitor elements whose capacitance values are set so as to form a geometric sequence.
  • substrate c2 has a rectangular shape such as 0.3 mm ⁇ 0.15 mm and 0.4 mm ⁇ 0.2 mm in plan view (preferably, a size of 0.4 mm ⁇ 0.2 mm or less). You may have.
  • Capacitor arrangement region c105 is generally a square region having one side corresponding to the length of the short side of substrate c2. The thickness of the substrate c2 may be about 150 ⁇ m.
  • substrate c2 may be, for example, a substrate that is thinned by grinding or polishing from the back surface side (the surface on which capacitor elements C1 to C9 are not formed).
  • a semiconductor substrate typified by a silicon substrate may be used, a glass substrate may be used, or a resin film may be used. *
  • the insulating layer c20 may be an oxide film such as a silicon oxide film.
  • the film thickness may be about 500 to 2000 mm.
  • the lower electrode film c111 is preferably a conductive film, particularly a metal film, and may be, for example, an aluminum film.
  • the lower electrode film c111 made of an aluminum film can be formed by a sputtering method.
  • the upper electrode film c113 is preferably composed of a conductive film, particularly a metal film, and may be an aluminum film.
  • the upper electrode film c113 made of an aluminum film can be formed by sputtering.
  • the patterning for dividing the capacitor electrode region c113A of the upper electrode film c113 into electrode film portions c131 to c139 and further shaping the fuse region c113C into a plurality of fuse units c107 can be performed by photolithography and etching processes.
  • the capacitor film c112 can be made of, for example, a silicon nitride film, and the film thickness can be 500 to 2000 mm (for example, 1000 mm).
  • the capacitor film c112 may be a silicon nitride film formed by plasma CVD (chemical vapor deposition).
  • the insulating film c23 can be made of, for example, a silicon nitride film, and can be formed by, for example, a plasma CVD method.
  • the film thickness may be about 8000 mm.
  • the resin film c24 can be formed of a polyimide film or other resin film. *
  • the first and second connection electrodes c3 and 4 include, for example, a nickel layer in contact with the lower electrode film c111 or the upper electrode film c113, a palladium layer stacked on the nickel layer, and a gold layer stacked on the palladium layer.
  • it can be formed by a plating method (more specifically, an electroless plating method).
  • the nickel layer contributes to improving the adhesion to the lower electrode film c111 or the upper electrode film c113
  • the palladium layer is formed from the material of the upper electrode film or the lower electrode film and the uppermost gold of the first and second connection electrodes c3 and c4 It functions as a diffusion preventing layer that suppresses mutual diffusion.
  • the manufacturing process of such a chip capacitor c101 is the same as the manufacturing process of the chip resistor c1 after forming the element c5.
  • an oxide film for example, a silicon oxide film
  • An insulating layer c20 is formed.
  • a lower electrode film c111 made of an aluminum film is formed over the entire surface of the insulating layer c20, for example, by sputtering.
  • the film thickness of the lower electrode film c111 may be about 8000 mm.
  • a resist pattern corresponding to the final shape of the lower electrode film c111 is formed on the surface of the lower electrode film by photolithography.
  • the lower electrode film is etched to obtain the lower electrode film c111 having the pattern shown in FIG.
  • the etching of the lower electrode film c111 can be performed by, for example, reactive ion etching.
  • a capacitor film c112 made of a silicon nitride film or the like is formed on the lower electrode film c111 by, for example, plasma CVD.
  • the capacitor film c112 is formed on the surface of the insulating layer c20.
  • the upper electrode film c113 is formed on the capacitor film c112.
  • the upper electrode film c113 is made of, for example, an aluminum film and can be formed by a sputtering method. The film thickness may be about 8000 mm.
  • a resist pattern corresponding to the final shape of the upper electrode film c113 is formed on the surface of the upper electrode film c113 by photolithography.
  • the upper electrode film c113 is patterned into a final shape (see FIG. 83 and the like).
  • the upper electrode film c113 has a portion divided into a plurality of electrode film portions c131 to c139 in the capacitor electrode region c113A, and has a plurality of fuse units c107 in the fuse region c113C. It is shaped into a pattern having a connected pad region c113B.
  • Etching for patterning the upper electrode film c113 may be performed by wet etching using an etchant such as phosphoric acid or by reactive ion etching. *
  • the element c5 (capacitor elements C1 to C9 and the fuse unit c107) in the chip capacitor c101 is formed.
  • an insulating film c45 is formed by plasma CVD so as to cover all the element c5 (the upper electrode film c113 and the capacitor film c112 in the region where the upper electrode film c113 is not formed) (FIG. 73A).
  • the groove c44 is formed (see FIG. 73B)
  • the opening c25 is formed (see FIG. 73C).
  • the probe c70 is pressed against the pad region c113B of the upper electrode film c113 and the pad region c111B of the lower electrode film c111 exposed from the opening c25, and the total capacitance values of the plurality of capacitor elements C0 to C9 are measured ( (See FIG. 73C). Based on the measured total capacitance value, the capacitor element to be disconnected, that is, the fuse to be disconnected, is selected according to the target capacitance value of the chip capacitor c101.
  • a silicon nitride film is deposited on the cover film (insulating film c45) by plasma CVD, for example, and an insulating film c23 is formed.
  • the above cover film is integrated with the insulating film c23 and constitutes a part of the insulating film c23.
  • the insulating film c23 formed after the fuse is cut enters the opening of the cover film destroyed at the same time when the fuse is blown, and covers and protects the cut surface of the fuse unit c107. Therefore, the insulating film c23 prevents foreign matter from entering the cut portion of the fuse unit c107 and moisture from entering. Thereby, a highly reliable chip capacitor c101 can be manufactured.
  • the insulating film c23 may be formed so as to have a film thickness of about 8000 mm as a whole. *
  • the coating film c46 described above is formed (see FIG. 73D). Thereafter, the opening c25 closed by the coating film c46 and the insulating film c23 is opened (see FIG. 73E), and the first connection electrode c3 and the second connection electrode c4 are formed in the opening c25 by, for example, electroless plating. Grown (see FIG. 73F). Thereafter, as in the case of the chip resistor c1, when the substrate c30 is ground from the back surface c30B (see FIG. 73G), an individual piece of the chip capacitor c101 can be cut out. *
  • the electrode film portions c131 to c149 having a small area can be formed with high accuracy, and the fuse unit c107 having a fine pattern can be formed. Then, after patterning the upper electrode film c113, the fuse to be cut is determined through measurement of the total capacitance value. By cutting the determined fuse, it is possible to obtain a chip capacitor c101 that is accurately adjusted to a desired capacitance value.
  • the third reference example can be implemented in other forms.
  • the common ratio of the geometric sequence may be a number other than two.
  • the common ratio of the geometric sequence may be a number other than two. *
  • the insulating layer c20 is formed on the surface of the substrate c2. However, if the substrate c2 is an insulating substrate, the insulating layer c20 can be omitted.
  • the chip capacitor c101 only the upper electrode film c113 is divided into a plurality of electrode film parts. However, only the lower electrode film c111 is divided into a plurality of electrode film parts, or the upper electrode film c113 is divided. The lower electrode film c111 may be divided into a plurality of electrode film portions. Furthermore, in the above-described embodiment, an example in which the upper electrode film or the lower electrode film and the fuse unit are integrated is shown.
  • the fuse unit is formed of a conductor film different from the upper electrode film or the lower electrode film. May be.
  • a single-layer capacitor structure having an upper electrode film c113 and a lower electrode film c111 is formed.
  • Another electrode film is laminated on the upper electrode film c113 via a capacitive film.
  • a plurality of capacitor structures may be stacked.
  • a conductive substrate may be used as the substrate c2
  • the conductive substrate may be used as a lower electrode
  • the capacitor film c112 may be formed so as to be in contact with the surface of the conductive substrate.
  • one external electrode may be drawn from the back surface of the conductive substrate.
  • (D1) a substrate, an element circuit network including a plurality of element elements formed on the substrate, an electrode provided on the substrate and externally connecting the element circuit network, and the plurality of element elements
  • the protective resin film is made of resin, there is little risk of cracking due to impact. Therefore, since the protective resin film can reliably protect the substrate surface (particularly, the element circuit network and the fuse) from impact, a chip component having excellent impact resistance can be provided. Further, in this chip component, by selecting and cutting one or a plurality of fuses, a combination pattern of a plurality of element elements in the element circuit network can be changed to an arbitrary pattern. Chip parts with various characteristics can be realized with a common design.
  • (D2) a substrate, an element circuit network including a plurality of element elements formed on the substrate, an electrode provided on the substrate and externally connecting the element circuit network, and the plurality of element elements
  • a plurality of fuses for connecting to the electrodes in a separable manner a passivation film having a surface covering portion covering the surface of the substrate and a side surface covering portion covering the side surface of the substrate, and the electrode exposed in the state
  • a chip component including a protective resin film formed on the passivation film and having an edge aligned with a side surface covering portion of the passivation film in a plan view.
  • the protective resin film is made of resin, there is little risk of cracking due to impact. Therefore, since the protective resin film can reliably protect the substrate surface (particularly, the element circuit network and the fuse) and the edge of the substrate surface from impact, a chip component having excellent impact resistance can be provided. Further, in this chip component, by selecting and cutting one or a plurality of fuses, a combination pattern of a plurality of element elements in the element circuit network can be changed to an arbitrary pattern. Chip parts with various characteristics can be realized with a common design. (D3) a substrate, an element circuit network including a plurality of element elements formed on the substrate, an electrode provided on the substrate for externally connecting the element circuit network, and the plurality of element elements.
  • the protective resin film is made of resin, there is little risk of cracking due to impact. Therefore, since the protective resin film can reliably protect the substrate surface (particularly, the element circuit network and the fuse) and the side surface of the substrate from impact, a chip component having excellent impact resistance can be provided. Further, in this chip component, by selecting and cutting one or a plurality of fuses, a combination pattern of a plurality of element elements in the element circuit network can be changed to an arbitrary pattern. Chip parts with various characteristics can be realized with a common design. (D4) The chip according to any one of D1 to D3, wherein the element circuit network includes a resistor circuit network including a plurality of resistors formed on the substrate, and the chip component is a chip resistor. parts. *
  • this chip component (chip resistor) can easily and quickly cope with a plurality of types of resistance values by selecting and cutting one or a plurality of fuses.
  • chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
  • D5 The chip component according to D4, wherein the resistor includes a resistor film formed on the substrate and a wiring film laminated on the resistor film.
  • the resistor can be simply configured only by stacking the wiring film on the resistor film.
  • D6 The chip component according to any one of D1 to D3, wherein the element circuit network includes a capacitor circuit network including a plurality of capacitor elements formed on the substrate, and the chip component is a chip capacitor. . *
  • this chip component (chip capacitor) can easily and quickly cope with a plurality of types of capacitance values by selecting and cutting one or a plurality of fuses.
  • chip capacitors having various capacitance values can be realized by a common design by combining a plurality of capacitor elements having different capacitance values.
  • the capacitor element includes a capacitive film formed on the substrate, and a lower electrode film and an upper electrode film facing each other with the capacitive film interposed therebetween, and the lower electrode film and the upper electrode film are separated from each other.
  • the chip component according to D6 further comprising: a plurality of electrode film portions, wherein the plurality of electrode film portions are respectively connected to the plurality of fuses.
  • a plurality of capacitor elements corresponding to the number of electrode film portions can be formed.
  • D8 The chip component according to any one of D1 to D3, wherein the element circuit network includes an inductor circuit network including a plurality of inductor elements formed on the substrate, and the chip component is a chip inductor. . *
  • chip inductor a combination pattern of a plurality of inductor elements in the inductor network can be changed to an arbitrary pattern by selecting and cutting one or a plurality of fuses. Therefore, chip inductors having various electrical characteristics of the inductor network can be realized by a common design.
  • the combination pattern of a plurality of diode elements in the diode network can be changed to an arbitrary pattern by selecting and cutting one or a plurality of fuses. Therefore, chip diodes with various electrical characteristics of the diode network can be realized with a common design.
  • the protective resin film is preferably made of polyimide.
  • the electrode in the protective resin film, the electrode can be exposed from the opening.
  • the opening may be widened toward the surface of the protective resin film.
  • the end On the surface of the electrode, the end is curved toward the surface of the substrate.
  • FIG. 87A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the fourth reference example
  • FIG. 87B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is typical sectional drawing which shows the state made.
  • This chip resistor d1 is a minute chip part and has a rectangular parallelepiped shape as shown in FIG. 87 (a).
  • the planar shape of the chip resistor d1 is a rectangle.
  • the length L (the length of the long side d81) is about 0.6 mm
  • the width W (the length of the short side d82) is about 0.3 mm
  • the thickness T Is about 0.2 mm. *
  • the chip resistor d1 is formed by forming a large number of chip resistors d1 on a substrate in a lattice pattern, forming grooves in the substrate, and then polishing the back surface (or dividing the substrate by the grooves) to obtain individual chips. It is obtained by separating the resistor d1.
  • the chip resistor d1 includes a substrate d2 constituting the main body of the chip resistor d1, a first connection electrode d3 and a second connection electrode d4 that form a pair of external connection electrodes, a first connection electrode d3, and a second connection electrode d4. Is mainly provided with an element d5 connected externally. *
  • the substrate d2 has a substantially rectangular parallelepiped chip shape.
  • the upper surface in FIG. 87 (a) is the surface d2A.
  • the surface d2A is a surface (element formation surface) on which the element d5 is formed on the substrate d2, and has a substantially rectangular shape.
  • the surface opposite to the front surface d2A in the thickness direction of the substrate d2 is a back surface d2B.
  • the front surface d2A and the back surface d2B have substantially the same shape and are parallel to each other. However, the back surface d2B is larger than the front surface d2A.
  • the front surface d2A fits inside the back surface d2B in a plan view viewed from the direction orthogonal to the front surface d2A.
  • the rectangular edge defined by the pair of long sides d81 and short sides d82 on the front surface d2A is referred to as an edge portion d85, and the rectangular end defined by the pair of long sides d81 and short sides d82 on the back surface d2B.
  • the edge is referred to as edge d90.
  • the substrate d2 has a plurality of side surfaces (a side surface d2C, a side surface d2D, a side surface d2E, and a side surface d2F) in addition to the front surface d2A and the back surface d2B.
  • the plurality of side surfaces extend so as to intersect (specifically, orthogonally cross) each of the front surface d2A and the back surface d2B, and connect the front surface d2A and the back surface d2B.
  • the side surface d2C is constructed between the short sides d82 on one side in the longitudinal direction on the front surface d2A and the back surface d2B (left front side in FIG.
  • the side surface d2D is on the other side in the longitudinal direction on the front surface d2A and the back surface d2B ( It is constructed between the short sides d82 on the right back side in FIG. 87 (a).
  • the side surface d2C and the side surface d2D are both end surfaces of the substrate d2 in the longitudinal direction.
  • the side surface d2E is constructed between the long sides d81 on one side in the short direction of the front surface d2A and the back surface d2B (the left back side in FIG. 87A), and the side surface d2F is the short direction of the front surface d2A and the back surface d2B.
  • the side surface d2E and the side surface d2F are both end surfaces of the substrate d2 in the lateral direction.
  • Each of the side surface d2C and the side surface d2D intersects (specifically, orthogonal) with each of the side surface d2E and the side surface d2F.
  • each side surface has a rough surface region S on the front surface d2A side and a streak pattern region P on the back surface d2B side. is doing.
  • each side surface is a rough surface having a rough irregular pattern as shown by fine dots in FIG.
  • a large number of streaks (saw marks) V forming a grinding trace of a dicing saw described later remain in a regular pattern.
  • the reason why the rough surface region S and the streak pattern region P are present on each side surface is due to the manufacturing process of the chip resistor d1, and will be described in detail later. *
  • the rough surface region S occupies approximately half of the front surface d2A side
  • the streak pattern region P occupies approximately half of the back surface d2B side.
  • the streak pattern region P protrudes outward of the substrate d2 from the rough surface region S (outside the substrate d2 in a plan view), whereby the rough surface region S and the streak pattern region P are separated.
  • a step N is formed between them.
  • the level difference N extends between the lower end edge of the rough surface region S and the upper end edge of the streak pattern region P and extends in parallel with the front surface d2A and the back surface d2B.
  • the steps N on each side surface are connected to each other and form a rectangular frame body located between the edge d85 of the front surface d2A and the edge d90 of the back surface d2B in plan view.
  • the back surface d2B is larger than the surface d2A.
  • the entire region of the surface d2A and the side surfaces d2C to d2F (both the rough surface region S and the streak pattern region P on each side surface) is covered with the passivation film d23. Therefore, strictly speaking, in FIG. 87 (a), the entire areas of the surface d2A and the side surfaces d2C to d2F are located on the inner side (back side) of the passivation film d23 and are not exposed to the outside.
  • a portion covering the surface d2A is referred to as a surface covering portion d23A
  • a portion covering each of the side surfaces d2C to d2F is referred to as a side surface covering portion d23B.
  • the chip resistor d1 has a resin film d24.
  • the resin film d24 is a protective film (protective resin film) that is formed on the passivation film d23 and covers at least the entire surface d2A.
  • the passivation film d23 and the resin film d24 will be described in detail later.
  • the first connection electrode d3 and the second connection electrode d4 are formed in a region inside the edge portion d85 on the surface d2A of the substrate d2, and are partially exposed from the resin film d24 on the surface d2A.
  • the resin film d24 covers the surface d2A (strictly, the passivation film d23 on the surface d2A) so as to expose the first connection electrode d3 and the second connection electrode d4.
  • Each of the first connection electrode d3 and the second connection electrode d4 is configured by, for example, stacking Ni (nickel), Pd (palladium), and Au (gold) on the surface d2A in this order.
  • the first connection electrode d3 and the second connection electrode d4 are arranged at an interval in the longitudinal direction of the surface d2A and are long in the short direction of the surface d2A.
  • the first connection electrode d3 is provided near the side surface d2C
  • the second connection electrode d4 is provided near the side surface d2D.
  • the element d5 is an element circuit network, and is formed on the substrate d2 (on the surface d2A), specifically, in a region between the first connection electrode d3 and the second connection electrode d4 on the surface d2A of the substrate d2. Further, it is covered from above with a passivation film d23 (surface covering portion d23A) and a resin film d24.
  • the element d5 in this embodiment is a resistor d56.
  • the resistor d56 is configured by a resistor network in which a plurality of (unit) resistors R having equal resistance values are arranged in a matrix on the surface d2A.
  • Each resistor R is made of TiN (titanium nitride), TiON (titanium oxynitride), or TiSiON.
  • the element d5 is electrically connected to a wiring film d22 described later, and is electrically connected to the first connection electrode d3 and the second connection electrode d4 via the wiring film d22.
  • the first connection electrode d3 and the second connection electrode d4 are opposed to the mounting substrate d9, and are electrically connected to the pair of connection terminals d88 on the mounting substrate d9 by the solder d13. Connect mechanically. Thereby, the chip resistor d1 can be mounted on the mounting substrate d9 (flip chip connection).
  • the first connection electrode d3 and the second connection electrode d4 that function as external connection electrodes are formed of gold (Au) or gold-plated on the surface in order to improve solder wettability and reliability. It is desirable. *
  • FIG. 88 is a plan view of the chip resistor, showing the arrangement relationship between the first connection electrode, the second connection electrode and the element, and the configuration (layout pattern) of the element in plan view.
  • element d5 which is a resistor network, includes eight resistors R arranged along the row direction (longitudinal direction of substrate d2) and along the column direction (width direction of substrate d2). A total of 352 resistors R composed of 44 resistors R arranged in this manner. These resistors R are a plurality of element elements constituting a resistance network of the element d5. *
  • a plurality of types of resistor circuits R are formed by grouping and electrically connecting a large number of these resistors R every predetermined number of 1 to 64.
  • the formed plural types of resistance circuits are connected in a predetermined manner by a conductor film D (a wiring film formed of a conductor).
  • a conductor film D a wiring film formed of a conductor.
  • fuses fuses
  • F fuses
  • the plurality of fuses F and the conductor films D are arranged along the inner side of the second connection electrode d3 so that the arrangement region is linear.
  • the plurality of fuses F and the conductor film D are arranged so as to be adjacent to each other, and the arrangement direction thereof is linear.
  • the plurality of fuses F connect each of a plurality of types of resistor circuits (a plurality of resistors R for each resistor circuit) to the second connection electrode d3 so as to be cut (separable).
  • FIG. 89A is a plan view illustrating a part of the element shown in FIG. 88 in an enlarged manner.
  • FIG. 89B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 89A drawn to explain the structure of the resistor in the element.
  • FIG. 89C is a longitudinal sectional view in the width direction along CC of FIG. 89A drawn to explain the configuration of the resistor in the element.
  • the configuration of the resistor R will be described with reference to FIGS. 89A, 89B, and 89C. *
  • the chip resistor d1 further includes an insulating layer d20 and a resistor film d21 in addition to the wiring film d22, the passivation film d23, and the resin film d24 described above (see FIGS. 89B and 89C).
  • the insulating layer d20, the resistor film d21, the wiring film d22, the passivation film d23, and the resin film d24 are formed on the substrate d2 (surface d2A).
  • the insulating layer d20 is made of SiO 2 (silicon oxide).
  • the insulating layer d20 covers the entire surface d2A of the substrate d2.
  • the insulating layer d20 has a thickness of about 10,000 mm.
  • the resistor film d21 is formed on the insulating layer d20.
  • the resistor film d21 is formed of TiN, TiON, or TiSiON.
  • the thickness of the resistor film d21 is about 2000 mm.
  • the resistor film d21 constitutes a plurality of resistor films (hereinafter referred to as “resistor film line d21A”) extending linearly in parallel between the first connection electrode d3 and the second connection electrode d4.
  • the resistor film line d21A may be cut at a predetermined position in the line direction (see FIG. 89A). *
  • a wiring film d22 is laminated on the resistor film line d21A.
  • the wiring film d22 is made of Al (aluminum) or an alloy of aluminum and Cu (copper) (AlCu alloy).
  • the thickness of the wiring film d22 is about 8000 mm.
  • the wiring film d22 is laminated on the resistor film line d21A with a constant interval R in the line direction, and is in contact with the resistor film line d21A.
  • FIG. 90 shows the electrical characteristics of the resistor film line d21A and the wiring film d22 having this configuration by circuit symbols. That is, as shown in FIG. 90A, each portion of the resistor film line d21A in the region of the predetermined interval R forms one resistor R having a certain resistance value r. In the region where the wiring film d22 is laminated, the resistor film line d21A is short-circuited by the wiring film d22 by electrically connecting the resistors R adjacent to each other. Therefore, a resistance circuit is formed which is formed by connecting in series the resistor R of the resistor r shown in FIG. 90 (b). *
  • each resistor R includes a resistor film line d21A (resistor film d21) and a plurality of wiring films d22 stacked on the resistor film line d21A at regular intervals in the line direction.
  • a resistor film line d21A at a constant interval R where d22 is not laminated constitutes one resistor R.
  • the resistor film line d21A in the portion constituting the resistor R has the same shape and size. Therefore, the multiple resistors R arranged in a matrix on the substrate d2 have the same resistance value.
  • FIG. 91A is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 88
  • FIG. 91B is a plan view of FIG. 91A. It is a figure which shows the cross-sectional structure along BB. *
  • the above-described fuse F and conductor film D are also formed by the wiring film d22 laminated on the resistor film d21 forming the resistor R. That is, the fuse F and the conductor film D are formed on the same layer as the wiring film d22 laminated on the resistor film line d21A forming the resistor R by Al or AlCu alloy which is the same metal material as the wiring film d22. Yes.
  • the wiring film d22 is also used as a conductor film D for electrically connecting a plurality of resistors R in order to form a resistance circuit. *
  • the wiring film for forming the resistor R, the fuse F, the conductor film D, and the element d5 are connected to the first connection electrode d3 and the second connection electrode d3.
  • a wiring film for connecting to the connection electrode d4 is formed using the same metal material (Al or AlCu alloy) as the wiring film d22.
  • the fuse F is made different from (differentiated from) the wiring film d22 because the fuse F is thinly formed so that it can be easily cut, and there are no other circuit elements around the fuse F. This is because they are arranged in such a manner.
  • a region where the fuse F is arranged is referred to as a trimming target region X (see FIGS. 88 and 91A).
  • the trimming target region X is a linear region along the inner side of the second connection electrode d3, and not only the fuse F but also the conductor film D is disposed in the trimming target region X.
  • a resistor film d21 is also formed below the wiring film d22 in the trimming target region X (see FIG. 91B).
  • the fuse F is a wiring having a larger inter-wiring distance (separated from the surroundings) than the portion other than the trimming target region X in the wiring film d22. *
  • the fuse F indicates not only a part of the wiring film d22 but also a group (fuse element) of a part of the resistor R (resistor film d21) and a part of the wiring film d22 on the resistor film d21. It may be.
  • the fuse F has been described only when the same layer as that of the conductor film D is used. However, in the conductor film D, another conductor film is further laminated thereon to lower the resistance value of the conductor film D as a whole. You may do it. Even in this case, if a conductor film is not laminated on the fuse F, the fusing property of the fuse F will not be deteriorated. *
  • FIG. 92 is an electric circuit diagram of an element according to the embodiment of the fourth reference example.
  • element d5 includes reference resistor circuit R8, resistor circuit R64, two resistor circuits R32, resistor circuit R16, resistor circuit R8, resistor circuit R4, resistor circuit R2, resistor circuit R1, resistor circuit R. / 2, resistor circuit R / 4, resistor circuit R / 8, resistor circuit R / 16, resistor circuit R / 32 are connected in series in this order from the first connection electrode d3.
  • Each of the reference resistor circuit R8 and the resistor circuits R64 to R2 is configured by connecting in series the same number of resistors R as the last number (“64” in the case of R64).
  • the resistor circuit R1 is composed of one resistor R.
  • Each of the resistance circuits R / 2 to R / 32 is configured by connecting in parallel the same number of resistors R as the last number (“32” in the case of R / 32).
  • the meaning of the number at the end of the resistor circuit is the same in FIGS. 93 and 94 described later. *
  • One fuse F is connected in parallel to each of the resistor circuits R64 to R / 32 other than the reference resistor circuit R8.
  • the fuses F are connected in series either directly or via a conductor film D (see FIG. 91A).
  • the element d5 is a reference composed of eight resistors R provided in series between the first connection electrode d3 and the second connection electrode d4.
  • a resistor circuit of the resistor circuit R8 is configured.
  • the chip resistor in which the first connection electrode d3 and the second connection electrode d4 are connected by a resistance circuit (reference resistance circuit R8) of 8r 64 ⁇ .
  • a container d1 is configured.
  • each resistance circuit is not incorporated in the element d5.
  • the fuse F is selectively blown by, for example, laser light according to a required resistance value.
  • the resistance circuit in which the fuse F connected in parallel is blown is incorporated in the element d5. Therefore, the entire resistance value of the element d5 can be set to a resistance value in which resistance circuits corresponding to the blown fuse F are connected in series.
  • a plurality of types of resistor circuits have one, two, four, eight, sixteen, thirty-two, etc. resistors R having the same resistance value in series, and a geometric sequence having a common ratio of two.
  • the number of resistors R is increased, and a plurality of types of series resistor circuits and resistors R having the same resistance value are connected in parallel to 2, 4, 8, 16,.
  • a resistor having a desired value can be generated in the chip resistor d1.
  • FIG. 93 is an electric circuit diagram of an element according to another embodiment of the fourth reference example. 92.
  • the element d5 may be configured as shown in FIG. Specifically, between the first connection electrode d3 and the second connection electrode d4, a reference resistance circuit R / 16 and 12 types of resistance circuits R / 16, R / 8, R / 4, R / 2, R1, R2 , R4, R8, R16, R32, R64, and R128, the element d5 may be configured by a series connection circuit with a parallel connection circuit.
  • a fuse F is connected in series to each of the 12 types of resistor circuits other than the reference resistor circuit R / 16. In a state where all the fuses F are not blown, each resistance circuit is electrically incorporated into the element d5. If the fuse F is selectively blown by, for example, laser light according to the required resistance value, the resistance circuit corresponding to the blown fuse F (the resistance circuit in which the fuse F is connected in series) becomes the element d5. Therefore, the resistance value of the entire chip resistor d1 can be adjusted.
  • FIG. 94 is an electric circuit diagram of an element according to still another embodiment of the fourth reference example.
  • the feature of the element d5 shown in FIG. 94 is that it has a circuit configuration in which a series connection of a plurality of types of resistance circuits and a parallel connection of a plurality of types of resistance circuits are connected in series.
  • fuses F are connected in parallel to each of the plurality of resistor circuits connected in series, and the plurality of resistor circuits connected in series are all short-circuited by the fuse F. It is in a state. Therefore, when the fuse F is blown, the resistance circuit short-circuited by the blown fuse F is electrically incorporated into the element d5.
  • a fuse F is connected in series to each of the plurality of types of resistor circuits connected in parallel. Therefore, by blowing the fuse F, the resistor circuit to which the blown fuse F is connected in series can be electrically disconnected from the parallel connection of the resistor circuit.
  • a small resistance of 1 k ⁇ or less is made on the parallel connection side, and if a resistance circuit of 1 k ⁇ or more is made on the series connection side, a wide range from a small resistance of several ⁇ to a large resistance of several M ⁇ is obtained.
  • Resistor circuits can be made using a network of resistors constructed with an equal basic design.
  • the chip resistor d1 can easily and quickly cope with a plurality of types of resistance values by selecting and cutting one or a plurality of fuses F. In other words, by combining a plurality of resistors R having different resistance values, chip resistors d1 having various resistance values can be realized with a common design.
  • FIG. 95 is a schematic cross-sectional view of a chip resistor.
  • the chip resistor d1 will be described in more detail with reference to FIG.
  • the element d5 described above is simplified and each element other than the substrate d2 is hatched. *
  • the passivation film d23 is made of, for example, SiN (silicon nitride) and has a thickness of 1000 to 5000 mm (here, about 3000 mm).
  • the passivation film d23 includes the surface covering portion d23A provided over the entire area of the surface d2A and the side surface covering portion d23B provided over the entire area of each of the side surfaces d2C to d2F.
  • the surface covering portion d23A covers the resistor film d21 and each wiring film d22 on the resistor film d21 (that is, the element d5) from the surface (upper side in FIG.
  • the surface covering portion d23A also covers the wiring film d22 in the trimming target region X described above (see FIG. 91B).
  • the surface covering portion d23A is in contact with the element d5 (the wiring film d22 and the resistor film d21), and the resistor film d2 In the region other than 1, it is also in contact with the insulating layer d20.
  • the surface covering portion d23A functions as a protective film that covers the entire surface d2A and protects the element d5 and the insulating layer d20.
  • the surface covering portion d23A prevents a short circuit other than the wiring film d22 between the resistors R (short circuit between adjacent resistor film lines d21A).
  • the side surface covering portion d23B provided on each of the side surfaces d2C to d2F functions as a protective layer for protecting each of the side surfaces d2C to d2F.
  • the side surface covering portion d23B covers all of the rough surface region S and the streak pattern region P in each of the side surfaces d2C to d2F, and also covers the step N between the rough surface region S and the streak pattern region P without leakage. ing.
  • the boundary between each of the side surfaces d2C to d2F and the surface d2A is the edge d85 described above, but the passivation film d23 also covers the boundary (edge d85). In the passivation film d23, a portion covering the edge d85 (a portion overlapping the edge d85) is referred to as an end d23C. *
  • the resin film d24 protects the surface d2A of the chip resistor d1 together with the passivation film d23, and is made of a resin such as polyimide.
  • the resin film d24 is on the surface coating portion d23A (including the above-described end portion d23C) of the passivation film d23 so as to cover all the regions other than the first connection electrode d3 and the second connection electrode d4 on the surface d2A in plan view. Is formed. Therefore, the resin film d24 covers the entire surface of the surface covering portion d23A (including the element d5 and the fuse F covered by the surface covering portion d23A) on the surface d2A.
  • the resin film d24 does not cover the side surfaces d2C to d2F. Therefore, the edge 24A on the outer periphery of the resin film d24 is aligned with the side surface covering portion d23B in a plan view, and the side end surface d24B of the resin film d24 at the edge 24A is the side surface covering portion d23B (strictly speaking, the rough surface of each side surface) It is flush with the side surface covering portion d23B) in the surface region S and extends in the thickness direction of the substrate d2.
  • the surface d24C of the resin film d24 extends flat so as to be parallel to the surface d2A of the substrate d2.
  • the surface d24C of the resin film d24 (particularly, the surface d24C in the region between the first connection electrode d3 and the second connection electrode d4) It functions as a stress dispersion surface and disperses the stress.
  • each opening d25 is a through-hole that continuously penetrates the resin film d24 and the passivation film d23 (surface covering portion d23A) in each thickness direction. Therefore, the opening d25 is formed not only in the resin film d24 but also in the passivation film d23.
  • a part of the wiring film d22 is exposed from each opening d25.
  • a portion exposed from each opening d25 in the wiring film d22 is a pad region d22A (pad) for external connection.
  • Each opening d25 extends along the thickness direction of the surface covering portion d23A (same as the thickness direction of the substrate d2) in the surface covering portion d23A, and in the resin film d24, the resin film d24 from the surface covering portion d23A side.
  • the surface gradually spreads in the longitudinal direction of the substrate d2 (left and right direction in FIG. 95) toward the surface d24C. Therefore, the section screen d24D that partitions the opening d25 in the resin film d24 is an inclined surface that intersects the thickness direction of the substrate d2.
  • a portion bordering each opening d25 has a pair of partition screens d24D that partitions the opening d25 from the longitudinal direction.
  • the interval between the partition screens d24D is on the surface covering portion d23A side. Gradually spreads from the surface toward the surface d24C of the resin film d24. Further, in the resin film d24, there is another pair of section screens d24D that divides the openings d25 from the short direction of the substrate d2 (not shown in FIG. 95). The interval between the partition screens d24D may also gradually increase from the surface covering portion d23A side toward the surface d24C of the resin film d24. *
  • each opening d25 is filled with the first connection electrode d3, and the other opening d25 is filled with the second connection electrode d4.
  • Each of the first connection electrode d3 and the second connection electrode d4 extends toward the surface d24C of the resin film d24 in accordance with the opening d25 that extends toward the surface d24C of the resin film d24. Therefore, each longitudinal section of the first connection electrode d3 and the second connection electrode d4 (cut surface when cut along a plane along the longitudinal direction and the thickness direction of the substrate d2) is an upper base on the surface d2A side of the substrate d2. And has a trapezoidal shape with a bottom on the surface d24C side of the resin film d24.
  • the lower bottoms are the surfaces d3A and 4A in the first connection electrode d3 and the second connection electrode d4, respectively, but in each of the surfaces d3A and d4A, the end on the opening d25 side is on the surface d2A side of the substrate d2 Curved to When the opening d25 does not expand toward the surface d24C of the resin film d24 (the section screen d24D that defines the opening d25 extends in the thickness direction of the substrate d2), each of the surfaces d3A and d4A is In all the regions including the end portion on the opening d25 side, a flat surface is formed along the surface d2A of the substrate d2. *
  • each of the first connection electrode d3 and the second connection electrode d4 is configured by stacking Ni, Pd, and Au on the surface d2A in this order, so that the Ni layer d33, Pd The layer d34 and the Au layer d35 are provided in this order from the surface d2A side. Therefore, a Pd layer d34 is interposed between the Ni layer d33 and the Au layer d35 in each of the first connection electrode d3 and the second connection electrode d4. In each of the first connection electrode d3 and the second connection electrode d4, the Ni layer d33 occupies most of each connection electrode, and the Pd layer d34 and the Au layer d35 are formed much thinner than the Ni layer d33. ing.
  • the Ni layer d33 relays the Al of the wiring film d22 in the pad region d22A of each opening d25 and the solder d13 described above. Have a role to play. *
  • the Ni layer d33 can be prevented from being oxidized. Even if the Au layer d35 is thinned to form a through hole (pin hole) in the Au layer d35, the Pd layer d34 interposed between the Ni layer d33 and the Au layer d35 has the through hole. Since it is plugged, it is possible to prevent the Ni layer d33 from being exposed to the outside through the through hole and being oxidized. *
  • the Au layer d35 is exposed on the outermost surface as the surfaces d3A and d4A, and faces the outside from the opening d25 on the surface d24A of the resin film d24. Yes.
  • the first connection electrode d3 is electrically connected to the wiring film d22 in the pad region d22A in the opening d25 through one opening d25.
  • the second connection electrode d4 is electrically connected to the wiring film d22 in the pad region d22A in the opening d25 through the other opening d25.
  • the Ni layer d33 is connected to the pad region d22A.
  • each of the first connection electrode d3 and the second connection electrode d4 is electrically connected to the element d5.
  • the wiring film d22 forms a wiring connected to each of the group of resistors R (resistor d56), the first connection electrode d3, and the second connection electrode d4.
  • the resin film d24 and the passivation film d23 in which the opening d25 is formed cover the surface d2A in a state where the first connection electrode d3 and the second connection electrode d4 are exposed from the opening d25. Therefore, electrical connection between the chip resistor d1 and the mounting substrate d9 can be achieved via the first connection electrode d3 and the second connection electrode d4 exposed in the opening d25 on the surface d24C of the resin film d24. (See FIG. 87 (b)). *
  • the thickness H of the resin film d24 that is, the height H from the surface d2A of the substrate d2 to the surface d24C of the resin film d24 is (from the surface d2A of each of the first connection electrode d3 and the second connection electrode d4). ) Height J or more.
  • the height H and the height J are the same, and the surface d24C of the resin film d24 and the respective surfaces d3A of the first connection electrode d3 and the second connection electrode d4. , D4A are flush with each other.
  • 96A to 96H are schematic sectional views showing a method for manufacturing the chip resistor shown in FIG.
  • a substrate d30 as a base of the substrate d2 is prepared.
  • the surface d30A of the substrate d30 is the surface d2A of the substrate d2
  • the back surface d30B of the substrate d30 is the back surface d2B of the substrate d2.
  • the surface d30A of the substrate d30 is thermally oxidized to form an insulating layer d20 made of SiO 2 or the like on the surface d30A, and the element d5 (the resistor R and the wiring film d22 connected to the resistor R is formed on the insulating layer d20. ).
  • a resistor film d21 of TiN, TiON, or TiSiON is formed on the entire surface of the insulating layer d20 by sputtering, and further, aluminum is formed on the resistor film d21 so as to be in contact with the resistor film d21.
  • a wiring film d22 of (Al) is laminated.
  • the resistor film d21 and the wiring film d22 are selectively removed and patterned by dry etching such as RIE (Reactive Ion Etching), for example, as shown in FIG.
  • dry etching such as RIE (Reactive Ion Etching)
  • FIG. 1 a plan view, a configuration is obtained in which resistor film lines d21A having a certain width on which the resistor films d21 are stacked are arranged in the column direction with a certain interval.
  • a region in which the resistor film line d21A and the wiring film d22 are partially cut is also formed, and the fuse F and the conductor film D are formed in the above-described trimming target region X (see FIG. 88).
  • the wiring film d22 laminated on the resistor film line d21A is selectively removed by, for example, wet etching and patterned.
  • an element d5 (in other words, a plurality of resistors R) having a configuration in which the wiring film d22 is laminated at a predetermined interval R on the resistor film line d21A is obtained.
  • the fuses F can be easily formed together with the plurality of resistors R by simply laminating the wiring film d22 on the resistor film d21 and patterning the resistor film d21 and the wiring film d22.
  • the resistance value of the entire element d5 may be measured.
  • element d5 is formed at a number of locations on surface d30A of substrate d30 according to the number of chip resistors d1 formed on one substrate d30.
  • One region where the element d5 (the resistor d56 described above) is formed on the substrate d30 is referred to as a chip component region Y.
  • a chip component region Y On the surface d30A of the substrate d30, a plurality of chip component regions Y each having a resistor d56 are provided. (That is, element d5) is formed (set).
  • One chip component region Y coincides with a plan view of one completed chip resistor d1 (see FIG. 95).
  • a region between adjacent chip component regions Y on the surface d30A of the substrate d30 is referred to as a boundary region Z.
  • the boundary region Z has a belt shape and extends in a lattice shape in plan view.
  • One chip component region Y is arranged in one lattice defined by the boundary region Z. Since the width of the boundary region Z is as extremely narrow as 1 ⁇ m to 60 ⁇ m (for example, 20 ⁇ m), many chip component regions Y can be secured on the substrate d30, and as a result, mass production of the chip resistors d1 becomes possible. *
  • an insulating film d45 made of SiN is formed over the entire surface d30A of the substrate d30 by a CVD (Chemical Vapor Deposition) method.
  • the insulating film d45 covers and covers all of the insulating layer d20 and the element d5 (resistor film d21 and wiring film d22) on the insulating layer d20. Therefore, the insulating film d45 also covers the wiring film d22 in the trimming target region X (see FIG. 88).
  • the insulating film d45 is formed over the entire area of the surface d30A of the substrate d30, the insulating film d45 is formed to extend to a region other than the trimming target region X on the surface d30A. Thereby, the insulating film d45 becomes a protective film for protecting the entire surface d30A (including the element d5 on the surface d30A).
  • FIG. 96B a resist pattern d41 is formed over the entire surface d30A of the substrate d30 so as to cover the entire insulating film d45.
  • An opening d42 is formed in the resist pattern d41.
  • FIG. 97 is a schematic plan view of a part of a resist pattern used for forming the first groove in the step of FIG. 96B. *
  • the opening d42 of the resist pattern d41 is a plan view when a large number of chip resistors d1 (in other words, the above-described chip component region Y) are arranged in a matrix (also in a lattice shape). It corresponds to (corresponds to) the region between the outlines of the adjacent chip resistors d1 (the hatched portion in FIG. 97, in other words, the boundary region Z). Therefore, the entire shape of the opening d42 is a lattice shape having a plurality of linear portions d42A and d42B orthogonal to each other. *
  • each of insulating film d45, insulating layer d20, and substrate d30 is selectively removed by plasma etching using resist pattern d41 as a mask. As a result, the material of the substrate d30 is etched (removed) in the boundary region Z between the adjacent elements d5 (chip component region Y).
  • the position (boundary region Z) coinciding with the opening d42 of the resist pattern d41 in plan view reaches the middle of the thickness of the substrate d30 from the surface d30A of the substrate d30 through the insulating film d45 and the insulating layer d20.
  • a first groove d44 having a predetermined depth is formed.
  • the first groove d44 is partitioned by a pair of side surfaces d44A facing each other and a bottom surface d44B connecting the lower ends of the pair of side surfaces d44A (the end on the back surface d30B side of the substrate d30).
  • the depth of the first groove d44 relative to the surface d30A of the substrate d30 is about half the thickness T (see FIG.
  • the width of the first groove d44 (opposing M) is about 20 ⁇ m, and is constant over the entire depth direction.
  • the first groove d44 can be formed with high accuracy by using plasma etching in particular.
  • the overall shape of the first groove d44 in the substrate d30 is a lattice shape that coincides with the opening d42 (see FIG. 97) of the resist pattern d41 in plan view.
  • a rectangular frame portion (boundary region Z) in the first groove d44 surrounds the chip component region Y where each element d5 is formed.
  • the part where the element d5 is formed on the substrate d30 is a semi-finished product d50 of the chip resistor d1.
  • the semi-finished products d50 are located one by one in the chip component region Y surrounded by the first groove d44, and these semi-finished products d50 are arranged in a matrix.
  • the resist pattern d41 is removed, and as shown in FIG. 96C, a dicing machine (not shown) having a dicing saw d47 is operated.
  • the dicing saw d47 is a disc-shaped grindstone, and a cutting tooth portion is formed on the peripheral end surface thereof.
  • the width Q (thickness) of the dicing saw d47 is smaller than the width M of the first groove d44.
  • the dicing line U is set at the central position of the first groove d44 (position equidistant from the pair of side surfaces d44A facing each other).
  • the dicing saw d47 moves along the dicing line U in the first groove d44 in a state where the central position 47A in the thickness direction coincides with the dicing line U in plan view, and at this time, the bottom surface of the first groove d44
  • the substrate d30 is scraped from d44B.
  • a second groove d48 having a predetermined depth dug down from the bottom surface d44B of the first groove d44 is formed on the substrate d30.
  • the second groove d48 is continuous from the bottom surface d44B of the first groove d44 and is recessed toward the back surface d30B side of the substrate d30 at a predetermined depth.
  • the second groove d48 is partitioned by a pair of side surfaces d48A facing each other and a bottom surface d48B connecting the lower ends of the pair of side surfaces d48A (the end on the back surface d30B side of the substrate d30).
  • the depth of the second groove d48 relative to the bottom surface d44B of the first groove d44 is about half of the thickness T of the completed chip resistor d1, and the width of the second groove d48 (the distance between the opposing side surfaces d48A).
  • first groove d44 and the second groove d48 between the side surface d44A and the side surface d48A adjacent to each other in the thickness direction of the substrate d30, a direction perpendicular to the thickness direction (a direction along the surface d30A of the substrate d30).
  • An extending step d49 is formed. Therefore, a group of continuous first grooves d44 and second grooves d48 has a convex shape that narrows toward the back surface d30B.
  • the side surface d44A becomes the rough surface region S of each side surface (each of the side surfaces d2C to d2F) in the completed chip resistor d1
  • the side surface d48A becomes the streaky pattern region P of each side surface in the chip resistor d1
  • the step d49 is The level difference N on each side surface of the chip resistor d1.
  • each of the side surfaces d44A and the bottom surface d44B has a rough surface with an irregular pattern.
  • the second groove d48 with the dicing saw d47, a large number of lines forming a grinding mark of the dicing saw d47 remain in a regular pattern on each side surface d48A. Even if the side surface d48A is etched, this streak cannot be completely erased, and the finished chip resistor d1 becomes the streak V described above (see FIG. 87A).
  • the insulating film d45 is selectively removed by etching using the mask d65.
  • an opening d66 is formed in a portion of the insulating film d45 that coincides with each pad region d22A (see FIG. 95) in plan view.
  • a portion of the insulating film d45 that coincides with the opening d66 is removed by etching, and an opening d25 is formed in the portion.
  • the insulating film d45 is formed so as to expose each pad region d22A in the opening d25.
  • Two openings d25 are formed for one semi-finished product d50. *
  • each semi-finished product d50 after two openings d25 are formed in the insulating film d45, a probe d70 of a resistance measuring device (not shown) is brought into contact with the pad region d22A of each opening d25, so that the entire resistance value of the element d5 is obtained. Is detected. Then, by irradiating an arbitrary fuse F (see FIG. 88) with a laser beam (not shown) through the insulating film d45, the wiring film d22 in the trimming target region X is trimmed with the laser beam, and the fuse F is melted.
  • the resistance value of the entire semi-finished product d50 (in other words, the chip resistor d1) can be adjusted as described above.
  • the insulating film d45 is a cover film that covers the element d5, it is possible to prevent a short circuit from occurring due to debris or the like generated during fusing attached to the element d5. Further, since the insulating film d45 covers the fuse F (resistor film d21), the energy of the laser beam can be stored in the fuse F and the fuse F can be blown surely.
  • the insulating film d45 is thickened.
  • the insulating film d45 is also formed over the entire inner peripheral surfaces (the above-described side surface d44A, bottom surface d44B, side surface d48A, and bottom surface d48B) of the first groove d44 and the second groove d48. Therefore, the insulating film d45 is also formed on the step d49 described above.
  • the insulating film d45 (insulating film d45 in the state shown in FIG.
  • a photosensitive resin liquid made of polyimide is spray-applied onto the substrate d30 from above the insulating film d45 to form a photosensitive resin film d46 as shown in FIG. 96E.
  • a mask not shown
  • a liquid is applied to the substrate d30.
  • the liquid photosensitive resin is formed only on the substrate d30, and becomes a resin film d46 (resin film) on the substrate d30.
  • the surface d46A of the resin film d46 on the surface d30A is flat along the surface d30A.
  • the resin film d46 is not formed in the first groove d44 and the second groove d48.
  • the resin film d46 may be formed by spin-coating the liquid or by attaching a sheet made of the photosensitive resin to the surface d30A of the substrate d30. Good. *
  • the resin film d46 is patterned, and portions of the resin film d46 on the surface d30A that coincide with the pad regions d22A (openings d25) of the wiring film d22 in plan view are selectively removed. Specifically, the resin film d46 is exposed and developed with the pattern using a mask d62 in which an opening d61 having a pattern that matches (matches) each pad region d22A in plan view is formed.
  • the resin film d46 is separated above each pad region d22A to form an opening d25.
  • the portion of the resin film d46 that borders the opening d25 is thermally contracted, and the section screen d46B that partitions the opening d25 in the portion becomes an inclined surface that intersects the thickness direction of the substrate d30.
  • the opening d25 is in a state of being widened toward the surface d46A of the resin film d46 (which becomes the surface d24C of the resin film d24).
  • the insulating film d45 on each pad region d22A is removed by RIE using a mask (not shown), thereby opening each opening d25 and exposing the pad region d22A.
  • a mask not shown
  • an Ni / Pd / Au laminated film formed by laminating Ni, Pd and Au on the pad region d22A in each opening d25 by electroless plating as shown in FIG.
  • a first connection electrode d3 and a second connection electrode d4 are formed on the region d22A.
  • FIG. 98 is a diagram for explaining a manufacturing process of the first connection electrode and the second connection electrode.
  • the surface of pad region d22A is purified to remove (degrease) organic matter (including smut such as carbon stains and oily dirt) on the surface.
  • Step S1 the surface of pad region d22A is purified to remove (degrease) organic matter (including smut such as carbon stains and oily dirt) on the surface.
  • the oxide film on the surface is removed (step S2).
  • a zincate process is performed on the surface, and Al (of the wiring film d22) on the surface is replaced with Zn (step S3).
  • Zn on the surface is peeled off with nitric acid or the like, and new Al is exposed in the pad region d22A (step S). 4).
  • Ni plating is performed on the surface of new Al in the pad region d22A by immersing the pad region d22A in a plating solution. Thereby, Ni in the plating solution is chemically reduced and deposited, and a Ni layer d33 is formed on the surface (step S5).
  • Pd plating is performed on the surface of the Ni layer d33 by immersing the Ni layer d33 in another plating solution. Thereby, Pd in the plating solution is chemically reduced and deposited, and a Pd layer d34 is formed on the surface of the Ni layer d33 (step S6).
  • step S7 by immersing the Pd layer d34 in another plating solution, Au plating is applied to the surface of the Pd layer d34. Thereby, Au in the plating solution is chemically reduced and deposited, and an Au layer d35 is formed on the surface of the Pd layer d34 (step S7). Thereby, the first connection electrode d3 and the second connection electrode d4 are formed, and when the first connection electrode d3 and the second connection electrode d4 after the formation are dried (step S8), the first connection electrode d3 and the second connection electrode The manufacturing process of the electrode d4 is completed. In addition, the process of wash
  • FIG. 96G shows a state after the first connection electrode d3 and the second connection electrode d4 are formed in each semi-finished product d50.
  • the surfaces d3A and d4A are flush with the surface d46A of the resin film d46.
  • the opening d25 is formed on the surfaces d3A and d4A in the first connection electrode d3 and the second connection electrode d4, respectively.
  • the edge on the edge side of the substrate is curved toward the back surface d30B side of the substrate d30.
  • the first connection electrode d3 and the second connection electrode d4 are formed by electroless plating
  • the first connection is compared with the case where the first connection electrode d3 and the second connection electrode d4 are formed by electrolytic plating. It is possible to improve the productivity of the chip resistor d1 by reducing the number of steps of forming the electrode d3 and the second connection electrode d4 (for example, a lithography step necessary for electrolytic plating, a resist mask peeling step, etc.).
  • electroless plating since a resist mask required for electrolytic plating is not required, the formation positions of the first connection electrode d3 and the second connection electrode d4 are displaced due to the displacement of the resist mask.
  • first connection electrode d3 and the second connection electrode d4 can be improved, and the yield can be improved. Also, the first connection electrode d3 and the second connection electrode d4 can be formed only on the pad region d22A by performing electroless plating on the pad region d22A exposed from the resin film d24.
  • the plating solution generally contains Ni or Sn. Therefore, Sn remaining on the surfaces d3A and d4A of the first connection electrode d3 and the second connection electrode d4 is oxidized, whereby the connection terminals d88 of the first connection electrode d3 and the second connection electrode d4 and the mounting substrate d9 (see FIG. 87 (b)) may occur, but the fourth reference example using electroless plating does not have such a problem.
  • the substrate d30 is ground from the back surface d30B after conducting an energization inspection between the first connection electrode d3 and the second connection electrode d4.
  • a support tape d71 having a thin plate shape made of PET (polyethylene terephthalate) and having an adhesive surface d72 is formed on the adhesive surface d72 by the first connection electrode d3 and the semi-finished product d50. It is attached to the second connection electrode d4 side (that is, the surface d30A). Thereby, each semi-finished product d50 is supported by the support tape d71.
  • the support tape d71 for example, a laminate tape can be used. *
  • each semi-finished product d50 is supported by the support tape d71
  • the substrate d30 is ground from the back surface d30B side.
  • the substrate d30 is thinned until the back surface d30B reaches the bottom surface d48B (see FIG. 96G) of the second groove d48 by grinding, there is no connection between the adjacent semi-finished products d50.
  • the substrate d30 is divided with the two grooves d48 as a boundary, and the semi-finished product d50 is individually separated to be a finished product of the chip resistor d1.
  • the substrate d30 is cut (divided) in the first groove d44 and the second groove d48 (in other words, the boundary region Z), and thereby the individual chip resistors d1 are cut out.
  • the thickness of the substrate d30 (substrate d2) after grinding the back surface d30B is 150 to 400 ⁇ m (150 to 400 ⁇ m).
  • each completed chip resistor d1 the portion that formed the side surface d44A of the first groove d44 becomes the rough surface region S of any of the side surfaces d2C to d2F of the substrate d2, and forms the side surface d48A of the second groove d48.
  • This portion becomes the streak pattern region P of any one of the side surfaces d2C to d2F of the substrate d2, and the step d49 between the side surface d44A and the side surface d48A becomes the above-described step N.
  • the back surface d30B becomes the back surface d2B. That is, as described above, the step of forming the first groove d44 and the second groove d48 (see FIGS.
  • the insulating film d45 becomes the passivation film d23
  • the resin film d46 becomes the resin film d24.
  • the first groove d44 (see FIG. 96B) formed by etching is not uniform, if the second groove d48 is formed by the dicing saw d47 (see FIG. 96C), the first groove d44 and the first groove d44 The entire depth of the two grooves d48 (the depth from the surface d30A of the substrate d30 to the bottom of the second groove d48) is uniform. Therefore, when the chip resistor d1 is separated into pieces by grinding the back surface d30B of the substrate d30, the time difference between the chip resistors d1 until they are separated from the substrate d30 is reduced, and the chip resistors d1 are made almost simultaneously.
  • the thickness of the substrate d2 in the singulated chip resistor d1 is relatively large, 150 ⁇ m to 400 ⁇ m, a groove (from the surface d30A of the substrate d30 to the bottom surface d48B of the second groove d48 only by etching) (See FIG. 96C) is difficult and time consuming.
  • the chip resistor is formed by grinding the back surface d30B of the substrate d30 after forming the first groove d44 and the second groove d48 using etching and dicing by the dicing saw d47 in combination. It is possible to shorten the time required for dividing d1. Therefore, the productivity of the chip resistor d1 can be improved.
  • the back surface d2B and the side surfaces d2C ⁇ Chipping may occur at the corner with d2F.
  • half dicing is performed so that the second groove d48 does not reach the back surface d30B as in the fourth reference example (see FIG. 96C), and the back surface d30B is polished, the corner portion between the back surface d2B and the side surfaces d2C to d2F Chipping hardly occurs.
  • the side surface of the completed groove does not follow the thickness direction of the substrate d2 due to variations in the etching rate.
  • the cross-section is difficult to be rectangular. That is, the side surface of the groove varies.
  • the width Q of the dicing saw d47 is smaller than the width M of the first groove d44
  • the width Q of the second groove d48 formed by the dicing saw d47 is smaller than the width M of the first groove d44.
  • the second groove d48 is located inside the first groove d44 (see FIG. 96C). Therefore, when the second groove d48 is formed by the dicing saw d47, the dicing saw d47 does not increase the width of the first groove d44.
  • the chip resistor d1 is separated into pieces by grinding the back surface d30B after forming the second groove d48, but the back surface d30B is ground first before forming the second groove d48. Therefore, the second groove d48 may be formed by dicing. It is also assumed that the chip resistor d1 is cut out by etching the substrate d30 from the back surface d30B side to the bottom surface d48B of the second groove d48. *
  • the productivity of the chip resistor d1 can be improved by shortening the manufacturing time of the plurality of chip resistors d1.
  • a substrate d30 having a diameter of 8 inches is used, about 500,000 chip resistors d1 can be cut out.
  • the chip resistor d1 is formed by grinding the substrate d30 from the back surface d30B after first forming the first groove d44 and the second groove d48 in this way. Can be singulated at once. Further, since the first groove d44 can be formed with high accuracy by etching, the external dimension accuracy is improved on the rough surface area S side of the side surfaces d2C to d2F defined by the first groove d44 in each chip resistor d1. be able to. In particular, if plasma etching is used, the first groove d44 can be formed with higher accuracy.
  • the chip resistor d1 formed between the adjacent first grooves d44 can be reduced in size. .
  • the appearance of the container d1 can be improved.
  • the back surface d2B may be cleaned by polishing or etching the back surface d2B of the substrate d2 in the completed chip resistor d1.
  • the completed chip resistor d1 is peeled off from the support tape d71, and then conveyed to a predetermined space and stored in the space.
  • the back surface d2B of the chip resistor d1 is attracted to the suction nozzle d91 (see FIG. 87 (b)) of the automatic mounting machine.
  • the chip resistor d1 is transported by moving the nozzle d91.
  • the suction nozzle d91 is sucked to a substantially central portion in the longitudinal direction of the back surface d2B. Then, referring to FIG. 87 (b), the suction nozzle d91 that sucks the chip resistor d1 is moved to the mounting substrate d9.
  • the mounting substrate d9 is provided with the pair of connection terminals d88 described above according to the first connection electrode d3 and the second connection electrode d4 of the chip resistor d1.
  • the connection terminal d88 is made of Cu, for example.
  • Solder d13 is provided on the surface of each connection terminal d88 so as to protrude from the surface.
  • the first connection electrode d3 is brought into contact with the solder d13 of one connection terminal d88 and the second connection electrode d4 is connected to the other connection in the chip resistor d1.
  • the solder d13 is heated in this state, the solder d13 is melted.
  • the first connection electrode d3 and the one connection terminal d88 are joined via the solder d13, and the second connection electrode d4 and the other connection terminal d88 join the solder d13.
  • the mounting of the chip resistor d1 on the mounting substrate d9 is completed.
  • FIG. 99 is a schematic diagram for explaining how the completed chip resistor is accommodated in the embossed carrier tape.
  • the completed chip resistor d1 as shown in FIG. 96H may be accommodated in the embossed carrier tape d92 shown in FIG.
  • the embossed carrier tape d92 is a tape (strip-shaped body) formed of, for example, polycarbonate resin.
  • a large number of pockets d93 are formed so as to be aligned in the longitudinal direction of the embossed carrier tape d92.
  • Each pocket d93 is partitioned as a concave space that is recessed toward one surface (back surface) of the embossed carrier tape d92. *
  • the suction nozzle d91 (see FIG. 87 (b)) of the transport device is connected to the back surface d2B (substantially central portion in the longitudinal direction) of the chip resistor d1. ) And then the suction nozzle d91 is moved to peel off the chip resistor d1 from the support tape d71. Then, the suction nozzle d91 is moved to a position facing the pocket d93 of the embossed carrier tape d92. At this time, in the chip resistor d1 sucked by the suction nozzle d91, the first connection electrode d3, the second connection electrode d4, and the resin film d24 on the surface d2A side face the pocket d93. *
  • the embossed carrier tape d92 is placed on a flat support base d95.
  • the suction nozzle d91 is moved to the pocket d93 side (see the thick line arrow), and the chip resistor d1 in which the surface d2A side faces the pocket d93 is accommodated in the pocket d93.
  • the surface d2A side of the chip resistor d1 comes into contact with the bottom d93A of the pocket d93, the accommodation of the chip resistor d1 into the embossed carrier tape d92 is completed.
  • a release cover d94 is attached to the surface of the embossed carrier tape d92, and the inside of each pocket d93 is sealed by the release cover d94. This prevents foreign matter from entering each pocket d93.
  • the peeling cover d94 is peeled off from the embossed carrier tape d92 and the pocket d93 is opened. Thereafter, the chip resistor d1 is taken out from the pocket d93 by the automatic mounting machine and mounted as described above.
  • the chip resistor d1 When the chip resistor d1 is mounted in this way, when the chip resistor d1 is accommodated in the embossed carrier tape d92, or when a stress test is performed on the chip resistor d1, the back surface of the chip resistor d1 When a force is applied to d2B (substantially central portion in the longitudinal direction) to press the first connection electrode d3 and the second connection electrode d4 against something (referred to as a “contacted portion”), the surface d2A of the substrate d2 Stress acts on the.
  • the contacted part is a mounting substrate d9 when the chip resistor d1 is mounted, and when the chip resistor d1 is accommodated in the embossed carrier tape d92, the pocket d93 supported by the support base d95 is used.
  • the bottom d93A is a support surface that supports the chip resistor d1 that receives stress during a stress test.
  • the height H (see FIG. 95) of the resin film d24 on the surface d2A of the substrate d2 is less than the height J (see FIG. 95) of each of the first connection electrode d3 and the second connection electrode d4.
  • a chip resistor d1 in which the surfaces d3A and 4A of the first connection electrode d3 and the second connection electrode d4 protrude most from the surface d2A of the substrate d2 (that is, the resin film d24 is thin) is conceivable (see FIG. 100 described later). ).
  • the chip resistor d1 Since such a chip resistor d1 is in contact (two-point contact) only with the first connection electrode d3 and the second connection electrode d4 with respect to the contacted portion described above on the surface d2A side, the chip resistor d1 is applied to the chip resistor d1. The stress is concentrated at the junction between each of the first connection electrode d3 and the second connection electrode d4 and the substrate d2. As a result, the electrical characteristics of the chip resistor d1 may be deteriorated. Further, the stress causes distortion in the chip resistor d1 (particularly, the substantially central portion in the longitudinal direction of the substrate d2), and in a severe case, the substrate d2 may be cracked starting from the approximately central portion. . *
  • the resin film d24 is thick so that the height H of the resin film d24 is equal to or greater than the height J of each of the first connection electrode d3 and the second connection electrode d4. (See FIG. 95). Therefore, the stress applied to the chip resistor d1 is received not only by the first connection electrode d3 and the second connection electrode d4 but also by the resin film d24. That is, since the area of the portion that receives stress in the chip resistor d1 can be increased, the stress applied to the chip resistor d1 can be dispersed. Thereby, concentration of stress on the first connection electrode d3 and the second connection electrode d4 can be suppressed in the chip resistor d1.
  • the stress applied to the chip resistor d1 can be more effectively dispersed by the surface d24C of the resin film d24.
  • the concentration of stress on the chip resistor d1 can be further suppressed, the strength of the chip resistor d1 can be improved.
  • 100 to 104 are schematic cross-sectional views of chip resistors according to first to fifth modifications.
  • the same reference numerals are given to the portions corresponding to the portions described so far for the chip resistor d1, and detailed description thereof will be omitted.
  • the surface d3A of the first connection electrode d3 and the surface d4A of the second connection electrode d4 are flush with the surface d24C of the resin film d24.
  • the surface d3A of the first connection electrode d3 and the surface of the second connection electrode d4 as in the first modification shown in FIG. d4A may protrude from the surface d24C of the resin film d24 in a direction away from the surface d2A of the substrate d2 (upward in FIG. 100).
  • the height H of the resin film d24 is lower than the respective heights J of the first connection electrode d3 and the second connection electrode d4.
  • the height may be higher than the height J of each of the connection electrode d3 and the second connection electrode d4.
  • the resin film d24 becomes thick, and the surface d3A of the first connection electrode d3 and the surface d4A of the second connection electrode d4 are closer to the surface d2A side of the substrate d2 than the surface d24C of the resin film d24 (lower in FIG.
  • the end surface d20A (portion that coincides with the edge d85 of the surface d2A in plan view) is in the thickness direction of the substrate d2 (in FIGS. 95, 100, and 101). Although it extends in the vertical direction, it may be inclined as shown in FIGS. Specifically, the end surface d20A of the insulating layer d20 is inclined so as to go inward of the substrate d2 as it approaches the surface of the insulating layer d20 from the surface d2A of the substrate d2. In accordance with the end surface d20A, the portion of the passivation film d23 that covers the end surface d20A (the above-described end portion d23C) is also inclined along the end surface d20A. *
  • the chip resistor d1 of the third to fifth modifications shown in FIGS. 102 to 104 there is a difference in the position of the edge 24A of the resin film d24.
  • the chip resistor d1 of the third modification shown in FIG. 102 is the same as the chip resistor d1 of FIG. 95 except that the end surface d20A of the insulating layer d20 and the end d23C of the passivation film d23 are inclined. is there.
  • the edge 24A of the resin film d24 is aligned with the side surface covering portion d23B of the passivation film d23, and the edge portion d85 (the surface of the substrate d2) of the surface d2A of the substrate d2 is equal to the thickness of the side surface covering portion d23B.
  • the outer edge of the surface d2A side If it is desired to align the edge 24A with the side surface covering portion d23B in this way, when the photosensitive resin liquid is spray-applied to form the resin film d46 described above (see FIG. 96E), the mask 24 is used. It is necessary to prevent the liquid from entering the first groove d44 and the second groove d48.
  • the first groove d44 and the second groove d48 in the plan view in the mask d62. It is preferable to form an opening d61 in a portion coinciding with the groove d48. Then, the resin film d46 in the first groove d44 and the second groove d48 can be removed by patterning the resin film d46, and the edge 24A of the resin film d24 can be aligned with the side surface covering portion d23B.
  • the resin film d24 is made of a resin, there is little possibility that a crack will occur due to an impact. Therefore, since the resin film d24 can reliably protect the surface d2A (particularly, the element d5 and the fuse F) of the substrate d2 and the edge d85 of the surface d2A of the substrate d2 from impact, the chip resistor having excellent impact resistance.
  • a container d1 can be provided.
  • the edge 24A of the resin film d24 is not aligned with the side surface covering portion d23B of the passivation film d23 in plan view, and is more than the side surface covering portion d23B.
  • the substrate d2 recedes inward from the edge d85 of the surface d2A of the substrate d2. Also in this case, since the resin film d24 can reliably protect the surface d2A (particularly, the element d5 and the fuse F) of the substrate d2 from impact, it is possible to provide the chip resistor d1 having excellent impact resistance.
  • an opening is also formed in a portion of the mask d62 that overlaps the edge d85 of the substrate d2 (substrate d30) in plan view. It is preferable to form d61 (see FIG. 96F).
  • the resin film d46 by patterning the resin film d46, the resin film d46 in a region overlapping the edge d85 of the substrate d2 (substrate d30) in plan view is removed, and as a result, the edge 24A of the resin film d24 is moved inward of the substrate d2. Can be retreated.
  • the edge 24A of the resin film d24 is not aligned with the side surface covering portion d23B of the passivation film d23 in plan view. Specifically, the resin film d24 projects outward from the side surface covering portion d23B and covers the entire side surface covering portion d23B from the outside. That is, in the fifth modification, the resin film d24 covers both the surface covering portion d23A and the side surface covering portion d23B of the passivation film d23.
  • the resin film d24 can reliably protect the surface d2A (particularly the element d5 and the fuse F) of the substrate d2 and the side surfaces d2C to d2F of the substrate d2 from impact, the chip resistor having excellent impact resistance. d1 can be provided. If the resin film d24 wants to cover both the surface covering portion d23A and the side surface covering portion d23B, when the photosensitive resin liquid is spray applied to form the resin film d46 described above (see FIG. 96E), The liquid may enter the first groove d44 and the second groove d48 and adhere to the side surface covering portion d23B.
  • the liquid when the liquid is spin-coated, it is not preferable because the liquid does not form a film and completely fills the first groove d44 and the second groove d48.
  • the resin film d46 is formed by attaching a sheet made of a photosensitive resin to the surface d30A of the substrate d30, the sheet cannot enter the first groove d44 and the second groove d48. Since the whole area of the side surface covering portion d23B cannot be covered, it is not preferable. Therefore, in order for the resin film d24 to cover both the surface covering portion d23A and the side surface covering portion d23B, it is effective to spray the photosensitive resin liquid.
  • the fourth reference example can be implemented in other forms.
  • the chip component of the fourth reference example the chip resistor d1 is disclosed in the above-described embodiment, but the fourth reference example can also be applied to a chip component such as a chip capacitor, a chip inductor, or a chip diode. Below, a chip capacitor is explained. *
  • FIG. 105 is a plan view of a chip capacitor according to another embodiment of the fourth reference example.
  • 106 is a cross-sectional view taken along section line CVI-CVI in FIG.
  • FIG. 107 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
  • the chip capacitor d101 to be described below portions corresponding to the portions described in the above-described chip resistor d1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a portion denoted by the same reference numeral as that described for the chip resistor d1 has the same configuration as the portion described for the chip resistor d1, unless otherwise specified.
  • the same effect as the part demonstrated by d1 can be show
  • the chip capacitor d101 includes the substrate d2, the first connection electrode d3 disposed on the substrate d2 (on the surface d2A side of the substrate d2), and the substrate d2 similarly to the chip resistor d1. And a second connection electrode d4.
  • the substrate d2 has a rectangular shape in plan view.
  • a first connection electrode d3 and a second connection electrode d4 are disposed at both ends in the longitudinal direction of the substrate d2.
  • the first connection electrode d3 and the second connection electrode d4 have a substantially rectangular planar shape extending in the short direction of the substrate d2.
  • a plurality of capacitor elements C1 to C9 are arranged in a capacitor arrangement region d105 between the first connection electrode d3 and the second connection electrode d4.
  • the plurality of capacitor elements C1 to C9 are a plurality of element elements (capacitor elements) constituting the element d5 described above, and each of the second connection electrodes d4 via a plurality of fuse units d107 (corresponding to the fuse F described above). Are electrically connected so as to be separable from each other.
  • the element d5 constituted by these capacitor elements C1 to C9 forms a capacitor circuit network.
  • an insulating layer d20 is formed on the surface d2A of the substrate d2, and a lower electrode film d111 is formed on the surface of the insulating layer d20.
  • the lower electrode film d111 extends over almost the entire capacitor arrangement region d105. Further, the lower electrode film d111 is formed to extend to a region immediately below the first connection electrode d3. More specifically, the lower electrode film d111 includes a capacitor electrode region d111A that functions as a common lower electrode of the capacitor elements C1 to C9 in the capacitor arrangement region d105, and an external electrode lead that is disposed immediately below the first connection electrode d3. And a pad region d111B (pad).
  • the capacitor electrode region d111A is located in the capacitor arrangement region d105, and the pad region d111B is located immediately below the first connection electrode d3 and is in contact with the first connection electrode d3. *
  • a capacitor film (dielectric film) d112 is formed so as to cover and be in contact with the lower electrode film d111 (capacitor electrode area d111A) in the capacitor arrangement region d105.
  • the capacitance film d112 is formed over the entire capacitor electrode region d111A (capacitor arrangement region d105).
  • the capacitive film d112 further covers the insulating layer d20 outside the capacitor arrangement region d105.
  • An upper electrode film d113 is formed on the capacitive film d112 so as to be in contact with the capacitive film d112.
  • the upper electrode film d113 is colored.
  • the upper electrode film d113 includes a capacitor electrode region d113A located in the capacitor arrangement region d105, a pad region d113B (pad) located immediately below the second connection electrode d4 and in contact with the second connection electrode d4, and a capacitor electrode region d113A. And a fuse region d113C disposed between the pad region d113B and the pad region d113B.
  • the upper electrode film d113 is divided (separated) into a plurality of electrode film portions (upper electrode film portions) d131 to d139.
  • each of the electrode film portions d131 to d139 is formed in a rectangular shape, and extends in a strip shape from the fuse region d113C toward the first connection electrode d3.
  • the plurality of electrode film portions d131 to d139 are opposed to the lower electrode film d111 with a plurality of types of facing areas with the capacitor film d112 interposed therebetween (in contact with the capacitor film d112).
  • the facing area of the electrode film portions d131 to d139 with respect to the lower electrode film d111 may be determined to be 1: 2: 4: 8: 16: 32: 64: 128: 128. That is, the plurality of electrode film portions d131 to d139 include a plurality of electrode film portions having different facing areas, and more specifically, a plurality of electrode film portions having a facing area set so as to form a geometric sequence with a common ratio of 2. It includes electrode film portions d131 to d138 (or d131 to d137, d139).
  • the plurality of capacitor elements C1 to C9 respectively configured by the electrode film portions d131 to d139 and the lower electrode film d111 and the capacitor film d112 facing each other with the capacitor film d112 interposed therebetween have a plurality of capacitance values different from each other.
  • Including capacitor elements When the ratio of the facing areas of the electrode film portions d131 to d139 is as described above, the ratio of the capacitance values of the capacitor elements C1 to C9 is equal to the ratio of the facing areas, and is 1: 2: 4: 8: 16: 32. : 64: 128: 128. That is, the plurality of capacitor elements C1 to C9 include a plurality of capacitor elements C1 to C8 (or C1 to C7, C9) having capacitance values set so as to form a geometric sequence with a common ratio of 2. *
  • the electrode film portions d131 to d135 are formed in a strip shape having the same width and a length ratio of 1: 2: 4: 8: 16.
  • the electrode film portions d135, d136, d137, d138, and d139 are formed in a strip shape having the same length and the width ratio set to 1: 2: 4: 8: 8.
  • the electrode film portions d135 to d139 are formed to extend over a range from the edge on the second connection electrode d4 side of the capacitor arrangement region d105 to the edge on the first connection electrode d3 side, and the electrode film portions d131 to d139 d134 is formed shorter than that.
  • the pad region d113B is formed in a substantially similar shape to the second connection electrode d4 and has a substantially rectangular planar shape. As shown in FIG. 106, the upper electrode film d113 in the pad region d113B is in contact with the second connection electrode d4.
  • the fuse region d113C is arranged along one long side of the pad region d113B (long side on the inner side with respect to the periphery of the substrate d2).
  • the fuse region d113C includes a plurality of fuse units d107 arranged along the one long side of the pad region d113B.
  • the fuse unit d107 is integrally formed of the same material as the pad region d113B of the upper electrode film d113.
  • the plurality of electrode film portions d131 to d139 are formed integrally with one or a plurality of fuse units d107, and are connected to the pad region d113B via the fuse units d107, and are connected via the pad region d113B. It is electrically connected to the second connection electrode d4.
  • the electrode film portions d131 to d136 having a relatively small area are connected to the pad region d113B by one fuse unit d107, and a plurality of electrode film portions d137 to d139 having a relatively large area are provided. It is connected to the pad region d113B through the fuse unit d107. It is not necessary to use all the fuse units d107, and in this embodiment, some of the fuse units d107 are unused. *
  • the fuse unit d107 includes a first wide portion d107A for connection to the pad region d113B, a second wide portion d107B for connection to the electrode film portions d131 to d139, and first and second wide portions d107A and 7B. And a narrow portion d107C connecting between the two.
  • the narrow portion d107C is configured to be cut (fused) by laser light. Accordingly, unnecessary electrode film portions of the electrode film portions d131 to d139 can be electrically separated from the first and second connection electrodes d3 and d4 by cutting the fuse unit d107.
  • the surface of the chip capacitor d101 including the surface of the upper electrode film d113 is covered with the passivation film d23 described above.
  • the passivation film d23 is made of, for example, a nitride film, and is formed so as to extend not only to the upper surface of the chip capacitor d101 but also to the side surfaces d2C to d2F of the substrate d2, and to cover the entire side surfaces d2C to d2F.
  • the above-described resin film d24 is formed on the passivation film d23. *
  • the passivation film d23 and the resin film d24 are protective films that protect the surface of the chip capacitor d101.
  • the openings d25 described above are formed in regions corresponding to the first connection electrode d3 and the second connection electrode d4, respectively.
  • the opening d25 penetrates the passivation film d23 and the resin film d24 so as to expose a part of the pad region d111B of the lower electrode film d111 and a part of the pad region d113B of the upper electrode film d113.
  • the opening d25 corresponding to the first connection electrode d3 also penetrates the capacitive film d112.
  • a first connection electrode d3 and a second connection electrode d4 are embedded in the opening d25, respectively.
  • the first connection electrode d3 is bonded to the pad region d111B of the lower electrode film d111
  • the second connection electrode d4 is bonded to the pad region d113B of the upper electrode film d113.
  • the first and second external electrodes d3 and d4 are formed such that the respective surfaces d3A and 4A are substantially flush with the surface d24A of the resin film d24.
  • the chip capacitor d101 can be flip-chip bonded to the mounting substrate d9. *
  • FIG. 108 is a circuit diagram showing an internal electrical configuration of the chip capacitor.
  • a plurality of capacitor elements C1 to C9 are connected in parallel between the first connection electrode d3 and the second connection electrode d4.
  • fuses F1 to F9 each composed of one or a plurality of fuse units d107 are interposed in series.
  • the capacitance value of the chip capacitor d101 is equal to the sum of the capacitance values of the capacitor elements C1 to C9.
  • the capacitor element corresponding to the disconnected fuse is disconnected, and the capacitance of the chip capacitor d101 is equal to the capacitance value of the disconnected capacitor element. The value decreases.
  • the capacitance value between the pad regions d111B and d113B (total capacitance value of the capacitor elements C1 to C9) is measured, and then one or more appropriately selected from the fuses F1 to F9 according to the desired capacitance value If the fuse is blown with a laser beam, adjustment to a desired capacitance value (laser trimming) can be performed.
  • the capacitance values of the capacitor elements C1 to C8 are set so as to form a geometric sequence with a common ratio of 2, the capacitor element C1 having the smallest capacitance value (the value of the first term of the geometric sequence) Fine adjustment is possible to match the target capacitance value with accuracy corresponding to the capacitance value.
  • the capacitance values of the capacitor elements C1 to C9 may be determined as follows.
  • C1 0.03125 pF
  • C2 0.0625 pF
  • C3 0.125 pF
  • C4 0.25 pF
  • C5 0.5 pF
  • C6 1 pF
  • C7 2 pF, 8 p.
  • the capacitance of the capacitor d101 can be finely adjusted. Further, by appropriately selecting a fuse to be cut from the fuses F1 to F9, it is possible to provide a chip capacitor d101 having an arbitrary capacitance value between 10 pF and 18 pF. *
  • the plurality of capacitor elements C1 to C9 that can be separated by the fuses F1 to F9 are provided between the first connection electrode d3 and the second connection electrode d4.
  • the capacitor elements C1 to C9 include a plurality of capacitor elements having different capacitance values, more specifically, a plurality of capacitor elements whose capacitance values are set so as to form a geometric sequence.
  • substrate d2 has a rectangular shape such as 0.3 mm ⁇ 0.15 mm or 0.4 mm ⁇ 0.2 mm in plan view (preferably a size of 0.4 mm ⁇ 0.2 mm or less). You may have.
  • Capacitor arrangement region d105 is generally a square region having one side corresponding to the length of the short side of substrate d2.
  • the thickness of the substrate d2 may be about 150 ⁇ m.
  • substrate d2 may be, for example, a substrate that has been thinned by grinding or polishing from the back surface side (the surface on which capacitor elements C1 to C9 are not formed).
  • a semiconductor substrate typified by a silicon substrate may be used, a glass substrate may be used, or a resin film may be used. *
  • the insulating layer d20 may be an oxide film such as a silicon oxide film.
  • the film thickness may be about 500 to 2000 mm.
  • the lower electrode film d111 is preferably a conductive film, particularly a metal film, and may be, for example, an aluminum film.
  • the lower electrode film d111 made of an aluminum film can be formed by sputtering.
  • the upper electrode film d113 is preferably composed of a conductive film, particularly a metal film, and may be an aluminum film.
  • the upper electrode film d113 made of an aluminum film can be formed by a sputtering method.
  • Patterning for dividing the capacitor electrode region d113A of the upper electrode film d113 into electrode film portions d131 to d139 and further shaping the fuse region d113C into a plurality of fuse units d107 can be performed by photolithography and etching processes.
  • the capacitor film d112 can be formed of, for example, a silicon nitride film, and the film thickness can be 500 to 2000 mm (for example, 1000 mm).
  • the capacitive film d112 may be a silicon nitride film formed by plasma CVD (chemical vapor deposition).
  • the passivation film d23 can be composed of, for example, a silicon nitride film, and can be formed by, for example, a plasma CVD method.
  • the film thickness may be about 8000 mm.
  • the resin film d24 can be composed of a polyimide film or other resin film. *
  • the first and second connection electrodes d3, 4 are, for example, a Ni layer d33 in contact with the lower electrode film d111 or the upper electrode film d113, a Pd layer d34 stacked on the Ni layer d33, and a stack on the Pd layer d34.
  • it may be formed by an electroless plating method.
  • the Ni layer d33 contributes to improving the adhesion to the lower electrode film d111 or the upper electrode film d113
  • the Pd layer d34 is formed of the material of the upper electrode film or the lower electrode film and the uppermost layer of the first and second connection electrodes d3 and d4. It functions as a diffusion preventing layer that suppresses interdiffusion with gold. *
  • the manufacturing process of such a chip capacitor d101 is the same as the manufacturing process of the chip resistor d1 after forming the element d5.
  • an oxide film for example, a silicon oxide film
  • An insulating layer d20 is formed.
  • a lower electrode film d111 made of an aluminum film is formed over the entire surface of the insulating layer d20 by sputtering, for example.
  • the thickness of the lower electrode film d111 may be about 8000 mm.
  • a resist pattern corresponding to the final shape of the lower electrode film d111 is formed on the surface of the lower electrode film by photolithography.
  • the lower electrode film is etched to obtain the lower electrode film d111 having the pattern shown in FIG.
  • the etching of the lower electrode film d111 can be performed by, for example, reactive ion etching.
  • a capacitor film d112 made of a silicon nitride film or the like is formed on the lower electrode film d111 by, for example, plasma CVD.
  • the capacitor film d112 is formed on the surface of the insulating layer d20.
  • the upper electrode film d113 is formed on the capacitor film d112.
  • the upper electrode film d113 is made of, for example, an aluminum film and can be formed by a sputtering method. The film thickness may be about 8000 mm.
  • a resist pattern corresponding to the final shape of the upper electrode film d113 is formed on the surface of the upper electrode film d113 by photolithography.
  • the upper electrode film d113 is patterned into a final shape (see FIG. 105 and the like). Accordingly, the upper electrode film d113 has a portion divided into a plurality of electrode film portions d131 to d139 in the capacitor electrode region d113A, and has a plurality of fuse units d107 in the fuse region d113C. It is shaped into a pattern having a connected pad region d113B. By dividing the upper electrode film d113, a plurality of capacitor elements C1 to C9 corresponding to the number of electrode film portions d131 to d139 can be formed. Etching for patterning the upper electrode film d113 may be performed by wet etching using an etchant such as phosphoric acid or by reactive ion etching. *
  • the element d5 (capacitor elements C1 to C9 and the fuse unit d107) in the chip capacitor d101 is formed.
  • an insulating film d45 is formed by plasma CVD so as to cover all the elements d5 (the upper electrode film d113 and the capacitor film d112 in the region where the upper electrode film d113 is not formed) (FIG. 96A).
  • the opening d25 is formed (see FIG. 96D).
  • the probe d70 is pressed against the pad region d113B of the upper electrode film d113 and the pad region d111B of the lower electrode film d111 exposed from the opening d25, and the total capacitance values of the plurality of capacitor elements C0 to C9 are measured ( (See FIG. 96D). Based on the measured total capacitance value, the capacitor element to be disconnected, that is, the fuse to be disconnected, is selected according to the target capacitance value of the chip capacitor d101. *
  • a silicon nitride film is deposited on the cover film (insulating film d45) by, for example, plasma CVD to form a passivation film d23.
  • the aforementioned cover film is integrated with the passivation film d23 and constitutes a part of the passivation film d23.
  • the passivation film d23 formed after the fuse is cut enters into the opening of the cover film destroyed at the same time when the fuse is blown, and covers and protects the cut surface of the fuse unit d107. Therefore, the passivation film d23 prevents foreign matters from entering the cut portion of the fuse unit d107 and moisture from entering. Thereby, a highly reliable chip capacitor d101 can be manufactured.
  • the passivation film d23 may be formed so as to have a film thickness of, for example, about 8000 mm as a whole. *
  • the resin film d46 described above is formed (see FIG. 96E). Thereafter, the opening d25 closed by the resin film d46 and the passivation film d23 is opened (see FIG. 96F), and the pad region d111B and the pad region d113 are opened. B is exposed from the resin film d46 (resin film d24) through the opening d25. Thereafter, the first connection electrode d3 and the second connection electrode d4 are formed on the pad region d111B and the pad region d113B exposed from the resin film d46 in the opening d25 by, for example, electroless plating (see FIG. 96G). .
  • the chip capacitor d101 can be cut out.
  • the electrode film portions d131 to d139 having a small area can be formed with high accuracy, and the fuse unit d107 having a fine pattern can be formed.
  • a fuse to be cut is determined through measurement of the total capacitance value. By cutting the determined fuse, it is possible to obtain a chip capacitor d101 that is accurately adjusted to a desired capacitance value.
  • the chip capacitor d101 can easily and quickly cope with a plurality of types of capacitance values by selecting and cutting one or a plurality of fuses.
  • chip capacitors d101 having various capacitance values can be realized with a common design by combining a plurality of capacitor elements C1 to C9 having different capacitance values.
  • the fourth reference example can be implemented in other forms.
  • the common ratio of the geometric sequence may be a number other than two.
  • the common ratio of the geometric sequence may be a number other than two. *
  • the insulating layer d20 is formed on the surface of the substrate d2. However, if the substrate d2 is an insulating substrate, the insulating layer d20 can be omitted.
  • the chip capacitor d101 only the upper electrode film d113 is divided into a plurality of electrode film portions. However, only the lower electrode film d111 is divided into a plurality of electrode film portions, or the upper electrode film d113 is divided. The lower electrode film d111 may be divided into a plurality of electrode film portions. Furthermore, in the above-described embodiment, an example in which the upper electrode film or the lower electrode film and the fuse unit are integrated is shown.
  • the fuse unit is formed of a conductor film different from the upper electrode film or the lower electrode film. May be.
  • a single-layer capacitor structure having an upper electrode film d113 and a lower electrode film d111 is formed, but another electrode film is laminated on the upper electrode film d113 via a capacitive film.
  • a plurality of capacitor structures may be stacked.
  • a conductive substrate may be used as the substrate d2, the conductive substrate may be used as a lower electrode, and the capacitor film d112 may be formed so as to be in contact with the surface of the conductive substrate.
  • one external electrode may be drawn from the back surface of the conductive substrate.
  • the element d5 formed on the substrate d2 in the chip inductor is an inductor circuit network (inductor element) including a plurality of inductor elements (element elements). including.
  • the element d5 is provided in the multilayer wiring formed on the surface d2A of the substrate d2, and is formed by the wiring film d22.
  • the combination pattern of a plurality of inductor elements in the inductor network can be changed to an arbitrary pattern by selecting and cutting one or a plurality of fuses F.
  • various chip inductors can be realized with a common design.
  • the element d5 formed on the substrate d2 in the chip diode is a diode network (diode element) including a plurality of diode elements (element elements). including.
  • the diode element is formed on the substrate d2.
  • a combination pattern of a plurality of diode elements in the diode network can be changed to an arbitrary pattern by selecting and cutting one or a plurality of fuses F.
  • various chip diodes can be realized with a common design. *
  • the same effects as those of the chip resistor d1 and the chip capacitor d101 can be obtained.
  • the Pd layer d34 interposed between the Ni layer d33 and the Au layer d35 in the first connection electrode d3 and the second connection electrode d4 described above can be omitted. Since the adhesion between the Ni layer d33 and the Au layer d35 is good, the Pd layer d34 may be omitted if the above-described pinhole cannot be formed in the Au layer d35.
  • the completed chip component has the substrate d2.
  • the corner portion (corner portion in the rough surface region S) 11 on the surface d2A side can be formed in a round shape.
  • the configurations of Modifications 1 to 5 (FIGS. 100 to 104) described for the chip resistor d1 can be applied to any of the chip capacitor d101, the chip inductor, and the chip diode.
  • FIG. 109 is a perspective view illustrating an appearance of a smartphone that is an example of an electronic device in which the chip component of the fourth reference example is used.
  • the smartphone d201 is configured by housing electronic components inside a flat rectangular housing d202.
  • the housing d202 has a pair of rectangular main surfaces on the front side and the back side, and the pair of main surfaces are joined by four side surfaces.
  • the display surface of the display panel d203 configured by a liquid crystal panel, an organic EL panel, or the like is exposed.
  • the display surface of the display panel d203 forms a touch panel and provides an input interface for the user. *
  • the display panel d203 is formed in a rectangular shape that occupies most of one main surface of the housing d202.
  • An operation button d204 is arranged along one short side of the display panel d203.
  • a plurality (three) of operation buttons d204 are arranged along the short side of the display panel d203.
  • the user can operate the smartphone d201 by operating the operation button d204 and the touch panel to call and execute a necessary function.
  • a speaker d205 is arranged in the vicinity of another short side of the display panel d203.
  • the speaker d205 provides an earpiece for a telephone function and is also used as an acoustic unit for reproducing music data and the like.
  • a microphone d206 is disposed on one side surface of the housing d202 near the operation button d204. The microphone d206 can be used as a recording microphone in addition to providing a mouthpiece for a telephone function.
  • FIG. 110 is a schematic plan view showing the configuration of the electronic circuit assembly d210 accommodated in the housing d202.
  • the electronic circuit assembly d210 includes a wiring board d211 and circuit components mounted on the mounting surface of the wiring board d211.
  • the plurality of circuit components include a plurality of integrated circuit elements (ICs) d212 to d220 and a plurality of chip components.
  • the plurality of ICs include a transmission processing ICd212, a one-segment TV reception ICd213, a GPS reception ICd214, an FM tuner ICd215, a power supply ICd216, a flash memory d217, a microcomputer d218, a power supply ICd219, and a baseband ICd220.
  • a plurality of chip components (corresponding to the chip components of the fourth reference example) include chip inductors d221, d225, d235, chip resistors d222, d224, d233, chip capacitors d227, d230, d234, and chip diodes d228, d231. Including. *
  • the transmission processing IC d212 includes an electronic circuit for generating a display control signal for the display panel d203 and receiving an input signal from the touch panel on the surface of the display panel d203.
  • a flexible wiring 209 is connected to the transmission processing IC d212 for connection with the display panel d203.
  • the one-seg TV reception ICd 213 incorporates an electronic circuit that constitutes a receiver for receiving radio waves of one-seg broadcasting (terrestrial digital television broadcasting intended for receiving portable devices).
  • a plurality of chip inductors d221 and a plurality of chip resistors d222 are arranged in the vicinity of the one-segment TV reception IC d213.
  • the one-segment TV reception IC d213, the chip inductor d221, and the chip resistor d222 constitute a one-segment broadcast reception circuit d223.
  • the chip inductor d221 and the chip resistor d222 respectively have an inductance and a resistance that are accurately matched, and give a highly accurate circuit constant to the one-segment broadcasting reception circuit d223.
  • the GPS receiving IC d214 includes an electronic circuit that receives radio waves from GPS satellites and outputs position information of the smartphone d201.
  • the FM tuner ICd215 constitutes an FM broadcast receiving circuit d226 together with a plurality of chip resistors d224 and a plurality of chip inductors d225 mounted on the wiring board d211 in the vicinity thereof.
  • the chip resistor d224 and the chip inductor d225 each have a resistance value and an inductance that are accurately matched, and give a highly accurate circuit constant to the FM broadcast receiving circuit d226.
  • the power supply IC d216 forms a power supply circuit d229 together with the chip capacitor d227 and the chip diode d228.
  • the flash memory d217 is a storage device for recording an operating system program, data generated inside the smartphone d201, data and programs acquired from the outside by a communication function, and the like.
  • the microcomputer d218 includes a CPU, a ROM, and a RAM, and is an arithmetic processing circuit that realizes a plurality of functions of the smartphone d201 by executing various arithmetic processes. More specifically, image processing and arithmetic processing for various application programs are realized by the action of the microcomputer d218.
  • a plurality of chip capacitors d230 and a plurality of chip diodes d231 are mounted on the mounting surface of the wiring board d211.
  • the power supply IC d219 forms a power supply circuit d232 together with the chip capacitor d230 and the chip diode d231.
  • the baseband IC d220 constitutes a baseband communication circuit d236 together with the chip resistor d233, the chip capacitor d234, and the chip inductor d235.
  • the baseband communication circuit d236 provides a communication function for telephone communication and data communication.
  • the power appropriately adjusted by the power supply circuits d229 and d232 is transmitted to the transmission processing IC d212, the GPS reception IC d214, the one-segment broadcast reception circuit d223, and the FM broadcast reception circuit d22. 6, supplied to the baseband communication circuit d236, the flash memory d217, and the microcomputer d218.
  • the microcomputer d218 performs arithmetic processing in response to an input signal input via the transmission processing IC d212, outputs a display control signal from the transmission processing IC d212 to the display panel d203, and causes the display panel d203 to perform various displays. .
  • the microcomputer d218 executes a calculation process for outputting the received image to the display panel d203 and causing the received sound to be audible from the speaker d205. Further, when the position information of the smartphone d201 is required, the microcomputer d218 acquires the position information output from the GPS reception IC d214 and executes a calculation process using the position information.
  • the microcomputer d218 activates the FM broadcast reception circuit d226 and executes arithmetic processing for outputting the received sound from the speaker d205.
  • the flash memory d217 is used to store data acquired by communication, to store data created by calculation of the microcomputer d218 and input from the touch panel.
  • the microcomputer d218 writes data to the flash memory d217 and reads data from the flash memory d217 as necessary.
  • the function of telephone communication or data communication is realized by the baseband communication circuit d236.
  • the microcomputer d218 controls the baseband communication circuit d236 to perform processing for transmitting and receiving voice or data.
  • ⁇ Invention According to Fifth Reference Example> (1)
  • the features of the invention according to the fifth reference example are the following E1 to E16.
  • (E1) A step of forming elements in a plurality of chip component regions set on the surface of the substrate and etching a boundary region of the plurality of chip component regions to form a first depth of a predetermined depth from the surface of the substrate.
  • the entire depth of the first groove and the second groove (of the substrate) The depth from the surface to the bottom of the second groove is uniform. Therefore, when the back surface of the substrate is ground to separate the chip components, the time difference between the chip components until they are separated from the substrate can be reduced, and the chip components can be separated from the substrate almost simultaneously. As a result, it is possible to suppress a problem that chipping occurs in the chip component due to the chip component previously separated repeatedly colliding with the substrate.
  • the width of the second groove formed by the dicing saw is smaller than the width of the first groove, and the second groove is located inside the first groove. Therefore, when the second groove is formed by the dicing saw, the dicing saw does not increase the width of the first groove. Therefore, it is possible to reliably suppress the occurrence of chipping in the corner portion due to the corner portion on the surface side of the chip component that should be partitioned by the first groove being partitioned by the dicing saw.
  • E3 The chip component manufacturing method according to E1 or 2, wherein the etching is plasma etching. *
  • the first groove can be formed with high accuracy.
  • E4 The method of manufacturing a chip component according to any one of E1 to E3, wherein the step of forming the element includes a step of forming a resistor, and the chip component is a chip resistor. According to this method, it is possible to manufacture a chip resistor that can suppress chipping during singulation and can avoid occurrence of defective singulation.
  • the step of forming the resistor includes a step of forming a resistor film on the surface of the substrate, a step of forming a wiring film in contact with the resistor film, the resistor film, and the wiring Forming a plurality of the resistors by patterning a film, forming an external connection electrode for externally connecting the element on the substrate, and forming the plurality of resistors on the external connection electrode. And a step of forming a plurality of fuses that are detachably connected to the substrate on the substrate.
  • a chip component (chip resistor) can easily and quickly cope with a plurality of types of resistance values by selecting and cutting one or a plurality of fuses.
  • chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
  • E6 The method of manufacturing a chip component according to any one of E1 to E3, wherein the step of forming the element includes a step of forming a capacitor element, and the chip component is a chip capacitor.
  • the step of forming the capacitor element includes a step of forming a capacitive film on the surface of the substrate, a step of forming an electrode film in contact with the capacitive film, and dividing the electrode film into a plurality of electrode film portions. Forming a plurality of capacitor elements corresponding to the plurality of electrode film portions; forming an external connection electrode for externally connecting the element; and the plurality of capacitor elements. And a step of forming a plurality of fuses respectively connected to the external connection electrodes in a detachable manner on the substrate.
  • a chip component (chip capacitor) can easily and quickly cope with a plurality of types of capacitance values by selecting and cutting one or a plurality of fuses.
  • chip capacitors having various capacitance values can be realized by a common design by combining a plurality of capacitor elements having different capacitance values.
  • E8 The method of manufacturing a chip component according to any one of E1 to E3, wherein the step of forming the element includes a step of forming an inductor element, and the chip component is a chip inductor.
  • E10 The method of manufacturing a chip part according to any one of E1 to E9, wherein the thickness of the substrate after grinding the back surface of the substrate is 150 ⁇ m to 400 ⁇ m. According to this method, even when the thickness of the substrate in the separated chip component is relatively large, 150 ⁇ m to 400 ⁇ m, the first groove is formed by etching, and the second groove is formed by the dicing saw. By grinding the back surface of the substrate after that, it is possible to shorten the time required for separating the chip parts and improve the productivity of the chip parts.
  • a plurality of fuses severably connected to the external connection electrodes, and the side surface of the substrate has a rough surface region of an irregular pattern on the surface side, and a streak pattern region is formed on the substrate.
  • the second groove is formed from the bottom surface of the first groove by a dicing saw and the back surface of the substrate is ground.
  • the groove (first groove and second groove) is divided into a plurality of chip parts. Then, on the side surface of the substrate of each divided chip component, the surface side formed by the first groove is a rough surface region of an irregular pattern, and the back surface side formed by the second groove is a streak pattern region.
  • the second groove is formed by the dicing saw even if the depth of the first groove formed by etching is not uniform. Is formed, the entire depth of the first groove and the second groove (the depth from the surface of the substrate to the bottom of the second groove) becomes uniform. Therefore, when the back surface of the substrate is ground to separate the chip components, the time difference between the chip components until they are separated from the substrate can be reduced, and the chip components can be separated from the substrate almost simultaneously. As a result, it is possible to suppress a problem that chipping occurs in the chip component due to the chip component previously separated repeatedly colliding with the substrate.
  • the corner portion on the surface side of the chip component is partitioned by the first groove formed by etching, chipping is less likely to occur at the corner portion than in the case where the corner portion is partitioned by the dicing saw.
  • chipping can be suppressed when chip components are singulated, and occurrence of singulation failures can be avoided.
  • the time required for separating the chip parts can be shortened, and the productivity of the chip parts can be improved.
  • Chip components by selecting and cutting one or a plurality of fuses, a combination pattern of a plurality of element elements in an element can be changed to an arbitrary pattern.
  • Chip components can be realized with a common design.
  • E12 The linear pattern region according to E11, wherein the streak pattern region protrudes outward of the substrate from the rough surface region, and a step is formed between the rough surface region and the streak pattern region. Chip parts. *
  • the dicing saw for forming the second groove described above has a width smaller than the width of the first groove, so that the second groove formed by the dicing saw The width is smaller than the width of the first groove, and the second groove is located inside the first groove. Therefore, when the second groove is formed by the dicing saw, the dicing saw does not increase the width of the first groove. Therefore, it is possible to reliably suppress the occurrence of chipping in the corner portion due to the corner portion on the surface side of the chip component that should be partitioned by the first groove being partitioned by the dicing saw.
  • the element element is a resistor including a resistor film formed on a surface of the substrate and a wiring film laminated in contact with the resistor film, and the chip component is a chip resistor.
  • this chip component (chip resistor) can easily and quickly cope with a plurality of types of resistance values by selecting and cutting one or a plurality of fuses.
  • chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
  • the element element is a capacitor element including a capacitive film formed on the surface of the substrate and an electrode film formed in contact with the capacitive film, and the chip component is a chip capacitor.
  • this chip component (chip capacitor) can easily and quickly cope with a plurality of types of capacitance values by selecting and cutting one or a plurality of fuses.
  • chip capacitors having various capacitance values can be realized by a common design by combining a plurality of capacitor elements having different capacitance values.
  • E15 The chip component according to E11 or 12, wherein the element element includes an inductor element provided in a multilayer wiring formed on the surface of the substrate, and the chip component is a chip inductor.
  • chip inductor a combination pattern of a plurality of inductor elements can be changed to an arbitrary pattern by selecting and cutting one or a plurality of fuses.
  • Chip inductors with various characteristics can be realized with a common design.
  • E16 The chip component according to E11 or E12, wherein the element element is a diode element, and the chip component is a chip diode.
  • chip component chip diode
  • a combination pattern of a plurality of diode elements can be changed to an arbitrary pattern by selecting and cutting one or a plurality of fuses.
  • Chip diodes with various characteristics can be realized with a common design.
  • FIG. 111A is a schematic perspective view for explaining the configuration of the chip resistor according to the embodiment of the fifth reference example
  • FIG. 111B is a diagram illustrating the chip resistor mounted on the mounting substrate. It is typical sectional drawing which shows the state made.
  • the chip resistor e1 is a minute chip part and has a rectangular parallelepiped shape as shown in FIG.
  • the planar shape of the chip resistor e1 is a rectangle.
  • the length L (the length of the long side e81) is about 0.6 mm
  • the width W (the length of the short side e82) is about 0.3 mm
  • the thickness T Is about 0.2 mm. *
  • the chip resistor e1 is formed by forming a plurality of chip resistors e1 on a substrate in a lattice pattern, forming grooves in the substrate, and then polishing the back surface (or dividing the substrate by the grooves) to obtain individual chips. It is obtained by separating the resistor e1.
  • the chip resistor e1 includes a substrate e2 that constitutes a main body of the chip resistor e1, a first connection electrode e3 and a second connection electrode e4 that are a pair of external connection electrodes, a first connection electrode e3, and a second connection electrode e4. Is mainly provided with an element e5 connected externally. *
  • the substrate e2 has a substantially rectangular parallelepiped chip shape.
  • the upper surface in FIG. 111 (a) is the surface e2A.
  • the surface e2A is a surface (element formation surface) on which the element e5 is formed on the substrate e2, and has a substantially rectangular shape.
  • the surface opposite to the front surface e2A in the thickness direction of the substrate e2 is a back surface e2B.
  • the front surface e2A and the back surface e2B have substantially the same shape and are parallel to each other. However, the back surface e2B is larger than the front surface e2A.
  • the surface e2A fits inside the back surface e2B.
  • the rectangular edge defined by the pair of long sides e81 and short sides e82 on the front surface e2A is referred to as an edge portion e85, and the rectangular end defined by the pair of long sides e81 and short sides e82 on the back surface e2B.
  • the edge is referred to as edge e90.
  • the substrate e2 has a plurality of side surfaces (side surface e2C, side surface e2D, side surface e2E, and side surface e2F) in addition to the front surface e2A and the back surface e2B.
  • the plurality of side surfaces extend so as to intersect (specifically, orthogonally cross) each of the front surface e2A and the back surface e2B, and connect the front surface e2A and the back surface e2B.
  • the side surface e2C is constructed between the short sides e82 on one side in the longitudinal direction on the front surface e2A and the back surface e2B (left front side in FIG.
  • the side surface e2D is on the other side in the longitudinal direction on the front surface e2A and the back surface e2B ( It is constructed between the short sides e82 on the right back side in FIG. 111 (a).
  • the side surface e2C and the side surface e2D are both end surfaces of the substrate e2 in the longitudinal direction.
  • the side surface e2E is constructed between the long sides e81 on one side in the short direction on the front surface e2A and the back surface e2B (the left back side in FIG. 111 (a)), and the side surface e2F is the short direction on the front surface e2A and the back surface e2B.
  • the side surface e2E and the side surface e2F are both end surfaces of the substrate e2 in the lateral direction.
  • Each of the side surface e2C and the side surface e2D intersects (specifically, orthogonal) with each of the side surface e2E and the side surface e2F.
  • each side surface has a rough surface region S on the front surface e2A side and a streak pattern region P on the back surface e2B side. is doing.
  • each side surface is a rough surface having a rough irregular pattern as shown by fine dots in FIG.
  • a large number of streaks (saw marks) V forming a grinding trace of a dicing saw described later remain in a regular pattern.
  • the reason why the rough surface region S and the streak pattern region P are present on each side surface is due to the manufacturing process of the chip resistor e1, and will be described in detail later. *
  • the rough surface region S occupies approximately half of the front surface e2A side
  • the streak pattern region P occupies approximately half of the back surface e2B side.
  • the streak pattern region P protrudes outward of the substrate e2 from the rough surface region S (outside of the substrate e2 in plan view).
  • a step N is formed between them.
  • the step N extends between the lower end edge of the rough surface region S and the upper end edge of the streak pattern region P and extends in parallel with the front surface e2A and the back surface e2B.
  • the steps N on the side surfaces are connected to each other, and form a rectangular frame body located between the edge e85 of the front surface e2A and the edge e90 of the back surface e2B in plan view.
  • the back surface e2B is larger than the surface e2A.
  • the entire region of the surface e2A and the side surfaces e2C to e2F (both the rough surface region S and the streak pattern region P on each side surface) is covered with the passivation film e23. Therefore, strictly speaking, in FIG. 111 (a), the entire areas of the surface e2A and the side surfaces e2C to e2F are located on the inner side (back side) of the passivation film e23 and are not exposed to the outside.
  • a portion covering the surface e2A is referred to as a surface covering portion e23A
  • a portion covering each of the side surfaces e2C to e2F is referred to as a side surface covering portion e23B.
  • the chip resistor e1 has a resin film e24.
  • the resin film e24 is a protective film (protective resin film) that is formed on the passivation film e23 and covers at least the entire surface e2A.
  • the passivation film e23 and the resin film e24 will be described in detail later.
  • the first connection electrode e3 and the second connection electrode e4 are formed in a region inside the edge portion e85 on the surface e2A of the substrate e2, and are partially exposed from the resin film e24 on the surface e2A.
  • the resin film e24 covers the surface e2A (strictly, the passivation film e23 on the surface e2A) so as to expose the first connection electrode e3 and the second connection electrode e4.
  • Each of the first connection electrode e3 and the second connection electrode e4 is configured, for example, by stacking Ni (nickel), Pd (palladium), and Au (gold) on the surface e2A in this order.
  • the first connection electrode e3 and the second connection electrode e4 are spaced apart in the longitudinal direction of the surface e2A and are long in the short direction of the surface e2A.
  • the first connection electrode e3 is provided near the side surface e2C
  • the second connection electrode e4 is provided near the side surface e2D.
  • the element e5 is an element circuit network, and is formed on the substrate e2 (on the surface e2A), specifically, in a region between the first connection electrode e3 and the second connection electrode e4 on the surface e2A of the substrate e2.
  • the surface is covered with a passivation film e23 (surface covering portion e23A) and a resin film e24.
  • the element e5 of this embodiment is a resistor e56.
  • the resistor e56 is configured by a resistor network in which a plurality of (unit) resistors R having equal resistance values are arranged in a matrix on the surface e2A.
  • Each resistor R is made of TiN (titanium nitride), TiON (titanium oxynitride), or TiSiON.
  • the element e5 is electrically connected to a wiring film e22, which will be described later, and is electrically connected to the first connection electrode e3 and the second connection electrode e4 via the wiring film e22.
  • the first connection electrode e3 and the second connection electrode e4 are opposed to the mounting substrate e9, and the solder e13 is electrically connected to the pair of connection terminals e88 on the mounting substrate e9. Connect mechanically. Thereby, the chip resistor e1 can be mounted on the mounting substrate e9 (flip chip connection).
  • the first connection electrode e3 and the second connection electrode e4 functioning as external connection electrodes are made of gold (Au) or plated with gold in order to improve solder wettability and reliability. It is desirable. *
  • FIG. 112 is a plan view of the chip resistor, showing the arrangement relationship between the first connection electrode, the second connection electrode and the element, and the configuration (layout pattern) of the element in plan view.
  • element e5 which is a resistor network, includes eight resistors R arranged along the row direction (longitudinal direction of substrate e2) and the column direction (width direction of substrate e2). A total of 352 resistors R composed of 44 resistors R arranged in this manner. These resistors R are a plurality of element elements constituting a resistance network of the element e5. *
  • a plurality of types of resistor circuits R are formed by grouping and electrically connecting a large number of these resistors R every predetermined number of 1 to 64.
  • the formed plural types of resistance circuits are connected in a predetermined manner by a conductor film D (a wiring film formed of a conductor).
  • a conductor film D a wiring film formed of a conductor.
  • fuses fuses
  • F fuses
  • the plurality of fuses F and conductor films D are arranged along the inner side of the second connection electrode e3 so that the arrangement region is linear.
  • the plurality of fuses F and the conductor film D are arranged so as to be adjacent to each other, and the arrangement direction thereof is linear.
  • the plurality of fuses F respectively connect a plurality of types of resistor circuits (a plurality of resistors R for each resistor circuit) to the second connection electrode e3 so as to be cut (separable).
  • FIG. 113A is a plan view illustrating a part of the element shown in FIG. 112 in an enlarged manner.
  • FIG. 113B is a longitudinal sectional view in the length direction taken along the line BB of FIG. 113A, which is drawn for explaining the configuration of the resistor in the element.
  • FIG. 113C is a longitudinal sectional view in the width direction along CC of FIG. 113A drawn to explain the configuration of the resistor in the element.
  • the configuration of the resistor R will be described with reference to FIGS. 113A, 113B, and 113C. *
  • the chip resistor e1 further includes an insulating layer e20 and a resistor film e21 in addition to the wiring film e22, the passivation film e23, and the resin film e24 described above (see FIGS. 113B and 113C).
  • the insulating layer e20, the resistor film e21, the wiring film e22, the passivation film e23, and the resin film e24 are formed on the substrate e2 (surface e2A).
  • the insulating layer e20 is made of SiO 2 (silicon oxide).
  • the insulating layer e20 covers the entire surface e2A of the substrate e2.
  • the insulating layer e20 has a thickness of about 10,000 mm.
  • the resistor film e21 is formed on the insulating layer e20.
  • the resistor film e21 is formed of TiN, TiON, or TiSiON.
  • the thickness of the resistor film e21 is about 2000 mm.
  • the resistor film e21 constitutes a plurality of resistor films (hereinafter referred to as “resistor film line e21A”) extending linearly in parallel between the first connection electrode e3 and the second connection electrode e4.
  • the resistor film line e21A may be cut at a predetermined position in the line direction (see FIG. 113A). *
  • a wiring film e22 is stacked on the resistor film line e21A.
  • the wiring film e22 is made of Al (aluminum) or an alloy of aluminum and Cu (copper) (AlCu alloy).
  • the thickness of the wiring film e22 is about 8000 mm.
  • the wiring film e22 is laminated on the resistor film line e21A with a constant interval R in the line direction, and is in contact with the resistor film line e21A. *
  • FIG. 114 shows the electrical characteristics of the resistor film line e21A and the wiring film e22 having this configuration by circuit symbols. That is, as shown in FIG. 114 (a), each portion of the resistor film line e21A in the region of the predetermined interval R forms one resistor R having a certain resistance value r. In the region where the wiring film e22 is laminated, the resistor film line e21A is short-circuited by the wiring film e22 by electrically connecting the resistors R adjacent to each other. Therefore, a resistance circuit is formed which is formed by connecting in series the resistor R of the resistor r shown in FIG. 114 (b). *
  • each resistor R includes a resistor film line e21A (resistor film e21) and a plurality of wiring films e22 stacked on the resistor film line e21A at regular intervals in the line direction.
  • a resistor film line e21A at a constant interval R where no e22 is laminated constitutes one resistor R.
  • the resistor film line e ⁇ b> 21 ⁇ / b> A in the portion constituting the resistor R has the same shape and size. Therefore, the multiple resistors R arranged in a matrix on the substrate e2 have the same resistance value.
  • FIG. 115A is a partially enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 112
  • FIG. 115B is a plan view of FIG. It is a figure which shows the cross-sectional structure along BB. *
  • the above-described fuse F and conductor film D are also formed by the wiring film e22 laminated on the resistor film e21 forming the resistor R. That is, the fuse F and the conductor film D are formed on the same layer as the wiring film e22 laminated on the resistor film line e21A forming the resistor R by Al or AlCu alloy which is the same metal material as the wiring film e22. Yes.
  • the wiring film e22 is also used as a conductor film D that electrically connects a plurality of resistors R in order to form a resistance circuit. *
  • the wiring film for forming the resistor R, the fuse F, the conductor film D, and the element e5 are connected to the first connection electrode e3 and the second electrode e2.
  • a wiring film for connecting to the connection electrode e4 is formed as the wiring film e22 using the same metal material (Al or AlCu alloy). Note that the fuse F is different from the wiring film e22 (differentiated) because the fuse F is formed so as to be easily cut and no other circuit elements exist around the fuse F. This is because they are arranged in such a manner. *
  • a region where the fuse F is disposed is referred to as a trimming target region X (see FIGS. 112 and 115A).
  • the trimming target region X is a linear region along the inner side of the second connection electrode e3, and not only the fuse F but also the conductor film D is disposed in the trimming target region X.
  • a resistor film e21 is also formed below the wiring film e22 in the trimming target region X (see FIG. 115B).
  • the fuse F is a wiring having a larger inter-wiring distance (separated from the surroundings) than the portion other than the trimming target region X in the wiring film e22. *
  • the fuse F indicates not only a part of the wiring film e22 but also a group (fuse element) of a part of the resistor R (resistor film e21) and a part of the wiring film e22 on the resistor film e21. It may be.
  • the fuse F has been described only when the same layer as that of the conductor film D is used. However, in the conductor film D, another conductor film is further laminated thereon to lower the resistance value of the conductor film D as a whole. You may do it. Even in this case, if a conductor film is not laminated on the fuse F, the fusing property of the fuse F will not be deteriorated. *
  • FIG. 116 is an electric circuit diagram of an element according to the embodiment of the fifth reference example.
  • element e5 includes reference resistor circuit R8, resistor circuit R64, two resistor circuits R32, resistor circuit R16, resistor circuit R8, resistor circuit R4, resistor circuit R2, resistor circuit R1, resistor circuit R. / 2, resistor circuit R / 4, resistor circuit R / 8, resistor circuit R / 16, resistor circuit R / 32 are connected in series from the first connection electrode e3 in this order.
  • Each of the reference resistor circuit R8 and the resistor circuits R64 to R2 is configured by connecting in series the same number of resistors R as the last number (“64” in the case of R64).
  • the resistor circuit R1 is composed of one resistor R.
  • Each of the resistance circuits R / 2 to R / 32 is configured by connecting in parallel the same number of resistors R as the last number (“32” in the case of R / 32).
  • the meaning of the number at the end of the resistor circuit is the same in FIGS. 117 and 118 described later. *
  • One fuse F is connected in parallel to each of the resistor circuits R64 to R / 32 other than the reference resistor circuit R8.
  • the fuses F are connected in series directly or via a conductor film D (see FIG. 115A).
  • the element e5 is a reference composed of eight resistors R provided in series between the first connection electrode e3 and the second connection electrode e4.
  • a device e1 is configured. *
  • each resistance circuit is not incorporated in the element e5.
  • the fuse F is selectively blown by, for example, laser light according to a required resistance value.
  • the resistance circuit in which the fuse F connected in parallel is blown is incorporated in the element e5. Therefore, the entire resistance value of the element e5 can be set to a resistance value in which a resistance circuit corresponding to the blown fuse F is connected in series.
  • a plurality of types of resistor circuits have one, two, four, eight, sixteen, thirty-two, etc. resistors R having the same resistance value in series, and a geometric sequence having a common ratio of two.
  • the number of resistors R is increased, and a plurality of types of series resistor circuits and resistors R having the same resistance value are connected in parallel to 2, 4, 8, 16,.
  • a resistor having a desired value can be generated in the chip resistor e1.
  • FIG. 117 is an electric circuit diagram of an element according to another embodiment of the fifth reference example. 116, instead of configuring the element e5 by connecting the reference resistance circuit R8 and the resistance circuit R64 to the resistance circuit R / 32 in series as illustrated in FIG. 116, the element e5 may be configured as illustrated in FIG. Specifically, between the first connection electrode e3 and the second connection electrode e4, the reference resistance circuit R / 16 and the 12 types of resistance circuits R / 16, R / 8, R / 4, R / 2, R1, R2 , R4, R8, R16, R32, R64, and R128 may be configured as a series connection circuit and the element e5 may be configured.
  • the reference resistance circuit R / 16 and the 12 types of resistance circuits R / 16, R / 8, R / 4, R / 2, R1, R2 , R4, R8, R16, R32, R64, and R128 may be configured as a series connection circuit and the element e5 may be configured.
  • a fuse F is connected in series to each of the 12 types of resistor circuits other than the reference resistor circuit R / 16. In a state where all the fuses F are not blown, each resistance circuit is electrically incorporated into the element e5. If the fuse F is selectively blown by a laser beam, for example, according to a required resistance value, a resistance circuit corresponding to the blown fuse F (a resistance circuit in which the fuse F is connected in series) becomes the element e5. Therefore, the resistance value of the entire chip resistor e1 can be adjusted.
  • FIG. 118 is an electric circuit diagram of an element according to still another embodiment of the fifth reference example.
  • the feature of the element e5 shown in FIG. 118 is that it has a circuit configuration in which a series connection of a plurality of types of resistance circuits and a parallel connection of a plurality of types of resistance circuits are connected in series.
  • fuses F are connected in parallel to each of the plurality of resistor circuits connected in series, and the plurality of resistor circuits connected in series are all short-circuited by the fuse F. It is in a state. Therefore, when the fuse F is blown, the resistance circuit short-circuited by the blown fuse F is electrically incorporated into the element e5.
  • a fuse F is connected in series to each of the plurality of types of resistor circuits connected in parallel. Therefore, by blowing the fuse F, the resistor circuit to which the blown fuse F is connected in series can be electrically disconnected from the parallel connection of the resistor circuit.
  • a small resistance of 1 k ⁇ or less is made on the parallel connection side, and if a resistance circuit of 1 k ⁇ or more is made on the series connection side, a wide range from a small resistance of several ⁇ to a large resistance of several M ⁇ is obtained.
  • Resistor circuits can be made using a network of resistors constructed with an equal basic design.
  • the chip resistor e1 can easily and quickly cope with a plurality of types of resistance values by selecting and cutting one or more fuses F.
  • chip resistors e1 having various resistance values can be realized with a common design.
  • FIG. 119 is a schematic cross-sectional view of the chip resistor.
  • the chip resistor e1 will be described in more detail with reference to FIG.
  • the element e5 described above is simplified and each element other than the substrate e2 is hatched.
  • the passivation film e23 is made of, for example, SiN (silicon nitride), and has a thickness of 1000 to 5000 mm (here, about 3000 mm).
  • the passivation film e23 includes the surface covering portion e23A provided over the entire surface e2A and the side surface covering portion e23B provided over the entire region of each of the side surfaces e2C to e2F.
  • the surface covering portion e23A covers the resistor film e21 and each wiring film e22 (that is, the element e5) on the resistor film e21 from the surface (the upper side of FIG.
  • the surface covering portion e23A also covers the wiring film e22 in the trimming target region X described above (see FIG. 115 (b)).
  • the surface covering portion e23A is in contact with the element e5 (the wiring film e22 and the resistor film e21), and is also in contact with the insulating layer e20 in a region other than the resistor film e21.
  • the surface covering portion e23A functions as a protective film that covers the entire surface e2A and protects the element e5 and the insulating layer e20.
  • the surface covering portion e23A prevents a short circuit other than the wiring film e22 between the resistors R (short circuit between adjacent resistor film lines e21A).
  • the side surface covering portion e23B provided on each of the side surfaces e2C to e2F functions as a protective layer that protects each of the side surfaces e2C to e2F.
  • the side surface covering portion e23B covers all of the rough surface region S and the streak pattern region P on each of the side surfaces e2C to e2F, and also covers the step N between the rough surface region S and the streak pattern region P without omission. ing.
  • the boundary between each of the side surfaces e2C to e2F and the surface e2A is the edge e85 described above, but the passivation film e23 also covers the boundary (edge e85). In the passivation film e23, a portion covering the edge portion e85 (a portion overlapping the edge portion e85) is referred to as an end portion e23C. *
  • the resin film e24 protects the surface e2A of the chip resistor e1 together with the passivation film e23, and is made of a resin such as polyimide.
  • the resin film e24 is formed on the surface coating portion e23A (including the above-described end portion e23C) of the passivation film e23 so as to cover all regions other than the first connection electrode e3 and the second connection electrode e4 on the surface e2A in plan view. Is formed. Therefore, the resin film e24 covers the entire surface of the surface covering portion e23A (including the element e5 and the fuse F covered by the surface covering portion e23A) on the surface e2A.
  • the resin film e24 does not cover the side surfaces e2C to e2F. Therefore, the edge 24A on the outer periphery of the resin film e24 is aligned with the side surface covering portion e23B in a plan view, and the side end surface e24B of the resin film e24 on the edge 24A is the side surface covering portion e23B (strictly speaking, the rough surface of each side surface It is flush with the side surface covering portion e23B) in the surface region S and extends in the thickness direction of the substrate e2.
  • the surface e24C of the resin film e24 extends flat so as to be parallel to the surface e2A of the substrate e2.
  • the surface e24C of the resin film e24 (particularly, the surface e24C in the region between the first connection electrode e3 and the second connection electrode e4) It functions as a stress dispersion surface and disperses the stress.
  • each opening e25 is a through-hole that continuously penetrates the resin film e24 and the passivation film e23 (surface covering portion e23A) in the respective thickness directions. Therefore, the opening e25 is formed not only in the resin film e24 but also in the passivation film e23.
  • a part of the wiring film e22 is exposed from each opening e25.
  • the portion of the wiring film e22 exposed from each opening e25 is a pad region e22A (pad) for external connection.
  • Each opening e25 extends along the thickness direction of the surface covering portion e23A (same as the thickness direction of the substrate e2) in the surface covering portion e23A, and in the resin film e24, the resin film e24 from the surface covering portion e23A side.
  • the substrate e2 gradually spreads in the longitudinal direction (left and right direction in FIG. 119) toward the surface e24C. Therefore, the section screen e24D that partitions the opening e25 in the resin film e24 is an inclined surface that intersects the thickness direction of the substrate e2.
  • the interval between these section screens e24D is the surface coating portion e23A side. Gradually expands from the surface toward the surface e24C of the resin film e24. Further, in the resin film e24, there is another pair of section screens e24D that divides the openings e25 from the short direction of the substrate e2 (not shown in FIG. 119) at the portion that borders each opening e25. The interval between the section screens e24D may also gradually increase from the surface covering portion e23A side toward the surface e24C of the resin film e24. *
  • each opening e25 is filled with the first connection electrode e3, and the other opening e25 is filled with the second connection electrode e4.
  • Each of the first connection electrode e3 and the second connection electrode e4 extends toward the surface e24C of the resin film e24 according to the opening e25 that extends toward the surface e24C of the resin film e24. Therefore, each longitudinal section (cut surface when cut along a plane along the longitudinal direction and the thickness direction of the substrate e2) of the first connection electrode e3 and the second connection electrode e4 is an upper base on the surface e2A side of the substrate e2. And has a trapezoidal shape having a lower base on the surface e24C side of the resin film e24.
  • the lower bottoms are the surfaces e3A and e4A in the first connection electrode e3 and the second connection electrode e4, respectively.
  • the end on the opening e25 side is on the surface e2A side of the substrate e2 Curved to When the opening e25 does not spread toward the surface e24C of the resin film e24 (the section screen e24D that defines the opening e25 extends in the thickness direction of the substrate e2), each of the surfaces e3A and e4A is In all regions including the end portion on the opening e25 side, the surface becomes a flat surface along the surface e2A of the substrate e2. *
  • each of the first connection electrode e3 and the second connection electrode e4 is configured by stacking Ni, Pd, and Au on the surface e2A in this order, so that the Ni layer e33, Pd The layer e34 and the Au layer e35 are provided in this order from the surface e2A side. Therefore, a Pd layer e34 is interposed between the Ni layer e33 and the Au layer e35 in each of the first connection electrode e3 and the second connection electrode e4. In each of the first connection electrode e3 and the second connection electrode e4, the Ni layer e33 occupies most of each connection electrode, and the Pd layer e34 and the Au layer e35 are formed much thinner than the Ni layer e33. ing.
  • the Ni layer e33 relays the Al of the wiring film e22 in the pad region e22A of each opening e25 and the above-described solder e13. Have a role to play. *
  • the Ni layer e33 can be prevented from being oxidized. Even if the Au layer e35 is thinned and a through hole (pin hole) is formed in the Au layer e35, the Pd layer e34 interposed between the Ni layer e33 and the Au layer e35 has the through hole. Since it is plugged, it is possible to prevent the Ni layer e33 from being exposed to the outside through the through hole and being oxidized. *
  • the Au layer e35 is exposed on the outermost surface as the surfaces e3A and e4A, and faces the outside from the opening e25 on the surface e24A of the resin film e24. Yes.
  • the first connection electrode e3 is electrically connected to the wiring film e22 in the pad region e22A in the opening e25 through one opening e25.
  • the second connection electrode e4 is electrically connected to the wiring film e22 in the pad region e22A in the opening e25 via the other opening e25.
  • the Ni layer e33 is connected to the pad region e22A.
  • each of the first connection electrode e3 and the second connection electrode e4 is electrically connected to the element e5.
  • the wiring film e22 forms a wiring connected to each of the group of resistors R (resistor e56), the first connection electrode e3, and the second connection electrode e4.
  • the resin film e24 and the passivation film e23 in which the opening e25 is formed cover the surface e2A in a state where the first connection electrode e3 and the second connection electrode e4 are exposed from the opening e25. Therefore, electrical connection between the chip resistor e1 and the mounting substrate e9 can be achieved through the first connection electrode e3 and the second connection electrode e4 exposed in the opening e25 on the surface e24C of the resin film e24. (See FIG. 111 (b)). *
  • the thickness H of the resin film e24 is determined from each of the first connection electrode e3 and the second connection electrode e4 (from the surface e2A).
  • Height J or more.
  • the height H and the height J are the same, and the surface e24C of the resin film e24 and the respective surfaces e3A of the first connection electrode e3 and the second connection electrode e4. , E4A are flush with each other.
  • 120A to 120H are schematic sectional views showing a method of manufacturing the chip resistor shown in FIG.
  • a substrate e30 as a base of the substrate e2 is prepared.
  • the surface e30A of the substrate e30 is the surface e2A of the substrate e2
  • the back surface e30B of the substrate e30 is the back surface e2B of the substrate e2.
  • the surface e30A of the substrate e30 is thermally oxidized to form an insulating layer e20 made of SiO 2 or the like on the surface e30A, and the element e5 (the resistor R and the wiring film e22 connected to the resistor R is formed on the insulating layer e20. ).
  • a resistor film e21 of TiN, TiON, or TiSiON is formed on the entire surface of the insulating layer e20 by sputtering, and further, aluminum is formed on the resistor film e21 so as to be in contact with the resistor film e21.
  • a (Al) wiring film e22 is laminated.
  • the resistor film e21 and the wiring film e22 are selectively removed and patterned by dry etching such as RIE (Reactive Ion Etching), for example, as shown in FIG.
  • dry etching such as RIE (Reactive Ion Etching)
  • FIG. 112 a configuration is obtained in which resistor film lines e21A having a certain width on which the resistor films e21 are laminated are arranged in the column direction with a certain interval.
  • a region in which the resistor film line e21A and the wiring film e22 are partially cut is formed, and the fuse F and the conductor film D are formed in the trimming target region X (see FIG. 112).
  • the wiring film e22 laminated on the resistor film line e21A is selectively removed by, for example, wet etching and patterned.
  • an element e5 (in other words, a plurality of resistors R) having a configuration in which the wiring film e22 is laminated at a predetermined interval R on the resistor film line e21A is obtained.
  • the fuse F can be easily formed together with the plurality of resistors R by simply laminating the wiring film e22 on the resistor film e21 and patterning the resistor film e21 and the wiring film e22.
  • the resistance value of the entire element e5 may be measured.
  • elements e5 are formed at a number of locations on surface e30A of substrate e30 according to the number of chip resistors e1 formed on one substrate e30.
  • One region where the element e5 (the resistor e56 described above) is formed on the substrate e30 is referred to as a chip component region Y.
  • a chip component region Y On the surface e30A of the substrate e30, a plurality of chip component regions Y each having a resistor e56 are provided. That is, the element e5 is formed (set).
  • One chip component region Y coincides with a plan view of one completed chip resistor e1 (see FIG. 119).
  • a region between adjacent chip component regions Y on the surface e30A of the substrate e30 is referred to as a boundary region Z.
  • the boundary region Z has a belt shape and extends in a lattice shape in plan view.
  • One chip component region Y is arranged in one lattice defined by the boundary region Z. Since the width of the boundary region Z is as extremely narrow as 1 ⁇ m to 60 ⁇ m (for example, 20 ⁇ m), many chip component regions Y can be secured on the substrate e30, and as a result, mass production of the chip resistors e1 becomes possible.
  • an insulating film e45 made of SiN is formed over the entire surface e30A of the substrate e30 by a CVD (Chemical Vapor Deposition) method.
  • the insulating film e45 covers all of the insulating layer e20 and the element e5 (resistor film e21 and wiring film e22) on the insulating layer e20 and is in contact with them. Therefore, the insulating film e45 also covers the wiring film e22 in the above-described trimming target region X (see FIG. 112).
  • the insulating film e45 is formed over the entire surface e30A of the substrate e30, the insulating film e45 is formed to extend to a region other than the trimming target region X on the surface e30A. Thus, the insulating film e45 becomes a protective film that protects the entire surface e30A (including the element e5 on the surface e30A).
  • FIG. 120B a resist pattern e41 is formed over the entire surface e30A of the substrate e30 so as to cover the entire insulating film e45.
  • An opening e42 is formed in the resist pattern e41.
  • FIG. 121 is a schematic plan view of a part of a resist pattern used for forming the first groove in the step of FIG. 120B. *
  • the opening e42 of the resist pattern e41 is a plan view when a large number of chip resistors e1 (in other words, the above-described chip component region Y) are arranged in a matrix (also in a lattice shape). It corresponds to (corresponds to) the region between the outlines of the adjacent chip resistors e1 (the hatched portion in FIG. 121, in other words, the boundary region Z). Therefore, the entire shape of the opening e42 is a lattice shape having a plurality of linear portions e42A and e42B orthogonal to each other. *
  • each of insulating film e45, insulating layer e20, and substrate e30 is selectively removed by plasma etching using resist pattern e41 as a mask. As a result, the material of the substrate e30 is etched (removed) in the boundary region Z between the adjacent elements e5 (chip component region Y).
  • a first groove e44 having a predetermined depth is formed.
  • the first groove e44 is partitioned by a pair of side surfaces e44A facing each other and a bottom surface e44B connecting the lower ends of the pair of side surfaces e44A (the end on the back surface e30B side of the substrate e30).
  • the depth of the first groove e44 relative to the surface e30A of the substrate e30 is about half of the thickness T (see FIG. 111A) of the completed chip resistor e1, and the width of the first groove e44 (opposing M) is about 20 ⁇ m and is constant over the entire depth direction.
  • the first groove e44 can be formed with high accuracy by using plasma etching in particular.
  • the overall shape of the first groove e44 in the substrate e30 is a lattice shape that coincides with the opening e42 (see FIG. 121) of the resist pattern e41 in plan view.
  • a rectangular frame portion (boundary region Z) in the first groove e44 surrounds the chip component region Y where each element e5 is formed.
  • the portion of the substrate e30 where the element e5 is formed is a semi-finished product e50 of the chip resistor e1.
  • the semi-finished products e50 are located one by one in the chip component region Y surrounded by the first groove e44, and these semi-finished products e50 are arranged in a matrix.
  • the resist pattern e41 is removed, and a dicing machine (not shown) having a dicing saw e47 is operated as shown in FIG. 120C.
  • the dicing saw e47 is a disc-shaped grindstone, and a cutting tooth portion is formed on the peripheral end surface thereof.
  • the width Q (thickness) of the dicing saw e47 is smaller than the width M of the first groove e44.
  • the dicing line U is set at the center position of the first groove e44 (position equidistant from the pair of side surfaces e44A facing each other).
  • the dicing saw e47 moves in the first groove e44 along the dicing line U in a state where the center position 47A in the thickness direction coincides with the dicing line U in plan view, and at this time, the bottom surface of the first groove e44
  • the substrate e30 is shaved from e44B.
  • a second groove e48 having a predetermined depth dug down from the bottom surface e44B of the first groove e44 is formed in the substrate e30.
  • the second groove e48 is recessed from the bottom surface e44B of the first groove e44 toward the back surface e30B side of the substrate e30 at a predetermined depth.
  • the second groove e48 is partitioned by a pair of side surfaces e48A facing each other and a bottom surface e48B connecting the lower ends of the pair of side surfaces e48A (the end on the back surface e30B side of the substrate e30).
  • the depth of the second groove e48 with respect to the bottom surface e44B of the first groove e44 is about half the thickness T of the completed chip resistor e1, and the width of the second groove e48 (the distance between the opposing side surfaces e48A).
  • the group of the continuous first groove e44 and second groove e48 has a convex shape that narrows toward the back surface e30B side.
  • the side surface e44A becomes the rough surface region S of each side surface (each of the side surfaces e2C to e2F) in the completed chip resistor e1
  • the side surface e48A becomes the streak pattern region P of each side surface in the chip resistor e1
  • the step e49 The level difference N on each side surface of the chip resistor e1.
  • the side surface e44A and the bottom surface e44B are rough surfaces with irregular patterns.
  • the second groove e48 with the dicing saw e47, a large number of lines forming a grinding mark of the dicing saw e47 remain in a regular pattern on each side surface e48A. Even if the side surface e48A is etched, this line cannot be completely erased, and the completed chip resistor e1 becomes the above-described line V (see FIG. 111 (a)).
  • the insulating film e45 is selectively removed by etching using the mask e65.
  • an opening e66 is formed in a portion of the insulating film e45 that coincides with each pad region e22A (see FIG. 119) in plan view.
  • a portion of the insulating film e45 that coincides with the opening e66 is removed by etching, and an opening e25 is formed in the portion.
  • the insulating film e45 is formed so as to expose each pad region e22A in the opening e25.
  • Two openings e25 are formed for one semi-finished product e50. *
  • each semi-finished product e50 after two openings e25 are formed in the insulating film e45, the probe e70 of a resistance measuring device (not shown) is brought into contact with the pad region e22A of each opening e25, so that the entire resistance value of the element e5 is obtained. Is detected. Then, by irradiating a laser beam (not shown) to an arbitrary fuse F (see FIG. 112) through the insulating film e45, the wiring film e22 in the trimming target region X is trimmed with the laser beam, and the fuse F is melted.
  • the resistance value of the entire semi-finished product e50 (in other words, the chip resistor e1) can be adjusted as described above.
  • the insulating film e45 is a cover film that covers the element e5, it is possible to prevent a short circuit from occurring due to debris or the like generated during fusing attached to the element e5. Further, since the insulating film e45 covers the fuse F (resistor film e21), the energy of the laser beam can be stored in the fuse F and the fuse F can be blown reliably.
  • the insulating film e45 is also formed over the entire inner peripheral surfaces (the side surface e44A, the bottom surface e44B, the side surface e48A, and the bottom surface e48B described above) of the first groove e44 and the second groove e48. Therefore, the insulating film e45 is also formed on the above-described step e49.
  • the insulating film e45 (the insulating film e45 in the state shown in FIG.
  • a photosensitive resin liquid made of polyimide is spray-applied onto the substrate e30 from above the insulating film e45 to form a photosensitive resin film e46 as shown in FIG. 120E.
  • the liquid is passed through a mask (not shown) having a pattern covering only the first groove e44 and the second groove e48 in a plan view so that the liquid does not enter the first groove e44 and the second groove e48.
  • a liquid is applied to the substrate e30.
  • the liquid photosensitive resin is formed only on the substrate e30, and becomes a resin film e46 (resin film) on the substrate e30.
  • the surface e46A of the resin film e46 on the surface e30A is flat along the surface e30A.
  • the resin film e46 is not formed in the first groove e44 and the second groove e48.
  • the resin film e46 may be formed by spin-coating the liquid or attaching a sheet made of the photosensitive resin to the surface e30A of the substrate e30. Good. *
  • the resin film e46 is patterned, and portions of the resin film e46 on the surface e30A that coincide with the pad regions e22A (openings e25) of the wiring film e22 in plan view are selectively removed. Specifically, the resin film e46 is exposed and developed with the pattern using the mask e62 in which the opening e61 of the pattern that matches (matches) with each pad region e22A in plan view is formed.
  • the resin film e46 is separated above each pad region e22A to form an opening e25.
  • a portion of the resin film e46 that borders the opening e25 is thermally contracted, and a section screen e46B that partitions the opening e25 in the portion becomes an inclined surface that intersects the thickness direction of the substrate e30.
  • the opening e25 is in a state of expanding toward the surface e46A of the resin film e46 (which becomes the surface e24C of the resin film e24).
  • each pad region e22A is removed by RIE using a mask (not shown), whereby each opening e25 is opened and the pad region e22A is exposed.
  • a Ni / Pd / Au laminated film formed by laminating Ni, Pd, and Au is formed on the pad region e22A in each opening e25 by electroless plating, as shown in FIG. 120G.
  • a first connection electrode e3 and a second connection electrode e4 are formed on the region e22A.
  • FIG. 122 is a diagram for explaining a manufacturing process of the first connection electrode and the second connection electrode.
  • the surface of pad region e22A is purified to remove (degrease) organic matter (including smut such as carbon stains and oily dirt) on the surface.
  • Step S1 the surface of pad region e22A is purified to remove (degrease) organic matter (including smut such as carbon stains and oily dirt) on the surface.
  • the oxide film on the surface is removed (step S2).
  • a zincate process is performed on the surface, and Al (of the wiring film e22) on the surface is replaced with Zn (step S3).
  • Zn on the surface is peeled off with nitric acid or the like, and new Al is exposed in the pad region e22A (step S4).
  • Ni plating is performed on the surface of new Al in the pad region e22A by immersing the pad region e22A in a plating solution. Thereby, Ni in the plating solution is chemically reduced and deposited, and a Ni layer e33 is formed on the surface (step S5).
  • Pd plating is performed on the surface of the Ni layer e33 by immersing the Ni layer e33 in another plating solution. Thereby, Pd in the plating solution is chemically reduced and deposited, and a Pd layer e34 is formed on the surface of the Ni layer e33 (step S6).
  • step S7 by immersing the Pd layer e34 in another plating solution, the surface of the Pd layer e34 is subjected to Au plating. Thereby, Au in the plating solution is chemically reduced and deposited, and an Au layer e35 is formed on the surface of the Pd layer e34 (step S7). Thereby, the first connection electrode e3 and the second connection electrode e4 are formed.
  • step S8 the first connection electrode e3 and the second connection electrode
  • the manufacturing process of the electrode e4 is completed.
  • cleaning the semi-finished product e50 with water is implemented suitably between the steps which follow.
  • the zincate process may be performed a plurality of times. *
  • FIG. 120G shows a state after the first connection electrode e3 and the second connection electrode e4 are formed in each semi-finished product e50.
  • the surfaces e3A and e4A are flush with the surface e46A of the resin film e46.
  • the first connection electrode e3 and the second connection electrode e4 respectively have the opening e25 on the surfaces e3A and e4A.
  • the edge on the edge side of the substrate is curved toward the back surface e30B side of the substrate e30.
  • the first connection electrode e3 and the second connection electrode e4 are formed by electroless plating
  • the first connection electrode e3 and the second connection electrode e4 are compared with the case where the first connection electrode e3 and the second connection electrode e4 are formed by electrolytic plating. It is possible to improve the productivity of the chip resistor e1 by reducing the number of steps of forming the electrode e3 and the second connection electrode e4 (for example, a lithography process required for electrolytic plating, a resist mask peeling process, etc.).
  • the formation positions of the first connection electrode e3 and the second connection electrode e4 are displaced due to the displacement of the resist mask. Since it does not occur, the formation position accuracy of the first connection electrode e3 and the second connection electrode e4 can be improved, and the yield can be improved. Also, the first connection electrode e3 and the second connection electrode e4 can be formed only on the pad region e22A by performing electroless plating on the pad region e22A exposed from the resin film e24. *
  • the plating solution generally contains Ni or Sn. Therefore, Sn remaining on the surfaces e3A and e4A of the first connection electrode e3 and the second connection electrode e4 is oxidized, thereby connecting the first connection electrode e3, the second connection electrode e4, and the connection terminal e88 of the mounting substrate e9 (FIG. 111 (b)) may occur, but the fifth reference example using electroless plating does not have such a problem.
  • a support tape e71 having a thin plate shape made of PET (polyethylene terephthalate) and having an adhesive surface e72 is formed on the adhesive surface e72 by the first connection electrode e3 in each semi-finished product e50 and It is attached to the second connection electrode e4 side (that is, the surface e30A).
  • each semi-finished product e50 is supported by the support tape e71.
  • the support tape e71 for example, a laminate tape can be used.
  • each semi-finished product e50 is supported by the support tape e71
  • the substrate e30 is ground from the back surface e30B side.
  • the substrate e30 is thinned until the back surface e30B reaches the bottom surface e48B (see FIG. 120G) of the second groove e48 by grinding, there is no connection between the adjacent semi-finished products e50.
  • the substrate e30 is divided with the two grooves e48 as a boundary, and the semi-finished product e50 is individually separated to be a finished product of the chip resistor e1.
  • the substrate e30 is cut (divided) in the first groove e44 and the second groove e48 (in other words, the boundary region Z), and thereby, the individual chip resistors e1 are cut out.
  • the thickness of the substrate e30 (substrate e2) after grinding the back surface e30B is 150 ⁇ m to 400 ⁇ m (150 ⁇ m to 400 ⁇ m).
  • the portion forming the side surface e44A of the first groove e44 becomes the rough surface region S of any of the side surfaces e2C to e2F of the substrate e2, and forms the side surface e48A of the second groove e48.
  • This portion becomes the streak pattern region P on any one of the side surfaces e2C to e2F of the substrate e2, and the step e49 between the side surface e44A and the side surface e48A becomes the above-described step N.
  • the back surface e30B becomes the back surface e2B. That is, as described above, the step of forming the first groove e44 and the second groove e48 (see FIGS. 120B and 120C) is included in the step of forming the side surfaces e2C to e2F.
  • the insulating film e45 becomes the passivation film e23
  • the resin film e46 becomes the resin film e24.
  • the depth of the first groove e44 (see FIG. 120B) formed by etching is not uniform, if the second groove e48 is formed by the dicing saw e47 (see FIG. 120C), the first groove e44 and the first groove e44 The entire depth of the second groove e48 (the depth from the surface e30A of the substrate e30 to the bottom of the second groove e48) is uniform. Therefore, when the back surface e30B of the substrate e30 is ground to separate the chip resistors e1, the time difference between the chip resistors e1 until the chip resistors e1 are separated from the substrate e30 is reduced, and the chip resistors e1 are made almost simultaneously.
  • the thickness of the substrate e2 in the singulated chip resistor e1 is relatively large, 150 ⁇ m to 400 ⁇ m, a groove (from the surface e30A of the substrate e30 to the bottom surface e48B of the second groove e48 only by etching) 120C) is difficult and time consuming.
  • the chip resistor is formed by grinding the back surface e30B of the substrate e30 after forming the first groove e44 and the second groove e48 by using etching and dicing by the dicing saw e47 in combination. The time required for separating e1 can be shortened. Therefore, the productivity of the chip resistor e1 can be improved.
  • the back surface e2B and the side surfaces e2C ⁇ Chipping may occur at the corners with e2F.
  • the back surface e30B is polished after half dicing so that the second groove e48 does not reach the back surface e30B as in the fifth reference example (see FIG. 120C)
  • the corner portion between the back surface e2B and the side surfaces e2C to e2F Chipping hardly occurs.
  • the side surface of the completed groove does not follow the thickness direction of the substrate e2 due to variations in the etching rate.
  • the cross section of is difficult to be rectangular. That is, the side surface of the groove varies.
  • the entire groove side surfaces (side surface e44A and side surface e48A) of the first groove e44 and the second groove e48 are compared with the case of only etching. The variation can be reduced, and the side surface of the groove can be along the thickness direction of the substrate e2.
  • the width Q of the dicing saw e47 is smaller than the width M of the first groove e44
  • the width Q of the second groove e48 formed by the dicing saw e47 is smaller than the width M of the first groove e44.
  • the second groove e48 is located inside the first groove e44 (see FIG. 120C). Therefore, when the second groove e48 is formed by the dicing saw e47, the dicing saw e47 does not increase the width of the first groove e44.
  • the chip resistor e1 is separated into pieces by grinding the back surface e30B after forming the second groove e48, but before forming the second groove e48, the back surface e30B is ground first. Therefore, the second groove e48 may be formed by dicing. It is also assumed that the chip resistor e1 is cut out by etching the substrate e30 from the back surface e30B side to the bottom surface e48B of the second groove e48. *
  • the substrate e30 is ground from the back surface e30B side after the first groove e44 and the second groove e48 are formed, a plurality of chip component regions Y formed on the substrate e30 are collectively separated into individual chip resistors.
  • the chip can be divided into e1 (chip parts) (a plurality of chip resistors e1 can be obtained at a time). Therefore, the productivity of the chip resistor e1 can be improved by shortening the manufacturing time of the plurality of chip resistors e1.
  • a substrate e30 having a diameter of 8 inches is used, about 500,000 chip resistors e1 can be cut out. *
  • the chip resistor e1 is formed by grinding the substrate e30 from the back surface e30B after first forming the first groove e44 and the second groove e48 in this way. Can be singulated at once. Further, since the first groove e44 can be formed with high accuracy by etching, on the rough surface region S side of the side surfaces e2C to e2F defined by the first groove e44 in each chip resistor e1, the external dimension accuracy is improved. be able to. In particular, if plasma etching is used, the first groove e44 can be formed with higher accuracy.
  • the chip resistor e1 formed between the adjacent first grooves e44 can be reduced in size.
  • chipping can be reduced in the corner portion e11 (see FIG. 111 (a)) between adjacent ones in the rough surface region S of the side surfaces e2C to e2F of the chip resistor e1.
  • the appearance of the container e1 can be improved.
  • the back surface e2B of the completed chip resistor e1 may be mirror-finished by polishing or etching the back surface e2B of the substrate e2 to clean the back surface e2B.
  • the completed chip resistor e1 is peeled off from the support tape e71, and then transported to a predetermined space and stored in the space.
  • the back surface e2B of the chip resistor e1 is attracted to the suction nozzle e91 (see FIG. 111B) of the automatic mounting machine.
  • the chip resistor e1 is conveyed by moving the nozzle e91.
  • the suction nozzle e91 is sucked to a substantially central portion in the longitudinal direction of the back surface e2B. Then, referring to FIG. 111 (b), the suction nozzle e91 that has sucked the chip resistor e1 is moved to the mounting substrate e9.
  • the mounting substrate e9 is provided with the pair of connection terminals e88 described above according to the first connection electrode e3 and the second connection electrode e4 of the chip resistor e1.
  • the connection terminal e88 is made of Cu, for example.
  • Solder e13 is provided on the surface of each connection terminal e88 so as to protrude from the surface. *
  • the first connection electrode e3 is brought into contact with the solder e13 of one connection terminal e88 and the second connection electrode e4 is connected to the other connection in the chip resistor e1.
  • the solder e13 is heated, the solder e13 is melted.
  • the first connection electrode e3 and the one connection terminal e88 are joined via the solder e13, and the second connection electrode e4 and the other connection terminal e88 join the solder e13.
  • the chip resistor e1 is mounted on the mounting substrate e9. *
  • FIG. 123 is a schematic diagram for explaining how the completed chip resistor is accommodated in the embossed carrier tape.
  • the completed chip resistor e1 as shown in FIG. 120H may be accommodated in the embossed carrier tape e92 shown in FIG.
  • the embossed carrier tape e92 is a tape (strip-shaped body) formed of, for example, polycarbonate resin.
  • a large number of pockets e93 are formed so as to be aligned in the longitudinal direction of the embossed carrier tape e92.
  • Each pocket e93 is partitioned as a concave space that is recessed toward one surface (back surface) of the embossed carrier tape e92. *

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Abstract

【課題】コーナー部におけるチッピングの発生を防止することができるチップ抵抗器およびその製造方法を提供すること。【解決手段】チップ抵抗器１は、素子形成面２Ａと、素子形成面２Ａとは反対側の裏面２Ｂと、素子形成面２Ａおよび裏面２Ｂの間を繋ぐ側面２Ｃ～２Ｆとを有する基板２と、素子形成面２Ａに形成された抵抗５６と、抵抗５６に電気的に接続され、素子形成面２Ａに配置された第１接続電極３および第２接続電極４と、第１接続電極３および第２接続電極４を露出させた状態で素子形成面２Ａを覆う樹脂膜２４とを含む。基板２の裏面２Ｂおよび側面２Ｃ～２Ｆが交差する交差部１１がラウンド形状になっている。

Description

チップ抵抗器およびその製造方法
この発明は、チップ抵抗器およびその製造方法に関する。
下記特許文献１で開示されたチップ抵抗器では、チップ型の絶縁基板の表面に、抵抗膜と、抵抗膜の両端に接続された主電極といった素子が形成されている。　このチップ抵抗器を製造する場合には、複数の素子が表面に作り込まれた素材基板を、ダイシングソーによって、素子の境界における所定の分割線沿いに切断して、絶縁基板毎に分割する。そして、各絶縁基板の電極表面にメッキ処理を施すと、チップ抵抗器が完成する。
特開２００１－７６９１２号公報
特許文献１の場合、素材基板をダイシングソーで切断することから、切断によって分割された各絶縁基板のコーナー部が角張っているので、コーナー部にチッピング（割れや欠け）が生じやすい。チッピングが生じると、チップ抵抗器が外観不良となるので、チップ抵抗器の生産性の向上が阻害される虞がある。また、チップ抵抗器を実装基板に実装する際にチッピングが生じると、コーナー部の破片が異物となって実装基板上で飛び散ることによって、短絡や実装不良が生じる虞がある。　
そこで、この発明の目的は、コーナー部におけるチッピングの発生を防止することができるチップ抵抗器およびその製造方法を提供することである。
この発明のチップ抵抗器は、素子形成面と、前記素子形成面とは反対側の裏面と、前記素子形成面および前記裏面の間を繋ぐ側面とを有する基板と、前記素子形成面に形成された抵抗と、前記抵抗に電気的に接続され、前記素子形成面に配置された外部接続電極と、前記外部接続電極を露出させた状態で前記素子形成面を覆う樹脂膜とを含み、前記基板の前記裏面および側面が交差する交差部がラウンド形状になっている（請求項１）。この構成によれば、基板における裏面と側面との交差部（コーナー部）におけるチッピングの発生を防止して、生産性を向上できる。　
前記基板は、互いに交差する複数の前記側面を有し、前記複数の側面が交差する交差部がラウンド形状になっていることが好ましい（請求項２）。この構成によれば、基板において、裏面と側面との交差部だけでなく、側面同士の交差部におけるチッピングの発生も防止できる。　前記ラウンド形状の曲率半径が２０μｍ以下であることが好ましい（請求項３）。また、前記基板と前記抵抗との間に絶縁層を有することが好ましい（請求項４）。　
前記抵抗が、前記素子形成面に形成された薄膜抵抗体を含み、チップ抵抗器が、さらに、前記薄膜抵抗体に接続され、前記素子形成面に形成された配線膜を含み、前記樹脂膜が前記薄膜抵抗体および前記配線膜を覆っていることが好ましい（請求項５）。この構成によれば、異物が薄膜抵抗体および配線膜に付着することが防止されているので、薄膜抵抗体および配線膜における短絡を防止できる。　
前記抵抗が、同じ抵抗値を有する複数の薄膜抵抗体から形成され、所定のトリミング対象領域において、前記複数の薄膜抵抗体の接続状態が変更可能であることが好ましい（請求項６）。　チップ抵抗器が、前記薄膜抵抗体および配線膜を覆うように前記素子形成面に形成された保護膜をさらに含み、前記樹脂膜が前記保護膜の表面を覆うように形成されていることが好ましい（請求項７）。この構成によれば、薄膜抵抗体および配線膜を、保護膜および樹脂膜によって二重に保護することができる。　
前記基板の前記素子形成面および側面が交差する交差部は、前記ラウンド形状とは異なる形状であってもよい（請求項８）。この場合、前記樹脂膜は、前記基板の前記素子形成面および側面が交差する交差部を覆っていることが好ましい（請求項９）。この構成によれば、基板における素子形成面と側面との交差部におけるチッピングの発生を樹脂膜によって防止できる。　
前記樹脂膜は、前記基板の前記素子形成面および側面が交差する交差部において前記基板の外方へ膨出していることが好ましい（請求項１０）。この構成によれば、チップ抵抗器が周囲のものに接触する際、樹脂膜において膨出した部分が周囲のものに最初に接触して、接触による衝撃を緩和するので、衝撃がチップ抵抗器の素子等にまで及ぶことを防止できる。　
前記樹脂膜は、前記基板の側面において前記裏面から前記素子形成面側へ離れた領域に設けられていることが好ましい（請求項１１）。また、前記樹脂膜は、ポリイミドを含むことが好ましい（請求項１２）。　この発明のチップ抵抗器の製造方法は、基板の素子形成面に、抵抗をそれぞれ有する複数のチップ抵抗器領域を形成する工程と、隣り合う前記チップ抵抗器領域の間の境界領域において前記基板の材料を除去して、前記素子形成面に直交する側面を形成する工程と、前記境界領域において前記基板を分断することにより、チップ抵抗器を切り出す工程と、分断された前記チップ抵抗器において、前記素子形成面とは反対側の裏面側から行うエッチングによって、前記裏面および側面が交差する交差部をラウンド形状に整形する工程とを含む（請求項１３）。この方法によれば、基板における裏面と側面との交差部がラウンド形状になったチップ抵抗器を製造することができる。　
前記側面を形成する工程において、互いに交差する複数の前記側面が形成され、前記エッチングは、等方エッチングであり、前記複数の側面が交差する交差部がラウンド形状に整形されることが好ましい（請求項１４）。これにより、基板において、裏面と側面との交差部だけでなく、側面同士の交差部もラウンド形状になったチップ抵抗器を製造することができる。　
前記エッチングが、前記チップ抵抗器の裏面側に向けてエッチング液を霧状に吐出する工程を含むことが好ましい（請求項１５）。これにより、霧状のエッチング液が交差部に付着し易くなって交差部が優先的にエッチングされるので、裏面や各側面のエッチングを抑えつつ、交差部をラウンド状に整形することができる。　前記素子形成面を覆う樹脂膜を形成する工程をさらに含むことが好ましい（請求項１６）。これにより、素子形成面を樹脂膜で保護することができる。　
前記樹脂膜を形成する工程は、前記基板の前記素子形成面および側面が交差する交差部を前記樹脂膜で覆う工程を含むことが好ましい（請求項１７）。これにより、基板における素子形成面と側面との交差部を樹脂膜で保護できるので、当該交差部におけるチッピングの発生を防止できる。　前記側面を形成する工程が、隣り合う前記チップ抵抗器領域の間の境界領域において前記基板に溝を形成する工程を含み、前記チップ抵抗器を切り出す工程が、前記基板を裏面側から前記溝に達するまで薄型化する工程を含むことが好ましい（請求項１８）。これにより、チップ抵抗器を個片化することができる。　
前記溝を形成した後に、前記素子形成面に支持基材を貼着する工程を含み、前記薄型化する工程が、前記支持基材によって支持された前記基板の裏面側から行われ、前記エッチングが、前記支持基材によって支持された複数の前記チップ抵抗器に対して実行されることが好ましい（請求項１９）。これにより、複数のチップ抵抗器において、一度に、各チップ抵抗器の交差部をラウンド状に整形することができる。　
前記エッチングが、前記支持基材を前記裏面に沿う平面内で回転させた状態で実行されることが好ましい（請求項２０）。これにより、各チップ抵抗器の交差部に対してエッチング剤が満遍なく浴びせられるので、各チップ抵抗器の交差部を、均一に、ラウンド状に整形することができる。
図１（ａ）は、本発明の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１（ｂ）は、チップ抵抗器が回路基板に実装された状態を示す模式的な側面図である。 図２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図３Ａは、図２に示す素子の一部分を拡大して描いた平面図である。 図３Ｂは、素子における抵抗体の構成を説明するために描いた図３ＡのＢ－Ｂに沿う長さ方向の縦断面図である。 図３Ｃは、素子における抵抗体の構成を説明するために描いた図３ＡのＣ－Ｃに沿う幅方向の縦断面図である。 図４は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図５（ａ）は、図２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜を含む領域の部分拡大平面図であり、図５（ｂ）は、図５（ａ）のＢ－Ｂに沿う断面構造を示す図である。 図６は、この発明の実施形態に係る素子の電気回路図である。 図７は、この発明の他の実施形態に係る素子の電気回路図である。 図８は、この発明のさらに他の実施形態に係る素子の電気回路図である。 図９は、チップ抵抗器の模式的な断面図である。 図１０Ａは、図９に示すチップ抵抗器の製造方法を示す図解的な断面図である。 図１０Ｂは、図１０Ａの次の工程を示す図解的な断面図である。 図１０Ｃは、図１０Ｂの次の工程を示す図解的な断面図である。 図１０Ｄは、図１０Ｃの次の工程を示す図解的な断面図である。 図１０Ｅは、図１０Ｄの次の工程を示す図解的な断面図である。 図１０Ｆは、図１０Ｅの次の工程を示す図解的な断面図である。 図１０Ｇは、図１０Ｆの次の工程を示す図解的な断面図である。 図１１は、図１０Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図１２（ａ）は、図１０Ｂの工程において溝が形成された後の基板の模式的な平面図であり、図１２（ｂ）は、図１２（ａ）における一部の拡大図である。 図１３Ａは、本発明の一実施形態に係るチップ抵抗器の製造途中における模式的な断面図である。 図１３Ｂは、比較例に係るチップ抵抗器の製造途中における模式的な断面図である。 図１４（ａ）および（ｂ）は、図１０Ｄの工程においてポリイミドのシートを基板に貼り付ける状態を示す図解的な斜視図である。 図１５は、図１０Ｇの工程直後におけるチップ抵抗器の半製品を示す図解的な斜視図である。 図１６は、図１０Ｇの次の工程を示す第１の模式図である。 図１７は、図１０Ｇの次の工程を示す第２の模式図である。 図１８（ａ）は、第１参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１８（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な側面図である。 図１９は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図２０Ａは、図１９に示す素子の一部分を拡大して描いた平面図である。 図２０Ｂは、素子における抵抗体の構成を説明するために描いた図２０ＡのＢ－Ｂに沿う長さ方向の縦断面図である。 図２０Ｃは、素子における抵抗体の構成を説明するために描いた図２０ＡのＣ－Ｃに沿う幅方向の縦断面図である。 図２１は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図２２（ａ）は、図１９に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図２２（ｂ）は、図２２（ａ）のＢ－Ｂに沿う断面構造を示す図である。 図２３は、第１参考例の実施形態に係る素子の電気回路図である。 図２４は、第１参考例の他の実施形態に係る素子の電気回路図である。 図２５は、第１参考例のさらに他の実施形態に係る素子の電気回路図である。 図２６は、チップ抵抗器の模式的な断面図である。 図２７Ａは、図２６に示すチップ抵抗器の製造方法を示す図解的な断面図である。 図２７Ｂは、図２７Ａの次の工程を示す図解的な断面図である。 図２７Ｃは、図２７Ｂの次の工程を示す図解的な断面図である。 図２７Ｄは、図２７Ｃの次の工程を示す図解的な断面図である。 図２７Ｅは、図２７Ｄの次の工程を示す図解的な断面図である。 図２７Ｆは、図２７Ｅの次の工程を示す図解的な断面図である。 図２７Ｇは、図２７Ｆの次の工程を示す図解的な断面図である。 図２８は、図２７Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図２９Ａは、図２７Ｇの工程後におけるチップ抵抗器を示す図解的な断面図である。 図２９Ｂは、図２９Ａの次の工程を示す図解的な断面図である。 図２９Ｃは、図２９Ｂの次の工程を示す図解的な断面図である。 図２９Ｄは、図２９Ｃの次の工程を示す図解的な断面図である。 図３０Ａは、図２７Ｇの工程後におけるチップ抵抗器を示す図解的な断面図である。 図３０Ｂは、図３０Ａの次の工程を示す図解的な断面図である。 図３０Ｃは、図３０Ｂの次の工程を示す図解的な断面図である。 図３１（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図３１（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図であり、図３１（ｃ）は、チップ抵抗器の平面図である。 図３２は、第１参考例における第１の変形例に係るチップ抵抗器を示しており、図３２（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図３２（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図３３は、第１参考例における第２の変形例に係るチップ抵抗器を示しており、図３３（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図３３（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図であり、図３３（ｃ）は、チップ抵抗器の平面図である。 図３４は、第１参考例における第３の変形例に係るチップ抵抗器を示しており、図３４（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図３４（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図３５は、第１参考例における第４の変形例に係るチップ抵抗器を示しており、図３５（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図３５（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図３６は、第１参考例における第５の変形例に係るチップ抵抗器を示しており、図３６（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図３６（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図３７は、第１参考例の他の実施形態に係るチップコンデンサの平面図である。 図３８は、図３７の切断面線ＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩから見た断面図である。 図３９は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図４０は、前記チップコンデンサの内部の電気的構成を示す回路図である。 図４１（ａ）は、第２参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図４１（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な側面図である。 図４２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図４３Ａは、図４２に示す素子の一部分を拡大して描いた平面図である。 図４３Ｂは、素子における抵抗体の構成を説明するために描いた図４３ＡのＢ－Ｂに沿う長さ方向の縦断面図である。 図４３Ｃは、素子における抵抗体の構成を説明するために描いた図４３ＡのＣ－Ｃに沿う幅方向の縦断面図である。 図４４は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図４５（ａ）は、図４２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図４５（ｂ）は、図４５（ａ）のＢ－Ｂに沿う断面構造を示す図である。 図４６は、第２参考例の実施形態に係る素子の電気回路図である。 図４７は、第２参考例の他の実施形態に係る素子の電気回路図である。 図４８は、第２参考例のさらに他の実施形態に係る素子の電気回路図である。 図４９は、チップ抵抗器の模式的な断面図である。 図５０Ａは、図４９に示すチップ抵抗器の製造方法を示す図解的な断面図である。 図５０Ｂは、図５０Ａの次の工程を示す図解的な断面図である。 図５０Ｃは、図５０Ｂの次の工程を示す図解的な断面図である。 図５０Ｄは、図５０Ｃの次の工程を示す図解的な断面図である。 図５０Ｅは、図５０Ｄの次の工程を示す図解的な断面図である。 図５０Ｆは、図５０Ｅの次の工程を示す図解的な断面図である。 図５０Ｇは、図５０Ｆの次の工程を示す図解的な断面図である。 図５１は、図５０Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図５２Ａは、図５０Ｇの工程後におけるチップ抵抗器を示す図解的な断面図である。 図５２Ｂは、図５２Ａの次の工程を示す図解的な断面図である。 図５２Ｃは、図５２Ｂの次の工程を示す図解的な断面図である。 図５２Ｄは、図５２Ｃの次の工程を示す図解的な断面図である。 図５３Ａは、図５０Ｇの工程後におけるチップ抵抗器を示す図解的な断面図である。 図５３Ｂは、図５３Ａの次の工程を示す図解的な断面図である。 図５３Ｃは、図５３Ｂの次の工程を示す図解的な断面図である。 図５４（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図５４（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図であり、図５４（ｃ）は、チップ抵抗器の平面図である。 図５５は、第２参考例における第１の変形例に係るチップ抵抗器を示しており、図５５（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図５５（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図５６は、第２参考例における第２の変形例に係るチップ抵抗器を示しており、図５６（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図５６（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図であり、図５６（ｃ）は、チップ抵抗器の平面図である。 図５７は、第２参考例における第３の変形例に係るチップ抵抗器を示しており、図５７（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図５７（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図５８は、第２参考例における第４の変形例に係るチップ抵抗器を示しており、図５８（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図５８（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図５９は、第２参考例における第５の変形例に係るチップ抵抗器を示しており、図５９（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図５９（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図６０は、第２参考例の他の実施形態に係るチップコンデンサの平面図である。 図６１は、図６０の切断面線ＬＸＩ－ＬＸＩから見た断面図である。 図６２は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図６３は、前記チップコンデンサの内部の電気的構成を示す回路図である。 図６４（ａ）は、第３参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図６４（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な側面図である。 図６５は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図６６Ａは、図６５に示す素子の一部分を拡大して描いた平面図である。 図６６Ｂは、素子における抵抗体の構成を説明するために描いた図６６ＡのＢ－Ｂに沿う長さ方向の縦断面図である。 図６６Ｃは、素子における抵抗体の構成を説明するために描いた図６６ＡのＣ－Ｃに沿う幅方向の縦断面図である。 図６７は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図６８（ａ）は、図６５に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図６８（ｂ）は、図６８（ａ）のＢ－Ｂに沿う断面構造を示す図である。 図６９は、第３参考例の実施形態に係る素子の電気回路図である。 図７０は、第３参考例の他の実施形態に係る素子の電気回路図である。 図７１は、第３参考例のさらに他の実施形態に係る素子の電気回路図である。 図７２は、チップ抵抗器の模式的な断面図である。 図７３Ａは、図７２に示すチップ抵抗器の製造方法を示す図解的な断面図である。 図７３Ｂは、図７３Ａの次の工程を示す図解的な断面図である。 図７３Ｃは、図７３Ｂの次の工程を示す図解的な断面図である。 図７３Ｄは、図７３Ｃの次の工程を示す図解的な断面図である。 図７３Ｅは、図７３Ｄの次の工程を示す図解的な断面図である。 図７３Ｆは、図７３Ｅの次の工程を示す図解的な断面図である。 図７３Ｇは、図７３Ｆの次の工程を示す図解的な断面図である。 図７４は、図７３Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図７５Ａは、図７３Ｇの工程後におけるチップ抵抗器を示す図解的な断面図である。 図７５Ｂは、図７５Ａの次の工程を示す図解的な断面図である。 図７５Ｃは、図７５Ｂの次の工程を示す図解的な断面図である。 図７５Ｄは、図７５Ｃの次の工程を示す図解的な断面図である。 図７６Ａは、図７３Ｇの工程後におけるチップ抵抗器を示す図解的な断面図である。 図７６Ｂは、図７６Ａの次の工程を示す図解的な断面図である。 図７６Ｃは、図７６Ｂの次の工程を示す図解的な断面図である。 図７７（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図７７（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図であり、図７７（ｃ）は、チップ抵抗器の平面図である。 図７８は、第３参考例における第１の変形例に係るチップ抵抗器を示しており、図７８（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図７８（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図７９は、第３参考例における第２の変形例に係るチップ抵抗器を示しており、図７９（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図７９（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図であり、図７９（ｃ）は、チップ抵抗器の平面図である。 図８０は、第３参考例における第３の変形例に係るチップ抵抗器を示しており、図８０（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図８０（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図８１は、第３参考例における第４の変形例に係るチップ抵抗器を示しており、図８１（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図８１（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図８２は、第３参考例における第５の変形例に係るチップ抵抗器を示しており、図８２（ａ）は、チップ抵抗器を長手方向に沿って切断したときの模式的な縦断面図であり、図８２（ｂ）は、チップ抵抗器を短手方向に沿って切断したときの模式的な縦断面図である。 図８３は、第３参考例の他の実施形態に係るチップコンデンサの平面図である。 図８４は、図８３の切断面線ＬＸＸＸＩＶ－ＬＸＸＸＩＶから見た断面図である。 図８５は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図８６は、前記チップコンデンサの内部の電気的構成を示す回路図である。 図８７（ａ）は、第４参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図８７（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。 図８８は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図８９Ａは、図８８に示す素子の一部分を拡大して描いた平面図である。 図８９Ｂは、素子における抵抗体の構成を説明するために描いた図８９ＡのＢ－Ｂに沿う長さ方向の縦断面図である。 図８９Ｃは、素子における抵抗体の構成を説明するために描いた図８９ＡのＣ－Ｃに沿う幅方向の縦断面図である。 図９０は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図９１（ａ）は、図８８に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図９１（ｂ）は、図９１（ａ）のＢ－Ｂに沿う断面構造を示す図である。 図９２は、第４参考例の実施形態に係る素子の電気回路図である。 図９３は、第４参考例の他の実施形態に係る素子の電気回路図である。 図９４は、第４参考例のさらに他の実施形態に係る素子の電気回路図である。 図９５は、チップ抵抗器の模式的な断面図である。 図９６Ａは、図９５に示すチップ抵抗器の製造方法を示す図解的な断面図である。 図９６Ｂは、図９６Ａの次の工程を示す図解的な断面図である。 図９６Ｃは、図９６Ｂの次の工程を示す図解的な断面図である。 図９６Ｄは、図９６Ｃの次の工程を示す図解的な断面図である。 図９６Ｅは、図９６Ｄの次の工程を示す図解的な断面図である。 図９６Ｆは、図９６Ｅの次の工程を示す図解的な断面図である。 図９６Ｇは、図９６Ｆの次の工程を示す図解的な断面図である。 図９６Ｈは、図９６Ｇの次の工程を示す図解的な断面図である。 図９７は、図９６Ｂの工程において第１溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図９８は、第１接続電極および第２接続電極の製造工程を説明するための図である。 図９９は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。 図１００は、第４参考例における第１変形例に係るチップ抵抗器の模式的な断面図である。 図１０１は、第４参考例における第２変形例に係るチップ抵抗器の模式的な断面図である。 図１０２は、第４参考例における第３変形例に係るチップ抵抗器の模式的な断面図である。 図１０３は、第４参考例における第４変形例に係るチップ抵抗器の模式的な断面図である。 図１０４は、第４参考例における第５変形例に係るチップ抵抗器の模式的な断面図である。 図１０５は、第４参考例の他の実施形態に係るチップコンデンサの平面図である。 図１０６は、図１０５の切断面線ＣＶＩ－ＣＶＩから見た断面図である。 図１０７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図１０８は、前記チップコンデンサの内部の電気的構成を示す回路図である。 図１０９は、第４参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図１１０は、スマートフォンの筐体の内部に収容された電子回路アセンブリの構成を示す図解的な平面図である。 図１１１（ａ）は、第５参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１１１（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。 図１１２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。 図１１３Ａは、図１１２に示す素子の一部分を拡大して描いた平面図である。 図１１３Ｂは、素子における抵抗体の構成を説明するために描いた図１１３ＡのＢ－Ｂに沿う長さ方向の縦断面図である。 図１１３Ｃは、素子における抵抗体の構成を説明するために描いた図１１３ＡのＣ－Ｃに沿う幅方向の縦断面図である。 図１１４は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図１１５（ａ）は、図１１２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図１１５（ｂ）は、図１１５（ａ）のＢ－Ｂに沿う断面構造を示す図である。 図１１６は、第５参考例の実施形態に係る素子の電気回路図である。 図１１７は、第５参考例の他の実施形態に係る素子の電気回路図である。 図１１８は、第５参考例のさらに他の実施形態に係る素子の電気回路図である。 図１１９は、チップ抵抗器の模式的な断面図である。 図１２０Ａは、図１１９に示すチップ抵抗器の製造方法を示す図解的な断面図である。 図１２０Ｂは、図１２０Ａの次の工程を示す図解的な断面図である。 図１２０Ｃは、図１２０Ｂの次の工程を示す図解的な断面図である。 図１２０Ｄは、図１２０Ｃの次の工程を示す図解的な断面図である。 図１２０Ｅは、図１２０Ｄの次の工程を示す図解的な断面図である。 図１２０Ｆは、図１２０Ｅの次の工程を示す図解的な断面図である。 図１２０Ｇは、図１２０Ｆの次の工程を示す図解的な断面図である。 図１２０Ｈは、図１２０Ｇの次の工程を示す図解的な断面図である。 図１２１は、図１２０Ｂの工程において第１溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図１２２は、第１接続電極および第２接続電極の製造工程を説明するための図である。 図１２３は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。 図１２４は、第５参考例における第１変形例に係るチップ抵抗器の模式的な断面図である。 図１２５は、第５参考例における第２変形例に係るチップ抵抗器の模式的な断面図である。 図１２６は、第５参考例における第３変形例に係るチップ抵抗器の模式的な断面図である。 図１２７は、第５参考例における第４変形例に係るチップ抵抗器の模式的な断面図である。 図１２８は、第５参考例における第５変形例に係るチップ抵抗器の模式的な断面図である。 図１２９は、第５参考例の他の実施形態に係るチップコンデンサの平面図である。 図１３０は、図１２９の切断面線ＣＸＸＸ－ＣＸＸＸから見た断面図である。 図１３１は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図１３２は、前記チップコンデンサの内部の電気的構成を示す回路図である。 図１３３は、第５参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図１３４は、スマートフォンの筐体の内部に収容された電子回路アセンブリの構成を示す図解的な平面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。　図１（ａ）は、本発明の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１（ｂ）は、チップ抵抗器が回路基板に実装された状態を示す模式的な側面図である。　このチップ抵抗器１は、微小なチップ部品であり、図１（ａ）に示すように、直方体形状をなしている。チップ抵抗器１の寸法に関し、長辺方向の長さＬが約０．３ｍｍであり、短辺方向の幅Ｗが約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。　
このチップ抵抗器１は、基板上に多数個のチップ抵抗器１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器１に分離することによって得られる。　チップ抵抗器１は、基板２と、外部接続電極となる第１接続電極３および第２接続電極４と、素子５とを主に備えている。　
基板２は、略直方体のチップ形状である。基板２において、図１（ａ）における上面は、素子形成面２Ａである。素子形成面２Ａは、基板２の表面であり、略長方形状である。基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、ほぼ同形状である。また、基板２は、素子形成面２Ａおよび裏面２Ｂ以外に、これらの面に直交して延びてこれらの面の間を繋ぐ側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆを有している。　
側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける長手方向一端縁（図１（ａ）における左手前側の端縁）の間に架設されていて、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける長手方向他端縁（図１（ａ）における右奥側の端縁）の間に架設されている。側面２Ｃおよび側面２Ｄは、当該長手方向における基板２の両端面である。側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける短手方向一端縁（図１（ａ）における左奥側の端縁）の間に架設されていて、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける短手方向他端縁（図１（ａ）における右
手前側の端縁）の間に架設されている。側面２Ｅおよび側面２Ｆは、当該短手方向における基板２の両端面である。側面２Ｃおよび側面２Ｄのそれぞれは、側面２Ｅおよび側面２Ｆのそれぞれと交差（厳密には直交）している。　
基板２では、素子形成面２Ａの全域が絶縁膜２３で覆われている。そのため、厳密には、図１（ａ）では、素子形成面２Ａの全域は、絶縁膜２３の内側（裏側）に位置していて、外部に露出されていない。さらに、素子形成面２Ａ上の絶縁膜２３は、樹脂膜２４で覆われている。樹脂膜２４は、素子形成面２Ａから、側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆのそれぞれにおける素子形成面２Ａ側の端部（図１（ａ）における上端部）まではみ出ている。絶縁膜２３および樹脂膜２４については、以降で詳説する。　
そして、直方体の基板２では、裏面２Ｂ、側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆにおいて隣り合うもの同士が交差する交差部１１（当該隣り合うもの同士の境界をなすコーナー部）１１が、面取りされたラウンド形状に整形されていて、丸められている。ここで、各交差部１１では、ラウンド形状の曲率半径が２０μｍ以下であることが好ましい。　
このように、平面視（底面視）および側面視のそれぞれにおける基板２の輪郭において、屈曲した部分（交差部１１）がいずれもラウンド形状になっている。そのため、交差部１１を掴んだチップ抵抗器１のハンドリングや搬送の際、ラウンド形状の各交差部１１（コーナー部）では、チッピングの発生を防止できる。これにより、チップ抵抗器１の製造において、歩留まり向上（生産性の向上）を図ることができる。　
第１接続電極３および第２接続電極４は、基板２の素子形成面２Ａ上に形成されていて、樹脂膜２４から部分的に露出されている。第１接続電極３および第２接続電極４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で素子形成面２Ａ上に積層することによって構成されている。第１接続電極３および第２接続電極４は、素子形成面２Ａの長手方向に間隔を隔てて配置されており、素子形成面２Ａの短手方向において長手である。図１（ａ）では、素子形成面２Ａにおいて、側面２Ｃ寄りの位置に第１接続電極３が設けられ、側面２Ｄ寄りの位置に第２接続電極４が設けられている。　
素子５は、回路素子であって、基板２の素子形成面２Ａにおける第１接続電極３と第２接続電極４との間の領域に形成されていて、絶縁膜２３および樹脂膜２４によって上から被覆されている。この実施形態の素子５は、ＴｉＮ（窒化チタン）またはＴｉＯＮ（酸化窒化チタン）からなる複数の薄膜状の抵抗体（薄膜抵抗体）Ｒを素子形成面２Ａ上でマトリックス状に配列した回路網によって構成された抵抗５６である。素子５（抵抗体Ｒ）は、後述する配線膜２２に電気的に接続されていて、配線膜２２を介して第１接続電極３と第２接続電極４とに電気的に接続されている。これにより、チップ抵抗器１では、第１接続電極３と第２接続電極４との間に、素子５による抵抗回路が形成されている。　
図１（ｂ）に示すように、第１接続電極３と第２接続電極４を回路基板９に対向させて、半田１３によって回路基板９の回路（図示せず）に対して電気的かつ機械的に接続することにより、チップ抵抗器１を回路基板９に実装（フリップチップ接続）することができる。なお、外部接続電極として機能する第１接続電極３および第２接続電極４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。　
図２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成を示す図である。　図２を参照して、抵抗回路網となっている素子５は、一例として、行方向（基板２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。それぞれの抵抗体Ｒは、等しい抵抗値を有している。つまり、抵抗体Ｒのまとまり（素子５、抵抗５６）は、同じ抵抗値を有する複数の抵抗体Ｒから形成されている。　
これら多数個の抵抗体Ｒが１個～６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗単位体（単位抵抗）が形成されている。形成された複数種類の抵抗単位体は、接続用導体膜Ｃを介して所定の態様に接続されている。さらに、基板２の素子形成面２Ａには、抵抗単位体を素子５に対して電気的に組み込んだり、または、素子５から電気的に分離したりするために溶断可能な複数のヒューズ膜（ヒューズ）Ｆが設けられている。複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、第２接続電極３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが直線状に配置されている。　
図３Ａは、図２に示す素子の一部分を拡大して描いた平面図である。図３Ｂは、素子における抵抗体の構成を説明するために描いた図３ＡのＢ－Ｂに沿う長さ方向の縦断面図である。図３Ｃは、素子における抵抗体の構成を説明するために描いた図３ＡのＣ－Ｃに沿う幅方向の縦断面図である。　図３Ａ、図３Ｂおよび図３Ｃを参照して、抵抗体Ｒの構成について説明をする。　
チップ抵抗器１は、前述した配線膜２２、絶縁膜２３および樹脂膜２４の他に、絶縁層２０と抵抗体膜２１とをさらに備えている（図３Ｂおよび図３Ｃ参照）。絶縁層２０、抵抗体膜２１、配線膜２２、絶縁膜２３および樹脂膜２４は、基板２（素子形成面２Ａ）上に形成されている。　絶縁層２０は、ＳｉＯ２（酸化シリコン）からなる。絶縁層２０は、基板２の素子形成面２Ａの全域を覆っている。絶縁層２０の厚さは、約１００００Åである。絶縁層２０と絶縁膜２３とは異なった別物である。　
抵抗体膜２１は、抵抗体Ｒを構成する。抵抗体膜２１は、ＴｉＮまたはＴｉＯＮからなり、絶縁層２０の表面上に積層されている。抵抗体膜２１の厚さは、約２０００Åである。抵抗体膜２１は、第１接続電極３と第２接続電極４との間をライン状に延びる複数本のライン（以下「抵抗体膜ライン２１Ａ」という）を構成していて、抵抗体膜ライン２１Ａは、ライン方向に所定の位置で切断されている場合がある（図３Ａ参照）。　
抵抗体膜ライン２１Ａ上には、配線膜２２が積層されている。配線膜２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜２２の厚さは、約８０００Åである。配線膜２２は、抵抗体膜ライン２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されている。　この構成の抵抗体膜ライン２１Ａおよび配線膜２２の電気的特徴を回路記号で示すと、図４の通りである。すなわち、図４（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。　
そして、配線膜２２が積層された領域では、配線膜２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜２２で抵抗体膜ライン２１Ａが短絡されている。よって、図４（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。　また、隣接する抵抗体膜ライン２１Ａ同士は抵抗体膜２１および配線膜２２で接続されているから、図３Ａに示す素子５の抵抗回路網は、図４（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜２１および配線膜２２は、素子５を構成している。　
ここで、基板２上に作り込んだ同形同大の抵抗体膜２１は、ほぼ同値になるという特性に基づき、基板２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。　また、抵抗体膜ライン２１Ａ上に積層された配線膜２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗単位体を構成するための接続用配線膜の役目も果たしている。　
図５（ａ）は、図２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズ膜を含む領域の部分拡大平面図であり、図５（ｂ）は、図５（ａ）のＢ－Ｂに沿う断面構造を示す図である。　図５（ａ）および（ｂ）に示すように、前述したヒューズ膜Ｆおよび接続用導体膜Ｃも、抵抗体Ｒを形成する抵抗体膜２１上に積層された配線膜２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ライン２１Ａ上に積層された配線膜２２と同じレイヤーに、配線膜２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズ膜Ｆおよび接続用導体膜Ｃが形成されている。　
つまり、抵抗体膜２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズ膜Ｆや、接続用導体膜Ｃや、さらには、素子５を第１接続電極３および第２接続電極４に接続するための配線膜が、配線膜２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズ膜Ｆを配線膜２２と異ならせている（区別している）のは、ヒューズ膜Ｆが切断しやすいように細く形成されていること、および、ヒューズ膜Ｆの周囲に他の回路要素が存在しないように配置されていることによるからである。　
ここで、配線膜２２において、ヒューズ膜Ｆが配置された領域を、トリミング対象領域Ｘということにする（図２および図５（ａ）参照）。トリミング対象領域Ｘは、第２接続電極３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズ膜Ｆだけでなく、接続用導体膜Ｃも配置されている。また、トリミング対象領域Ｘの配線膜２２の下方に抵抗体膜２１が形成されている（図５（ｂ）参照）。そして、ヒューズ膜Ｆは、配線膜２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。　
なお、ヒューズ膜Ｆは、配線膜２２の一部だけでなく、抵抗体Ｒ（抵抗体膜２１）の一部と抵抗体膜２１上の配線膜２２の一部とのまとまり（ヒューズ素子）を指していてもよい。　また、ヒューズ膜Ｆは、接続用導体膜Ｃと同一のレイヤーを用いる場合のみを説明したが、接続用導体膜Ｃ部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズ膜Ｆの上に導体膜を積層しなければ、ヒューズ膜Ｆの溶断性が悪くなることはない。　
図６は、この発明の実施形態に係る素子の電気回路図である。　図６を参照して、素子５は、基準抵抗単位体Ｒ８と、抵抗単位体Ｒ６４、２つの抵抗単位体Ｒ３２、抵抗単位体Ｒ１６、抵抗単位体Ｒ８、抵抗単位体Ｒ４、抵抗単位体Ｒ２、抵抗単位体Ｒ１、抵抗単位体Ｒ／２、抵抗単位体Ｒ／４、抵抗単位体Ｒ／８、抵抗単位体Ｒ／１６、抵抗単位体Ｒ／３２とを第１接続電極３からこの順番で直列接続することによって構成されている。基準抵抗単位体Ｒ８および抵抗単位体Ｒ６４～Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗単位体Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗単位体Ｒ／２～Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗単位体の末尾の数の意味については、後述する図７および図８においても同じである。　
そして、基準抵抗単位体Ｒ８以外の抵抗単位体Ｒ６４～抵抗単位体Ｒ／３２のそれぞれに対して、ヒューズ膜Ｆが１つずつ並列的に接続されている。ヒューズ膜Ｆ同士は、直接または接続用導体膜Ｃ（図５（ａ）参照）を介して直列に接続されている。　図６に示すように全てのヒューズ膜Ｆが溶断されていない状態では、素子５は、第１接続電極３および第２接続電極４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗単位体Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。たとえば
、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路により第１接続電極３および第２接続電極４が接続されたチップ抵抗器１が構成されている。　
また、全てのヒューズ膜Ｆが溶断されていない状態では、基準抵抗単位体Ｒ８以外の複数種類の抵抗単位体は、短絡された状態となっている。つまり、基準抵抗単位体Ｒ８には、１２種類１３個の抵抗単位体Ｒ６４～Ｒ／３２が直列に接続されているが、各抵抗単位体は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的に見ると、各抵抗単位体は素子５に組み込まれてはいない。　
この実施形態に係るチップ抵抗器１では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗単位体は、素子５に組み込まれることになる。よって、素子５の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗単位体が直列に接続されて組み込まれた抵抗値とすることができる。　
特に、複数種類の抵抗単位体は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗単位体ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗単位体を備えている。そのため、ヒューズ膜Ｆ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子５（抵抗５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器１において所望の値の抵抗を発生させることができる。　
図７は、この発明の他の実施形態に係る素子の電気回路図である。　前述したように基準抵抗単位体Ｒ／１６および抵抗単位体Ｒ６４～抵抗単位体Ｒ／３２を直列接続して素子５を構成する代わりに、図７に示すように素子５を構成してもかまわない。詳しくは、第１接続電極３および第２接続電極４の間で、基準抵抗単位体Ｒ／１６と、１２種類の抵抗単位体Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子５を構成してもよい。　
この場合、基準抵抗単位体Ｒ／１６以外の１２種類の抵抗単位体には、それぞれ、ヒューズ膜Ｆが直列に接続されている。全てのヒューズ膜Ｆが溶断されていない状態では、各抵抗単位体は素子５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗単位体（ヒューズ膜Ｆが直列に接続された抵抗単位体）は、素子５から電気的に分離されるので、チップ抵抗器１全体の抵抗値を調整することができる。　
図８は、この発明のさらに他の実施形態に係る素子の電気回路図である。　図８に示す素子５の特徴は、複数種類の抵抗単位体の直列接続と、複数種類の抵抗単位体の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗単位体には、先の実施形態と同様、抵抗単位体毎に、並列にヒューズ膜Ｆが接続されていて、直列接続された複数種類の抵抗単位体は、全てヒューズ膜Ｆで短絡状態とされている。従って、ヒューズ膜Ｆを溶断すると、その溶断されるヒューズ膜Ｆで短絡されていた抵抗単位体が、素子５に電気的に組み込まれることになる。　
一方、並列接続された複数種類の抵抗単位体には、それぞれ、直列にヒューズ膜Ｆが接続されている。従って、ヒューズ膜Ｆを溶断することにより、溶断されたヒューズ膜Ｆが直列に接続されている抵抗単位体を、抵抗単位体の並列接続から電気的に切り離すことができる。　かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。　
以上のように、このチップ抵抗器１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗単位体）の接続状態が変更可能である。　図９は、チップ抵抗器の模式的な断面図である。　次に、図９を参照して、チップ抵抗器１についてさらに詳しく説明する。なお、説明の便宜上、図９では、前述した素子５については簡略化して示しているとともに、基板２以外の各要素にはハッチングを付している。　
ここでは、前述した絶縁膜２３および樹脂膜２４について説明する。　絶縁膜２３は、たとえばＳｉＮ（窒化シリコン）からなる膜であり、その厚さは、１０００Å～５０００Å（ここでは、約３０００Å）である。絶縁膜２３は、素子形成面２Ａの全域に亘って設けられて、抵抗体膜２１および抵抗体膜２１上の各配線膜２２（つまり、素子５）を表面（図９の上側）から被覆していて、素子５における各抵抗体Ｒの上面を覆っている。そのため、絶縁膜２３は、前述したトリミング対象領域Ｘにおける配線膜２２も覆っている（図５（ｂ）参照）。また、絶縁膜２３は、素子５（配線膜２２および抵抗体膜２１）に接しており、抵抗体膜２１以外の領域では絶縁層２０にも接している。これにより、絶縁膜２３は、素子形成面２Ａ全域を覆って素子５および絶縁層２０を保護する保護膜として機能している。　
また、絶縁膜２３によって、抵抗体Ｒ間における配線膜２２以外での短絡（隣り合う抵抗体膜ライン２１Ａ間における短絡）が防止されている。　なお、絶縁膜２３において素子形成面２Ａの端縁に位置する端部２３Ａの表面は、側方（素子形成面２Ａに沿う方向におけるチップ抵抗器１（基板２）の外方）へ向けて膨出するように湾曲している。　
図示していないが、絶縁膜２３は、素子形成面２Ａからはみ出して、側面２Ｃ～２Ｆのそれぞれにおける素子形成面２Ａとの境界部分や、絶縁層２０において側面２Ｃ～２Ｆに露出されている部分を被覆していてもよい。　樹脂膜２４は、絶縁膜２３とともにチップ抵抗器１の素子形成面２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜２４の厚みは、約５μｍである。樹脂膜２４は、絶縁膜２３の表面（絶縁膜２３に被覆された抵抗体膜２１および配線膜２２も含む）を全域に亘って被覆しているとともに、側面２Ｃ～２Ｆのそれぞれにおける素子形成面２Ａとの境界部分（図９における上端部）や、絶縁層２０において側面２Ｃ～２Ｆに露出されている部分を被覆している。そのため、４つの側面２Ｃ～２Ｆにおいて素子形成面２Ａとは反対側（図９における下側）の部分は、チップ抵抗器１の外表面として外部に露出している。　
このように、絶縁膜２３が抵抗体膜２１（薄膜抵抗体Ｒ）および配線膜２２を覆うとともに、樹脂膜２４が絶縁膜２３の表面を覆っているから、薄膜抵抗体Ｒおよび配線膜２２（素子形成面２Ａ）を、絶縁膜２３および樹脂膜２４によって二重に保護できる。さらに、絶縁膜２３および樹脂膜２４によって、異物が薄膜抵抗体Ｒおよび配線膜２２に付着することが防止されているので、薄膜抵抗体Ｒおよび配線膜２２における短絡を防止できる。　
樹脂膜２４では、平面視で４つの側面２Ｃ～２Ｆと一致する部分が、これらの側面よりも基板２の側方（外方）へ膨出した円弧状の膨出部２４Ａとなっている。つまり、樹脂膜２４（膨出部２４Ａ）は、側面２Ｃ～２Ｆにおいて側面２Ｃ～２Ｆ（対応する側面）よりもはみ出している。このような樹脂膜２４は、円弧状の膨出部２４Ａにおいて側方に向かって凸のラウンド形状の側面２４Ｂを有している。　
ここで、素子形成面２Ａと側面２Ｃ～２Ｆのそれぞれとの境界をなす交差部２７において、素子形成面２Ａと側面２Ｃ～２Ｆのそれぞれとが交差しているのだが、交差部２７は、前記ラウンド形状（交差部１１のラウンド形状）とは異なる角張った形状である。そこで、膨出部２４Ａは、各交差部２７を覆っている。この場合、交差部２７におけるチッピングの発生を樹脂膜２４によって防止できる。また、膨出部２４Ａが交差部２７において側面２Ｃ～２Ｆよりも外方（素子形成面２Ａに沿う方向における基板２の外方）へ膨出しているので、チップ抵抗器１が周囲のものに接触する際、膨出部２４Ａが周囲のものに最初に接触して、接触による衝撃を緩和するので、衝撃が素子５等にまで及ぶことを防止できる。特に、膨出部２４Ａは、ラウンド形状の側面２４Ｂを有しているから、接触による衝撃を滑らかに緩和することができる。　
また、樹脂膜２４は、側面２Ｃ～２Ｆにおいて、交差部２７側（裏面２Ｂから素子形成面２Ａ側）へ離れた領域に設けられている。しかし、樹脂膜２４が側面２Ｃ～２Ｆをまったく被覆していない構成（側面２Ｃ～２Ｆの全部を露出させた構成）もあり得る。　樹脂膜２４において、平面視で離れた２つの位置に開口２５が１つずつ形成されている。各開口２５は、樹脂膜２４および絶縁膜２３を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口２５は、樹脂膜２４だけでなく絶縁膜２３にも形成されている。各開口２５からは、配線膜２２の一部が露出されている。配線膜２２において各開口２５から露出された部分は、外部接続用のパッド領域２２Ａとなっている。　
２つの開口２５のうち、一方の開口２５は、第１接続電極３によって埋め尽くされ、他方の開口２５は、第２接続電極４によって埋め尽くされている。そして、第１接続電極３および第２接続電極４のそれぞれの一部は、樹脂膜２４の表面において開口２５からはみ出している。第１接続電極３は、当該一方の開口２５を介して、この開口２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第２接続電極４は、当該他方の開口２５を介して、この開口２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。これにより、第１接続電極３および第２接続電極４のそれぞれは、素子５に対して電気的に接続されている。ここで、配線膜２２は、抵抗体Ｒのまとまり（抵抗５６）、第１接続電極３および第２接続電極４のそれぞれに接続された配線を形成している。　
このように、開口２５が形成された樹脂膜２４および絶縁膜２３は、開口２５から第１接続電極３および第２接続電極４を露出させた状態で素子形成面２Ａを覆っている。そのため、樹脂膜２４の表面において開口２５からはみ出した第１接続電極３および第２接続電極４を介して、チップ抵抗器１と回路基板９との間における電気的接続を達成することができる（図１（ｂ）参照）。　
図１０Ａ～図１０Ｇは、図９に示すチップ抵抗器の製造方法を示す図解的な断面図である。　まず、図１０Ａに示すように、基板２の元となる基板３０を用意する。この場合、基板３０の表面３０Ａは、基板２の素子形成面２Ａであり、基板３０の裏面３０Ｂは、基板２の裏面２Ｂである。　
そして、基板３０の表面３０Ａに、ＳｉＯ２等からなる絶縁層２０を形成し、絶縁層２０上に素子５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜２２）を形成する。具体的には、スパッタリングにより、まず、絶縁層２０の上にＴｉＮまたはＴｉＯＮの抵抗体膜２１を全面に形成し、さらに、抵抗体膜２１の上にアルミニウム（Ａｌ）の配線膜２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばドライエッチングにより抵抗体膜２１および配線膜２２を選択的に除去し、図３Ａに示すように、平面視で、抵抗体膜２１が積層された一定幅の抵抗体膜ライン２１Ａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ライン２１Ａおよび配線膜２２が切断された領域も形成されるとともに、前述したトリミング対象領域Ｘにおいてヒューズ膜Ｆおよび接続用導体膜Ｃが形成される（図２参照）。続いて、抵抗体膜ライン２１Ａの上に積層された配線膜２２を選択的に除去する。この結果、抵抗体膜ライン２１Ａ
上に一定間隔Ｒをあけて配線膜２２が積層された構成の素子５が得られる。　
図１０Ａを参照して、素子５は、１枚の基板３０に形成するチップ抵抗器１の数に応じて、基板３０の表面３０Ａ上における多数の箇所に形成される。基板３０において素子５（前述した抵抗５６）が形成された１つの領域をチップ抵抗器領域Ｙというと、基板３０の表面３０Ａには、抵抗５６をそれぞれ有する複数のチップ抵抗器領域Ｙ（つまり、素子５）が形成される。基板３０の表面３０Ａにおいて、隣り合うチップ抵抗器領域Ｙの間の領域を、境界領域Ｚということにする。　
次いで、図１０Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜（ＣＶＤ絶縁膜）４５を、基板３０の表面３０Ａの全域に亘って形成する。形成後のＣＶＤ絶縁膜４５は、１０００Å～５０００Å（ここでは、約３０００Å）の厚さを有している。ＣＶＤ絶縁膜４５は、絶縁層２０および絶縁層２０上の素子５（抵抗体膜２１や配線膜２２）を全て覆っていて、これらに接している。そのため、ＣＶＤ絶縁膜４５は、前述したトリミング対象領域Ｘ（図２参照）における配線膜２２も覆っている。また、ＣＶＤ絶縁膜４５は、基板３０の表面３０Ａにおいて全域に亘って形成されることから、表面３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、ＣＶＤ絶縁膜４５は、表面３０Ａ（表面３０Ａ上の素子５も含む）全域を保護する保護膜となる。　
次いで、図１０Ｂに示すように、ＣＶＤ絶縁膜４５を全て覆うように、基板３０の表面３０Ａの全域に亘ってレジストパターン４１を形成する。レジストパターン４１には、開口４２が形成されている。　図１１は、図１０Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。　
図１１を参照して、レジストパターン４１の開口４２は、多数のチップ抵抗器１（換言すれば、前述したチップ抵抗器領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器１の輪郭の間の領域（図１１においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致している。そのため、開口４２の全体形状は、互いに直交する直線部分４２Ａおよび４２Ｂを複数有する格子状になっている。　
レジストパターン４１では、開口４２において互いに直交する直線部分４２Ａおよび４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分４２Ａおよび４２Ｂの交差部分４３は、平面視で略９０°をなすように尖っている。　図１０Ｂを参照して、レジストパターン４１をマスクとするプラズマエッチングにより、ＣＶＤ絶縁膜４５、絶縁層２０および基板３０のそれぞれを選択的に除去する。これにより、隣り合う素子５（チップ抵抗器領域Ｙ）の間の境界領域Ｚにおいて基板３０の材料が除去される。その結果、平面視においてレジストパターン４１の開口４２と一致する位置（境界領域Ｚ）には、ＣＶＤ絶縁膜４５および絶縁層２０を貫通して基板３０の厚さ途中まで到達する溝４４が形成される。溝４４は、互いに対向する側面４４Ａと、対向する側面４４Ａの下端（基板３０の裏面３０Ｂ側の端）とを結ぶ底面４４Ｂとを有している。基板３０の表面３０Ａを基準とした溝４４の深さは約１００μｍであり、溝４４の幅（対向する側面４４Ａの間隔）は約２０μｍである。　
図１２（ａ）は、図１０Ｂの工程において溝が形成された後の基板の模式的な平面図であり、図１２（ｂ）は、図１２（ａ）における一部の拡大図である。　図１２（ｂ）を参照して、溝４４の全体形状は、平面視でレジストパターン４１の開口４２（図１１参照）と一致する格子状になっている。そして、基板３０の表面３０Ａでは、各素子５が形成されたチップ抵抗器領域Ｙのまわりを溝４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板３０において素子５が形成された部分は、チップ抵抗器１の半製品５０である。基板３０の表面３０Ａでは、溝４４に取り囲まれたチップ抵抗器領域Ｙに半製品５０が１つずつ位置していて、これらの半製品５０は、行列状に整列配置されている。　
そして、レジストパターン４１の開口４２において尖った交差部分４３（図１１参照）に応じて、平面視おける半製品５０のコーナー部６０（チップ抵抗器１の交差部１１に相当する）は、略直角に尖っている。　図１０Ｂに示すように溝４４が形成された後、レジストパターン４１を除去し、図１０Ｃに示すようにマスク６５を用いたエッチングによって、ＣＶＤ絶縁膜４５を選択的に除去する。マスク６５では、ＣＶＤ絶縁膜４５において平面視で各パッド領域２２Ａ（図９参照）に一致する部分に、開口６６が形成されている。これにより、エッチングによって、ＣＶＤ絶縁膜４５において開口６６と一致する部分が除去され、当該部分には、開口２５が形成される。これにより、ＣＶＤ絶縁膜４５は、開口２５において各パッド領域２２Ａを露出させるように形成されたことになる。１つの半製品５０につき、開口２５は２つ形成される。　
図１３Ａは、本発明の一実施形態に係るチップ抵抗器の製造途中における模式的な断面図である。図１３Ｂは、比較例に係るチップ抵抗器の製造途中における模式的な断面図である。　各半製品５０において、図１０Ｃに示すようにＣＶＤ絶縁膜４５に２つの開口２５を形成した後に、抵抗測定装置（図示せず）のプローブ７０を各開口２５のパッド領域２２Ａに接触させて、素子５の全体の抵抗値を検出する。そして、図１３Ａに示すように、ＣＶＤ絶縁膜４５越しにレーザ光Ｌを任意のヒューズ膜Ｆに照射することによって、前述したトリミング対象領域Ｘの配線膜２２をレーザ光Ｌでトリミングして、当該ヒューズ膜Ｆを溶断する。溶断されたヒューズ膜Ｆは、前述したトリミング対象領域Ｘの配線膜２２においてトリミング（溶断）された部分である。このように必要な抵抗値となるようにヒューズ膜Ｆを溶断（トリミング）することによって、前述したように、半製品５０（換言すれば、チップ抵抗器１）全体の抵抗値を調整できる。　
この実施形態におけるレーザ光Ｌのパワー（エネルギー）は、１．２μＪ～２．７μＪであり、レーザ光Ｌのスポット径は、３μｍ～５μｍである。また、レーザ光ＬがＣＶＤ絶縁膜４５を透過する際に、ＣＶＤ絶縁膜４５においてレーザ光Ｌが透過した部分は切断され、配線膜２２が溶断された場所では、抵抗体膜２１も溶断され、配線膜２２とともに絶縁層２０の一部が削られている。　
前述したように、ヒューズ膜Ｆを構成する配線膜２２の全体がＣＶＤ絶縁膜４５によって覆われている。そのため、トリミング対象領域Ｘの配線膜２２に照射されたレーザ光Ｌは、トリミング対象領域ＸのＣＶＤ絶縁膜４５を透過してから配線膜２２（ヒューズ膜Ｆ）に到達する。このようにすれば、レーザ光Ｌのエネルギーが効率よくヒューズ膜Ｆに集中（蓄積）し易くなるので、ヒューズ膜Ｆをレーザ光Ｌによって確実かつ迅速に溶断（レーザトリミング）できる。また、ＣＶＤ絶縁膜４５が配線膜２２に接していることによって、配線膜２２がＣＶＤ絶縁膜４５によって確実に覆われることから、効率よくレーザ光のエネルギーを配線膜２２に集中させることができるので、配線膜２２の確実なトリミングを効果的に実現できる。　
また、配線膜２２がＣＶＤ絶縁膜４５によって覆われているので、レーザトリミングによって破片が生じても、当該破片が異物６８となって配線膜２２（素子５）に接触して短絡を引き起こすことはない。つまり、トリミングに起因する短絡を防止できる。　以上により、ヒューズ膜Ｆの溶断（換言すれば、ヒューズ膜Ｆにおける配線膜２２のトリミング）に関して、溶断性が向上するとともに、歩留まりが向上するので、チップ抵抗器１の生産性の向上を図ることができる。　
ここで、ＣＶＤ絶縁膜４５は、ＣＶＤ法によって成膜されることから、ＣＶＤ絶縁膜４５と同じ材料が配線膜２２上にペーストされて成膜される場合に比べて、ＣＶＤ絶縁膜４５（特にトリミング対象領域Ｘの全域におけるＣＶＤ絶縁膜４５）の膜質を安定させることができる。これにより、配線膜２２をＣＶＤ絶縁膜４５によって漏れなく覆うことができる。よって、トリミング対象領域Ｘのどの部分においても、配線膜２２の確実なトリミングを実現できる。つまり、このようなＣＶＤ絶縁膜４５を用いることによって、ヒューズ膜Ｆの溶断性の向上や歩留まりの向上を確実に図ることができる。　
また、ＣＶＤ絶縁膜４５は、前述したように１０００Å～５０００Åの厚さを有していることが望ましい。この場合、効率よくレーザ光のエネルギーを配線膜２２に集中させることができるので、配線膜２２の確実なトリミングを効果的に実現できる。なお、ＣＶＤ絶縁膜４５が１０００Åよりも薄いと、レーザ光Ｌのエネルギーを効率よくヒューズ膜Ｆに集中させる効果が減ってしまう。逆に、ＣＶＤ絶縁膜４５が５０００Åよりも厚いと、レーザ光ＬによってＣＶＤ絶縁膜４５を切断することが困難になることによってヒューズ膜Ｆを溶断（トリミング）しにくくなる。　
また、ＣＶＤ時におけるＣＶＤ絶縁膜４５のＳｉＮの生成温度は、配線膜２２のＡｌまたはＡｌＣｕ合金の溶融温度よりも低いので、配線膜２２を溶融させることなく、ＣＶＤ絶縁膜４５を配線膜２２上に形成することができる。逆に、ＣＶＤ絶縁膜４５がＳｉＯ２（酸化シリコン）であると、ＳｉＯ２の生成温度がＡｌまたはＡｌＣｕ合金の溶融温度よりも高いことから、ＳｉＯ２からなるＣＶＤ絶縁膜４５の生成時に配線膜２２が溶融してしまい、ＣＶＤ絶縁膜４５を配線膜２２上に形成することができない。　
そして、以上のような本願発明とは異なり、図１３Ｂに示すように、配線膜２２がＣＶＤ絶縁膜４５によって覆われずに露出されている比較例の場合、レーザ光Ｌのエネルギーは、ヒューズ膜Ｆに集中（蓄積）できずに、ヒューズ膜Ｆの周りで分散してしまう。詳しくは、レーザ光Ｌのエネルギーは、配線膜２２の表面で反射したり、配線膜２２内で分散したり、抵抗体膜２１や絶縁層２０に吸収されてしまう。そのため、ヒューズ膜Ｆをレーザ光Ｌによって確実に溶断することが困難であるとともに溶断するのに時間がかかる。さらに、配線膜２２（素子５）がむき出しになっているので、前述した異物６８が素子５に付着して、素子５で短絡が発生する虞もある。　
そして、前述したように半製品５０全体の抵抗値を調整した後、図１０Ｄに示すように、ポリイミドからなる感光性樹脂のシート４６を、基板３０に対して、ＣＶＤ絶縁膜４５の上から貼着する。　図１４（ａ）および（ｂ）は、図１０Ｄの工程においてポリイミドのシートを基板に貼り付ける状態を示す図解的な斜視図である。　
具体的には、図１４（ａ）に示すように、基板３０（厳密には基板３０上のＣＶＤ絶縁膜４５）に対して表面３０Ａ側からポリイミドのシート４６を被せた後に、図１４（ｂ）に示すように回転するローラ４７によってシート４６を基板３０に押し付ける。　図１０Ｄに示すように、シート４６をＣＶＤ絶縁膜４５の表面全域に貼り付けたとき、シート４６の一部が溝４４側に僅かに入り込んでいるものの、溝４４の側面４４Ａにおける素子５側（表面３０Ａ側）の一部を覆っているだけで、シート４６は、溝４４の底面４４Ｂまで届いていない。そのため、シート４６と溝４４の底面４４Ｂとの間の溝４４内には、溝４４とほぼ同じ大きさの空間Ｓが形成されている。このときのシート４６の厚さは、１０μｍ～３０μｍである。また、シート４６の一部は、ＣＶＤ絶縁膜４５の各開口２５に入り込んで開口２５を塞いでいる。　
次いで、シート４６に熱処理を施す。これにより、シート４６の厚みは、約５μｍまで熱収縮する。　次いで、図１０Ｅに示すように、シート４６をパターニングし、シート４６において平面視で溝４４および配線膜
２２の各パッド領域２２Ａ（開口２５）と一致する部分を選択的に除去する。具体的には、平面視で溝４４および各パッド領域２２Ａに整合（一致）するパターンの開口６１が形成されたマスク６２を用いて、シート４６を、当該パターンで露光して現像する。これにより、溝４４および各パッド領域２２Ａの上方でシート４６が分離されるとともに、シート４６において分離された縁部分が溝４４側へ少し垂れつつ溝４４の側面４４Ａに重なるので、当該縁部分に、前述した（ラウンド形状の側面２４Ｂを有する）膨出部２４Ａが自然に形成される。膨出部２４Ａが形成されることにより、前述した交差部２７がシート４６で覆われたことになる。　
また、このとき、シート４６においてＣＶＤ絶縁膜４５の各開口２５に入り込んでいた部分も除去されるので、開口２５が開放される。　次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口２５におけるパッド領域２２Ａ上に形成する。このとき、Ｎｉ／Ｐｄ／Ａｕ積層膜を開口２５からシート４６の表面まではみ出るようにする。これにより、各開口２５内のＮｉ／Ｐｄ／Ａｕ積層膜が、図１０Ｆに示す第１接続電極３および第２接続電極４となる。　
次いで、第１接続電極３および第２接続電極４間での通電検査が行われた後に、基板３０が裏面３０Ｂから研削される。　具体的には、溝４４を形成した後に、図１０Ｇに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状の支持基材７１が、接着剤７２を介して、各半製品５０における第１接続電極３および第２接続電極４側（つまり、素子形成面２Ａ）に貼着される。これにより、各半製品５０が支持基材７１に支持される。ここで、接着剤７２が一体となった支持基材７１として、たとえば、ラミネートシートを用いることができる。　
各半製品５０が支持基材７１に支持された状態で、基板３０を裏面３０Ｂ側から研削する。研削によって、溝４４の底面４４Ｂ（図１０Ｆ参照）に達するまで基板３０が薄型化されると、隣り合う半製品５０を連結するものがなくなるので、溝４４を境界として基板３０が分割され、半製品５０が個別に分離する。つまり、溝４４（換言すれば、境界領域Ｚ）において基板３０が切断（分断）され、これによって、個々の半製品５０が切り出される。　
その後、各半製品５０における基板３０の裏面３０Ｂを研磨して鏡面化する。　各半製品５０では、溝４４の側面４４Ａをなしていた部分が、チップ抵抗器１における基板２の側面２Ｃ～２Ｆのいずれかとなり、裏面３０Ｂが裏面２Ｂとなる。つまり、前述した溝４４を形成する工程（図１０Ｂ参照）は、側面２Ｃ～２Ｆを形成する工程に含まれる。そして、ＣＶＤ絶縁膜４５が絶縁膜２３となる。また、分離したシート４６が樹脂膜２４となる。　
チップ抵抗器１のチップサイズが小さくても、このように先に溝４４を形成しておいてから基板３０を裏面３０Ｂから研削することによって、半製品５０（チップ抵抗器１）を個片化することができる。そのため、従来のようにダイシングソーで基板３０をダイシングすることでチップ抵抗器１を個片にする場合と比べて、ダイシング工程省略によって、コスト低減や時間短縮を図り、歩留まり向上を達成できる。　
図１５は、図１０Ｇの工程直後におけるチップ抵抗器の半製品を示す図解的な斜視図である。　そして、半製品５０を個別に分離した直後の状態では、各半製品５０は、図１５に示すように、引き続き支持基材７１にくっついていて、支持基材７１によって支持されている。このとき、各半製品５０では、裏面３０Ｂ（裏面２Ｂ）側が支持基材７１から露出されている。図１５において破線円で囲まれた部分の拡大図で示すように、半製品５０では、裏面２Ｂ、側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆにおいて隣り合うもの同士の交差部１１が、略直角に尖っている。　
図１６は、図１０Ｇの次の工程を示す第１の模式図である。図１７は、図１０Ｇの次の工程を示す第２の模式図である。　図１６を参照して、前述したように裏面３０Ｂから研削することによって半製品５０を個別に分離した後、支持基材７１において半製品５０が付着した側とは反対側の側面（図１６における下側面）の重心位置に対して、回転軸７５が連結される。回転軸７５は、図示しないモータ（図示せず）からの駆動力を受けることによって、軸線周りに、時計方向ＣＷと、反時計方向ＣＣＷとの両方向に回転可能である。半製品５０を支持した状態にある支持基材７１は、半製品５０の裏面３０Ｂに沿う平面内で、回転軸７５と共回り（一体回転）する。　
そして、支持基材７１において半製品５０が付着した側を臨むように、エッチングノズル７６が配置される。エッチングノズル７６は、たとえば支持基材７１と平行に延びる管状であって、半製品５０を臨む位置に供給口７７が形成されている。エッチングノズル７６は、薬液等が詰まったタンク（図示せず）につながっている。図１７を参照して、エッチングノズル７６は、支持基材７１と平行な状態で、破線矢印で示すように、供給口７７側とは反対側を支点Ｐとして揺動可能である。回転軸７５およびエッチングノズル７６は、スピンエッチャー８０の一部を構成している。　
半製品５０を個別に分離して裏面３０Ｂを研磨した後、支持基材７１が、時計方向ＣＷおよび反時計方向ＣＣＷの一方または両方に所定パターンで回転するとともに、エッチングノズル７６が揺動する。この状態で、エッチングノズル７６の供給口７７から、支持基材７１によって支持された各半製品５０の裏面２Ｂ側に対して、エッチング剤（エッチング液）が満遍なく噴射される。これにより、支持基材７１によって支持された各半製品５０は、裏面２Ｂ側から等方的にケミカルエッチング（ウェットエッチング）される。特に、各半製品５０では、裏面２Ｂ、側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆにおいて隣り合うもの同士の交差部１１が、等方エッチングされる。エッチング前の交差部１１が尖っていた場合には（図１５参照）、エッチングに伴う結晶欠陥等によって各交差部１１の角が削れやすくなるので、各交差部１１は、等方エッチングによって、最終的には、ラウンド形状に整形される（図１７において破線円で囲んだ拡大部分を参照）。また、等方エッチングが、支持基材７１を回転させた状態で実行されることにより、各半製品５０の交差部１１に対してエッチング剤が満遍なく浴びせられるので、各半製品５０の交差部１１を、均一に、ラウンド状に整形することができる。さらに、等方エッチングが、支持基材７１によって支持された複数の半製品５０（チップ抵抗器１）に対して実行される。これにより、複数の半製品５０において、一度に、各半製品５０の交差部１１をラウンド状に整形することができる。　
また、等方エッチングの際、エッチング液は、霧状となって、各半製品５０の裏面２Ｂ側に向けて吐出される（スプレー噴霧）されるのが好ましい。エッチング液が液状のままだと、交差部１１だけでなく、裏面２Ｂ、側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆもエッチングされてしまうが、エッチング液が霧状になった状態で半製品５０に吐出される場合には、霧状のエッチング液が交差部１１に付着し易くなって交差部１１が優先的にエッチングされるので、裏面２Ｂ、側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆのエッチングを抑えつつ、各交差部１１をラウンド状に整形することができる。　
各交差部１１がラウンド状になると、エッチング処理が終了し、チップ抵抗器１（図９参照）が完成する。その後、エッチングノズル７６からリンス液（水）がチップ抵抗器１に浴びせられ、チップ抵抗器１の洗浄が行われる。このとき、支持基材７１が回転していたり、エッチングノズル７６が揺動したりしていてもよい。チップ抵抗器１は、洗浄後、支持基材７１から剥離され、たとえば、前述した回路基板９（図１（ｂ）参照）に実装される。　
ここで、エッチング液は、酸性またはアルカリ性のいずれでもよいが、交差部１１を等方エッチングする場合には、酸性のエッチング液を用いるのが好ましい。アルカリ性のエッチング液を用いる場合、交差部１１は異方性エッチングされるので、酸性のエッチング液を用いる場合に比べて、各交差部１１をラウンド状にするまでに時間がかかる。酸性のエッチング液の一例として、ＨＦ（フッ化水素）およびＨＮＯ３（硝酸）のベース液に対してＨ２ＳＯ４（硫酸）とＣＨ３ＣＯＯＨ（酢酸）とを混合したものが用いられる。このエッチング液では、粘度が硫酸によって調整され、エッチングレートが酢酸によって調整されている。　
以上、この発明の実施形態について説明したが、この発明はさらに他の形態で実施することもできる。　たとえば、基板３０を個別のチップ抵抗器１に分割する際、基板３０を裏面３０Ｂ側から溝４４の底面４４Ｂまで研削している（図１０Ｆ参照）。これに代え、基板３０において平面視で溝４４と一致する部分を選択的に裏面３０Ｂからエッチングして除去することで、基板３０を個別のチップ抵抗器１に分割してもよい。また、ダイシングブレード（図示せず）によって基板３０をダイシングして、個別のチップ抵抗器１に分割しても構わない。　
また、チップ抵抗器１（第１接続電極３、第２接続電極４および素子５等）は、半導体製造プロセスを用いて基板２上に形成されてもよく、その場合、基板２や基板３０は、Ｓｉ（シリコン）からなる半導体基板であってもよい。　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。＜第１参考例に係る発明＞（１）第１参考例に係る発明の特徴　たとえば、第１参考例に係る発明の特徴は、以下のＡ１～Ａ１４である。（Ａ１）基板の表面上に設定した複数のチップ部品領域にそれぞれ素子を形成する工程と、前記複数のチップ部品領域の境界領域に前記基板の表面から所定の深さの溝を形成する工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ部品に分割する工程とを含む、チップ部品の製造方法。　
この方法によれば、基板に形成された複数のチップ部品領域を一斉に個々のチップ部品に分割できるので、チップ部品の生産性の向上を図ることができる。（Ａ２）前記溝を形成する工程が、前記境界領域に対応したレジストパターンを形成する工程と、前記レジストパターンをマスクとしたエッチングによって前記溝を形成する工程とを含む、Ａ１に記載のチップ部品の製造方法。　
この方法によれば、エッチングによって溝を高精度に形成できるので、溝によって分割された個々のチップ部品では、外形寸法精度の向上を図ることができる。また、レジストパターンに応じて、溝の間隔を微細化できるので、隣り合う溝の間に形成されるチップ部品の小型化を図ることができる。また、エッチングの場合には、チップ部品を削り出すのではないから、チップ部品のコーナー部にチッピングが生じることを低減でき、チップ部品の外観の向上を図ることができる。（Ａ３）前記エッチングがプラズマエッチングである、Ａ２に記載のチップ部品の製造方法。　
この方法によれば、溝を一層高精度に形成でき、溝の間隔を一層微細化できるので、チップ部品の外形寸法精度および外観の更なる向上を図り、更なる小型化を図ることができる。（Ａ４）前記素子を形成する工程が、抵抗体を形成する工程を含み、前記チップ部品がチップ抵抗器である、Ａ１～Ａ３のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、小型化ならびに生産性、外形寸法精度および外観の向上を図ることができるチップ抵抗器を提供できる。（Ａ５）前記抵抗体を形成する工程が、前記基板の表面上に抵抗体膜を形成する工程と、前記抵抗体膜に接するように配線膜を形成する工程と、前記抵抗体膜および前記配線膜をパターニングすることにより複数の前記抵抗体を形成する工程とを含み、前記素子を外
部接続するための外部接続電極を前記基板上に形成する工程と、前記複数の抵抗体を前記外部接続電極に切り離し可能にそれぞれ接続する複数のヒューズを前記基板上に形成する工程とをさらに含む、Ａ４に記載のチップ部品の製造方法。　
この方法によれば、チップ抵抗器では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。（Ａ６）前記素子を形成する工程が、キャパシタ素子を形成する工程を含み、前記チップ部品がチップコンデンサである、Ａ１～Ａ３のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、小型化ならびに生産性、外形寸法精度および外観の向上を図ることができるチップコンデンサを提供できる。（Ａ７）前記キャパシタ素子を形成する工程が、前記基板の表面上に容量膜を形成する工程と、前記容量膜に接する電極膜を形成する工程と、前記電極膜を複数の電極膜部分に分割することにより、前記複数の電極膜部分に対応した複数のキャパシタ要素を形成する工程と、前記素子を外部接続するための外部接続電極を前記基板上に形成する工程と、前記複数のキャパシタ要素を前記外部接続電極に切り離し可能にそれぞれ接続する複数のヒューズを前記基板上に形成する工程とをさらに含む、Ａ６に記載のチップ部品の製造方法。　
この方法によれば、チップコンデンサでは、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。（Ａ８）各チップ部品領域の平面形状が、直交する二辺がそれぞれ０．４mm以下、０．２mm以下の矩形である、Ａ１～Ａ７のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、極めて小型のチップ部品を提供できる。（Ａ９）前記複数のチップ部品領域の間に、幅１μｍ～６０μｍの帯状境界領域が設けられている、Ａ１～Ａ８のいずれか一項に記載のチップ部品の製造方法。　この方法によれば、極めて小型のチップ部品を提供できる。（Ａ１０）基板と、基板の表面上に形成された複数の素子要素と、前記基板の表面上に形成された外部接続電極と、前記基板の表面上に形成され、前記複数の素子要素を前記外部接続電極にそれぞれ切断可能に接続する複数のヒューズとを含み、前記基板の側面が、不規則パターンの粗面である、チップ部品。　
この構成に関し、レジストパターンを用いたエッチングによって基板の表面から所定の深さの溝を形成することによって基板を溝において複数のチップ部品に分割すると、各チップ部品では、溝によって形成された基板の側面が、不規則パターンの粗面となる。このようにエッチングを用いる場合には、基板に形成された複数の素子要素を一斉に個々のチップ部品に分割できるので、チップ部品の生産性の向上を図ることができる。また、エッチングによって溝を高精度に形成できるので、溝によって分割された個々のチップ部品では、外形寸法精度の向上を図ることができる。また、レジストパターンに応じて、溝の間隔を微細化できるので、隣り合う溝の間に形成されるチップ部品の小型化を図ることができる。また、エッチングの場合には、チップ部品を削り出すのではないから、チップ部品のコーナー部にチッピングが生じることを低減でき、チップ部品の外観の向上を図ることができる。（Ａ１１）前記素子要素が、前記基板の表面上に形成された抵抗体膜と、前記抵抗体膜に接して積層された配線膜とを含む抵抗体であり、前記チップ部品がチップ抵抗器である、Ａ１０に記載のチップ部品。　
この構成によれば、小型化ならびに生産性、外形寸法精度および外観の向上を図ることができるチップ抵抗器を提供できる。また、チップ抵抗器では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。（Ａ１２）前記素子要素が、前記基板の表面上に形成された容量膜と、前記容量膜に接して形成された電極膜とを含むキャパシタ要素であり、前記チップ部品がチップコンデンサである、Ａ１０に記載のチップ部品。　
この構成によれば、小型化ならびに生産性、外形寸法精度および外観の向上を図ることができるチップコンデンサを提供できる。また、チップコンデンサでは、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。（Ａ１３）チップ部品は、チップインダクタであってもよい。（Ａ１４）チップ部品は、チップダイオードであってもよい。（２）第１参考例に係る発明の実施形態　以下では、第１参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図１８～図４０で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。　
図１８（ａ）は、第１参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１８（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な側面図である。　このチップ抵抗器ａ１は、微小なチップ部品であり、図１８（ａ）に示すように、直方体形状をなしている。チップ抵抗器ａ１の平面形状は、直交する二辺（長辺ａ８１、短辺ａ８２）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。好ましくは、チップ抵抗器ａ１の寸法に関し、長さＬ（長辺ａ８１の長さ）が約０．３ｍｍであり、幅Ｗ（短辺ａ８２の長さ）が約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。　
このチップ抵抗器ａ１は、基板上に多数個のチップ抵抗器ａ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ａ１に分離することによって得られる。　チップ抵抗器ａ１は、チップ抵抗器ａ１の本体（抵抗器本体）を構成する基板ａ２と、外部接続電極となる第１接続電極ａ３および第２接続電極ａ４と、第１接続電極ａ３および第２接続電極ａ４によって外部接続される素子ａ５とを主に備えている。　
基板ａ２は、略直方体のチップ形状である。基板ａ２において、図１８（ａ）における上面は、表面ａ２Ａである。表面ａ２Ａは、基板ａ２において素子ａ５が形成される面（素子形成面）であり、略長方形状である。基板ａ２の厚さ方向において表面ａ２Ａとは反対側の面は、裏面ａ２Ｂである。表面ａ２Ａと裏面ａ２Ｂとは、ほぼ同形状であり、互いに平行である。ただし、表面ａ２Ａは、裏面ａ２Ｂよりも大きい。そのため、表面ａ２Ａに直交する方向から見た平面視において、裏面ａ２Ｂは、表面ａ２Ａの内側におさまる。表面ａ２Ａにおける一対の長辺ａ８１および短辺ａ８２によって区画された矩形状の縁を、縁部ａ８５ということにし、裏面ａ２Ｂにおける一対の長辺ａ８１および短辺ａ８２によって区画された矩形状の縁を、縁部ａ９０ということにする。　
基板ａ２は、表面ａ２Ａおよび裏面ａ２Ｂ以外に、これらの面に交差して延びてこれらの面の間を繋ぐ側面ａ２Ｃ、側面ａ２Ｄ、側面ａ２Ｅおよび側面ａ２Ｆを有している。　側面ａ２Ｃは、表面ａ２Ａおよび裏面ａ２Ｂにおける長手方向一方側（図１８（ａ）における左手前側）の短辺ａ８２間に架設されていて、側面ａ２Ｄは、表面ａ２Ａおよび裏面ａ２Ｂにおける長手方向他方側（図１８（ａ）における右奥側）の短辺ａ８２間に架設されている。側面ａ２Ｃおよび側面ａ２Ｄは、当該長手方向における基板ａ２の両端面である。側面ａ２Ｅは、表面ａ２Ａおよび裏面ａ２Ｂにおける短手方向一方側（図１８（ａ）における左奥側）の長辺ａ８１間に架設されていて、側面ａ２Ｆは、表面ａ２Ａおよび裏面ａ２Ｂにおける短手方向他方側（図１８（ａ）における右手前側）の長辺ａ８１間に架設されている。側面ａ２Ｅおよび側面ａ２Ｆは、当該短手方向における基板ａ２の両端面である。側面ａ２Ｃおよび側面ａ２Ｄのそれぞれは、側面ａ２Ｅおよび側面ａ２Ｆのそれぞれと交差（略直交）している。前述したように表面ａ２Ａが裏面ａ２Ｂよりも大きいので、側面ａ２Ｃ～ａ２Ｆのそれぞれは、裏面ａ２Ｂ側の上底と表面ａ２Ａ側の下底とを有する等脚台形状をなしている。つまり、チップ抵抗器ａ１の側面形状は、等脚台形状である。そのため、表面ａ２Ａ～側面ａ２Ｆにおいて隣り合うもの同士が鋭角または鈍角を成している。具体的には、表面ａ２Ａと、側面ａ２Ｃ、側面ａ２Ｄ、側面ａ２Ｅおよび側面ａ２Ｆのそれぞれとは鋭角となしていて、裏面ａ２Ｂと、側面ａ２Ｃ、側面ａ２Ｄ、側面ａ２Ｅおよび側面ａ２Ｆのそれぞれとは鈍角となしている。なお、説明の便宜上、図１８以降の各図では、側面ａ２Ｃ～ａ２Ｆのそれぞれを実際よりも傾斜させて（誇張して）示している。　
基板ａ２では、表面ａ２Ａおよび側面ａ２Ｃ～ａ２Ｆのそれぞれの全域が絶縁膜ａ２３で覆われている。そのため、厳密には、図１８（ａ）では、表面ａ２Ａおよび側面ａ２Ｃ～ａ２Ｆのそれぞれの全域は、絶縁膜ａ２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ抵抗器ａ１は、樹脂膜ａ２４を有している。樹脂膜ａ２４は、第１樹脂膜ａ２４Ａと、第１樹脂膜ａ２４Ａとは別の第２樹脂膜ａ２４Ｂとを含んでいる。第１樹脂膜ａ２４Ａは、側面ａ２Ｃ、側面ａ２Ｄ、側面ａ２Ｅおよび側面ａ２Ｆのそれぞれにおいて表面ａ２Ａの縁部ａ８５から裏面ａ２Ｂ側へ少し離れた領域に形成されている。第２樹脂膜ａ２４Ｂは、表面ａ２Ａ上の絶縁膜ａ２３において表面ａ２Ａの縁部ａ８５に重ならない部分（縁部ａ８５の内側領域）を覆っている。絶縁膜ａ２３および樹脂膜ａ２４については、以降で詳説する。　
第１接続電極ａ３および第２接続電極ａ４は、基板ａ２の表面ａ２Ａ上において縁部ａ８５よりも内側の領域に形成されていて、表面ａ２Ａ上の第２樹脂膜ａ２４Ｂから部分的に露出されている。換言すれば、第２樹脂膜ａ２４Ｂは、第１接続電極ａ３および第２接続電極ａ４を露出させるように表面ａ２Ａ（厳密には表面ａ２Ａ上の絶縁膜ａ２３）を覆っている。第１接続電極ａ３および第２接続電極ａ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ａ２Ａ上に積層することによって構成されている。第１接続電極ａ３および第２接続電極ａ４は、表面ａ２Ａの長手方向に間隔を隔てて配置されており、表面ａ２Ａの短手方向において長手である。図１８（ａ）では、表面ａ２Ａにおいて、側面ａ２Ｃ寄りの位置に第１接続電極ａ３が設けられ、側面ａ２Ｄ寄りの位置に第２接続電極ａ４が設けられている。　
素子ａ５は、回路素子であって、基板ａ２の表面ａ２Ａにおける第１接続電極ａ３と第２接続電極ａ４との間の領域に形成されていて、絶縁膜ａ２３および第２樹脂膜ａ２４Ｂによって上から被覆されている。素子ａ５は、前述した抵抗器本体を構成している。この実施形態の素子ａ５は、抵抗ａ５６である。抵抗ａ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ａ２Ａ上でマトリックス状に配列した回路網によって構成されている。抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。素子ａ５は、後述する配線膜ａ２２に電気的に接続されていて、配線膜ａ２２を介して第１接続電極ａ３と第２接続電極ａ４とに電気的に接続されている。　
図１８（ｂ）に示すように、第１接続電極ａ３と第
２接続電極ａ４を実装基板ａ９に対向させて、半田ａ１３によって実装基板ａ９の回路（図示せず）に対して電気的かつ機械的に接続することにより、チップ抵抗器ａ１を実装基板ａ９に実装（フリップチップ接続）することができる。なお、外部接続電極として機能する第１接続電極ａ３および第２接続電極ａ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。　
図１９は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。　図１９を参照して、素子ａ５は、抵抗回路網となっている。具体的に、素子ａ５は、行方向（基板ａ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ａ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子ａ５の抵抗回路網を構成する複数の素子要素である。　
これら多数個の抵抗体Ｒが１個～６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板ａ２の表面ａ２Ａには、抵抗回路を素子ａ５に対して電気的に組み込んだり、または、素子ａ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズ（ヒューズ）Ｆが設けられている。複数のヒューズＦおよび導体膜Ｄは、第２接続電極ａ３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第２接続電極ａ３に対して切断可能（切り離し可能）に接続している。複数のヒューズＦおよび導体膜Ｄは、前述した抵抗器本体を構成している。　
図２０Ａは、図１９に示す素子の一部分を拡大して描いた平面図である。図２０Ｂは、素子における抵抗体の構成を説明するために描いた図２０ＡのＢ－Ｂに沿う長さ方向の縦断面図である。図２０Ｃは、素子における抵抗体の構成を説明するために描いた図２０ＡのＣ－Ｃに沿う幅方向の縦断面図である。　図２０Ａ、図２０Ｂおよび図２０Ｃを参照して、抵抗体Ｒの構成について説明をする。　
チップ抵抗器ａ１は、前述した配線膜ａ２２、絶縁膜ａ２３および樹脂膜ａ２４の他に、絶縁層ａ２０と抵抗体膜ａ２１とをさらに備えている（図２０Ｂおよび図２０Ｃ参照）。絶縁層ａ２０、抵抗体膜ａ２１、配線膜ａ２２、絶縁膜ａ２３および樹脂膜ａ２４は、基板ａ２（表面ａ２Ａ）上に形成されている。　絶縁層ａ２０は、ＳｉＯ２（酸化シリコン）からなる。絶縁層ａ２０は、基板ａ２の表面ａ２Ａの全域を覆っている。絶縁層ａ２０の厚さは、約１００００Åである。　
抵抗体膜ａ２１は、絶縁層ａ２０上に形成されている。抵抗体膜ａ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜ａ２１の厚さは、約２０００Åである。抵抗体膜ａ２１は、第１接続電極ａ３と第２接続電極ａ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインａ２１Ａ」という）を構成していて、抵抗体膜ラインａ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図２０Ａ参照）。　
抵抗体膜ラインａ２１Ａ上には、配線膜ａ２２が積層されている。配線膜ａ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜ａ２２の厚さは、約８０００Åである。配線膜ａ２２は、抵抗体膜ラインａ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインａ２１Ａに接している。　
この構成の抵抗体膜ラインａ２１Ａおよび配線膜ａ２２の電気的特徴を回路記号で示すと、図２１の通りである。すなわち、図２１（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインａ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。　そして、配線膜ａ２２が積層された領域では、配線膜ａ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ａ２２で抵抗体膜ラインａ２１Ａが短絡されている。よって、図２１（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。　
また、隣接する抵抗体膜ラインａ２１Ａ同士は抵抗体膜ａ２１および配線膜ａ２２で接続されているから、図２０Ａに示す素子ａ５の抵抗回路網は、図２１（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜ａ２１および配線膜ａ２２は、抵抗体Ｒや抵抗回路（つまり素子ａ５）を構成している。そして、各抵抗体Ｒは、抵抗体膜ラインａ２１Ａ（抵抗体膜ａ２１）と、抵抗体膜ラインａ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ａ２２とを含み、配線膜ａ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインａ２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ラインａ２１Ａは、その形状および大きさが全て等しい。よって、基板ａ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。　
また、抵抗体膜ラインａ２１Ａ上に積層された配線膜ａ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図１９参照）。　図２２（ａ）は、図１９に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図２２（ｂ）は、図２２（ａ）のＢ－Ｂに沿う断面構造を示す図である。　
図２２（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ａ２１上に積層された配線膜ａ２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ラインａ２１Ａ上に積層された配線膜ａ２２と同じレイヤーに、配線膜ａ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜ａ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。　
つまり、抵抗体膜ａ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ａ５を第１接続電極ａ３および第２接続電極ａ４に接続するための配線膜が、配線膜ａ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜ａ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。　
ここで、配線膜ａ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図１９および図２２（ａ）参照）。トリミング対象領域Ｘは、第２接続電極ａ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜ａ２２の下方にも抵抗体膜ａ２１が形成されている（図２２（ｂ）参照）。そして、ヒューズＦは、配線膜ａ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。　
なお、ヒューズＦは、配線膜ａ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ａ２１）の一部と抵抗体膜ａ２１上の配線膜ａ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。　また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。　
図２３は、第１参考例の実施形態に係る素子の電気回路図である。　図２３を参照して、素子ａ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ａ３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４～Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２～Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図２４および図２５においても同じである。　
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４～抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図２２（ａ）参照）を介して直列に接続されている。　図２３に示すように全てのヒューズＦが溶断されていない状態では、素子ａ５は、第１接続電極ａ３および第２接続電極ａ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ａ３および第２接続電極ａ４が接続されたチップ抵抗器ａ１が構成されている。　
また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４～Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ａ５に組み込まれてはいない。　
この実施形態に係るチップ抵抗器ａ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ａ５に組み込まれることになる。よって、素子ａ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。　
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ａ５（抵抗ａ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ａ１において所望の値の抵抗を発生させることができる。　
図２４は、第１参考例の他の実施形態に係る素子の電気回路図である。　図２３に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４～抵抗回路Ｒ／３２を直列接続して素子ａ５を構成する代わりに、図２４に示すように素子ａ５を構成してもかまわない。詳しくは、第１接続電極ａ３および第２接続電極ａ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路と
の直列接続回路によって素子ａ５を構成してもよい。　
この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ａ５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ａ５から電気的に分離されるので、チップ抵抗器ａ１全体の抵抗値を調整することができる。　
図２５は、第１参考例のさらに他の実施形態に係る素子の電気回路図である。　図２５に示す素子ａ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ａ５に電気的に組み込まれることになる。　
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。　かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり、チップ抵抗器ａ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ａ１を共通の設計で実現することができる。　
以上のように、このチップ抵抗器ａ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。　図２６は、チップ抵抗器の模式的な断面図である。　次に、図２６を参照して、チップ抵抗器ａ１についてさらに詳しく説明する。なお、説明の便宜上、図２６では、前述した素子ａ５については簡略化して示しているとともに、基板ａ２以外の各要素にはハッチングを付している。　
ここでは、前述した絶縁膜ａ２３および樹脂膜ａ２４について説明する。　絶縁膜ａ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å～５０００Å（ここでは、約３０００Å）である。絶縁膜ａ２３は、表面ａ２Ａおよび側面ａ２Ｃ～ａ２Ｆのそれぞれにおける全域に亘って設けられている。表面ａ２Ａ上の絶縁膜ａ２３は、抵抗体膜ａ２１および抵抗体膜ａ２１上の各配線膜ａ２２（つまり、素子ａ５）を表面（図２６の上側）から被覆していて、素子ａ５における各抵抗体Ｒの上面を覆っている。そのため、絶縁膜ａ２３は、前述したトリミング対象領域Ｘにおける配線膜ａ２２も覆っている（図２２（ｂ）参照）。また、絶縁膜ａ２３は、素子ａ５（配線膜ａ２２および抵抗体膜ａ２１）に接しており、抵抗体膜ａ２１以外の領域では絶縁層ａ２０にも接している。これにより、表面ａ２Ａ上の絶縁膜ａ２３は、表面ａ２Ａ全域を覆って素子ａ５および絶縁層ａ２０を保護する保護膜として機能している。また、表面ａ２Ａでは、絶縁膜ａ２３によって、抵抗体Ｒ間における配線膜ａ２２以外での短絡（隣り合う抵抗体膜ラインａ２１Ａ間における短絡）が防止されている。　
一方、側面ａ２Ｃ～ａ２Ｆのそれぞれに設けられた絶縁膜ａ２３は、側面ａ２Ｃ～ａ２Ｆのそれぞれを保護する保護層として機能している。側面ａ２Ｃ～ａ２Ｆのそれぞれと表面ａ２Ａとの境界は、前述した縁部ａ８５であるが、絶縁膜ａ２３は、当該境界（縁部ａ８５）も覆っている。絶縁膜ａ２３において、縁部ａ８５を覆っている部分（縁部ａ８５に重なっている部分）を端部ａ２３Ａということにする。　
樹脂膜ａ２４は、絶縁膜ａ２３とともにチップ抵抗器ａ１の表面ａ２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜ａ２４の厚みは、約５μｍである。　樹脂膜ａ２４は、前述したように、第１樹脂膜ａ２４Ａと第２樹脂膜ａ２４Ｂとを有している。　第１樹脂膜ａ２４Ａは、側面ａ２Ｃ～ａ２Ｆのそれぞれにおいて縁部ａ８５（絶縁膜ａ２３の端部ａ２３Ａ）から裏面ａ２Ｂ側へ少し離れた部分を被覆している。具体的に、第１樹脂膜ａ２４Ａは、側面ａ２Ｃ～ａ２Ｆのそれぞれにおいて、表面ａ２Ａの縁部ａ８５から裏面ａ２Ｂ側に間隔Ｋを開けた領域に形成されている。ただし、第１樹脂膜ａ２４Ａは、裏面ａ２Ｂよりも表面ａ２Ａ側へ偏って配置されている。側面ａ２Ｃおよび２Ｄの第１樹脂膜ａ２４Ａは、短辺ａ８２に沿って筋状に延びており、短辺ａ８２方向における全域にわたって形成されている（図１８（ａ）参照）。側面ａ２Ｅおよび２Ｆの第１樹脂膜ａ２４Ａは、長辺ａ８１に沿って筋状に延びており、長辺ａ８１方向における全域にわたって形成されている（図１８（ａ）参照）。側面ａ２Ｃ～ａ２Ｆのそれぞれにおける第１樹脂膜ａ２４Ａは、表面ａ２Ａの縁（縁部ａ８５）よりも外方に張り出している。詳しくは、第１樹脂膜ａ２４Ａは、表面ａ２Ａに沿う方向において縁部ａ８５よりも外方へ円弧状に膨出している。そのため、平面視では、第１樹脂膜ａ２４Ａがチップ抵抗器ａ１の輪郭をなす。　
第２樹脂膜ａ２４Ｂは、表面ａ２Ａ上の絶縁膜ａ２３の表面（絶縁膜ａ２３に被覆された抵抗体膜ａ２１および配線膜ａ２２も含む）の略全域を被覆している。具体的に、第２樹脂膜ａ２４Ｂは、絶縁膜ａ２３の端部ａ２３Ａ（表面ａ２Ａの縁部ａ８５）を覆わないように、端部ａ２３Ａから外れて形成されている。そのため、第１樹脂膜ａ２４Ａと第２樹脂膜ａ２４Ｂとは、連続しておらず、端部ａ２３Ａ（縁部ａ８５の全域）において途切れている。これにより、絶縁膜ａ２３の端部ａ２３Ａ（縁部ａ８５の全域）は、外部に露出されている。　
第２樹脂膜ａ２４Ｂにおいて、平面視で離れた２つの位置には、開口ａ２５が１つずつ形成されている。各開口ａ２５は、第２樹脂膜ａ２４Ｂおよび絶縁膜ａ２３を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口ａ２５は、第２樹脂膜ａ２４Ｂだけでなく絶縁膜ａ２３にも形成されている。各開口ａ２５からは、配線膜ａ２２の一部が露出されている。配線膜ａ２２において各開口ａ２５から露出された部分は、外部接続用のパッド領域ａ２２Ａとなっている。　
２つの開口ａ２５のうち、一方の開口ａ２５は、第１接続電極ａ３によって埋め尽くされ、他方の開口ａ２５は、第２接続電極ａ４によって埋め尽くされている。そして、第１接続電極ａ３および第２接続電極ａ４のそれぞれの一部は、第２樹脂膜ａ２４Ｂの表面において開口ａ２５からはみ出している。第１接続電極ａ３は、当該一方の開口ａ２５を介して、この開口ａ２５におけるパッド領域ａ２２Ａにおいて配線膜ａ２２に対して電気的に接続されている。第２接続電極ａ４は、当該他方の開口ａ２５を介して、この開口ａ２５におけるパッド領域ａ２２Ａにおいて配線膜ａ２２に対して電気的に接続されている。これにより、第１接続電極ａ３および第２接続電極ａ４のそれぞれは、素子ａ５に対して電気的に接続されている。ここで、配線膜ａ２２は、抵抗体Ｒのまとまり（抵抗ａ５６）、第１接続電極ａ３および第２接続電極ａ４のそれぞれに接続された配線を形成している。　
このように、開口ａ２５が形成された第２樹脂膜ａ２４Ｂおよび絶縁膜ａ２３は、開口ａ２５から第１接続電極ａ３および第２接続電極ａ４を露出させた状態で表面ａ２Ａを覆っている。そのため、第２樹脂膜ａ２４Ｂの表面において開口ａ２５からはみ出した第１接続電極ａ３および第２接続電極ａ４を介して、チップ抵抗器ａ１と実装基板ａ９との間における電気的接続を達成することができる（図１８（ｂ）参照）。　
ここで、第２樹脂膜ａ２４Ｂにおいて第１接続電極ａ３と第２接続電極ａ４との間に位置する部分（「中央部分ａ２４Ｃ」ということにする）は、第１接続電極ａ３および第２接続電極ａ４よりも高くなっている（表面ａ２Ａから離れている）。つまり、中央部分ａ２４Ｃは、第１接続電極ａ３および第２接続電極ａ４以上の高さの表面ａ２４Ｄを有している。表面ａ２４Ｄは、表面ａ２Ａから離れる方向へ向けて凸湾曲している。　
図２７Ａ～図２７Ｇは、図２６に示すチップ抵抗器の製造方法を示す図解的な断面図である。　まず、図２７Ａに示すように、基板ａ２の元となる基板ａ３０を用意する。この場合、基板ａ３０の表面ａ３０Ａは、基板ａ２の表面ａ２Ａであり、基板ａ３０の裏面ａ３０Ｂは、基板ａ２の裏面ａ２Ｂである。　
そして、基板ａ３０の表面ａ３０Ａを熱酸化して、表面ａ３０ＡにＳｉＯ２等からなる絶縁層ａ２０を形成し、絶縁層ａ２０上に素子ａ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ａ２２）を形成する。具体的には、スパッタリングにより、まず、絶縁層ａ２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ａ２１を全面に形成し、さらに、抵抗体膜ａ２１に接するように抵抗体膜ａ２１の上にアルミニウム（Ａｌ）の配線膜ａ２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ａ２１および配線膜ａ２２を選択的に除去してパターニングし、図２０Ａに示すように、平面視で、抵抗体膜ａ２１が積層された一定幅の抵抗体膜ラインａ２１Ａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインａ２１Ａおよび配線膜ａ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図１９参照）。続いて、たとえばウェットエッチングにより抵抗体膜ラインａ２１Ａの上に積層された配線膜ａ２２を選択的に除去する。この結果、抵抗体膜ラインａ２１Ａ上に一定間隔Ｒをあけて配線膜ａ２２が積層された構成の素子ａ５が得られる。この際、抵抗体膜ａ２１および配線膜ａ２２が目標寸法で形成されたか否かを確かめるために、素子ａ５全体の抵抗値を測定してもよい。　
図２７Ａを参照して、素子ａ５は、１枚の基板ａ３０に形成するチップ抵抗器ａ１の数に応じて、基板ａ３０の表面ａ３０Ａ上における多数の箇所に形成される。基板ａ３０において素子ａ５（前述した抵抗ａ５６）が形成された１つの領域をチップ部品領域Ｙ（またはチップ抵抗器領域Ｙ）というと、基板ａ３０の表面ａ３０Ａには、抵抗ａ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ａ５）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ａ１（図２６参照）を平面視したものと一致する。そして、基板ａ３０の表面ａ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ～６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ａ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ａ１の大量生産が可能になる。　
次いで、図２７Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ａ４５を、基板ａ３０の表面ａ３０Ａの全域に亘って形成する。絶縁膜ａ４５は、絶縁層ａ２０および絶縁層ａ２０上の素子ａ５（抵抗体膜ａ２１や配線膜ａ２２）を全て覆っていて、これらに接してい
る。そのため、絶縁膜ａ４５は、前述したトリミング対象領域Ｘ（図１９参照）における配線膜ａ２２も覆っている。また、絶縁膜ａ４５は、基板ａ３０の表面ａ３０Ａにおいて全域に亘って形成されることから、表面ａ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜ａ４５は、表面ａ３０Ａ（表面ａ３０Ａ上の素子ａ５も含む）全域を保護する保護膜となる。　
次いで、図２７Ｂに示すように、絶縁膜ａ４５を全て覆うように、基板ａ３０の表面ａ３０Ａの全域に亘ってレジストパターンａ４１を形成する。レジストパターンａ４１には、開口ａ４２が形成されている。　図２８は、図２７Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。　
図２８を参照して、レジストパターンａ４１の開口ａ４２は、多数のチップ抵抗器ａ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ａ１の輪郭の間の領域（図２８においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口ａ４２の全体形状は、互いに直交する直線部分ａ４２Ａおよびａ４２Ｂを複数有する格子状になっている。　
レジストパターンａ４１では、開口ａ４２において互いに直交する直線部分ａ４２Ａおよびａ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分ａ４２Ａおよびａ４２Ｂの交差部分ａ４３は、平面視で略９０°をなすように尖っている。　図２７Ｂを参照して、レジストパターンａ４１をマスクとするプラズマエッチングにより、絶縁膜ａ４５、絶縁層ａ２０および基板ａ３０のそれぞれを選択的に除去する。これにより、隣り合う素子ａ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ａ３０の材料が除去される。その結果、平面視においてレジストパターンａ４１の開口ａ４２と一致する位置（境界領域Ｚ）には、絶縁膜ａ４５および絶縁層ａ２０を貫通して基板ａ３０の表面ａ３０Ａから基板ａ３０の厚さ途中まで到達する所定深さの溝ａ４４が形成される。溝ａ４４は、互いに対向する１対の側壁ａ４４Ａと、当該１対の側壁ａ４４Ａの下端（基板ａ３０の裏面ａ３０Ｂ側の端）の間を結ぶ底壁ａ４４Ｂとによって区画されている。基板ａ３０の表面ａ３０Ａを基準とした溝ａ４４の深さは約１００μｍであり、溝ａ４４の幅（対向する側壁ａ４４Ａの間隔）は２０μｍ前後である。ただし、溝ａ４４の幅は、底壁ａ４４Ｂに近付くに従って広がっている。そのため、各側壁ａ４４Ａにおいて溝ａ４４を区画する側面（区画面４４Ｃ）は、基板ａ３０の表面ａ３０Ａに垂直な平面Ｈに対して傾斜している。　
基板ａ３０における溝ａ４４の全体形状は、平面視でレジストパターンａ４１の開口ａ４２（図２８参照）と一致する格子状になっている。そして、基板ａ３０の表面ａ３０Ａでは、各素子ａ５が形成されたチップ部品領域Ｙのまわりを溝ａ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板ａ３０において素子ａ５が形成された部分は、チップ抵抗器ａ１の半製品ａ５０である。基板ａ３０の表面ａ３０Ａでは、溝ａ４４に取り囲まれたチップ部品領域Ｙに半製品ａ５０が１つずつ位置していて、これらの半製品ａ５０は、行列状に整列配置されている。このように溝ａ４４を形成することによって、基板ａ３０を複数のチップ部品領域Ｙ毎の基板ａ２（前述した抵抗器本体）に分離する。　
図２７Ｂに示すように溝ａ４４が形成された後、レジストパターンａ４１を除去し、図２７Ｃに示すようにマスクａ６５を用いたエッチングによって、絶縁膜ａ４５を選択的に除去する。マスクａ６５では、絶縁膜ａ４５において平面視で各パッド領域ａ２２Ａ（図２６参照）に一致する部分に、開口ａ６６が形成されている。これにより、エッチングによって、絶縁膜ａ４５において開口ａ６６と一致する部分が除去され、当該部分には、開口ａ２５が形成される。これにより、絶縁膜ａ４５は、開口ａ２５において各パッド領域ａ２２Ａを露出させるように形成されたことになる。１つの半製品ａ５０につき、開口ａ２５は２つ形成される。　
各半製品ａ５０において、絶縁膜ａ４５に２つの開口ａ２５を形成した後に、抵抗測定装置（図示せず）のプローブａ７０を各開口ａ２５のパッド領域ａ２２Ａに接触させて、素子ａ５の全体の抵抗値を検出する。そして、絶縁膜ａ４５越しにレーザ光（図示せず）を任意のヒューズＦ（図１９参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ａ２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ａ５０（換言すれば、チップ抵抗器ａ１）全体の抵抗値を調整できる。このとき、絶縁膜ａ４５が素子ａ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ａ５に付着して短絡が生じることを防止できる。また、絶縁膜ａ４５がヒューズＦ（抵抗体膜ａ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。　
その後、ＣＶＤ法によって絶縁膜ａ４５上にＳｉＮを形成し、絶縁膜ａ４５を厚くする。このとき、図２７Ｄに示すように、溝ａ４４の内周面（前述した側壁ａ４４Ａの区画面４４Ｃや底壁ａ４４Ｂの上面）の全域にも絶縁膜ａ４５が形成される。最終的な絶縁膜ａ４５（図２７Ｄに示された状態）は、１０００Å～５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜ａ４５の一部は、各開口ａ２５に入り込んで開口ａ２５を塞いでいる。　
その後、ポリイミドからなる感光性樹脂の液体を、基板ａ３０に対して、絶縁膜ａ４５の上からスプレー塗布して、図２７Ｄに示すように感光性樹脂の塗布膜ａ４６を形成する。液状の感光性樹脂は、溝ａ４４の入口（絶縁膜ａ２３の端部ａ２３Ａや基板ａ２の縁部ａ８５に相当する部分）では留まることができずに流れてしまう。そのため、液状の感光性樹脂は、溝ａ４４の側壁ａ４４Ａ（区画面４４Ｃ）において基板ａ３０の表面ａ３０Ａよりも裏面ａ３０Ｂ側（底壁ａ４４Ｂ側）の領域と、表面ａ３０Ａ上で絶縁膜ａ２３の端部ａ２３Ａから外れた領域とに付着し、それぞれの領域において塗布膜ａ４６（樹脂膜）となる。表面ａ３０Ａ上の塗布膜ａ４６は、表面張力によって上方へ凸湾曲した形状となる。　
なお、溝ａ４４の側壁ａ４４Ａに形成された塗布膜ａ４６は、溝ａ４４の側壁ａ４４Ａにおける素子ａ５側（表面ａ３０Ａ側）の一部を覆っているだけで、塗布膜ａ４６は、溝ａ４４の底壁ａ４４Ｂまで届いていない。そのため、溝ａ４４は、塗布膜ａ４６によって塞がれていない。　次いで、塗布膜ａ４６に熱処理（キュア処理）を施す。これにより、塗布膜ａ４６の厚みが熱収縮するとともに、塗布膜ａ４６が硬化して膜質が安定する。　
次いで、図２７Ｅに示すように、塗布膜ａ４６をパターニングし、表面ａ３０Ａ上の塗布膜ａ４６において平面視で配線膜ａ２２の各パッド領域ａ２２Ａ（開口ａ２５）と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域ａ２２Ａに整合（一致）するパターンの開口ａ６１が形成されたマスクａ６２を用いて、塗布膜ａ４６を、当該パターンで露光して現像する。これにより、各パッド領域ａ２２Ａの上方で塗布膜ａ４６が分離される。次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ａ２２Ａ上の絶縁膜ａ４５が除去されることで、各開口ａ２５が開放されてパッド領域ａ２２Ａが露出される。　
次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ａ２５におけるパッド領域ａ２２Ａ上に形成する。このとき、Ｎｉ／Ｐｄ／Ａｕ積層膜を開口ａ２５から塗布膜ａ４６の表面まではみ出るようにする。これにより、各開口ａ２５内のＮｉ／Ｐｄ／Ａｕ積層膜が、図２７Ｆに示す第１接続電極ａ３および第２接続電極ａ４となる。なお、第１接続電極ａ３および第２接続電極ａ４の上面は、表面ａ３０Ａ上で凸湾曲した塗布膜ａ４６の上端以下の位置にある。　
次いで、第１接続電極ａ３および第２接続電極ａ４間での通電検査が行われた後に、基板ａ３０が裏面ａ３０Ｂから研削される。　具体的には、溝ａ４４を形成した後に、図２７Ｇに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ａ７２を有する支持テープａ７１が、粘着面ａ７２において、各半製品ａ５０における第１接続電極ａ３および第２接続電極ａ４側（つまり、表面ａ３０Ａ）に貼着される。これにより、各半製品ａ５０が支持テープａ７１に支持される。ここで、支持テープａ７１として、たとえば、ラミネートテープを用いることができる。　
各半製品ａ５０が支持テープａ７１に支持された状態で、基板ａ３０を裏面ａ３０Ｂ側から研削する。研削によって、溝ａ４４の底壁ａ４４Ｂ（図２７Ｆ参照）の上面に達するまで基板ａ３０が薄型化されると、隣り合う半製品ａ５０を連結するものがなくなるので、溝ａ４４を境界として基板ａ３０が分割され、半製品ａ５０が個別に分離してチップ抵抗器ａ１の完成品となる。つまり、溝ａ４４（換言すれば、境界領域Ｚ）において基板ａ３０が切断（分断）され、これによって、個々のチップ抵抗器ａ１が切り出される。なお、基板ａ３０を裏面ａ３０Ｂ側から溝ａ４４の底壁ａ４４Ｂまでエッチングすることによってチップ抵抗器ａ１を切り出しても構わない。　
完成した各チップ抵抗器ａ１では、溝ａ４４の側壁ａ４４Ａの区画面４４Ｃをなしていた部分が、基板ａ２の側面ａ２Ｃ～ａ２Ｆのいずれかとなり、裏面ａ３０Ｂが裏面ａ２Ｂとなる。つまり、前述したようにエッチングによって溝ａ４４を形成する工程（図２７Ｂ参照）は、側面ａ２Ｃ～ａ２Ｆを形成する工程に含まれる。そして、溝ａ４４を形成する工程において、複数のチップ部品領域Ｙ（チップ抵抗器ａ１）における基板ａ３０の側面（区画面４４Ｃ）を、基板ａ３０の表面ａ３０Ａに垂直な平面Ｈに対して傾斜した部分を有するように一度に整形することができる（図２７Ｂ参照）。換言すれば、溝ａ４４を形成することは、各チップ抵抗器ａ１の基板ａ２の側面ａ２Ｃ～ａ２Ｆを、平面Ｈに対して傾斜した部分を有するように一度に整形することになる。　
エッチングによって溝ａ４４を形成することによって、完成したチップ抵抗器ａ１における側面ａ２Ｃ～ａ２Ｆは、不規則パターンのざらざらした粗面になっている。ちなみに、ダイシングソー（図示せず）で溝ａ４４を機械的に形成した場合には、側面ａ２Ｃ～ａ２Ｆは、ダイシングソーの研削跡をなす多数の筋が規則的なパターンで残っている。この筋は、側面ａ２Ｃ～ａ２Ｆをエッチングしたとしても完全に消すことができない。　
また、絶縁膜ａ４５が絶縁膜ａ２３となり、分離した塗布膜ａ４６が樹脂膜ａ２４となる。　以上のように、溝ａ４４を形成してから基板ａ３０を裏面ａ３０Ｂ側から研削すれば、基板ａ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ａ１（チップ部品）に分割できる（複数のチップ抵抗器ａ１の個片を一度に得ることができる）。よって、複数のチップ抵抗器ａ１の製造時間の短縮によってチップ抵抗器ａ１の生産性の向上を図ることができる。ちなみに、直径が８インチの基板ａ３０を用いると５０万個程度のチップ抵抗器ａ１を切り出すことができる。ダイシングソー（図示せず）だけを用いて基板ａ３０に溝ａ４４を形成することでチップ抵抗器ａ１を切り出す場合には、基板ａ３０にたくさんの溝ａ４４を形成するために何度もダイシングソーを移動させねばならないので、チップ抵抗器ａ１の製造時間が長くなるが、第１参考例のようにエッチングによって溝ａ４４を一度に作るのであれば、このような不具合を解決できる。　
　つまり、チップ抵抗器ａ１のチップサイズが小さくても、このように先に溝ａ４４を形成しておいてから基板ａ３０を裏面ａ３０Ｂから研削することによって、チップ抵抗器ａ１を一度に個片化することができる。そのため、従来のようにダイシングソーで基板ａ３０をダイシングすることでチップ抵抗器ａ１を個片にする場合と比べて、ダイシング工程省略によって、コスト低減や時間短縮を図り、歩留まり向上を達成できる。　
また、エッチングによって溝ａ４４を高精度に形成できるので、溝ａ４４によって分割された個々のチップ抵抗器ａ１では、外形寸法精度の向上を図ることができる。特に、プラズマエッチングを用いれば、溝ａ４４を一層高精度に形成できる。具体的には、一般的なダイシングソーを用いて溝ａ４４を形成する場合のチップ抵抗器ａ１の寸法公差が±２０μｍであるのに対して、第１参考例では、チップ抵抗器ａ１の寸法公差を±５μｍ程度まで小さくすることができる。また、レジストパターンａ４１（図２８参照）に応じて、溝ａ４４の間隔を微細化できるので、隣り合う溝ａ４４の間に形成されるチップ抵抗器ａ１の小型化を図ることができる。また、エッチングの場合には、ダイシングソーを用いる場合と異なり、チップ抵抗器ａ１を削り出すのではないから、チップ抵抗器ａ１の側面ａ２Ｃ～ａ２Ｆにおいて隣り合うもの同士のコーナー部ａ１１（図１８（ａ）参照）にチッピングが生じることを低減でき、チップ抵抗器ａ１の外観の向上を図ることができる。　
基板ａ３０を裏面ａ３０Ｂ側から研削することで個々のチップ抵抗器ａ１を切り出す際、チップ抵抗器ａ１によっては、先に切り出されたり遅れて切り出されたりすることがある。つまり、チップ抵抗器ａ１を切り出す際に、チップ抵抗器ａ１間で若干の時間差が生じることがある。この場合、先に切り出されたチップ抵抗器ａ１が左右に振動し、隣接するチップ抵抗器ａ１に接触することがある。このとき、各チップ抵抗器ａ１では、樹脂膜ａ２４（第１樹脂膜ａ２４Ａ）がバンパーとして機能するので、個片化に先立って支持テープａ７１に支持された状態で隣接しているチップ抵抗器ａ１が互いに衝突しても、互いのチップ抵抗器ａ１では樹脂膜ａ２４同士が最初に接触することから、チップ抵抗器ａ１の表面ａ２Ａおよび裏面ａ２Ｂ側のコーナー部ａ１２（特に表面ａ２Ａ側の縁部ａ８５）におけるチッピングを回避または抑制できる。特に、第１樹脂膜ａ２４Ａがチップ抵抗器ａ１の表面ａ２Ａの縁部ａ８５よりも外方に張り出しているから、縁部ａ８５が周囲のものに接触することがないので、縁部ａ８５におけるチッピングを回避または抑制できる。　
なお、完成したチップ抵抗器ａ１における基板ａ２の裏面ａ２Ｂを研磨やエッチングすることによって鏡面化して裏面ａ２Ｂを綺麗にしてもよい。　図２９Ａ～図２９Ｄは、図２７Ｇの工程後におけるチップ抵抗器の回収工程を示す図解的な断面図である。　図２９Ａでは、個片化された複数のチップ抵抗器ａ１が引き続き支持テープａ７１にくっついている状態を示している。この状態で、図２９Ｂに示すように、各チップ抵抗器ａ１の基板ａ２の裏面ａ２Ｂに対して、熱発泡シートａ７３を貼着する。熱発泡シートａ７３は、シート状のシート本体ａ７４と、シート本体ａ７４内に練り込まれた多数の発泡粒子ａ７５とを含んでいる。　
シート本体ａ７４の粘着力は、支持テープａ７１の粘着面ａ７２における粘着力よりも強い。そこで、各チップ抵抗器ａ１の基板ａ２の裏面ａ２Ｂに熱発泡シートａ７３を貼着した後に、図２９Ｃに示すように、支持テープａ７１を各チップ抵抗器ａ１から引き剥がして、チップ抵抗器ａ１を熱発泡シートａ７３に転写する。このとき、支持テープａ７１に紫外線を照射すると（図２９Ｂの点線矢印参照）、粘着面ａ７２の粘着性が低下するので、支持テープａ７１が各チップ抵抗器ａ１から剥がれやすくなる。　
次いで、熱発泡シートａ７３を加熱する。これにより、図２９Ｄに示すように、熱発泡シートａ７３では、シート本体ａ７４内の各発泡粒子ａ７５が発泡してシート本体ａ７４の表面から膨出する。その結果、熱発泡シートａ７３と各チップ抵抗器ａ１の基板ａ２の裏面ａ２Ｂとの接触面積が小さくなり、全てのチップ抵抗器ａ１が熱発泡シートａ７３から自然に剥がれる（脱落する）。このように回収されたチップ抵抗器ａ１は、実装基板ａ９（図１８（ｂ）参照）に実装されたり、エンボスキャリアテープ（図示せず）に形成された収容空間に収容されたりする。この場合、支持テープａ７１または熱発泡シートａ７３からチップ抵抗器ａ１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ抵抗器ａ１が支持テープａ７１にくっついた状態で（図２９Ａ参照）、熱発泡シートａ７３を用いずに、支持テープａ７１からチップ抵抗器ａ１を所定個数ずつ直接引き剥がしてもよい。　
図３０Ａ～図３０Ｃは、図２７Ｇの工程後におけるチップ抵抗器の回収工程（変形例）を示す図解的な断面図である。　図３０Ａ～図３０Ｃに示す別の方法によって、各チップ抵抗器ａ１を回収することもできる。　図３０Ａでは、図２９Ａと同様に、個片化された複数のチップ抵抗器ａ１が引き続き支持テープａ７１にくっついている状態を示している。この状態で、図３０Ｂに示すように、各チップ抵抗器ａ１の基板ａ２の裏面ａ２Ｂに転写テープａ７７を貼着する。転写テープａ７７は、支持テープａ７１の粘着面ａ７２よりも強い粘着力を有する。そこで、図３０Ｃに示すように、各チップ抵抗器ａ１に転写テープａ７７を貼着した後に、支持テープａ７１を各チップ抵抗器ａ１から引き剥がす。この際、前述したように、粘着面ａ７２の粘着性を低下させるために支持テープａ７１に紫外線（図３０Ｂの点線矢印参照）を照射してもよい。　
転写テープａ７７の両端には、回収装置（図示せず）のフレームａ７８が貼り付けられている。両側のフレームａ７８は、互いが接近する方向または離間する方向に移動できる。支持テープａ７１を各チップ抵抗器ａ１から引き剥がした後に、両側のフレームａ７８を互いが離間する方向に移動させると、転写テープａ７７が伸張して薄くなる。これによって、転写テープａ７７の粘着力が低下するので、各チップ抵抗器ａ１が転写テープａ７７から剥がれやすくなる。この状態で、搬送装置（図示せず）の吸着ノズルａ７６をチップ抵抗器ａ１の表面ａ２Ａ側に向けると、搬送装置（図示せず）が発生する吸着力によって、このチップ抵抗器ａ１が転写テープａ７７から引き剥がされて吸着ノズルａ７６に吸着される。この際、図３０Ｃに示す突起ａ７９によって、吸着ノズルａ７６とは反対側から転写テープａ７７越しにチップ抵抗器ａ１を吸着ノズルａ７６側へ突き上げると、チップ抵抗器ａ１を転写テープａ７７から円滑に引き剥がすことができる。このように回収されたチップ抵抗器ａ１は、吸着ノズルａ７６に吸着された状態で搬送装置（図示せず）によって搬送される。　
図３１～図３６は、上記実施形態または変形例に係るチップ抵抗器の縦断面図であり、図３１および図３３では平面図も示している。なお、図３１～図３６では、説明の便宜上、前述した絶縁膜ａ２３等の図示を省略し、基板ａ２、第１接続電極ａ３、第２接続電極ａ４および樹脂膜ａ２４のみを図示している。また、図３１（ｃ）および図３３（ｃ）では、樹脂膜ａ２４の図示を省略している。　
図３１～図３６に示すように、基板ａ２の側面ａ２Ｃ～ａ２Ｆのそれぞれは、基板ａ２の表面ａ２Ａに垂直な平面Ｈに対して傾斜した部分を有している。　図３１および図３２に示すチップ抵抗器ａ１では、側面ａ２Ｃ～ａ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面Ｅに沿った平面である。また、基板ａ２の表面ａ２Ａと基板ａ２の側面ａ２Ｃ～ａ２Ｆのそれぞれとが鋭角を成している。そのため、基板ａ２の裏面ａ２Ｂの縁部ａ９０が、基板ａ２の表面ａ２Ａの縁部ａ８５に対して基板ａ２の内方に後退している。詳しくは、平面視において、裏面ａ２Ｂの輪郭をなす矩形の縁部ａ９０が、表面ａ２Ａの輪郭をなす矩形の縁部ａ８５の内側に位置している（図３１（ｃ）参照）。そのため、側面ａ２Ｃ～ａ２Ｆのいずれに関して、平面Ｅは、表面ａ２Ａの縁部ａ８５から裏面ａ２Ｂの縁部ａ９０へ向かって基板ａ２の内方に後退するように傾斜している。よって、チップ抵抗器ａ１における側面ａ２Ｃ～ａ２Ｆのそれぞれは、裏面ａ２Ｂ側へ向けて細くなる台形（略等脚台形）状である。　
ここで、樹脂膜ａ２４では、前述したように、第１樹脂膜ａ２４Ａが、側面ａ２Ｃ～ａ２Ｆのそれぞれにおいて、各側面と表面ａ２Ａとの境界（縁部ａ８５）から裏面ａ２Ｂ側へ離れた領域に形成されていて、第２樹脂膜ａ２４Ｂが表面ａ２Ａに形成されている。　一方、図３２に示すように、側面ａ２Ｃ～ａ２Ｆのそれぞれにおける第１樹脂膜ａ２４Ａが、各側面と表面ａ２Ａとの境界（縁部ａ８５）において、第２樹脂膜ａ２４Ｂから分離していなくてもよい。この場合、樹脂膜ａ２４は、側面ａ２Ｃ～ａ２Ｆのそれぞれから表面ａ２Ａに渡って連続して形成されている。　
図３３に示すチップ抵抗器ａ１では、側面ａ２Ｃ～ａ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面Ｇに沿った平面である。また、基板ａ２の表面ａ２Ａと基板ａ２の側面ａ２Ｃ～ａ２Ｆのそれぞれとが鈍角を成している。そのため、基板ａ２の裏面ａ２Ｂの縁部ａ９０が、基板ａ２の表面ａ２Ａの縁部ａ８５に対して基板ａ２の外方に張り出している。詳しくは、平面視において、裏面ａ２Ｂの輪郭をなす矩形の縁部ａ９０が、表面ａ２Ａの輪郭をなす矩形の縁部ａ８５の外側に位置している（図３３（ｃ）参照）。そのため、側面ａ２Ｃ～ａ２Ｆのいずれに関して、平面Ｇは、表面ａ２Ａの縁部ａ８５から裏面ａ２Ｂの縁部ａ９０へ向かって基板ａ２の外方に張り出すように傾斜している。よって、チップ抵抗器ａ１における側面ａ２Ｃ～ａ２Ｆのそれぞれは、表面ａ２Ａ側へ向けて細くなる台形（略等脚台形）状である。　
また、側面ａ２Ｃ～ａ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面である必要はなく、図３４～図３６に示すように基板ａ２の内方へ向けて凸湾曲した湾曲面であって、平面Ｈに傾斜した部分（前述した平面Ｅ，Ｇを接線とする曲面部分）を有していればよい。この場合、基板ａ２の表面ａ２Ａと基板ａ２の側面ａ２Ｃ～ａ２Ｆのそれぞれとが鋭角を成しているとともに、基板ａ２の裏面ａ２Ｂと基板ａ２の側面ａ２Ｃ～ａ２Ｆのそれぞれとが鋭角を成している。　
図３４では、基板ａ２の裏面ａ２Ｂの縁部ａ９０が、基板ａ２の表面ａ２Ａの縁部ａ８５に対して基板ａ２の外方および内方のいずれにもずれておらず、平面視において重なっている。図３５では、基板ａ２の裏面ａ２Ｂの縁部ａ９０が、基板ａ２の表面ａ２Ａの縁部ａ８５に対して基板ａ２の内方に後退している。図３６では、基板ａ２の裏面ａ２Ｂの縁部ａ９０が、基板ａ２の表面ａ２Ａの縁部ａ８５に対して基板ａ２の外方に張り出している。　
図３１～図３６に示した側面ａ２Ｃ～ａ２Ｆは、エッチングによって溝ａ４４を作る際のエッチング条件を適宜設定することによって実現できる。つまり、エッチング技術によって、基板ａ２における側面ａ２Ｃ～ａ２Ｆの形状のコントロールが可能となる。　以上のように、チップ抵抗器ａ１では、基板ａ２における表面ａ２Ａの縁部ａ８５および裏面ａ２Ｂの縁部ａ９０のうち、一方が他方よりも基板ａ２の外方へ張り出している（図３５の場合を除く）。そのため、チップ抵抗器ａ１の表面ａ２Ａおよび裏面ａ２Ｂにおけるコーナー部（角部）ａ１２が直角にならないので、コーナー部ａ１２（特に鈍角のコーナー部ａ１２）におけるチッピングを低減できる。　
特に、図３１および図３２に示すチップ抵抗器ａ１では、基板ａ２の裏面ａ２Ｂにおけるコーナー部ａ１２（縁部ａ９０のコーナー部ａ１２）が鈍角になるので、当該コーナー部ａ１２におけるチッピングを低減できる。また、
図３３に示すチップ抵抗器ａ１では、基板ａ２の表面ａ２Ａにおけるコーナー部ａ１２（縁部ａ８５のコーナー部ａ１２）が鈍角になるので、当該コーナー部ａ１２におけるチッピングを低減できる。　
チップ抵抗器ａ１を実装基板ａ９（図１８（ｂ）参照）に実装する場合、自動実装機の吸着ノズル（図示せず）にチップ抵抗器ａ１の裏面ａ２Ｂを吸着してから吸着ノズル（図示せず）を実装基板ａ９まで移動させることによって、チップ抵抗器ａ１を実装基板ａ９に実装する。チップ抵抗器ａ１を吸着ノズル（図示せず）に吸着するのに先立って、チップ抵抗器ａ１の輪郭を表面ａ２Ａ側または裏面ａ２Ｂ側から画像認識してから、チップ抵抗器ａ１の裏面ａ２Ｂにおいて吸着ノズル（図示せず）に吸着させる位置を決める。ここで、縁部ａ８５および縁部ａ９０のうち、一方が他方よりも基板ａ２の外方へ張り出している場合、基板ａ２の表面ａ２Ａ側または裏面ａ２Ｂ側から画像認識したときのチップ部品の輪郭は、基板ａ２における表面ａ２Ａの縁部ａ８５および裏面ａ２Ｂの縁部ａ９０のどちらか一方（基板ａ２の外方へ張り出した縁部）だけで構成されて明瞭である。そのため、チップ抵抗器ａ１の輪郭を正しく認識できるので、チップ抵抗器ａ１の裏面ａ２Ｂにおける所望の部分（たとえば中心部分）を吸着ノズル（図示せず）に対して正確に吸着させて、チップ抵抗器ａ１を精度良く実装基板ａ９（図１８（ｂ）参照）に実装することができる。つまり、実装位置精度の向上を図ることができる。　
特に、図３１、図３３～図３６に示すチップ抵抗器ａ１の場合、側面ａ２Ｃ～ａ２Ｆのそれぞれにおける第２樹脂膜ａ２４Ｂは、基板ａ２の縁部ａ８５が露出されるように表面ａ２Ａから間隔Ｋを開けた領域に形成されている。さらに、図３１、図３４～図３６に示すチップ抵抗器ａ１の場合には、基板ａ２の表面ａ２Ａと側面ａ２Ｃ～ａ２Ｆのそれぞれとが鋭角を成している。よって、基板ａ２の表面ａ２Ａの縁部ａ８５が際立つことからチップ抵抗器ａ１の輪郭（縁部ａ８５）が一層明瞭になって認識しやすくなるので、チップ抵抗器ａ１をより精度良く実装基板ａ９に実装することができる。つまり、当該縁部ａ８５によってチップ抵抗器ａ１の輪郭を容易に認識でき、これによって、正確な位置でチップ抵抗器ａ１を吸着ノズル（図示せず）に吸着させることができる。なお、画像認識するために縁部ａ８５や縁部ａ９０にピントを合わせた場合には、第１樹脂膜ａ２４Ａにはピントが合っていないことから第１樹脂膜ａ２４Ａは不鮮明なっているので、縁部ａ８５または縁部ａ９０と第１樹脂膜ａ２４Ａとが紛らわしくなることはない。　
一方、実装位置精度の向上よりもコーナー部ａ１２におけるチッピングの防止を優先するのであれば、図３２に示すように、基板ａ２のコーナー部ａ１２（ここでは表面ａ２Ａ側のコーナー部ａ１２）を樹脂膜ａ２４で覆ってもよい。この場合、当該コーナー部ａ１２におけるチッピングを確実に回避または抑制できる。　また、基板ａ２の表面ａ２Ａは、第２樹脂膜ａ２４Ｂによって保護されている。特に、第２樹脂膜ａ２４Ｂ（中央部分ａ２４Ｃ）の表面ａ２４Ｄは、第１接続電極ａ３および第２接続電極ａ４以上の高さを有している（図３１（ｂ）、図３２（ｂ）、図３３（ｂ）、図３４（ｂ）、図３５（ｂ）および図３６（ｂ）では図示を省略）。そのため、図１８（ｂ）に示すようにチップ抵抗器ａ１を実装基板ａ９に実装する際に、基板ａ２が表面ａ２Ａ側において実装基板ａ９から衝撃を受ける場合には、第２樹脂膜ａ２４Ｂ（中央部分ａ２４Ｃ）が最初に衝撃を受けるようになっているので、この衝撃を第２樹脂膜ａ２４Ｂによって緩和することによって、基板ａ２の表面ａ２Ａを確実に保護することができる。　
以上、第１参考例の実施形態について説明してきたが、第１参考例はさらに他の形態で実施することもできる。たとえば、第１参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器ａ１を開示したが、第１参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。　
図３７は、第１参考例の他の実施形態に係るチップコンデンサの平面図である。図３８は、図３７の切断面線ＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩから見た断面図である。図３９は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。　これから述べるチップコンデンサａ１０１において、前述したチップ抵抗器ａ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサａ１０１において、チップ抵抗器ａ１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ａ１で説明した部分と同じ構成を有していて、チップ抵抗器ａ１で説明した部分と同じ作用効果を奏することができる。　
図３７を参照して、チップコンデンサａ１０１は、チップ抵抗器ａ１と同様に、基板ａ２と、基板ａ２上（基板ａ２の表面ａ２Ａ側）に配置された第１接続電極ａ３と、同じく基板ａ２上に配置された第２接続電極ａ４とを備えている。基板ａ２は、この実施形態では、平面視において矩形形状を有している。基板ａ２の長手方向両端部に第１接続電極ａ３および第２接続電極ａ４がそれぞれ配置されている。第１接続電極ａ３および第２接続電極ａ４は、この実施形態では、基板ａ２の短手方向に延びたほぼ矩形の平面形状を有している。基板ａ２の表面ａ２Ａには、第１接続電極ａ３および第２接続電極ａ４の間のキャパシタ配置領域ａ１０５内に、複数のキャパシタ要素Ｃ１～Ｃ９が配置されている。複数のキャパシタ要素Ｃ１～Ｃ９は、前述した素子ａ５を構成する複数の素子要素（キャパシタ素子）であり、複数のヒューズユニットａ１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極ａ４に電気的に接続されている。　
図３８および図３９に示されているように、基板ａ２の表面ａ２Ａには絶縁層ａ２０が形成されていて、絶縁層ａ２０の表面に下部電極膜ａ１１１が形成されている。下部電極膜ａ１１１は、キャパシタ配置領域ａ１０５のほぼ全域にわたっている。さらに、下部電極膜ａ１１１は、第１接続電極ａ３の直下の領域にまで延びて形成されている。より具体的には、下部電極膜ａ１１１は、キャパシタ配置領域ａ１０５においてキャパシタ要素Ｃ１～Ｃ９の共通の下部電極として機能するキャパシタ電極領域ａ１１１Ａと、第１接続電極ａ３の直下に配置される外部電極引き出しのためのパッド領域ａ１１１Ｂとを有している。キャパシタ電極領域ａ１１１Ａがキャパシタ配置領域ａ１０５に位置していて、パッド領域ａ１１１Ｂが第１接続電極ａ３の直下に位置して第１接続電極ａ３に接触している。　
キャパシタ配置領域ａ１０５において下部電極膜ａ１１１（キャパシタ電極領域ａ１１１Ａ）を覆って接するように容量膜（誘電体膜）ａ１１２が形成されている。容量膜ａ１１２は、キャパシタ電極領域ａ１１１Ａ（キャパシタ配置領域ａ１０５）の全域にわたって形成されている。容量膜ａ１１２は、この実施形態では、さらにキャパシタ配置領域ａ１０５外の絶縁層ａ２０を覆っている。　
容量膜ａ１１２の上には、上部電極膜ａ１１３が形成されている。図３７では、明瞭化のために、上部電極膜ａ１１３を着色して示してある。上部電極膜ａ１１３は、キャパシタ配置領域ａ１０５に位置するキャパシタ電極領域ａ１１３Ａと、第２接続電極ａ４の直下に位置して第２接続電極ａ４に接触するパッド領域ａ１１３Ｂと、キャパシタ電極領域ａ１１３Ａとパッド領域ａ１１３Ｂとの間に配置されたヒューズ領域ａ１１３Ｃとを有している。　
キャパシタ電極領域ａ１１３Ａにおいて、上部電極膜ａ１１３は、複数の電極膜部分（上部電極膜部分）ａ１３１～ａ１３９に分割（分離）されている。この実施形態では、各電極膜部分ａ１３１～ａ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ａ１１３Ｃから第１接続電極ａ３に向かって帯状に延びている。複数の電極膜部分ａ１３１～ａ１３９は、複数種類の対向面積で、容量膜ａ１１２を挟んで（容量膜ａ１１２に接しつつ）下部電極膜ａ１１１に対向している。より具体的には、電極膜部分ａ１３１～ａ１３９の下部電極膜ａ１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分ａ１３１～ａ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ａ１３１～ａ１３８（またはａ１３１～ａ１３７，ａ１３９）を含む。これによって、各電極膜部分ａ１３１～ａ１３９と容量膜ａ１１２を挟んで対向する下部電極膜ａ１１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１～Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分ａ１３１～ａ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１～Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１～Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１～Ｃ８（またはＣ１～Ｃ７，Ｃ９）を含むことになる。　
この実施形態では、電極膜部分ａ１３１～ａ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分ａ１３５，ａ１３６，ａ１３７，ａ１３８，ａ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分ａ１３５～ａ１３９は、キャパシタ配置領域ａ１０５の第２接続電極ａ４側の端縁から第１接続電極ａ３側の端縁までの範囲に渡って延びて形成されており、電極膜部分ａ１３１～ａ１３４は、それよりも短く形成されている。　
パッド領域ａ１１３Ｂは、第２接続電極ａ４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図３８に示すように、パッド領域ａ１１３Ｂにおける上部電極膜ａ１１３は、第２接続電極ａ４に接している。　ヒューズ領域ａ１１３Ｃは、パッド領域ａ１１３Ｂの一つの長辺（基板ａ２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域ａ１１３Ｃは、パッド領域ａ１１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットａ１０７を含む。　
ヒューズユニットａ１０７は、上部電極膜ａ１１３のパッド領域ａ１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分ａ１３１～ａ１３９は、１つまたは複数個のヒューズユニットａ１０７と一体的に形成されていて、それらのヒューズユニットａ１０７を介してパッド領域ａ１１３Ｂに接続され、このパッド領域ａ１１３Ｂを介して第２接続電極ａ４に電気的に接続されている。図３７に示すように、面積の比較的小さな電極膜部分ａ１３１～ａ１３６は、一つのヒューズユニットａ１０７によってパッド領域ａ１１３Ｂに接続されており、面積の比較的大きな電極膜部分ａ１３７～１３９は複数個のヒューズユニットａ１０７を介してパッド領域ａ１１３Ｂに接続されている。全てのヒューズユニットａ１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットａ１０７は未使用である。　
ヒューズユニットａ１０７は、パッド領域ａ１１３Ｂとの接続のための第１幅広部ａ１０７Ａと、電極膜部分ａ１３１～ａ１３９との接続のための第２幅広部ａ１０７Ｂと、第１および第２幅広部ａ１０７Ａ，７Ｂの間を接続する幅狭部ａ１０７Ｃとを含む。幅狭部ａ１０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。それによって、電極膜部分ａ１３１～ａ１３９のうち不要な電極膜部分を、ヒューズユニットａ１０７の切断によって第１および第２接続電極ａ３，ａ４から電気的に切り離すことができる。　
　図３７および図３９では図示を省略したが、図３８に表れている通り、上部電極膜ａ１１３の表面を含むチップコンデンサａ１０１の表面は、前述した絶縁膜ａ２３によって覆われている。絶縁膜ａ２３は、たとえば窒化膜からなっていて、チップコンデンサａ１０１の上面のみならず、基板ａ２の側面ａ２Ｃ～ａ２Ｆまで延びて、側面ａ２Ｃ～ａ２Ｆの全域をも覆うように形成されている。さらに、絶縁膜ａ２３の上には、前述した樹脂膜ａ２４が形成されている。樹脂膜ａ２４では、第１樹脂膜ａ２４Ａが、側面ａ２Ｃ～ａ２Ｆにおいて表面ａ２Ａ側の部分を覆い、第２樹脂膜ａ２４Ｂが、表面ａ２Ａを覆っているものの、樹脂膜ａ２４は、表面ａ２Ａの縁部ａ８５で途切れていて、縁部ａ８５を露出させている。　
絶縁膜ａ２３および樹脂膜ａ２４は、チップコンデンサａ１０１の表面を保護する保護膜である。これらには、第１接続電極ａ３および第２接続電極ａ４に対応する領域に、前述した開口ａ２５がそれぞれ形成されている。開口ａ２５はそれぞれ下部電極膜ａ１１１のパッド領域ａ１１１Ｂの一部の領域、上部電極膜ａ１１３のパッド領域ａ１１３Ｂの一部の領域を露出させるように絶縁膜ａ２３および樹脂膜ａ２４を貫通している。さらに、この実施形態では、第１接続電極ａ３に対応した開口ａ２５は、容量膜ａ１１２をも貫通している。　
開口ａ２５には、第１接続電極ａ３および第２接続電極ａ４がそれぞれ埋め込まれている。これにより、第１接続電極ａ３は下部電極膜ａ１１１のパッド領域ａ１１１Ｂに接合しており、第２接続電極ａ４は上部電極膜ａ１１３のパッド領域ａ１１３Ｂに接合している。第１および第２外部電極ａ３，４は、樹脂膜ａ２４の表面から突出するように形成されている。これにより、実装基板に対してチップコンデンサａ１０１をフリップチップ接合することができる。　
図４０は、チップコンデンサａ１０１の内部の電気的構成を示す回路図である。第１接続電極ａ３と第２接続電極ａ４との間に複数のキャパシタ要素Ｃ１～Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１～Ｃ９と第２接続電極ａ４との間には、一つまたは複数のヒューズユニットａ１０７でそれぞれ構成されたヒューズＦ１～Ｆ９が直列に介装されている。　
ヒューズＦ１～Ｆ９が全て接続されているときは、チップコンデンサａ１０１の容量値は、キャパシタ要素Ｃ１～Ｃ９の容量値の総和に等しい。複数のヒューズＦ１～Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサａ１０１の容量値が減少する。　
そこで、パッド領域ａ１１１Ｂ，ａ１１３Ｂの間の容量値（キャパシタ要素Ｃ１～Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１～Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１～Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。　
たとえば、キャパシタ要素Ｃ１～Ｃ９の容量値は次のように定められていてもよい。　　　　　　　Ｃ１＝０．０３１２５ｐＦ　　　　　　　Ｃ２＝０．０６２５ｐＦ　　　　　　　Ｃ３＝０．１２５ｐＦ　　　　　　　Ｃ４＝０．２５ｐＦ　　　　　　　Ｃ５＝０．５ｐＦ　　　　　　　Ｃ６＝１ｐＦ　　　　　　　Ｃ７＝２ｐＦ　　　　　　　Ｃ８＝４ｐＦ　　　　　　　Ｃ９＝４ｐＦ　この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサａ１０１の容量を微調整できる。また、ヒューズＦ１～Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ～１８ｐＦの間の任意の容量値のチップコンデンサａ１０１を提供することができる。　
以上のように、この実施形態によれば、第１接続電極ａ３および第２接続電極ａ４の間に、ヒューズＦ１～Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１～Ｃ９が設けられている。キャパシタ要素Ｃ１～Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１～Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサａ１０１を共通の設計で実現することができる。　
チップコンデンサａ１０１の各部の詳細について以下に説明を加える。　図３７を参照して、基板ａ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。キャパシタ配置領域ａ１０５は、概ね、基板ａ２の短辺の長さに相当する一辺を有する正方形領域となる。基板ａ２の厚さは、１５０μｍ程度であってもよい。図３８を参照して、基板ａ２は、たとえば、裏面側（キャパシタ要素Ｃ１～Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。基板ａ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。　
絶縁層ａ２０は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å～２０００Å程度であってもよい。　下部電極膜ａ１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜ａ１１１は、スパッタ法によって形成することができる。上部電極膜ａ１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜ａ１１３は、スパッタ法によって形成することができる。上部電極膜ａ１１３のキャパシタ電極領域ａ１１３Ａを電極膜部分ａ１３１～ａ１３９に分割し、さらに、ヒューズ領域ａ１１３Ｃを複数のヒューズユニットａ１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。　
容量膜ａ１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å～２０００Å（たとえば１０００Å）とすることができる。容量膜ａ１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。　絶縁膜ａ２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜ａ２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。　
第１および第２接続電極ａ３，ａ４は、たとえば、下部電極膜ａ１１１または上部電極膜ａ１１３に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。ニッケル層は下部電極膜ａ１１１または上部電極膜ａ１１３に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２接続電極ａ３，ａ４の最上層の金との相互拡散を抑制する拡散防止層として機能する。　
このようなチップコンデンサａ１０１の製造工程は、素子ａ５を形成した後のチップ抵抗器ａ１の製造工程と同じである。　チップコンデンサａ１０１において素子ａ５（キャパシタ素子）を形成する場合には、まず、前述した基板ａ３０（基板ａ２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁層ａ２０が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ａ１１１が絶縁層ａ２０の表面全域に形成される。下部電極膜ａ１１１の膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜ａ１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図３７等に示したパターンの下部電極膜ａ１１１が得られる。下部電極膜ａ１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。　
次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ａ１１２が、下部電極膜ａ１１１上に形成される。下部電極膜ａ１１１が形成されていない領域では、絶縁層ａ２０の表面に容量膜ａ１１２が形成されることになる。次いで、その容量膜ａ１１２の上に、上部電極膜ａ１１３が形成される。上部電極膜ａ１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、８０００Å程度とされてもよい。次いで、上部電極膜ａ１１３の表面に上部電極膜ａ１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜ａ１１３が、最終形状（図３７等参照）にパターニングされる。それによって、上部電極膜ａ１１３は、キャパシタ電極領域ａ１１３Ａに複数の電極膜部分ａ１３１～１３９に分割された部分を有し、ヒューズ領域ａ１１３Ｃに複数のヒューズユニットａ１０７を有し、それらのヒューズユニットａ１０７に接続されたパッド領域ａ１１３Ｂを有するパターンに整形される。上部電極膜ａ１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。　
以上によって、チップコンデンサａ１０１における素子ａ５（キャパシタ要素Ｃ１～Ｃ９やヒューズユニットａ１０７）が形成される。素子ａ５が形成された後に、プラズマＣＶＤ法によって絶縁膜ａ４５が、素子ａ５（上部電極膜ａ１１３、上部電極膜ａ１１３が形成されていない領域における容量膜ａ１１２）を全て覆うように形成される（図２７Ａ参照）。その後は、溝ａ４４が形成されてから（図２７Ｂ参照）、開口ａ２５が形成される（図２７Ｃ参照）。そして、開口ａ２５から露出された上部電極膜ａ１１３のパッド領域ａ１１３Ｂと下部電極膜ａ１１１のパッド領域ａ１１１Ｂとにプローブａ７０を押し当てて、複数のキャパシタ要素Ｃ０～Ｃ９の総容量値が測定される（図２７Ｃ参照）。この測定された総容量値に基づき、目的とするチップコンデンサａ１０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。　
この状態から、ヒューズユニットａ１０７を溶断するためのレーザトリミングが行われる。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットａ１０７にレーザ光を当てて、そのヒューズユニットａ１０７の幅狭部ａ１０７Ｃ（図３７参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域ａ１１３Ｂから切り離される。ヒューズユニットａ１０７にレーザ光を当てるとき、カバー膜である絶縁膜ａ４５の働きによって、ヒューズユニットａ１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットａ１０７が溶断する。これにより、チップコンデンサａ１０１の容量値を確実に目的の容量値とすることができる。　
次に、たとえばプラズマＣＶＤ法によって、カバー膜（絶縁膜ａ４５）上に窒化シリコン膜が堆積させられ、絶縁膜ａ２３が形成される。前述のカバー膜は最終形態において、絶縁膜ａ２３と一体化し、この絶縁膜ａ２３の一部を構成する。ヒューズの切断後に形成された絶縁膜ａ２３は、ヒューズ溶断の際
に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットａ１０７の切断面を覆って保護する。したがって、絶縁膜ａ２３は、ヒューズユニットａ１０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。これにより、信頼性の高いチップコンデンサａ１０１を製造することができる。絶縁膜ａ２３は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。　
次に、前述した塗布膜ａ４６が形成される（図２７Ｄ参照）。その後、塗布膜ａ４６や絶縁膜ａ２３によって塞がれていた開口ａ２５が開放され（図２７Ｅ参照）、開口ａ２５内に、たとえば無電解めっき法によって、第１接続電極ａ３および第２接続電極ａ４が成長させられる（図２７Ｆ参照）。　その後、チップ抵抗器ａ１の場合と同じように、基板ａ３０を裏面ａ３０Ｂから研削すると（図２７Ｇ参照）、チップコンデンサａ１０１の個片を切り出すことができる。　
フォトリソグラフィ工程を利用した上部電極膜ａ１１３のパターニングでは、微小面積の電極膜部分ａ１３１～ａ１４９を精度良く形成することができ、さらに微細なパターンのヒューズユニットａ１０７を形成することができる。そして、上部電極膜ａ１１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサａ１０１を得ることができる。　
以上、第１参考例のチップ部品（チップ抵抗器ａ１やチップコンデンサａ１０１）について説明してきたが、第１参考例はさらに他の形態で実施することもできる。　たとえば、前述の実施形態では、チップ抵抗器ａ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、チップコンデンサａ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。　
また、チップ抵抗器ａ１やチップコンデンサａ１０１では、基板ａ２の表面に絶縁層ａ２０が形成されているが、基板ａ２が絶縁性の基板であれば、絶縁層ａ２０を省くこともできる。　また、チップコンデンサａ１０１では、上部電極膜ａ１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜ａ１１１だけが複数の電極膜部分に分割されていたり、上部電極膜ａ１１３および下部電極膜ａ１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサａ１０１では、上部電極膜ａ１１３および下部電極膜ａ１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜ａ１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。　
チップコンデンサａ１０１では、また、基板ａ２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜ａ１１２を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。＜第２参考例に係る発明＞（１）第２参考例に係る発明の特徴　たとえば、第２参考例に係る発明の特徴は、以下のＢ１～Ｂ１９である。（Ｂ１）基板と、基板の表面上に形成された素子と、前記基板の表面上に設けられた外部接続電極とを含み、前記基板の側面が、前記基板の表面に垂直な平面に対して傾斜した部分を有している、チップ部品。　
この構成によれば、チップ部品では、基板における表面の縁部および裏面の縁部のうち、一方が他方よりも基板の外方へ張り出している。そのため、チップ部品のコーナー部（角部）が直角にならないので、コーナー部（特に鈍角のコーナー部）におけるチッピングを低減できる。また、この場合、基板の表面側または裏面側から画像認識したときのチップ部品の輪郭は、基板における表面の縁部および裏面の縁部のどちらか一方（基板の外方へ張り出した縁部）だけで構成されて明瞭である。そのため、チップ部品の輪郭を正しく認識できるので、チップ部品を精度良く実装基板に実装することができる。つまり、実装位置精度の向上を図ることができる。（Ｂ２）前記基板の側面が、前記基板の表面に垂直な平面に対して傾斜した平面に沿った平面である、Ｂ１に記載のチップ部品。　
この構成によれば、チップ部品において、基板における表面の縁部および裏面の縁部のうち、一方を確実に他方よりも基板の外方へ張り出すようにすることができる。（Ｂ３）前記基板の表面の縁部に対して前記基板の裏面の縁部が当該基板の内方に後退している、Ｂ１またはＢ２に記載のチップ部品。　この構成によれば、チップ部品では、基板の裏面におけるコーナー部が鈍角になるので、当該コーナー部におけるチッピングを低減できる。（Ｂ４）前記基板の表面の縁部に対して前記基板の裏面の縁部が前記基板の外方に張り出している、Ｂ１またはＢ２に記載のチップ部品。　
この構成によれば、チップ部品では、基板の表面におけるコーナー部が鈍角になるので、当該コーナー部におけるチッピングを低減できる。（Ｂ５）前記基板の表面と前記基板の側面とが鋭角を成している、Ｂ１～Ｂ４のいずれか一項に記載のチップ部品。　この構成によれば、基板の表面の縁部が際立つことからチップ部品の輪郭が一層明瞭になって認識しやすくなるので、チップ部品をより精度良く実装基板に実装することができる。（Ｂ６）前記素子が、複数の素子要素を含み、前記基板上に設けられ、前記複数の素子要素をそれぞれ前記外部接続電極に切断可能に接続する複数のヒューズをさらに含む、Ｂ１～Ｂ５のいずれか一項に記載のチップ部品。（Ｂ７）前記素子要素が、前記基板上に形成された抵抗体膜と、前記抵抗体膜に接するように積層された配線膜とを有する抵抗体である、Ｂ６に記載のチップ部品。　
この構成によれば、チップ部品はチップ抵抗器となり、チップ抵抗器では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。（Ｂ８）前記素子要素が、前記基板上に形成された容量膜と、前記容量膜に接する電極膜とを有するキャパシタ要素である、Ｂ６に記載のチップ部品。　
この構成によれば、チップ部品はチップコンデンサとなり、チップコンデンサでは、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。（Ｂ９）チップ部品は、チップインダクタであってもよい。（Ｂ１０）チップ部品は、チップダイオードであってもよい。（Ｂ１１）基板の表面に素子を形成する工程と、前記基板の表面に外部接続電極を形成する工程と、前記基板の側面を、前記基板の表面に垂直な平面に対して傾斜した部分を有するように整形する工程とを含む、チップ部品の製造方法。　
この方法によれば、完成したチップ部品では、基板における表面の縁部および裏面の縁部のうち、一方が他方よりも基板の外方へ張り出している。そのため、チップ部品のコーナー部（角部）が直角にならないので、コーナー部（特に鈍角のコーナー部）におけるチッピングを低減できる。また、この場合、基板の表面側または裏面側から画像認識したときのチップ部品の輪郭は、基板における表面の縁部および裏面の縁部のどちらか一方（基板の外方へ張り出した縁部）だけで構成されて明瞭である。そのため、チップ部品の輪郭を正しく認識できるので、チップ部品を精度良く実装基板に実装することができる。つまり、実装位置精度の向上を図ることができる。（Ｂ１２）基板の表面上に設定した複数のチップ部品領域にそれぞれ素子および外部接続電極を形成する工程と、前記複数のチップ部品領域の境界領域に、前記基板の表面から所定の深さを有し、かつ前記基板の表面に垂直な平面に対して傾斜した部分を有する側壁により区画された溝を形成する工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ部品に分割する工程とを含む、チップ部品の製造方法。　
この方法によれば、溝を形成する工程において、複数のチップ部品における基板の側面を、基板の表面に垂直な平面に対して傾斜した部分を有するように一度に整形することができる。また、基板の裏面を溝に到達するまで研削することによって、基板から複数のチップ部品の個片を一度に得ることができる。よって、複数のチップ部品の製造時間の短縮を図ることができる。（Ｂ１３）前記基板の側面を、前記基板の表面に垂直な平面に対して傾斜した平面に沿った平面となるように整形する工程を含む、Ｂ１１またはＢ１２に記載のチップ部品の製造方法。　
この方法によれば、チップ部品において、基板における表面の縁部および裏面の縁部のうち、一方を確実に他方よりも基板の外方へ張り出すようにすることができる。（Ｂ１４）前記基板の表面の縁部に対して前記基板の裏面の縁部を当該基板の内方に後退させる工程を含む、Ｂ１１～Ｂ１３のいずれか一項に記載のチップ部品の製造方法。　この方法によれば、チップ部品では、基板の裏面におけるコーナー部が鈍角になるので、当該コーナー部におけるチッピングを低減できる。（Ｂ１５）前記基板の表面の縁部に対して前記基板の裏面の縁部を前記基板の外方に張り出させる工程を含む、Ｂ１１～Ｂ１３のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、チップ部品では、基板の表面におけるコーナー部が鈍角になるので、当該コーナー部におけるチッピングを低減できる。（Ｂ１６）前記基板の表面と前記基板の側面とが鋭角を成している、Ｂ１１～Ｂ１５のいずれか一項に記載のチップ部品の製造方法。　この方法によれば、基板の表面の縁部が際立つことからチップ部品の輪郭が一層明瞭になって認識しやすくなるので、チップ部品をより精度良く実装基板に実装すること（実装位置精度の一層の向上を図ること）ができる。（Ｂ１７）前記素子が、複数の素子要素を含み、前記基板上に、前記複数の素子要素をそれぞれ前記外部接続電極に切断可能に接続する複数のヒューズを設ける工程を含む、Ｂ１１～Ｂ１６のいずれか一項に記載のチップ部品の製造方法。（Ｂ１８）前記素子要素が、前記基板上に形成された抵抗体膜と、前記抵抗体膜に接するように積層された配線膜とを有する抵抗体である、Ｂ１７に記載のチップ部品の製造方法。　
この方法によれば、チップ部品はチップ抵抗器となり、チップ抵抗器では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。（Ｂ１９）前記素子要素が、前記基板上に形成された容量膜と、前記容量膜に接する電極膜とを有するキャパシタ要素である、Ｂ１７に記載のチップ部品の製造方法。　
この方法によれば、チップ部品はチップコンデンサとなり、チップコンデンサでは、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。（２）第２参考例に
係る発明の実施形態　以下では、第２参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図４１～図６３で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。　
図４１（ａ）は、第２参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図４１（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な側面図である。　このチップ抵抗器ｂ１は、微小なチップ部品であり、図４１（ａ）に示すように、直方体形状をなしている。チップ抵抗器ｂ１の平面形状は、直交する二辺（長辺ｂ８１、短辺ｂ８２）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。好ましくは、チップ抵抗器ｂ１の寸法に関し、長さＬ（長辺ｂ８１の長さ）が約０．３ｍｍであり、幅Ｗ（短辺ｂ８２の長さ）が約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。　
このチップ抵抗器ｂ１は、基板上に多数個のチップ抵抗器ｂ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｂ１に分離することによって得られる。　チップ抵抗器ｂ１は、チップ抵抗器ｂ１の本体（抵抗器本体）を構成する基板ｂ２と、外部接続電極となる第１接続電極ｂ３および第２接続電極ｂ４と、第１接続電極ｂ３および第２接続電極ｂ４によって外部接続される素子ｂ５とを主に備えている。　
基板ｂ２は、略直方体のチップ形状である。基板ｂ２において、図４１（ａ）における上面は、表面ｂ２Ａである。表面ｂ２Ａは、基板ｂ２において素子ｂ５が形成される面（素子形成面）であり、略長方形状である。基板ｂ２の厚さ方向において表面ｂ２Ａとは反対側の面は、裏面ｂ２Ｂである。表面ｂ２Ａと裏面ｂ２Ｂとは、ほぼ同形状であり、互いに平行である。ただし、表面ｂ２Ａは、裏面ｂ２Ｂよりも大きい。そのため、表面ｂ２Ａに直交する方向から見た平面視において、裏面ｂ２Ｂは、表面ｂ２Ａの内側におさまる。表面ｂ２Ａにおける一対の長辺ｂ８１および短辺ｂ８２によって区画された矩形状の縁を、縁部ｂ８５ということにし、裏面ｂ２Ｂにおける一対の長辺ｂ８１および短辺ｂ８２によって区画された矩形状の縁を、縁部ｂ９０ということにする。　
基板ｂ２は、表面ｂ２Ａおよび裏面ｂ２Ｂ以外に、これらの面に交差して延びてこれらの面の間を繋ぐ側面ｂ２Ｃ、側面ｂ２Ｄ、側面ｂ２Ｅおよび側面ｂ２Ｆを有している。　側面ｂ２Ｃは、表面ｂ２Ａおよび裏面ｂ２Ｂにおける長手方向一方側（図４１（ａ）における左手前側）の短辺ｂ８２間に架設されていて、側面ｂ２Ｄは、表面ｂ２Ａおよび裏面ｂ２Ｂにおける長手方向他方側（図４１（ａ）における右奥側）の短辺ｂ８２間に架設されている。側面ｂ２Ｃおよび側面ｂ２Ｄは、当該長手方向における基板ｂ２の両端面である。側面ｂ２Ｅは、表面ｂ２Ａおよび裏面ｂ２Ｂにおける短手方向一方側（図４１（ａ）における左奥側）の長辺ｂ８１間に架設されていて、側面ｂ２Ｆは、表面ｂ２Ａおよび裏面ｂ２Ｂにおける短手方向他方側（図４１（ａ）における右手前側）の長辺ｂ８１間に架設されている。側面ｂ２Ｅおよび側面ｂ２Ｆは、当該短手方向における基板ｂ２の両端面である。側面ｂ２Ｃおよび側面ｂ２Ｄのそれぞれは、側面ｂ２Ｅおよび側面ｂ２Ｆのそれぞれと交差（略直交）している。前述したように表面ｂ２Ａが裏面ｂ２Ｂよりも大きいので、側面ｂ２Ｃ～ｂ２Ｆのそれぞれは、裏面ｂ２Ｂ側の上底と表面ｂ２Ａ側の下底とを有する等脚台形状をなしている。つまり、チップ抵抗器ｂ１の側面形状は、等脚台形状である。そのため、表面ｂ２Ａ～側面ｂ２Ｆにおいて隣り合うもの同士が鋭角または鈍角を成している。具体的には、表面ｂ２Ａと、側面ｂ２Ｃ、側面ｂ２Ｄ、側面ｂ２Ｅおよび側面ｂ２Ｆのそれぞれとは鋭角となしていて、裏面ｂ２Ｂと、側面ｂ２Ｃ、側面ｂ２Ｄ、側面ｂ２Ｅおよび側面ｂ２Ｆのそれぞれとは鈍角となしている。なお、説明の便宜上、図４１以降の各図では、側面ｂ２Ｃ～ｂ２Ｆのそれぞれを実際よりも傾斜させて（誇張して）示している。　
基板ｂ２では、表面ｂ２Ａおよび側面ｂ２Ｃ～ｂ２Ｆのそれぞれの全域が絶縁膜ｂ２３で覆われている。そのため、厳密には、図４１（ａ）では、表面ｂ２Ａおよび側面ｂ２Ｃ～ｂ２Ｆのそれぞれの全域は、絶縁膜ｂ２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ抵抗器ｂ１は、樹脂膜ｂ２４を有している。樹脂膜ｂ２４は、第１樹脂膜ｂ２４Ａと、第１樹脂膜ｂ２４Ａとは別の第２樹脂膜ｂ２４Ｂとを含んでいる。第１樹脂膜ｂ２４Ａは、側面ｂ２Ｃ、側面ｂ２Ｄ、側面ｂ２Ｅおよび側面ｂ２Ｆのそれぞれにおいて表面ｂ２Ａの縁部ｂ８５から裏面ｂ２Ｂ側へ少し離れた領域に形成されている。第２樹脂膜ｂ２４Ｂは、表面ｂ２Ａ上の絶縁膜ｂ２３において表面ｂ２Ａの縁部ｂ８５に重ならない部分（縁部ｂ８５の内側領域）を覆っている。絶縁膜ｂ２３および樹脂膜ｂ２４については、以降で詳説する。　
第１接続電極ｂ３および第２接続電極ｂ４は、基板ｂ２の表面ｂ２Ａ上において縁部ｂ８５よりも内側の領域に形成されていて、表面ｂ２Ａ上の第２樹脂膜ｂ２４Ｂから部分的に露出されている。換言すれば、第２樹脂膜ｂ２４Ｂは、第１接続電極ｂ３および第２接続電極ｂ４を露出させるように表面ｂ２Ａ（厳密には表面ｂ２Ａ上の絶縁膜ｂ２３）を覆っている。第１接続電極ｂ３および第２接続電極ｂ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ｂ２Ａ上に積層することによって構成されている。第１接続電極ｂ３および第２接続電極ｂ４は、表面ｂ２Ａの長手方向に間隔を隔てて配置されており、表面ｂ２Ａの短手方向において長手である。図４１（ａ）では、表面ｂ２Ａにおいて、側面ｂ２Ｃ寄りの位置に第１接続電極ｂ３が設けられ、側面ｂ２Ｄ寄りの位置に第２接続電極ｂ４が設けられている。　
素子ｂ５は、回路素子であって、基板ｂ２の表面ｂ２Ａにおける第１接続電極ｂ３と第２接続電極ｂ４との間の領域に形成されていて、絶縁膜ｂ２３および第２樹脂膜ｂ２４Ｂによって上から被覆されている。素子ｂ５は、前述した抵抗器本体を構成している。この実施形態の素子ｂ５は、抵抗ｂ５６である。抵抗ｂ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ｂ２Ａ上でマトリックス状に配列した回路網によって構成されている。抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。素子ｂ５は、後述する配線膜ｂ２２に電気的に接続されていて、配線膜ｂ２２を介して第１接続電極ｂ３と第２接続電極ｂ４とに電気的に接続されている。　
図４１（ｂ）に示すように、第１接続電極ｂ３と第２接続電極ｂ４を実装基板ｂ９に対向させて、半田ｂ１３によって実装基板ｂ９の回路（図示せず）に対して電気的かつ機械的に接続することにより、チップ抵抗器ｂ１を実装基板ｂ９に実装（フリップチップ接続）することができる。なお、外部接続電極として機能する第１接続電極ｂ３および第２接続電極ｂ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。　
図４２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。　図４２を参照して、素子ｂ５は、抵抗回路網となっている。具体的に、素子ｂ５は、行方向（基板ｂ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｂ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子ｂ５の抵抗回路網を構成する複数の素子要素である。　
これら多数個の抵抗体Ｒが１個～６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板ｂ２の表面ｂ２Ａには、抵抗回路を素子ｂ５に対して電気的に組み込んだり、または、素子ｂ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズ（ヒューズ）Ｆが設けられている。複数のヒューズＦおよび導体膜Ｄは、第２接続電極ｂ３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第２接続電極ｂ３に対して切断可能（切り離し可能）に接続している。複数のヒューズＦおよび導体膜Ｄは、前述した抵抗器本体を構成している。　
図４３Ａは、図４２に示す素子の一部分を拡大して描いた平面図である。図４３Ｂは、素子における抵抗体の構成を説明するために描いた図４３ＡのＢ－Ｂに沿う長さ方向の縦断面図である。図４３Ｃは、素子における抵抗体の構成を説明するために描いた図４３ＡのＣ－Ｃに沿う幅方向の縦断面図である。　図４３Ａ、図４３Ｂおよび図４３Ｃを参照して、抵抗体Ｒの構成について説明をする。　
チップ抵抗器ｂ１は、前述した配線膜ｂ２２、絶縁膜ｂ２３および樹脂膜ｂ２４の他に、絶縁層ｂ２０と抵抗体膜ｂ２１とをさらに備えている（図４３Ｂおよび図４３Ｃ参照）。絶縁層ｂ２０、抵抗体膜ｂ２１、配線膜ｂ２２、絶縁膜ｂ２３および樹脂膜ｂ２４は、基板ｂ２（表面ｂ２Ａ）上に形成されている。　絶縁層ｂ２０は、ＳｉＯ２（酸化シリコン）からなる。絶縁層ｂ２０は、基板ｂ２の表面ｂ２Ａの全域を覆っている。絶縁層ｂ２０の厚さは、約１００００Åである。　
抵抗体膜ｂ２１は、絶縁層ｂ２０上に形成されている。抵抗体膜ｂ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜ｂ２１の厚さは、約２０００Åである。抵抗体膜ｂ２１は、第１接続電極ｂ３と第２接続電極ｂ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｂ２１Ａ」という）を構成していて、抵抗体膜ラインｂ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図４３Ａ参照）。　
抵抗体膜ラインｂ２１Ａ上には、配線膜ｂ２２が積層されている。配線膜ｂ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜ｂ２２の厚さは、約８０００Åである。配線膜ｂ２２は、抵抗体膜ラインｂ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｂ２１Ａに接している。　
この構成の抵抗体膜ラインｂ２１Ａおよび配線膜ｂ２２の電気的特徴を回路記号で示すと、図４４の通りである。すなわち、図４４（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｂ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。　そして、配線膜ｂ２２が積層された領域では、配線膜ｂ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｂ２２で抵抗体膜ラインｂ２１Ａが短絡されている。よって、図４４（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。　
また、隣接する抵抗体膜ラインｂ２１Ａ同士は抵抗体膜ｂ２１および配線膜ｂ２２で接続されているから、図４３Ａに示す素子ｂ５の抵抗回路網は、図４４（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜ｂ２１および配線膜ｂ２２は、抵抗体Ｒや抵抗回路（つまり素子ｂ５）を構成している。そして、各抵抗体Ｒは、抵抗体膜ラインｂ２１Ａ（抵抗体膜ｂ２１）と、抵抗体膜ラインｂ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ｂ２２とを含み、配線膜ｂ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｂ２１Ａが、１個の抵抗体Ｒを構
成している。抵抗体Ｒを構成している部分における抵抗体膜ラインｂ２１Ａは、その形状および大きさが全て等しい。よって、基板ｂ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。　
また、抵抗体膜ラインｂ２１Ａ上に積層された配線膜ｂ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図４２参照）。　図４５（ａ）は、図４２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図４５（ｂ）は、図４５（ａ）のＢ－Ｂに沿う断面構造を示す図である。　
図４５（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｂ２１上に積層された配線膜ｂ２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ラインｂ２１Ａ上に積層された配線膜ｂ２２と同じレイヤーに、配線膜ｂ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜ｂ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。　
つまり、抵抗体膜ｂ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ｂ５を第１接続電極ｂ３および第２接続電極ｂ４に接続するための配線膜が、配線膜ｂ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜ｂ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。　
ここで、配線膜ｂ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図４２および図４５（ａ）参照）。トリミング対象領域Ｘは、第２接続電極ｂ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜ｂ２２の下方にも抵抗体膜ｂ２１が形成されている（図４５（ｂ）参照）。そして、ヒューズＦは、配線膜ｂ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。　
なお、ヒューズＦは、配線膜ｂ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｂ２１）の一部と抵抗体膜ｂ２１上の配線膜ｂ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。　また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。　
図４６は、第２参考例の実施形態に係る素子の電気回路図である。　図４６を参照して、素子ｂ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ｂ３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４～Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２～Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図４７および図４８においても同じである。　
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４～抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図４５（ａ）参照）を介して直列に接続されている。　図４６に示すように全てのヒューズＦが溶断されていない状態では、素子ｂ５は、第１接続電極ｂ３および第２接続電極ｂ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ｂ３および第２接続電極ｂ４が接続されたチップ抵抗器ｂ１が構成されている。　
また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４～Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｂ５に組み込まれてはいない。　
この実施形態に係るチップ抵抗器ｂ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ｂ５に組み込まれることになる。よって、素子ｂ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。　
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｂ５（抵抗ｂ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｂ１において所望の値の抵抗を発生させることができる。　
図４７は、第２参考例の他の実施形態に係る素子の電気回路図である。　図４６に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４～抵抗回路Ｒ／３２を直列接続して素子ｂ５を構成する代わりに、図４７に示すように素子ｂ５を構成してもかまわない。詳しくは、第１接続電極ｂ３および第２接続電極ｂ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子ｂ５を構成してもよい。　
この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｂ５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｂ５から電気的に分離されるので、チップ抵抗器ｂ１全体の抵抗値を調整することができる。　
図４８は、第２参考例のさらに他の実施形態に係る素子の電気回路図である。　図４８に示す素子ｂ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｂ５に電気的に組み込まれることになる。　
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。　かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり、チップ抵抗器ｂ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｂ１を共通の設計で実現することができる。　
以上のように、このチップ抵抗器ｂ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。　図４９は、チップ抵抗器の模式的な断面図である。　次に、図４９を参照して、チップ抵抗器ｂ１についてさらに詳しく説明する。なお、説明の便宜上、図４９では、前述した素子ｂ５については簡略化して示しているとともに、基板ｂ２以外の各要素にはハッチングを付している。　
ここでは、前述した絶縁膜ｂ２３および樹脂膜ｂ２４について説明する。　絶縁膜ｂ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å～５０００Å（ここでは、約３０００Å）である。絶縁膜ｂ２３は、表面ｂ２Ａおよび側面ｂ２Ｃ～ｂ２Ｆのそれぞれにおける全域に亘って設けられている。表面ｂ２Ａ上の絶縁膜ｂ２３は、抵抗体膜ｂ２１および抵抗体膜ｂ２１上の各配線膜ｂ２２（つまり、素子ｂ５）を表面（図４９の上側）から被覆していて、素子ｂ５における各抵抗体Ｒの上面を覆っている。そのため、絶縁膜ｂ２３は、前述したトリミング対象領域Ｘにおける配線膜ｂ２２も覆っている（図４５（ｂ）参照）。また、絶縁膜ｂ２３は、素子ｂ５（配線膜ｂ２２および抵抗体膜ｂ２１）に接しており、抵抗体膜ｂ２１以外の領域では絶縁層ｂ２０にも接している。これにより、表面ｂ２Ａ上の絶縁膜ｂ２３は、表面ｂ２Ａ全域を覆って素子ｂ５および絶縁層ｂ２０を保護する保護膜として機能している。また、表面ｂ２Ａでは、絶縁膜ｂ２３によって、抵抗体Ｒ間における配線膜ｂ２２以外での短絡（隣り合う抵抗体膜ラインｂ２１Ａ間における短絡）が防止されている。　
一方、側面ｂ２Ｃ～ｂ２Ｆのそれぞれに設けられた絶縁膜ｂ２３は、側面ｂ２Ｃ～ｂ２Ｆのそれぞれを保護する保護層として機能している。側面ｂ２Ｃ～ｂ２Ｆのそれぞれと表面ｂ２Ａとの境界は、前述した縁部ｂ８５であるが、絶縁膜ｂ２３は、当該境界（縁部ｂ８５）も覆っている。絶縁膜ｂ２３において、縁部ｂ８５を覆っている部分（縁部ｂ８５に重なっている部分）を端部ｂ２３Ａということにする。　
樹脂膜ｂ２４は、絶縁膜ｂ２３とともにチップ抵抗器ｂ１の表面ｂ２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜ｂ２４の厚みは、約５μｍである。　樹脂膜ｂ２４は、前述したように、第１樹脂膜ｂ２４Ａと第２樹脂膜ｂ２４Ｂとを有している。　第１樹脂膜ｂ２４Ａは、側面ｂ２Ｃ～ｂ２Ｆのそれぞれにおいて縁部ｂ８５（絶縁膜ｂ２３の端部ｂ２３Ａ）から裏面ｂ２Ｂ側へ少し離れた部分を被覆している。具体的に、第１樹脂膜ｂ２４Ａは、側面ｂ２Ｃ～ｂ２Ｆのそれぞれにおいて、表面ｂ２Ａの縁部ｂ８５から裏面ｂ２Ｂ側に間隔Ｋを開けた領域に形成されている。ただし、第１樹脂膜ｂ２４Ａは、裏面ｂ２Ｂよりも表面ｂ２Ａ側へ偏って配置されている。側面ｂ２Ｃおよびｂ２Ｄの第１樹脂膜ｂ２４Ａは、短辺ｂ８２に沿って筋状に延びており、短辺ｂ８２方向における全域にわたって形成されている（図４１（ａ）参照）。側面ｂ２Ｅおよびｂ２Ｆの第１樹脂膜ｂ２４Ａ
は、長辺ｂ８１に沿って筋状に延びており、長辺ｂ８１方向における全域にわたって形成されている（図４１（ａ）参照）。側面ｂ２Ｃ～ｂ２Ｆのそれぞれにおける第１樹脂膜ｂ２４Ａは、表面ｂ２Ａの縁（縁部ｂ８５）よりも外方に張り出している。詳しくは、第１樹脂膜ｂ２４Ａは、表面ｂ２Ａに沿う方向において縁部ｂ８５よりも外方へ円弧状に膨出している。そのため、平面視では、第１樹脂膜ｂ２４Ａがチップ抵抗器ｂ１の輪郭をなす。　
第２樹脂膜ｂ２４Ｂは、表面ｂ２Ａ上の絶縁膜ｂ２３の表面（絶縁膜ｂ２３に被覆された抵抗体膜ｂ２１および配線膜ｂ２２も含む）の略全域を被覆している。具体的に、第２樹脂膜ｂ２４Ｂは、絶縁膜ｂ２３の端部ｂ２３Ａ（表面ｂ２Ａの縁部ｂ８５）を覆わないように、端部ｂ２３Ａから外れて形成されている。そのため、第１樹脂膜ｂ２４Ａと第２樹脂膜ｂ２４Ｂとは、連続しておらず、端部ｂ２３Ａ（縁部ｂ８５の全域）において途切れている。これにより、絶縁膜ｂ２３の端部ｂ２３Ａ（縁部ｂ８５の全域）は、外部に露出されている。　
第２樹脂膜ｂ２４Ｂにおいて、平面視で離れた２つの位置には、開口ｂ２５が１つずつ形成されている。各開口ｂ２５は、第２樹脂膜ｂ２４Ｂおよび絶縁膜ｂ２３を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口ｂ２５は、第２樹脂膜ｂ２４Ｂだけでなく絶縁膜ｂ２３にも形成されている。各開口ｂ２５からは、配線膜ｂ２２の一部が露出されている。配線膜ｂ２２において各開口ｂ２５から露出された部分は、外部接続用のパッド領域ｂ２２Ａとなっている。　
２つの開口ｂ２５のうち、一方の開口ｂ２５は、第１接続電極ｂ３によって埋め尽くされ、他方の開口ｂ２５は、第２接続電極ｂ４によって埋め尽くされている。そして、第１接続電極ｂ３および第２接続電極ｂ４のそれぞれの一部は、第２樹脂膜ｂ２４Ｂの表面において開口ｂ２５からはみ出している。第１接続電極ｂ３は、当該一方の開口ｂ２５を介して、この開口ｂ２５におけるパッド領域ｂ２２Ａにおいて配線膜ｂ２２に対して電気的に接続されている。第２接続電極ｂ４は、当該他方の開口ｂ２５を介して、この開口ｂ２５におけるパッド領域ｂ２２Ａにおいて配線膜ｂ２２に対して電気的に接続されている。これにより、第１接続電極ｂ３および第２接続電極ｂ４のそれぞれは、素子ｂ５に対して電気的に接続されている。ここで、配線膜ｂ２２は、抵抗体Ｒのまとまり（抵抗ｂ５６）、第１接続電極ｂ３および第２接続電極ｂ４のそれぞれに接続された配線を形成している。　
このように、開口ｂ２５が形成された第２樹脂膜ｂ２４Ｂおよび絶縁膜ｂ２３は、開口ｂ２５から第１接続電極ｂ３および第２接続電極ｂ４を露出させた状態で表面ｂ２Ａを覆っている。そのため、第２樹脂膜ｂ２４Ｂの表面において開口ｂ２５からはみ出した第１接続電極ｂ３および第２接続電極ｂ４を介して、チップ抵抗器ｂ１と実装基板ｂ９との間における電気的接続を達成することができる（図４１（ｂ）参照）。　
ここで、第２樹脂膜ｂ２４Ｂにおいて第１接続電極ｂ３と第２接続電極ｂ４との間に位置する部分（「中央部分ｂ２４Ｃ」ということにする）は、第１接続電極ｂ３および第２接続電極ｂ４よりも高くなっている（表面ｂ２Ａから離れている）。つまり、中央部分ｂ２４Ｃは、第１接続電極ｂ３および第２接続電極ｂ４以上の高さの表面ｂ２４Ｄを有している。表面ｂ２４Ｄは、表面ｂ２Ａから離れる方向へ向けて凸湾曲している。　
図５０Ａ～図５０Ｇは、図４９に示すチップ抵抗器の製造方法を示す図解的な断面図である。　まず、図５０Ａに示すように、基板ｂ２の元となる基板ｂ３０を用意する。この場合、基板ｂ３０の表面ｂ３０Ａは、基板ｂ２の表面ｂ２Ａであり、基板ｂ３０の裏面ｂ３０Ｂは、基板ｂ２の裏面ｂ２Ｂである。　
そして、基板ｂ３０の表面ｂ３０Ａを熱酸化して、表面ｂ３０ＡにＳｉＯ２等からなる絶縁層ｂ２０を形成し、絶縁層ｂ２０上に素子ｂ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ｂ２２）を形成する。具体的には、スパッタリングにより、まず、絶縁層ｂ２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｂ２１を全面に形成し、さらに、抵抗体膜ｂ２１に接するように抵抗体膜ｂ２１の上にアルミニウム（Ａｌ）の配線膜ｂ２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ｂ２１および配線膜ｂ２２を選択的に除去してパターニングし、図４３Ａに示すように、平面視で、抵抗体膜ｂ２１が積層された一定幅の抵抗体膜ラインｂ２１Ａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインｂ２１Ａおよび配線膜ｂ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図４２参照）。続いて、たとえばウェットエッチングにより抵抗体膜ラインｂ２１Ａの上に積層された配線膜ｂ２２を選択的に除去する。この結果、抵抗体膜ラインｂ２１Ａ上に一定間隔Ｒをあけて配線膜ｂ２２が積層された構成の素子ｂ５が得られる。この際、抵抗体膜ｂ２１および配線膜ｂ２２が目標寸法で形成されたか否かを確かめるために、素子ｂ５全体の抵抗値を測定してもよい。　
図５０Ａを参照して、素子ｂ５は、１枚の基板ｂ３０に形成するチップ抵抗器ｂ１の数に応じて、基板ｂ３０の表面ｂ３０Ａ上における多数の箇所に形成される。基板ｂ３０において素子ｂ５（前述した抵抗ｂ５６）が形成された１つの領域をチップ部品領域Ｙ（またはチップ抵抗器領域Ｙ）というと、基板ｂ３０の表面ｂ３０Ａには、抵抗ｂ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ｂ５）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｂ１（図４９参照）を平面視したものと一致する。そして、基板ｂ３０の表面ｂ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ～６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｂ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｂ１の大量生産が可能になる。　
次いで、図５０Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｂ４５を、基板ｂ３０の表面ｂ３０Ａの全域に亘って形成する。絶縁膜ｂ４５は、絶縁層ｂ２０および絶縁層ｂ２０上の素子ｂ５（抵抗体膜ｂ２１や配線膜ｂ２２）を全て覆っていて、これらに接している。そのため、絶縁膜ｂ４５は、前述したトリミング対象領域Ｘ（図４２参照）における配線膜ｂ２２も覆っている。また、絶縁膜ｂ４５は、基板ｂ３０の表面ｂ３０Ａにおいて全域に亘って形成されることから、表面ｂ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜ｂ４５は、表面ｂ３０Ａ（表面ｂ３０Ａ上の素子ｂ５も含む）全域を保護する保護膜となる。　
次いで、図５０Ｂに示すように、絶縁膜ｂ４５を全て覆うように、基板ｂ３０の表面ｂ３０Ａの全域に亘ってレジストパターンｂ４１を形成する。レジストパターンｂ４１には、開口ｂ４２が形成されている。　図５１は、図５０Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。　
図５１を参照して、レジストパターンｂ４１の開口ｂ４２は、多数のチップ抵抗器ｂ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｂ１の輪郭の間の領域（図５１においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口ｂ４２の全体形状は、互いに直交する直線部分ｂ４２Ａおよびｂ４２Ｂを複数有する格子状になっている。　
レジストパターンｂ４１では、開口ｂ４２において互いに直交する直線部分ｂ４２Ａおよびｂ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分ｂ４２Ａおよびｂ４２Ｂの交差部分ｂ４３は、平面視で略９０°をなすように尖っている。　図５０Ｂを参照して、レジストパターンｂ４１をマスクとするプラズマエッチングにより、絶縁膜ｂ４５、絶縁層ｂ２０および基板ｂ３０のそれぞれを選択的に除去する。これにより、隣り合う素子ｂ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｂ３０の材料が除去される。その結果、平面視においてレジストパターンｂ４１の開口ｂ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｂ４５および絶縁層ｂ２０を貫通して基板ｂ３０の表面ｂ３０Ａから基板ｂ３０の厚さ途中まで到達する所定深さの溝ｂ４４が形成される。溝ｂ４４は、互いに対向する１対の側壁ｂ４４Ａと、当該１対の側壁ｂ４４Ａの下端（基板ｂ３０の裏面ｂ３０Ｂ側の端）の間を結ぶ底壁ｂ４４Ｂとによって区画されている。基板ｂ３０の表面ｂ３０Ａを基準とした溝ｂ４４の深さは約１００μｍであり、溝ｂ４４の幅（対向する側壁ｂ４４Ａの間隔）は２０μｍ前後である。ただし、溝ｂ４４の幅は、底壁ｂ４４Ｂに近付くに従って広がっている。そのため、各側壁ｂ４４Ａにおいて溝ｂ４４を区画する側面（区画面ｂ４４Ｃ）は、基板ｂ３０の表面ｂ３０Ａに垂直な平面Ｈに対して傾斜している。　
基板ｂ３０における溝ｂ４４の全体形状は、平面視でレジストパターンｂ４１の開口ｂ４２（図５１参照）と一致する格子状になっている。そして、基板ｂ３０の表面ｂ３０Ａでは、各素子ｂ５が形成されたチップ部品領域Ｙのまわりを溝ｂ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板ｂ３０において素子ｂ５が形成された部分は、チップ抵抗器ｂ１の半製品ｂ５０である。基板ｂ３０の表面ｂ３０Ａでは、溝ｂ４４に取り囲まれたチップ部品領域Ｙに半製品ｂ５０が１つずつ位置していて、これらの半製品ｂ５０は、行列状に整列配置されている。このように溝ｂ４４を形成することによって、基板ｂ３０を複数のチップ部品領域Ｙ毎の基板ｂ２（前述した抵抗器本体）に分離する。　
図５０Ｂに示すように溝ｂ４４が形成された後、レジストパターンｂ４１を除去し、図５０Ｃに示すようにマスクｂ６５を用いたエッチングによって、絶縁膜ｂ４５を選択的に除去する。マスクｂ６５では、絶縁膜ｂ４５において平面視で各パッド領域ｂ２２Ａ（図４９参照）に一致する部分に、開口ｂ６６が形成されている。これにより、エッチングによって、絶縁膜ｂ４５において開口ｂ６６と一致する部分が除去され、当該部分には、開口ｂ２５が形成される。これにより、絶縁膜ｂ４５は、開口ｂ２５において各パッド領域ｂ２２Ａを露出させるように形成されたことになる。１つの半製品ｂ５０につき、開口ｂ２５は２つ形成される。　
各半製品ｂ５０において、絶縁膜ｂ４５に２つの開口ｂ２５を形成した後に、抵抗測定装置（図示せず）のプローブｂ７０を各開口ｂ２５のパッド領域ｂ２２Ａに接触させて、素子ｂ５の全体の抵抗値を検出する。そして、絶縁膜ｂ４５越しにレーザ光（図示せず）を任意のヒューズＦ（図４２参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｂ２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｂ５０（換言すれば、チップ抵抗器ｂ１）全体の抵抗値を調整できる。このとき、絶縁膜ｂ４５が素子ｂ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｂ５に付着して短絡が生じることを防止できる。また、絶縁膜ｂ４５がヒューズＦ（抵抗体膜ｂ２１）を覆っていることから、レーザ光のエネルギーをヒュー
ズＦに蓄えてヒューズＦを確実に溶断することができる。　
その後、ＣＶＤ法によって絶縁膜ｂ４５上にＳｉＮを形成し、絶縁膜ｂ４５を厚くする。このとき、図５０Ｄに示すように、溝ｂ４４の内周面（前述した側壁ｂ４４Ａの区画面ｂ４４Ｃや底壁ｂ４４Ｂの上面）の全域にも絶縁膜ｂ４５が形成される。最終的な絶縁膜ｂ４５（図５０Ｄに示された状態）は、１０００Å～５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜ｂ４５の一部は、各開口ｂ２５に入り込んで開口ｂ２５を塞いでいる。　
その後、ポリイミドからなる感光性樹脂の液体を、基板ｂ３０に対して、絶縁膜ｂ４５の上からスプレー塗布して、図５０Ｄに示すように感光性樹脂の塗布膜ｂ４６を形成する。液状の感光性樹脂は、溝ｂ４４の入口（絶縁膜ｂ２３の端部ｂ２３Ａや基板ｂ２の縁部ｂ８５に相当する部分）では留まることができずに流れてしまう。そのため、液状の感光性樹脂は、溝ｂ４４の側壁ｂ４４Ａ（区画面ｂ４４Ｃ）において基板ｂ３０の表面ｂ３０Ａよりも裏面ｂ３０Ｂ側（底壁ｂ４４Ｂ側）の領域と、表面ｂ３０Ａ上で絶縁膜ｂ２３の端部ｂ２３Ａから外れた領域とに付着し、それぞれの領域において塗布膜ｂ４６（樹脂膜）となる。表面ｂ３０Ａ上の塗布膜ｂ４６は、表面張力によって上方へ凸湾曲した形状となる。　
なお、溝ｂ４４の側壁ｂ４４Ａに形成された塗布膜ｂ４６は、溝ｂ４４の側壁ｂ４４Ａにおける素子ｂ５側（表面ｂ３０Ａ側）の一部を覆っているだけで、塗布膜ｂ４６は、溝ｂ４４の底壁ｂ４４Ｂまで届いていない。そのため、溝ｂ４４は、塗布膜ｂ４６によって塞がれていない。　次いで、塗布膜ｂ４６に熱処理（キュア処理）を施す。これにより、塗布膜ｂ４６の厚みが熱収縮するとともに、塗布膜ｂ４６が硬化して膜質が安定する。　
次いで、図５０Ｅに示すように、塗布膜ｂ４６をパターニングし、表面ｂ３０Ａ上の塗布膜ｂ４６において平面視で配線膜ｂ２２の各パッド領域ｂ２２Ａ（開口ｂ２５）と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域ｂ２２Ａに整合（一致）するパターンの開口ｂ６１が形成されたマスクｂ６２を用いて、塗布膜ｂ４６を、当該パターンで露光して現像する。これにより、各パッド領域ｂ２２Ａの上方で塗布膜ｂ４６が分離される。次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ｂ２２Ａ上の絶縁膜ｂ４５が除去されることで、各開口ｂ２５が開放されてパッド領域ｂ２２Ａが露出される。　
次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｂ２５におけるパッド領域ｂ２２Ａ上に形成する。このとき、Ｎｉ／Ｐｄ／Ａｕ積層膜を開口ｂ２５から塗布膜ｂ４６の表面まではみ出るようにする。これにより、各開口ｂ２５内のＮｉ／Ｐｄ／Ａｕ積層膜が、図５０Ｆに示す第１接続電極ｂ３および第２接続電極ｂ４となる。なお、第１接続電極ｂ３および第２接続電極ｂ４の上面は、表面ｂ３０Ａ上で凸湾曲した塗布膜ｂ４６の上端以下の位置にある。　
次いで、第１接続電極ｂ３および第２接続電極ｂ４間での通電検査が行われた後に、基板ｂ３０が裏面ｂ３０Ｂから研削される。　具体的には、溝ｂ４４を形成した後に、図５０Ｇに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｂ７２を有する支持テープｂ７１が、粘着面ｂ７２において、各半製品ｂ５０における第１接続電極ｂ３および第２接続電極ｂ４側（つまり、表面ｂ３０Ａ）に貼着される。これにより、各半製品ｂ５０が支持テープｂ７１に支持される。ここで、支持テープｂ７１として、たとえば、ラミネートテープを用いることができる。　
各半製品ｂ５０が支持テープｂ７１に支持された状態で、基板ｂ３０を裏面ｂ３０Ｂ側から研削する。研削によって、溝ｂ４４の底壁ｂ４４Ｂ（図５０Ｆ参照）の上面に達するまで基板ｂ３０が薄型化されると、隣り合う半製品ｂ５０を連結するものがなくなるので、溝ｂ４４を境界として基板ｂ３０が分割され、半製品ｂ５０が個別に分離してチップ抵抗器ｂ１の完成品となる。つまり、溝ｂ４４（換言すれば、境界領域Ｚ）において基板ｂ３０が切断（分断）され、これによって、個々のチップ抵抗器ｂ１が切り出される。なお、基板ｂ３０を裏面ｂ３０Ｂ側から溝ｂ４４の底壁ｂ４４Ｂまでエッチングすることによってチップ抵抗器ｂ１を切り出しても構わない。　
完成した各チップ抵抗器ｂ１では、溝ｂ４４の側壁ｂ４４Ａの区画面ｂ４４Ｃをなしていた部分が、基板ｂ２の側面ｂ２Ｃ～ｂ２Ｆのいずれかとなり、裏面ｂ３０Ｂが裏面ｂ２Ｂとなる。つまり、前述したようにエッチングによって溝ｂ４４を形成する工程（図５０Ｂ参照）は、側面ｂ２Ｃ～ｂ２Ｆを形成する工程に含まれる。そして、溝ｂ４４を形成する工程において、複数のチップ部品領域Ｙ（チップ抵抗器ｂ１）における基板ｂ３０の側面（区画面ｂ４４Ｃ）を、基板ｂ３０の表面ｂ３０Ａに垂直な平面Ｈに対して傾斜した部分を有するように一度に整形することができる（図５０Ｂ参照）。換言すれば、溝ｂ４４を形成することは、各チップ抵抗器ｂ１の基板ｂ２の側面ｂ２Ｃ～ｂ２Ｆを、平面Ｈに対して傾斜した部分を有するように一度に整形することになる。　
エッチングによって溝ｂ４４を形成することによって、完成したチップ抵抗器ｂ１における側面ｂ２Ｃ～ｂ２Ｆは、不規則パターンのざらざらした粗面になっている。ちなみに、ダイシングソー（図示せず）で溝ｂ４４を機械的に形成した場合には、側面ｂ２Ｃ～ｂ２Ｆは、ダイシングソーの研削跡をなす多数の筋が規則的なパターンで残っている。この筋は、側面ｂ２Ｃ～ｂ２Ｆをエッチングしたとしても完全に消すことができない。　
また、絶縁膜ｂ４５が絶縁膜ｂ２３となり、分離した塗布膜ｂ４６が樹脂膜ｂ２４となる。　以上のように、溝ｂ４４を形成してから基板ｂ３０を裏面ｂ３０Ｂ側から研削すれば、基板ｂ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｂ１（チップ部品）に分割できる（複数のチップ抵抗器ｂ１の個片を一度に得ることができる）。よって、複数のチップ抵抗器ｂ１の製造時間の短縮によってチップ抵抗器ｂ１の生産性の向上を図ることができる。ちなみに、直径が８インチの基板ｂ３０を用いると５０万個程度のチップ抵抗器ｂ１を切り出すことができる。ダイシングソー（図示せず）だけを用いて基板ｂ３０に溝ｂ４４を形成することでチップ抵抗器ｂ１を切り出す場合には、基板ｂ３０にたくさんの溝ｂ４４を形成するために何度もダイシングソーを移動させねばならないので、チップ抵抗器ｂ１の製造時間が長くなるが、第２参考例のようにエッチングによって溝ｂ４４を一度に作るのであれば、このような不具合を解決できる。　
つまり、チップ抵抗器ｂ１のチップサイズが小さくても、このように先に溝ｂ４４を形成しておいてから基板ｂ３０を裏面ｂ３０Ｂから研削することによって、チップ抵抗器ｂ１を一度に個片化することができる。そのため、従来のようにダイシングソーで基板ｂ３０をダイシングすることでチップ抵抗器ｂ１を個片にする場合と比べて、ダイシング工程省略によって、コスト低減や時間短縮を図り、歩留まり向上を達成できる。　
また、エッチングによって溝ｂ４４を高精度に形成できるので、溝ｂ４４によって分割された個々のチップ抵抗器ｂ１では、外形寸法精度の向上を図ることができる。特に、プラズマエッチングを用いれば、溝ｂ４４を一層高精度に形成できる。具体的には、一般的なダイシングソーを用いて溝ｂ４４を形成する場合のチップ抵抗器ｂ１の寸法公差が±２０μｍであるのに対して、第２参考例では、チップ抵抗器ｂ１の寸法公差を±５μｍ程度まで小さくすることができる。また、レジストパターンｂ４１（図５１参照）に応じて、溝ｂ４４の間隔を微細化できるので、隣り合う溝ｂ４４の間に形成されるチップ抵抗器ｂ１の小型化を図ることができる。また、エッチングの場合には、ダイシングソーを用いる場合と異なり、チップ抵抗器ｂ１を削り出すのではないから、チップ抵抗器ｂ１の側面ｂ２Ｃ～ｂ２Ｆにおいて隣り合うもの同士のコーナー部ｂ１１（図４１（ａ）参照）にチッピングが生じることを低減でき、チップ抵抗器ｂ１の外観の向上を図ることができる。　
基板ｂ３０を裏面ｂ３０Ｂ側から研削することで個々のチップ抵抗器ｂ１を切り出す際、チップ抵抗器ｂ１によっては、先に切り出されたり遅れて切り出されたりすることがある。つまり、チップ抵抗器ｂ１を切り出す際に、チップ抵抗器ｂ１間で若干の時間差が生じることがある。この場合、先に切り出されたチップ抵抗器ｂ１が左右に振動し、隣接するチップ抵抗器ｂ１に接触することがある。このとき、各チップ抵抗器ｂ１では、樹脂膜ｂ２４（第１樹脂膜ｂ２４Ａ）がバンパーとして機能するので、個片化に先立って支持テープｂ７１に支持された状態で隣接しているチップ抵抗器ｂ１が互いに衝突しても、互いのチップ抵抗器ｂ１では樹脂膜ｂ２４同士が最初に接触することから、チップ抵抗器ｂ１の表面ｂ２Ａおよび裏面ｂ２Ｂ側のコーナー部ｂ１２（特に表面ｂ２Ａ側の縁部ｂ８５）におけるチッピングを回避または抑制できる。特に、第１樹脂膜ｂ２４Ａがチップ抵抗器ｂ１の表面ｂ２Ａの縁部ｂ８５よりも外方に張り出しているから、縁部ｂ８５が周囲のものに接触することがないので、縁部ｂ８５におけるチッピングを回避または抑制できる。　
なお、完成したチップ抵抗器ｂ１における基板ｂ２の裏面ｂ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｂ２Ｂを綺麗にしてもよい。　図５２Ａ～図５２Ｄは、図５０Ｇの工程後におけるチップ抵抗器の回収工程を示す図解的な断面図である。　図５２Ａでは、個片化された複数のチップ抵抗器ｂ１が引き続き支持テープｂ７１にくっついている状態を示している。この状態で、図５２Ｂに示すように、各チップ抵抗器ｂ１の基板ｂ２の裏面ｂ２Ｂに対して、熱発泡シートｂ７３を貼着する。熱発泡シートｂ７３は、シート状のシート本体ｂ７４と、シート本体ｂ７４内に練り込まれた多数の発泡粒子ｂ７５とを含んでいる。　
シート本体ｂ７４の粘着力は、支持テープｂ７１の粘着面ｂ７２における粘着力よりも強い。そこで、各チップ抵抗器ｂ１の基板ｂ２の裏面ｂ２Ｂに熱発泡シートｂ７３を貼着した後に、図５２Ｃに示すように、支持テープｂ７１を各チップ抵抗器ｂ１から引き剥がして、チップ抵抗器ｂ１を熱発泡シートｂ７３に転写する。このとき、支持テープｂ７１に紫外線を照射すると（図５２Ｂの点線矢印参照）、粘着面ｂ７２の粘着性が低下するので、支持テープｂ７１が各チップ抵抗器ｂ１から剥がれやすくなる。　
次いで、熱発泡シートｂ７３を加熱する。これにより、図５２Ｄに示すように、熱発泡シートｂ７３では、シート本体ｂ７４内の各発泡粒子ｂ７５が発泡してシート本体ｂ７４の表面から膨出する。その結果、熱発泡シートｂ７３と各チップ抵抗器ｂ１の基板ｂ２の裏面ｂ２Ｂとの接触面積が小さくなり、全てのチップ抵抗器ｂ１が熱発泡シートｂ７３から自然に剥がれる（脱落する）。このように回収されたチップ抵抗器ｂ１は、実装基板ｂ９（図４１（ｂ）参照）に実装されたり、エンボスキャリアテープ（図示せず）に形成された収容空間に収容されたりする。この場合、支持テープｂ７１または熱発泡シートｂ７３からチップ抵抗器ｂ１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ抵抗器ｂ１が支持テープｂ７１にくっついた状態で（図５２Ａ参照）、熱発泡シートｂ７３を用いずに、支持テープｂ７１からチップ抵抗器ｂ１を所定個数ずつ直接引き剥がしてもよい。　
図５３Ａ～図５３Ｃは、図５０Ｇの工程後におけるチップ抵抗器の回収工程（変形例）を示す図解的な断面図である。　図５３Ａ～図５３Ｃに示す別の方法によって、各チップ抵抗器ｂ１を回収することもできる。　図５３Ａでは、図５２Ａと同様に、個片化さ
れた複数のチップ抵抗器ｂ１が引き続き支持テープｂ７１にくっついている状態を示している。この状態で、図５３Ｂに示すように、各チップ抵抗器ｂ１の基板ｂ２の裏面ｂ２Ｂに転写テープｂ７７を貼着する。転写テープｂ７７は、支持テープｂ７１の粘着面ｂ７２よりも強い粘着力を有する。そこで、図５３Ｃに示すように、各チップ抵抗器ｂ１に転写テープｂ７７を貼着した後に、支持テープｂ７１を各チップ抵抗器ｂ１から引き剥がす。この際、前述したように、粘着面ｂ７２の粘着性を低下させるために支持テープｂ７１に紫外線（図５３Ｂの点線矢印参照）を照射してもよい。　
転写テープｂ７７の両端には、回収装置（図示せず）のフレームｂ７８が貼り付けられている。両側のフレームｂ７８は、互いが接近する方向または離間する方向に移動できる。支持テープｂ７１を各チップ抵抗器ｂ１から引き剥がした後に、両側のフレームｂ７８を互いが離間する方向に移動させると、転写テープｂ７７が伸張して薄くなる。これによって、転写テープｂ７７の粘着力が低下するので、各チップ抵抗器ｂ１が転写テープｂ７７から剥がれやすくなる。この状態で、搬送装置（図示せず）の吸着ノズルｂ７６をチップ抵抗器ｂ１の表面ｂ２Ａ側に向けると、搬送装置（図示せず）が発生する吸着力によって、このチップ抵抗器ｂ１が転写テープｂ７７から引き剥がされて吸着ノズルｂ７６に吸着される。この際、図５３Ｃに示す突起ｂ７９によって、吸着ノズルｂ７６とは反対側から転写テープｂ７７越しにチップ抵抗器ｂ１を吸着ノズルｂ７６側へ突き上げると、チップ抵抗器ｂ１を転写テープｂ７７から円滑に引き剥がすことができる。このように回収されたチップ抵抗器ｂ１は、吸着ノズルｂ７６に吸着された状態で搬送装置（図示せず）によって搬送される。　
図５４～図５９は、上記実施形態または変形例に係るチップ抵抗器の縦断面図であり、図５４および図５６では平面図も示している。なお、図５４～図５９では、説明の便宜上、前述した絶縁膜ｂ２３等の図示を省略し、基板ｂ２、第１接続電極ｂ３、第２接続電極ｂ４および樹脂膜ｂ２４のみを図示している。また、図５４（ｃ）および図５６（ｃ）では、樹脂膜ｂ２４の図示を省略している。　
図５４～図５９に示すように、基板ｂ２の側面ｂ２Ｃ～ｂ２Ｆのそれぞれは、基板ｂ２の表面ｂ２Ａに垂直な平面Ｈに対して傾斜した部分を有している。　図５４および図５５に示すチップ抵抗器ｂ１では、側面ｂ２Ｃ～ｂ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面Ｅに沿った平面である。また、基板ｂ２の表面ｂ２Ａと基板ｂ２の側面ｂ２Ｃ～ｂ２Ｆのそれぞれとが鋭角を成している。そのため、基板ｂ２の裏面ｂ２Ｂの縁部ｂ９０が、基板ｂ２の表面ｂ２Ａの縁部ｂ８５に対して基板ｂ２の内方に後退している。詳しくは、平面視において、裏面ｂ２Ｂの輪郭をなす矩形の縁部ｂ９０が、表面ｂ２Ａの輪郭をなす矩形の縁部ｂ８５の内側に位置している（図５４（ｃ）参照）。そのため、側面ｂ２Ｃ～ｂ２Ｆのいずれに関して、平面Ｅは、表面ｂ２Ａの縁部ｂ８５から裏面ｂ２Ｂの縁部ｂ９０へ向かって基板ｂ２の内方に後退するように傾斜している。よって、チップ抵抗器ｂ１における側面ｂ２Ｃ～ｂ２Ｆのそれぞれは、裏面ｂ２Ｂ側へ向けて細くなる台形（略等脚台形）状である。　
ここで、樹脂膜ｂ２４では、前述したように、第１樹脂膜ｂ２４Ａが、側面ｂ２Ｃ～ｂ２Ｆのそれぞれにおいて、各側面と表面ｂ２Ａとの境界（縁部ｂ８５）から裏面ｂ２Ｂ側へ離れた領域に形成されていて、第２樹脂膜ｂ２４Ｂが表面ｂ２Ａに形成されている。　一方、図５５に示すように、側面ｂ２Ｃ～ｂ２Ｆのそれぞれにおける第１樹脂膜ｂ２４Ａが、各側面と表面ｂ２Ａとの境界（縁部ｂ８５）において、第２樹脂膜ｂ２４Ｂから分離していなくてもよい。この場合、樹脂膜ｂ２４は、側面ｂ２Ｃ～ｂ２Ｆのそれぞれから表面ｂ２Ａに渡って連続して形成されている。　
図５６に示すチップ抵抗器ｂ１では、側面ｂ２Ｃ～ｂ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面Ｇに沿った平面である。また、基板ｂ２の表面ｂ２Ａと基板ｂ２の側面ｂ２Ｃ～ｂ２Ｆのそれぞれとが鈍角を成している。そのため、基板ｂ２の裏面ｂ２Ｂの縁部ｂ９０が、基板ｂ２の表面ｂ２Ａの縁部ｂ８５に対して基板ｂ２の外方に張り出している。詳しくは、平面視において、裏面ｂ２Ｂの輪郭をなす矩形の縁部ｂ９０が、表面ｂ２Ａの輪郭をなす矩形の縁部ｂ８５の外側に位置している（図５６（ｃ）参照）。そのため、側面ｂ２Ｃ～ｂ２Ｆのいずれに関して、平面Ｇは、表面ｂ２Ａの縁部ｂ８５から裏面ｂ２Ｂの縁部ｂ９０へ向かって基板ｂ２の外方に張り出すように傾斜している。よって、チップ抵抗器ｂ１における側面ｂ２Ｃ～ｂ２Ｆのそれぞれは、表面ｂ２Ａ側へ向けて細くなる台形（略等脚台形）状である。　
また、側面ｂ２Ｃ～ｂ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面である必要はなく、図５７～図５９に示すように基板ｂ２の内方へ向けて凸湾曲した湾曲面であって、平面Ｈに傾斜した部分（前述した平面Ｅ，Ｇを接線とする曲面部分）を有していればよい。この場合、基板ｂ２の表面ｂ２Ａと基板ｂ２の側面ｂ２Ｃ～ｂ２Ｆのそれぞれとが鋭角を成しているとともに、基板ｂ２の裏面ｂ２Ｂと基板ｂ２の側面ｂ２Ｃ～ｂ２Ｆのそれぞれとが鋭角を成している。　
図５７では、基板ｂ２の裏面ｂ２Ｂの縁部ｂ９０が、基板ｂ２の表面ｂ２Ａの縁部ｂ８５に対して基板ｂ２の外方および内方のいずれにもずれておらず、平面視において重なっている。図５８では、基板ｂ２の裏面ｂ２Ｂの縁部ｂ９０が、基板ｂ２の表面ｂ２Ａの縁部ｂ８５に対して基板ｂ２の内方に後退している。図５９では、基板ｂ２の裏面ｂ２Ｂの縁部ｂ９０が、基板ｂ２の表面ｂ２Ａの縁部ｂ８５に対して基板ｂ２の外方に張り出している。　
図５４～図５９に示した側面ｂ２Ｃ～ｂ２Ｆは、エッチングによって溝ｂ４４を作る際のエッチング条件を適宜設定することによって実現できる。つまり、エッチング技術によって、基板ｂ２における側面ｂ２Ｃ～ｂ２Ｆの形状のコントロールが可能となる。　以上のように、チップ抵抗器ｂ１では、基板ｂ２における表面ｂ２Ａの縁部ｂ８５および裏面ｂ２Ｂの縁部ｂ９０のうち、一方が他方よりも基板ｂ２の外方へ張り出している（図５８の場合を除く）。そのため、チップ抵抗器ｂ１の表面ｂ２Ａおよび裏面ｂ２Ｂにおけるコーナー部（角部）ｂ１２が直角にならないので、コーナー部ｂ１２（特に鈍角のコーナー部ｂ１２）におけるチッピングを低減できる。　
特に、図５４および図５５に示すチップ抵抗器ｂ１では、基板ｂ２の裏面ｂ２Ｂにおけるコーナー部ｂ１２（縁部ｂ９０のコーナー部ｂ１２）が鈍角になるので、当該コーナー部ｂ１２におけるチッピングを低減できる。また、図５６に示すチップ抵抗器ｂ１では、基板ｂ２の表面ｂ２Ａにおけるコーナー部ｂ１２（縁部ｂ８５のコーナー部ｂ１２）が鈍角になるので、当該コーナー部ｂ１２におけるチッピングを低減できる。　
チップ抵抗器ｂ１を実装基板ｂ９（図４１（ｂ）参照）に実装する場合、自動実装機の吸着ノズル（図示せず）にチップ抵抗器ｂ１の裏面ｂ２Ｂを吸着してから吸着ノズル（図示せず）を実装基板ｂ９まで移動させることによって、チップ抵抗器ｂ１を実装基板ｂ９に実装する。チップ抵抗器ｂ１を吸着ノズル（図示せず）に吸着するのに先立って、チップ抵抗器ｂ１の輪郭を表面ｂ２Ａ側または裏面ｂ２Ｂ側から画像認識してから、チップ抵抗器ｂ１の裏面ｂ２Ｂにおいて吸着ノズル（図示せず）に吸着させる位置を決める。ここで、縁部ｂ８５および縁部ｂ９０のうち、一方が他方よりも基板ｂ２の外方へ張り出している場合、基板ｂ２の表面ｂ２Ａ側または裏面ｂ２Ｂ側から画像認識したときのチップ部品の輪郭は、基板ｂ２における表面ｂ２Ａの縁部ｂ８５および裏面ｂ２Ｂの縁部ｂ９０のどちらか一方（基板ｂ２の外方へ張り出した縁部）だけで構成されて明瞭である。そのため、チップ抵抗器ｂ１の輪郭を正しく認識できるので、チップ抵抗器ｂ１の裏面ｂ２Ｂにおける所望の部分（たとえば中心部分）を吸着ノズル（図示せず）に対して正確に吸着させて、チップ抵抗器ｂ１を精度良く実装基板ｂ９（図４１（ｂ）参照）に実装することができる。つまり、実装位置精度の向上を図ることができる。　
特に、図５４、図５６～図５９に示すチップ抵抗器ｂ１の場合、側面ｂ２Ｃ～ｂ２Ｆのそれぞれにおける第２樹脂膜ｂ２４Ｂは、基板ｂ２の縁部ｂ８５が露出されるように表面ｂ２Ａから間隔Ｋを開けた領域に形成されている。さらに、図５４、図５７～図５９に示すチップ抵抗器ｂ１の場合には、基板ｂ２の表面ｂ２Ａと側面ｂ２Ｃ～ｂ２Ｆのそれぞれとが鋭角を成している。よって、基板ｂ２の表面ｂ２Ａの縁部ｂ８５が際立つことからチップ抵抗器ｂ１の輪郭（縁部ｂ８５）が一層明瞭になって認識しやすくなるので、チップ抵抗器ｂ１をより精度良く実装基板ｂ９に実装することができる。つまり、当該縁部ｂ８５によってチップ抵抗器ｂ１の輪郭を容易に認識でき、これによって、正確な位置でチップ抵抗器ｂ１を吸着ノズル（図示せず）に吸着させることができる。なお、画像認識するために縁部ｂ８５や縁部ｂ９０にピントを合わせた場合には、第１樹脂膜ｂ２４Ａにはピントが合っていないことから第１樹脂膜ｂ２４Ａは不鮮明なっているので、縁部ｂ８５または縁部ｂ９０と第１樹脂膜ｂ２４Ａとが紛らわしくなることはない。　
一方、実装位置精度の向上よりもコーナー部ｂ１２におけるチッピングの防止を優先するのであれば、図５５に示すように、基板ｂ２のコーナー部ｂ１２（ここでは表面ｂ２Ａ側のコーナー部ｂ１２）を樹脂膜ｂ２４で覆ってもよい。この場合、当該コーナー部ｂ１２におけるチッピングを確実に回避または抑制できる。　また、基板ｂ２の表面ｂ２Ａは、第２樹脂膜ｂ２４Ｂによって保護されている。特に、第２樹脂膜ｂ２４Ｂ（中央部分ｂ２４Ｃ）の表面ｂ２４Ｄは、第１接続電極ｂ３および第２接続電極ｂ４以上の高さを有している（図５４（ｂ）、図５５（ｂ）、図５６（ｂ）、図５７（ｂ）、図５８（ｂ）および図５９（ｂ）では図示を省略）。そのため、図４１（ｂ）に示すようにチップ抵抗器ｂ１を実装基板ｂ９に実装する際に、基板ｂ２が表面ｂ２Ａ側において実装基板ｂ９から衝撃を受ける場合には、第２樹脂膜ｂ２４Ｂ（中央部分ｂ２４Ｃ）が最初に衝撃を受けるようになっているので、この衝撃を第２樹脂膜ｂ２４Ｂによって緩和することによって、基板ｂ２の表面ｂ２Ａを確実に保護することができる。　
以上、第２参考例の実施形態について説明してきたが、第２参考例はさらに他の形態で実施することもできる。たとえば、第２参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器ｂ１を開示したが、第２参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。　
図６０は、第２参考例の他の実施形態に係るチップコンデンサの平面図である。図６１は、図６０の切断面線ＬＸＩ－ＬＸＩから見た断面図である。図６２は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。　これから述べるチップコンデンサｂ１０１において、前述したチップ抵抗器ｂ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサｂ１０１において、チップ抵抗器ｂ１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ｂ１で説明した部分と同じ構成を有していて、チップ抵抗器ｂ１で説明した部分と同じ作用効果を奏することができる。　
図６０を参照して、チップコンデンサｂ１０１は、チップ抵抗器ｂ１と同様に、基板ｂ２と、基板ｂ２上（基板ｂ２の表面ｂ２Ａ側）に配置された第１接続電極ｂ３と、同じく基板ｂ２上に配置された第２接続電極ｂ４とを備えている。基板ｂ２は、この実
施形態では、平面視において矩形形状を有している。基板ｂ２の長手方向両端部に第１接続電極ｂ３および第２接続電極ｂ４がそれぞれ配置されている。第１接続電極ｂ３および第２接続電極ｂ４は、この実施形態では、基板ｂ２の短手方向に延びたほぼ矩形の平面形状を有している。基板ｂ２の表面ｂ２Ａには、第１接続電極ｂ３および第２接続電極ｂ４の間のキャパシタ配置領域ｂ１０５内に、複数のキャパシタ要素Ｃ１～Ｃ９が配置されている。複数のキャパシタ要素Ｃ１～Ｃ９は、前述した素子ｂ５を構成する複数の素子要素（キャパシタ素子）であり、複数のヒューズユニットｂ１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極ｂ４に電気的に接続されている。　
図６１および図６２に示されているように、基板ｂ２の表面ｂ２Ａには絶縁層ｂ２０が形成されていて、絶縁層ｂ２０の表面に下部電極膜ｂ１１１が形成されている。下部電極膜ｂ１１１は、キャパシタ配置領域ｂ１０５のほぼ全域にわたっている。さらに、下部電極膜ｂ１１１は、第１接続電極ｂ３の直下の領域にまで延びて形成されている。より具体的には、下部電極膜ｂ１１１は、キャパシタ配置領域ｂ１０５においてキャパシタ要素Ｃ１～Ｃ９の共通の下部電極として機能するキャパシタ電極領域ｂ１１１Ａと、第１接続電極ｂ３の直下に配置される外部電極引き出しのためのパッド領域ｂ１１１Ｂとを有している。キャパシタ電極領域ｂ１１１Ａがキャパシタ配置領域ｂ１０５に位置していて、パッド領域ｂ１１１Ｂが第１接続電極ｂ３の直下に位置して第１接続電極ｂ３に接触している。　
キャパシタ配置領域ｂ１０５において下部電極膜ｂ１１１（キャパシタ電極領域ｂ１１１Ａ）を覆って接するように容量膜（誘電体膜）ｂ１１２が形成されている。容量膜ｂ１１２は、キャパシタ電極領域ｂ１１１Ａ（キャパシタ配置領域ｂ１０５）の全域にわたって形成されている。容量膜ｂ１１２は、この実施形態では、さらにキャパシタ配置領域ｂ１０５外の絶縁層ｂ２０を覆っている。　
容量膜ｂ１１２の上には、上部電極膜ｂ１１３が形成されている。図６０では、明瞭化のために、上部電極膜ｂ１１３を着色して示してある。上部電極膜ｂ１１３は、キャパシタ配置領域ｂ１０５に位置するキャパシタ電極領域ｂ１１３Ａと、第２接続電極ｂ４の直下に位置して第２接続電極ｂ４に接触するパッド領域ｂ１１３Ｂと、キャパシタ電極領域ｂ１１３Ａとパッド領域ｂ１１３Ｂとの間に配置されたヒューズ領域ｂ１１３Ｃとを有している。　
キャパシタ電極領域ｂ１１３Ａにおいて、上部電極膜ｂ１１３は、複数の電極膜部分（上部電極膜部分）ｂ１３１～ｂ１３９に分割（分離）されている。この実施形態では、各電極膜部分ｂ１３１～ｂ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ｂ１１３Ｃから第１接続電極ｂ３に向かって帯状に延びている。複数の電極膜部分ｂ１３１～ｂ１３９は、複数種類の対向面積で、容量膜ｂ１１２を挟んで（容量膜ｂ１１２に接しつつ）下部電極膜ｂ１１１に対向している。より具体的には、電極膜部分ｂ１３１～ｂ１３９の下部電極膜ｂ１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分ｂ１３１～ｂ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ｂ１３１～ｂ１３８（またはｂ１３１～ｂ１３７，ｂ１３９）を含む。これによって、各電極膜部分ｂ１３１～ｂ１３９と容量膜ｂ１１２を挟んで対向する下部電極膜ｂ１１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１～Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分ｂ１３１～ｂ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１～Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１～Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１～Ｃ８（またはＣ１～Ｃ７，Ｃ９）を含むことになる。　
この実施形態では、電極膜部分ｂ１３１～ｂ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分ｂ１３５，ｂ１３６，ｂ１３７，ｂ１３８，ｂ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分ｂ１３５～ｂ１３９は、キャパシタ配置領域ｂ１０５の第２接続電極ｂ４側の端縁から第１接続電極ｂ３側の端縁までの範囲に渡って延びて形成されており、電極膜部分ｂ１３１～ｂ１３４は、それよりも短く形成されている。　
パッド領域ｂ１１３Ｂは、第２接続電極ｂ４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図６１に示すように、パッド領域ｂ１１３Ｂにおける上部電極膜ｂ１１３は、第２接続電極ｂ４に接している。　ヒューズ領域ｂ１１３Ｃは、パッド領域ｂ１１３Ｂの一つの長辺（基板ｂ２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域ｂ１１３Ｃは、パッド領域ｂ１１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットｂ１０７を含む。　
ヒューズユニットｂ１０７は、上部電極膜ｂ１１３のパッド領域ｂ１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分ｂ１３１～ｂ１３９は、１つまたは複数個のヒューズユニットｂ１０７と一体的に形成されていて、それらのヒューズユニットｂ１０７を介してパッド領域ｂ１１３Ｂに接続され、このパッド領域ｂ１１３Ｂを介して第２接続電極ｂ４に電気的に接続されている。図６０に示すように、面積の比較的小さな電極膜部分ｂ１３１～ｂ１３６は、一つのヒューズユニットｂ１０７によってパッド領域ｂ１１３Ｂに接続されており、面積の比較的大きな電極膜部分ｂ１３７～ｂ１３９は複数個のヒューズユニットｂ１０７を介してパッド領域ｂ１１３Ｂに接続されている。全てのヒューズユニットｂ１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットｂ１０７は未使用である。　
ヒューズユニットｂ１０７は、パッド領域ｂ１１３Ｂとの接続のための第１幅広部ｂ１０７Ａと、電極膜部分ｂ１３１～ｂ１３９との接続のための第２幅広部ｂ１０７Ｂと、第１および第２幅広部ｂ１０７Ａ，７Ｂの間を接続する幅狭部ｂ１０７Ｃとを含む。幅狭部ｂ１０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。それによって、電極膜部分ｂ１３１～ｂ１３９のうち不要な電極膜部分を、ヒューズユニットｂ１０７の切断によって第１および第２接続電極ｂ３，４から電気的に切り離すことができる。　
図６０および図６２では図示を省略したが、図６１に表れている通り、上部電極膜ｂ１１３の表面を含むチップコンデンサｂ１０１の表面は、前述した絶縁膜ｂ２３によって覆われている。絶縁膜ｂ２３は、たとえば窒化膜からなっていて、チップコンデンサｂ１０１の上面のみならず、基板ｂ２の側面ｂ２Ｃ～ｂ２Ｆまで延びて、側面ｂ２Ｃ～ｂ２Ｆの全域をも覆うように形成されている。さらに、絶縁膜ｂ２３の上には、前述した樹脂膜ｂ２４が形成されている。樹脂膜ｂ２４では、第１樹脂膜ｂ２４Ａが、側面ｂ２Ｃ～ｂ２Ｆにおいて表面ｂ２Ａ側の部分を覆い、第２樹脂膜ｂ２４Ｂが、表面ｂ２Ａを覆っているものの、樹脂膜ｂ２４は、表面ｂ２Ａの縁部ｂ８５で途切れていて、縁部ｂ８５を露出させている。　
絶縁膜ｂ２３および樹脂膜ｂ２４は、チップコンデンサｂ１０１の表面を保護する保護膜である。これらには、第１接続電極ｂ３および第２接続電極ｂ４に対応する領域に、前述した開口ｂ２５がそれぞれ形成されている。開口ｂ２５はそれぞれ下部電極膜ｂ１１１のパッド領域ｂ１１１Ｂの一部の領域、上部電極膜ｂ１１３のパッド領域ｂ１１３Ｂの一部の領域を露出させるように絶縁膜ｂ２３および樹脂膜ｂ２４を貫通している。さらに、この実施形態では、第１接続電極ｂ３に対応した開口ｂ２５は、容量膜ｂ１１２をも貫通している。　
開口ｂ２５には、第１接続電極ｂ３および第２接続電極ｂ４がそれぞれ埋め込まれている。これにより、第１接続電極ｂ３は下部電極膜ｂ１１１のパッド領域ｂ１１１Ｂに接合しており、第２接続電極ｂ４は上部電極膜ｂ１１３のパッド領域ｂ１１３Ｂに接合している。第１および第２外部電極ｂ３，ｂ４は、樹脂膜ｂ２４の表面から突出するように形成されている。これにより、実装基板に対してチップコンデンサｂ１０１をフリップチップ接合することができる。　
図６３は、チップコンデンサｂ１０１の内部の電気的構成を示す回路図である。第１接続電極ｂ３と第２接続電極ｂ４との間に複数のキャパシタ要素Ｃ１～Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１～Ｃ９と第２接続電極ｂ４との間には、一つまたは複数のヒューズユニットｂ１０７でそれぞれ構成されたヒューズＦ１～Ｆ９が直列に介装されている。　
ヒューズＦ１～Ｆ９が全て接続されているときは、チップコンデンサｂ１０１の容量値は、キャパシタ要素Ｃ１～Ｃ９の容量値の総和に等しい。複数のヒューズＦ１～Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサｂ１０１の容量値が減少する。　
そこで、パッド領域ｂ１１１Ｂ，ｂ１１３Ｂの間の容量値（キャパシタ要素Ｃ１～Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１～Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１～Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。　
たとえば、キャパシタ要素Ｃ１～Ｃ９の容量値は次のように定められていてもよい。　　　　　　　Ｃ１＝０．０３１２５ｐＦ　　　　　　　Ｃ２＝０．０６２５ｐＦ　　　　　　　Ｃ３＝０．１２５ｐＦ　　　　　　　Ｃ４＝０．２５ｐＦ　　　　　　　Ｃ５＝０．５ｐＦ　　　　　　　Ｃ６＝１ｐＦ　　　　　　　Ｃ７＝２ｐＦ　　　　　　　Ｃ８＝４ｐＦ　　　　　　　Ｃ９＝４ｐＦ　この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサｂ１０１の容量を微調整できる。また、ヒューズＦ１～Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ～１８ｐＦの間の任意の容量値のチップコンデンサｂ１０１を提供することができる。　
以上のように、この実施形態によれば、第１接続電極ｂ３および第２接続電極ｂ４の間に、ヒューズＦ１～Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１～Ｃ９が設けられている。キャパシタ要素Ｃ１～Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１～Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサｂ１０１を共通の設計で実現することができる。　
チップコンデンサｂ１０１の各部の詳細について以下に説明を加える。　図６０を参照して、基板ｂ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。キャパシタ配置領域ｂ１０５は、概ね、基板ｂ２の短辺の長さに相当する一辺を有する正方形領域となる。基板ｂ２の厚さは、１５０μｍ程度であってもよ
い。図６１を参照して、基板ｂ２は、たとえば、裏面側（キャパシタ要素Ｃ１～Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。基板ｂ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。　
絶縁層ｂ２０は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å～２０００Å程度であってもよい。　下部電極膜ｂ１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜ｂ１１１は、スパッタ法によって形成することができる。上部電極膜ｂ１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜ｂ１１３は、スパッタ法によって形成することができる。上部電極膜ｂ１１３のキャパシタ電極領域ｂ１１３Ａを電極膜部分ｂ１３１～ｂ１３９に分割し、さらに、ヒューズ領域ｂ１１３Ｃを複数のヒューズユニットｂ１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。　
容量膜ｂ１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å～２０００Å（たとえば１０００Å）とすることができる。容量膜ｂ１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。　絶縁膜ｂ２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜ｂ２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。　
第１および第２接続電極ｂ３，ｂ４は、たとえば、下部電極膜ｂ１１１または上部電極膜ｂ１１３に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。ニッケル層は下部電極膜ｂ１１１または上部電極膜ｂ１１３に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２接続電極ｂ３，ｂ４の最上層の金との相互拡散を抑制する拡散防止層として機能する。　
このようなチップコンデンサｂ１０１の製造工程は、素子ｂ５を形成した後のチップ抵抗器ｂ１の製造工程と同じである。　チップコンデンサｂ１０１において素子ｂ５（キャパシタ素子）を形成する場合には、まず、前述した基板ｂ３０（基板ｂ２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁層ｂ２０が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ｂ１１１が絶縁層ｂ２０の表面全域に形成される。下部電極膜ｂ１１１の膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜ｂ１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図６０等に示したパターンの下部電極膜ｂ１１１が得られる。下部電極膜ｂ１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。　
次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ｂ１１２が、下部電極膜ｂ１１１上に形成される。下部電極膜ｂ１１１が形成されていない領域では、絶縁層ｂ２０の表面に容量膜ｂ１１２が形成されることになる。次いで、その容量膜ｂ１１２の上に、上部電極膜ｂ１１３が形成される。上部電極膜ｂ１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、８０００Å程度とされてもよい。次いで、上部電極膜ｂ１１３の表面に上部電極膜ｂ１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜ｂ１１３が、最終形状（図６０等参照）にパターニングされる。それによって、上部電極膜ｂ１１３は、キャパシタ電極領域ｂ１１３Ａに複数の電極膜部分ｂ１３１～ｂ１３９に分割された部分を有し、ヒューズ領域ｂ１１３Ｃに複数のヒューズユニットｂ１０７を有し、それらのヒューズユニットｂ１０７に接続されたパッド領域ｂ１１３Ｂを有するパターンに整形される。上部電極膜ｂ１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。　
以上によって、チップコンデンサｂ１０１における素子ｂ５（キャパシタ要素Ｃ１～Ｃ９やヒューズユニットｂ１０７）が形成される。素子ｂ５が形成された後に、プラズマＣＶＤ法によって絶縁膜ｂ４５が、素子ｂ５（上部電極膜ｂ１１３、上部電極膜ｂ１１３が形成されていない領域における容量膜ｂ１１２）を全て覆うように形成される（図５０Ａ参照）。その後は、溝ｂ４４が形成されてから（図５０Ｂ参照）、開口ｂ２５が形成される（図５０Ｃ参照）。そして、開口ｂ２５から露出された上部電極膜ｂ１１３のパッド領域ｂ１１３Ｂと下部電極膜ｂ１１１のパッド領域ｂ１１１Ｂとにプローブｂ７０を押し当てて、複数のキャパシタ要素Ｃ０～Ｃ９の総容量値が測定される（図５０Ｃ参照）。この測定された総容量値に基づき、目的とするチップコンデンサｂ１０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。　
この状態から、ヒューズユニットｂ１０７を溶断するためのレーザトリミングが行われる。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットｂ１０７にレーザ光を当てて、そのヒューズユニットｂ１０７の幅狭部ｂ１０７Ｃ（図６０参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域ｂ１１３Ｂから切り離される。ヒューズユニットｂ１０７にレーザ光を当てるとき、カバー膜である絶縁膜ｂ４５の働きによって、ヒューズユニットｂ１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットｂ１０７が溶断する。これにより、チップコンデンサｂ１０１の容量値を確実に目的の容量値とすることができる。　
次に、たとえばプラズマＣＶＤ法によって、カバー膜（絶縁膜ｂ４５）上に窒化シリコン膜が堆積させられ、絶縁膜ｂ２３が形成される。前述のカバー膜は最終形態において、絶縁膜ｂ２３と一体化し、この絶縁膜ｂ２３の一部を構成する。ヒューズの切断後に形成された絶縁膜ｂ２３は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットｂ１０７の切断面を覆って保護する。したがって、絶縁膜ｂ２３は、ヒューズユニットｂ１０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。これにより、信頼性の高いチップコンデンサｂ１０１を製造することができる。絶縁膜ｂ２３は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。　
次に、前述した塗布膜ｂ４６が形成される（図５０Ｄ参照）。その後、塗布膜ｂ４６や絶縁膜ｂ２３によって塞がれていた開口ｂ２５が開放され（図５０Ｅ参照）、開口ｂ２５内に、たとえば無電解めっき法によって、第１接続電極ｂ３および第２接続電極ｂ４が成長させられる（図５０Ｆ参照）。　その後、チップ抵抗器ｂ１の場合と同じように、基板ｂ３０を裏面ｂ３０Ｂから研削すると（図５０Ｇ参照）、チップコンデンサｂ１０１の個片を切り出すことができる。　
フォトリソグラフィ工程を利用した上部電極膜ｂ１１３のパターニングでは、微小面積の電極膜部分ｂ１３１～ｂ１４９を精度良く形成することができ、さらに微細なパターンのヒューズユニットｂ１０７を形成することができる。そして、上部電極膜ｂ１１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサｂ１０１を得ることができる。　
以上、第２参考例のチップ部品（チップ抵抗器ｂ１やチップコンデンサｂ１０１）について説明してきたが、第２参考例はさらに他の形態で実施することもできる。　たとえば、前述の実施形態では、チップ抵抗器ｂ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、チップコンデンサｂ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。　
また、チップ抵抗器ｂ１やチップコンデンサｂ１０１では、基板ｂ２の表面に絶縁層ｂ２０が形成されているが、基板ｂ２が絶縁性の基板であれば、絶縁層ｂ２０を省くこともできる。　また、チップコンデンサｂ１０１では、上部電極膜ｂ１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜ｂ１１１だけが複数の電極膜部分に分割されていたり、上部電極膜ｂ１１３および下部電極膜ｂ１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサｂ１０１では、上部電極膜ｂ１１３および下部電極膜ｂ１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜ｂ１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。　
チップコンデンサｂ１０１では、また、基板ｂ２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜ｂ１１２を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。＜第３参考例に係る発明＞（１）第３参考例に係る発明の特徴　たとえば、第３参考例に係る発明の特徴は、以下のＣ１～Ｃ２３である。（Ｃ１）本体と、前記本体の表面に設けられた電極と、前記本体の側面に形成された樹脂膜とを含む、チップ部品。　
この構成によれば、チップ部品では、樹脂膜がバンパーとして機能するので、個片化に先立って支持テープ等に支持された状態で隣接しているチップ部品が互いに衝突しても、互いのチップ部品では樹脂膜同士が最初に接触することから、チップ部品のコーナー部におけるチッピングを回避または抑制できる。（Ｃ２）前記樹脂膜が、前記本体の表面の縁よりも外方に張り出している、Ｃ１に記載のチップ部品。　
この構成によれば、チップ部品の表面のコーナー部が周囲のものに接触することがないので、当該コーナー部におけるチッピングを回避または抑制できる。（Ｃ３）前記樹脂膜が、前記本体の表面の縁を露出させるように形成されている、Ｃ１またはＣ２に記載のチップ部品。　実装基板にチップ部品を実装するために、一般的に、チップ部品を自動実装機の吸着ノズルに吸着して移動させる。チップ部品を吸着ノズルに吸着するのに先立って、チップ部品の輪郭を表面側または裏面側から画像認識してから、チップ部品において吸着ノズルに吸着させる位置を決めるのだが、本発明の構成によれば、本体の表面の縁が露出されているので、当該縁によってチップ部品の輪郭を容易に認識でき、これによって、正確な位置でチップ部品を吸着ノズルに吸着させることができる。（Ｃ４）前記樹脂膜が、前記本体の側面において前記本体の表面から間隔を開けた領域に形成されている、Ｃ１～Ｃ３のいずれか一項に記載のチップ部品。
この構成によれば、本体の表面の縁を確実に露出させることができる。（Ｃ５）前記樹脂膜が、前記本体の側面から表面に渡って連続して形成されている、Ｃ１またはＣ２に記載のチップ部品。　この構成によれば、本体の表面のコーナー部が樹脂膜に覆われるので、当該コーナー部におけるチッピングを確実に回避または抑制できる。（Ｃ６）前記本体の表面と側面とが鋭角または鈍角を成している、Ｃ１～Ｃ５のいずれか一項に記載のチップ部品。　
この構成によれば、本体のコーナー部が直角でないので、コーナー部（特に鈍角のコーナー部）におけるチッピングを回避または抑制できる。（Ｃ７）前記電極を露出させるように前記本体の表面を覆っている別の樹脂膜をさらに含む、Ｃ１～Ｃ６のいずれか一項に記載のチップ部品。　この構成によれば、本体の表面を当該別の樹脂膜によって保護することができる。（Ｃ８）前記別の樹脂膜が、前記電極以上の高さの表面を有している、Ｃ７に記載のチップ部品。　
この構成によれば、本体が表面側において衝撃を受ける場合には、当該別の樹脂膜が最初に衝撃を受けるようになっているので、この衝撃を当該別の樹脂膜によって緩和することによって、本体の表面を確実に保護することができる。（Ｃ９）前記本体が、基板と、基板上に形成された複数の抵抗体とを含み、各抵抗体が、前記基板の表面に形成された抵抗体膜と、抵抗体膜に接するように積層された配線膜とを含み、前記配線膜に前記電極が電気的に接続されている、Ｃ１～Ｃ８のいずれか一項に記載のチップ部品。　
この構成によれば、チップ部品は、チップ抵抗器となり、複数の抵抗体を組み合わせることによって、複数種類の抵抗値に対応することができる。（Ｃ１０）前記本体が、前記基板上に形成され、前記複数の抵抗体を前記電極に対してそれぞれ切断可能に接続する複数のヒューズをさらに含む、Ｃ９に記載のチップ部品。この構成によれば、チップ抵抗器であるチップ部品では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。（Ｃ１１）チップ部品は、チップインダクタであってもよい。（Ｃ１２）チップ部品は、チップダイオードであってもよい。（Ｃ１３）チップ部品は、チップコンデンサであってもよい。（Ｃ１４）複数のチップ部品領域を含む基板の各チップ部品領域に電極を形成する工程と、前記複数のチップ部品領域の境界領域に前記基板の表面から所定深さの溝を形成して、前記複数のチップ部品領域毎の本体に分離する工程と、前記溝の側面に樹脂膜を形成することにより、各本体の側面に当該樹脂膜を形成する工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ部品に分割する工程とを含む、チップ部品の製造方法。　
この方法によれば、完成したチップ部品は、バンパーとして機能する樹脂膜を側面に有するので、個片化に先立って支持テープ等に支持された状態で隣接しているチップ部品が互いに衝突しても、互いのチップ部品では樹脂膜同士が最初に接触することから、チップ部品のコーナー部におけるチッピングを回避または抑制できる。（Ｃ１５）前記溝の形成が、エッチングによって行われる、Ｃ１４に記載のチップ部品の製造方法。　
この方法によれば、基板における全てのチップ部品領域の境界領域に一度に溝を形成することができるので、チップ部品の製造にかかる時間の短縮を図ることができる。（Ｃ１６）前記樹脂膜が、前記本体の表面の縁よりも外方に張り出すように形成される、Ｃ１４またはＣ１５に記載のチップ部品の製造方法。　この方法によれば、チップ部品の表面のコーナー部が周囲のものに接触することがないので、当該コーナー部におけるチッピングを回避または抑制できる。（Ｃ１７）前記樹脂膜が、前記本体の表面の縁を露出させるように形成される、Ｃ１４～Ｃ１６のいずれか一項に記載のチップ部品の製造方法。　
実装基板にチップ部品を実装するために、一般的に、チップ部品を自動実装機の吸着ノズルに吸着して移動させる。チップ部品を吸着ノズルに吸着するのに先立って、チップ部品の輪郭を表面側または裏面側から画像認識してから、チップ部品において吸着ノズルに吸着させる位置を決めるのだが、本発明の構成によれば、本体の表面の縁が露出されているので、当該縁によってチップ部品の輪郭を容易に認識でき、これによって、正確な位置でチップ部品を吸着ノズルに吸着させることができる。（Ｃ１８）前記樹脂膜が、前記本体の側面において前記本体の表面から間隔を開けた領域に形成される、Ｃ１４～Ｃ１７のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、本体の表面の縁を確実に露出させることができる。（Ｃ１９）前記樹脂膜が、前記本体の側面から表面に渡って連続して形成される、Ｃ１４～Ｃ１６のいずれか一項に記載のチップ部品の製造方法。　この方法によれば、本体の表面のコーナー部が樹脂膜に覆われるので、当該コーナー部におけるチッピングを確実に回避または抑制できる。（Ｃ２０）前記本体の表面と側面とが鋭角または鈍角を成している、Ｃ１４～Ｃ１９のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、本体のコーナー部が直角でないので、コーナー部（特に鈍角のコーナー部）におけるチッピングを回避または抑制できる。（Ｃ２１）前記電極を露出させるように前記本体の表面を覆う別の樹脂膜を形成する工程を含む、Ｃ１４～Ｃ２０のいずれか一項に記載のチップ部品の製造方法。　この方法によれば、本体の表面を当該別の樹脂膜によって保護することができる。（Ｃ２２）前記別の樹脂膜が、前記電極以上の高さの表面を有している、Ｃ２１に記載のチップ部品の製造方法。　
この方法によれば、本体が表面側において衝撃を受ける場合には、当該別の樹脂膜が最初に衝撃を受けるようになっているので、この衝撃を当該別の樹脂膜によって緩和することによって、本体の表面を確実に保護することができる。（Ｃ２３）前記本体が、基板と、基板上に形成された複数の抵抗体とを含み、各抵抗体が、前記基板の表面に形成された抵抗体膜と、抵抗体膜に接するように積層された配線膜とを含み、前記配線膜に前記電極が電気的に接続されている、Ｃ１４～Ｃ２２のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、チップ部品は、チップ抵抗器となり、複数の抵抗体を組み合わせることによって、複数種類の抵抗値に対応することができる。（２）第３参考例に係る発明の実施形態　以下では、第３参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図６４～図８６で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。　
図６４（ａ）は、第３参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図６４（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な側面図である。　このチップ抵抗器ｃ１は、微小なチップ部品であり、図６４（ａ）に示すように、直方体形状をなしている。チップ抵抗器ｃ１の平面形状は、直交する二辺（長辺ｃ８１、短辺ｃ８２）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。好ましくは、チップ抵抗器ｃ１の寸法に関し、長さＬ（長辺ｃ８１の長さ）が約０．３ｍｍであり、幅Ｗ（短辺ｃ８２の長さ）が約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。　
このチップ抵抗器ｃ１は、基板上に多数個のチップ抵抗器ｃ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｃ１に分離することによって得られる。　チップ抵抗器ｃ１は、チップ抵抗器ｃ１の本体（抵抗器本体）を構成する基板ｃ２と、外部接続電極となる第１接続電極ｃ３および第２接続電極ｃ４と、第１接続電極ｃ３および第２接続電極ｃ４によって外部接続される素子ｃ５とを主に備えている。　
基板ｃ２は、略直方体のチップ形状である。基板ｃ２において、図６４（ａ）における上面は、表面ｃ２Ａである。表面ｃ２Ａは、基板ｃ２において素子ｃ５が形成される面（素子形成面）であり、略長方形状である。基板ｃ２の厚さ方向において表面ｃ２Ａとは反対側の面は、裏面ｃ２Ｂである。表面ｃ２Ａと裏面ｃ２Ｂとは、ほぼ同形状であり、互いに平行である。ただし、表面ｃ２Ａは、裏面ｃ２Ｂよりも大きい。そのため、表面ｃ２Ａに直交する方向から見た平面視において、裏面ｃ２Ｂは、表面ｃ２Ａの内側におさまる。表面ｃ２Ａにおける一対の長辺ｃ８１および短辺ｃ８２によって区画された矩形状の縁を、縁部ｃ８５ということにし、裏面ｃ２Ｂにおける一対の長辺ｃ８１および短辺ｃ８２によって区画された矩形状の縁を、縁部ｃ９０ということにする。　
基板ｃ２は、表面ｃ２Ａおよび裏面ｃ２Ｂ以外に、これらの面に交差して延びてこれらの面の間を繋ぐ側面ｃ２Ｃ、側面ｃ２Ｄ、側面ｃ２Ｅおよび側面ｃ２Ｆを有している。　側面ｃ２Ｃは、表面ｃ２Ａおよび裏面ｃ２Ｂにおける長手方向一方側（図６４（ａ）における左手前側）の短辺ｃ８２間に架設されていて、側面ｃ２Ｄは、表面ｃ２Ａおよび裏面ｃ２Ｂにおける長手方向他方側（図６４（ａ）における右奥側）の短辺ｃ８２間に架設されている。側面ｃ２Ｃおよび側面ｃ２Ｄは、当該長手方向における基板ｃ２の両端面である。側面ｃ２Ｅは、表面ｃ２Ａおよび裏面ｃ２Ｂにおける短手方向一方側（図６４（ａ）における左奥側）の長辺ｃ８１間に架設されていて、側面ｃ２Ｆは、表面ｃ２Ａおよび裏面ｃ２Ｂにおける短手方向他方側（図６４（ａ）における右手前側）の長辺ｃ８１間に架設されている。側面ｃ２Ｅおよび側面ｃ２Ｆは、当該短手方向における基板ｃ２の両端面である。側面ｃ２Ｃおよび側面ｃ２Ｄのそれぞれは、側面ｃ２Ｅおよび側面ｃ２Ｆのそれぞれと交差（略直交）している。前述したように表面ｃ２Ａが裏面ｃ２Ｂよりも大きいので、側面ｃ２Ｃ～ｃ２Ｆのそれぞれは、裏面ｃ２Ｂ側の上底と表面ｃ２Ａ側の下底とを有する等脚台形状をなしている。つまり、チップ抵抗器ｃ１の側面形状は、等脚台形状である。そのため、表面ｃ２Ａ～側面ｃ２Ｆにおいて隣り合うもの同士が鋭角または鈍角を成している。具体的には、表面ｃ２Ａと、側面ｃ２Ｃ、側面ｃ２Ｄ、側面ｃ２Ｅおよび側面ｃ２Ｆのそれぞれとは鋭角となしていて、裏面ｃ２Ｂと、側面ｃ２Ｃ、側面ｃ２Ｄ、側面ｃ２Ｅおよび側面ｃ２Ｆのそれぞれとは鈍角となしている。なお、説明の便宜上、図６４以降の各図では、側面ｃ２Ｃ～ｃ２Ｆのそれぞれを実際よりも傾斜させて（誇張して）示している。　
基板ｃ２では、表面ｃ２Ａおよび側面ｃ２Ｃ～ｃ２Ｆのそれぞれの全域が絶縁膜ｃ２３で覆われている。そのため、厳密には、図６４（ａ）では、表面ｃ２Ａおよび側面ｃ２Ｃ～ｃ２Ｆのそれぞれの全域は、絶縁膜ｃ２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ抵抗器ｃ１は、樹脂膜ｃ２４を有している。樹脂膜ｃ２４は、第１樹脂膜ｃ２４Ａと、第１樹脂膜ｃ２４Ａとは別の第２樹脂膜ｃ２４Ｂとを含んでいる。第１樹脂膜ｃ２４Ａは、側面ｃ２Ｃ、側面ｃ２Ｄ、側面ｃ２Ｅおよび側面ｃ２Ｆのそれぞれにおいて表面ｃ２Ａの縁部ｃ８５から裏面ｃ２Ｂ側へ少し離れた領域に形成されている。第２樹脂膜ｃ２４Ｂは、表面ｃ２Ａ上の絶縁膜ｃ２３において表面ｃ２Ａの縁部ｃ８５に重ならない部分（縁部ｃ８５の内側領域）を覆っている。絶縁膜ｃ２３および樹脂膜ｃ２４については、以降で詳説する。　
第１接続電極ｃ３および第２接続電極ｃ４は、基板ｃ２の表面ｃ２Ａ上において縁部ｃ８５よりも内側の領域に形成されていて、表面ｃ２Ａ上の第２樹脂膜ｃ２４Ｂから部分的に露出されている。換言すれば、第２樹脂膜ｃ２４Ｂは、第１接続電極ｃ３および第
２接続電極ｃ４を露出させるように表面ｃ２Ａ（厳密には表面ｃ２Ａ上の絶縁膜ｃ２３）を覆っている。第１接続電極ｃ３および第２接続電極ｃ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ｃ２Ａ上に積層することによって構成されている。第１接続電極ｃ３および第２接続電極ｃ４は、表面ｃ２Ａの長手方向に間隔を隔てて配置されており、表面ｃ２Ａの短手方向において長手である。図６４（ａ）では、表面ｃ２Ａにおいて、側面ｃ２Ｃ寄りの位置に第１接続電極ｃ３が設けられ、側面ｃ２Ｄ寄りの位置に第２接続電極ｃ４が設けられている。　
素子ｃ５は、回路素子であって、基板ｃ２の表面ｃ２Ａにおける第１接続電極ｃ３と第２接続電極ｃ４との間の領域に形成されていて、絶縁膜ｃ２３および第２樹脂膜ｃ２４Ｂによって上から被覆されている。素子ｃ５は、前述した抵抗器本体を構成している。この実施形態の素子ｃ５は、抵抗ｃ５６である。抵抗ｃ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ｃ２Ａ上でマトリックス状に配列した回路網によって構成されている。抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。素子ｃ５は、後述する配線膜ｃ２２に電気的に接続されていて、配線膜ｃ２２を介して第１接続電極ｃ３と第２接続電極ｃ４とに電気的に接続されている。　
図６４（ｂ）に示すように、第１接続電極ｃ３と第２接続電極ｃ４を実装基板ｃ９に対向させて、半田ｃ１３によって実装基板ｃ９の回路（図示せず）に対して電気的かつ機械的に接続することにより、チップ抵抗器ｃ１を実装基板ｃ９に実装（フリップチップ接続）することができる。なお、外部接続電極として機能する第１接続電極ｃ３および第２接続電極ｃ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。　
図６５は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。　図６５を参照して、素子ｃ５は、抵抗回路網となっている。具体的に、素子ｃ５は、行方向（基板ｃ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｃ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子ｃ５の抵抗回路網を構成する複数の素子要素である。　
これら多数個の抵抗体Ｒが１個～６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板ｃ２の表面ｃ２Ａには、抵抗回路を素子ｃ５に対して電気的に組み込んだり、または、素子ｃ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズ（ヒューズ）Ｆが設けられている。複数のヒューズＦおよび導体膜Ｄは、第２接続電極ｃ３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第２接続電極ｃ３に対して切断可能（切り離し可能）に接続している。複数のヒューズＦおよび導体膜Ｄは、前述した抵抗器本体を構成している。　
図６６Ａは、図６５に示す素子の一部分を拡大して描いた平面図である。図６６Ｂは、素子における抵抗体の構成を説明するために描いた図６６ＡのＢ－Ｂに沿う長さ方向の縦断面図である。図６６Ｃは、素子における抵抗体の構成を説明するために描いた図６６ＡのＣ－Ｃに沿う幅方向の縦断面図である。　図６６Ａ、図６６Ｂおよび図６６Ｃを参照して、抵抗体Ｒの構成について説明をする。　
チップ抵抗器ｃ１は、前述した配線膜ｃ２２、絶縁膜ｃ２３および樹脂膜ｃ２４の他に、絶縁層ｃ２０と抵抗体膜ｃ２１とをさらに備えている（図６６Ｂおよび図６６Ｃ参照）。絶縁層ｃ２０、抵抗体膜ｃ２１、配線膜ｃ２２、絶縁膜ｃ２３および樹脂膜ｃ２４は、基板ｃ２（表面ｃ２Ａ）上に形成されている。　絶縁層ｃ２０は、ＳｉＯ２（酸化シリコン）からなる。絶縁層ｃ２０は、基板ｃ２の表面ｃ２Ａの全域を覆っている。絶縁層ｃ２０の厚さは、約１００００Åである。　
抵抗体膜ｃ２１は、絶縁層ｃ２０上に形成されている。抵抗体膜ｃ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜ｃ２１の厚さは、約２０００Åである。抵抗体膜ｃ２１は、第１接続電極ｃ３と第２接続電極ｃ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｃ２１Ａ」という）を構成していて、抵抗体膜ラインｃ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図６６Ａ参照）。　
抵抗体膜ラインｃ２１Ａ上には、配線膜ｃ２２が積層されている。配線膜ｃ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜ｃ２２の厚さは、約８０００Åである。配線膜ｃ２２は、抵抗体膜ラインｃ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｃ２１Ａに接している。　
この構成の抵抗体膜ラインｃ２１Ａおよび配線膜ｃ２２の電気的特徴を回路記号で示すと、図６７の通りである。すなわち、図６７（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｃ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。　そして、配線膜ｃ２２が積層された領域では、配線膜ｃ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｃ２２で抵抗体膜ラインｃ２１Ａが短絡されている。よって、図６７（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。　
また、隣接する抵抗体膜ラインｃ２１Ａ同士は抵抗体膜ｃ２１および配線膜ｃ２２で接続されているから、図６６Ａに示す素子ｃ５の抵抗回路網は、図６７（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜ｃ２１および配線膜ｃ２２は、抵抗体Ｒや抵抗回路（つまり素子ｃ５）を構成している。そして、各抵抗体Ｒは、抵抗体膜ラインｃ２１Ａ（抵抗体膜ｃ２１）と、抵抗体膜ラインｃ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ｃ２２とを含み、配線膜ｃ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｃ２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ラインｃ２１Ａは、その形状および大きさが全て等しい。よって、基板ｃ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。　
また、抵抗体膜ラインｃ２１Ａ上に積層された配線膜ｃ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図６５参照）。　図６８（ａ）は、図６５に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図６８（ｂ）は、図６８（ａ）のＢ－Ｂに沿う断面構造を示す図である。　
図６８（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｃ２１上に積層された配線膜ｃ２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ラインｃ２１Ａ上に積層された配線膜ｃ２２と同じレイヤーに、配線膜ｃ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜ｃ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。　
つまり、抵抗体膜ｃ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ｃ５を第１接続電極ｃ３および第２接続電極ｃ４に接続するための配線膜が、配線膜ｃ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜ｃ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。　
ここで、配線膜ｃ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図６５および図６８（ａ）参照）。トリミング対象領域Ｘは、第２接続電極ｃ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜ｃ２２の下方にも抵抗体膜ｃ２１が形成されている（図６８（ｂ）参照）。そして、ヒューズＦは、配線膜ｃ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。　
なお、ヒューズＦは、配線膜ｃ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｃ２１）の一部と抵抗体膜ｃ２１上の配線膜ｃ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。　また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。　
図６９は、第３参考例の実施形態に係る素子の電気回路図である。　図６９を参照して、素子ｃ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ｃ３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４～Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２～Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図７０および図７１においても同じである。　
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４～抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図６８（ａ）参照）を介して直列に接続されている。　図６９に示すように全てのヒューズＦが溶断されていない状態では、素子ｃ５は、第１接続電極ｃ３および第２接続電極ｃ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ｃ３および第２接続電極ｃ４が接続されたチップ抵抗器ｃ１が構成されている。　
また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４～Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｃ５に組み込まれてはいない。　
この実施形態に係るチップ抵抗器ｃ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒュー
ズＦが溶断された抵抗回路は、素子ｃ５に組み込まれることになる。よって、素子ｃ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。　
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｃ５（抵抗ｃ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｃ１において所望の値の抵抗を発生させることができる。　
図７０は、第３参考例の他の実施形態に係る素子の電気回路図である。　図６９に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４～抵抗回路Ｒ／３２を直列接続して素子ｃ５を構成する代わりに、図７０に示すように素子ｃ５を構成してもかまわない。詳しくは、第１接続電極ｃ３および第２接続電極ｃ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子ｃ５を構成してもよい。　
この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｃ５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｃ５から電気的に分離されるので、チップ抵抗器ｃ１全体の抵抗値を調整することができる。　
図７１は、第３参考例のさらに他の実施形態に係る素子の電気回路図である。　図７１に示す素子ｃ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｃ５に電気的に組み込まれることになる。　
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。　かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり、チップ抵抗器ｃ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｃ１を共通の設計で実現することができる。　
以上のように、このチップ抵抗器ｃ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。　図７２は、チップ抵抗器の模式的な断面図である。　次に、図７２を参照して、チップ抵抗器ｃ１についてさらに詳しく説明する。なお、説明の便宜上、図７２では、前述した素子ｃ５については簡略化して示しているとともに、基板ｃ２以外の各要素にはハッチングを付している。　
ここでは、前述した絶縁膜ｃ２３および樹脂膜ｃ２４について説明する。　絶縁膜ｃ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å～５０００Å（ここでは、約３０００Å）である。絶縁膜ｃ２３は、表面ｃ２Ａおよび側面ｃ２Ｃ～ｃ２Ｆのそれぞれにおける全域に亘って設けられている。表面ｃ２Ａ上の絶縁膜ｃ２３は、抵抗体膜ｃ２１および抵抗体膜ｃ２１上の各配線膜ｃ２２（つまり、素子ｃ５）を表面（図７２の上側）から被覆していて、素子ｃ５における各抵抗体Ｒの上面を覆っている。そのため、絶縁膜ｃ２３は、前述したトリミング対象領域Ｘにおける配線膜ｃ２２も覆っている（図６８（ｂ）参照）。また、絶縁膜ｃ２３は、素子ｃ５（配線膜ｃ２２および抵抗体膜ｃ２１）に接しており、抵抗体膜ｃ２１以外の領域では絶縁層ｃ２０にも接している。これにより、表面ｃ２Ａ上の絶縁膜ｃ２３は、表面ｃ２Ａ全域を覆って素子ｃ５および絶縁層ｃ２０を保護する保護膜として機能している。また、表面ｃ２Ａでは、絶縁膜ｃ２３によって、抵抗体Ｒ間における配線膜ｃ２２以外での短絡（隣り合う抵抗体膜ラインｃ２１Ａ間における短絡）が防止されている。　
一方、側面ｃ２Ｃ～ｃ２Ｆのそれぞれに設けられた絶縁膜ｃ２３は、側面ｃ２Ｃ～ｃ２Ｆのそれぞれを保護する保護層として機能している。側面ｃ２Ｃ～ｃ２Ｆのそれぞれと表面ｃ２Ａとの境界は、前述した縁部ｃ８５であるが、絶縁膜ｃ２３は、当該境界（縁部ｃ８５）も覆っている。絶縁膜ｃ２３において、縁部ｃ８５を覆っている部分（縁部ｃ８５に重なっている部分）を端部ｃ２３Ａということにする。　
樹脂膜ｃ２４は、絶縁膜ｃ２３とともにチップ抵抗器ｃ１の表面ｃ２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜ｃ２４の厚みは、約５μｍである。　樹脂膜ｃ２４は、前述したように、第１樹脂膜ｃ２４Ａと第２樹脂膜ｃ２４Ｂとを有している。　第１樹脂膜ｃ２４Ａは、側面ｃ２Ｃ～ｃ２Ｆのそれぞれにおいて縁部ｃ８５（絶縁膜ｃ２３の端部ｃ２３Ａ）から裏面ｃ２Ｂ側へ少し離れた部分を被覆している。具体的に、第１樹脂膜ｃ２４Ａは、側面ｃ２Ｃ～ｃ２Ｆのそれぞれにおいて、表面ｃ２Ａの縁部ｃ８５から裏面ｃ２Ｂ側に間隔Ｋを開けた領域に形成されている。ただし、第１樹脂膜ｃ２４Ａは、裏面ｃ２Ｂよりも表面ｃ２Ａ側へ偏って配置されている。側面ｃ２Ｃおよび２Ｄの第１樹脂膜ｃ２４Ａは、短辺ｃ８２に沿って筋状に延びており、短辺ｃ８２方向における全域にわたって形成されている（図６４（ａ）参照）。側面ｃ２Ｅおよび２Ｆの第１樹脂膜ｃ２４Ａは、長辺ｃ８１に沿って筋状に延びており、長辺ｃ８１方向における全域にわたって形成されている（図６４（ａ）参照）。側面ｃ２Ｃ～ｃ２Ｆのそれぞれにおける第１樹脂膜ｃ２４Ａは、表面ｃ２Ａの縁（縁部ｃ８５）よりも外方に張り出している。詳しくは、第１樹脂膜ｃ２４Ａは、表面ｃ２Ａに沿う方向において縁部ｃ８５よりも外方へ円弧状に膨出している。そのため、平面視では、第１樹脂膜ｃ２４Ａがチップ抵抗器ｃ１の輪郭をなす。　
第２樹脂膜ｃ２４Ｂは、表面ｃ２Ａ上の絶縁膜ｃ２３の表面（絶縁膜ｃ２３に被覆された抵抗体膜ｃ２１および配線膜ｃ２２も含む）の略全域を被覆している。具体的に、第２樹脂膜ｃ２４Ｂは、絶縁膜ｃ２３の端部ｃ２３Ａ（表面ｃ２Ａの縁部ｃ８５）を覆わないように、端部ｃ２３Ａから外れて形成されている。そのため、第１樹脂膜ｃ２４Ａと第２樹脂膜ｃ２４Ｂとは、連続しておらず、端部ｃ２３Ａ（縁部ｃ８５の全域）において途切れている。これにより、絶縁膜ｃ２３の端部ｃ２３Ａ（縁部ｃ８５の全域）は、外部に露出されている。　
第２樹脂膜ｃ２４Ｂにおいて、平面視で離れた２つの位置には、開口ｃ２５が１つずつ形成されている。各開口ｃ２５は、第２樹脂膜ｃ２４Ｂおよび絶縁膜ｃ２３を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口ｃ２５は、第２樹脂膜ｃ２４Ｂだけでなく絶縁膜ｃ２３にも形成されている。各開口ｃ２５からは、配線膜ｃ２２の一部が露出されている。配線膜ｃ２２において各開口ｃ２５から露出された部分は、外部接続用のパッド領域ｃ２２Ａとなっている。　
２つの開口ｃ２５のうち、一方の開口ｃ２５は、第１接続電極ｃ３によって埋め尽くされ、他方の開口ｃ２５は、第２接続電極ｃ４によって埋め尽くされている。そして、第１接続電極ｃ３および第２接続電極ｃ４のそれぞれの一部は、第２樹脂膜ｃ２４Ｂの表面において開口ｃ２５からはみ出している。第１接続電極ｃ３は、当該一方の開口ｃ２５を介して、この開口ｃ２５におけるパッド領域ｃ２２Ａにおいて配線膜ｃ２２に対して電気的に接続されている。第２接続電極ｃ４は、当該他方の開口ｃ２５を介して、この開口ｃ２５におけるパッド領域ｃ２２Ａにおいて配線膜ｃ２２に対して電気的に接続されている。これにより、第１接続電極ｃ３および第２接続電極ｃ４のそれぞれは、素子ｃ５に対して電気的に接続されている。ここで、配線膜ｃ２２は、抵抗体Ｒのまとまり（抵抗ｃ５６）、第１接続電極ｃ３および第２接続電極ｃ４のそれぞれに接続された配線を形成している。　
このように、開口ｃ２５が形成された第２樹脂膜ｃ２４Ｂおよび絶縁膜ｃ２３は、開口ｃ２５から第１接続電極ｃ３および第２接続電極ｃ４を露出させた状態で表面ｃ２Ａを覆っている。そのため、第２樹脂膜ｃ２４Ｂの表面において開口ｃ２５からはみ出した第１接続電極ｃ３および第２接続電極ｃ４を介して、チップ抵抗器ｃ１と実装基板ｃ９との間における電気的接続を達成することができる（図６４（ｂ）参照）。　
ここで、第２樹脂膜ｃ２４Ｂにおいて第１接続電極ｃ３と第２接続電極ｃ４との間に位置する部分（「中央部分ｃ２４Ｃ」ということにする）は、第１接続電極ｃ３および第２接続電極ｃ４よりも高くなっている（表面ｃ２Ａから離れている）。つまり、中央部分ｃ２４Ｃは、第１接続電極ｃ３および第２接続電極ｃ４以上の高さの表面ｃ２４Ｄを有している。表面ｃ２４Ｄは、表面ｃ２Ａから離れる方向へ向けて凸湾曲している。　
図７３Ａ～図７３Ｇは、図７２に示すチップ抵抗器の製造方法を示す図解的な断面図である。　まず、図７３Ａに示すように、基板ｃ２の元となる基板ｃ３０を用意する。この場合、基板ｃ３０の表面ｃ３０Ａは、基板ｃ２の表面ｃ２Ａであり、基板ｃ３０の裏面ｃ３０Ｂは、基板ｃ２の裏面ｃ２Ｂである。　
そして、基板ｃ３０の表面ｃ３０Ａを熱酸化して、表面ｃ３０ＡにＳｉＯ２等からなる絶縁層ｃ２０を形成し、絶縁層ｃ２０上に素子ｃ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ｃ２２）を形成する。具体的には、スパッタリングにより、まず、絶縁層ｃ２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｃ２１を全面に形成し、さらに、抵抗体膜ｃ２１に接するように抵抗体膜ｃ２１の上にアルミニウム（Ａｌ）の配線膜ｃ２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ｃ２１および配線膜ｃ２２を選択的に除去してパターニングし、図６６Ａに示すように、平面視で、抵抗体膜ｃ２１が積層された一定幅の抵抗体膜ラインｃ２１Ａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインｃ２１Ａおよび配線膜ｃ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図６５参照）。続いて、たとえばウェットエッチングにより抵抗体膜ラインｃ２１Ａの上に積層された配線膜ｃ２２を選択的に除去する。この結果、抵抗体膜ラインｃ２１Ａ上に一定間隔Ｒをあけて配線膜ｃ２２が積層された構成の素子ｃ５が得られる。この際、抵抗体膜ｃ２１および配線膜ｃ２２が目標寸法で形成されたか否かを確かめるために、素子ｃ５全体の抵
抗値を測定してもよい。　
図７３Ａを参照して、素子ｃ５は、１枚の基板ｃ３０に形成するチップ抵抗器ｃ１の数に応じて、基板ｃ３０の表面ｃ３０Ａ上における多数の箇所に形成される。基板ｃ３０において素子ｃ５（前述した抵抗ｃ５６）が形成された１つの領域をチップ部品領域Ｙ（またはチップ抵抗器領域Ｙ）というと、基板ｃ３０の表面ｃ３０Ａには、抵抗ｃ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ｃ５）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｃ１（図７２参照）を平面視したものと一致する。そして、基板ｃ３０の表面ｃ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ～６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｃ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｃ１の大量生産が可能になる。　
次いで、図７３Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｃ４５を、基板ｃ３０の表面ｃ３０Ａの全域に亘って形成する。絶縁膜ｃ４５は、絶縁層ｃ２０および絶縁層ｃ２０上の素子ｃ５（抵抗体膜ｃ２１や配線膜ｃ２２）を全て覆っていて、これらに接している。そのため、絶縁膜ｃ４５は、前述したトリミング対象領域Ｘ（図６５参照）における配線膜ｃ２２も覆っている。また、絶縁膜ｃ４５は、基板ｃ３０の表面ｃ３０Ａにおいて全域に亘って形成されることから、表面ｃ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜ｃ４５は、表面ｃ３０Ａ（表面ｃ３０Ａ上の素子ｃ５も含む）全域を保護する保護膜となる。　
次いで、図７３Ｂに示すように、絶縁膜ｃ４５を全て覆うように、基板ｃ３０の表面ｃ３０Ａの全域に亘ってレジストパターンｃ４１を形成する。レジストパターンｃ４１には、開口ｃ４２が形成されている。　図７４は、図７３Ｂの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。　
図７４を参照して、レジストパターンｃ４１の開口ｃ４２は、多数のチップ抵抗器ｃ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｃ１の輪郭の間の領域（図７４においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口ｃ４２の全体形状は、互いに直交する直線部分ｃ４２Ａおよびｃ４２Ｂを複数有する格子状になっている。　
レジストパターンｃ４１では、開口ｃ４２において互いに直交する直線部分ｃ４２Ａおよびｃ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分ｃ４２Ａおよびｃ４２Ｂの交差部分ｃ４３は、平面視で略９０°をなすように尖っている。　図７３Ｂを参照して、レジストパターンｃ４１をマスクとするプラズマエッチングにより、絶縁膜ｃ４５、絶縁層ｃ２０および基板ｃ３０のそれぞれを選択的に除去する。これにより、隣り合う素子ｃ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｃ３０の材料が除去される。その結果、平面視においてレジストパターンｃ４１の開口ｃ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｃ４５および絶縁層ｃ２０を貫通して基板ｃ３０の表面ｃ３０Ａから基板ｃ３０の厚さ途中まで到達する所定深さの溝ｃ４４が形成される。溝ｃ４４は、互いに対向する１対の側壁ｃ４４Ａと、当該１対の側壁ｃ４４Ａの下端（基板ｃ３０の裏面ｃ３０Ｂ側の端）の間を結ぶ底壁ｃ４４Ｂとによって区画されている。基板ｃ３０の表面ｃ３０Ａを基準とした溝ｃ４４の深さは約１００μｍであり、溝ｃ４４の幅（対向する側壁ｃ４４Ａの間隔）は２０μｍ前後である。ただし、溝ｃ４４の幅は、底壁ｃ４４Ｂに近付くに従って広がっている。そのため、各側壁ｃ４４Ａにおいて溝ｃ４４を区画する側面（区画面ｃ４４Ｃ）は、基板ｃ３０の表面ｃ３０Ａに垂直な平面Ｈに対して傾斜している。　
基板ｃ３０における溝ｃ４４の全体形状は、平面視でレジストパターンｃ４１の開口ｃ４２（図７４参照）と一致する格子状になっている。そして、基板ｃ３０の表面ｃ３０Ａでは、各素子ｃ５が形成されたチップ部品領域Ｙのまわりを溝ｃ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板ｃ３０において素子ｃ５が形成された部分は、チップ抵抗器ｃ１の半製品ｃ５０である。基板ｃ３０の表面ｃ３０Ａでは、溝ｃ４４に取り囲まれたチップ部品領域Ｙに半製品ｃ５０が１つずつ位置していて、これらの半製品ｃ５０は、行列状に整列配置されている。このように溝ｃ４４を形成することによって、基板ｃ３０を複数のチップ部品領域Ｙ毎の基板ｃ２（前述した抵抗器本体）に分離する。　
図７３Ｂに示すように溝ｃ４４が形成された後、レジストパターンｃ４１を除去し、図７３Ｃに示すようにマスクｃ６５を用いたエッチングによって、絶縁膜ｃ４５を選択的に除去する。マスクｃ６５では、絶縁膜ｃ４５において平面視で各パッド領域ｃ２２Ａ（図７２参照）に一致する部分に、開口ｃ６６が形成されている。これにより、エッチングによって、絶縁膜ｃ４５において開口ｃ６６と一致する部分が除去され、当該部分には、開口ｃ２５が形成される。これにより、絶縁膜ｃ４５は、開口ｃ２５において各パッド領域ｃ２２Ａを露出させるように形成されたことになる。１つの半製品ｃ５０につき、開口ｃ２５は２つ形成される。　
各半製品ｃ５０において、絶縁膜ｃ４５に２つの開口ｃ２５を形成した後に、抵抗測定装置（図示せず）のプローブｃ７０を各開口ｃ２５のパッド領域ｃ２２Ａに接触させて、素子ｃ５の全体の抵抗値を検出する。そして、絶縁膜ｃ４５越しにレーザ光（図示せず）を任意のヒューズＦ（図６５参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｃ２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｃ５０（換言すれば、チップ抵抗器ｃ１）全体の抵抗値を調整できる。このとき、絶縁膜ｃ４５が素子ｃ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｃ５に付着して短絡が生じることを防止できる。また、絶縁膜ｃ４５がヒューズＦ（抵抗体膜ｃ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。　
その後、ＣＶＤ法によって絶縁膜ｃ４５上にＳｉＮを形成し、絶縁膜ｃ４５を厚くする。このとき、図７３Ｄに示すように、溝ｃ４４の内周面（前述した側壁ｃ４４Ａの区画面ｃ４４Ｃや底壁ｃ４４Ｂの上面）の全域にも絶縁膜ｃ４５が形成される。最終的な絶縁膜ｃ４５（図７３Ｄに示された状態）は、１０００Å～５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜ｃ４５の一部は、各開口ｃ２５に入り込んで開口ｃ２５を塞いでいる。　
その後、ポリイミドからなる感光性樹脂の液体を、基板ｃ３０に対して、絶縁膜ｃ４５の上からスプレー塗布して、図７３Ｄに示すように感光性樹脂の塗布膜ｃ４６を形成する。液状の感光性樹脂は、溝ｃ４４の入口（絶縁膜ｃ２３の端部ｃ２３Ａや基板ｃ２の縁部ｃ８５に相当する部分）では留まることができずに流れてしまう。そのため、液状の感光性樹脂は、溝ｃ４４の側壁ｃ４４Ａ（区画面ｃ４４Ｃ）において基板ｃ３０の表面ｃ３０Ａよりも裏面ｃ３０Ｂ側（底壁ｃ４４Ｂ側）の領域と、表面ｃ３０Ａ上で絶縁膜ｃ２３の端部ｃ２３Ａから外れた領域とに付着し、それぞれの領域において塗布膜ｃ４６（樹脂膜）となる。表面ｃ３０Ａ上の塗布膜ｃ４６は、表面張力によって上方へ凸湾曲した形状となる。　
なお、溝ｃ４４の側壁ｃ４４Ａに形成された塗布膜ｃ４６は、溝ｃ４４の側壁ｃ４４Ａにおける素子ｃ５側（表面ｃ３０Ａ側）の一部を覆っているだけで、塗布膜ｃ４６は、溝ｃ４４の底壁ｃ４４Ｂまで届いていない。そのため、溝ｃ４４は、塗布膜ｃ４６によって塞がれていない。　次いで、塗布膜ｃ４６に熱処理（キュア処理）を施す。これにより、塗布膜ｃ４６の厚みが熱収縮するとともに、塗布膜ｃ４６が硬化して膜質が安定する。　
次いで、図７３Ｅに示すように、塗布膜ｃ４６をパターニングし、表面ｃ３０Ａ上の塗布膜ｃ４６において平面視で配線膜ｃ２２の各パッド領域ｃ２２Ａ（開口ｃ２５）と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域ｃ２２Ａに整合（一致）するパターンの開口ｃ６１が形成されたマスクｃ６２を用いて、塗布膜ｃ４６を、当該パターンで露光して現像する。これにより、各パッド領域ｃ２２Ａの上方で塗布膜ｃ４６が分離される。次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ｃ２２Ａ上の絶縁膜ｃ４５が除去されることで、各開口ｃ２５が開放されてパッド領域ｃ２２Ａが露出される。　
次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｃ２５におけるパッド領域ｃ２２Ａ上に形成する。このとき、Ｎｉ／Ｐｄ／Ａｕ積層膜を開口ｃ２５から塗布膜ｃ４６の表面まではみ出るようにする。これにより、各開口ｃ２５内のＮｉ／Ｐｄ／Ａｕ積層膜が、図７３Ｆに示す第１接続電極ｃ３および第２接続電極ｃ４となる。なお、第１接続電極ｃ３および第２接続電極ｃ４の上面は、表面ｃ３０Ａ上で凸湾曲した塗布膜ｃ４６の上端以下の位置にある。　
次いで、第１接続電極ｃ３および第２接続電極ｃ４間での通電検査が行われた後に、基板ｃ３０が裏面ｃ３０Ｂから研削される。　具体的には、溝ｃ４４を形成した後に、図７３Ｇに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｃ７２を有する支持テープｃ７１が、粘着面ｃ７２において、各半製品ｃ５０における第１接続電極ｃ３および第２接続電極ｃ４側（つまり、表面ｃ３０Ａ）に貼着される。これにより、各半製品ｃ５０が支持テープｃ７１に支持される。ここで、支持テープｃ７１として、たとえば、ラミネートテープを用いることができる。　
各半製品ｃ５０が支持テープｃ７１に支持された状態で、基板ｃ３０を裏面ｃ３０Ｂ側から研削する。研削によって、溝ｃ４４の底壁ｃ４４Ｂ（図７３Ｆ参照）の上面に達するまで基板ｃ３０が薄型化されると、隣り合う半製品ｃ５０を連結するものがなくなるので、溝ｃ４４を境界として基板ｃ３０が分割され、半製品ｃ５０が個別に分離してチップ抵抗器ｃ１の完成品となる。つまり、溝ｃ４４（換言すれば、境界領域Ｚ）において基板ｃ３０が切断（分断）され、これによって、個々のチップ抵抗器ｃ１が切り出される。なお、基板ｃ３０を裏面ｃ３０Ｂ側から溝ｃ４４の底壁ｃ４４Ｂまでエッチングすることによってチップ抵抗器ｃ１を切り出しても構わない。　
完成した各チップ抵抗器ｃ１では、溝ｃ４４の側壁ｃ４４Ａの区画面ｃ４４Ｃをなしていた部分が、基板ｃ２の側面ｃ２Ｃ～ｃ２Ｆのいずれかとなり、裏面ｃ３０Ｂが裏面ｃ２Ｂとなる。つまり、前述したようにエッチングによって溝ｃ４４を形成する工程（図７３Ｂ参照）は、側面ｃ２Ｃ～ｃ２Ｆを形成する工程に含まれる。そして、溝ｃ４４を形成する工程において、複数のチップ部品領域Ｙ（チップ抵抗器ｃ１）における基板ｃ３０の側面（区画面ｃ４４Ｃ）を、基板ｃ３０の表面ｃ３０Ａに垂直な平面Ｈに対して傾斜した部分を有するように一度に整形することができる（図７３Ｂ参照）。換言すれば、溝ｃ４４を形成することは、各チップ抵抗器ｃ１の基板ｃ２の側面ｃ２Ｃ～ｃ２Ｆを、平面Ｈに対して傾斜した部分を有するように一度に整形することになる。　
エッチングによって
溝ｃ４４を形成することによって、完成したチップ抵抗器ｃ１における側面ｃ２Ｃ～ｃ２Ｆは、不規則パターンのざらざらした粗面になっている。ちなみに、ダイシングソー（図示せず）で溝ｃ４４を機械的に形成した場合には、側面ｃ２Ｃ～ｃ２Ｆは、ダイシングソーの研削跡をなす多数の筋が規則的なパターンで残っている。この筋は、側面ｃ２Ｃ～ｃ２Ｆをエッチングしたとしても完全に消すことができない。　
また、絶縁膜ｃ４５が絶縁膜ｃ２３となり、分離した塗布膜ｃ４６が樹脂膜ｃ２４となる。　以上のように、溝ｃ４４を形成してから基板ｃ３０を裏面ｃ３０Ｂ側から研削すれば、基板ｃ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｃ１（チップ部品）に分割できる（複数のチップ抵抗器ｃ１の個片を一度に得ることができる）。よって、複数のチップ抵抗器ｃ１の製造時間の短縮によってチップ抵抗器ｃ１の生産性の向上を図ることができる。ちなみに、直径が８インチの基板ｃ３０を用いると５０万個程度のチップ抵抗器ｃ１を切り出すことができる。ダイシングソー（図示せず）だけを用いて基板ｃ３０に溝ｃ４４を形成することでチップ抵抗器ｃ１を切り出す場合には、基板ｃ３０にたくさんの溝ｃ４４を形成するために何度もダイシングソーを移動させねばならないので、チップ抵抗器ｃ１の製造時間が長くなるが、第３参考例のようにエッチングによって溝ｃ４４を一度に作るのであれば、このような不具合を解決できる。　
つまり、チップ抵抗器ｃ１のチップサイズが小さくても、このように先に溝ｃ４４を形成しておいてから基板ｃ３０を裏面ｃ３０Ｂから研削することによって、チップ抵抗器ｃ１を一度に個片化することができる。そのため、従来のようにダイシングソーで基板ｃ３０をダイシングすることでチップ抵抗器ｃ１を個片にする場合と比べて、ダイシング工程省略によって、コスト低減や時間短縮を図り、歩留まり向上を達成できる。　
また、エッチングによって溝ｃ４４を高精度に形成できるので、溝ｃ４４によって分割された個々のチップ抵抗器ｃ１では、外形寸法精度の向上を図ることができる。特に、プラズマエッチングを用いれば、溝ｃ４４を一層高精度に形成できる。具体的には、一般的なダイシングソーを用いて溝ｃ４４を形成する場合のチップ抵抗器ｃ１の寸法公差が±２０μｍであるのに対して、第３参考例では、チップ抵抗器ｃ１の寸法公差を±５μｍ程度まで小さくすることができる。また、レジストパターンｃ４１（図７４参照）に応じて、溝ｃ４４の間隔を微細化できるので、隣り合う溝ｃ４４の間に形成されるチップ抵抗器ｃ１の小型化を図ることができる。また、エッチングの場合には、ダイシングソーを用いる場合と異なり、チップ抵抗器ｃ１を削り出すのではないから、チップ抵抗器ｃ１の側面ｃ２Ｃ～ｃ２Ｆにおいて隣り合うもの同士のコーナー部ｃ１１（図６４（ａ）参照）にチッピングが生じることを低減でき、チップ抵抗器ｃ１の外観の向上を図ることができる。　
基板ｃ３０を裏面ｃ３０Ｂ側から研削することで個々のチップ抵抗器ｃ１を切り出す際、チップ抵抗器ｃ１によっては、先に切り出されたり遅れて切り出されたりすることがある。つまり、チップ抵抗器ｃ１を切り出す際に、チップ抵抗器ｃ１間で若干の時間差が生じることがある。この場合、先に切り出されたチップ抵抗器ｃ１が左右に振動し、隣接するチップ抵抗器ｃ１に接触することがある。このとき、各チップ抵抗器ｃ１では、樹脂膜ｃ２４（第１樹脂膜ｃ２４Ａ）がバンパーとして機能するので、個片化に先立って支持テープｃ７１に支持された状態で隣接しているチップ抵抗器ｃ１が互いに衝突しても、互いのチップ抵抗器ｃ１では樹脂膜ｃ２４同士が最初に接触することから、チップ抵抗器ｃ１の表面ｃ２Ａおよび裏面ｃ２Ｂ側のコーナー部ｃ１２（特に表面ｃ２Ａ側の縁部ｃ８５）におけるチッピングを回避または抑制できる。特に、第１樹脂膜ｃ２４Ａがチップ抵抗器ｃ１の表面ｃ２Ａの縁部ｃ８５よりも外方に張り出しているから、縁部ｃ８５が周囲のものに接触することがないので、縁部ｃ８５におけるチッピングを回避または抑制できる。　
なお、完成したチップ抵抗器ｃ１における基板ｃ２の裏面ｃ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｃ２Ｂを綺麗にしてもよい。　図７５Ａ～図７５Ｄは、図７３Ｇの工程後におけるチップ抵抗器の回収工程を示す図解的な断面図である。　図７５Ａでは、個片化された複数のチップ抵抗器ｃ１が引き続き支持テープｃ７１にくっついている状態を示している。この状態で、図７５Ｂに示すように、各チップ抵抗器ｃ１の基板ｃ２の裏面ｃ２Ｂに対して、熱発泡シートｃ７３を貼着する。熱発泡シートｃ７３は、シート状のシート本体ｃ７４と、シート本体ｃ７４内に練り込まれた多数の発泡粒子ｃ７５とを含んでいる。　
シート本体ｃ７４の粘着力は、支持テープｃ７１の粘着面ｃ７２における粘着力よりも強い。そこで、各チップ抵抗器ｃ１の基板ｃ２の裏面ｃ２Ｂに熱発泡シートｃ７３を貼着した後に、図７５Ｃに示すように、支持テープｃ７１を各チップ抵抗器ｃ１から引き剥がして、チップ抵抗器ｃ１を熱発泡シートｃ７３に転写する。このとき、支持テープｃ７１に紫外線を照射すると（図７５Ｂの点線矢印参照）、粘着面ｃ７２の粘着性が低下するので、支持テープｃ７１が各チップ抵抗器ｃ１から剥がれやすくなる。　
次いで、熱発泡シートｃ７３を加熱する。これにより、図７５Ｄに示すように、熱発泡シートｃ７３では、シート本体ｃ７４内の各発泡粒子ｃ７５が発泡してシート本体ｃ７４の表面から膨出する。その結果、熱発泡シートｃ７３と各チップ抵抗器ｃ１の基板ｃ２の裏面ｃ２Ｂとの接触面積が小さくなり、全てのチップ抵抗器ｃ１が熱発泡シートｃ７３から自然に剥がれる（脱落する）。このように回収されたチップ抵抗器ｃ１は、実装基板ｃ９（図６４（ｂ）参照）に実装されたり、エンボスキャリアテープ（図示せず）に形成された収容空間に収容されたりする。この場合、支持テープｃ７１または熱発泡シートｃ７３からチップ抵抗器ｃ１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ抵抗器ｃ１が支持テープｃ７１にくっついた状態で（図７５Ａ参照）、熱発泡シートｃ７３を用いずに、支持テープｃ７１からチップ抵抗器ｃ１を所定個数ずつ直接引き剥がしてもよい。　
図７６Ａ～図７６Ｃは、図７３Ｇの工程後におけるチップ抵抗器の回収工程（変形例）を示す図解的な断面図である。　図７６Ａ～図７６Ｃに示す別の方法によって、各チップ抵抗器ｃ１を回収することもできる。　図７６Ａでは、図７５Ａと同様に、個片化された複数のチップ抵抗器ｃ１が引き続き支持テープｃ７１にくっついている状態を示している。この状態で、図７６Ｂに示すように、各チップ抵抗器ｃ１の基板ｃ２の裏面ｃ２Ｂに転写テープｃ７７を貼着する。転写テープｃ７７は、支持テープｃ７１の粘着面ｃ７２よりも強い粘着力を有する。そこで、図７６Ｃに示すように、各チップ抵抗器ｃ１に転写テープｃ７７を貼着した後に、支持テープｃ７１を各チップ抵抗器ｃ１から引き剥がす。この際、前述したように、粘着面ｃ７２の粘着性を低下させるために支持テープｃ７１に紫外線（図７６Ｂの点線矢印参照）を照射してもよい。　
転写テープｃ７７の両端には、回収装置（図示せず）のフレームｃ７８が貼り付けられている。両側のフレームｃ７８は、互いが接近する方向または離間する方向に移動できる。支持テープｃ７１を各チップ抵抗器ｃ１から引き剥がした後に、両側のフレームｃ７８を互いが離間する方向に移動させると、転写テープｃ７７が伸張して薄くなる。これによって、転写テープｃ７７の粘着力が低下するので、各チップ抵抗器ｃ１が転写テープｃ７７から剥がれやすくなる。この状態で、搬送装置（図示せず）の吸着ノズルｃ７６をチップ抵抗器ｃ１の表面ｃ２Ａ側に向けると、搬送装置（図示せず）が発生する吸着力によって、このチップ抵抗器ｃ１が転写テープｃ７７から引き剥がされて吸着ノズルｃ７６に吸着される。この際、図７６Ｃに示す突起ｃ７９によって、吸着ノズルｃ７６とは反対側から転写テープｃ７７越しにチップ抵抗器ｃ１を吸着ノズルｃ７６側へ突き上げると、チップ抵抗器ｃ１を転写テープｃ７７から円滑に引き剥がすことができる。このように回収されたチップ抵抗器ｃ１は、吸着ノズルｃ７６に吸着された状態で搬送装置（図示せず）によって搬送される。　
図７７～図８２は、上記実施形態または変形例に係るチップ抵抗器の縦断面図であり、図７７および図７９では平面図も示している。なお、図７７～図８２では、説明の便宜上、前述した絶縁膜ｃ２３等の図示を省略し、基板ｃ２、第１接続電極ｃ３、第２接続電極ｃ４および樹脂膜ｃ２４のみを図示している。また、図７７（ｃ）および図７９（ｃ）では、樹脂膜ｃ２４の図示を省略している。　
図７７～図８２に示すように、基板ｃ２の側面ｃ２Ｃ～ｃ２Ｆのそれぞれは、基板ｃ２の表面ｃ２Ａに垂直な平面Ｈに対して傾斜した部分を有している。　図７７および図７８に示すチップ抵抗器ｃ１では、側面ｃ２Ｃ～ｃ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面Ｅに沿った平面である。また、基板ｃ２の表面ｃ２Ａと基板ｃ２の側面ｃ２Ｃ～ｃ２Ｆのそれぞれとが鋭角を成している。そのため、基板ｃ２の裏面ｃ２Ｂの縁部ｃ９０が、基板ｃ２の表面ｃ２Ａの縁部ｃ８５に対して基板ｃ２の内方に後退している。詳しくは、平面視において、裏面ｃ２Ｂの輪郭をなす矩形の縁部ｃ９０が、表面ｃ２Ａの輪郭をなす矩形の縁部ｃ８５の内側に位置している（図７７（ｃ）参照）。そのため、側面ｃ２Ｃ～ｃ２Ｆのいずれに関して、平面Ｅは、表面ｃ２Ａの縁部ｃ８５から裏面ｃ２Ｂの縁部ｃ９０へ向かって基板ｃ２の内方に後退するように傾斜している。よって、チップ抵抗器ｃ１における側面ｃ２Ｃ～ｃ２Ｆのそれぞれは、裏面ｃ２Ｂ側へ向けて細くなる台形（略等脚台形）状である。　
ここで、樹脂膜ｃ２４では、前述したように、第１樹脂膜ｃ２４Ａが、側面ｃ２Ｃ～ｃ２Ｆのそれぞれにおいて、各側面と表面ｃ２Ａとの境界（縁部ｃ８５）から裏面ｃ２Ｂ側へ離れた領域に形成されていて、第２樹脂膜ｃ２４Ｂが表面ｃ２Ａに形成されている。　一方、図７８に示すように、側面ｃ２Ｃ～ｃ２Ｆのそれぞれにおける第１樹脂膜ｃ２４Ａが、各側面と表面ｃ２Ａとの境界（縁部ｃ８５）において、第２樹脂膜ｃ２４Ｂから分離していなくてもよい。この場合、樹脂膜ｃ２４は、側面ｃ２Ｃ～ｃ２Ｆのそれぞれから表面ｃ２Ａに渡って連続して形成されている。　
図７９に示すチップ抵抗器ｃ１では、側面ｃ２Ｃ～ｃ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面Ｇに沿った平面である。また、基板ｃ２の表面ｃ２Ａと基板ｃ２の側面ｃ２Ｃ～ｃ２Ｆのそれぞれとが鈍角を成している。そのため、基板ｃ２の裏面ｃ２Ｂの縁部ｃ９０が、基板ｃ２の表面ｃ２Ａの縁部ｃ８５に対して基板ｃ２の外方に張り出している。詳しくは、平面視において、裏面ｃ２Ｂの輪郭をなす矩形の縁部ｃ９０が、表面ｃ２Ａの輪郭をなす矩形の縁部ｃ８５の外側に位置している（図７９（ｃ）参照）。そのため、側面ｃ２Ｃ～ｃ２Ｆのいずれに関して、平面Ｇは、表面ｃ２Ａの縁部ｃ８５から裏面ｃ２Ｂの縁部ｃ９０へ向かって基板ｃ２の外方に張り出すように傾斜している。よって、チップ抵抗器ｃ１における側面ｃ２Ｃ～ｃ２Ｆのそれぞれは、表面ｃ２Ａ側へ向けて細くなる台形（略等脚台形）状である。　
また、側面ｃ２Ｃ～ｃ２Ｆのそれぞれは、前述した平面Ｈに対して傾斜した平面である必要はなく、図８０～図８２に示すように基板ｃ２の内方へ向けて凸湾曲した湾曲面であって、平面Ｈに傾斜した部分（前述した平面Ｅ，Ｇを接線とする曲面部分）を有していればよい。この場合、基板ｃ２の表面ｃ２Ａと基板ｃ２の側面ｃ２Ｃ～ｃ２Ｆのそれぞれとが鋭角を成しているとともに、基板ｃ２の裏面ｃ２Ｂと基板ｃ２の側面ｃ２Ｃ～ｃ２Ｆのそれぞれとが鋭角
を成している。　
図８０では、基板ｃ２の裏面ｃ２Ｂの縁部ｃ９０が、基板ｃ２の表面ｃ２Ａの縁部ｃ８５に対して基板ｃ２の外方および内方のいずれにもずれておらず、平面視において重なっている。図８１では、基板ｃ２の裏面ｃ２Ｂの縁部ｃ９０が、基板ｃ２の表面ｃ２Ａの縁部ｃ８５に対して基板ｃ２の内方に後退している。図８２では、基板ｃ２の裏面ｃ２Ｂの縁部ｃ９０が、基板ｃ２の表面ｃ２Ａの縁部ｃ８５に対して基板ｃ２の外方に張り出している。　
図７７～図８２に示した側面ｃ２Ｃ～ｃ２Ｆは、エッチングによって溝ｃ４４を作る際のエッチング条件を適宜設定することによって実現できる。つまり、エッチング技術によって、基板ｃ２における側面ｃ２Ｃ～ｃ２Ｆの形状のコントロールが可能となる。　以上のように、チップ抵抗器ｃ１では、基板ｃ２における表面ｃ２Ａの縁部ｃ８５および裏面ｃ２Ｂの縁部ｃ９０のうち、一方が他方よりも基板ｃ２の外方へ張り出している（図８１の場合を除く）。そのため、チップ抵抗器ｃ１の表面ｃ２Ａおよび裏面ｃ２Ｂにおけるコーナー部（角部）１２が直角にならないので、コーナー部ｃ１２（特に鈍角のコーナー部ｃ１２）におけるチッピングを低減できる。　
特に、図７７および図７８に示すチップ抵抗器ｃ１では、基板ｃ２の裏面ｃ２Ｂにおけるコーナー部ｃ１２（縁部ｃ９０のコーナー部ｃ１２）が鈍角になるので、当該コーナー部ｃ１２におけるチッピングを低減できる。また、図７９に示すチップ抵抗器ｃ１では、基板ｃ２の表面ｃ２Ａにおけるコーナー部ｃ１２（縁部ｃ８５のコーナー部ｃ１２）が鈍角になるので、当該コーナー部ｃ１２におけるチッピングを低減できる。　
チップ抵抗器ｃ１を実装基板ｃ９（図６４（ｂ）参照）に実装する場合、自動実装機の吸着ノズル（図示せず）にチップ抵抗器ｃ１の裏面ｃ２Ｂを吸着してから吸着ノズル（図示せず）を実装基板ｃ９まで移動させることによって、チップ抵抗器ｃ１を実装基板ｃ９に実装する。チップ抵抗器ｃ１を吸着ノズル（図示せず）に吸着するのに先立って、チップ抵抗器ｃ１の輪郭を表面ｃ２Ａ側または裏面ｃ２Ｂ側から画像認識してから、チップ抵抗器ｃ１の裏面ｃ２Ｂにおいて吸着ノズル（図示せず）に吸着させる位置を決める。ここで、縁部ｃ８５および縁部ｃ９０のうち、一方が他方よりも基板ｃ２の外方へ張り出している場合、基板ｃ２の表面ｃ２Ａ側または裏面ｃ２Ｂ側から画像認識したときのチップ部品の輪郭は、基板ｃ２における表面ｃ２Ａの縁部ｃ８５および裏面ｃ２Ｂの縁部ｃ９０のどちらか一方（基板ｃ２の外方へ張り出した縁部）だけで構成されて明瞭である。そのため、チップ抵抗器ｃ１の輪郭を正しく認識できるので、チップ抵抗器ｃ１の裏面ｃ２Ｂにおける所望の部分（たとえば中心部分）を吸着ノズル（図示せず）に対して正確に吸着させて、チップ抵抗器ｃ１を精度良く実装基板ｃ９（図６４（ｂ）参照）に実装することができる。つまり、実装位置精度の向上を図ることができる。　
特に、図７７、図７９～図８２に示すチップ抵抗器ｃ１の場合、側面ｃ２Ｃ～ｃ２Ｆのそれぞれにおける第２樹脂膜ｃ２４Ｂは、基板ｃ２の縁部ｃ８５が露出されるように表面ｃ２Ａから間隔Ｋを開けた領域に形成されている。さらに、図７７、図８０～図８２に示すチップ抵抗器ｃ１の場合には、基板ｃ２の表面ｃ２Ａと側面ｃ２Ｃ～ｃ２Ｆのそれぞれとが鋭角を成している。よって、基板ｃ２の表面ｃ２Ａの縁部ｃ８５が際立つことからチップ抵抗器ｃ１の輪郭（縁部ｃ８５）が一層明瞭になって認識しやすくなるので、チップ抵抗器ｃ１をより精度良く実装基板ｃ９に実装することができる。つまり、当該縁部ｃ８５によってチップ抵抗器ｃ１の輪郭を容易に認識でき、これによって、正確な位置でチップ抵抗器ｃ１を吸着ノズル（図示せず）に吸着させることができる。なお、画像認識するために縁部ｃ８５や縁部ｃ９０にピントを合わせた場合には、第１樹脂膜ｃ２４Ａにはピントが合っていないことから第１樹脂膜ｃ２４Ａは不鮮明なっているので、縁部ｃ８５または縁部ｃ９０と第１樹脂膜ｃ２４Ａとが紛らわしくなることはない。　
一方、実装位置精度の向上よりもコーナー部ｃ１２におけるチッピングの防止を優先するのであれば、図７８に示すように、基板ｃ２のコーナー部ｃ１２（ここでは表面ｃ２Ａ側のコーナー部ｃ１２）を樹脂膜ｃ２４で覆ってもよい。この場合、当該コーナー部ｃ１２におけるチッピングを確実に回避または抑制できる。　また、基板ｃ２の表面ｃ２Ａは、第２樹脂膜ｃ２４Ｂによって保護されている。特に、第２樹脂膜ｃ２４Ｂ（中央部分ｃ２４Ｃ）の表面ｃ２４Ｄは、第１接続電極ｃ３および第２接続電極ｃ４以上の高さを有している（図７７（ｂ）、図７８（ｂ）、図７９（ｂ）、図８０（ｂ）、図８１（ｂ）および図８２（ｂ）では図示を省略）。そのため、図６４（ｂ）に示すようにチップ抵抗器ｃ１を実装基板ｃ９に実装する際に、基板ｃ２が表面ｃ２Ａ側において実装基板ｃ９から衝撃を受ける場合には、第２樹脂膜ｃ２４Ｂ（中央部分ｃ２４Ｃ）が最初に衝撃を受けるようになっているので、この衝撃を第２樹脂膜ｃ２４Ｂによって緩和することによって、基板ｃ２の表面ｃ２Ａを確実に保護することができる。　
以上、第３参考例の実施形態について説明してきたが、第３参考例はさらに他の形態で実施することもできる。たとえば、第３参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器ｃ１を開示したが、第３参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。　
図８３は、第３参考例の他の実施形態に係るチップコンデンサの平面図である。図８４は、図８３の切断面線ＬＸＸＸＩＶ－ＬＸＸＸＩＶから見た断面図である。図８５は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。　これから述べるチップコンデンサｃ１０１において、前述したチップ抵抗器ｃ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサｃ１０１において、チップ抵抗器ｃ１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ｃ１で説明した部分と同じ構成を有していて、チップ抵抗器ｃ１で説明した部分と同じ作用効果を奏することができる。　
図８３を参照して、チップコンデンサｃ１０１は、チップ抵抗器ｃ１と同様に、基板ｃ２と、基板ｃ２上（基板ｃ２の表面ｃ２Ａ側）に配置された第１接続電極ｃ３と、同じく基板ｃ２上に配置された第２接続電極ｃ４とを備えている。基板ｃ２は、この実施形態では、平面視において矩形形状を有している。基板ｃ２の長手方向両端部に第１接続電極ｃ３および第２接続電極ｃ４がそれぞれ配置されている。第１接続電極ｃ３および第２接続電極ｃ４は、この実施形態では、基板ｃ２の短手方向に延びたほぼ矩形の平面形状を有している。基板ｃ２の表面ｃ２Ａには、第１接続電極ｃ３および第２接続電極ｃ４の間のキャパシタ配置領域ｃ１０５内に、複数のキャパシタ要素Ｃ１～Ｃ９が配置されている。複数のキャパシタ要素Ｃ１～Ｃ９は、前述した素子ｃ５を構成する複数の素子要素（キャパシタ素子）であり、複数のヒューズユニットｃ１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極ｃ４に電気的に接続されている。　
図８４および図８５に示されているように、基板ｃ２の表面ｃ２Ａには絶縁層ｃ２０が形成されていて、絶縁層ｃ２０の表面に下部電極膜ｃ１１１が形成されている。下部電極膜ｃ１１１は、キャパシタ配置領域ｃ１０５のほぼ全域にわたっている。さらに、下部電極膜ｃ１１１は、第１接続電極ｃ３の直下の領域にまで延びて形成されている。より具体的には、下部電極膜ｃ１１１は、キャパシタ配置領域ｃ１０５においてキャパシタ要素Ｃ１～Ｃ９の共通の下部電極として機能するキャパシタ電極領域ｃ１１１Ａと、第１接続電極ｃ３の直下に配置される外部電極引き出しのためのパッド領域ｃ１１１Ｂとを有している。キャパシタ電極領域ｃ１１１Ａがキャパシタ配置領域ｃ１０５に位置していて、パッド領域ｃ１１１Ｂが第１接続電極ｃ３の直下に位置して第１接続電極ｃ３に接触している。　
キャパシタ配置領域ｃ１０５において下部電極膜ｃ１１１（キャパシタ電極領域ｃ１１１Ａ）を覆って接するように容量膜（誘電体膜）ｃ１１２が形成されている。容量膜ｃ１１２は、キャパシタ電極領域ｃ１１１Ａ（キャパシタ配置領域ｃ１０５）の全域にわたって形成されている。容量膜ｃ１１２は、この実施形態では、さらにキャパシタ配置領域ｃ１０５外の絶縁層ｃ２０を覆っている。　
容量膜ｃ１１２の上には、上部電極膜ｃ１１３が形成されている。図８３では、明瞭化のために、上部電極膜ｃ１１３を着色して示してある。上部電極膜ｃ１１３は、キャパシタ配置領域ｃ１０５に位置するキャパシタ電極領域ｃ１１３Ａと、第２接続電極ｃ４の直下に位置して第２接続電極ｃ４に接触するパッド領域ｃ１１３Ｂと、キャパシタ電極領域ｃ１１３Ａとパッド領域ｃ１１３Ｂとの間に配置されたヒューズ領域ｃ１１３Ｃとを有している。　
キャパシタ電極領域ｃ１１３Ａにおいて、上部電極膜ｃ１１３は、複数の電極膜部分（上部電極膜部分）ｃ１３１～ｃ１３９に分割（分離）されている。この実施形態では、各電極膜部分ｃ１３１～ｃ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ｃ１１３Ｃから第１接続電極ｃ３に向かって帯状に延びている。複数の電極膜部分ｃ１３１～ｃ１３９は、複数種類の対向面積で、容量膜ｃ１１２を挟んで（容量膜ｃ１１２に接しつつ）下部電極膜ｃ１１１に対向している。より具体的には、電極膜部分ｃ１３１～ｃ１３９の下部電極膜ｃ１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分ｃ１３１～ｃ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ｃ１３１～ｃ１３８（またはｃ１３１～ｃ１３７，ｃ１３９）を含む。これによって、各電極膜部分ｃ１３１～ｃ１３９と容量膜ｃ１１２を挟んで対向する下部電極膜ｃ１１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１～Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分ｃ１３１～ｃ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１～Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１～Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１～Ｃ８（またはＣ１～Ｃ７，Ｃ９）を含むことになる。　
この実施形態では、電極膜部分ｃ１３１～ｃ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分ｃ１３５，ｃ１３６，ｃ１３７，ｃ１３８，ｃ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分ｃ１３５～ｃ１３９は、キャパシタ配置領域ｃ１０５の第２接続電極ｃ４側の端縁から第１接続電極ｃ３側の端縁までの範囲に渡って延びて形成されており、電極膜部分ｃ１３１～ｃ１３４は、それよりも短く形成されている。　
パッド領域ｃ１１３Ｂは、第２接続電極ｃ４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図８４に示すように、パッド領域ｃ１１３Ｂにおける上部電極膜ｃ１１３は、第２接続電極ｃ４に接している。　ヒューズ領域ｃ１１３Ｃは、パッド領域ｃ１１３Ｂの一つの長辺（基板ｃ２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域ｃ１１３Ｃは、パッド領域ｃ１１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットｃ１０７を含む。　
　ヒューズユニットｃ１０７は、上部電極膜ｃ１１３のパッド領域ｃ１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分ｃ１３１～ｃ１３９は、１つまたは複数個のヒューズユニットｃ１０７と一体的に形成されていて、それらのヒューズユニットｃ１０７を介してパッド領域ｃ１１３Ｂに接続され、このパッド領域ｃ１１３Ｂを介して第２接続電極ｃ４に電気的に接続されている。図８３に示すように、面積の比較的小さな電極膜部分ｃ１３１～ｃ１３６は、一つのヒューズユニットｃ１０７によってパッド領域ｃ１１３Ｂに接続されており、面積の比較的大きな電極膜部分ｃ１３７～ｃ１３９は複数個のヒューズユニットｃ１０７を介してパッド領域ｃ１１３Ｂに接続されている。全てのヒューズユニットｃ１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットｃ１０７は未使用である。　
ヒューズユニットｃ１０７は、パッド領域ｃ１１３Ｂとの接続のための第１幅広部ｃ１０７Ａと、電極膜部分ｃ１３１～ｃ１３９との接続のための第２幅広部ｃ１０７Ｂと、第１および第２幅広部ｃ１０７Ａ，７Ｂの間を接続する幅狭部ｃ１０７Ｃとを含む。幅狭部ｃ１０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。それによって、電極膜部分ｃ１３１～ｃ１３９のうち不要な電極膜部分を、ヒューズユニットｃ１０７の切断によって第１および第２接続電極ｃ３，ｃ４から電気的に切り離すことができる。　
図８３および図８５では図示を省略したが、図８４に表れている通り、上部電極膜ｃ１１３の表面を含むチップコンデンサｃ１０１の表面は、前述した絶縁膜ｃ２３によって覆われている。絶縁膜ｃ２３は、たとえば窒化膜からなっていて、チップコンデンサｃ１０１の上面のみならず、基板ｃ２の側面ｃ２Ｃ～ｃ２Ｆまで延びて、側面ｃ２Ｃ～ｃ２Ｆの全域をも覆うように形成されている。さらに、絶縁膜ｃ２３の上には、前述した樹脂膜ｃ２４が形成されている。樹脂膜ｃ２４では、第１樹脂膜ｃ２４Ａが、側面ｃ２Ｃ～ｃ２Ｆにおいて表面ｃ２Ａ側の部分を覆い、第２樹脂膜ｃ２４Ｂが、表面ｃ２Ａを覆っているものの、樹脂膜ｃ２４は、表面ｃ２Ａの縁部ｃ８５で途切れていて、縁部ｃ８５を露出させている。　
絶縁膜ｃ２３および樹脂膜ｃ２４は、チップコンデンサｃ１０１の表面を保護する保護膜である。これらには、第１接続電極ｃ３および第２接続電極ｃ４に対応する領域に、前述した開口ｃ２５がそれぞれ形成されている。開口ｃ２５はそれぞれ下部電極膜ｃ１１１のパッド領域ｃ１１１Ｂの一部の領域、上部電極膜ｃ１１３のパッド領域ｃ１１３Ｂの一部の領域を露出させるように絶縁膜ｃ２３および樹脂膜ｃ２４を貫通している。さらに、この実施形態では、第１接続電極ｃ３に対応した開口ｃ２５は、容量膜ｃ１１２をも貫通している。　
開口ｃ２５には、第１接続電極ｃ３および第２接続電極ｃ４がそれぞれ埋め込まれている。これにより、第１接続電極ｃ３は下部電極膜ｃ１１１のパッド領域ｃ１１１Ｂに接合しており、第２接続電極ｃ４は上部電極膜ｃ１１３のパッド領域ｃ１１３Ｂに接合している。第１および第２外部電極ｃ３，４は、樹脂膜ｃ２４の表面から突出するように形成されている。これにより、実装基板に対してチップコンデンサｃ１０１をフリップチップ接合することができる。　
図８６は、チップコンデンサｃ１０１の内部の電気的構成を示す回路図である。第１接続電極ｃ３と第２接続電極ｃ４との間に複数のキャパシタ要素Ｃ１～Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１～Ｃ９と第２接続電極ｃ４との間には、一つまたは複数のヒューズユニットｃ１０７でそれぞれ構成されたヒューズＦ１～Ｆ９が直列に介装されている。　
ヒューズＦ１～Ｆ９が全て接続されているときは、チップコンデンサｃ１０１の容量値は、キャパシタ要素Ｃ１～Ｃ９の容量値の総和に等しい。複数のヒューズＦ１～Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサｃ１０１の容量値が減少する。　
そこで、パッド領域ｃ１１１Ｂ，ｃ１１３Ｂの間の容量値（キャパシタ要素Ｃ１～Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１～Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１～Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。　
たとえば、キャパシタ要素Ｃ１～Ｃ９の容量値は次のように定められていてもよい。　　　　　　　Ｃ１＝０．０３１２５ｐＦ　　　　　　　Ｃ２＝０．０６２５ｐＦ　　　　　　　Ｃ３＝０．１２５ｐＦ　　　　　　　Ｃ４＝０．２５ｐＦ　　　　　　　Ｃ５＝０．５ｐＦ　　　　　　　Ｃ６＝１ｐＦ　　　　　　　Ｃ７＝２ｐＦ　　　　　　　Ｃ８＝４ｐＦ　　　　　　　Ｃ９＝４ｐＦ　この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサｃ１０１の容量を微調整できる。また、ヒューズＦ１～Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ～１８ｐＦの間の任意の容量値のチップコンデンサｃ１０１を提供することができる。　
以上のように、この実施形態によれば、第１接続電極ｃ３および第２接続電極ｃ４の間に、ヒューズＦ１～Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１～Ｃ９が設けられている。キャパシタ要素Ｃ１～Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１～Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサｃ１０１を共通の設計で実現することができる。　
チップコンデンサｃ１０１の各部の詳細について以下に説明を加える。　図８３を参照して、基板ｃ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。キャパシタ配置領域ｃ１０５は、概ね、基板ｃ２の短辺の長さに相当する一辺を有する正方形領域となる。基板ｃ２の厚さは、１５０μｍ程度であってもよい。図８４を参照して、基板ｃ２は、たとえば、裏面側（キャパシタ要素Ｃ１～Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。基板ｃ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。　
絶縁層ｃ２０は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å～２０００Å程度であってもよい。　下部電極膜ｃ１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜ｃ１１１は、スパッタ法によって形成することができる。上部電極膜ｃ１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜ｃ１１３は、スパッタ法によって形成することができる。上部電極膜ｃ１１３のキャパシタ電極領域ｃ１１３Ａを電極膜部分ｃ１３１～ｃ１３９に分割し、さらに、ヒューズ領域ｃ１１３Ｃを複数のヒューズユニットｃ１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。　
容量膜ｃ１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å～２０００Å（たとえば１０００Å）とすることができる。容量膜ｃ１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。　絶縁膜ｃ２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜ｃ２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。　
第１および第２接続電極ｃ３，４は、たとえば、下部電極膜ｃ１１１または上部電極膜ｃ１１３に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。ニッケル層は下部電極膜ｃ１１１または上部電極膜ｃ１１３に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２接続電極ｃ３，ｃ４の最上層の金との相互拡散を抑制する拡散防止層として機能する。　
このようなチップコンデンサｃ１０１の製造工程は、素子ｃ５を形成した後のチップ抵抗器ｃ１の製造工程と同じである。　チップコンデンサｃ１０１において素子ｃ５（キャパシタ素子）を形成する場合には、まず、前述した基板ｃ３０（基板ｃ２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁層ｃ２０が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ｃ１１１が絶縁層ｃ２０の表面全域に形成される。下部電極膜ｃ１１１の膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜ｃ１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図８３等に示したパターンの下部電極膜ｃ１１１が得られる。下部電極膜ｃ１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。　
次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ｃ１１２が、下部電極膜ｃ１１１上に形成される。下部電極膜ｃ１１１が形成されていない領域では、絶縁層ｃ２０の表面に容量膜ｃ１１２が形成されることになる。次いで、その容量膜ｃ１１２の上に、上部電極膜ｃ１１３が形成される。上部電極膜ｃ１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、８０００Å程度とされてもよい。次いで、上部電極膜ｃ１１３の表面に上部電極膜ｃ１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜ｃ１１３が、最終形状（図８３等参照）にパターニングされる。それによって、上部電極膜ｃ１１３は、キャパシタ電極領域ｃ１１３Ａに複数の電極膜部分ｃ１３１～ｃ１３９に分割された部分を有し、ヒューズ領域ｃ１１３Ｃに複数のヒューズユニットｃ１０７を有し、それらのヒューズユニットｃ１０７に接続されたパッド領域ｃ１１３Ｂを有するパターンに整形される。上部電極膜ｃ１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。　
以上によって、チップコンデンサｃ１０１における素子ｃ５（キャパシタ要素Ｃ１～Ｃ９やヒューズユニットｃ１０７）が形成される。素子ｃ５が形成された後に、プラズマＣＶＤ法によって絶縁膜ｃ４５が、素子ｃ５（上部電極膜ｃ１１３、上部電極膜ｃ１１３が形成されていない領域における容量膜ｃ１１２）を全て覆うように形成される（図７３Ａ参照）。その後は、溝ｃ４４が形成されてから（図７３Ｂ参照）、開口ｃ２５が形成される（図７３Ｃ参照）。そして、開口ｃ２５から露出された上部電
極膜ｃ１１３のパッド領域ｃ１１３Ｂと下部電極膜ｃ１１１のパッド領域ｃ１１１Ｂとにプローブｃ７０を押し当てて、複数のキャパシタ要素Ｃ０～Ｃ９の総容量値が測定される（図７３Ｃ参照）。この測定された総容量値に基づき、目的とするチップコンデンサｃ１０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。　
この状態から、ヒューズユニットｃ１０７を溶断するためのレーザトリミングが行われる。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットｃ１０７にレーザ光を当てて、そのヒューズユニットｃ１０７の幅狭部ｃ１０７Ｃ（図８３参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域ｃ１１３Ｂから切り離される。ヒューズユニットｃ１０７にレーザ光を当てるとき、カバー膜である絶縁膜ｃ４５の働きによって、ヒューズユニットｃ１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットｃ１０７が溶断する。これにより、チップコンデンサｃ１０１の容量値を確実に目的の容量値とすることができる。　
次に、たとえばプラズマＣＶＤ法によって、カバー膜（絶縁膜ｃ４５）上に窒化シリコン膜が堆積させられ、絶縁膜ｃ２３が形成される。前述のカバー膜は最終形態において、絶縁膜ｃ２３と一体化し、この絶縁膜ｃ２３の一部を構成する。ヒューズの切断後に形成された絶縁膜ｃ２３は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットｃ１０７の切断面を覆って保護する。したがって、絶縁膜ｃ２３は、ヒューズユニットｃ１０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。これにより、信頼性の高いチップコンデンサｃ１０１を製造することができる。絶縁膜ｃ２３は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。　
次に、前述した塗布膜ｃ４６が形成される（図７３Ｄ参照）。その後、塗布膜ｃ４６や絶縁膜ｃ２３によって塞がれていた開口ｃ２５が開放され（図７３Ｅ参照）、開口ｃ２５内に、たとえば無電解めっき法によって、第１接続電極ｃ３および第２接続電極ｃ４が成長させられる（図７３Ｆ参照）。　その後、チップ抵抗器ｃ１の場合と同じように、基板ｃ３０を裏面ｃ３０Ｂから研削すると（図７３Ｇ参照）、チップコンデンサｃ１０１の個片を切り出すことができる。　
フォトリソグラフィ工程を利用した上部電極膜ｃ１１３のパターニングでは、微小面積の電極膜部分ｃ１３１～１４９を精度良く形成することができ、さらに微細なパターンのヒューズユニットｃ１０７を形成することができる。そして、上部電極膜ｃ１１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサｃ１０１を得ることができる。　
以上、第３参考例のチップ部品（チップ抵抗器ｃ１やチップコンデンサｃ１０１）について説明してきたが、第３参考例はさらに他の形態で実施することもできる。　たとえば、前述の実施形態では、チップ抵抗器ｃ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、チップコンデンサｃ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。　
また、チップ抵抗器ｃ１やチップコンデンサｃ１０１では、基板ｃ２の表面に絶縁層ｃ２０が形成されているが、基板ｃ２が絶縁性の基板であれば、絶縁層ｃ２０を省くこともできる。　また、チップコンデンサｃ１０１では、上部電極膜ｃ１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜ｃ１１１だけが複数の電極膜部分に分割されていたり、上部電極膜ｃ１１３および下部電極膜ｃ１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサｃ１０１では、上部電極膜ｃ１１３および下部電極膜ｃ１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜ｃ１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。　
チップコンデンサｃ１０１では、また、基板ｃ２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜ｃ１１２を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。＜第４参考例に係る発明＞（１）第４参考例に係る発明の特徴　たとえば、第４参考例に係る発明の特徴は、以下のＤ１～Ｄ１５である。（Ｄ１）基板と、前記基板上に形成された複数の素子要素を含む素子回路網と、前記基板上に設けられ、前記素子回路網を外部接続するための電極と、前記複数の素子要素を切り離し可能に前記電極にそれぞれ接続するための複数のヒューズと、前記電極を露出させた状態で前記複数の素子要素および前記複数のヒューズを覆い、前記基板の端縁よりも当該基板の内方に後退した縁を有する保護樹脂膜とを含む、チップ部品。　
この構成によれば、保護樹脂膜は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。そのため、保護樹脂膜が、基板表面（特に、素子回路網およびヒューズ）を衝撃から確実に保護できるので、耐衝撃性に優れたチップ部品を提供することができる。また、このチップ部品では、一つまたは複数のヒューズを選択して切断することにより、素子回路網における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子回路網の電気的特性が様々なチップ部品を共通の設計で実現することができる。（Ｄ２）基板と、前記基板上に形成された複数の素子要素を含む素子回路網と、前記基板上に設けられ、前記素子回路網を外部接続するための電極と、前記複数の素子要素を切り離し可能に前記電極にそれぞれ接続するための複数のヒューズと、前記基板の表面を覆う表面被覆部および前記基板の側面を覆う側面被覆部を有するパッシベーション膜と、前記電極を露出させた状態で前記パッシベーション膜上に形成され、平面視において前記パッシベーション膜の側面被覆部と整合する縁を有する保護樹脂膜とを含む、チップ部品。　
この構成によれば、保護樹脂膜は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。そのため、保護樹脂膜が、基板表面（特に、素子回路網およびヒューズ）と、基板表面の縁とを衝撃から確実に保護できるので、耐衝撃性に優れたチップ部品を提供することができる。また、このチップ部品では、一つまたは複数のヒューズを選択して切断することにより、素子回路網における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子回路網の電気的特性が様々なチップ部品を共通の設計で実現することができる。（Ｄ３）基板と、前記基板上に形成された複数の素子要素を含む素子回路網と、前記基板上に設けられ、前記素子回路網を外部接続するための電極と、前記複数の素子要素を切り離し可能に前記電極にそれぞれ接続するための複数のヒューズと、前記基板の表面を覆う表面被覆部および前記基板の側面を覆う側面被覆部を有するパッシベーション膜と、前記電極を露出させた状態で前記パッシベーション膜上に形成され、前記パッシベーション膜の表面被覆部および側面被覆部の両方を覆う保護樹脂膜とを含む、チップ部品。　
この構成によれば、保護樹脂膜は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。そのため、保護樹脂膜が、基板表面（特に、素子回路網およびヒューズ）と、基板の側面とを衝撃から確実に保護できるので、耐衝撃性に優れたチップ部品を提供することができる。また、このチップ部品では、一つまたは複数のヒューズを選択して切断することにより、素子回路網における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子回路網の電気的特性が様々なチップ部品を共通の設計で実現することができる。（Ｄ４）前記素子回路網が、前記基板上に形成された複数の抵抗体を含む抵抗回路網を含み、前記チップ部品がチップ抵抗器である、Ｄ１～Ｄ３のいずれか一項に記載のチップ部品。　
この構成によれば、このチップ部品（チップ抵抗器）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。（Ｄ５）前記抵抗体が、前記基板上に形成された抵抗体膜および前記抵抗体膜に積層された配線膜を含む、Ｄ４に記載のチップ部品。　
この構成によれば、抵抗体膜において隣り合う配線膜の間の部分が抵抗体となるので、抵抗体膜に配線膜を積層するだけで抵抗体を簡易に構成することができる。（Ｄ６）前記素子回路網が、前記基板上に形成された複数のキャパシタ要素を含むキャパシタ回路網を含み、前記チップ部品がチップコンデンサである、Ｄ１～Ｄ３のいずれか一項に記載のチップ部品。　
この構成によれば、このチップ部品（チップコンデンサ）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。（Ｄ７）前記キャパシタ要素が、前記基板上に形成された容量膜と、前記容量膜を挟んで対向する下部電極膜および上部電極膜とを含み、前記下部電極膜および前記上部電極膜が、分離された複数の電極膜部分を含み、前記複数の電極膜部分が前記複数のヒューズにそれぞれ接続されている、Ｄ６に記載のチップ部品。　
この構成によれば、電極膜部分の数に応じた複数のキャパシタ要素を形成することができる。（Ｄ８）前記素子回路網が、前記基板上に形成された複数のインダクタ要素を含むインダクタ回路網を含み、前記チップ部品がチップインダクタである、Ｄ１～Ｄ３のいずれか一項に記載のチップ部品。　
この構成によれば、このチップ部品（チップインダクタ）では、一つまたは複数のヒューズを選択して切断することにより、インダクタ回路網における複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、インダクタ回路網の電気的特性が様々なチップインダクタを共通の設計で実現することができる。（Ｄ９）前記素子回路網が、前記基板上に形成された複数のダイオード要素を含むダイオード回路網を含み、前記チップ部品がチップダイオードである、Ｄ１～Ｄ３のいずれか一項に記載のチップ部品。　
この構成によれば、このチップ部品（チップダイオード）では、一つまたは複数のヒューズを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。（Ｄ１０）前記保護樹脂膜は、ポリイミドからなることが好ましい。（Ｄ１１）前記保護樹脂膜には、前記保護樹脂膜を厚さ方向に貫通し、前記電極が配置される開口が形成されている、Ｄ１～Ｄ１０のいずれか一項に記載のチップ部品。　
この場合、保護樹脂膜では、開口から、電極を露出させることができる。（Ｄ１２）前記開口は、前記保護樹脂膜の表面に向
かうのに従って広がっていてもよい。（Ｄ１３）前記電極の表面では、端部が基板の表面側へ湾曲している。（Ｄ１４）前記電極は、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、Ｄ１～Ｄ１３のいずれか一項に記載のチップ部品。　
この場合、電極では、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。（Ｄ１５）前記電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、Ｄ１４に記載のチップ部品。　この場合、電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。（２）第４参考例に係る発明の実施形態　以下では、第４参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図８７～図１１０で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。　
図８７（ａ）は、第４参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図８７（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。　このチップ抵抗器ｄ１は、微小なチップ部品であり、図８７（ａ）に示すように、直方体形状をなしている。チップ抵抗器ｄ１の平面形状は、矩形である。チップ抵抗器ｄ１の寸法に関し、たとえば、長さＬ（長辺ｄ８１の長さ）が約０．６ｍｍであり、幅Ｗ（短辺ｄ８２の長さ）が約０．３ｍｍであり、厚さＴが約０．２ｍｍである。　
このチップ抵抗器ｄ１は、基板上に多数個のチップ抵抗器ｄ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｄ１に分離することによって得られる。　チップ抵抗器ｄ１は、チップ抵抗器ｄ１の本体を構成する基板ｄ２と、一対の外部接続電極となる第１接続電極ｄ３および第２接続電極ｄ４と、第１接続電極ｄ３および第２接続電極ｄ４によって外部接続される素子ｄ５とを主に備えている。　
基板ｄ２は、略直方体のチップ形状である。基板ｄ２において、図８７（ａ）における上面は、表面ｄ２Ａである。表面ｄ２Ａは、基板ｄ２において素子ｄ５が形成される面（素子形成面）であり、略長方形状である。基板ｄ２の厚さ方向において表面ｄ２Ａとは反対側の面は、裏面ｄ２Ｂである。表面ｄ２Ａと裏面ｄ２Ｂとは、ほぼ同形状であり、互いに平行である。ただし、裏面ｄ２Ｂは、表面ｄ２Ａよりも大きい。そのため、表面ｄ２Ａに直交する方向から見た平面視において、表面ｄ２Ａは、裏面ｄ２Ｂの内側におさまる。表面ｄ２Ａにおける一対の長辺ｄ８１および短辺ｄ８２によって区画された矩形状の端縁を、縁部ｄ８５ということにし、裏面ｄ２Ｂにおける一対の長辺ｄ８１および短辺ｄ８２によって区画された矩形状の端縁を、縁部ｄ９０ということにする。　
基板ｄ２は、表面ｄ２Ａおよび裏面ｄ２Ｂ以外に、複数の側面（側面ｄ２Ｃ、側面ｄ２Ｄ、側面ｄ２Ｅおよび側面ｄ２Ｆ）を有している。当該複数の側面は、表面ｄ２Ａおよび裏面ｄ２Ｂのそれぞれに交差（詳しくは、直交）して延びて、表面ｄ２Ａおよび裏面ｄ２Ｂの間を繋いでいる。　側面ｄ２Ｃは、表面ｄ２Ａおよび裏面ｄ２Ｂにおける長手方向一方側（図８７（ａ）における左手前側）の短辺ｄ８２間に架設されていて、側面ｄ２Ｄは、表面ｄ２Ａおよび裏面ｄ２Ｂにおける長手方向他方側（図８７（ａ）における右奥側）の短辺ｄ８２間に架設されている。側面ｄ２Ｃおよび側面ｄ２Ｄは、当該長手方向における基板ｄ２の両端面である。側面ｄ２Ｅは、表面ｄ２Ａおよび裏面ｄ２Ｂにおける短手方向一方側（図８７（ａ）における左奥側）の長辺ｄ８１間に架設されていて、側面ｄ２Ｆは、表面ｄ２Ａおよび裏面ｄ２Ｂにおける短手方向他方側（図８７（ａ）における右手前側）の長辺ｄ８１間に架設されている。側面ｄ２Ｅおよび側面ｄ２Ｆは、当該短手方向における基板ｄ２の両端面である。側面ｄ２Ｃおよび側面ｄ２Ｄのそれぞれは、側面ｄ２Ｅおよび側面ｄ２Ｆのそれぞれと交差（詳しくは、直交）している。　
以上により、表面ｄ２Ａ～側面ｄ２Ｆにおいて隣り合うもの同士は、略直角を成している。　側面ｄ２Ｃ、側面ｄ２Ｄ、側面ｄ２Ｅおよび側面ｄ２Ｆのそれぞれ（以下では、「各側面」ということにする）は、表面ｄ２Ａ側の粗面領域Ｓと、裏面ｄ２Ｂ側の筋状パターン領域Ｐとを有している。各側面は、粗面領域Ｓでは、図８７（ａ）の細かいドットで示したように、不規則パターンのざらざらした粗面になっている。各側面は、筋状パターン領域Ｐでは、後述するダイシングソーの研削跡をなす多数の筋（ソーマーク）Ｖが規則的なパターンで残っている。このように、各側面に粗面領域Ｓおよび筋状パターン領域Ｐが存在するのは、チップ抵抗器ｄ１の製造工程によるからであり、詳しくは、追って説明する。　
各側面において、粗面領域Ｓは、表面ｄ２Ａ側の略半分を占めていて、筋状パターン領域Ｐは、裏面ｄ２Ｂ側の略半分を占めている。各側面において、筋状パターン領域Ｐが粗面領域Ｓよりも基板ｄ２の外方（平面視における基板ｄ２の外側）にはみ出ており、これにより、粗面領域Ｓと筋状パターン領域Ｐとの間に、段差Ｎが形成されている。段差Ｎは、粗面領域Ｓの下端縁と筋状パターン領域Ｐの上端縁との間をつないで表面ｄ２Ａおよび裏面ｄ２Ｂと平行に延びている。各側面の段差Ｎはつながっていて、全体として、平面視で表面ｄ２Ａの縁部ｄ８５と裏面ｄ２Ｂの縁部ｄ９０との間に位置する矩形枠体状をなしている。　
このように各側面に段差Ｎが設けられているので、前述したように、裏面ｄ２Ｂは、表面ｄ２Ａよりも大きい。　基板ｄ２では、表面ｄ２Ａおよび側面ｄ２Ｃ～ｄ２Ｆのそれぞれの全域（各側面では粗面領域Ｓおよび筋状パターン領域Ｐの両方）がパッシベーション膜ｄ２３で覆われている。そのため、厳密には、図８７（ａ）では、表面ｄ２Ａおよび側面ｄ２Ｃ～ｄ２Ｆのそれぞれの全域は、パッシベーション膜ｄ２３の内側（裏側）に位置していて、外部に露出されていない。ここで、パッシベーション膜ｄ２３において、表面ｄ２Ａを覆う部分を表面被覆部ｄ２３Ａといい、側面ｄ２Ｃ～ｄ２Ｆのそれぞれを覆う部分を側面被覆部ｄ２３Ｂということにする。　
さらに、チップ抵抗器ｄ１は、樹脂膜ｄ２４を有している。樹脂膜ｄ２４は、パッシベーション膜ｄ２３上に形成されており、表面ｄ２Ａの全域を少なくとも覆う保護膜（保護樹脂膜）である。　パッシベーション膜ｄ２３および樹脂膜ｄ２４については、以降で詳説する。　第１接続電極ｄ３および第２接続電極ｄ４は、基板ｄ２の表面ｄ２Ａ上において縁部ｄ８５よりも内側の領域に形成されていて、表面ｄ２Ａ上の樹脂膜ｄ２４から部分的に露出されている。換言すれば、樹脂膜ｄ２４は、第１接続電極ｄ３および第２接続電極ｄ４を露出させるように表面ｄ２Ａ（厳密には表面ｄ２Ａ上のパッシベーション膜ｄ２３）を覆っている。第１接続電極ｄ３および第２接続電極ｄ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ｄ２Ａ上に積層することによって構成されている。第１接続電極ｄ３および第２接続電極ｄ４は、表面ｄ２Ａの長手方向に間隔を隔てて配置されており、表面ｄ２Ａの短手方向において長手である。図８７（ａ）では、表面ｄ２Ａにおいて、側面ｄ２Ｃ寄りの位置に第１接続電極ｄ３が設けられ、側面ｄ２Ｄ寄りの位置に第２接続電極ｄ４が設けられている。　
素子ｄ５は、素子回路網であって、基板ｄ２上（表面ｄ２Ａ上）、詳しくは、基板ｄ２の表面ｄ２Ａにおける第１接続電極ｄ３と第２接続電極ｄ４との間の領域に形成されていて、パッシベーション膜ｄ２３（表面被覆部ｄ２３Ａ）および樹脂膜ｄ２４によって上から被覆されている。この実施形態の素子ｄ５は、抵抗ｄ５６である。抵抗ｄ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ｄ２Ａ上でマトリックス状に配列した抵抗回路網によって構成されている。各抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。素子ｄ５は、後述する配線膜ｄ２２に電気的に接続されていて、配線膜ｄ２２を介して第１接続電極ｄ３と第２接続電極ｄ４とに電気的に接続されている。　
図８７（ｂ）に示すように、第１接続電極ｄ３および第２接続電極ｄ４を実装基板ｄ９に対向させて、半田ｄ１３によって、実装基板ｄ９における１対の接続端子ｄ８８に対して電気的かつ機械的に接続する。これによって、チップ抵抗器ｄ１を実装基板ｄ９に実装（フリップチップ接続）することができる。なお、外部接続電極として機能する第１接続電極ｄ３および第２接続電極ｄ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。　
図８８は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。　図８８を参照して、抵抗回路網である素子ｄ５は、行方向（基板ｄ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｄ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子ｄ５の抵抗回路網を構成する複数の素子要素である。　
これら多数個の抵抗体Ｒが１個～６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板ｄ２の表面ｄ２Ａには、抵抗回路を素子ｄ５に対して電気的に組み込んだり、または、素子ｄ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズ（ヒューズ）Ｆが設けられている。複数のヒューズＦおよび導体膜Ｄは、第２接続電極ｄ３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）のそれぞれを第２接続電極ｄ３に対して切断可能（切り離し可能）に接続している。　
図８９Ａは、図８８に示す素子の一部分を拡大して描いた平面図である。図８９Ｂは、素子における抵抗体の構成を説明するために描いた図８９ＡのＢ－Ｂに沿う長さ方向の縦断面図である。図８９Ｃは、素子における抵抗体の構成を説明するために描いた図８９ＡのＣ－Ｃに沿う幅方向の縦断面図である。　図８９Ａ、図８９Ｂおよび図８９Ｃを参照して、抵抗体Ｒの構成について説明をする。　
チップ抵抗器ｄ１は、前述した配線膜ｄ２２、パッシベーション膜ｄ２３および樹脂膜ｄ２４の他に、絶縁層ｄ２０と抵抗体膜ｄ２１とをさらに備えている（図８９Ｂおよび図８９Ｃ参照）。絶縁層ｄ２０、抵抗体膜ｄ２１、配線膜ｄ２２、パッシベーション膜ｄ２３および樹脂膜ｄ２４は、基板ｄ２（表面ｄ２Ａ）上に形成されている。　絶縁層ｄ２０は、ＳｉＯ２（酸化シリコン）からなる。絶縁層ｄ２０は、基板ｄ２の表面ｄ２Ａの全域を覆っている。絶縁層ｄ２０の厚さは、約１００００Åである。　
抵抗体膜ｄ２１は、絶縁層ｄ２０上に形成されている。抵抗体膜ｄ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜ｄ２１の厚さは、約２０００Åである。抵抗体膜ｄ２１は、第１接続電極ｄ３と第２接続電極ｄ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｄ２１Ａ」という）を構成していて、抵抗体膜ラインｄ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図８９Ａ参照）。　
抵抗体
膜ラインｄ２１Ａ上には、配線膜ｄ２２が積層されている。配線膜ｄ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜ｄ２２の厚さは、約８０００Åである。配線膜ｄ２２は、抵抗体膜ラインｄ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｄ２１Ａに接している。　
この構成の抵抗体膜ラインｄ２１Ａおよび配線膜ｄ２２の電気的特徴を回路記号で示すと、図９０の通りである。すなわち、図９０（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｄ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。　そして、配線膜ｄ２２が積層された領域では、配線膜ｄ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｄ２２で抵抗体膜ラインｄ２１Ａが短絡されている。よって、図９０（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。　
また、隣接する抵抗体膜ラインｄ２１Ａ同士は抵抗体膜ｄ２１および配線膜ｄ２２で接続されているから、図８９Ａに示す素子ｄ５の抵抗回路網は、図９０（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜ｄ２１および配線膜ｄ２２は、抵抗体Ｒや抵抗回路（つまり素子ｄ５）を構成している。そして、各抵抗体Ｒは、抵抗体膜ラインｄ２１Ａ（抵抗体膜ｄ２１）と、抵抗体膜ラインｄ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ｄ２２とを含み、配線膜ｄ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｄ２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ラインｄ２１Ａは、その形状および大きさが全て等しい。よって、基板ｄ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。　
また、抵抗体膜ラインｄ２１Ａ上に積層された配線膜ｄ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図８８参照）。　図９１（ａ）は、図８８に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図９１（ｂ）は、図９１（ａ）のＢ－Ｂに沿う断面構造を示す図である。　
図９１（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｄ２１上に積層された配線膜ｄ２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ラインｄ２１Ａ上に積層された配線膜ｄ２２と同じレイヤーに、配線膜ｄ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜ｄ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。　
つまり、抵抗体膜ｄ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ｄ５を第１接続電極ｄ３および第２接続電極ｄ４に接続するための配線膜が、配線膜ｄ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜ｄ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。　
ここで、配線膜ｄ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図８８および図９１（ａ）参照）。トリミング対象領域Ｘは、第２接続電極ｄ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜ｄ２２の下方にも抵抗体膜ｄ２１が形成されている（図９１（ｂ）参照）。そして、ヒューズＦは、配線膜ｄ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。　
なお、ヒューズＦは、配線膜ｄ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｄ２１）の一部と抵抗体膜ｄ２１上の配線膜ｄ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。　また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。　
図９２は、第４参考例の実施形態に係る素子の電気回路図である。　図９２を参照して、素子ｄ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ｄ３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４～Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２～Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図９３および図９４においても同じである。　
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４～抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図９１（ａ）参照）を介して直列に接続されている。　図９２に示すように全てのヒューズＦが溶断されていない状態では、素子ｄ５は、第１接続電極ｄ３および第２接続電極ｄ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ｄ３および第２接続電極ｄ４が接続されたチップ抵抗器ｄ１が構成されている。　
また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４～Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｄ５に組み込まれてはいない。　
この実施形態に係るチップ抵抗器ｄ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ｄ５に組み込まれることになる。よって、素子ｄ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。　
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｄ５（抵抗ｄ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｄ１において所望の値の抵抗を発生させることができる。　
図９３は、第４参考例の他の実施形態に係る素子の電気回路図である。　図９２に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４～抵抗回路Ｒ／３２を直列接続して素子ｄ５を構成する代わりに、図９３に示すように素子ｄ５を構成してもかまわない。詳しくは、第１接続電極ｄ３および第２接続電極ｄ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子ｄ５を構成してもよい。　
この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｄ５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｄ５から電気的に分離されるので、チップ抵抗器ｄ１全体の抵抗値を調整することができる。　
図９４は、第４参考例のさらに他の実施形態に係る素子の電気回路図である。　図９４に示す素子ｄ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｄ５に電気的に組み込まれることになる。　
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。　かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり、チップ抵抗器ｄ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｄ１を共通の設計で実現することができる。　
以上のように、このチップ抵抗器ｄ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。　図９５は、チップ抵抗器の模式的な断面図である。　次に、図９５を参照して、チップ抵抗器ｄ１についてさらに詳しく説明する。なお、説明の便宜上、図９５では、前述した素子ｄ５については簡略化して示しているとともに、基板ｄ２以外の各要素にはハッチングを付している。　
ここでは、前述したパッシベーション膜ｄ２３および樹脂膜ｄ２４について説明する。　パッシベーション膜ｄ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å～５０００Å（ここでは、約３０００Å）である。パッシベーション膜ｄ２３は、前述したように、表面ｄ２Ａの全域に亘って設けられた表面被覆部ｄ２３Ａと、側面ｄ２Ｃ～ｄ２Ｆのそれぞれにおける全域に亘って設けられた側面被覆部ｄ２３Ｂとを含む。表面被覆部ｄ２３Ａは、抵抗体膜ｄ２１および抵抗体膜ｄ２１上の各配線膜ｄ２２（つまり、素子ｄ５）を表面（図９５の上側）から被覆していて、素子ｄ５における各抵抗体Ｒの上面を覆っている。そのため、表面被覆部ｄ２３Ａは、前述したトリミング対象領域Ｘにおける配線膜ｄ２２も覆っている（図９１（ｂ）参照）。また、表面被覆部ｄ２３Ａは、素子ｄ５（配線膜ｄ２２および抵抗体膜ｄ２１）に接しており、抵抗体膜ｄ２
１以外の領域では絶縁層ｄ２０にも接している。これにより、表面被覆部ｄ２３Ａは、表面ｄ２Ａ全域を覆って素子ｄ５および絶縁層ｄ２０を保護する保護膜として機能している。また、表面ｄ２Ａでは、表面被覆部ｄ２３Ａによって、抵抗体Ｒ間における配線膜ｄ２２以外での短絡（隣り合う抵抗体膜ラインｄ２１Ａ間における短絡）が防止されている。　
一方、側面ｄ２Ｃ～ｄ２Ｆのそれぞれに設けられた側面被覆部ｄ２３Ｂは、側面ｄ２Ｃ～ｄ２Ｆのそれぞれを保護する保護層として機能している。側面被覆部ｄ２３Ｂは、側面ｄ２Ｃ～ｄ２Ｆのそれぞれにおいて、粗面領域Ｓおよび筋状パターン領域Ｐを全て覆っており、粗面領域Ｓと筋状パターン領域Ｐとの間の段差Ｎも漏れなく覆っている。　また、側面ｄ２Ｃ～ｄ２Ｆのそれぞれと表面ｄ２Ａとの境界は、前述した縁部ｄ８５であるが、パッシベーション膜ｄ２３は、当該境界（縁部ｄ８５）も覆っている。パッシベーション膜ｄ２３において、縁部ｄ８５を覆っている部分（縁部ｄ８５に重なっている部分）を端部ｄ２３Ｃということにする。　
樹脂膜ｄ２４は、パッシベーション膜ｄ２３とともにチップ抵抗器ｄ１の表面ｄ２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜ｄ２４は、平面視における表面ｄ２Ａにおいて第１接続電極ｄ３および第２接続電極ｄ４以外の領域を全て覆うように、パッシベーション膜ｄ２３の表面被覆部ｄ２３Ａ（前述した端部ｄ２３Ｃも含む）上に形成されている。そのため、樹脂膜ｄ２４は、表面ｄ２Ａ上の表面被覆部ｄ２３Ａの表面（表面被覆部ｄ２３Ａに被覆された素子ｄ５やヒューズＦも含む）の全域を被覆している。一方で、樹脂膜ｄ２４は、側面ｄ２Ｃ～ｄ２Ｆを覆っていない。そのため、樹脂膜ｄ２４の外周における縁２４Ａは、平面視において側面被覆部ｄ２３Ｂと整合しており、縁２４Ａにおける樹脂膜ｄ２４の側端面ｄ２４Ｂは、側面被覆部ｄ２３Ｂ（厳密には、各側面の粗面領域Ｓにおける側面被覆部ｄ２３Ｂ）と面一となって、基板ｄ２の厚さ方向に延びている。樹脂膜ｄ２４の表面ｄ２４Ｃは、基板ｄ２の表面ｄ２Ａと平行となるように平坦に延びている。チップ抵抗器ｄ１における基板ｄ２の表面ｄ２Ａ側に応力がかかった場合に、樹脂膜ｄ２４の表面ｄ２４Ｃ（特に、第１接続電極ｄ３と第２接続電極ｄ４との間の領域の表面ｄ２４Ｃ）が、応力分散面として機能して、当該応力を分散する。　
また、樹脂膜ｄ２４において、平面視で離れた２つの位置には、開口ｄ２５が１つずつ形成されている。各開口ｄ２５は、樹脂膜ｄ２４およびパッシベーション膜ｄ２３（表面被覆部ｄ２３Ａ）を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口ｄ２５は、樹脂膜ｄ２４だけでなくパッシベーション膜ｄ２３にも形成されている。各開口ｄ２５からは、配線膜ｄ２２の一部が露出されている。配線膜ｄ２２において各開口ｄ２５から露出された部分は、外部接続用のパッド領域ｄ２２Ａ（パッド）となっている。各開口ｄ２５は、表面被覆部ｄ２３Ａでは、表面被覆部ｄ２３Ａの厚さ方向（基板ｄ２の厚さ方向と同じ）に沿って延びていて、樹脂膜ｄ２４では、表面被覆部ｄ２３Ａ側から樹脂膜ｄ２４の表面ｄ２４Ｃに向かうのに従って基板ｄ２の長手方向（図９５における左右方向）に徐々に広がっている。そのため、樹脂膜ｄ２４において開口ｄ２５を区画する区画面ｄ２４Ｄは、基板ｄ２の厚さ方向に対して交差する傾斜面になっている。なお、樹脂膜ｄ２４において各開口ｄ２５を縁取る部分には、開口ｄ２５を前記長手方向から区画する１対の区画面ｄ２４Ｄが存在するが、これらの区画面ｄ２４Ｄの間隔は、表面被覆部ｄ２３Ａ側から樹脂膜ｄ２４の表面ｄ２４Ｃに向かうのに従って次第に広がっている。また、樹脂膜ｄ２４において各開口ｄ２５を縁取る部分には、開口ｄ２５を基板ｄ２の短手方向から区画する別の１対の区画面ｄ２４Ｄが存在するが（図９５にはあらわれていない）、これらの区画面ｄ２４Ｄの間隔も、表面被覆部ｄ２３Ａ側から樹脂膜ｄ２４の表面ｄ２４Ｃに向かうのに従って次第に広がっていてもよい。　
２つの開口ｄ２５のうち、一方の開口ｄ２５は、第１接続電極ｄ３によって埋め尽くされ、他方の開口ｄ２５は、第２接続電極ｄ４によって埋め尽くされている。第１接続電極ｄ３および第２接続電極ｄ４のそれぞれは、樹脂膜ｄ２４の表面ｄ２４Ｃに向かって広がる開口ｄ２５に応じて、樹脂膜ｄ２４の表面ｄ２４Ｃに向かって広がっている。そのため、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれの縦断面（基板ｄ２の長手方向および厚さ方向に沿う平面で切断したときの切断面）は、基板ｄ２の表面ｄ２Ａ側に上底を有して樹脂膜ｄ２４の表面ｄ２４Ｃ側に下底を有する台形状をなしている。また、当該下底が第１接続電極ｄ３および第２接続電極ｄ４のそれぞれにおける表面ｄ３Ａ，４Ａとなるのだが、表面ｄ３Ａ，ｄ４Ａのそれぞれでは、開口ｄ２５側の端部が基板ｄ２の表面ｄ２Ａ側へ湾曲している。なお、開口ｄ２５が樹脂膜ｄ２４の表面ｄ２４Ｃに向かって広がっていない場合（開口ｄ２５を区画する区画面ｄ２４Ｄが基板ｄ２の厚さ方向に延びている）には、表面ｄ３Ａ，ｄ４Ａのそれぞれは、開口ｄ２５側の端部を含む全ての領域において、基板ｄ２の表面ｄ２Ａに沿った平坦面になる。　
また、前述したように、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれは、Ｎｉ、ＰｄおよびＡｕをこの順番で表面ｄ２Ａ上に積層することによって構成されているので、Ｎｉ層ｄ３３、Ｐｄ層ｄ３４およびＡｕ層ｄ３５を表面ｄ２Ａ側からこの順で有している。そのため、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれにおいて、Ｎｉ層ｄ３３とＡｕ層ｄ３５との間にＰｄ層ｄ３４が介装されている。第１接続電極ｄ３および第２接続電極ｄ４のそれぞれにおいて、Ｎｉ層ｄ３３は各接続電極の大部分を占めており、Ｐｄ層ｄ３４およびＡｕ層ｄ３５は、Ｎｉ層ｄ３３に比べて格段に薄く形成されている。Ｎｉ層ｄ３３は、チップ抵抗器ｄ１が実装基板ｄ９に実装された際に（図８７（ｂ）参照）、各開口ｄ２５のパッド領域ｄ２２Ａにおける配線膜ｄ２２のＡｌと、前述した半田ｄ１３とを中継する役割を有している。　
第１接続電極ｄ３および第２接続電極ｄ４では、Ｎｉ層ｄ３３の表面が、Ｐｄ層ｄ３４を介してＡｕ層ｄ３５によって覆われているので、Ｎｉ層ｄ３３が酸化することを防止できる。また、Ａｕ層ｄ３５を薄くすることによってＡｕ層ｄ３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層ｄ３３とＡｕ層ｄ３５との間に介装されたＰｄ層ｄ３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層ｄ３３が外部に露出されて酸化することを防止できる。　
そして、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれでは、Ａｕ層ｄ３５が、表面ｄ３Ａ，ｄ４Ａとして、最表面に露出しており、樹脂膜ｄ２４の表面ｄ２４Ａにおいて開口ｄ２５から外部を臨んでいる。第１接続電極ｄ３は、一方の開口ｄ２５を介して、この開口ｄ２５におけるパッド領域ｄ２２Ａにおいて配線膜ｄ２２に対して電気的に接続されている。第２接続電極ｄ４は、他方の開口ｄ２５を介して、この開口ｄ２５におけるパッド領域ｄ２２Ａにおいて配線膜ｄ２２に対して電気的に接続されている。第１接続電極ｄ３および第２接続電極ｄ４のそれぞれでは、Ｎｉ層ｄ３３がパッド領域ｄ２２Ａに対して接続されている。これにより、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれは、素子ｄ５に対して電気的に接続されている。ここで、配線膜ｄ２２は、抵抗体Ｒのまとまり（抵抗ｄ５６）、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれに接続された配線を形成している。　
このように、開口ｄ２５が形成された樹脂膜ｄ２４およびパッシベーション膜ｄ２３は、開口ｄ２５から第１接続電極ｄ３および第２接続電極ｄ４を露出させた状態で表面ｄ２Ａを覆っている。そのため、樹脂膜ｄ２４の表面ｄ２４Ｃにおいて開口ｄ２５に露出された第１接続電極ｄ３および第２接続電極ｄ４を介して、チップ抵抗器ｄ１と実装基板ｄ９との間における電気的接続を達成することができる（図８７（ｂ）参照）。　
ここで、樹脂膜ｄ２４の厚み、つまり、基板ｄ２の表面ｄ２Ａからの樹脂膜ｄ２４の表面ｄ２４Ｃまでの高さＨは、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれの（表面ｄ２Ａからの）高さＪ以上である。図９５では、第１の実施形態として、高さＨと高さＪとは同じになっていて、樹脂膜ｄ２４の表面ｄ２４Ｃと、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれの表面ｄ３Ａ，ｄ４Ａとが面一になっている。　
図９６Ａ～図９６Ｈは、図９５に示すチップ抵抗器の製造方法を示す図解的な断面図である。　まず、図９６Ａに示すように、基板ｄ２の元となる基板ｄ３０を用意する。この場合、基板ｄ３０の表面ｄ３０Ａは、基板ｄ２の表面ｄ２Ａであり、基板ｄ３０の裏面ｄ３０Ｂは、基板ｄ２の裏面ｄ２Ｂである。　
そして、基板ｄ３０の表面ｄ３０Ａを熱酸化して、表面ｄ３０ＡにＳｉＯ２等からなる絶縁層ｄ２０を形成し、絶縁層ｄ２０上に素子ｄ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ｄ２２）を形成する。具体的には、スパッタリングにより、まず、絶縁層ｄ２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｄ２１を全面に形成し、さらに、抵抗体膜ｄ２１に接するように抵抗体膜ｄ２１の上にアルミニウム（Ａｌ）の配線膜ｄ２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ｄ２１および配線膜ｄ２２を選択的に除去してパターニングし、図８９Ａに示すように、平面視で、抵抗体膜ｄ２１が積層された一定幅の抵抗体膜ラインｄ２１Ａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインｄ２１Ａおよび配線膜ｄ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図８８参照）。続いて、たとえばウェットエッチングにより抵抗体膜ラインｄ２１Ａの上に積層された配線膜ｄ２２を選択的に除去してパターニングする。この結果、抵抗体膜ラインｄ２１Ａ上に一定間隔Ｒをあけて配線膜ｄ２２が積層された構成の素子ｄ５（換言すれば複数の抵抗体Ｒ）が得られる。このように、抵抗体膜ｄ２１に配線膜ｄ２２を積層して抵抗体膜ｄ２１および配線膜ｄ２２をパターニングするだけで、複数の抵抗体ＲとともにヒューズＦも一括して簡易に形成することができる。なお、抵抗体膜ｄ２１および配線膜ｄ２２が目標寸法で形成されたか否かを確かめるために、素子ｄ５全体の抵抗値を測定してもよい。　
図９６Ａを参照して、素子ｄ５は、１枚の基板ｄ３０に形成するチップ抵抗器ｄ１の数に応じて、基板ｄ３０の表面ｄ３０Ａ上における多数の箇所に形成される。基板ｄ３０において（１つの）素子ｄ５（前述した抵抗ｄ５６）が形成された１つの領域をチップ部品領域Ｙというと、基板ｄ３０の表面ｄ３０Ａ上には、抵抗ｄ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ｄ５）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｄ１（図９５参照）を平面視したものと一致する。そして、基板ｄ３０の表面ｄ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ～６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｄ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｄ１の大量生産が可能になる。　
次いで、図９６Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｄ４５を、基板ｄ３０の表面ｄ３０Ａの全域に亘って形成する。絶縁膜
ｄ４５は、絶縁層ｄ２０および絶縁層ｄ２０上の素子ｄ５（抵抗体膜ｄ２１や配線膜ｄ２２）を全て覆っていて、これらに接している。そのため、絶縁膜ｄ４５は、前述したトリミング対象領域Ｘ（図８８参照）における配線膜ｄ２２も覆っている。また、絶縁膜ｄ４５は、基板ｄ３０の表面ｄ３０Ａにおいて全域に亘って形成されることから、表面ｄ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜ｄ４５は、表面ｄ３０Ａ（表面ｄ３０Ａ上の素子ｄ５も含む）全域を保護する保護膜となる。　
次いで、図９６Ｂに示すように、絶縁膜ｄ４５を全て覆うように、基板ｄ３０の表面ｄ３０Ａの全域に亘ってレジストパターンｄ４１を形成する。レジストパターンｄ４１には、開口ｄ４２が形成されている。　図９７は、図９６Ｂの工程において第１溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。　
図９７を参照して、レジストパターンｄ４１の開口ｄ４２は、多数のチップ抵抗器ｄ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｄ１の輪郭の間の領域（図９７においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口ｄ４２の全体形状は、互いに直交する直線部分ｄ４２Ａおよびｄ４２Ｂを複数有する格子状になっている。　
レジストパターンｄ４１では、開口ｄ４２において互いに直交する直線部分ｄ４２Ａおよびｄ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分ｄ４２Ａおよびｄ４２Ｂの交差部分ｄ４３は、平面視で略９０°をなすように尖っている。　図９６Ｂを参照して、レジストパターンｄ４１をマスクとするプラズマエッチングにより、絶縁膜ｄ４５、絶縁層ｄ２０および基板ｄ３０のそれぞれを選択的に除去する。これにより、隣り合う素子ｄ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｄ３０の材料がエッチング（除去）される。その結果、平面視においてレジストパターンｄ４１の開口ｄ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｄ４５および絶縁層ｄ２０を貫通して基板ｄ３０の表面ｄ３０Ａから基板ｄ３０の厚さ途中まで到達する所定深さの第１溝ｄ４４が形成される。第１溝ｄ４４は、互いに対向する１対の側面ｄ４４Ａと、当該１対の側面ｄ４４Ａの下端（基板ｄ３０の裏面ｄ３０Ｂ側の端）の間を結ぶ底面ｄ４４Ｂとによって区画されている。基板ｄ３０の表面ｄ３０Ａを基準とした第１溝ｄ４４の深さは、完成したチップ抵抗器ｄ１の厚さＴ（図８７（ａ）参照）の半分程度であり、第１溝ｄ４４の幅（対向する側面ｄ４４Ａの間隔）Ｍは、２０μｍ前後であって、深さ方向全域に亘って一定になっている。エッチングの中でも、特にプラズマエッチングを用いることによって、第１溝ｄ４４を高精度に形成することができる。　
基板ｄ３０における第１溝ｄ４４の全体形状は、平面視でレジストパターンｄ４１の開口ｄ４２（図９７参照）と一致する格子状になっている。そして、基板ｄ３０の表面ｄ３０Ａでは、各素子ｄ５が形成されたチップ部品領域Ｙのまわりを第１溝ｄ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板ｄ３０において素子ｄ５が形成された部分は、チップ抵抗器ｄ１の半製品ｄ５０である。基板ｄ３０の表面ｄ３０Ａでは、第１溝ｄ４４に取り囲まれたチップ部品領域Ｙに半製品ｄ５０が１つずつ位置していて、これらの半製品ｄ５０は、行列状に整列配置されている。　
図９６Ｂに示すように第１溝ｄ４４が形成された後、レジストパターンｄ４１が除去され、図９６Ｃに示すように、ダイシングソーｄ４７を有するダイシングマシン（図示せず）が稼動される。ダイシングソーｄ４７は、円板形状の砥石であって、その周端面に切断歯部が形成されている。ダイシングソーｄ４７の幅Ｑ（厚み）は、第１溝ｄ４４の幅Ｍよりも小さい。ここで、第１溝ｄ４４の中央位置（互いに対向する１対の側面ｄ４４Ａから等距離にある位置）に、ダイシングラインＵが設定される。ダイシングソーｄ４７は、その厚さ方向における中央位置４７Ａが平面視でダイシングラインＵに一致した状態で、第１溝ｄ４４内をダイシングラインＵに沿って移動し、その際、第１溝ｄ４４の底面ｄ４４Ｂから基板ｄ３０を削る。ダイシングソーｄ４７の移動が完了すると、基板ｄ３０には、第１溝ｄ４４の底面ｄ４４Ｂから掘り下がった所定深さの第２溝ｄ４８が形成される。　
第２溝ｄ４８は、第１溝ｄ４４の底面ｄ４４Ｂから連続して、所定深さで基板ｄ３０の裏面ｄ３０Ｂ側へ窪んでいる。第２溝ｄ４８は、互いに対向する１対の側面ｄ４８Ａと、当該１対の側面ｄ４８Ａの下端（基板ｄ３０の裏面ｄ３０Ｂ側の端）の間を結ぶ底面ｄ４８Ｂとによって区画されている。第１溝ｄ４４の底面ｄ４４Ｂを基準とした第２溝ｄ４８の深さは、完成したチップ抵抗器ｄ１の厚さＴの半分程度であり、第２溝ｄ４８の幅（対向する側面ｄ４８Ａの間隔）は、ダイシングソーｄ４７の幅Ｑと同じであって、深さ方向全域に亘って一定になっている。第１溝ｄ４４および第２溝ｄ４８において、基板ｄ３０の厚さ方向に隣り合う側面ｄ４４Ａと側面ｄ４８Ａとの間には、当該厚さ方向に直交する方向（基板ｄ３０の表面ｄ３０Ａに沿う方向）に延びる段差ｄ４９が形成されている。そのため、連続している第１溝ｄ４４および第２溝ｄ４８のまとまりは、裏面ｄ３０Ｂ側へ向けて細くなる凸状になっている。側面ｄ４４Ａが、完成したチップ抵抗器ｄ１における各側面（側面ｄ２Ｃ～ｄ２Ｆのそれぞれ）の粗面領域Ｓとなり、側面ｄ４８Ａが、チップ抵抗器ｄ１における各側面の筋状パターン領域Ｐとなり、段差ｄ４９が、チップ抵抗器ｄ１における各側面の段差Ｎとなる。　
ここで、エッチングによって第１溝ｄ４４を形成することによって、各側面ｄ４４Ａおよび底面ｄ４４Ｂは、不規則パターンのざらざらした粗面になっている。一方、ダイシングソーｄ４７によって第２溝ｄ４８を形成することによって、各側面ｄ４８Ａには、ダイシングソーｄ４７の研削跡をなす多数の筋が規則的なパターンで残っている。この筋は、側面ｄ４８Ａをエッチングしたとしても完全に消すことができず、完成したチップ抵抗器ｄ１では、前述した筋Ｖとなる（図８７（ａ）参照）。　
次いで、図９６Ｄに示すようにマスクｄ６５を用いたエッチングによって、絶縁膜ｄ４５を選択的に除去する。マスクｄ６５では、絶縁膜ｄ４５において平面視で各パッド領域ｄ２２Ａ（図９５参照）に一致する部分に、開口ｄ６６が形成されている。これにより、エッチングによって、絶縁膜ｄ４５において開口ｄ６６と一致する部分が除去され、当該部分には、開口ｄ２５が形成される。これにより、絶縁膜ｄ４５は、開口ｄ２５において各パッド領域ｄ２２Ａを露出させるように形成されたことになる。１つの半製品ｄ５０につき、開口ｄ２５は２つ形成される。　
各半製品ｄ５０において、絶縁膜ｄ４５に２つの開口ｄ２５を形成した後に、抵抗測定装置（図示せず）のプローブｄ７０を各開口ｄ２５のパッド領域ｄ２２Ａに接触させて、素子ｄ５の全体の抵抗値を検出する。そして、絶縁膜ｄ４５越しにレーザ光（図示せず）を任意のヒューズＦ（図８８参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｄ２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｄ５０（換言すれば、チップ抵抗器ｄ１）全体の抵抗値を調整できる。このとき、絶縁膜ｄ４５が素子ｄ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｄ５に付着して短絡が生じることを防止できる。また、絶縁膜ｄ４５がヒューズＦ（抵抗体膜ｄ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。　
その後、ＣＶＤ法によって絶縁膜ｄ４５上にＳｉＮを形成し、絶縁膜ｄ４５を厚くする。このとき、図９６Ｅに示すように、第１溝ｄ４４および第２溝ｄ４８の内周面（前述した側面ｄ４４Ａ、底面ｄ４４Ｂ、側面ｄ４８Ａおよび底面ｄ４８Ｂ）の全域にも絶縁膜ｄ４５が形成される。そのため、絶縁膜ｄ４５は、前述した段差ｄ４９上にも形成されている。第１溝ｄ４４および第２溝ｄ４８のそれぞれの内周面における絶縁膜ｄ４５（図９６Ｅに示された状態の絶縁膜ｄ４５）は、１０００Å～５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜ｄ４５の一部は、各開口ｄ２５に入り込んで開口ｄ２５を塞いでいる。　
その後、ポリイミドからなる感光性樹脂の液体を、基板ｄ３０に対して、絶縁膜ｄ４５の上からスプレー塗布して、図９６Ｅに示すように感光性樹脂の樹脂膜ｄ４６を形成する。この際、当該液体が第１溝ｄ４４および第２溝ｄ４８内に入り込まないように、平面視で第１溝ｄ４４および第２溝ｄ４８だけを覆うパターンを有するマスク（図示せず）越しに、当該液体が基板ｄ３０に対して塗布される。その結果、当該液状の感光性樹脂は、基板ｄ３０上だけに形成され、基板ｄ３０上において、樹脂膜ｄ４６（樹脂膜）となる。表面ｄ３０Ａ上の樹脂膜ｄ４６の表面ｄ４６Ａは、表面ｄ３０Ａに沿って平坦になっている。　
なお、当該液体が第１溝ｄ４４および第２溝ｄ４８内に入り込んでいないので、第１溝ｄ４４および第２溝ｄ４８内には、樹脂膜ｄ４６が形成されていない。また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板ｄ３０の表面ｄ３０Ａに貼り付けたりすることによって、樹脂膜ｄ４６を形成してもよい。　
次いで、樹脂膜ｄ４６に熱処理（キュア処理）を施す。これにより、樹脂膜ｄ４６の厚みが熱収縮するとともに、樹脂膜ｄ４６が硬化して膜質が安定する。　次いで、図９６Ｆに示すように、樹脂膜ｄ４６をパターニングし、表面ｄ３０Ａ上の樹脂膜ｄ４６において平面視で配線膜ｄ２２の各パッド領域ｄ２２Ａ（開口ｄ２５）と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域ｄ２２Ａに整合（一致）するパターンの開口ｄ６１が形成されたマスクｄ６２を用いて、樹脂膜ｄ４６を、当該パターンで露光して現像する。これにより、各パッド領域ｄ２２Ａの上方で樹脂膜ｄ４６が分離されて開口ｄ２５が形成される。この際、樹脂膜ｄ４６において開口ｄ２５を縁取っている部分が熱収縮し、当該部分において開口ｄ２５を区画する区画面ｄ４６Ｂは、基板ｄ３０の厚さ方向に対して交差する傾斜面になる。これによって、開口ｄ２５は、前述したように、樹脂膜ｄ４６の表面ｄ４６Ａ（樹脂膜ｄ２４の表面ｄ２４Ｃになる）に向かうのに従って広がった状態になる。　
次いで、図示しないマスクを用いたＲＩＥによって各パッド領域ｄ２２Ａ上の絶縁膜ｄ４５が除去されることで、各開口ｄ２５が開放されてパッド領域ｄ２２Ａが露出される。　次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｄ２５におけるパッド領域ｄ２２Ａ上に形成することによって、図９６Ｇに示すように、パッド領域ｄ２２Ａ上に第１接続電極ｄ３および第２接続電極ｄ４を形成する。　
図９８は、第１接続電極および第２接続電極の製造工程を説明するための図である。　詳しくは、図９８を参照して、まず、パッド領域ｄ２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。次いで、当該表面の酸化膜が除去される（ステップＳ２）。次いで、当該表面においてジンケート処理が実施されて、当該表面における（配線膜ｄ２２の）ＡｌがＺｎに置換される（ステップＳ３）。次いで、当該表面上のＺｎが硝酸等で剥離されて、パッド領域ｄ２２Ａでは、新しいＡｌが露出される（ステップＳ
４）。　
次いで、パッド領域ｄ２２Ａをめっき液に浸けることによって、パッド領域ｄ２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層ｄ３３が形成される（ステップＳ５）。　次いで、Ｎｉ層ｄ３３を別のめっき液に浸けることによって、当該Ｎｉ層ｄ３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層ｄ３３の表面にＰｄ層ｄ３４が形成される（ステップＳ６）。　
次いで、Ｐｄ層ｄ３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層ｄ３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層ｄ３４の表面にＡｕ層ｄ３５が形成される（ステップＳ７）。これによって、第１接続電極ｄ３および第２接続電極ｄ４が形成され、形成後の第１接続電極ｄ３および第２接続電極ｄ４を乾燥させると（ステップＳ８）、第１接続電極ｄ３および第２接続電極ｄ４の製造工程が完了する。なお、前後するステップの間には、半製品ｄ５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。　
図９６Ｇでは、各半製品ｄ５０において第１接続電極ｄ３および第２接続電極ｄ４が形成された後の状態を示している。第１接続電極ｄ３および第２接続電極ｄ４のそれぞれでは、表面ｄ３Ａ，ｄ４Ａが、樹脂膜ｄ４６の表面ｄ４６Ａと面一になっている。また、樹脂膜ｄ４６において開口ｄ２５を区画する区画面ｄ４６Ｂが前述したように傾斜しているのに応じて、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれでは、表面ｄ３Ａ，ｄ４Ａにおいて開口ｄ２５の縁側の端部が、基板ｄ３０の裏面ｄ３０Ｂ側へ湾曲している。そのため、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれでは、Ｎｉ層ｄ３３、Ｐｄ層ｄ３４およびＡｕ層ｄ３５のそれぞれにおける開口ｄ２５の縁側の端部が、基板ｄ３０の裏面ｄ３０Ｂ側へ湾曲している。　
以上のように、第１接続電極ｄ３および第２接続電極ｄ４を無電解めっきによって形成するので、第１接続電極ｄ３および第２接続電極ｄ４を電解めっきによって形成する場合に比べて、第１接続電極ｄ３および第２接続電極ｄ４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器ｄ１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極ｄ３および第２接続電極ｄ４についての形成位置にずれが生じないので、第１接続電極ｄ３および第２接続電極ｄ４の形成位置精度を向上して歩留まりを向上できる。また、樹脂膜ｄ２４から露出されたパッド領域ｄ２２Ａを無電解めっきすることによって、当該パッド領域ｄ２２Ａ上だけに第１接続電極ｄ３および第２接続電極ｄ４を形成することができる。　
また、電解めっきの場合には、めっき液にＮｉやＳｎが含有されている場合が一般的である。そのため、第１接続電極ｄ３および第２接続電極ｄ４の表面ｄ３Ａ，ｄ４Ａに残ったＳｎが酸化されることによって、第１接続電極ｄ３および第２接続電極ｄ４と実装基板ｄ９の接続端子ｄ８８（図８７（ｂ）参照）との接続不良が生じ得るが、無電解めっきを用いる第４参考例では、そのような問題はない。　
このように第１接続電極ｄ３および第２接続電極ｄ４が形成されてから、第１接続電極ｄ３および第２接続電極ｄ４間での通電検査が行われた後に、基板ｄ３０が裏面ｄ３０Ｂから研削される。　具体的には、図９６Ｈに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｄ７２を有する支持テープｄ７１が、粘着面ｄ７２において、各半製品ｄ５０における第１接続電極ｄ３および第２接続電極ｄ４側（つまり、表面ｄ３０Ａ）に貼着される。これにより、各半製品ｄ５０が支持テープｄ７１に支持される。ここで、支持テープｄ７１として、たとえば、ラミネートテープを用いることができる。　
各半製品ｄ５０が支持テープｄ７１に支持された状態で、基板ｄ３０を裏面ｄ３０Ｂ側から研削する。研削によって、裏面ｄ３０Ｂが第２溝ｄ４８の底面ｄ４８Ｂ（図９６Ｇ参照）に到達するまで基板ｄ３０が薄型化されると、隣り合う半製品ｄ５０を連結するものがなくなるので、第１溝ｄ４４および第２溝ｄ４８を境界として基板ｄ３０が分割され、半製品ｄ５０が個別に分離してチップ抵抗器ｄ１の完成品となる。つまり、第１溝ｄ４４および第２溝ｄ４８（換言すれば、境界領域Ｚ）において基板ｄ３０が切断（分断）され、これによって、個々のチップ抵抗器ｄ１が切り出される。裏面ｄ３０Ｂを研削した後の基板ｄ３０（基板ｄ２）の厚さは、１５０μｍ～４００μｍ（１５０μｍ以上４００μｍ以下）である。　
完成した各チップ抵抗器ｄ１では、第１溝ｄ４４の側面ｄ４４Ａをなしていた部分が、基板ｄ２の側面ｄ２Ｃ～ｄ２Ｆのいずれかの粗面領域Ｓとなり、第２溝ｄ４８の側面ｄ４８Ａをなしていた部分が、基板ｄ２の側面ｄ２Ｃ～ｄ２Ｆのいずれかの筋状パターン領域Ｐとなり、側面ｄ４４Ａと側面ｄ４８Ａとの間の段差ｄ４９が、前述した段差Ｎとなる。そして、完成した各チップ抵抗器ｄ１では、裏面ｄ３０Ｂが裏面ｄ２Ｂとなる。つまり、前述したように第１溝ｄ４４および第２溝ｄ４８を形成する工程（図９６Ｂおよび図９６Ｃ参照）は、側面ｄ２Ｃ～ｄ２Ｆを形成する工程に含まれる。また、絶縁膜ｄ４５がパッシベーション膜ｄ２３となり、樹脂膜ｄ４６が樹脂膜ｄ２４となる。　
たとえば、エッチングによって形成された第１溝ｄ４４（図９６Ｂ参照）の深さが一様でなくでも、ダイシングソーｄ４７によって第２溝ｄ４８を形成すれば（図９６Ｃ参照）、第１溝ｄ４４および第２溝ｄ４８の全体の深さ（基板ｄ３０の表面ｄ３０Ａから第２溝ｄ４８の底までの深さ）は一様になる。そのため、基板ｄ３０の裏面ｄ３０Ｂを研削してチップ抵抗器ｄ１を個片化するときに、基板ｄ３０から分離されるまでのチップ抵抗器ｄ１間の時間差を少なくして各チップ抵抗器ｄ１をほぼ同時に基板ｄ３０から分離することができる。これにより、先に分離されたチップ抵抗器ｄ１が基板ｄ３０と衝突を繰り返すことによってチップ抵抗器ｄ１にチッピングが生じるといった不具合を抑制できる。また、チップ抵抗器ｄ１の表面ｄ２Ａ側の角部（コーナー部ｄ１１）は、エッチングで形成された第１溝ｄ４４によって区画されているので、コーナー部ｄ１１では、ダイシングソーｄ４７によって区画される場合と比べて、チッピングが生じにくい。以上の結果、チップ抵抗器ｄ１の個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できる。つまり、チップ抵抗器ｄ１の表面ｄ２Ａ側におけるコーナー部ｄ１１（図８７（ａ）参照）における形状のコントロールが可能となる。また、第１溝ｄ４４および第２溝ｄ４８の両方をエッチングによって形成する場合に比べて、チップ抵抗器ｄ１の個片化にかかる時間を短縮して、チップ抵抗器ｄ１の生産性を向上することもできる。　
特に、個片化されたチップ抵抗器ｄ１における基板ｄ２の厚さが１５０μｍ～４００μｍと比較的大きい場合には、エッチングだけで基板ｄ３０の表面ｄ３０Ａから第２溝ｄ４８の底面ｄ４８Ｂまで到達する溝（図９６Ｃ参照）を形成するのは困難であるし、時間がかかる。しかし、このような場合であっても、エッチングおよびダイシングソーｄ４７によるダイシングを併用して第１溝ｄ４４および第２溝ｄ４８を形成してから基板ｄ３０の裏面ｄ３０Ｂを研削することによって、チップ抵抗器ｄ１の個片化にかかる時間を短縮できる。よって、チップ抵抗器ｄ１の生産性を向上することができる。　
また、ダイシングによって第２溝ｄ４８を基板ｄ３０の裏面ｄ３０Ｂまで到達させてしまうと（第２溝ｄ４８が基板ｄ３０を貫通するようにすると）、完成したチップ抵抗器ｄ１では、裏面ｄ２Ｂと側面ｄ２Ｃ～ｄ２Ｆとのコーナー部にチッピングが生じ得る。しかし、第４参考例のように第２溝ｄ４８が裏面ｄ３０Ｂまで到達しないようにハーフダイシングしてから（図９６Ｃ参照）、裏面ｄ３０Ｂを研磨すれば、裏面ｄ２Ｂと側面ｄ２Ｃ～ｄ２Ｆとのコーナー部にチッピングが生じにくい。　
また、エッチングだけで基板ｄ３０の表面ｄ３０Ａから第２溝ｄ４８の底面ｄ４８Ｂまで到達する溝を形成すると、エッチングレートのばらつきによって、完成後の溝の側面は基板ｄ２の厚さ方向に沿わず、溝の断面が矩形状になりにくい。つまり、溝の側面にばらつきが生じる。しかし、第４参考例のようにエッチングおよびダイシングを併用することによって、エッチングだけの場合に比べて、第１溝ｄ４４および第２溝ｄ４８の全体の溝側面（側面ｄ４４Ａおよび側面ｄ４８Ａのそれぞれ）におけるばらつきを低減して、当該溝側面を基板ｄ２の厚さ方向に沿わせることができる。　
また、ダイシングソーｄ４７の幅Ｑが第１溝ｄ４４の幅Ｍよりも小さいので、ダイシングソーｄ４７によって形成された第２溝ｄ４８の幅Ｑは、第１溝ｄ４４の幅Ｍよりも小さくなり、第２溝ｄ４８は、第１溝ｄ４４の内側に位置する（図９６Ｃ参照）。そのため、ダイシングソーｄ４７によって第２溝ｄ４８を形成するときに、ダイシングソーｄ４７が第１溝ｄ４４の幅を広げてしまうことはない。よって、第１溝ｄ４４によって区画されるはずのチップ抵抗器ｄ１の表面ｄ２Ａ側のコーナー部ｄ１１がダイシングソーｄ４７によって区画されてしまってコーナー部ｄ１１にチッピングが生じることを確実に抑制できる。　
なお、第２溝ｄ４８を形成してから裏面ｄ３０Ｂを研削することでチップ抵抗器ｄ１を個片化しているが、第２溝ｄ４８を形成する前に、裏面ｄ３０Ｂを先に研削しておいてから、第２溝ｄ４８をダイシングで形成してもよい。また、基板ｄ３０を裏面ｄ３０Ｂ側から第２溝ｄ４８の底面ｄ４８Ｂまでエッチングすることによってチップ抵抗器ｄ１を切り出すことも想定される。　
以上のように、第１溝ｄ４４および第２溝ｄ４８を形成してから基板ｄ３０を裏面ｄ３０Ｂ側から研削すれば、基板ｄ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｄ１（チップ部品）に分割できる（複数のチップ抵抗器ｄ１の個片を一度に得ることができる）。よって、複数のチップ抵抗器ｄ１の製造時間の短縮によってチップ抵抗器ｄ１の生産性の向上を図ることができる。ちなみに、直径が８インチの基板ｄ３０を用いると５０万個程度のチップ抵抗器ｄ１を切り出すことができる。　
つまり、チップ抵抗器ｄ１のチップサイズが小さくても、このように先に第１溝ｄ４４および第２溝ｄ４８を形成しておいてから基板ｄ３０を裏面ｄ３０Ｂから研削することによって、チップ抵抗器ｄ１を一度に個片化することができる。　また、エッチングによって第１溝ｄ４４を高精度に形成できるので、個々のチップ抵抗器ｄ１において第１溝ｄ４４によって区画された側面ｄ２Ｃ～ｄ２Ｆの粗面領域Ｓ側では、外形寸法精度の向上を図ることができる。特に、プラズマエッチングを用いれば、第１溝ｄ４４を一層高精度に形成できる。また、レジストパターンｄ４１（図９７参照）に応じて、第１溝ｄ４４の間隔を微細化できるので、隣り合う第１溝ｄ４４の間に形成されるチップ抵抗器ｄ１の小型化を図ることができる。また、エッチングの場合には、チップ抵抗器ｄ１の側面ｄ２Ｃ～ｄ２Ｆの粗面領域Ｓにおいて隣り合うもの同士のコーナー部ｄ１１（図８７（ａ）参照）にチッピングが生じることを低減でき、チップ抵抗器ｄ１の外観の向上を図ることができる。　
なお、完成したチップ抵抗器ｄ１における基板ｄ２の裏面ｄ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｄ２Ｂを綺麗にしてもよい。　図９６Ｈに示すように完成したチップ抵抗器ｄ１は、支持テープｄ７１から引き剥がされた後に、所定のスペースまで
搬送されて当該スペースで保管される。　チップ抵抗器ｄ１を実装基板ｄ９（図８７（ｂ）参照）に実装する場合、自動実装機の吸着ノズルｄ９１（図８７（ｂ）参照）にチップ抵抗器ｄ１の裏面ｄ２Ｂを吸着してから吸着ノズルｄ９１を動かすことによって、チップ抵抗器ｄ１を搬送する。このとき、吸着ノズルｄ９１は、裏面ｄ２Ｂの長手方向における略中央部分に吸着する。そして、図８７（ｂ）を参照して、チップ抵抗器ｄ１を吸着した吸着ノズルｄ９１を実装基板ｄ９まで移動させる。実装基板ｄ９には、チップ抵抗器ｄ１の第１接続電極ｄ３および第２接続電極ｄ４に応じて、前述した１対の接続端子ｄ８８が設けられている。接続端子ｄ８８は、たとえば、Ｃｕからなる。各接続端子ｄ８８の表面には、半田ｄ１３が当該表面から突出するように設けられている。　
そこで、吸着ノズルｄ９１を移動させて実装基板ｄ９に押し付けることで、チップ抵抗器ｄ１において、第１接続電極ｄ３を一方の接続端子ｄ８８の半田ｄ１３に接触させ、第２接続電極ｄ４を他方の接続端子ｄ８８の半田ｄ１３に接触させる。この状態で、半田ｄ１３を加熱すると、半田ｄ１３が溶融する。その後、半田ｄ１３が冷却されて固まると、第１接続電極ｄ３と当該一方の接続端子ｄ８８とが半田ｄ１３を介して接合し、第２接続電極ｄ４と当該他方の接続端子ｄ８８とが半田ｄ１３を介して接合し、実装基板ｄ９へのチップ抵抗器ｄ１の実装が完了する。　
図９９は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。　一方、図９６Ｈに示すように完成したチップ抵抗器ｄ１を、図９９に示すエンボスキャリアテープｄ９２に収容する場合もある。　エンボスキャリアテープｄ９２は、たとえば、ポリカーボネート樹脂等で形成されたテープ（帯状体）である。エンボスキャリアテープｄ９２には、多数のポケットｄ９３が、エンボスキャリアテープｄ９２の長手方向に並ぶように形成されている。各ポケットｄ９３は、エンボスキャリアテープｄ９２の一方の面（裏面）へ窪む凹状の空間として区画されている。　
完成したチップ抵抗器ｄ１（図９６Ｈ参照）をエンボスキャリアテープｄ９２に収容する場合、搬送装置の吸着ノズルｄ９１（図８７（ｂ）参照）にチップ抵抗器ｄ１の裏面ｄ２Ｂ（長手方向における略中央部分）を吸着してから吸着ノズルｄ９１を動かすことによって、チップ抵抗器ｄ１を支持テープｄ７１から引き剥がす。そして、吸着ノズルｄ９１をエンボスキャリアテープｄ９２のポケットｄ９３に対向する位置まで移動させる。このとき、吸着ノズルｄ９１に吸着されたチップ抵抗器ｄ１では、表面ｄ２Ａ側の第１接続電極ｄ３および第２接続電極ｄ４および樹脂膜ｄ２４がポケットｄ９３に対向している。　
ここで、チップ抵抗器ｄ１をエンボスキャリアテープｄ９２に収容する場合、エンボスキャリアテープｄ９２は、平坦な支持台ｄ９５の上に載せられている。吸着ノズルｄ９１をポケットｄ９３側へ移動させて（太線矢印参照）、表面ｄ２Ａ側がポケットｄ９３に対向した姿勢にあるチップ抵抗器ｄ１を、ポケットｄ９３内へ収容する。そして、チップ抵抗器ｄ１の表面ｄ２Ａ側がポケットｄ９３の底ｄ９３Ａに接触すると、エンボスキャリアテープｄ９２に対するチップ抵抗器ｄ１の収容が完了する。吸着ノズルｄ９１を移動させることでチップ抵抗器ｄ１の表面ｄ２Ａ側をポケットｄ９３の底ｄ９３Ａに接触させるとき、表面ｄ２Ａ側の第１接続電極ｄ３および第２接続電極ｄ４および樹脂膜ｄ２４は、支持台ｄ９５によって支持された底ｄ９３Ａに対して押し付けられる。　
エンボスキャリアテープｄ９２に対するチップ抵抗器ｄ１の収容が完了してから、エンボスキャリアテープｄ９２の表面には、剥離カバーｄ９４が貼り付けられ、各ポケットｄ９３の内部が剥離カバーｄ９４によって密閉される。これにより、各ポケットｄ９３内に異物が侵入することが防止される。エンボスキャリアテープｄ９２からチップ抵抗器ｄ１を取り出す場合には、剥離カバーｄ９４がエンボスキャリアテープｄ９２から剥がされてポケットｄ９３が開放される。その後、自動実装機によって、ポケットｄ９３からチップ抵抗器ｄ１が取り出されて、前述したように実装される。　
このようにチップ抵抗器ｄ１を実装する場合や、チップ抵抗器ｄ１をエンボスキャリアテープｄ９２に収容する場合や、さらにはチップ抵抗器ｄ１に対して応力試験を行う場合において、チップ抵抗器ｄ１の裏面ｄ２Ｂ（長手方向における略中央部分）に力をかけて第１接続電極ｄ３および第２接続電極ｄ４を何か（「被接触部」ということにする）に押し付けようとすると、基板ｄ２の表面ｄ２Ａに応力が作用する。なお、当該被接触部とは、チップ抵抗器ｄ１を実装する場合には、実装基板ｄ９であり、チップ抵抗器ｄ１をエンボスキャリアテープｄ９２へ収容する時には、支持台ｄ９５によって支持されたポケットｄ９３の底ｄ９３Ａであり、応力試験時には、応力を受けるチップ抵抗器ｄ１を支える支持面である。　
この場合において、基板ｄ２の表面ｄ２Ａにおける樹脂膜ｄ２４の高さＨ（図９５参照）が、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれの高さＪ（図９５参照）未満であって、第１接続電極ｄ３および第２接続電極ｄ４の表面ｄ３Ａ，４Ａが基板ｄ２の表面ｄ２Ａから最も突出している（つまり、樹脂膜ｄ２４が薄い）チップ抵抗器ｄ１が考えられる（後述する図１００参照）。このようなチップ抵抗器ｄ１は、表面ｄ２Ａ側では、前述した被接触部に対して第１接続電極ｄ３および第２接続電極ｄ４だけで接触（２点接触）するので、チップ抵抗器ｄ１にかかる応力は、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれと基板ｄ２との接合部に集中する。これによって、チップ抵抗器ｄ１の電気的特性が悪化する虞がある。さらには、当該応力によって、チップ抵抗器ｄ１内（特に、基板ｄ２の長手方向における略中央部分）に歪みが生じ、ひどい場合には当該略中央部分を起点として基板ｄ２が割れてしまう虞がある。　
しかしながら、第４参考例では、前述したように、樹脂膜ｄ２４の高さＨは、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれの高さＪ以上となるように、樹脂膜ｄ２４が厚くなっている（図９５参照）。よって、チップ抵抗器ｄ１にかかる応力は、第１接続電極ｄ３および第２接続電極ｄ４だけでなく樹脂膜ｄ２４によっても受け止められる。つまり、チップ抵抗器ｄ１において応力を受ける部分の面積を増大させることができるので、チップ抵抗器ｄ１にかかる応力を分散できる。これにより、チップ抵抗器ｄ１において第１接続電極ｄ３および第２接続電極ｄ４に対する応力の集中を抑制できる。特に、樹脂膜ｄ２４の表面ｄ２４Ｃによって、チップ抵抗器ｄ１にかかる応力をより効果的に分散できる。これにより、チップ抵抗器ｄ１に対する応力の集中を一層抑制できるので、チップ抵抗器ｄ１の強度向上を図ることができる。その結果、実装時や耐久試験時やエンボスキャリアテープｄ９２への収容時におけるチップ抵抗器ｄ１の破壊を抑制できる。その結果、実装やエンボスキャリアテープｄ９２への収容における歩留まりを向上させることができ、さらに、チップ抵抗器ｄ１が壊れにくいことからチップ抵抗器ｄ１の取扱い性を向上させることもできる。　
次に、チップ抵抗器ｄ１の変形例について説明する。図１００～図１０４は、第１～第５変形例に係るチップ抵抗器の模式的な断面図である。第１～第５変形例において、これまでチップ抵抗器ｄ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。　第１接続電極ｄ３および第２接続電極ｄ４に関し、図９５では、第１接続電極ｄ３の表面ｄ３Ａおよび第２接続電極ｄ４の表面ｄ４Ａが、樹脂膜ｄ２４の表面ｄ２４Ｃと面一になっている。実装時等にチップ抵抗器ｄ１にかかる応力を分散することを考慮しないのであれば、図１００に示す第１変形例のように、第１接続電極ｄ３の表面ｄ３Ａおよび第２接続電極ｄ４の表面ｄ４Ａは、基板ｄ２の表面ｄ２Ａから離れる方向（図１００では上方）へ向けて樹脂膜ｄ２４の表面ｄ２４Ｃよりも突出していてもよい。このとき、樹脂膜ｄ２４の高さＨは、第１接続電極ｄ３および第２接続電極ｄ４のそれぞれの高さＪよりも低くなる。　
逆に、図９５の場合よりも、実装時等にチップ抵抗器ｄ１にかかる応力を分散したいのであれば、図１０１に示す第２変形例のように、樹脂膜ｄ２４の高さＨを第１接続電極ｄ３および第２接続電極ｄ４のそれぞれの高さＪよりも高くするとよい。これにより、樹脂膜ｄ２４が厚くなって、第１接続電極ｄ３の表面ｄ３Ａおよび第２接続電極ｄ４の表面ｄ４Ａが、樹脂膜ｄ２４の表面ｄ２４Ｃよりも、基板ｄ２の表面ｄ２Ａ側（図１００では下方）へずれる。この場合には、第１接続電極ｄ３および第２接続電極ｄ４が、樹脂膜ｄ２４の表面ｄ２４Ｃよりも基板ｄ２側へ埋没した状態になっているので、前述した第１接続電極ｄ３および第２接続電極ｄ４における２点接触自体が発生しない。そのため、チップ抵抗器ｄ１に対する応力の集中を一層抑制できる。ただし、第２変形例のチップ抵抗器ｄ１を実装基板ｄ９に実装する場合には、実装基板ｄ９の各接続端子ｄ８８上の半田ｄ１３を、第１接続電極ｄ３の表面ｄ３Ａおよび第２接続電極ｄ４の表面ｄ４Ａに届くように厚くしておいて、第１接続電極ｄ３および第２接続電極ｄ４と半田ｄ１３との接続不良を予防しておく必要がある（図８７（ｂ）参照）。　
また、基板ｄ２の表面ｄ２Ａ上の絶縁層ｄ２０では、その端面ｄ２０Ａ（平面視で表面ｄ２Ａの縁部ｄ８５と一致する部分）が、基板ｄ２の厚さ方向（図９５、図１００および図１０１では上下方向）に延びているが、図１０２～図１０４に示すように、傾斜していてもよい。詳しくは、絶縁層ｄ２０の端面ｄ２０Ａは、基板ｄ２の表面ｄ２Ａから絶縁層ｄ２０の表面へ近付くのに従って基板ｄ２の内方へ向かうように傾斜している。このような端面ｄ２０Ａに応じて、パッシベーション膜ｄ２３において当該端面ｄ２０Ａを覆っている部分（前述した端部ｄ２３Ｃ）も、端面ｄ２０Ａに沿って傾斜している。　
図１０２～図１０４に示す第３～第５変形例のチップ抵抗器ｄ１では、樹脂膜ｄ２４の縁２４Ａの位置に違いがある。　まず、図１０２に示す第３変形例のチップ抵抗器ｄ１は、絶縁層ｄ２０の端面ｄ２０Ａおよびパッシベーション膜ｄ２３の端部ｄ２３Ｃが傾斜している点以外では、図９５のチップ抵抗器ｄ１と同じである。そのため、平面視において、樹脂膜ｄ２４の縁２４Ａは、パッシベーション膜ｄ２３の側面被覆部ｄ２３Ｂと整合していて、側面被覆部ｄ２３Ｂの厚み分だけ、基板ｄ２の表面ｄ２Ａの縁部ｄ８５（基板ｄ２の表面ｄ２Ａ側の端縁）よりも外側に位置している。このように縁２４Ａを側面被覆部ｄ２３Ｂと整合させたければ、前述した樹脂膜ｄ４６を形成するために感光性樹脂の液体をスプレー塗布する際において（図９６Ｅ参照）、図示しないマスクを用いて当該液体が第１溝ｄ４４および第２溝ｄ４８内に入り込まないようにしておく必要がある。または、当該液体が第１溝ｄ４４および第２溝ｄ４８内に入り込んだとしても、その後に樹脂膜ｄ４６をパターニングする際に（図９６Ｆ参照）、マスクｄ６２において平面視で第１溝ｄ４４および第２溝ｄ４８と一致する部分にも開口ｄ６１を形成しておくとよい。そうすれば、樹脂膜ｄ４６のパターニングによって、第１溝ｄ４４および第２溝ｄ４８内の樹脂膜ｄ４６を除去し、樹脂膜ｄ２４の縁２４Ａを側面被覆部ｄ２３Ｂと整合させることができる。　
ここで、樹脂膜ｄ２４は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。そのため、樹脂膜ｄ２４が、基板ｄ２の表面ｄ２Ａ（特に、素子ｄ５およびヒューズＦ）と、基板ｄ２の表面ｄ２Ａの縁部ｄ８５とを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｄ１を提供することができる。　一方、図１０３に示す第４変形例のチップ抵抗器ｄ１では
、平面視において、樹脂膜ｄ２４の縁２４Ａは、パッシベーション膜ｄ２３の側面被覆部ｄ２３Ｂと整合しておらず、側面被覆部ｄ２３Ｂよりも内方、詳しくは、基板ｄ２の表面ｄ２Ａの縁部ｄ８５よりも基板ｄ２の内方に後退している。この場合にも、樹脂膜ｄ２４が、基板ｄ２の表面ｄ２Ａ（特に、素子ｄ５およびヒューズＦ）を衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｄ１を提供することができる。樹脂膜ｄ２４の縁２４Ａを基板ｄ２の内方に後退させるためには、樹脂膜ｄ４６をパターニングする際に、マスクｄ６２において平面視で基板ｄ２（基板ｄ３０）の縁部ｄ８５と重なる部分にも開口ｄ６１を形成しておくとよい（図９６Ｆ参照）。そうすれば、樹脂膜ｄ４６のパターニングによって、平面視で基板ｄ２（基板ｄ３０）の縁部ｄ８５と重なる領域の樹脂膜ｄ４６を除去し、結果として、樹脂膜ｄ２４の縁２４Ａを基板ｄ２の内方に後退させることができる。　
そして、図１０４に示す第５変形例のチップ抵抗器ｄ１では、平面視において、樹脂膜ｄ２４の縁２４Ａは、パッシベーション膜ｄ２３の側面被覆部ｄ２３Ｂと整合していない。詳しくは、樹脂膜ｄ２４は、側面被覆部ｄ２３Ｂよりも外方に張り出していて、側面被覆部ｄ２３Ｂの全域を外から覆っている。つまり、第５変形例では、樹脂膜ｄ２４は、パッシベーション膜ｄ２３の表面被覆部ｄ２３Ａおよび側面被覆部ｄ２３Ｂの両方を覆っている。この場合、樹脂膜ｄ２４が、基板ｄ２の表面ｄ２Ａ（特に、素子ｄ５およびヒューズＦ）と、基板ｄ２の側面ｄ２Ｃ～ｄ２Ｆとを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｄ１を提供することができる。樹脂膜ｄ２４が表面被覆部ｄ２３Ａおよび側面被覆部ｄ２３Ｂの両方を覆いたいのであれば、前述した樹脂膜ｄ４６を形成するために感光性樹脂の液体をスプレー塗布する際において（図９６Ｅ参照）、当該液体が第１溝ｄ４４および第２溝ｄ４８内に入り込んで側面被覆部ｄ２３Ｂに付着するようにすればよい。なお、前述したように当該液体をスピン塗布する場合には、当該液体が膜状にならずに第１溝ｄ４４および第２溝ｄ４８を完全に埋めてしまうので好ましくない。一方、感光性樹脂からなるシートを基板ｄ３０の表面ｄ３０Ａに貼り付けたりすることで樹脂膜ｄ４６を形成する場合には、当該シートは第１溝ｄ４４および第２溝ｄ４８内に入り込めないから、側面被覆部ｄ２３Ｂの全域を覆うことができないので好ましくない。よって、樹脂膜ｄ２４が表面被覆部ｄ２３Ａおよび側面被覆部ｄ２３Ｂの両方を覆うためには、感光性樹脂の液体をスプレー塗布するのが有効である。　
以上、第４参考例の実施形態について説明してきたが、第４参考例はさらに他の形態で実施することもできる。たとえば、第４参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器ｄ１を開示したが、第４参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。　
図１０５は、第４参考例の他の実施形態に係るチップコンデンサの平面図である。図１０６は、図１０５の切断面線ＣＶＩ－ＣＶＩから見た断面図である。図１０７は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。　これから述べるチップコンデンサｄ１０１において、前述したチップ抵抗器ｄ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサｄ１０１において、チップ抵抗器ｄ１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ｄ１で説明した部分と同じ構成を有していて、チップ抵抗器ｄ１で説明した部分と同じ作用効果を奏することができる。　
図１０５を参照して、チップコンデンサｄ１０１は、チップ抵抗器ｄ１と同様に、基板ｄ２と、基板ｄ２上（基板ｄ２の表面ｄ２Ａ側）に配置された第１接続電極ｄ３と、同じく基板ｄ２上に配置された第２接続電極ｄ４とを備えている。基板ｄ２は、この実施形態では、平面視において矩形形状を有している。基板ｄ２の長手方向両端部に第１接続電極ｄ３および第２接続電極ｄ４がそれぞれ配置されている。第１接続電極ｄ３および第２接続電極ｄ４は、この実施形態では、基板ｄ２の短手方向に延びたほぼ矩形の平面形状を有している。基板ｄ２の表面ｄ２Ａには、第１接続電極ｄ３および第２接続電極ｄ４の間のキャパシタ配置領域ｄ１０５内に、複数のキャパシタ要素Ｃ１～Ｃ９が配置されている。複数のキャパシタ要素Ｃ１～Ｃ９は、前述した素子ｄ５を構成する複数の素子要素（キャパシタ素子）であり、複数のヒューズユニットｄ１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極ｄ４に対して切り離し可能となるように電気的に接続されている。これらのキャパシタ要素Ｃ１～Ｃ９によって構成された素子ｄ５は、キャパシタ回路網になっている。　
図１０６および図１０７に示されているように、基板ｄ２の表面ｄ２Ａには絶縁層ｄ２０が形成されていて、絶縁層ｄ２０の表面に下部電極膜ｄ１１１が形成されている。下部電極膜ｄ１１１は、キャパシタ配置領域ｄ１０５のほぼ全域にわたっている。さらに、下部電極膜ｄ１１１は、第１接続電極ｄ３の直下の領域にまで延びて形成されている。より具体的には、下部電極膜ｄ１１１は、キャパシタ配置領域ｄ１０５においてキャパシタ要素Ｃ１～Ｃ９の共通の下部電極として機能するキャパシタ電極領域ｄ１１１Ａと、第１接続電極ｄ３の直下に配置される外部電極引き出しのためのパッド領域ｄ１１１Ｂ（パッド）とを有している。キャパシタ電極領域ｄ１１１Ａがキャパシタ配置領域ｄ１０５に位置していて、パッド領域ｄ１１１Ｂが第１接続電極ｄ３の直下に位置して第１接続電極ｄ３に接触している。　
キャパシタ配置領域ｄ１０５において下部電極膜ｄ１１１（キャパシタ電極領域ｄ１１１Ａ）を覆って接するように容量膜（誘電体膜）ｄ１１２が形成されている。容量膜ｄ１１２は、キャパシタ電極領域ｄ１１１Ａ（キャパシタ配置領域ｄ１０５）の全域にわたって形成されている。容量膜ｄ１１２は、この実施形態では、さらにキャパシタ配置領域ｄ１０５外の絶縁層ｄ２０を覆っている。　
容量膜ｄ１１２の上には、上部電極膜ｄ１１３が容量膜ｄ１１２に接するように形成されている。図１０５では、明瞭化のために、上部電極膜ｄ１１３を着色して示してある。上部電極膜ｄ１１３は、キャパシタ配置領域ｄ１０５に位置するキャパシタ電極領域ｄ１１３Ａと、第２接続電極ｄ４の直下に位置して第２接続電極ｄ４に接触するパッド領域ｄ１１３Ｂ（パッド）と、キャパシタ電極領域ｄ１１３Ａとパッド領域ｄ１１３Ｂとの間に配置されたヒューズ領域ｄ１１３Ｃとを有している。　
キャパシタ電極領域ｄ１１３Ａにおいて、上部電極膜ｄ１１３は、複数の電極膜部分（上部電極膜部分）ｄ１３１～ｄ１３９に分割（分離）されている。この実施形態では、各電極膜部分ｄ１３１～ｄ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ｄ１１３Ｃから第１接続電極ｄ３に向かって帯状に延びている。複数の電極膜部分ｄ１３１～ｄ１３９は、複数種類の対向面積で、容量膜ｄ１１２を挟んで（容量膜ｄ１１２に接しつつ）下部電極膜ｄ１１１に対向している。より具体的には、電極膜部分ｄ１３１～ｄ１３９の下部電極膜ｄ１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分ｄ１３１～ｄ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ｄ１３１～ｄ１３８（またはｄ１３１～ｄ１３７，ｄ１３９）を含む。これによって、各電極膜部分ｄ１３１～ｄ１３９と容量膜ｄ１１２を挟んで対向する下部電極膜ｄ１１１と容量膜ｄ１１２とによってそれぞれ構成される複数のキャパシタ要素Ｃ１～Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分ｄ１３１～ｄ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１～Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１～Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１～Ｃ８（またはＣ１～Ｃ７，Ｃ９）を含むことになる。　
この実施形態では、電極膜部分ｄ１３１～ｄ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分ｄ１３５，ｄ１３６，ｄ１３７，ｄ１３８，ｄ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分ｄ１３５～ｄ１３９は、キャパシタ配置領域ｄ１０５の第２接続電極ｄ４側の端縁から第１接続電極ｄ３側の端縁までの範囲に渡って延びて形成されており、電極膜部分ｄ１３１～ｄ１３４は、それよりも短く形成されている。　
パッド領域ｄ１１３Ｂは、第２接続電極ｄ４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図１０６に示すように、パッド領域ｄ１１３Ｂにおける上部電極膜ｄ１１３は、第２接続電極ｄ４に接している。　ヒューズ領域ｄ１１３Ｃは、パッド領域ｄ１１３Ｂの一つの長辺（基板ｄ２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域ｄ１１３Ｃは、パッド領域ｄ１１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットｄ１０７を含む。　
ヒューズユニットｄ１０７は、上部電極膜ｄ１１３のパッド領域ｄ１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分ｄ１３１～ｄ１３９は、１つまたは複数個のヒューズユニットｄ１０７と一体的に形成されていて、それらのヒューズユニットｄ１０７を介してパッド領域ｄ１１３Ｂに接続され、このパッド領域ｄ１１３Ｂを介して第２接続電極ｄ４に電気的に接続されている。図１０５に示すように、面積の比較的小さな電極膜部分ｄ１３１～ｄ１３６は、一つのヒューズユニットｄ１０７によってパッド領域ｄ１１３Ｂに接続されており、面積の比較的大きな電極膜部分ｄ１３７～ｄ１３９は複数個のヒューズユニットｄ１０７を介してパッド領域ｄ１１３Ｂに接続されている。全てのヒューズユニットｄ１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットｄ１０７は未使用である。　
ヒューズユニットｄ１０７は、パッド領域ｄ１１３Ｂとの接続のための第１幅広部ｄ１０７Ａと、電極膜部分ｄ１３１～ｄ１３９との接続のための第２幅広部ｄ１０７Ｂと、第１および第２幅広部ｄ１０７Ａ，７Ｂの間を接続する幅狭部ｄ１０７Ｃとを含む。幅狭部ｄ１０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。それによって、電極膜部分ｄ１３１～ｄ１３９のうち不要な電極膜部分を、ヒューズユニットｄ１０７の切断によって第１および第２接続電極ｄ３，ｄ４から電気的に切り離すことができる。　
図１０５および図１０７では図示を省略したが、図１０６に表れている通り、上部電極膜ｄ１１３の表面を含むチップコンデンサｄ１０１の表面は、前述したパッシベーション膜ｄ２３によって覆われている。パッシベーション膜ｄ２３は、たとえば窒化膜からなっていて、チップコンデンサｄ１０１の上面のみならず、基板ｄ２の側面ｄ２Ｃ～ｄ２Ｆまで延びて、側面ｄ２Ｃ～ｄ２Ｆの全域をも覆うように形成されている。さらに、パッシベーション膜ｄ２３の上には、前述した樹脂膜ｄ２４が形成されている。　
パッシベーション膜ｄ２３および樹脂膜ｄ２４は、チップコンデンサｄ１０１の表面を保護する保護膜である。これらには、第１接続電極ｄ３および第２接続電極ｄ４に対応する領域に、前述した開口ｄ２５がそれぞれ形成されている。開口ｄ２５はそれぞれ下部電極膜ｄ１１１のパッド領域ｄ１１１Ｂの一
部の領域、上部電極膜ｄ１１３のパッド領域ｄ１１３Ｂの一部の領域を露出させるようにパッシベーション膜ｄ２３および樹脂膜ｄ２４を貫通している。さらに、この実施形態では、第１接続電極ｄ３に対応した開口ｄ２５は、容量膜ｄ１１２をも貫通している。　
開口ｄ２５には、第１接続電極ｄ３および第２接続電極ｄ４がそれぞれ埋め込まれている。これにより、第１接続電極ｄ３は下部電極膜ｄ１１１のパッド領域ｄ１１１Ｂに接合しており、第２接続電極ｄ４は上部電極膜ｄ１１３のパッド領域ｄ１１３Ｂに接合している。この実施形態では、第１および第２外部電極ｄ３，ｄ４は、それぞれの表面ｄ３Ａ，４Ａが樹脂膜ｄ２４の表面ｄ２４Ａと略面一になるように形成されている。チップ抵抗器ｄ１と同様に、実装基板ｄ９に対してチップコンデンサｄ１０１をフリップチップ接合することができる。　
図１０８は、前記チップコンデンサの内部の電気的構成を示す回路図である。第１接続電極ｄ３と第２接続電極ｄ４との間に複数のキャパシタ要素Ｃ１～Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１～Ｃ９と第２接続電極ｄ４との間には、一つまたは複数のヒューズユニットｄ１０７でそれぞれ構成されたヒューズＦ１～Ｆ９が直列に介装されている。　
ヒューズＦ１～Ｆ９が全て接続されているときは、チップコンデンサｄ１０１の容量値は、キャパシタ要素Ｃ１～Ｃ９の容量値の総和に等しい。複数のヒューズＦ１～Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサｄ１０１の容量値が減少する。　
そこで、パッド領域ｄ１１１Ｂ，ｄ１１３Ｂの間の容量値（キャパシタ要素Ｃ１～Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１～Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１～Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。　
たとえば、キャパシタ要素Ｃ１～Ｃ９の容量値は次のように定められていてもよい。　　　　　　　Ｃ１＝０．０３１２５ｐＦ　　　　　　　Ｃ２＝０．０６２５ｐＦ　　　　　　　Ｃ３＝０．１２５ｐＦ　　　　　　　Ｃ４＝０．２５ｐＦ　　　　　　　Ｃ５＝０．５ｐＦ　　　　　　　Ｃ６＝１ｐＦ　　　　　　　Ｃ７＝２ｐＦ　　　　　　　Ｃ８＝４ｐＦ　　　　　　　Ｃ９＝４ｐＦ　この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサｄ１０１の容量を微調整できる。また、ヒューズＦ１～Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ～１８ｐＦの間の任意の容量値のチップコンデンサｄ１０１を提供することができる。　
以上のように、この実施形態によれば、第１接続電極ｄ３および第２接続電極ｄ４の間に、ヒューズＦ１～Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１～Ｃ９が設けられている。キャパシタ要素Ｃ１～Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１～Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサｄ１０１を共通の設計で実現することができる。　
チップコンデンサｄ１０１の各部の詳細について以下に説明を加える。　図１０５を参照して、基板ｄ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。キャパシタ配置領域ｄ１０５は、概ね、基板ｄ２の短辺の長さに相当する一辺を有する正方形領域となる。基板ｄ２の厚さは、１５０μｍ程度であってもよい。図１０６を参照して、基板ｄ２は、たとえば、裏面側（キャパシタ要素Ｃ１～Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。基板ｄ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。　
絶縁層ｄ２０は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å～２０００Å程度であってもよい。　下部電極膜ｄ１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜ｄ１１１は、スパッタ法によって形成することができる。上部電極膜ｄ１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜ｄ１１３は、スパッタ法によって形成することができる。上部電極膜ｄ１１３のキャパシタ電極領域ｄ１１３Ａを電極膜部分ｄ１３１～ｄ１３９に分割し、さらに、ヒューズ領域ｄ１１３Ｃを複数のヒューズユニットｄ１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。　
容量膜ｄ１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å～２０００Å（たとえば１０００Å）とすることができる。容量膜ｄ１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。　パッシベーション膜ｄ２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜ｄ２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。　
第１および第２接続電極ｄ３，４は、たとえば、下部電極膜ｄ１１１または上部電極膜ｄ１１３に接するＮｉ層ｄ３３と、このＮｉ層ｄ３３上に積層したＰｄ層ｄ３４と、そのＰｄ層ｄ３４上に積層したＡｕ層ｄ３５とを積層した積層構造膜からなっていてもよく、たとえば、無電解めっき法で形成することができる。Ｎｉ層ｄ３３は下部電極膜ｄ１１１または上部電極膜ｄ１１３に対する密着性の向上に寄与し、Ｐｄ層ｄ３４は上部電極膜または下部電極膜の材料と第１および第２接続電極ｄ３，ｄ４の最上層の金との相互拡散を抑制する拡散防止層として機能する。　
このようなチップコンデンサｄ１０１の製造工程は、素子ｄ５を形成した後のチップ抵抗器ｄ１の製造工程と同じである。　チップコンデンサｄ１０１において素子ｄ５（キャパシタ素子）を形成する場合には、まず、前述した基板ｄ３０（基板ｄ２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁層ｄ２０が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ｄ１１１が絶縁層ｄ２０の表面全域に形成される。下部電極膜ｄ１１１の膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜ｄ１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図１０５等に示したパターンの下部電極膜ｄ１１１が得られる。下部電極膜ｄ１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。　
次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ｄ１１２が、下部電極膜ｄ１１１上に形成される。下部電極膜ｄ１１１が形成されていない領域では、絶縁層ｄ２０の表面に容量膜ｄ１１２が形成されることになる。次いで、その容量膜ｄ１１２の上に、上部電極膜ｄ１１３が形成される。上部電極膜ｄ１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、８０００Å程度とされてもよい。次いで、上部電極膜ｄ１１３の表面に上部電極膜ｄ１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜ｄ１１３が、最終形状（図１０５等参照）にパターニングされる。それによって、上部電極膜ｄ１１３は、キャパシタ電極領域ｄ１１３Ａに複数の電極膜部分ｄ１３１～ｄ１３９に分割された部分を有し、ヒューズ領域ｄ１１３Ｃに複数のヒューズユニットｄ１０７を有し、それらのヒューズユニットｄ１０７に接続されたパッド領域ｄ１１３Ｂを有するパターンに整形される。上部電極膜ｄ１１３が分割されることによって、電極膜部分ｄ１３１～ｄ１３９の数に応じた複数のキャパシタ要素Ｃ１～Ｃ９を形成することができる。上部電極膜ｄ１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。　
以上によって、チップコンデンサｄ１０１における素子ｄ５（キャパシタ要素Ｃ１～Ｃ９やヒューズユニットｄ１０７）が形成される。素子ｄ５が形成された後に、プラズマＣＶＤ法によって絶縁膜ｄ４５が、素子ｄ５（上部電極膜ｄ１１３、上部電極膜ｄ１１３が形成されていない領域における容量膜ｄ１１２）を全て覆うように形成される（図９６Ａ参照）。その後は、第１溝ｄ４４および第２溝ｄ４８が形成されてから（図９６Ｂおよび図９６Ｃ参照）、開口ｄ２５が形成される（図９６Ｄ参照）。そして、開口ｄ２５から露出された上部電極膜ｄ１１３のパッド領域ｄ１１３Ｂと下部電極膜ｄ１１１のパッド領域ｄ１１１Ｂとにプローブｄ７０を押し当てて、複数のキャパシタ要素Ｃ０～Ｃ９の総容量値が測定される（図９６Ｄ参照）。この測定された総容量値に基づき、目的とするチップコンデンサｄ１０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。　
この状態から、ヒューズユニットｄ１０７を溶断するためのレーザトリミングが行われる。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットｄ１０７にレーザ光を当てて、そのヒューズユニットｄ１０７の幅狭部ｄ１０７Ｃ（図１０５参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域ｄ１１３Ｂから切り離される。ヒューズユニットｄ１０７にレーザ光を当てるとき、カバー膜である絶縁膜ｄ４５の働きによって、ヒューズユニットｄ１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットｄ１０７が溶断する。これにより、チップコンデンサｄ１０１の容量値を確実に目的の容量値とすることができる。　
次に、たとえばプラズマＣＶＤ法によって、カバー膜（絶縁膜ｄ４５）上に窒化シリコン膜が堆積させられ、パッシベーション膜ｄ２３が形成される。前述のカバー膜は最終形態において、パッシベーション膜ｄ２３と一体化し、このパッシベーション膜ｄ２３の一部を構成する。ヒューズの切断後に形成されたパッシベーション膜ｄ２３は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットｄ１０７の切断面を覆って保護する。したがって、パッシベーション膜ｄ２３は、ヒューズユニットｄ１０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。これにより、信頼性の高いチップコンデンサｄ１０１を製造することができる。パッシベーション膜ｄ２３は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。　
次に、前述した樹脂膜ｄ４６が形成される（図９６Ｅ参照）。その後、樹脂膜ｄ４６やパッシベーション膜ｄ２３によって塞がれていた開口ｄ２５が開放され（図９６Ｆ参照）、パッド領域ｄ１１１Ｂおよびパッド領域ｄ１１３
Ｂが、開口ｄ２５を介して樹脂膜ｄ４６（樹脂膜ｄ２４）から露出される。その後、開口ｄ２５において樹脂膜ｄ４６から露出されたパッド領域ｄ１１１Ｂ上およびパッド領域ｄ１１３Ｂ上に、たとえば無電解めっき法によって、第１接続電極ｄ３および第２接続電極ｄ４が形成される（図９６Ｇ参照）。　
その後、チップ抵抗器ｄ１の場合と同じように、基板ｄ３０を裏面ｄ３０Ｂから研削すると（図９６Ｈ参照）、チップコンデンサｄ１０１の個片を切り出すことができる。　フォトリソグラフィ工程を利用した上部電極膜ｄ１１３のパターニングでは、微小面積の電極膜部分ｄ１３１～ｄ１３９を精度良く形成することができ、さらに微細なパターンのヒューズユニットｄ１０７を形成することができる。そして、上部電極膜ｄ１１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサｄ１０１を得ることができる。つまり、このチップコンデンサｄ１０１では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素Ｃ１～Ｃ９を組み合わせることによって、様々な容量値のチップコンデンサｄ１０１を共通の設計で実現することができる。　
以上、第４参考例のチップ部品（チップ抵抗器ｄ１やチップコンデンサｄ１０１）について説明してきたが、第４参考例はさらに他の形態で実施することもできる。　たとえば、前述の実施形態では、チップ抵抗器ｄ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、チップコンデンサｄ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。　
また、チップ抵抗器ｄ１やチップコンデンサｄ１０１では、基板ｄ２の表面に絶縁層ｄ２０が形成されているが、基板ｄ２が絶縁性の基板であれば、絶縁層ｄ２０を省くこともできる。　また、チップコンデンサｄ１０１では、上部電極膜ｄ１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜ｄ１１１だけが複数の電極膜部分に分割されていたり、上部電極膜ｄ１１３および下部電極膜ｄ１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサｄ１０１では、上部電極膜ｄ１１３および下部電極膜ｄ１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜ｄ１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。　
チップコンデンサｄ１０１では、また、基板ｄ２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜ｄ１１２を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。　また、第４参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板ｄ２上に形成された素子ｄ５は、複数のインダクタ要素（素子要素）を含んだインダクタ回路網（インダクタ素子）を含む。この場合、素子ｄ５は、基板ｄ２の表面ｄ２Ａ上に形成された多層配線中に設けられていて、配線膜ｄ２２によって形成されている。このチップインダクタでは、一つまたは複数のヒューズＦを選択して切断することにより、インダクタ回路網における複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、インダクタ回路網の電気的特性が様々なチップインダクタを共通の設計で実現することができる。　
そして、第４参考例を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板ｄ２上に形成された素子ｄ５は、複数のダイオード要素（素子要素）を含んだダイオード回路網（ダイオード素子）を含む。ダイオード素子は基板ｄ２に形成されている。このチップダイオードでは、一つまたは複数のヒューズＦを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。　
チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器ｄ１やチップコンデンサｄ１０１の場合と同じ作用効果を奏することができる。　また、前述した第１接続電極ｄ３および第２接続電極ｄ４において、Ｎｉ層ｄ３３とＡｕ層ｄ３５との間に介装されていたＰｄ層ｄ３４を省略することもできる。Ｎｉ層ｄ３３とＡｕ層ｄ３５との接着性が良好なので、Ａｕ層ｄ３５に前述したピンホールができないのであれば、Ｐｄ層ｄ３４を省略しても構わない。　
また、前述したようにエッチングによって第１溝ｄ４４を形成する際に用いるレジストパターンｄ４１の開口ｄ４２の交差部分４３（図９７参照）をラウンド形状にしておけば、完成したチップ部品では、基板ｄ２の表面ｄ２Ａ側のコーナー部（粗面領域Ｓにおけるコーナー部）１１をラウンド状に成形することができる。　また、チップ抵抗器ｄ１において説明した変形例１～５（図１００～図１０４）の構成は、チップコンデンサｄ１０１、チップインダクタおよびチップダイオードのいずれにおいても適用可能である。　
図１０９は、第４参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンｄ２０１は、扁平な直方体形状の筐体ｄ２０２の内部に電子部品を収納して構成されている。筐体ｄ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体ｄ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｄ２０３の表示面が露出している。表示パネルｄ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。　
表示パネルｄ２０３は、筐体ｄ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルｄ２０３の一つの短辺に沿うように、操作ボタンｄ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンｄ２０４が表示パネルｄ２０３の短辺に沿って配列されている。使用者は、操作ボタンｄ２０４およびタッチパネルを操作することによって、スマートフォンｄ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。　
表示パネルｄ２０３の別の一つの短辺の近傍には、スピーカｄ２０５が配置されている。スピーカｄ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンｄ２０４の近くには、筐体ｄ２０２の一つの側面にマイクロフォンｄ２０６が配置されている。マイクロフォンｄ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。　
図１１０は、筐体ｄ２０２の内部に収容された電子回路アセンブリｄ２１０の構成を示す図解的な平面図である。電子回路アセンブリｄ２１０は、配線基板ｄ２１１と、配線基板ｄ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）ｄ２１２－ｄ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣｄ２１２、ワンセグＴＶ受信ＩＣｄ２１３、ＧＰＳ受信ＩＣｄ２１４、ＦＭチューナＩＣｄ２１５、電源ＩＣｄ２１６、フラッシュメモリｄ２１７、マイクロコンピュータｄ２１８、電源ＩＣｄ２１９およびベースバンドＩＣｄ２２０を含む。複数のチップ部品（第４参考例のチップ部品に相当する）は、チップインダクタｄ２２１，ｄ２２５，ｄ２３５、チップ抵抗器ｄ２２２，ｄ２２４，ｄ２３３、チップキャパシタｄ２２７，ｄ２３０，ｄ２３４、およびチップダイオードｄ２２８，ｄ２３１を含む。　
伝送処理ＩＣｄ２１２は、表示パネルｄ２０３に対する表示制御信号を生成し、かつ表示パネルｄ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルｄ２０３との接続のために、伝送処理ＩＣｄ２１２には、フレキシブル配線２０９が接続されている。　ワンセグＴＶ受信ＩＣｄ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣｄ２１３の近傍には、複数のチップインダクタｄ２２１と、複数のチップ抵抗器ｄ２２２とが配置されている。ワンセグＴＶ受信ＩＣｄ２１３、チップインダクタｄ２２１およびチップ抵抗器ｄ２２２は、ワンセグ放送受信回路ｄ２２３を構成している。チップインダクタｄ２２１およびチップ抵抗器ｄ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｄ２２３に高精度な回路定数を与える。　
ＧＰＳ受信ＩＣｄ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｄ２０１の位置情報を出力する電子回路を内蔵している。　ＦＭチューナＩＣｄ２１５は、その近傍において配線基板ｄ２１１に実装された複数のチップ抵抗器ｄ２２４および複数のチップインダクタｄ２２５とともに、ＦＭ放送受信回路ｄ２２６を構成している。チップ抵抗器ｄ２２４およびチップインダクタｄ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｄ２２６に高精度な回路定数を与える。　
電源ＩＣｄ２１６の近傍には、複数のチップキャパシタｄ２２７および複数のチップダイオードｄ２２８が配線基板ｄ２１１の実装面に実装されている。電源ＩＣｄ２１６は、チップキャパシタｄ２２７およびチップダイオードｄ２２８とともに、電源回路ｄ２２９を構成している。　フラッシュメモリｄ２１７は、オペレーティングシステムプログラム、スマートフォンｄ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。　
マイクロコンピュータｄ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｄ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータｄ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。　電源ＩＣｄ２１９の近くには、複数のチップキャパシタｄ２３０および複数のチップダイオードｄ２３１が配線基板ｄ２１１の実装面に実装されている。電源ＩＣｄ２１９は、チップキャパシタｄ２３０およびチップダイオードｄ２３１とともに、電源回路ｄ２３２を構成している。　
ベースバンドＩＣｄ２２０の近くには、複数のチップ抵抗器ｄ２３３、複数のチップキャパシタｄ２３４、および複数のチップインダクタｄ２３５が、配線基板ｄ２１１の実装面に実装されている。ベースバンドＩＣｄ２２０は、チップ抵抗器ｄ２３３、チップキャパシタｄ２３４およびチップインダクタｄ２３５とともに、ベースバンド通信回路ｄ２３６を構成している。ベースバンド通信回路ｄ２３６は、電話通信およびデータ通信のための通信機能を提供する。　
このような構成によって、電源回路ｄ２２９，ｄ２３２によって適切に調整された電力が、伝送処理ＩＣｄ２１２、ＧＰＳ受信ＩＣｄ２１４、ワンセグ放送受信回路ｄ２２３、ＦＭ放送受信回路ｄ２２
６、ベースバンド通信回路ｄ２３６、フラッシュメモリｄ２１７およびマイクロコンピュータｄ２１８に供給される。マイクロコンピュータｄ２１８は、伝送処理ＩＣｄ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｄ２１２から表示パネルｄ２０３に表示制御信号を出力して表示パネルｄ２０３に各種の表示を行わせる。　
タッチパネルまたは操作ボタンｄ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｄ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルｄ２０３に出力し、受信された音声をスピーカｄ２０５から音響化させるための演算処理が、マイクロコンピュータｄ２１８によって実行される。　また、スマートフォンｄ２０１の位置情報が必要とされるときには、マイクロコンピュータｄ２１８は、ＧＰＳ受信ＩＣｄ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。　
さらに、タッチパネルまたは操作ボタンｄ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｄ２１８は、ＦＭ放送受信回路ｄ２２６を起動し、受信された音声をスピーカｄ２０５から出力させるための演算処理を実行する。　フラッシュメモリｄ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｄ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータｄ２１８は、必要に応じて、フラッシュメモリｄ２１７に対してデータを書き込み、またフラッシュメモリｄ２１７からデータを読み出す。　
電話通信またはデータ通信の機能は、ベースバンド通信回路ｄ２３６によって実現される。マイクロコンピュータｄ２１８は、ベースバンド通信回路ｄ２３６を制御して、音声またはデータを送受信するための処理を行う。＜第５参考例に係る発明＞（１）第５参考例に係る発明の特徴　たとえば、第５参考例に係る発明の特徴は、以下のＥ１～Ｅ１６である。（Ｅ１）基板の表面上に設定した複数のチップ部品領域にそれぞれ素子を形成する工程と、前記複数のチップ部品領域の境界領域をエッチングすることによって、前記基板の表面から所定の深さの第１溝を形成する工程と、ダイシングソーによって、前記第１溝の底面から所定深さの第２溝を形成する工程と、前記基板の裏面を前記第２溝に到達するまで研削して、前記基板を複数のチップ部品に分割する工程とを含む、チップ部品の製造方法。　
この方法によれば、エッチングによって形成された第１溝の深さが一様でなくでも、ダイシングソーによって第２溝を形成すれば、第１溝および第２溝の全体の深さ（基板の表面から第２溝の底までの深さ）は一様になる。そのため、基板の裏面を研削してチップ部品を個片化するときに、基板から分離されるまでのチップ部品間の時間差を少なくして各チップ部品をほぼ同時に基板から分離することができる。これにより、先に分離されたチップ部品が基板と衝突を繰り返すことによってチップ部品にチッピングが生じるといった不具合を抑制できる。また、チップ部品の表面側の角部は、エッチングで形成された第１溝によって区画されているので、当該角部では、ダイシングソーによって区画される場合と比べて、チッピングが生じにくい。以上の結果、チップ部品の個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できる。また、第１溝および第２溝の両方をエッチングによって形成する場合に比べて、チップ部品の個片化にかかる時間を短縮して、チップ部品の生産性を向上することもできる。（Ｅ２）前記ダイシングソーが、前記第１溝の幅よりも小さい幅を有している、Ｅ１に記載のチップ部品の製造方法。　
この方法によれば、ダイシングソーによって形成された第２溝の幅は、第１溝の幅よりも小さくなり、第２溝は、第１溝の内側に位置する。そのため、ダイシングソーによって第２溝を形成するときに、ダイシングソーが第１溝の幅を広げてしまうことはない。よって、第１溝によって区画されるはずのチップ部品の表面側の角部がダイシングソーによって区画されてしまって当該角部にチッピングが生じることを確実に抑制できる。（Ｅ３）前記エッチングがプラズマエッチングである、Ｅ１または２に記載のチップ部品の製造方法。　
この方法によれば、第１溝を高精度に形成することができる。（Ｅ４）前記素子を形成する工程が、抵抗体を形成する工程を含み、前記チップ部品がチップ抵抗器である、Ｅ１～Ｅ３のいずれか一項に記載のチップ部品の製造方法。　この方法によれば、個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できるチップ抵抗器を製造することができる。（Ｅ５）前記抵抗体を形成する工程が、前記基板の表面上に抵抗体膜を形成する工程と、前記抵抗体膜に接するように配線膜を形成する工程と、前記抵抗体膜および前記配線膜をパターニングすることにより複数の前記抵抗体を形成する工程とを含み、前記素子を外部接続するための外部接続電極を前記基板上に形成する工程と、前記複数の抵抗体を前記外部接続電極に切り離し可能にそれぞれ接続する複数のヒューズを前記基板上に形成する工程とをさらに含む、Ｅ４に記載のチップ部品の製造方法。　
この方法によれば、チップ部品（チップ抵抗器）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。（Ｅ６）前記素子を形成する工程が、キャパシタ素子を形成する工程を含み、前記チップ部品がチップコンデンサである、Ｅ１～Ｅ３のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できるチップコンデンサを製造することができる。（Ｅ７）前記キャパシタ素子を形成する工程が、前記基板の表面上に容量膜を形成する工程と、前記容量膜に接する電極膜を形成する工程と、前記電極膜を複数の電極膜部分に分割することにより、前記複数の電極膜部分に対応した複数のキャパシタ要素を形成する工程と、前記素子を外部接続するための外部接続電極を前記基板上に形成する工程と、前記複数のキャパシタ要素を前記外部接続電極に切り離し可能にそれぞれ接続する複数のヒューズを前記基板上に形成する工程とをさらに含む、Ｅ６に記載のチップ部品の製造方法。　
この方法によれば、チップ部品（チップコンデンサ）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。（Ｅ８）前記素子を形成する工程が、インダクタ素子を形成する工程を含み、前記チップ部品がチップインダクタである、Ｅ１～Ｅ３のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できるチップインダクタを製造することができる。（Ｅ９）前記素子を形成する工程が、ダイオード素子を形成する工程を含み、前記チップ部品がチップダイオードである、Ｅ１～Ｅ３のいずれか一項に記載のチップ部品の製造方法。　
この方法によれば、個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できるチップダイオードを製造することができる。（Ｅ１０）前記基板の裏面を研削した後の当該基板の厚さが１５０μｍ～４００μｍである、Ｅ１～Ｅ９のいずれか一項に記載のチップ部品の製造方法。　この方法によれば、個片化されたチップ部品における基板の厚さが１５０μｍ～４００μｍと比較的大きい場合であっても、エッチングによって第１溝を形成し、ダイシングソーによって第２溝を形成してから基板の裏面を研削することによって、チップ部品の個片化にかかる時間を短縮して、チップ部品の生産性を向上することができる。（Ｅ１１）表面および裏面を有する基板と、基板の表面上に形成された複数の素子要素と、前記基板の表面上に形成された外部接続電極と、前記基板の表面上に形成され、前記複数の素子要素を前記外部接続電極にそれぞれ切断可能に接続する複数のヒューズとを含み、前記基板の側面が、不規則パターンの粗面領域を前記表面側に有し、筋状パターン領域を前記基板の裏面側に有している、チップ部品。　
この構成に関し、レジストパターンを用いたエッチングによって基板の表面から第１溝を形成した後に、ダイシングソーによって第１溝の底面から第２溝を形成して基板の裏面を研削することによって、基板を溝（第１溝および第２溝）において複数のチップ部品に分割する。そうすると、分割された各チップ部品の基板の側面では、第１溝によって形成された表面側が、不規則パターンの粗面領域となり、第２溝によって形成された裏面側が、筋状パターン領域となる。　
このようにエッチングによって第１溝を形成してからダイシングソーによって第２溝を形成する場合には、エッチングによって形成された第１溝の深さが一様でなくでも、ダイシングソーによって第２溝を形成すれば、第１溝および第２溝の全体の深さ（基板の表面から第２溝の底までの深さ）は一様になる。そのため、基板の裏面を研削してチップ部品を個片化するときに、基板から分離されるまでのチップ部品間の時間差を少なくして各チップ部品をほぼ同時に基板から分離することができる。これにより、先に分離されたチップ部品が基板と衝突を繰り返すことによってチップ部品にチッピングが生じるといった不具合を抑制できる。また、チップ部品の表面側の角部は、エッチングで形成された第１溝によって区画されているので、当該角部では、ダイシングソーによって区画される場合と比べて、チッピングが生じにくい。以上の結果、チップ部品の個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できる。また、第１溝および第２溝の両方をエッチングによって形成する場合に比べて、チップ部品の個片化にかかる時間を短縮して、チップ部品の生産性を向上することもできる。　
また、このチップ部品では、一つまたは複数のヒューズを選択して切断することにより、素子における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子の電気的特性が様々なチップ部品を共通の設計で実現することができる。（Ｅ１２）前記筋状パターン領域が前記粗面領域よりも前記基板の外方にはみ出しており、前記粗面領域と前記筋状パターン領域との間に段差が形成されている、Ｅ１１に記載のチップ部品。　
この場合、当該段差が形成されるためには、前述した第２溝を形成するためのダイシングソーが、第１溝の幅よりも小さい幅を有するので、ダイシングソーによって形成された第２溝の幅は、第１溝の幅よりも小さくなり、第２溝は、第１溝の内側に位置する。そのため、ダイシングソーによって第２溝を形成するときに、ダイシングソーが第１溝の幅を広げてしまうことはない。よって、第１溝によって区画されるはずのチップ部品の表面側の角部がダイシングソーによって区画されてしまって当該角部にチッピングが生じることを確実に抑制できる。（Ｅ１３）前記素子要素が、前記基板の表面上に形成された抵抗体膜と、前記抵抗体膜に接して積層された配線膜とを含む抵抗体であり、前記チップ部品がチップ抵抗器である、Ｅ１１またはＥ１２に記載のチップ部品。　
この構成によれば、このチップ部品（チップ抵抗器）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設
計で実現することができる。（Ｅ１４）前記素子要素が、前記基板の表面上に形成された容量膜と、前記容量膜に接して形成された電極膜とを含むキャパシタ要素であり、前記チップ部品がチップコンデンサである、Ｅ１１またはＥ１２に記載のチップ部品。　
この構成によれば、このチップ部品（チップコンデンサ）では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。（Ｅ１５）前記素子要素が、前記基板の表面上に形成された多層配線中に設けられたインダクタ要素を含み、前記チップ部品がチップインダクタである、Ｅ１１または１２に記載のチップ部品。　
この構成によれば、このチップ部品（チップインダクタ）では、一つまたは複数のヒューズを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。（Ｅ１６）前記素子要素が、ダイオード要素であり、前記チップ部品がチップダイオードである、Ｅ１１またはＥ１２に記載のチップ部品。　
この構成によれば、このチップ部品（チップダイオード）では、一つまたは複数のヒューズを選択して切断することにより、複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップダイオードを共通の設計で実現することができる。（２）第５参考例に係る発明の実施形態　以下では、第５参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図１１１～図１３４で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。　
図１１１（ａ）は、第５参考例の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図であり、図１１１（ｂ）は、チップ抵抗器が実装基板に実装された状態を示す模式的な断面図である。　このチップ抵抗器ｅ１は、微小なチップ部品であり、図１１１（ａ）に示すように、直方体形状をなしている。チップ抵抗器ｅ１の平面形状は、矩形である。チップ抵抗器ｅ１の寸法に関し、たとえば、長さＬ（長辺ｅ８１の長さ）が約０．６ｍｍであり、幅Ｗ（短辺ｅ８２の長さ）が約０．３ｍｍであり、厚さＴが約０．２ｍｍである。　
このチップ抵抗器ｅ１は、基板上に多数個のチップ抵抗器ｅ１を格子状に形成してから当該基板に溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々のチップ抵抗器ｅ１に分離することによって得られる。　チップ抵抗器ｅ１は、チップ抵抗器ｅ１の本体を構成する基板ｅ２と、一対の外部接続電極となる第１接続電極ｅ３および第２接続電極ｅ４と、第１接続電極ｅ３および第２接続電極ｅ４によって外部接続される素子ｅ５とを主に備えている。　
基板ｅ２は、略直方体のチップ形状である。基板ｅ２において、図１１１（ａ）における上面は、表面ｅ２Ａである。表面ｅ２Ａは、基板ｅ２において素子ｅ５が形成される面（素子形成面）であり、略長方形状である。基板ｅ２の厚さ方向において表面ｅ２Ａとは反対側の面は、裏面ｅ２Ｂである。表面ｅ２Ａと裏面ｅ２Ｂとは、ほぼ同形状であり、互いに平行である。ただし、裏面ｅ２Ｂは、表面ｅ２Ａよりも大きい。そのため、表面ｅ２Ａに直交する方向から見た平面視において、表面ｅ２Ａは、裏面ｅ２Ｂの内側におさまる。表面ｅ２Ａにおける一対の長辺ｅ８１および短辺ｅ８２によって区画された矩形状の端縁を、縁部ｅ８５ということにし、裏面ｅ２Ｂにおける一対の長辺ｅ８１および短辺ｅ８２によって区画された矩形状の端縁を、縁部ｅ９０ということにする。　
基板ｅ２は、表面ｅ２Ａおよび裏面ｅ２Ｂ以外に、複数の側面（側面ｅ２Ｃ、側面ｅ２Ｄ、側面ｅ２Ｅおよび側面ｅ２Ｆ）を有している。当該複数の側面は、表面ｅ２Ａおよび裏面ｅ２Ｂのそれぞれに交差（詳しくは、直交）して延びて、表面ｅ２Ａおよび裏面ｅ２Ｂの間を繋いでいる。　側面ｅ２Ｃは、表面ｅ２Ａおよび裏面ｅ２Ｂにおける長手方向一方側（図１１１（ａ）における左手前側）の短辺ｅ８２間に架設されていて、側面ｅ２Ｄは、表面ｅ２Ａおよび裏面ｅ２Ｂにおける長手方向他方側（図１１１（ａ）における右奥側）の短辺ｅ８２間に架設されている。側面ｅ２Ｃおよび側面ｅ２Ｄは、当該長手方向における基板ｅ２の両端面である。側面ｅ２Ｅは、表面ｅ２Ａおよび裏面ｅ２Ｂにおける短手方向一方側（図１１１（ａ）における左奥側）の長辺ｅ８１間に架設されていて、側面ｅ２Ｆは、表面ｅ２Ａおよび裏面ｅ２Ｂにおける短手方向他方側（図１１１（ａ）における右手前側）の長辺ｅ８１間に架設されている。側面ｅ２Ｅおよび側面ｅ２Ｆは、当該短手方向における基板ｅ２の両端面である。側面ｅ２Ｃおよび側面ｅ２Ｄのそれぞれは、側面ｅ２Ｅおよび側面ｅ２Ｆのそれぞれと交差（詳しくは、直交）している。　
以上により、表面ｅ２Ａ～側面ｅ２Ｆにおいて隣り合うもの同士は、略直角を成している。　側面ｅ２Ｃ、側面ｅ２Ｄ、側面ｅ２Ｅおよび側面ｅ２Ｆのそれぞれ（以下では、「各側面」ということにする）は、表面ｅ２Ａ側の粗面領域Ｓと、裏面ｅ２Ｂ側の筋状パターン領域Ｐとを有している。各側面は、粗面領域Ｓでは、図１１１（ａ）の細かいドットで示したように、不規則パターンのざらざらした粗面になっている。各側面は、筋状パターン領域Ｐでは、後述するダイシングソーの研削跡をなす多数の筋（ソーマーク）Ｖが規則的なパターンで残っている。このように、各側面に粗面領域Ｓおよび筋状パターン領域Ｐが存在するのは、チップ抵抗器ｅ１の製造工程によるからであり、詳しくは、追って説明する。　
各側面において、粗面領域Ｓは、表面ｅ２Ａ側の略半分を占めていて、筋状パターン領域Ｐは、裏面ｅ２Ｂ側の略半分を占めている。各側面において、筋状パターン領域Ｐが粗面領域Ｓよりも基板ｅ２の外方（平面視における基板ｅ２の外側）にはみ出ており、これにより、粗面領域Ｓと筋状パターン領域Ｐとの間に、段差Ｎが形成されている。段差Ｎは、粗面領域Ｓの下端縁と筋状パターン領域Ｐの上端縁との間をつないで表面ｅ２Ａおよび裏面ｅ２Ｂと平行に延びている。各側面の段差Ｎはつながっていて、全体として、平面視で表面ｅ２Ａの縁部ｅ８５と裏面ｅ２Ｂの縁部ｅ９０との間に位置する矩形枠体状をなしている。　
このように各側面に段差Ｎが設けられているので、前述したように、裏面ｅ２Ｂは、表面ｅ２Ａよりも大きい。　基板ｅ２では、表面ｅ２Ａおよび側面ｅ２Ｃ～ｅ２Ｆのそれぞれの全域（各側面では粗面領域Ｓおよび筋状パターン領域Ｐの両方）がパッシベーション膜ｅ２３で覆われている。そのため、厳密には、図１１１（ａ）では、表面ｅ２Ａおよび側面ｅ２Ｃ～ｅ２Ｆのそれぞれの全域は、パッシベーション膜ｅ２３の内側（裏側）に位置していて、外部に露出されていない。ここで、パッシベーション膜ｅ２３において、表面ｅ２Ａを覆う部分を表面被覆部ｅ２３Ａといい、側面ｅ２Ｃ～ｅ２Ｆのそれぞれを覆う部分を側面被覆部ｅ２３Ｂということにする。　
さらに、チップ抵抗器ｅ１は、樹脂膜ｅ２４を有している。樹脂膜ｅ２４は、パッシベーション膜ｅ２３上に形成されており、表面ｅ２Ａの全域を少なくとも覆う保護膜（保護樹脂膜）である。　パッシベーション膜ｅ２３および樹脂膜ｅ２４については、以降で詳説する。　第１接続電極ｅ３および第２接続電極ｅ４は、基板ｅ２の表面ｅ２Ａ上において縁部ｅ８５よりも内側の領域に形成されていて、表面ｅ２Ａ上の樹脂膜ｅ２４から部分的に露出されている。換言すれば、樹脂膜ｅ２４は、第１接続電極ｅ３および第２接続電極ｅ４を露出させるように表面ｅ２Ａ（厳密には表面ｅ２Ａ上のパッシベーション膜ｅ２３）を覆っている。第１接続電極ｅ３および第２接続電極ｅ４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で表面ｅ２Ａ上に積層することによって構成されている。第１接続電極ｅ３および第２接続電極ｅ４は、表面ｅ２Ａの長手方向に間隔を隔てて配置されており、表面ｅ２Ａの短手方向において長手である。図１１１（ａ）では、表面ｅ２Ａにおいて、側面ｅ２Ｃ寄りの位置に第１接続電極ｅ３が設けられ、側面ｅ２Ｄ寄りの位置に第２接続電極ｅ４が設けられている。　
素子ｅ５は、素子回路網であって、基板ｅ２上（表面ｅ２Ａ上）、詳しくは、基板ｅ２の表面ｅ２Ａにおける第１接続電極ｅ３と第２接続電極ｅ４との間の領域に形成されていて、パッシベーション膜ｅ２３（表面被覆部ｅ２３Ａ）および樹脂膜ｅ２４によって上から被覆されている。この実施形態の素子ｅ５は、抵抗ｅ５６である。抵抗ｅ５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを表面ｅ２Ａ上でマトリックス状に配列した抵抗回路網によって構成されている。各抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。素子ｅ５は、後述する配線膜ｅ２２に電気的に接続されていて、配線膜ｅ２２を介して第１接続電極ｅ３と第２接続電極ｅ４とに電気的に接続されている。　
図１１１（ｂ）に示すように、第１接続電極ｅ３および第２接続電極ｅ４を実装基板ｅ９に対向させて、半田ｅ１３によって、実装基板ｅ９における１対の接続端子ｅ８８に対して電気的かつ機械的に接続する。これによって、チップ抵抗器ｅ１を実装基板ｅ９に実装（フリップチップ接続）することができる。なお、外部接続電極として機能する第１接続電極ｅ３および第２接続電極ｅ４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。　
図１１２は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および素子の配置関係ならびに素子の平面視の構成（レイアウトパターン）を示す図である。　図１１２を参照して、抵抗回路網である素子ｅ５は、行方向（基板ｅ２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板ｅ２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、素子ｅ５の抵抗回路網を構成する複数の素子要素である。　
これら多数個の抵抗体Ｒが１個～６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｄ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板ｅ２の表面ｅ２Ａには、抵抗回路を素子ｅ５に対して電気的に組み込んだり、または、素子ｅ５から電気的に分離したりするために切断（溶断）可能な複数のヒューズ（ヒューズ）Ｆが設けられている。複数のヒューズＦおよび導体膜Ｄは、第２接続電極ｅ３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｄが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）のそれぞれを第２接続電極ｅ３に対して切断可能（切り離し可能）に接続している。　
図１１３Ａは、図１１２に示す素子の一部分を拡大して描いた平面図である。図１１３Ｂは、素子における抵抗体の構成を説明するために描いた図１１３ＡのＢ－Ｂに沿う長さ方向の縦断面図である。図１１３Ｃは、素子における抵抗体の構成を説明するために描いた図１１３ＡのＣ－Ｃに沿う幅方向の縦断面図である。　図１１３Ａ、図１１３Ｂおよび図１１３Ｃを参照して、抵抗体Ｒの構成について説明をする。　
チップ抵抗器ｅ１は、前述した配線膜ｅ２２、パッシベーション膜ｅ２３および樹脂膜ｅ２４の他に、絶縁層ｅ２０と抵抗体膜ｅ２１とをさらに備え
ている（図１１３Ｂおよび図１１３Ｃ参照）。絶縁層ｅ２０、抵抗体膜ｅ２１、配線膜ｅ２２、パッシベーション膜ｅ２３および樹脂膜ｅ２４は、基板ｅ２（表面ｅ２Ａ）上に形成されている。　絶縁層ｅ２０は、ＳｉＯ２（酸化シリコン）からなる。絶縁層ｅ２０は、基板ｅ２の表面ｅ２Ａの全域を覆っている。絶縁層ｅ２０の厚さは、約１００００Åである。　
抵抗体膜ｅ２１は、絶縁層ｅ２０上に形成されている。抵抗体膜ｅ２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜ｅ２１の厚さは、約２０００Åである。抵抗体膜ｅ２１は、第１接続電極ｅ３と第２接続電極ｅ４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ラインｅ２１Ａ」という）を構成していて、抵抗体膜ラインｅ２１Ａは、ライン方向に所定の位置で切断されている場合がある（図１１３Ａ参照）。　
抵抗体膜ラインｅ２１Ａ上には、配線膜ｅ２２が積層されている。配線膜ｅ２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜ｅ２２の厚さは、約８０００Åである。配線膜ｅ２２は、抵抗体膜ラインｅ２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ラインｅ２１Ａに接している。　
この構成の抵抗体膜ラインｅ２１Ａおよび配線膜ｅ２２の電気的特徴を回路記号で示すと、図１１４の通りである。すなわち、図１１４（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ラインｅ２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。　そして、配線膜ｅ２２が積層された領域では、配線膜ｅ２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜ｅ２２で抵抗体膜ラインｅ２１Ａが短絡されている。よって、図１１４（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。　
また、隣接する抵抗体膜ラインｅ２１Ａ同士は抵抗体膜ｅ２１および配線膜ｅ２２で接続されているから、図１１３Ａに示す素子ｅ５の抵抗回路網は、図１１４（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜ｅ２１および配線膜ｅ２２は、抵抗体Ｒや抵抗回路（つまり素子ｅ５）を構成している。そして、各抵抗体Ｒは、抵抗体膜ラインｅ２１Ａ（抵抗体膜ｅ２１）と、抵抗体膜ラインｅ２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜ｅ２２とを含み、配線膜ｅ２２が積層されていない一定間隔Ｒ部分の抵抗体膜ラインｅ２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ラインｅ２１Ａは、その形状および大きさが全て等しい。よって、基板ｅ２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。　
また、抵抗体膜ラインｅ２１Ａ上に積層された配線膜ｅ２２は、抵抗体Ｒを形成するとともに、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｄの役目も果たしている（図１１２参照）。　図１１５（ａ）は、図１１２に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図１１５（ｂ）は、図１１５（ａ）のＢ－Ｂに沿う断面構造を示す図である。　
図１１５（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｄも、抵抗体Ｒを形成する抵抗体膜ｅ２１上に積層された配線膜ｅ２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ラインｅ２１Ａ上に積層された配線膜ｅ２２と同じレイヤーに、配線膜ｅ２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｄが形成されている。なお、配線膜ｅ２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｄとしても用いられている。　
つまり、抵抗体膜ｅ２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｄや、さらには、素子ｅ５を第１接続電極ｅ３および第２接続電極ｅ４に接続するための配線膜が、配線膜ｅ２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜ｅ２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。　
ここで、配線膜ｅ２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図１１２および図１１５（ａ）参照）。トリミング対象領域Ｘは、第２接続電極ｅ３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｄも配置されている。また、トリミング対象領域Ｘの配線膜ｅ２２の下方にも抵抗体膜ｅ２１が形成されている（図１１５（ｂ）参照）。そして、ヒューズＦは、配線膜ｅ２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。　
なお、ヒューズＦは、配線膜ｅ２２の一部だけでなく、抵抗体Ｒ（抵抗体膜ｅ２１）の一部と抵抗体膜ｅ２１上の配線膜ｅ２２の一部とのまとまり（ヒューズ素子）を指していてもよい。　また、ヒューズＦは、導体膜Ｄと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｄでは、その上に更に別の導体膜を積層するようにし、導体膜Ｄ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。　
図１１６は、第５参考例の実施形態に係る素子の電気回路図である。　図１１６を参照して、素子ｅ５は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極ｅ３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４～Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２～Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図１１７および図１１８においても同じである。　
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４～抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｄ（図１１５（ａ）参照）を介して直列に接続されている。　図１１６に示すように全てのヒューズＦが溶断されていない状態では、素子ｅ５は、第１接続電極ｅ３および第２接続電極ｅ４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１接続電極ｅ３および第２接続電極ｅ４が接続されたチップ抵抗器ｅ１が構成されている。　
また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４～Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は素子ｅ５に組み込まれてはいない。　
この実施形態に係るチップ抵抗器ｅ１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、素子ｅ５に組み込まれることになる。よって、素子ｅ５の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。　
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、素子ｅ５（抵抗ｅ５６）全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器ｅ１において所望の値の抵抗を発生させることができる。　
図１１７は、第５参考例の他の実施形態に係る素子の電気回路図である。　図１１６に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４～抵抗回路Ｒ／３２を直列接続して素子ｅ５を構成する代わりに、図１１７に示すように素子ｅ５を構成してもかまわない。詳しくは、第１接続電極ｅ３および第２接続電極ｅ４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって素子ｅ５を構成してもよい。　
この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は素子ｅ５に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、素子ｅ５から電気的に分離されるので、チップ抵抗器ｅ１全体の抵抗値を調整することができる。　
図１１８は、第５参考例のさらに他の実施形態に係る素子の電気回路図である。　図１１８に示す素子ｅ５の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。従って、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、素子ｅ５に電気的に組み込まれることになる。　
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。従って、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。　かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまり、チップ抵抗器ｅ１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ抵抗器ｅ１を共通の設計で実現することができる。　
以上のように、このチップ抵抗器ｅ１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。　図１１９は、チップ抵抗器の模式的な断面図である。　次に、図１１９を参照して、チップ抵抗器ｅ１についてさらに詳しく説明する。なお、説明の便宜上、図１１９では、前述した素子ｅ５については簡略化して示しているとともに、基板ｅ２以外
の各要素にはハッチングを付している。　
ここでは、前述したパッシベーション膜ｅ２３および樹脂膜ｅ２４について説明する。　パッシベーション膜ｅ２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å～５０００Å（ここでは、約３０００Å）である。パッシベーション膜ｅ２３は、前述したように、表面ｅ２Ａの全域に亘って設けられた表面被覆部ｅ２３Ａと、側面ｅ２Ｃ～ｅ２Ｆのそれぞれにおける全域に亘って設けられた側面被覆部ｅ２３Ｂとを含む。表面被覆部ｅ２３Ａは、抵抗体膜ｅ２１および抵抗体膜ｅ２１上の各配線膜ｅ２２（つまり、素子ｅ５）を表面（図１１９の上側）から被覆していて、素子ｅ５における各抵抗体Ｒの上面を覆っている。そのため、表面被覆部ｅ２３Ａは、前述したトリミング対象領域Ｘにおける配線膜ｅ２２も覆っている（図１１５（ｂ）参照）。また、表面被覆部ｅ２３Ａは、素子ｅ５（配線膜ｅ２２および抵抗体膜ｅ２１）に接しており、抵抗体膜ｅ２１以外の領域では絶縁層ｅ２０にも接している。これにより、表面被覆部ｅ２３Ａは、表面ｅ２Ａ全域を覆って素子ｅ５および絶縁層ｅ２０を保護する保護膜として機能している。また、表面ｅ２Ａでは、表面被覆部ｅ２３Ａによって、抵抗体Ｒ間における配線膜ｅ２２以外での短絡（隣り合う抵抗体膜ラインｅ２１Ａ間における短絡）が防止されている。　
一方、側面ｅ２Ｃ～ｅ２Ｆのそれぞれに設けられた側面被覆部ｅ２３Ｂは、側面ｅ２Ｃ～ｅ２Ｆのそれぞれを保護する保護層として機能している。側面被覆部ｅ２３Ｂは、側面ｅ２Ｃ～ｅ２Ｆのそれぞれにおいて、粗面領域Ｓおよび筋状パターン領域Ｐを全て覆っており、粗面領域Ｓと筋状パターン領域Ｐとの間の段差Ｎも漏れなく覆っている。　また、側面ｅ２Ｃ～ｅ２Ｆのそれぞれと表面ｅ２Ａとの境界は、前述した縁部ｅ８５であるが、パッシベーション膜ｅ２３は、当該境界（縁部ｅ８５）も覆っている。パッシベーション膜ｅ２３において、縁部ｅ８５を覆っている部分（縁部ｅ８５に重なっている部分）を端部ｅ２３Ｃということにする。　
樹脂膜ｅ２４は、パッシベーション膜ｅ２３とともにチップ抵抗器ｅ１の表面ｅ２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜ｅ２４は、平面視における表面ｅ２Ａにおいて第１接続電極ｅ３および第２接続電極ｅ４以外の領域を全て覆うように、パッシベーション膜ｅ２３の表面被覆部ｅ２３Ａ（前述した端部ｅ２３Ｃも含む）上に形成されている。そのため、樹脂膜ｅ２４は、表面ｅ２Ａ上の表面被覆部ｅ２３Ａの表面（表面被覆部ｅ２３Ａに被覆された素子ｅ５やヒューズＦも含む）の全域を被覆している。一方で、樹脂膜ｅ２４は、側面ｅ２Ｃ～ｅ２Ｆを覆っていない。そのため、樹脂膜ｅ２４の外周における縁２４Ａは、平面視において側面被覆部ｅ２３Ｂと整合しており、縁２４Ａにおける樹脂膜ｅ２４の側端面ｅ２４Ｂは、側面被覆部ｅ２３Ｂ（厳密には、各側面の粗面領域Ｓにおける側面被覆部ｅ２３Ｂ）と面一となって、基板ｅ２の厚さ方向に延びている。樹脂膜ｅ２４の表面ｅ２４Ｃは、基板ｅ２の表面ｅ２Ａと平行となるように平坦に延びている。チップ抵抗器ｅ１における基板ｅ２の表面ｅ２Ａ側に応力がかかった場合に、樹脂膜ｅ２４の表面ｅ２４Ｃ（特に、第１接続電極ｅ３と第２接続電極ｅ４との間の領域の表面ｅ２４Ｃ）が、応力分散面として機能して、当該応力を分散する。　
また、樹脂膜ｅ２４において、平面視で離れた２つの位置には、開口ｅ２５が１つずつ形成されている。各開口ｅ２５は、樹脂膜ｅ２４およびパッシベーション膜ｅ２３（表面被覆部ｅ２３Ａ）を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、開口ｅ２５は、樹脂膜ｅ２４だけでなくパッシベーション膜ｅ２３にも形成されている。各開口ｅ２５からは、配線膜ｅ２２の一部が露出されている。配線膜ｅ２２において各開口ｅ２５から露出された部分は、外部接続用のパッド領域ｅ２２Ａ（パッド）となっている。各開口ｅ２５は、表面被覆部ｅ２３Ａでは、表面被覆部ｅ２３Ａの厚さ方向（基板ｅ２の厚さ方向と同じ）に沿って延びていて、樹脂膜ｅ２４では、表面被覆部ｅ２３Ａ側から樹脂膜ｅ２４の表面ｅ２４Ｃに向かうのに従って基板ｅ２の長手方向（図１１９における左右方向）に徐々に広がっている。そのため、樹脂膜ｅ２４において開口ｅ２５を区画する区画面ｅ２４Ｄは、基板ｅ２の厚さ方向に対して交差する傾斜面になっている。なお、樹脂膜ｅ２４において各開口ｅ２５を縁取る部分には、開口ｅ２５を前記長手方向から区画する１対の区画面ｅ２４Ｄが存在するが、これらの区画面ｅ２４Ｄの間隔は、表面被覆部ｅ２３Ａ側から樹脂膜ｅ２４の表面ｅ２４Ｃに向かうのに従って次第に広がっている。また、樹脂膜ｅ２４において各開口ｅ２５を縁取る部分には、開口ｅ２５を基板ｅ２の短手方向から区画する別の１対の区画面ｅ２４Ｄが存在するが（図１１９にはあらわれていない）、これらの区画面ｅ２４Ｄの間隔も、表面被覆部ｅ２３Ａ側から樹脂膜ｅ２４の表面ｅ２４Ｃに向かうのに従って次第に広がっていてもよい。　
２つの開口ｅ２５のうち、一方の開口ｅ２５は、第１接続電極ｅ３によって埋め尽くされ、他方の開口ｅ２５は、第２接続電極ｅ４によって埋め尽くされている。第１接続電極ｅ３および第２接続電極ｅ４のそれぞれは、樹脂膜ｅ２４の表面ｅ２４Ｃに向かって広がる開口ｅ２５に応じて、樹脂膜ｅ２４の表面ｅ２４Ｃに向かって広がっている。そのため、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの縦断面（基板ｅ２の長手方向および厚さ方向に沿う平面で切断したときの切断面）は、基板ｅ２の表面ｅ２Ａ側に上底を有して樹脂膜ｅ２４の表面ｅ２４Ｃ側に下底を有する台形状をなしている。また、当該下底が第１接続電極ｅ３および第２接続電極ｅ４のそれぞれにおける表面ｅ３Ａ，ｅ４Ａとなるのだが、表面ｅ３Ａ，ｅ４Ａのそれぞれでは、開口ｅ２５側の端部が基板ｅ２の表面ｅ２Ａ側へ湾曲している。なお、開口ｅ２５が樹脂膜ｅ２４の表面ｅ２４Ｃに向かって広がっていない場合（開口ｅ２５を区画する区画面ｅ２４Ｄが基板ｅ２の厚さ方向に延びている）には、表面ｅ３Ａ，ｅ４Ａのそれぞれは、開口ｅ２５側の端部を含む全ての領域において、基板ｅ２の表面ｅ２Ａに沿った平坦面になる。　
また、前述したように、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれは、Ｎｉ、ＰｄおよびＡｕをこの順番で表面ｅ２Ａ上に積層することによって構成されているので、Ｎｉ層ｅ３３、Ｐｄ層ｅ３４およびＡｕ層ｅ３５を表面ｅ２Ａ側からこの順で有している。そのため、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれにおいて、Ｎｉ層ｅ３３とＡｕ層ｅ３５との間にＰｄ層ｅ３４が介装されている。第１接続電極ｅ３および第２接続電極ｅ４のそれぞれにおいて、Ｎｉ層ｅ３３は各接続電極の大部分を占めており、Ｐｄ層ｅ３４およびＡｕ層ｅ３５は、Ｎｉ層ｅ３３に比べて格段に薄く形成されている。Ｎｉ層ｅ３３は、チップ抵抗器ｅ１が実装基板ｅ９に実装された際に（図１１１（ｂ）参照）、各開口ｅ２５のパッド領域ｅ２２Ａにおける配線膜ｅ２２のＡｌと、前述した半田ｅ１３とを中継する役割を有している。　
第１接続電極ｅ３および第２接続電極ｅ４では、Ｎｉ層ｅ３３の表面が、Ｐｄ層ｅ３４を介してＡｕ層ｅ３５によって覆われているので、Ｎｉ層ｅ３３が酸化することを防止できる。また、Ａｕ層ｅ３５を薄くすることによってＡｕ層ｅ３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層ｅ３３とＡｕ層ｅ３５との間に介装されたＰｄ層ｅ３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層ｅ３３が外部に露出されて酸化することを防止できる。　
そして、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、Ａｕ層ｅ３５が、表面ｅ３Ａ，ｅ４Ａとして、最表面に露出しており、樹脂膜ｅ２４の表面ｅ２４Ａにおいて開口ｅ２５から外部を臨んでいる。第１接続電極ｅ３は、一方の開口ｅ２５を介して、この開口ｅ２５におけるパッド領域ｅ２２Ａにおいて配線膜ｅ２２に対して電気的に接続されている。第２接続電極ｅ４は、他方の開口ｅ２５を介して、この開口ｅ２５におけるパッド領域ｅ２２Ａにおいて配線膜ｅ２２に対して電気的に接続されている。第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、Ｎｉ層ｅ３３がパッド領域ｅ２２Ａに対して接続されている。これにより、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれは、素子ｅ５に対して電気的に接続されている。ここで、配線膜ｅ２２は、抵抗体Ｒのまとまり（抵抗ｅ５６）、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれに接続された配線を形成している。　
このように、開口ｅ２５が形成された樹脂膜ｅ２４およびパッシベーション膜ｅ２３は、開口ｅ２５から第１接続電極ｅ３および第２接続電極ｅ４を露出させた状態で表面ｅ２Ａを覆っている。そのため、樹脂膜ｅ２４の表面ｅ２４Ｃにおいて開口ｅ２５に露出された第１接続電極ｅ３および第２接続電極ｅ４を介して、チップ抵抗器ｅ１と実装基板ｅ９との間における電気的接続を達成することができる（図１１１（ｂ）参照）。　
ここで、樹脂膜ｅ２４の厚み、つまり、基板ｅ２の表面ｅ２Ａからの樹脂膜ｅ２４の表面ｅ２４Ｃまでの高さＨは、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの（表面ｅ２Ａからの）高さＪ以上である。図１１９では、第１の実施形態として、高さＨと高さＪとは同じになっていて、樹脂膜ｅ２４の表面ｅ２４Ｃと、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの表面ｅ３Ａ，ｅ４Ａとが面一になっている。　
図１２０Ａ～図１２０Ｈは、図１１９に示すチップ抵抗器の製造方法を示す図解的な断面図である。　まず、図１２０Ａに示すように、基板ｅ２の元となる基板ｅ３０を用意する。この場合、基板ｅ３０の表面ｅ３０Ａは、基板ｅ２の表面ｅ２Ａであり、基板ｅ３０の裏面ｅ３０Ｂは、基板ｅ２の裏面ｅ２Ｂである。　
そして、基板ｅ３０の表面ｅ３０Ａを熱酸化して、表面ｅ３０ＡにＳｉＯ２等からなる絶縁層ｅ２０を形成し、絶縁層ｅ２０上に素子ｅ５（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜ｅ２２）を形成する。具体的には、スパッタリングにより、まず、絶縁層ｅ２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜ｅ２１を全面に形成し、さらに、抵抗体膜ｅ２１に接するように抵抗体膜ｅ２１の上にアルミニウム（Ａｌ）の配線膜ｅ２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜ｅ２１および配線膜ｅ２２を選択的に除去してパターニングし、図１１３Ａに示すように、平面視で、抵抗体膜ｅ２１が積層された一定幅の抵抗体膜ラインｅ２１Ａが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ラインｅ２１Ａおよび配線膜ｅ２２が切断された領域も形成されるとともに、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｄが形成される（図１１２参照）。続いて、たとえばウェットエッチングにより抵抗体膜ラインｅ２１Ａの上に積層された配線膜ｅ２２を選択的に除去してパターニングする。この結果、抵抗体膜ラインｅ２１Ａ上に一定間隔Ｒをあけて配線膜ｅ２２が積層された構成の素子ｅ５（換言すれば複数の抵抗体Ｒ）が得られる。このように、抵抗体膜ｅ２１に配線膜ｅ２２を積層して抵抗体膜ｅ２１および配線膜ｅ２２をパターニングするだけで、複数の抵抗体ＲとともにヒューズＦも一括して簡易に形成することができる。なお、抵抗体膜ｅ２１および配線膜ｅ２２が目標寸法で形成されたか否かを確かめるために、素子ｅ５全体の抵抗値を測定してもよい。　
図１２０Ａを参照して、素子ｅ５は、１枚の基板ｅ３０に形成するチップ抵抗器ｅ１の数に応じて、基板ｅ３０の表面ｅ３０Ａ上における多数の箇所に形成される。基板ｅ３０において（１つの）素子ｅ５（前述した抵抗ｅ５６）が形成
された１つの領域をチップ部品領域Ｙというと、基板ｅ３０の表面ｅ３０Ａ上には、抵抗ｅ５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、素子ｅ５）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ抵抗器ｅ１（図１１９参照）を平面視したものと一致する。そして、基板ｅ３０の表面ｅ３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ～６０μｍ（たとえば２０μｍ）と極めて狭いので、基板ｅ３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ抵抗器ｅ１の大量生産が可能になる。　
次いで、図１２０Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜ｅ４５を、基板ｅ３０の表面ｅ３０Ａの全域に亘って形成する。絶縁膜ｅ４５は、絶縁層ｅ２０および絶縁層ｅ２０上の素子ｅ５（抵抗体膜ｅ２１や配線膜ｅ２２）を全て覆っていて、これらに接している。そのため、絶縁膜ｅ４５は、前述したトリミング対象領域Ｘ（図１１２参照）における配線膜ｅ２２も覆っている。また、絶縁膜ｅ４５は、基板ｅ３０の表面ｅ３０Ａにおいて全域に亘って形成されることから、表面ｅ３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜ｅ４５は、表面ｅ３０Ａ（表面ｅ３０Ａ上の素子ｅ５も含む）全域を保護する保護膜となる。　
次いで、図１２０Ｂに示すように、絶縁膜ｅ４５を全て覆うように、基板ｅ３０の表面ｅ３０Ａの全域に亘ってレジストパターンｅ４１を形成する。レジストパターンｅ４１には、開口ｅ４２が形成されている。　図１２１は、図１２０Ｂの工程において第１溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。　
図１２１を参照して、レジストパターンｅ４１の開口ｅ４２は、多数のチップ抵抗器ｅ１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ抵抗器ｅ１の輪郭の間の領域（図１２１においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口ｅ４２の全体形状は、互いに直交する直線部分ｅ４２Ａおよびｅ４２Ｂを複数有する格子状になっている。　
レジストパターンｅ４１では、開口ｅ４２において互いに直交する直線部分ｅ４２Ａおよびｅ４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分ｅ４２Ａおよびｅ４２Ｂの交差部分ｅ４３は、平面視で略９０°をなすように尖っている。　図１２０Ｂを参照して、レジストパターンｅ４１をマスクとするプラズマエッチングにより、絶縁膜ｅ４５、絶縁層ｅ２０および基板ｅ３０のそれぞれを選択的に除去する。これにより、隣り合う素子ｅ５（チップ部品領域Ｙ）の間の境界領域Ｚにおいて基板ｅ３０の材料がエッチング（除去）される。その結果、平面視においてレジストパターンｅ４１の開口ｅ４２と一致する位置（境界領域Ｚ）には、絶縁膜ｅ４５および絶縁層ｅ２０を貫通して基板ｅ３０の表面ｅ３０Ａから基板ｅ３０の厚さ途中まで到達する所定深さの第１溝ｅ４４が形成される。第１溝ｅ４４は、互いに対向する１対の側面ｅ４４Ａと、当該１対の側面ｅ４４Ａの下端（基板ｅ３０の裏面ｅ３０Ｂ側の端）の間を結ぶ底面ｅ４４Ｂとによって区画されている。基板ｅ３０の表面ｅ３０Ａを基準とした第１溝ｅ４４の深さは、完成したチップ抵抗器ｅ１の厚さＴ（図１１１（ａ）参照）の半分程度であり、第１溝ｅ４４の幅（対向する側面ｅ４４Ａの間隔）Ｍは、２０μｍ前後であって、深さ方向全域に亘って一定になっている。エッチングの中でも、特にプラズマエッチングを用いることによって、第１溝ｅ４４を高精度に形成することができる。　
基板ｅ３０における第１溝ｅ４４の全体形状は、平面視でレジストパターンｅ４１の開口ｅ４２（図１２１参照）と一致する格子状になっている。そして、基板ｅ３０の表面ｅ３０Ａでは、各素子ｅ５が形成されたチップ部品領域Ｙのまわりを第１溝ｅ４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板ｅ３０において素子ｅ５が形成された部分は、チップ抵抗器ｅ１の半製品ｅ５０である。基板ｅ３０の表面ｅ３０Ａでは、第１溝ｅ４４に取り囲まれたチップ部品領域Ｙに半製品ｅ５０が１つずつ位置していて、これらの半製品ｅ５０は、行列状に整列配置されている。　
図１２０Ｂに示すように第１溝ｅ４４が形成された後、レジストパターンｅ４１が除去され、図１２０Ｃに示すように、ダイシングソーｅ４７を有するダイシングマシン（図示せず）が稼動される。ダイシングソーｅ４７は、円板形状の砥石であって、その周端面に切断歯部が形成されている。ダイシングソーｅ４７の幅Ｑ（厚み）は、第１溝ｅ４４の幅Ｍよりも小さい。ここで、第１溝ｅ４４の中央位置（互いに対向する１対の側面ｅ４４Ａから等距離にある位置）に、ダイシングラインＵが設定される。ダイシングソーｅ４７は、その厚さ方向における中央位置４７Ａが平面視でダイシングラインＵに一致した状態で、第１溝ｅ４４内をダイシングラインＵに沿って移動し、その際、第１溝ｅ４４の底面ｅ４４Ｂから基板ｅ３０を削る。ダイシングソーｅ４７の移動が完了すると、基板ｅ３０には、第１溝ｅ４４の底面ｅ４４Ｂから掘り下がった所定深さの第２溝ｅ４８が形成される。　
第２溝ｅ４８は、第１溝ｅ４４の底面ｅ４４Ｂから連続して、所定深さで基板ｅ３０の裏面ｅ３０Ｂ側へ窪んでいる。第２溝ｅ４８は、互いに対向する１対の側面ｅ４８Ａと、当該１対の側面ｅ４８Ａの下端（基板ｅ３０の裏面ｅ３０Ｂ側の端）の間を結ぶ底面ｅ４８Ｂとによって区画されている。第１溝ｅ４４の底面ｅ４４Ｂを基準とした第２溝ｅ４８の深さは、完成したチップ抵抗器ｅ１の厚さＴの半分程度であり、第２溝ｅ４８の幅（対向する側面ｅ４８Ａの間隔）は、ダイシングソーｅ４７の幅Ｑと同じであって、深さ方向全域に亘って一定になっている。第１溝ｅ４４および第２溝ｅ４８において、基板ｅ３０の厚さ方向に隣り合う側面ｅ４４Ａと側面ｅ４８Ａとの間には、当該厚さ方向に直交する方向（基板ｅ３０の表面ｅ３０Ａに沿う方向）に延びる段差ｅ４９が形成されている。そのため、連続している第１溝ｅ４４および第２溝ｅ４８のまとまりは、裏面ｅ３０Ｂ側へ向けて細くなる凸状になっている。側面ｅ４４Ａが、完成したチップ抵抗器ｅ１における各側面（側面ｅ２Ｃ～ｅ２Ｆのそれぞれ）の粗面領域Ｓとなり、側面ｅ４８Ａが、チップ抵抗器ｅ１における各側面の筋状パターン領域Ｐとなり、段差ｅ４９が、チップ抵抗器ｅ１における各側面の段差Ｎとなる。　
ここで、エッチングによって第１溝ｅ４４を形成することによって、各側面ｅ４４Ａおよび底面ｅ４４Ｂは、不規則パターンのざらざらした粗面になっている。一方、ダイシングソーｅ４７によって第２溝ｅ４８を形成することによって、各側面ｅ４８Ａには、ダイシングソーｅ４７の研削跡をなす多数の筋が規則的なパターンで残っている。この筋は、側面ｅ４８Ａをエッチングしたとしても完全に消すことができず、完成したチップ抵抗器ｅ１では、前述した筋Ｖとなる（図１１１（ａ）参照）。　
次いで、図１２０Ｄに示すようにマスクｅ６５を用いたエッチングによって、絶縁膜ｅ４５を選択的に除去する。マスクｅ６５では、絶縁膜ｅ４５において平面視で各パッド領域ｅ２２Ａ（図１１９参照）に一致する部分に、開口ｅ６６が形成されている。これにより、エッチングによって、絶縁膜ｅ４５において開口ｅ６６と一致する部分が除去され、当該部分には、開口ｅ２５が形成される。これにより、絶縁膜ｅ４５は、開口ｅ２５において各パッド領域ｅ２２Ａを露出させるように形成されたことになる。１つの半製品ｅ５０につき、開口ｅ２５は２つ形成される。　
各半製品ｅ５０において、絶縁膜ｅ４５に２つの開口ｅ２５を形成した後に、抵抗測定装置（図示せず）のプローブｅ７０を各開口ｅ２５のパッド領域ｅ２２Ａに接触させて、素子ｅ５の全体の抵抗値を検出する。そして、絶縁膜ｅ４５越しにレーザ光（図示せず）を任意のヒューズＦ（図１１２参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜ｅ２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品ｅ５０（換言すれば、チップ抵抗器ｅ１）全体の抵抗値を調整できる。このとき、絶縁膜ｅ４５が素子ｅ５を覆うカバー膜となっているので、溶断の際に生じた破片などが素子ｅ５に付着して短絡が生じることを防止できる。また、絶縁膜ｅ４５がヒューズＦ（抵抗体膜ｅ２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断することができる。　
その後、ＣＶＤ法によって絶縁膜ｅ４５上にＳｉＮを形成し、絶縁膜ｅ４５を厚くする。このとき、図１２０Ｅに示すように、第１溝ｅ４４および第２溝ｅ４８の内周面（前述した側面ｅ４４Ａ、底面ｅ４４Ｂ、側面ｅ４８Ａおよび底面ｅ４８Ｂ）の全域にも絶縁膜ｅ４５が形成される。そのため、絶縁膜ｅ４５は、前述した段差ｅ４９上にも形成されている。第１溝ｅ４４および第２溝ｅ４８のそれぞれの内周面における絶縁膜ｅ４５（図１２０Ｅに示された状態の絶縁膜ｅ４５）は、１０００Å～５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜ｅ４５の一部は、各開口ｅ２５に入り込んで開口ｅ２５を塞いでいる。　
その後、ポリイミドからなる感光性樹脂の液体を、基板ｅ３０に対して、絶縁膜ｅ４５の上からスプレー塗布して、図１２０Ｅに示すように感光性樹脂の樹脂膜ｅ４６を形成する。この際、当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込まないように、平面視で第１溝ｅ４４および第２溝ｅ４８だけを覆うパターンを有するマスク（図示せず）越しに、当該液体が基板ｅ３０に対して塗布される。その結果、当該液状の感光性樹脂は、基板ｅ３０上だけに形成され、基板ｅ３０上において、樹脂膜ｅ４６（樹脂膜）となる。表面ｅ３０Ａ上の樹脂膜ｅ４６の表面ｅ４６Ａは、表面ｅ３０Ａに沿って平坦になっている。　
なお、当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込んでいないので、第１溝ｅ４４および第２溝ｅ４８内には、樹脂膜ｅ４６が形成されていない。また、感光性樹脂の液体をスプレー塗布する以外に、当該液体をスピン塗布したり、感光性樹脂からなるシートを基板ｅ３０の表面ｅ３０Ａに貼り付けたりすることによって、樹脂膜ｅ４６を形成してもよい。　
次いで、樹脂膜ｅ４６に熱処理（キュア処理）を施す。これにより、樹脂膜ｅ４６の厚みが熱収縮するとともに、樹脂膜ｅ４６が硬化して膜質が安定する。　次いで、図１２０Ｆに示すように、樹脂膜ｅ４６をパターニングし、表面ｅ３０Ａ上の樹脂膜ｅ４６において平面視で配線膜ｅ２２の各パッド領域ｅ２２Ａ（開口ｅ２５）と一致する部分を選択的に除去する。具体的には、平面視で各パッド領域ｅ２２Ａに整合（一致）するパターンの開口ｅ６１が形成されたマスクｅ６２を用いて、樹脂膜ｅ４６を、当該パターンで露光して現像する。これにより、各パッド領域ｅ２２Ａの上方で樹脂膜ｅ４６が分離されて開口ｅ２５が形成される。この際、樹脂膜ｅ４６において開口ｅ２５を縁取っている部分が熱収縮し、当該部分において開口ｅ２５を区画する区画面ｅ４６Ｂは、基板ｅ３０の厚さ方向に対して交差する傾斜面になる。これによって、開口ｅ２５は、前述したように、樹脂膜ｅ４６の表面ｅ４６Ａ（樹脂膜ｅ２４の表面ｅ２４Ｃになる）に向かうのに従って広がった状態になる。　
次いで、図示しないマスクを用いたＲＩＥによって各パッド
領域ｅ２２Ａ上の絶縁膜ｅ４５が除去されることで、各開口ｅ２５が開放されてパッド領域ｅ２２Ａが露出される。　次いで、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜を各開口ｅ２５におけるパッド領域ｅ２２Ａ上に形成することによって、図１２０Ｇに示すように、パッド領域ｅ２２Ａ上に第１接続電極ｅ３および第２接続電極ｅ４を形成する。　
図１２２は、第１接続電極および第２接続電極の製造工程を説明するための図である。　詳しくは、図１２２を参照して、まず、パッド領域ｅ２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。次いで、当該表面の酸化膜が除去される（ステップＳ２）。次いで、当該表面においてジンケート処理が実施されて、当該表面における（配線膜ｅ２２の）ＡｌがＺｎに置換される（ステップＳ３）。次いで、当該表面上のＺｎが硝酸等で剥離されて、パッド領域ｅ２２Ａでは、新しいＡｌが露出される（ステップＳ４）。　
次いで、パッド領域ｅ２２Ａをめっき液に浸けることによって、パッド領域ｅ２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層ｅ３３が形成される（ステップＳ５）。　次いで、Ｎｉ層ｅ３３を別のめっき液に浸けることによって、当該Ｎｉ層ｅ３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層ｅ３３の表面にＰｄ層ｅ３４が形成される（ステップＳ６）。　
次いで、Ｐｄ層ｅ３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層ｅ３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層ｅ３４の表面にＡｕ層ｅ３５が形成される（ステップＳ７）。これによって、第１接続電極ｅ３および第２接続電極ｅ４が形成され、形成後の第１接続電極ｅ３および第２接続電極ｅ４を乾燥させると（ステップＳ８）、第１接続電極ｅ３および第２接続電極ｅ４の製造工程が完了する。なお、前後するステップの間には、半製品ｅ５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。　
図１２０Ｇでは、各半製品ｅ５０において第１接続電極ｅ３および第２接続電極ｅ４が形成された後の状態を示している。第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、表面ｅ３Ａ，ｅ４Ａが、樹脂膜ｅ４６の表面ｅ４６Ａと面一になっている。また、樹脂膜ｅ４６において開口ｅ２５を区画する区画面ｅ４６Ｂが前述したように傾斜しているのに応じて、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、表面ｅ３Ａ，ｅ４Ａにおいて開口ｅ２５の縁側の端部が、基板ｅ３０の裏面ｅ３０Ｂ側へ湾曲している。そのため、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれでは、Ｎｉ層ｅ３３、Ｐｄ層ｅ３４およびＡｕ層ｅ３５のそれぞれにおける開口ｅ２５の縁側の端部が、基板ｅ３０の裏面ｅ３０Ｂ側へ湾曲している。　
以上のように、第１接続電極ｅ３および第２接続電極ｅ４を無電解めっきによって形成するので、第１接続電極ｅ３および第２接続電極ｅ４を電解めっきによって形成する場合に比べて、第１接続電極ｅ３および第２接続電極ｅ４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ抵抗器ｅ１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１接続電極ｅ３および第２接続電極ｅ４についての形成位置にずれが生じないので、第１接続電極ｅ３および第２接続電極ｅ４の形成位置精度を向上して歩留まりを向上できる。また、樹脂膜ｅ２４から露出されたパッド領域ｅ２２Ａを無電解めっきすることによって、当該パッド領域ｅ２２Ａ上だけに第１接続電極ｅ３および第２接続電極ｅ４を形成することができる。　
また、電解めっきの場合には、めっき液にＮｉやＳｎが含有されている場合が一般的である。そのため、第１接続電極ｅ３および第２接続電極ｅ４の表面ｅ３Ａ，ｅ４Ａに残ったＳｎが酸化されることによって、第１接続電極ｅ３および第２接続電極ｅ４と実装基板ｅ９の接続端子ｅ８８（図１１１（ｂ）参照）との接続不良が生じ得るが、無電解めっきを用いる第５参考例では、そのような問題はない。　
このように第１接続電極ｅ３および第２接続電極ｅ４が形成されてから、第１接続電極ｅ３および第２接続電極ｅ４間での通電検査が行われた後に、基板ｅ３０が裏面ｅ３０Ｂから研削される。　具体的には、図１２０Ｈに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面ｅ７２を有する支持テープｅ７１が、粘着面ｅ７２において、各半製品ｅ５０における第１接続電極ｅ３および第２接続電極ｅ４側（つまり、表面ｅ３０Ａ）に貼着される。これにより、各半製品ｅ５０が支持テープｅ７１に支持される。ここで、支持テープｅ７１として、たとえば、ラミネートテープを用いることができる。　
各半製品ｅ５０が支持テープｅ７１に支持された状態で、基板ｅ３０を裏面ｅ３０Ｂ側から研削する。研削によって、裏面ｅ３０Ｂが第２溝ｅ４８の底面ｅ４８Ｂ（図１２０Ｇ参照）に到達するまで基板ｅ３０が薄型化されると、隣り合う半製品ｅ５０を連結するものがなくなるので、第１溝ｅ４４および第２溝ｅ４８を境界として基板ｅ３０が分割され、半製品ｅ５０が個別に分離してチップ抵抗器ｅ１の完成品となる。つまり、第１溝ｅ４４および第２溝ｅ４８（換言すれば、境界領域Ｚ）において基板ｅ３０が切断（分断）され、これによって、個々のチップ抵抗器ｅ１が切り出される。裏面ｅ３０Ｂを研削した後の基板ｅ３０（基板ｅ２）の厚さは、１５０μｍ～４００μｍ（１５０μｍ以上４００μｍ以下）である。　
完成した各チップ抵抗器ｅ１では、第１溝ｅ４４の側面ｅ４４Ａをなしていた部分が、基板ｅ２の側面ｅ２Ｃ～ｅ２Ｆのいずれかの粗面領域Ｓとなり、第２溝ｅ４８の側面ｅ４８Ａをなしていた部分が、基板ｅ２の側面ｅ２Ｃ～ｅ２Ｆのいずれかの筋状パターン領域Ｐとなり、側面ｅ４４Ａと側面ｅ４８Ａとの間の段差ｅ４９が、前述した段差Ｎとなる。そして、完成した各チップ抵抗器ｅ１では、裏面ｅ３０Ｂが裏面ｅ２Ｂとなる。つまり、前述したように第１溝ｅ４４および第２溝ｅ４８を形成する工程（図１２０Ｂおよび図１２０Ｃ参照）は、側面ｅ２Ｃ～ｅ２Ｆを形成する工程に含まれる。また、絶縁膜ｅ４５がパッシベーション膜ｅ２３となり、樹脂膜ｅ４６が樹脂膜ｅ２４となる。　
たとえば、エッチングによって形成された第１溝ｅ４４（図１２０Ｂ参照）の深さが一様でなくでも、ダイシングソーｅ４７によって第２溝ｅ４８を形成すれば（図１２０Ｃ参照）、第１溝ｅ４４および第２溝ｅ４８の全体の深さ（基板ｅ３０の表面ｅ３０Ａから第２溝ｅ４８の底までの深さ）は一様になる。そのため、基板ｅ３０の裏面ｅ３０Ｂを研削してチップ抵抗器ｅ１を個片化するときに、基板ｅ３０から分離されるまでのチップ抵抗器ｅ１間の時間差を少なくして各チップ抵抗器ｅ１をほぼ同時に基板ｅ３０から分離することができる。これにより、先に分離されたチップ抵抗器ｅ１が基板ｅ３０と衝突を繰り返すことによってチップ抵抗器ｅ１にチッピングが生じるといった不具合を抑制できる。また、チップ抵抗器ｅ１の表面ｅ２Ａ側の角部（コーナー部ｅ１１）は、エッチングで形成された第１溝ｅ４４によって区画されているので、コーナー部ｅ１１では、ダイシングソーｅ４７によって区画される場合と比べて、チッピングが生じにくい。以上の結果、チップ抵抗器ｅ１の個片化に際してチッピングを抑制でき、かつ個片化不良が生じることを回避できる。つまり、チップ抵抗器ｅ１の表面ｅ２Ａ側におけるコーナー部ｅ１１（図１１１（ａ）参照）における形状のコントロールが可能となる。また、第１溝ｅ４４および第２溝ｅ４８の両方をエッチングによって形成する場合に比べて、チップ抵抗器ｅ１の個片化にかかる時間を短縮して、チップ抵抗器ｅ１の生産性を向上することもできる。　
特に、個片化されたチップ抵抗器ｅ１における基板ｅ２の厚さが１５０μｍ～４００μｍと比較的大きい場合には、エッチングだけで基板ｅ３０の表面ｅ３０Ａから第２溝ｅ４８の底面ｅ４８Ｂまで到達する溝（図１２０Ｃ参照）を形成するのは困難であるし、時間がかかる。しかし、このような場合であっても、エッチングおよびダイシングソーｅ４７によるダイシングを併用して第１溝ｅ４４および第２溝ｅ４８を形成してから基板ｅ３０の裏面ｅ３０Ｂを研削することによって、チップ抵抗器ｅ１の個片化にかかる時間を短縮できる。よって、チップ抵抗器ｅ１の生産性を向上することができる。　
また、ダイシングによって第２溝ｅ４８を基板ｅ３０の裏面ｅ３０Ｂまで到達させてしまうと（第２溝ｅ４８が基板ｅ３０を貫通するようにすると）、完成したチップ抵抗器ｅ１では、裏面ｅ２Ｂと側面ｅ２Ｃ～ｅ２Ｆとのコーナー部にチッピングが生じ得る。しかし、第５参考例のように第２溝ｅ４８が裏面ｅ３０Ｂまで到達しないようにハーフダイシングしてから（図１２０Ｃ参照）、裏面ｅ３０Ｂを研磨すれば、裏面ｅ２Ｂと側面ｅ２Ｃ～ｅ２Ｆとのコーナー部にチッピングが生じにくい。　
また、エッチングだけで基板ｅ３０の表面ｅ３０Ａから第２溝ｅ４８の底面ｅ４８Ｂまで到達する溝を形成すると、エッチングレートのばらつきによって、完成後の溝の側面は基板ｅ２の厚さ方向に沿わず、溝の断面が矩形状になりにくい。つまり、溝の側面にばらつきが生じる。しかし、第５参考例のようにエッチングおよびダイシングを併用することによって、エッチングだけの場合に比べて、第１溝ｅ４４および第２溝ｅ４８の全体の溝側面（側面ｅ４４Ａおよび側面ｅ４８Ａのそれぞれ）におけるばらつきを低減して、当該溝側面を基板ｅ２の厚さ方向に沿わせることができる。　
また、ダイシングソーｅ４７の幅Ｑが第１溝ｅ４４の幅Ｍよりも小さいので、ダイシングソーｅ４７によって形成された第２溝ｅ４８の幅Ｑは、第１溝ｅ４４の幅Ｍよりも小さくなり、第２溝ｅ４８は、第１溝ｅ４４の内側に位置する（図１２０Ｃ参照）。そのため、ダイシングソーｅ４７によって第２溝ｅ４８を形成するときに、ダイシングソーｅ４７が第１溝ｅ４４の幅を広げてしまうことはない。よって、第１溝ｅ４４によって区画されるはずのチップ抵抗器ｅ１の表面ｅ２Ａ側のコーナー部ｅ１１がダイシングソーｅ４７によって区画されてしまってコーナー部ｅ１１にチッピングが生じることを確実に抑制できる。　
なお、第２溝ｅ４８を形成してから裏面ｅ３０Ｂを研削することでチップ抵抗器ｅ１を個片化しているが、第２溝ｅ４８を形成する前に、裏面ｅ３０Ｂを先に研削しておいてから、第２溝ｅ４８をダイシングで形成してもよい。また、基板ｅ３０を裏面ｅ３０Ｂ側から第２溝ｅ４８の底面ｅ４８Ｂまでエッチングすることによってチップ抵抗器ｅ１を切り出すことも想定される。　
以上のように、第１溝ｅ４４および第２溝ｅ４８を形成してから基板ｅ３０を裏面ｅ３０Ｂ側から研削すれば、基板ｅ３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ抵抗器ｅ１（チップ部品）に分割できる（複数のチップ抵抗器ｅ１の個片を一度に得ることができる）。よって、複数のチップ抵抗器ｅ１の製造時間の短縮によってチップ抵抗器ｅ１の生産性の向上を図ることができる。ちなみに、直径が８インチの基板ｅ３０を用いると５０万個程度のチップ抵抗器ｅ１を切り出すことができる。　
つまり、チップ抵抗器ｅ１のチップサイズが小さくても、このように先に第１溝ｅ４４および第２溝ｅ４８を形成しておいてから基板ｅ３０を裏面ｅ３０Ｂから研削することによって、チップ抵抗器ｅ１を一
度に個片化することができる。　また、エッチングによって第１溝ｅ４４を高精度に形成できるので、個々のチップ抵抗器ｅ１において第１溝ｅ４４によって区画された側面ｅ２Ｃ～ｅ２Ｆの粗面領域Ｓ側では、外形寸法精度の向上を図ることができる。特に、プラズマエッチングを用いれば、第１溝ｅ４４を一層高精度に形成できる。また、レジストパターンｅ４１（図１２１参照）に応じて、第１溝ｅ４４の間隔を微細化できるので、隣り合う第１溝ｅ４４の間に形成されるチップ抵抗器ｅ１の小型化を図ることができる。また、エッチングの場合には、チップ抵抗器ｅ１の側面ｅ２Ｃ～ｅ２Ｆの粗面領域Ｓにおいて隣り合うもの同士のコーナー部ｅ１１（図１１１（ａ）参照）にチッピングが生じることを低減でき、チップ抵抗器ｅ１の外観の向上を図ることができる。　
なお、完成したチップ抵抗器ｅ１における基板ｅ２の裏面ｅ２Ｂを研磨やエッチングすることによって鏡面化して裏面ｅ２Ｂを綺麗にしてもよい。　図１２０Ｈに示すように完成したチップ抵抗器ｅ１は、支持テープｅ７１から引き剥がされた後に、所定のスペースまで搬送されて当該スペースで保管される。　チップ抵抗器ｅ１を実装基板ｅ９（図１１１（ｂ）参照）に実装する場合、自動実装機の吸着ノズルｅ９１（図１１１（ｂ）参照）にチップ抵抗器ｅ１の裏面ｅ２Ｂを吸着してから吸着ノズルｅ９１を動かすことによって、チップ抵抗器ｅ１を搬送する。このとき、吸着ノズルｅ９１は、裏面ｅ２Ｂの長手方向における略中央部分に吸着する。そして、図１１１（ｂ）を参照して、チップ抵抗器ｅ１を吸着した吸着ノズルｅ９１を実装基板ｅ９まで移動させる。実装基板ｅ９には、チップ抵抗器ｅ１の第１接続電極ｅ３および第２接続電極ｅ４に応じて、前述した１対の接続端子ｅ８８が設けられている。接続端子ｅ８８は、たとえば、Ｃｕからなる。各接続端子ｅ８８の表面には、半田ｅ１３が当該表面から突出するように設けられている。　
そこで、吸着ノズルｅ９１を移動させて実装基板ｅ９に押し付けることで、チップ抵抗器ｅ１において、第１接続電極ｅ３を一方の接続端子ｅ８８の半田ｅ１３に接触させ、第２接続電極ｅ４を他方の接続端子ｅ８８の半田ｅ１３に接触させる。この状態で、半田ｅ１３を加熱すると、半田ｅ１３が溶融する。その後、半田ｅ１３が冷却されて固まると、第１接続電極ｅ３と当該一方の接続端子ｅ８８とが半田ｅ１３を介して接合し、第２接続電極ｅ４と当該他方の接続端子ｅ８８とが半田ｅ１３を介して接合し、実装基板ｅ９へのチップ抵抗器ｅ１の実装が完了する。　
図１２３は、完成したチップ抵抗器をエンボスキャリアテープに収容する様子を説明するための模式図である。　一方、図１２０Ｈに示すように完成したチップ抵抗器ｅ１を、図１２３に示すエンボスキャリアテープｅ９２に収容する場合もある。　エンボスキャリアテープｅ９２は、たとえば、ポリカーボネート樹脂等で形成されたテープ（帯状体）である。エンボスキャリアテープｅ９２には、多数のポケットｅ９３が、エンボスキャリアテープｅ９２の長手方向に並ぶように形成されている。各ポケットｅ９３は、エンボスキャリアテープｅ９２の一方の面（裏面）へ窪む凹状の空間として区画されている。　
完成したチップ抵抗器ｅ１（図１２０Ｈ参照）をエンボスキャリアテープｅ９２に収容する場合、搬送装置の吸着ノズルｅ９１（図１１１（ｂ）参照）にチップ抵抗器ｅ１の裏面ｅ２Ｂ（長手方向における略中央部分）を吸着してから吸着ノズルｅ９１を動かすことによって、チップ抵抗器ｅ１を支持テープｅ７１から引き剥がす。そして、吸着ノズルｅ９１をエンボスキャリアテープｅ９２のポケットｅ９３に対向する位置まで移動させる。このとき、吸着ノズルｅ９１に吸着されたチップ抵抗器ｅ１では、表面ｅ２Ａ側の第１接続電極ｅ３および第２接続電極ｅ４および樹脂膜ｅ２４がポケットｅ９３に対向している。　
ここで、チップ抵抗器ｅ１をエンボスキャリアテープｅ９２に収容する場合、エンボスキャリアテープｅ９２は、平坦な支持台ｅ９５の上に載せられている。吸着ノズルｅ９１をポケットｅ９３側へ移動させて（太線矢印参照）、表面ｅ２Ａ側がポケットｅ９３に対向した姿勢にあるチップ抵抗器ｅ１を、ポケットｅ９３内へ収容する。そして、チップ抵抗器ｅ１の表面ｅ２Ａ側がポケットｅ９３の底ｅ９３Ａに接触すると、エンボスキャリアテープｅ９２に対するチップ抵抗器ｅ１の収容が完了する。吸着ノズルｅ９１を移動させることでチップ抵抗器ｅ１の表面ｅ２Ａ側をポケットｅ９３の底ｅ９３Ａに接触させるとき、表面ｅ２Ａ側の第１接続電極ｅ３および第２接続電極ｅ４および樹脂膜ｅ２４は、支持台ｅ９５によって支持された底ｅ９３Ａに対して押し付けられる。　
エンボスキャリアテープｅ９２に対するチップ抵抗器ｅ１の収容が完了してから、エンボスキャリアテープｅ９２の表面には、剥離カバーｅ９４が貼り付けられ、各ポケットｅ９３の内部が剥離カバーｅ９４によって密閉される。これにより、各ポケットｅ９３内に異物が侵入することが防止される。エンボスキャリアテープｅ９２からチップ抵抗器ｅ１を取り出す場合には、剥離カバーｅ９４がエンボスキャリアテープｅ９２から剥がされてポケットｅ９３が開放される。その後、自動実装機によって、ポケットｅ９３からチップ抵抗器ｅ１が取り出されて、前述したように実装される。　
このようにチップ抵抗器ｅ１を実装する場合や、チップ抵抗器ｅ１をエンボスキャリアテープｅ９２に収容する場合や、さらにはチップ抵抗器ｅ１に対して応力試験を行う場合において、チップ抵抗器ｅ１の裏面ｅ２Ｂ（長手方向における略中央部分）に力をかけて第１接続電極ｅ３および第２接続電極ｅ４を何か（「被接触部」ということにする）に押し付けようとすると、基板ｅ２の表面ｅ２Ａに応力が作用する。なお、当該被接触部とは、チップ抵抗器ｅ１を実装する場合には、実装基板ｅ９であり、チップ抵抗器ｅ１をエンボスキャリアテープｅ９２へ収容する時には、支持台ｅ９５によって支持されたポケットｅ９３の底ｅ９３Ａであり、応力試験時には、応力を受けるチップ抵抗器ｅ１を支える支持面である。　
この場合において、基板ｅ２の表面ｅ２Ａにおける樹脂膜ｅ２４の高さＨ（図１１９参照）が、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの高さＪ（図１１９参照）未満であって、第１接続電極ｅ３および第２接続電極ｅ４の表面ｅ３Ａ，４Ａが基板ｅ２の表面ｅ２Ａから最も突出している（つまり、樹脂膜ｅ２４が薄い）チップ抵抗器ｅ１が考えられる（後述する図１２４参照）。このようなチップ抵抗器ｅ１は、表面ｅ２Ａ側では、前述した被接触部に対して第１接続電極ｅ３および第２接続電極ｅ４だけで接触（２点接触）するので、チップ抵抗器ｅ１にかかる応力は、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれと基板ｅ２との接合部に集中する。これによって、チップ抵抗器ｅ１の電気的特性が悪化する虞がある。さらには、当該応力によって、チップ抵抗器ｅ１内（特に、基板ｅ２の長手方向における略中央部分）に歪みが生じ、ひどい場合には当該略中央部分を起点として基板ｅ２が割れてしまう虞がある。　
しかしながら、第５参考例では、前述したように、樹脂膜ｅ２４の高さＨは、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの高さＪ以上となるように、樹脂膜ｅ２４が厚くなっている（図１１９参照）。よって、チップ抵抗器ｅ１にかかる応力は、第１接続電極ｅ３および第２接続電極ｅ４だけでなく樹脂膜ｅ２４によっても受け止められる。つまり、チップ抵抗器ｅ１において応力を受ける部分の面積を増大させることができるので、チップ抵抗器ｅ１にかかる応力を分散できる。これにより、チップ抵抗器ｅ１において第１接続電極ｅ３および第２接続電極ｅ４に対する応力の集中を抑制できる。特に、樹脂膜ｅ２４の表面ｅ２４Ｃによって、チップ抵抗器ｅ１にかかる応力をより効果的に分散できる。これにより、チップ抵抗器ｅ１に対する応力の集中を一層抑制できるので、チップ抵抗器ｅ１の強度向上を図ることができる。その結果、実装時や耐久試験時やエンボスキャリアテープｅ９２への収容時におけるチップ抵抗器ｅ１の破壊を抑制できる。その結果、実装やエンボスキャリアテープｅ９２への収容における歩留まりを向上させることができ、さらに、チップ抵抗器ｅ１が壊れにくいことからチップ抵抗器ｅ１の取扱い性を向上させることもできる。　
次に、チップ抵抗器ｅ１の変形例について説明する。図１２４～図１２８は、第１～第５変形例に係るチップ抵抗器の模式的な断面図である。第１～第５変形例において、これまでチップ抵抗器ｅ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。　第１接続電極ｅ３および第２接続電極ｅ４に関し、図１１９では、第１接続電極ｅ３の表面ｅ３Ａおよび第２接続電極ｅ４の表面ｅ４Ａが、樹脂膜ｅ２４の表面ｅ２４Ｃと面一になっている。実装時等にチップ抵抗器ｅ１にかかる応力を分散することを考慮しないのであれば、図１２４に示す第１変形例のように、第１接続電極ｅ３の表面ｅ３Ａおよび第２接続電極ｅ４の表面ｅ４Ａは、基板ｅ２の表面ｅ２Ａから離れる方向（図１２４では上方）へ向けて樹脂膜ｅ２４の表面ｅ２４Ｃよりも突出していてもよい。このとき、樹脂膜ｅ２４の高さＨは、第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの高さＪよりも低くなる。　
逆に、図１１９の場合よりも、実装時等にチップ抵抗器ｅ１にかかる応力を分散したいのであれば、図１２５に示す第２変形例のように、樹脂膜ｅ２４の高さＨを第１接続電極ｅ３および第２接続電極ｅ４のそれぞれの高さＪよりも高くするとよい。これにより、樹脂膜ｅ２４が厚くなって、第１接続電極ｅ３の表面ｅ３Ａおよび第２接続電極ｅ４の表面ｅ４Ａが、樹脂膜ｅ２４の表面ｅ２４Ｃよりも、基板ｅ２の表面ｅ２Ａ側（図１２４では下方）へずれる。この場合には、第１接続電極ｅ３および第２接続電極ｅ４が、樹脂膜ｅ２４の表面ｅ２４Ｃよりも基板ｅ２側へ埋没した状態になっているので、前述した第１接続電極ｅ３および第２接続電極ｅ４における２点接触自体が発生しない。そのため、チップ抵抗器ｅ１に対する応力の集中を一層抑制できる。ただし、第２変形例のチップ抵抗器ｅ１を実装基板ｅ９に実装する場合には、実装基板ｅ９の各接続端子ｅ８８上の半田ｅ１３を、第１接続電極ｅ３の表面ｅ３Ａおよび第２接続電極ｅ４の表面ｅ４Ａに届くように厚くしておいて、第１接続電極ｅ３および第２接続電極ｅ４と半田ｅ１３との接続不良を予防しておく必要がある（図１１１（ｂ）参照）。　
また、基板ｅ２の表面ｅ２Ａ上の絶縁層ｅ２０では、その端面ｅ２０Ａ（平面視で表面ｅ２Ａの縁部ｅ８５と一致する部分）が、基板ｅ２の厚さ方向（図１１９、図１２４および図１２５では上下方向）に延びているが、図１２６～図１２８に示すように、傾斜していてもよい。詳しくは、絶縁層ｅ２０の端面ｅ２０Ａは、基板ｅ２の表面ｅ２Ａから絶縁層ｅ２０の表面へ近付くのに従って基板ｅ２の内方へ向かうように傾斜している。このような端面ｅ２０Ａに応じて、パッシベーション膜ｅ２３において当該端面ｅ２０Ａを覆っている部分（前述した端部ｅ２３Ｃ）も、端面ｅ２０Ａに沿って傾斜している。　
図１２６～図１２８に示す第３～第５変形例のチップ抵抗器ｅ１では、樹脂膜ｅ２４の縁２４Ａの位置に違いがある。　まず、図１２６に示す第３変形例のチップ抵抗器ｅ１は、絶縁層ｅ２０の端面ｅ２０Ａおよびパッシベーション膜ｅ２３の端部ｅ２３Ｃが傾斜している点以外では、図１１９のチップ抵抗器ｅ１と同じである。そのため、平面視において、樹脂膜ｅ２４の縁２４Ａは、パッシベーション膜ｅ２３の側面被覆部ｅ２３Ｂと整合していて、側面被覆部ｅ２３Ｂの厚み分だけ、基板ｅ２の表面ｅ２Ａの縁部ｅ８５（基板ｅ２の表面ｅ２Ａ側の端縁）よりも外側に位置している。このように縁２４Ａを側面被覆部ｅ２３Ｂと整合させた
ければ、前述した樹脂膜ｅ４６を形成するために感光性樹脂の液体をスプレー塗布する際において（図１２０Ｅ参照）、図示しないマスクを用いて当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込まないようにしておく必要がある。または、当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込んだとしても、その後に樹脂膜ｅ４６をパターニングする際に（図１２０Ｆ参照）、マスクｅ６２において平面視で第１溝ｅ４４および第２溝ｅ４８と一致する部分にも開口ｅ６１を形成しておくとよい。そうすれば、樹脂膜ｅ４６のパターニングによって、第１溝ｅ４４および第２溝ｅ４８内の樹脂膜ｅ４６を除去し、樹脂膜ｅ２４の縁２４Ａを側面被覆部ｅ２３Ｂと整合させることができる。　
ここで、樹脂膜ｅ２４は、樹脂製であることから、衝撃によりクラックが生じるおそれが少ない。そのため、樹脂膜ｅ２４が、基板ｅ２の表面ｅ２Ａ（特に、素子ｅ５およびヒューズＦ）と、基板ｅ２の表面ｅ２Ａの縁部ｅ８５とを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｅ１を提供することができる。　一方、図１２７に示す第４変形例のチップ抵抗器ｅ１では、平面視において、樹脂膜ｅ２４の縁２４Ａは、パッシベーション膜ｅ２３の側面被覆部ｅ２３Ｂと整合しておらず、側面被覆部ｅ２３Ｂよりも内方、詳しくは、基板ｅ２の表面ｅ２Ａの縁部ｅ８５よりも基板ｅ２の内方に後退している。この場合にも、樹脂膜ｅ２４が、基板ｅ２の表面ｅ２Ａ（特に、素子ｅ５およびヒューズＦ）を衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｅ１を提供することができる。樹脂膜ｅ２４の縁２４Ａを基板ｅ２の内方に後退させるためには、樹脂膜ｅ４６をパターニングする際に、マスクｅ６２において平面視で基板ｅ２（基板ｅ３０）の縁部ｅ８５と重なる部分にも開口ｅ６１を形成しておくとよい（図１２０Ｆ参照）。そうすれば、樹脂膜ｅ４６のパターニングによって、平面視で基板ｅ２（基板ｅ３０）の縁部ｅ８５と重なる領域の樹脂膜ｅ４６を除去し、結果として、樹脂膜ｅ２４の縁２４Ａを基板ｅ２の内方に後退させることができる。　
そして、図１２８に示す第５変形例のチップ抵抗器ｅ１では、平面視において、樹脂膜ｅ２４の縁２４Ａは、パッシベーション膜ｅ２３の側面被覆部ｅ２３Ｂと整合していない。詳しくは、樹脂膜ｅ２４は、側面被覆部ｅ２３Ｂよりも外方に張り出していて、側面被覆部ｅ２３Ｂの全域を外から覆っている。つまり、第５変形例では、樹脂膜ｅ２４は、パッシベーション膜ｅ２３の表面被覆部ｅ２３Ａおよび側面被覆部ｅ２３Ｂの両方を覆っている。この場合、樹脂膜ｅ２４が、基板ｅ２の表面ｅ２Ａ（特に、素子ｅ５およびヒューズＦ）と、基板ｅ２の側面ｅ２Ｃ～ｅ２Ｆとを衝撃から確実に保護できるので、耐衝撃性に優れたチップ抵抗器ｅ１を提供することができる。樹脂膜ｅ２４が表面被覆部ｅ２３Ａおよび側面被覆部ｅ２３Ｂの両方を覆いたいのであれば、前述した樹脂膜ｅ４６を形成するために感光性樹脂の液体をスプレー塗布する際において（図１２０Ｅ参照）、当該液体が第１溝ｅ４４および第２溝ｅ４８内に入り込んで側面被覆部ｅ２３Ｂに付着するようにすればよい。なお、前述したように当該液体をスピン塗布する場合には、当該液体が膜状にならずに第１溝ｅ４４および第２溝ｅ４８を完全に埋めてしまうので好ましくない。一方、感光性樹脂からなるシートを基板ｅ３０の表面ｅ３０Ａに貼り付けたりすることで樹脂膜ｅ４６を形成する場合には、当該シートは第１溝ｅ４４および第２溝ｅ４８内に入り込めないから、側面被覆部ｅ２３Ｂの全域を覆うことができないので好ましくない。よって、樹脂膜ｅ２４が表面被覆部ｅ２３Ａおよび側面被覆部ｅ２３Ｂの両方を覆うためには、感光性樹脂の液体をスプレー塗布するのが有効である。　
以上、第５参考例の実施形態について説明してきたが、第５参考例はさらに他の形態で実施することもできる。たとえば、第５参考例のチップ部品の一例として、前述した実施形態では、チップ抵抗器ｅ１を開示したが、第５参考例は、チップコンデンサやチップインダクタやチップダイオードといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。　
図１２９は、第５参考例の他の実施形態に係るチップコンデンサの平面図である。図１３０は、図１２９の切断面線ＣＸＸＸ－ＣＸＸＸから見た断面図である。図１３１は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。　これから述べるチップコンデンサｅ１０１において、前述したチップ抵抗器ｅ１で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサｅ１０１において、チップ抵抗器ｅ１で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器ｅ１で説明した部分と同じ構成を有していて、チップ抵抗器ｅ１で説明した部分と同じ作用効果を奏することができる。　
図１２９を参照して、チップコンデンサｅ１０１は、チップ抵抗器ｅ１と同様に、基板ｅ２と、基板ｅ２上（基板ｅ２の表面ｅ２Ａ側）に配置された第１接続電極ｅ３と、同じく基板ｅ２上に配置された第２接続電極ｅ４とを備えている。基板ｅ２は、この実施形態では、平面視において矩形形状を有している。基板ｅ２の長手方向両端部に第１接続電極ｅ３および第２接続電極ｅ４がそれぞれ配置されている。第１接続電極ｅ３および第２接続電極ｅ４は、この実施形態では、基板ｅ２の短手方向に延びたほぼ矩形の平面形状を有している。基板ｅ２の表面ｅ２Ａには、第１接続電極ｅ３および第２接続電極ｅ４の間のキャパシタ配置領域ｅ１０５内に、複数のキャパシタ要素Ｃ１～Ｃ９が配置されている。複数のキャパシタ要素Ｃ１～Ｃ９は、前述した素子ｅ５を構成する複数の素子要素（キャパシタ素子）であり、複数のヒューズユニットｅ１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極ｅ４に対して切り離し可能となるように電気的に接続されている。これらのキャパシタ要素Ｃ１～Ｃ９によって構成された素子ｅ５は、キャパシタ回路網になっている。　
図１３０および図１３１に示されているように、基板ｅ２の表面ｅ２Ａには絶縁層ｅ２０が形成されていて、絶縁層ｅ２０の表面に下部電極膜ｅ１１１が形成されている。下部電極膜ｅ１１１は、キャパシタ配置領域ｅ１０５のほぼ全域にわたっている。さらに、下部電極膜ｅ１１１は、第１接続電極ｅ３の直下の領域にまで延びて形成されている。より具体的には、下部電極膜ｅ１１１は、キャパシタ配置領域ｅ１０５においてキャパシタ要素Ｃ１～Ｃ９の共通の下部電極として機能するキャパシタ電極領域ｅ１１１Ａと、第１接続電極ｅ３の直下に配置される外部電極引き出しのためのパッド領域ｅ１１１Ｂ（パッド）とを有している。キャパシタ電極領域ｅ１１１Ａがキャパシタ配置領域ｅ１０５に位置していて、パッド領域ｅ１１１Ｂが第１接続電極ｅ３の直下に位置して第１接続電極ｅ３に接触している。　
キャパシタ配置領域ｅ１０５において下部電極膜ｅ１１１（キャパシタ電極領域ｅ１１１Ａ）を覆って接するように容量膜（誘電体膜）１１２が形成されている。容量膜ｅ１１２は、キャパシタ電極領域ｅ１１１Ａ（キャパシタ配置領域ｅ１０５）の全域にわたって形成されている。容量膜ｅ１１２は、この実施形態では、さらにキャパシタ配置領域ｅ１０５外の絶縁層ｅ２０を覆っている。　
容量膜ｅ１１２の上には、上部電極膜ｅ１１３が容量膜ｅ１１２に接するように形成されている。図１２９では、明瞭化のために、上部電極膜ｅ１１３を着色して示してある。上部電極膜ｅ１１３は、キャパシタ配置領域ｅ１０５に位置するキャパシタ電極領域ｅ１１３Ａと、第２接続電極ｅ４の直下に位置して第２接続電極ｅ４に接触するパッド領域ｅ１１３Ｂ（パッド）と、キャパシタ電極領域ｅ１１３Ａとパッド領域ｅ１１３Ｂとの間に配置されたヒューズ領域ｅ１１３Ｃとを有している。　
キャパシタ電極領域ｅ１１３Ａにおいて、上部電極膜ｅ１１３は、複数の電極膜部分（上部電極膜部分）ｅ１３１～ｅ１３９に分割（分離）されている。この実施形態では、各電極膜部分ｅ１３１～ｅ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域ｅ１１３Ｃから第１接続電極ｅ３に向かって帯状に延びている。複数の電極膜部分ｅ１３１～ｅ１３９は、複数種類の対向面積で、容量膜ｅ１１２を挟んで（容量膜ｅ１１２に接しつつ）下部電極膜ｅ１１１に対向している。より具体的には、電極膜部分ｅ１３１～ｅ１３９の下部電極膜ｅ１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分ｅ１３１～ｅ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分ｅ１３１～１３８（またはｅ１３１～ｅ１３７，ｅ１３９）を含む。これによって、各電極膜部分ｅ１３１～ｅ１３９と容量膜ｅ１１２を挟んで対向する下部電極膜ｅ１１１と容量膜ｅ１１２とによってそれぞれ構成される複数のキャパシタ要素Ｃ１～Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分ｅ１３１～ｅ１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１～Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１～Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１～Ｃ８（またはＣ１～Ｃ７，Ｃ９）を含むことになる。　
この実施形態では、電極膜部分ｅ１３１～ｅ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分ｅ１３５，ｅ１３６，ｅ１３７，ｅ１３８，ｅ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分ｅ１３５～ｅ１３９は、キャパシタ配置領域ｅ１０５の第２接続電極ｅ４側の端縁から第１接続電極ｅ３側の端縁までの範囲に渡って延びて形成されており、電極膜部分ｅ１３１～ｅ１３４は、それよりも短く形成されている。　
パッド領域ｅ１１３Ｂは、第２接続電極ｅ４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図１３０に示すように、パッド領域ｅ１１３Ｂにおける上部電極膜ｅ１１３は、第２接続電極ｅ４に接している。　ヒューズ領域ｅ１１３Ｃは、パッド領域ｅ１１３Ｂの一つの長辺（基板ｅ２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域ｅ１１３Ｃは、パッド領域ｅ１１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットｅ１０７を含む。　
ヒューズユニットｅ１０７は、上部電極膜ｅ１１３のパッド領域ｅ１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分ｅ１３１～ｅ１３９は、１つまたは複数個のヒューズユニットｅ１０７と一体的に形成されていて、それらのヒューズユニットｅ１０７を介してパッド領域ｅ１１３Ｂに接続され、このパッド領域ｅ１１３Ｂを介して第２接続電極ｅ４に電気的に接続されている。図１２９に示すように、面積の比較的小さな電極膜部分ｅ１３１～ｅ１３６は、一つのヒューズユニットｅ１０７によってパッド領域ｅ１１３Ｂに接続されており、面積の比較的大きな電極膜部分ｅ１３７～ｅ１３９は複数個のヒューズユニットｅ１０７を介してパッド領域ｅ１１３Ｂに接続されている。全てのヒューズユニットｅ１０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットｅ１０７は未使用である。　
ヒューズユニットｅ１０７は、パッド領域ｅ１１３Ｂとの接続のための第１幅広部ｅ１０７Ａと、電極膜部分ｅ１３１～ｅ１３９との接続のための第２幅広部ｅ１０７Ｂと、第１および第２幅広部ｅ１０７Ａ，７Ｂの間を接続する幅狭部ｅ１０７Ｃとを含む。幅狭部ｅ１０７Ｃは、レーザ光によ
って切断（溶断）することができるように構成されている。それによって、電極膜部分ｅ１３１～ｅ１３９のうち不要な電極膜部分を、ヒューズユニットｅ１０７の切断によって第１および第２接続電極ｅ３，ｅ４から電気的に切り離すことができる。　
図１２９および図１３１では図示を省略したが、図１３０に表れている通り、上部電極膜ｅ１１３の表面を含むチップコンデンサｅ１０１の表面は、前述したパッシベーション膜ｅ２３によって覆われている。パッシベーション膜ｅ２３は、たとえば窒化膜からなっていて、チップコンデンサｅ１０１の上面のみならず、基板ｅ２の側面ｅ２Ｃ～ｅ２Ｆまで延びて、側面ｅ２Ｃ～ｅ２Ｆの全域をも覆うように形成されている。さらに、パッシベーション膜ｅ２３の上には、前述した樹脂膜ｅ２４が形成されている。　
パッシベーション膜ｅ２３および樹脂膜ｅ２４は、チップコンデンサｅ１０１の表面を保護する保護膜である。これらには、第１接続電極ｅ３および第２接続電極ｅ４に対応する領域に、前述した開口ｅ２５がそれぞれ形成されている。開口ｅ２５はそれぞれ下部電極膜ｅ１１１のパッド領域ｅ１１１Ｂの一部の領域、上部電極膜ｅ１１３のパッド領域ｅ１１３Ｂの一部の領域を露出させるようにパッシベーション膜ｅ２３および樹脂膜ｅ２４を貫通している。さらに、この実施形態では、第１接続電極ｅ３に対応した開口ｅ２５は、容量膜ｅ１１２をも貫通している。　
開口ｅ２５には、第１接続電極ｅ３および第２接続電極ｅ４がそれぞれ埋め込まれている。これにより、第１接続電極ｅ３は下部電極膜ｅ１１１のパッド領域ｅ１１１Ｂに接合しており、第２接続電極ｅ４は上部電極膜ｅ１１３のパッド領域ｅ１１３Ｂに接合している。この実施形態では、第１および第２外部電極ｅ３，ｅ４は、それぞれの表面ｅ３Ａ，ｅ４Ａが樹脂膜ｅ２４の表面ｅ２４Ａと略面一になるように形成されている。チップ抵抗器ｅ１と同様に、実装基板ｅ９に対してチップコンデンサｅ１０１をフリップチップ接合することができる。　
図１３２は、前記チップコンデンサの内部の電気的構成を示す回路図である。第１接続電極ｅ３と第２接続電極ｅ４との間に複数のキャパシタ要素Ｃ１～Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１～Ｃ９と第２接続電極ｅ４との間には、一つまたは複数のヒューズユニットｅ１０７でそれぞれ構成されたヒューズＦ１～Ｆ９が直列に介装されている。　
ヒューズＦ１～Ｆ９が全て接続されているときは、チップコンデンサｅ１０１の容量値は、キャパシタ要素Ｃ１～Ｃ９の容量値の総和に等しい。複数のヒューズＦ１～Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサｅ１０１の容量値が減少する。　
そこで、パッド領域ｅ１１１Ｂ，ｅ１１３Ｂの間の容量値（キャパシタ要素Ｃ１～Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１～Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１～Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。　
たとえば、キャパシタ要素Ｃ１～Ｃ９の容量値は次のように定められていてもよい。　　　　　　　Ｃ１＝０．０３１２５ｐＦ　　　　　　　Ｃ２＝０．０６２５ｐＦ　　　　　　　Ｃ３＝０．１２５ｐＦ　　　　　　　Ｃ４＝０．２５ｐＦ　　　　　　　Ｃ５＝０．５ｐＦ　　　　　　　Ｃ６＝１ｐＦ　　　　　　　Ｃ７＝２ｐＦ　　　　　　　Ｃ８＝４ｐＦ　　　　　　　Ｃ９＝４ｐＦ　この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサｅ１０１の容量を微調整できる。また、ヒューズＦ１～Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ～１８ｐＦの間の任意の容量値のチップコンデンサｅ１０１を提供することができる。　
以上のように、この実施形態によれば、第１接続電極ｅ３および第２接続電極ｅ４の間に、ヒューズＦ１～Ｆ９によって切り離し可能な複数のキャパシタ要素Ｃ１～Ｃ９が設けられている。キャパシタ要素Ｃ１～Ｃ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦ１～Ｆ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサｅ１０１を共通の設計で実現することができる。　
チップコンデンサｅ１０１の各部の詳細について以下に説明を加える。　図１２９を参照して、基板ｅ２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。キャパシタ配置領域ｅ１０５は、概ね、基板ｅ２の短辺の長さに相当する一辺を有する正方形領域となる。基板ｅ２の厚さは、１５０μｍ程度であってもよい。図１３０を参照して、基板ｅ２は、たとえば、裏面側（キャパシタ要素Ｃ１～Ｃ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。基板ｅ２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。　
絶縁層ｅ２０は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å～２０００Å程度であってもよい。　下部電極膜ｅ１１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜ｅ１１１は、スパッタ法によって形成することができる。上部電極膜ｅ１１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜ｅ１１３は、スパッタ法によって形成することができる。上部電極膜ｅ１１３のキャパシタ電極領域ｅ１１３Ａを電極膜部分ｅ１３１～ｅ１３９に分割し、さらに、ヒューズ領域ｅ１１３Ｃを複数のヒューズユニットｅ１０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。　
容量膜ｅ１１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å～２０００Å（たとえば１０００Å）とすることができる。容量膜ｅ１１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。　パッシベーション膜ｅ２３は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜ｅ２４は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。　
第１および第２接続電極ｅ３，ｅ４は、たとえば、下部電極膜ｅ１１１または上部電極膜ｅ１１３に接するＮｉ層ｅ３３と、このＮｉ層ｅ３３上に積層したＰｄ層ｅ３４と、そのＰｄ層ｅ３４上に積層したＡｕ層ｅ３５とを積層した積層構造膜からなっていてもよく、たとえば、無電解めっき法で形成することができる。Ｎｉ層ｅ３３は下部電極膜ｅ１１１または上部電極膜ｅ１１３に対する密着性の向上に寄与し、Ｐｄ層ｅ３４は上部電極膜または下部電極膜の材料と第１および第２接続電極ｅ３，ｅ４の最上層の金との相互拡散を抑制する拡散防止層として機能する。　
このようなチップコンデンサｅ１０１の製造工程は、素子ｅ５を形成した後のチップ抵抗器ｅ１の製造工程と同じである。　チップコンデンサｅ１０１において素子ｅ５（キャパシタ素子）を形成する場合には、まず、前述した基板ｅ３０（基板ｅ２）の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁層ｅ２０が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜ｅ１１１が絶縁層ｅ２０の表面全域に形成される。下部電極膜ｅ１１１の膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜ｅ１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図１２９等に示したパターンの下部電極膜ｅ１１１が得られる。下部電極膜ｅ１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。　
次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜ｅ１１２が、下部電極膜ｅ１１１上に形成される。下部電極膜ｅ１１１が形成されていない領域では、絶縁層ｅ２０の表面に容量膜ｅ１１２が形成されることになる。次いで、その容量膜ｅ１１２の上に、上部電極膜ｅ１１３が形成される。上部電極膜ｅ１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、８０００Å程度とされてもよい。次いで、上部電極膜ｅ１１３の表面に上部電極膜ｅ１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜ｅ１１３が、最終形状（図１２９等参照）にパターニングされる。それによって、上部電極膜ｅ１１３は、キャパシタ電極領域ｅ１１３Ａに複数の電極膜部分ｅ１３１～ｅ１３９に分割された部分を有し、ヒューズ領域ｅ１１３Ｃに複数のヒューズユニットｅ１０７を有し、それらのヒューズユニットｅ１０７に接続されたパッド領域ｅ１１３Ｂを有するパターンに整形される。上部電極膜ｅ１１３が分割されることによって、電極膜部分ｅ１３１～ｅ１３９の数に応じた複数のキャパシタ要素Ｃ１～Ｃ９を形成することができる。上部電極膜ｅ１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。　
以上によって、チップコンデンサｅ１０１における素子ｅ５（キャパシタ要素Ｃ１～Ｃ９やヒューズユニットｅ１０７）が形成される。素子ｅ５が形成された後に、プラズマＣＶＤ法によって絶縁膜ｅ４５が、素子ｅ５（上部電極膜ｅ１１３、上部電極膜ｅ１１３が形成されていない領域における容量膜ｅ１１２）を全て覆うように形成される（図１２０Ａ参照）。その後は、第１溝ｅ４４および第２溝ｅ４８が形成されてから（図１２０Ｂおよび図１２０Ｃ参照）、開口ｅ２５が形成される（図１２０Ｄ参照）。そして、開口ｅ２５から露出された上部電極膜ｅ１１３のパッド領域ｅ１１３Ｂと下部電極膜ｅ１１１のパッド領域ｅ１１１Ｂとにプローブｅ７０を押し当てて、複数のキャパシタ要素Ｃ０～Ｃ９の総容量値が測定される（図１２０Ｄ参照）。この測定された総容量値に基づき、目的とするチップコンデンサｅ１０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される。　
この状態から、ヒューズユニットｅ１０７を溶断するためのレーザトリミングが行われる。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットｅ１０７にレーザ光を当てて、そのヒューズユニットｅ１０７の幅狭部ｅ１０７Ｃ（図１２９参照）が溶断される。これにより、対応するキャパシタ要素がパッド領域ｅ１１３Ｂから切り離される。ヒューズユニットｅ１０７にレーザ光を当てるとき、カバー膜である絶縁膜ｅ４５の働きによって、ヒューズユニットｅ１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニットｅ１０７が溶断する。これにより、チップコンデ
ンサｅ１０１の容量値を確実に目的の容量値とすることができる。　
次に、たとえばプラズマＣＶＤ法によって、カバー膜（絶縁膜ｅ４５）上に窒化シリコン膜が堆積させられ、パッシベーション膜ｅ２３が形成される。前述のカバー膜は最終形態において、パッシベーション膜ｅ２３と一体化し、このパッシベーション膜ｅ２３の一部を構成する。ヒューズの切断後に形成されたパッシベーション膜ｅ２３は、ヒューズ溶断の際に同時に破壊されたカバー膜の開口内に入り込み、ヒューズユニットｅ１０７の切断面を覆って保護する。したがって、パッシベーション膜ｅ２３は、ヒューズユニットｅ１０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。これにより、信頼性の高いチップコンデンサｅ１０１を製造することができる。パッシベーション膜ｅ２３は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。　
次に、前述した樹脂膜ｅ４６が形成される（図１２０Ｅ参照）。その後、樹脂膜ｅ４６やパッシベーション膜ｅ２３によって塞がれていた開口ｅ２５が開放され（図１２０Ｆ参照）、パッド領域ｅ１１１Ｂおよびパッド領域ｅ１１３Ｂが、開口ｅ２５を介して樹脂膜ｅ４６（樹脂膜ｅ２４）から露出される。その後、開口ｅ２５において樹脂膜ｅ４６から露出されたパッド領域ｅ１１１Ｂ上およびパッド領域ｅ１１３Ｂ上に、たとえば無電解めっき法によって、第１接続電極ｅ３および第２接続電極ｅ４が形成される（図１２０Ｇ参照）。　
その後、チップ抵抗器ｅ１の場合と同じように、基板ｅ３０を裏面ｅ３０Ｂから研削すると（図１２０Ｈ参照）、チップコンデンサｅ１０１の個片を切り出すことができる。　フォトリソグラフィ工程を利用した上部電極膜ｅ１１３のパターニングでは、微小面積の電極膜部分ｅ１３１～ｅ１３９を精度良く形成することができ、さらに微細なパターンのヒューズユニットｅ１０７を形成することができる。そして、上部電極膜ｅ１１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサｅ１０１を得ることができる。つまり、このチップコンデンサｅ１０１では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素Ｃ１～Ｃ９を組み合わせることによって、様々な容量値のチップコンデンサｅ１０１を共通の設計で実現することができる。　
以上、第５参考例のチップ部品（チップ抵抗器ｅ１やチップコンデンサｅ１０１）について説明してきたが、第５参考例はさらに他の形態で実施することもできる。　たとえば、前述の実施形態では、チップ抵抗器ｅ１の場合、複数の抵抗回路が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。また、チップコンデンサｅ１０１の場合にも、キャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。　
また、チップ抵抗器ｅ１やチップコンデンサｅ１０１では、基板ｅ２の表面に絶縁層ｅ２０が形成されているが、基板ｅ２が絶縁性の基板であれば、絶縁層ｅ２０を省くこともできる。　また、チップコンデンサｅ１０１では、上部電極膜ｅ１１３だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜ｅ１１１だけが複数の電極膜部分に分割されていたり、上部電極膜ｅ１１３および下部電極膜ｅ１１１が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサｅ１０１では、上部電極膜ｅ１１３および下部電極膜ｅ１１１を有する１層のキャパシタ構造が形成されているが、上部電極膜ｅ１１３上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。　
チップコンデンサｅ１０１では、また、基板ｅ２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜ｅ１１２を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。　また、第５参考例を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板ｅ２上に形成された素子ｅ５は、複数のインダクタ要素（素子要素）を含んだインダクタ回路網（インダクタ素子）を含む。この場合、素子ｅ５は、基板ｅ２の表面ｅ２Ａ上に形成された多層配線中に設けられていて、配線膜ｅ２２によって形成されている。このチップインダクタでは、一つまたは複数のヒューズＦを選択して切断することにより、インダクタ回路網における複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、インダクタ回路網の電気的特性が様々なチップインダクタを共通の設計で実現することができる。　
そして、第５参考例を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板ｅ２上に形成された素子ｅ５は、複数のダイオード要素（素子要素）を含んだダイオード回路網（ダイオード素子）を含む。ダイオード素子は基板ｅ２に形成されている。このチップダイオードでは、一つまたは複数のヒューズＦを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。　
チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器ｅ１やチップコンデンサｅ１０１の場合と同じ作用効果を奏することができる。　また、前述した第１接続電極ｅ３および第２接続電極ｅ４において、Ｎｉ層ｅ３３とＡｕ層ｅ３５との間に介装されていたＰｄ層ｅ３４を省略することもできる。Ｎｉ層ｅ３３とＡｕ層ｅ３５との接着性が良好なので、Ａｕ層ｅ３５に前述したピンホールができないのであれば、Ｐｄ層ｅ３４を省略しても構わない。　
また、前述したようにエッチングによって第１溝ｅ４４を形成する際に用いるレジストパターンｅ４１の開口ｅ４２の交差部分ｅ４３（図１２１参照）をラウンド形状にしておけば、完成したチップ部品では、基板ｅ２の表面ｅ２Ａ側のコーナー部（粗面領域Ｓにおけるコーナー部）ｅ１１をラウンド状に成形することができる。　また、チップ抵抗器ｅ１において説明した変形例１～５（図１２４～図１２８）の構成は、チップコンデンサｅ１０１、チップインダクタおよびチップダイオードのいずれにおいても適用可能である。　
図１３３は、第５参考例のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンｅ２０１は、扁平な直方体形状の筐体ｅ２０２の内部に電子部品を収納して構成されている。筐体ｅ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体ｅ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルｅ２０３の表示面が露出している。表示パネルｅ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。　
表示パネルｅ２０３は、筐体ｅ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルｅ２０３の一つの短辺に沿うように、操作ボタンｅ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンｅ２０４が表示パネルｅ２０３の短辺に沿って配列されている。使用者は、操作ボタンｅ２０４およびタッチパネルを操作することによって、スマートフォンｅ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。　
表示パネルｅ２０３の別の一つの短辺の近傍には、スピーカｅ２０５が配置されている。スピーカｅ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンｅ２０４の近くには、筐体ｅ２０２の一つの側面にマイクロフォンｅ２０６が配置されている。マイクロフォンｅ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。　
図１３４は、筐体ｅ２０２の内部に収容された電子回路アセンブリｅ２１０の構成を示す図解的な平面図である。電子回路アセンブリｅ２１０は、配線基板ｅ２１１と、配線基板ｅ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）ｅ２１２－ｅ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣｅ２１２、ワンセグＴＶ受信ＩＣｅ２１３、ＧＰＳ受信ＩＣｅ２１４、ＦＭチューナＩＣｅ２１５、電源ＩＣｅ２１６、フラッシュメモリｅ２１７、マイクロコンピュータｅ２１８、電源ＩＣｅ２１９およびベースバンドＩＣｅ２２０を含む。複数のチップ部品（第５参考例のチップ部品に相当する）は、チップインダクタｅ２２１，ｅ２２５，ｅ２３５、チップ抵抗器ｅ２２２，ｅ２２４，ｅ２３３、チップキャパシタｅ２２７，ｅ２３０，ｅ２３４、およびチップダイオードｅ２２８，ｅ２３１を含む。　
伝送処理ＩＣｅ２１２は、表示パネルｅ２０３に対する表示制御信号を生成し、かつ表示パネルｅ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルｅ２０３との接続のために、伝送処理ＩＣｅ２１２には、フレキシブル配線２０９が接続されている。　ワンセグＴＶ受信ＩＣｅ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣｅ２１３の近傍には、複数のチップインダクタｅ２２１と、複数のチップ抵抗器ｅ２２２とが配置されている。ワンセグＴＶ受信ＩＣｅ２１３、チップインダクタｅ２２１およびチップ抵抗器ｅ２２２は、ワンセグ放送受信回路ｅ２２３を構成している。チップインダクタｅ２２１およびチップ抵抗器ｅ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路ｅ２２３に高精度な回路定数を与える。　
ＧＰＳ受信ＩＣｅ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンｅ２０１の位置情報を出力する電子回路を内蔵している。　ＦＭチューナＩＣｅ２１５は、その近傍において配線基板ｅ２１１に実装された複数のチップ抵抗器ｅ２２４および複数のチップインダクタｅ２２５とともに、ＦＭ放送受信回路ｅ２２６を構成している。チップ抵抗器ｅ２２４およびチップインダクタｅ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路ｅ２２６に高精度な回路定数を与える。　
電源ＩＣｅ２１６の近傍には、複数のチップキャパシタｅ２２７および複数のチップダイオードｅ２２８が配線基板ｅ２１１の実装面に実装されている。電源ＩＣｅ２１６は、チップキャパシタｅ２２７およびチップダイオードｅ２２８とともに、電源回路ｅ２２９を構成している。　フラッシュメモリｅ２１７は、オペレーティングシステムプログラム、スマートフォンｅ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。　
マイクロコンピュータｅ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンｅ２０１の複数の機能を実現する演算処理回路である。より具体
的には、マイクロコンピュータｅ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。　電源ＩＣｅ２１９の近くには、複数のチップキャパシタｅ２３０および複数のチップダイオードｅ２３１が配線基板ｅ２１１の実装面に実装されている。電源ＩＣｅ２１９は、チップキャパシタｅ２３０およびチップダイオードｅ２３１とともに、電源回路ｅ２３２を構成している。　
ベースバンドＩＣｅ２２０の近くには、複数のチップ抵抗器ｅ２３３、複数のチップキャパシタｅ２３４、および複数のチップインダクタｅ２３５が、配線基板ｅ２１１の実装面に実装されている。ベースバンドＩＣｅ２２０は、チップ抵抗器ｅ２３３、チップキャパシタｅ２３４およびチップインダクタｅ２３５とともに、ベースバンド通信回路ｅ２３６を構成している。ベースバンド通信回路ｅ２３６は、電話通信およびデータ通信のための通信機能を提供する。　
このような構成によって、電源回路ｅ２２９，ｅ２３２によって適切に調整された電力が、伝送処理ＩＣｅ２１２、ＧＰＳ受信ＩＣｅ２１４、ワンセグ放送受信回路ｅ２２３、ＦＭ放送受信回路ｅ２２６、ベースバンド通信回路ｅ２３６、フラッシュメモリｅ２１７およびマイクロコンピュータｅ２１８に供給される。マイクロコンピュータｅ２１８は、伝送処理ＩＣｅ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣｅ２１２から表示パネルｅ２０３に表示制御信号を出力して表示パネルｅ２０３に各種の表示を行わせる。　
タッチパネルまたは操作ボタンｅ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路ｅ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルｅ２０３に出力し、受信された音声をスピーカｅ２０５から音響化させるための演算処理が、マイクロコンピュータｅ２１８によって実行される。　また、スマートフォンｅ２０１の位置情報が必要とされるときには、マイクロコンピュータｅ２１８は、ＧＰＳ受信ＩＣｅ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。　
さらに、タッチパネルまたは操作ボタンｅ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータｅ２１８は、ＦＭ放送受信回路ｅ２２６を起動し、受信された音声をスピーカｅ２０５から出力させるための演算処理を実行する。　フラッシュメモリｅ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータｅ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータｅ２１８は、必要に応じて、フラッシュメモリｅ２１７に対してデータを書き込み、またフラッシュメモリｅ２１７からデータを読み出す。　
電話通信またはデータ通信の機能は、ベースバンド通信回路ｅ２３６によって実現される。マイクロコンピュータｅ２１８は、ベースバンド通信回路ｅ２３６を制御して、音声またはデータを送受信するための処理を行う。
１　　　チップ抵抗器　２　　　基板　２Ａ　　素子形成面　２Ｂ　　裏面　２Ｃ　　側面　２Ｄ　　側面　２Ｅ　　側面　２Ｆ　　側面　３　　　第１接続電極　４　　　第２接続電極　１１　　交差部　２０　　絶縁層　２２　　配線膜　２３　　絶縁膜　２４　　樹脂膜　２７　　交差部　３０　　基板　３０Ｂ　裏面　４４　　溝　５６　　抵抗　７１　　支持基材　Ｒ　　　抵抗体　Ｘ　　　トリミング対象領域　Ｙ　　　チップ抵抗器領域　Ｚ　　　境界領域

Claims (20)

  1. 素子形成面と、前記素子形成面とは反対側の裏面と、前記素子形成面および前記裏面の間を繋ぐ側面とを有する基板と、　前記素子形成面に形成された抵抗と、　前記抵抗に電気的に接続され、前記素子形成面に配置された外部接続電極と、　前記外部接続電極を露出させた状態で前記素子形成面を覆う樹脂膜とを含み、　前記基板の前記裏面および側面が交差する交差部がラウンド形状になっている、チップ抵抗器。
  2. 前記基板は、互いに交差する複数の前記側面を有し、前記複数の側面が交差する交差部がラウンド形状になっている、請求項１に記載のチップ抵抗器。
  3. 前記ラウンド形状の曲率半径が２０μｍ以下である、請求項２に記載のチップ抵抗器。
  4. 前記基板と前記抵抗との間に絶縁層を有する、請求項１～３のいずれか一項に記載のチップ抵抗器。
  5. 前記抵抗が、前記素子形成面に形成された薄膜抵抗体を含み、　さらに、前記薄膜抵抗体に接続され、前記素子形成面に形成された配線膜を含み、　前記樹脂膜が前記薄膜抵抗体および前記配線膜を覆っている、請求項１～４のいずれか一項に記載のチップ抵抗器。
  6. 前記抵抗が、同じ抵抗値を有する複数の薄膜抵抗体から形成され、　所定のトリミング対象領域において、前記複数の薄膜抵抗体の接続状態が変更可能である、請求項５に記載のチップ抵抗器。
  7. 前記薄膜抵抗体および配線膜を覆うように前記素子形成面に形成された保護膜をさらに含み、　前記樹脂膜が前記保護膜の表面を覆うように形成されている、請求項５または６に記載のチップ抵抗器。
  8. 前記基板の前記素子形成面および側面が交差する交差部は、前記ラウンド形状とは異なる形状である、請求項１～７のいずれか一項に記載のチップ抵抗器。
  9. 前記樹脂膜は、前記基板の前記素子形成面および側面が交差する交差部を覆っている、請求項８に記載のチップ抵抗器。
  10. 前記樹脂膜は、前記基板の前記素子形成面および側面が交差する交差部において前記基板の外方へ膨出している、請求項９に記載のチップ抵抗器。
  11. 前記樹脂膜は、前記基板の側面において前記裏面から前記素子形成面側へ離れた領域に設けられている、請求項１～１０のいずれか一項に記載のチップ抵抗器。
  12. 前記樹脂膜は、ポリイミドを含む、請求項１～１１のいずれか一項に記載のチップ抵抗器。
  13. 基板の素子形成面に、抵抗をそれぞれ有する複数のチップ抵抗器領域を形成する工程と、　隣り合う前記チップ抵抗器領域の間の境界領域において前記基板の材料を除去して、前記素子形成面に直交する側面を形成する工程と、　前記境界領域において前記基板を分断することにより、チップ抵抗器を切り出す工程と、　分断された前記チップ抵抗器において、前記素子形成面とは反対側の裏面側から行うエッチングによって、前記裏面および側面が交差する交差部をラウンド形状に整形する工程とを含む、チップ抵抗器の製造方法。
  14. 前記側面を形成する工程において、互いに交差する複数の前記側面が形成され、　前記エッチングは、等方エッチングであり、前記複数の側面が交差する交差部がラウンド形状に整形される、請求項１３に記載のチップ抵抗器の製造方法。
  15. 前記エッチングが、前記チップ抵抗器の裏面側に向けてエッチング液を霧状に吐出する工程を含む、請求項１３または１４に記載のチップ抵抗器の製造方法。
  16. 前記素子形成面を覆う樹脂膜を形成する工程をさらに含む、請求項１３～１５のいずれか一項に記載のチップ抵抗器の製造方法。
  17. 前記樹脂膜を形成する工程は、前記基板の前記素子形成面および側面が交差する交差部を前記樹脂膜で覆う工程を含む、請求項１６に記載のチップ抵抗器の製造方法。
  18. 前記側面を形成する工程が、隣り合う前記チップ抵抗器領域の間の境界領域において前記基板に溝を形成する工程を含み、　前記チップ抵抗器を切り出す工程が、前記基板を裏面側から前記溝に達するまで薄型化する工程を含む、請求項１３～１７のいずれか一項に記載のチップ抵抗器の製造方法。
  19. 前記溝を形成した後に、前記素子形成面に支持基材を貼着する工程を含み、　前記薄型化する工程が、前記支持基材によって支持された前記基板の裏面側から行われ、　前記エッチングが、前記支持基材によって支持された複数の前記チップ抵抗器に対して実行される、請求項１８に記載のチップ抵抗器の製造方法。
  20. 前記エッチングが、前記支持基材を前記裏面に沿う平面内で回転させた状態で実行される、請求項１９に記載のチップ抵抗器の製造方法。
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