WO2013057903A1 - 半導体装置、固体撮像装置、およびカメラシステム - Google Patents

半導体装置、固体撮像装置、およびカメラシステム Download PDF

Info

Publication number
WO2013057903A1
WO2013057903A1 PCT/JP2012/006497 JP2012006497W WO2013057903A1 WO 2013057903 A1 WO2013057903 A1 WO 2013057903A1 JP 2012006497 W JP2012006497 W JP 2012006497W WO 2013057903 A1 WO2013057903 A1 WO 2013057903A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
signal
comparator
pixel
vias
Prior art date
Application number
PCT/JP2012/006497
Other languages
English (en)
French (fr)
Inventor
利明 長井
賢 小関
洋介 植野
敦史 鈴木
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020177009908A priority Critical patent/KR101925229B1/ko
Priority to KR1020177009905A priority patent/KR101925228B1/ko
Priority to CN201280050495.8A priority patent/CN104054328B/zh
Priority to KR1020147009617A priority patent/KR101750606B1/ko
Priority to KR1020187027813A priority patent/KR102013092B1/ko
Priority to EP12840933.1A priority patent/EP2750375A4/en
Priority to KR1020197023492A priority patent/KR20190096452A/ko
Priority to EP17196131.1A priority patent/EP3328072A3/en
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to KR1020207015940A priority patent/KR20200067928A/ko
Priority to US14/348,722 priority patent/US9350929B2/en
Publication of WO2013057903A1 publication Critical patent/WO2013057903A1/ja
Priority to US15/078,984 priority patent/US9509933B2/en
Priority to US15/264,272 priority patent/US9654708B2/en
Priority to US15/414,028 priority patent/US9736409B2/en
Priority to US15/414,019 priority patent/US10027912B2/en
Priority to US15/630,608 priority patent/US9838626B2/en
Priority to US15/800,744 priority patent/US10554912B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/54—Mounting of pick-up tubes, electronic image sensors, deviation or focusing coils
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/621—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters

Definitions

  • the present technology relates to a semiconductor device, a solid-state imaging device, and a camera system having a structure in which a plurality of sensors are arranged in an array.
  • Patent Document 1 proposes a technique of integrating a larger signal processing circuit with a chip size equivalent to that of the past by making the chip into a laminated structure.
  • Such a semiconductor device has a stacked structure of a chip (hereinafter referred to as an analog chip) on which a sensor array for generating an analog signal is mounted and a chip (hereinafter referred to as a digital chip) mounted with a logic circuit for signal processing.
  • the semiconductor device has a structure connected by TC (S) V (Through Contact (Silicon) VIA) formed on an analog chip, and the chips are stacked to be downsized.
  • the number of wiring lines for taking out signals from the sensor array is in the same order as the number of pixels in the vertical or horizontal direction. For this reason, when inserting TCV into these paths, it is inevitably necessary to arrange TCV in a dense manner. Therefore, when a signal of a TCV adjacent to a certain TCV makes a transition with a large amplitude, the signal of the TCV of interest receives interference and an error occurs. Conventionally, countermeasures have been taken against this interference by limiting the signal transmitted via the TCV to a signal quantized in the voltage direction (using one or more binary signal lines). Details of these measures are described below.
  • a countermeasure for converting a transmission signal passing through the TCV into a time-discrete and quantized signal, that is, a digital signal will be described, and secondly, a transmission signal passing through the TCV is a time-continuous but quantized signal. Describe the case.
  • FIG. 1 is a diagram illustrating a first configuration example in which a transmission signal passing through a TCV is a time-discrete and quantized signal in a semiconductor device using a stacked chip.
  • the semiconductor device 1 has a stacked structure of an analog chip 2 and a digital chip 3.
  • the semiconductor device 1 includes a plurality of sensors 4 ( ⁇ 0, ⁇ 1,%) Arranged in an array on an analog chip 2 manufactured by using an analog process among chips having a stacked structure.
  • a sampling switch 6 ( ⁇ 0, ⁇ 1,...) For time-discretizing the signal is connected to the output of each sensor 4 via an amplifier 5 ( ⁇ 0, ⁇ 1,).
  • the output of the sensor may be directly connected to the sampling switch without passing through the amplifier.
  • the signal time-discretized by the sampling switch 6 is quantized in the voltage direction by using a quantizer 7 ( ⁇ 0, ⁇ 1,).
  • the quantizer 7 includes a plurality of comparators, and each comparator quantizes the signal by comparing a certain signal level with the level of the input signal.
  • the quantizer 7 may be a circuit constituted by a plurality of stages, instead of completing the quantization at a time.
  • the signal digitized by such a process is transmitted to the digital chip 3 via the TCV 8 ( ⁇ 0, ⁇ 1,...) And processed by the digital signal processing circuit 9.
  • the signal passing through the TCV 8 is binarized to a power supply level or a ground (GND) level, and no error occurs unless the signal changes to about half the power supply voltage.
  • GND ground
  • FIG. 2 is a diagram illustrating a second configuration example in which a transmission signal passing through the TCV is a time-discrete and quantized signal in a semiconductor device using a stacked chip.
  • the output signal of the sensor 4 is not time-discretized directly by the sampling switch 6, but the SH (sample hold) circuit 10 ( ⁇ 0, ⁇ 1,. ⁇ ⁇ ) Is time-discretized.
  • the sample and hold circuit 10 is most simply realized by a switch and a capacitor.
  • FIG. 3 is a diagram showing a third configuration example in which a transmission signal passing through the TCV is a time-discrete and quantized signal in a semiconductor device using a multilayer chip, and the configuration example of FIG. 2 is a CMOS image sensor. It is a figure which shows an example applied to.
  • the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals.
  • the CMOS image sensor has an FD amplifier for each pixel, and its output is mainly a column parallel output type in which a certain row in the pixel array is selected and read in the column direction at the same time. This is because it is difficult to obtain a sufficient driving capability with an FD amplifier arranged in a pixel, and therefore it is necessary to lower the data rate, and parallel processing is advantageous.
  • Such a CMOS image sensor 20 includes a pixel array unit 21 as a sensor array and a row selection circuit (V scanner) 22 for driving the pixels.
  • V scanner row selection circuit
  • pixel circuits 30 are arranged in a matrix of M rows ⁇ N columns.
  • the row selection circuit 22 controls the operation of the pixels arranged in an arbitrary row in the pixel array unit 21.
  • the row selection circuit 22 controls pixels through the control lines LSEL, LRST, and LTRG.
  • FIG. 3 shows a case where the pixel circuit 30 is composed of four transistors as an example.
  • the pixel circuit 30 includes a photoelectric conversion element (hereinafter sometimes simply referred to as PD) 31 made of, for example, a photodiode (PD).
  • the pixel circuit 30 has four transistors, that is, a transfer transistor 32, a reset transistor 33, an amplification transistor 34, and a selection transistor 35 as active elements for the one photoelectric conversion element 31.
  • the function of the sample hold circuit in the block diagram of FIG. 2 is realized by a floating diffusion (capacitance) FD and a transfer transistor (transfer switch) 32 with respect to a photoelectric conversion element (photodiode) 31 as a sensor. Yes.
  • FIG. 4 is a diagram illustrating a first configuration example in which a transmission signal passing through the TCV is a time-continuous but quantized signal in a semiconductor device using a stacked chip.
  • the semiconductor device 1C of FIG. 4 uses a comparator 23 ( ⁇ 0, ⁇ 1) for the signal discretized by the SH circuit 10 and the ramp wave generated by a ramp signal generator (not shown). ,...),
  • the analog signal output from the sensor 4 is converted into a time-axis signal.
  • the quantized sensor signal converted in this way via the TCV 8 is transmitted to the digital chip 2C, and the counter (TDC) 24 quantizes the time axis information to obtain a digital signal.
  • the above operation is shown as a time axis waveform as shown in FIG.
  • the comparison result between the analog signal and the ramp wave RAMP is output as the signal S23 from the comparator 23, whereby the counting operation of the counter 24 is stopped and the signal is determined.
  • the voltage information is converted into time information by this operation.
  • the signal transmitted through the TCV is quantized to the power supply level / GND level as in the case of transmitting a digital signal.
  • FIG. 6 is a diagram showing an example in which the configuration of FIG. 4 is applied to a CMOS image sensor in a semiconductor device using a laminated chip.
  • the same components as those in FIGS. 3 and 4 are denoted by the same reference numerals for easy understanding.
  • the ramp wave generated by the ramp signal generator 25 is compared by the comparator 23 ( ⁇ 0, ⁇ 1,...), So that the analog signal output from the pixel 30 is converted to the time axis. Convert to a signal.
  • the quantized sensor signal thus converted through the TCV 8 is transmitted to the digital chip 3D, and the counter (TDC) 24 quantizes the time axis information, and latches the digital signal obtained thereby (memory). 26.
  • the digital signal held in the latch 26 is horizontally transferred through the transfer line by the signal processing circuit 9.
  • ADC single slope AD converter
  • FIG. 7 is a diagram illustrating a configuration of a general single slope AD converter.
  • the single slope AD converter 40 in FIG. 7 includes a comparator 41, a counter 42, and a ramp signal generator 43.
  • the comparator 41 compares the ramp wave (slope signal) from the ramp signal generator 43 such as a DAC with the AD converter input signal IN, and the subsequent stage. AD conversion is performed by controlling the counter 42.
  • An important performance index of the AD converter 40 is a noise characteristic, and the noise characteristic of the comparator 41 often dominates the noise characteristic of the AD converter 40.
  • the noise includes thermal noise that is broadband noise, flicker noise that is low frequency noise, RTS (Random-Telegraph-Signal) noise, and the like, each of which deteriorates noise characteristics.
  • the number of TCVs increases.
  • the number (pixels) of sensors that are read simultaneously in an image sensor is generally about several thousand.
  • the number of TCVs obtained by multiplying several thousand lines by the resolution is required, resulting in an extra area / cost increase.
  • the amplitude of the signal passing through the TCV increases.
  • a TCV having a large parasitic capacitance compared to a normal via (VIA) is charged with a large signal amplitude, resulting in an increase in power and an increase in power supply noise.
  • the quantizer itself requires a large area.
  • an analog chip is generally manufactured by a process having a special process compared to a digital chip, and the cost per area is high. Therefore, if the area of the analog chip is increased, the cost is greatly affected.
  • the first is signal interference from adjacent TCVs. Since the signal passing through the TCV is a binary value of the power supply level / GND level, interference is likely to occur in adjacent signals. In this system, when the output of the comparator is sufficiently settled and close to one of the power supply level / GND level, it is resistant to interference from the adjacent TCV, but never when the output of the comparator is in transition. Not strong against interference. This is because the output of the comparator has a finite rise time, and if noise is superimposed on this signal, an error occurs in the time over a certain level.
  • FIG. 8 is a diagram showing the influence of errors due to interference from this adjacent TCV. If there is no interference from the adjacent TCV, the output CMPOUT of the comparator becomes a broken line, but if there is interference, it becomes a solid line, and an error ER occurs when both cross the threshold value VTH of the counter. Yes.
  • the timing at which the comparator signal rises varies depending on the level of the sensor output even if the timing of CLK1 for driving the SH circuit is the same, so it is difficult to manage at the same timing. For the reasons described above, an error occurs when adjacent comparator outputs transition almost simultaneously. Therefore, in principle, interference cannot be avoided even if the timing is synchronized. Although this problem can be alleviated by providing a shield between the TCVs, the distance between the TCVs increases, resulting in an increase in area.
  • the method of increasing the transistor size as a noise reduction method also increases the parasitic capacitance as a side effect, which increases the circuit area and decreases the operation speed. To do. For this reason, there arises a problem that the area of each comparator increases and the operation speed is limited. In addition, it is difficult to obtain a noise reduction effect above a certain level due to these restrictions.
  • An object of the present invention is to provide a semiconductor device, a solid-state imaging device, and a camera system.
  • a semiconductor device includes a first chip having a plurality of sensors arranged in an array and a second chip, and the first chip and the second chip are bonded together.
  • the wiring between the first chip and the second chip is connected through a via, and the first chip has a signal obtained by time-discretizing an analog signal generated by each sensor.
  • a solid-state imaging device includes a pixel array unit in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix, and readout of a pixel signal that is time-discretized in units of a plurality of pixels from the pixel array unit.
  • a pixel signal readout unit for performing a plurality of operations, the pixel signal readout unit being arranged corresponding to the column arrangement of the pixels, comparing and judging the readout signal potential and the ramp signal, and outputting a plurality of judgment signals
  • a comparator, a plurality of counters whose operation is controlled by the output of the comparator, and quantizing by counting the comparison time of the corresponding comparator, a first chip, and a second chip;
  • the first chip and the second chip have a laminated structure in which the first chip is provided with the pixel array section and a signal line for transmitting time-discretized analog pixel signals, and the second chip. Flop, the pixel signal reading unit is disposed, the wiring between the first chip and the second chip is connected through vias.
  • a camera system includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device includes a plurality of pixels that perform photoelectric conversion.
  • FIG. 7 is a diagram illustrating a third configuration example in which a transmission signal passing through a TCV is a time-discrete and quantized signal in a semiconductor device using a multilayer chip, and is an example in which the configuration example in FIG. 2 is applied to a CMOS image sensor.
  • FIG. 7 is a diagram illustrating a third configuration example in which a transmission signal passing through a TCV is a time-discrete and quantized signal in a semiconductor device using a multilayer chip, and is an example in which the configuration example in FIG. 2 is applied to a CMOS image sensor.
  • FIG. 5 is a diagram showing the operation of the semiconductor device of FIG.
  • the semiconductor device using a laminated chip it is a figure which shows the 2nd structural example which makes the transmission signal which passes TCV a signal discrete and quantized in time, Comprising: It is a figure which shows an example applied to the CMOS image sensor. It is a figure which shows the structure of a general single slope type AD converter. It is a figure which shows the influence of the error by interference from adjacent TCV.
  • FIG. 13 It is a figure showing an example of lamination structure of a semiconductor device concerning an embodiment of this art. It is a figure which shows the 1st arrangement configuration example of the circuit etc. in the semiconductor device which concerns on this embodiment. It is a figure which shows the time relationship of the signal of the semiconductor device which concerns on this embodiment. It is a figure which shows the 2nd arrangement configuration example of the circuit etc. in the semiconductor device which concerns on this embodiment. It is a figure which shows the 3rd arrangement structural example, such as a circuit in the semiconductor device which concerns on this embodiment. It is a figure which shows that the operation of the semiconductor device of FIG. 13 can reduce the interference from an adjacent column with the waveform of a time axis.
  • CMOS image sensor solid-state imaging device
  • FIG. 1 shows the basic structural example of the CMOS image sensor (solid-state imaging device) which concerns on this embodiment. It is a figure which shows an example of the pixel of the CMOS image sensor comprised by four transistors which concern on this embodiment. It is a block diagram which shows the structural example of the column parallel ADC mounting CMOS image sensor (solid-state imaging device) which concerns on this embodiment. It is a figure which shows the 1st example of arrangement
  • FIG. 25 is a diagram illustrating an example in which there is a parasitic capacitance between an input side node and an output side node of a Gm amplifier as a comparative example of FIG. 24. It is a figure which shows the waveform of each node at the time of the parasitic capacitance and slope signal input in the structural example of FIG.
  • FIG. 9 is a diagram illustrating an example of a stacked structure of the semiconductor device according to the present embodiment.
  • the semiconductor device 100 of this embodiment has a plurality of sensors including photoelectric conversion elements and the like arranged in an array.
  • a configuration example of a CMOS image sensor that is a solid-state imaging device will be described as an example of the semiconductor device.
  • a specific configuration example of a single slope AD converter that has a high noise reduction effect and can be applied to a solid-state imaging device will be described.
  • the semiconductor device 100 has a stacked structure of a first chip (upper chip) 110 and a second chip (lower chip) 120.
  • the stacked first chip 110 and second chip 120 are electrically connected by vias (TCV) formed in the first chip 110.
  • the semiconductor device 100 is formed as a semiconductor device having a laminated structure that is cut out by dicing after bonding at the wafer level.
  • the first chip 110 is configured by an analog chip (sensor chip) in which a plurality of sensors are arranged in an illegitimate shape.
  • the second chip 120 includes a logic chip (digital chip) including a circuit for quantizing an analog signal transferred from the first chip 110 via the TCV and a signal processing circuit.
  • the bonding pad BPD and the input / output circuit are formed in the second chip 120, and the opening OPN for wire bonding to the second chip 120 is formed in the first chip 110.
  • the semiconductor device 100 having a two-chip stacked structure has the following characteristic configuration.
  • the electrical connection between the first chip 110 and the second chip 120 is made, for example, through a via (TCV).
  • the TCV (via) is arranged at the chip end or between the pad (PAD) and the circuit area.
  • the control signal and the power supply TCV are mainly concentrated at the four corners of the chip, and the signal wiring area of the first chip 110 can be reduced.
  • the first chip 110 can be used by using the wiring of the second chip 120 by effectively arranging the TCV. It is possible to reinforce power supply noise countermeasures and stable supply.
  • FIG. 10 is a diagram illustrating a first arrangement configuration example of a circuit or the like in the semiconductor device according to the present embodiment.
  • the first chip 110A and the second chip 120A are two-dimensionally developed so that the arrangement of the circuits of the first chip 110A and the second chip 120A having a stacked structure can be easily understood. Is shown.
  • the first chip 110A includes a plurality of sensors 111 ( ⁇ 0, ⁇ 1,%) Arranged in an array and output analog signals (sensor signals) of the sensors 111 ( ⁇ 0, ⁇ 1, so ) Is transmitted, the first signal line LSG1 ( ⁇ 0, ⁇ 1,...) Is formed.
  • the sensor signal of each sensor 111 ( ⁇ 0, ⁇ 1,%) Is sampled on the first signal line LSG1 ( ⁇ 0, ⁇ 1,%) With the first clock CLK11.
  • a sample hold (SH) circuit 112 ( ⁇ 0, ⁇ 1,...) Is arranged.
  • the first signal line LSG1 ( ⁇ 0, ⁇ 1,...) Has an amplifier 113 that amplifies the output sensor signal of the sample hold (SH) circuit 112 ( ⁇ 0, ⁇ 1,).
  • the first chip 110A is electrically connected to the first signal line LSG1 ( ⁇ 0, ⁇ 1,%) On the second chip 120A side and transmits a sensor signal TCV 114 ( ⁇ 0, ⁇ 1,...) Are formed. Although not shown, the first chip 110A is also formed with a power supply and a TCV for control signals.
  • second signal lines LSG2 ( ⁇ 0, ⁇ 1,...) Connected to the TCVs 114 formed in the first chip 110A are formed.
  • Each second signal line LSG2 ( ⁇ 0, ⁇ 1,%) Has a sampling switch 121 ( ⁇ 0, ⁇ 1,%) That samples the sensor signal transmitted through the TCV 114 with the second clock CLK12.
  • Each second signal line LSG2 ( ⁇ 0, ⁇ 1,%) Has a quantizer 122 ( ⁇ 0) that quantizes the signal sampled by the sampling switch 121 ( ⁇ 0, ⁇ 1,). , ⁇ 1,...) are arranged.
  • the second chip 120A is provided with a signal processing circuit 123 that digitally processes the signals quantized by the quantizers 122-1, -2,.
  • signals output from the sensors 111 are sampled and held by the SH circuit 112 and transmitted to the TCV 114 via the amplifier 113.
  • the amplifier may not be provided.
  • the signal transmitted through the TCV 114 is sampled by the sampling switch 121 on the second chip 120A, which is a logic chip (digital chip), and quantized in the voltage direction using the quantizer 122.
  • the data digitized in this way is processed by the signal processing circuit 123.
  • the signal transmitted via the TCV is a signal quantized in the voltage direction.
  • a signal transmitted through the TCV 114 is discretized in the time direction, and is a continuous signal in the voltage direction, that is, a discrete-time analog signal.
  • interference of signals from the adjacent TCV 114 occurs.
  • the timing of the first clock CLK11 that controls the timing of sampling and holding in the SH circuit 112 and the second clock CLK12 that samples the discrete-time analog signal on the second chip 120A interference between TCVs Can be avoided.
  • FIGS. 11A to 11C are diagrams illustrating temporal relationships of signals of the semiconductor device according to the present embodiment.
  • 11A shows the signal waveform of the node ND11 to which the signal transmitted with TCV is supplied
  • FIG. 11B shows the first clock CLK11
  • FIG. 11C shows the second clock CLK12. Yes.
  • the node ND11 of the discrete-time analog signal transmitted via the TCV 114 Since the first clock CLK11 uses a common timing in the SH circuit 112 connected to all the sensors 111, the signal transition time of the node ND12 adjacent to the node ND11 is ideally synchronized. However, for example, when the signal output timing from the sensor is shifted between the node ND11 and the node N12 due to a signal wiring delay or the like, as shown in FIG. 11A, a beard due to interference occurs in the signal of the node N11. .
  • the signal since the signal has already been time-discretized by the SH circuit 112 in the section for transmitting one data, it is a constant value in this section, and is settled to a desired value when sufficient time has passed.
  • the signal By driving so as to perform sampling using the second clock CLK12 at the timing when the value is sufficiently settled, it is possible to reduce the error caused by the interference of the TCV 114 to a level that can be ignored.
  • FIG. 12 is a diagram illustrating a second arrangement configuration example of a circuit or the like in the semiconductor device according to the present embodiment.
  • the semiconductor device 100B in FIG. 12 is different from the semiconductor device 100A in FIG. 10 as follows. That is, in the second chip 120B, the sampling switch 121 ( ⁇ 0, ⁇ 1,...) And the quantizer 122 ( ⁇ ) disposed on each second signal line LSG2 ( ⁇ 0, ⁇ 1,). (0, -1,...) Are arranged in reverse positions (connection positions).
  • Sampling and quantization at the timing of the second clock CLK12 in the present technology may be switched in order such as quantization in continuous time and a sampling switch 121 connected to the quantizer 122.
  • the operation of the sampling switch 121 is realized by providing a flip-flop for each signal.
  • kT / C noise is generated when the sampling switch 121 is off (when it is turned off), which may cause a problem. C noise does not occur.
  • FIG. 13 is a diagram illustrating a third arrangement configuration example of circuits and the like in the semiconductor device according to the present embodiment.
  • the semiconductor device 100C in FIG. 13 is different from the semiconductor devices 100A and 100B in FIGS. 10 and 12 as follows. That is, the second chip 120C is provided with a comparator 124 ( ⁇ 0, ⁇ 1,%) And a counter 125 ( ⁇ 0, ⁇ 1,%) Instead of the sampling switch and the quantizer. ing.
  • the sensor signal transmitted with the ramp signals RAMP and TCV 114 is compared by the comparator 124 to perform conversion from the voltage axis to the time axis, and the time information is quantized by the counter 125.
  • FIG. 14 shows that interference from adjacent columns can be reduced by the same principle as in FIG.
  • the AD conversion operation is performed by comparing the ramp wave RAMP with the signal and converting this time into a digital value by the counter 124. Therefore, for the time when the ramp wave and the counter 124 are not operating, the AD converter does not capture the signal.
  • FIG. 14 after the signal output LSGO-N is sufficiently settled, the transition of the ramp wave and the operation of the counter are started, so that the error due to the interference from the adjacent TCV is reduced as in FIG. It becomes possible to reduce.
  • FIG. 15 is a diagram illustrating a basic configuration example of a CMOS image sensor (solid-state imaging device) according to the present embodiment.
  • the CMOS image sensor 200 of FIG. 15 includes a pixel array unit 210, a row selection circuit (Vdec) 220, and a column readout circuit (AFE) 230.
  • the row selection circuit 220 and the column readout circuit 230 form a pixel signal readout unit.
  • the CMOS image sensor 200 as the semiconductor device employs the stacked structure shown in FIG.
  • the pixel array unit 210 is arranged on the first chip 110, and the row selection circuit 220 and the column readout circuit 230 that form the pixel signal readout unit on the second chip 120. Is placed.
  • a pixel drive signal, an analog readout signal of the pixel (sensor), a power supply voltage, and the like are transmitted and received between the first chip 110 and the second chip 120 through a TCV formed on the first chip 110.
  • a plurality of pixel circuits 210A are arranged in a two-dimensional shape (matrix shape) of M rows ⁇ N columns.
  • FIG. 16 is a diagram illustrating an example of a pixel of a CMOS image sensor including four transistors according to the present embodiment.
  • the pixel circuit 210A includes a photoelectric conversion element (hereinafter sometimes simply referred to as PD) 211 made of, for example, a photodiode (PD).
  • the pixel circuit 210 ⁇ / b> A has four transistors, that is, a transfer transistor 212, a reset transistor 213, an amplification transistor 214, and a selection transistor 215, as active elements, for the single photoelectric conversion element 211.
  • the photoelectric conversion element 211 photoelectrically converts incident light into charges (here, electrons) in an amount corresponding to the amount of light.
  • the transfer transistor 212 as a transfer element is connected between the photoelectric conversion element 211 and the floating diffusion FD as an input node, and a transfer signal TRG as a control signal is given to the gate (transfer gate) through the transfer control line LTRG. . Thereby, the transfer transistor 212 transfers the electrons photoelectrically converted by the photoelectric conversion element 211 to the floating diffusion FD.
  • the reset transistor 213 is connected between the power supply line LVDD to which the power supply voltage VDD is supplied and the floating diffusion FD, and a reset signal RST that is a control signal is given to the gate through the reset control line LRST.
  • the reset transistor 213 as a reset element resets the potential of the floating diffusion FD to the potential of the power supply line LVDD.
  • the floating diffusion FD is connected to the gate of an amplification transistor 214 as an amplification element. That is, the floating diffusion FD functions as an input node of the amplification transistor 214 as an amplification element.
  • the amplification transistor 214 and the selection transistor 215 are connected in series between the power supply line LVDD to which the power supply voltage VDD is supplied and the signal line LSGN. As described above, the amplification transistor 214 is connected to the signal line LSGN via the selection transistor 215, and constitutes a constant current source IS and a source follower outside the pixel portion.
  • a selection signal SEL which is a control signal corresponding to the address signal, is applied to the gate of the selection transistor 215 through the selection control line LSEL, and the selection transistor 215 is turned on.
  • the amplification transistor 214 amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the signal line LSGN.
  • the voltage output from each pixel through the signal line LSGN is output to the column readout circuit 230.
  • a reset control line LRST, a transfer control line LTRG, and a selection control line LSEL wired to the pixel array unit 210 are wired as a set for each row of the pixel array.
  • M control lines for LRST, LTRG, and LSEL are provided. These reset control line LRST, transfer control line LTRG, and selection control line LSEL are driven by the row selection circuit 220.
  • the pixel array unit 210 having such a configuration is formed on the first chip 110 including the signal wiring and the control wiring as described above.
  • the amplifying transistor 214 arranged on the first chip 110 and the constant current source IS forming the source follower are arranged on the second chip 120 side.
  • the row selection circuit 220 controls the operation of the pixels arranged in any row in the pixel array unit 210.
  • the row selection circuit 220 controls the pixels through control lines LSEL, LRST, and LTRG.
  • the row selection circuit 220 performs image drive control by switching the exposure method to a rolling shutter method in which exposure is performed for each row or a global shutter method in which exposure is performed for the previous pixel motion in accordance with a shutter mode switching signal.
  • the column readout circuit 230 receives the data of the pixel row controlled to be read out by the row selection circuit 220 via the signal output line LSGN and transfers it to the signal processing circuit at the subsequent stage.
  • the column readout circuit 230 includes a CDS circuit and an ADC (Analog digital converter).
  • CMOS image sensor is not particularly limited, but may be configured as a CMOS image sensor equipped with, for example, a column parallel type analog-digital conversion device (hereinafter abbreviated as ADC).
  • ADC column parallel type analog-digital conversion device
  • FIG. 17 is a block diagram illustrating a configuration example of a column parallel ADC-mounted CMOS image sensor (solid-state imaging device) according to the present embodiment.
  • the solid-state imaging device 300 includes a pixel array unit 310 as an imaging unit, a row selection circuit 320 as a pixel driving unit, a horizontal transfer scanning circuit 330, and a timing control circuit 340. Further, the solid-state imaging device 300 includes an ADC group 350, a digital-analog converter (hereinafter abbreviated as DAC (Digital Analog converter)) 360 as a ramp signal generator, an amplifier circuit (S / A) 370, and a signal processing circuit 380. , And a horizontal transfer line 390.
  • DAC Digital Analog converter
  • the pixel array unit 310 includes a photoelectric conversion element (photodiode) and an in-pixel amplifier, and for example, pixels as shown in FIG. 16 are arranged in a matrix (matrix). Further, in the solid-state imaging device 300, the following circuit is arranged as a control circuit for sequentially reading out signals from the pixel array unit 310. That is, in the solid-state imaging device 300, a timing control circuit 340 that generates an internal clock as a control circuit, a row selection circuit 320 that controls row addresses and row scanning, and a horizontal transfer scanning circuit 330 that controls column addresses and column scanning. Be placed.
  • a timing control circuit 340 that generates an internal clock as a control circuit
  • a row selection circuit 320 that controls row addresses and row scanning
  • a horizontal transfer scanning circuit 330 that controls column addresses and column scanning. Be placed.
  • a plurality of single-slope ADCs each having a comparator 351, a counter 352, and a latch 353 are arranged.
  • the comparator 351 generates a reference voltage Vslop, which is a ramp waveform (RAMP) obtained by changing the reference voltage generated by the DAC 360 in a stepped manner, and an analog signal obtained from the pixel via the vertical signal line LSGN for each row line. Compare.
  • the counter 352 counts the comparison time of the comparator 351.
  • the ADC group 350 has an n-bit digital signal conversion function and is arranged for each vertical signal line (column line) to constitute a column parallel ADC block.
  • the output of each latch 353 is connected to a horizontal transfer line 390 having a width of 2n bits, for example. Then, 2n amplifier circuits 370 and signal processing circuits 380 corresponding to the horizontal transfer lines 390 are arranged.
  • an analog signal (potential VSL) read out to the vertical signal line LSGN is compared with a reference voltage Vslop (a linearly changing slope waveform having a certain slope) by a comparator 351 arranged for each column. Is done.
  • the counter 352 arranged for each column is operating similarly to the comparator 351, and the potential Vslop of the ramp waveform RAMP and the counter value change while taking a one-to-one correspondence, thereby causing the potential of the vertical signal line.
  • (Analog signal) VSL is converted into a digital signal.
  • the change in the reference voltage Vslop is to convert the change in voltage into a change in time, and is converted into a digital value by counting the time in a certain period (clock).
  • the output of the comparator 351 is inverted, the input clock of the counter 352 is stopped, and AD conversion is completed.
  • the data held in the latch 353 is input to the signal processing circuit 380 via the horizontal transfer line 390 and the amplifier circuit 370 by the horizontal transfer scanning circuit 330, and a two-dimensional image is generated. In this way, column parallel output processing is performed.
  • comparator 351 The specific configuration of the comparator 351 employed here will be described in detail later.
  • the CMOS image sensor 300 as the semiconductor device also employs the stacked structure shown in FIG.
  • the pixel array unit 310 is basically arranged on the first chip 110 in this stacked structure.
  • the second chip 120 includes a row selection circuit 320, a horizontal transfer scanning circuit 330, a timing control circuit 340, an ADC group 350, a DAC (ramp signal generator) 360, an amplifier circuit (S / A) 370, a signal processing circuit 380, and A horizontal transfer line 390 is arranged.
  • a pixel drive signal, an analog readout signal of the pixel (sensor), a power supply voltage, and the like are transmitted and received between the first chip 110 and the second chip 120 through a TCV formed on the first chip 110.
  • FIG. 18 is a diagram illustrating a first arrangement configuration example of circuits and the like in the column parallel ADC-mounted CMOS image sensor according to the present embodiment. Also in FIG. 18, the first chip 110D and the second chip 120D are shown two-dimensionally expanded so that the arrangement of the circuits of the first chip 110D and the second chip 120D having a stacked structure can be easily understood. ing. In FIG. 18, the timing control circuit 340, the amplifier circuit 370, and the signal processing circuit 380 are omitted. These circuits are also arranged on the second chip 110D.
  • the pixel array unit 310 is basically disposed on the first chip 110D.
  • a row selection circuit 320, a horizontal transfer scanning circuit 330, a timing control circuit 340, a comparator 351 of the ADC group 350, a counter 352, a latch 353, and a DAC (ramp signal generator) 360 are arranged on the second chip 120D.
  • a pixel driving signal, a pixel (sensor) analog readout signal, a power supply voltage, and the like are transmitted and received between the first chip 110D and the second chip 120D through the TCV formed on the first chip 110D.
  • the current source IS that forms the source follower and the amplification transistor of the pixel arranged on the first chip 110D is arranged on the second chip 120D.
  • the arrangement configuration example of FIG. 18 is performed in the same manner as the arrangement configuration example of FIG.
  • the transfer control signal TRG for controlling on / off of the transfer transistor (transfer switch) output from the row selection circuit 320 has a function equivalent to that of the first clock CLK11 in FIG.
  • the generation timing of the ramp wave so that VSL [m] has a sufficient time to settle, the error is prevented from being caused by interference from adjacent TCVs as shown in FIG. It becomes possible to transmit.
  • FIG. 19 is a diagram illustrating an example in which TCVs that transmit discrete-time analog signals are concentrated and arranged separately from TCVs that transmit digital signals.
  • the output of the row selection circuit 320 is a normal digital signal for turning on and off the switch, and reducing the interference from these signals to the signal line LSGN [n] is not possible. It's not easy. Therefore, in the present technology, as shown in FIG. 19, it is effective to concentrate and arrange TCVs that transmit discrete-time analog signals and to separate them from TCVs that transmit digital signals.
  • digital signal TCV placement areas 410 and 420 are formed on both left and right sides of the pixel array section 310 in FIG.
  • An arrangement region 430 for the analog signal TCV is formed on the lower side of the pixel array unit 310 in FIG.
  • FIG. 20 is a diagram illustrating a second arrangement configuration example of a circuit or the like in the column parallel ADC mounted CMOS image sensor according to the present embodiment.
  • a CMOS image sensor 300B in FIG. 20 is an example in a case where the pixel array unit 310B shares one floating diffusion FD with a plurality of pixels.
  • the floating diffusion FD, the reset transistor 213, the amplification transistor 214, and the selection transistor 215 are shared by two pixels.
  • Each pixel includes a photoelectric conversion element (photodiode) 211 and a transfer transistor 212.
  • the pixel array section 310B is arranged on the first chip 110F, and the other configurations are the same as those in FIG.
  • FIG. 21 is a diagram illustrating a third arrangement configuration example of a circuit and the like in the column parallel ADC mounted CMOS image sensor according to the present embodiment.
  • a CMOS image sensor 300C in FIG. 21 is an example when the pixel array unit 310C shares one floating diffusion FD with a plurality of pixels, as in FIG. Also in this case, basically, the pixel array section 310C is arranged on the first chip 110G.
  • the TCV 114G is formed in the vicinity of the shared region. The TCV 114G is formed by connecting the metal (for example, Cu) connection electrodes formed on the first chip 110G and the second chip 120G with a metal, and outputs the pixel signal output to the signal line LSGN to the second chip through the TCV 114G. This is supplied to the comparator 351 on the 120G side.
  • FIG. 22 is a circuit diagram showing a first configuration example of the comparator according to the present embodiment. The following comparator will be described with reference numeral 500.
  • FIG. 22 shows a configuration example of a comparator that reduces the noise by largely limiting the band by using the mirror capacitance. By configuring the comparator in this way, the noise power output from the comparator is reduced, so that it is possible to compensate for the disadvantages of realizing the comparator on the second chip, which is a digital chip.
  • the comparator 500 arranged for each column includes a first amplifier 510 and a second amplifier 520 connected in cascade, and a capacitor C 530 that is a capacitor for producing a mirror effect. .
  • a capacitor is connected between the input and output of the common source amplifier of the second amplifier 520 in the second stage.
  • This capacitance exhibits a Miller effect and is equivalent to a gain-multiple capacitance connected to the source ground input. Thereby, the bandwidth of each comparator 500 is greatly narrowed with a small capacity.
  • Each comparator 500 has a function of performing initialization (auto-zero: AZ) and sampling in order to determine an operation point for each column at the start of a row operation.
  • the first conductivity type is p channel or n channel
  • the second conductivity type is n channel or p channel.
  • the first amplifier 510 includes p-channel MOS (PMOS) transistors PT511 to PT514 and n-channel MOS (NMOS) transistors NT511 to NT513, which are insulated gate field effect transistors.
  • the first amplifier 510 includes first and second capacitors C511 and C512 as AZ level sampling capacitors (input capacitors).
  • the source of the PMOS transistor PT511 and the source of the PMOS transistor PT512 are connected to the power supply potential source VDD.
  • the drain of the PMOS transistor PT511 is connected to the drain of the NMOS transistor NT511, and a node ND511 is formed by the connection point. Further, the drain and gate of the PMOS transistor PT511 are connected, and the connection point is connected to the gate of the PMOS transistor 512.
  • the drain of the PMOS transistor PT512 is connected to the drain of the NMOS transistor NT512, and the output node ND512 of the first amplifier 510 is formed by the connection point.
  • the sources of the NMOS transistor NT511 and the NMOS transistor NT512 are connected to each other, and the connection point is connected to the drain of the NMOS transistor NT513.
  • the source of the NMOS transistor NT513 is connected to a reference potential source (for example, ground potential) GND.
  • the gate of the NMOS transistor NT511 is connected to the first electrode of the capacitor C511, and a node ND513 is formed by the connection point.
  • the second electrode of the capacitor C511 is connected to the input terminal TRAMP for the ramp signal RAMP.
  • the gate of the NMOS transistor NT512 is connected to the first electrode of the capacitor C512, and a node ND514 is formed by the connection point.
  • the second electrode of the capacitor C512 is connected to the input terminal TVSL for the analog signal VSL.
  • the gate of the NMOS transistor NT513 is connected to the input terminal TBIAS for the bias signal BIAS.
  • the source of the PMOS transistor PT513 is connected to the node ND511, and the drain is connected to the node ND513.
  • the source of the PMOS transistor PT514 is connected to the node ND512, and the drain is connected to the node ND514.
  • the gates of the PMOS transistors PT513 and PT514 are commonly connected to the input terminal TPSEL of the first AZ signal PSEL which is active at a low level.
  • a current mirror circuit is configured by the PMOS transistors PT511 and PT512.
  • the NMOS transistors NT511 and NT512 constitute a differential comparison unit (transconductance amplifier (Gm amplifier)) 511 using the NMOS transistor NT513 as a current source.
  • the PMOS transistors PT513 and PT514 function as AZ (auto-zero: initialization) switches, and the capacitors C511 and C512 function as AZ level sampling capacitors.
  • the output signal 1stcomp of the first amplifier 510 is output from the output node ND512 to the second amplifier 520.
  • the second amplifier 520 includes a PMOS transistor PT521, NMOS transistors NT521 and NT522, and a third capacitor C521 as an AZ level sampling capacitor.
  • the source of the PMOS transistor PT521 is connected to the power supply potential source VDD, and the gate is connected to the output node ND512 of the first amplifier 510.
  • the drain of the PMOS transistor PT521 is connected to the drain of the NMOS transistor NT521, and an output node ND521 is formed by the connection point.
  • the source of the NMOS transistor NT521 is connected to the ground potential GND, the gate is connected to the first electrode of the capacitor C521, and a node ND522 is formed by the connection point.
  • the second electrode of the capacitor C521 is connected to the ground potential GND.
  • the drain of the NMOS transistor NT522 is connected to the node ND521, and the source is connected to the node ND522.
  • the gate of the NMOS transistor NT522 is connected to the input terminal TNSEL of the second AZ signal NSEL which is active at a high level.
  • the second AZ signal NSEL takes a level complementary to the first AZ signal PSEL supplied to the first amplifier 510.
  • an input and amplifier circuit is configured by the PMOS transistor PT521.
  • the NMOS transistor PT522 functions as an AZ switch, and the capacitor C521 functions as an AZ level sampling capacitor.
  • the output node ND521 of the second amplifier 520 is connected to the output terminal TOUT of the comparator 500.
  • the capacitor C530 has a first electrode connected to the gate (input) of the PMOS transistor PT521 as a common source amplifier, and a second electrode connected to the drain (output) of the PMOS transistor PT521.
  • This capacitor C530 exhibits a mirror effect, and is equivalent to a capacitor having a gain doubled connected to the source ground input. Capacity visible in the output of the first amplifier 510, the gain of the PMOS transistor PT521 and A V2, and the capacitance of the capacitor C530 is C, the capacitor C530 from being gain-multiplied as ⁇ C * (1 + A V2 ) ⁇ The capacitance value may be small. Thereby, the bandwidth of the comparator 500 is greatly narrowed with a small capacity.
  • the method is basically a method of reducing the noise band, that is, the operating band, and more than a certain level because the operating speed decreases.
  • the noise reduction effect is small.
  • the effect of low frequency noise such as flicker noise and RTS noise is small due to the principle of noise reduction by band limitation.
  • the comparator described below is characterized by the configuration of the first amplifier.
  • the same components as those in FIG. 22 are denoted by the same reference numerals.
  • FIG. 23 is a diagram illustrating a basic concept of a comparator having an isolator that can reduce low-frequency noise according to the present embodiment.
  • FIG. 24 is a diagram showing a basic concept of a comparator having no isolator, which is a comparative example of the comparator of FIG.
  • the comparator 500A includes auto zero level sampling capacitors C511 and C512, an auto zero switch AZS511, a first amplifier 510A including a first-stage transconductance (Gm) amplifier 511, and a second amplifier 520A subsequent thereto.
  • the comparator 500A according to the present embodiment includes an isolator 530 that is disposed at least on the output node side of the first amplifier 510A and is different from the comparator 500B of FIG. 24 shown as a comparative example. Is done. In FIGS. 23 and 24, only the second-stage second amplifier is shown after the first amplifier 510A, but any number of stages may be provided.
  • one input side node ND513 of the first amplifier 510A is a node a
  • the other input side node ND514 is a node b
  • the output part of the Gm amplifier 511 of the first amplifier 510A is a node c
  • the first amplifier 510A The output node ND512 will be described as a node d.
  • the node c of the output section of the differential comparison section (Gm amplifier) 511 of the first amplifier 510A corresponds to the drain terminal side of the NMOS transistor NT512 of the first amplifier 510 in the comparator 500 of FIG.
  • the isolator 530 separates the voltage at the output node c of the first stage Gm amplifier 511 from the large amplitude voltage node d and keeps it as constant as possible.
  • the auto zero switch AZS 511 is connected between the node d on the output side of the isolator 530 and the high impedance node b.
  • FIG. 25 is a diagram illustrating an example in which there is a parasitic capacitance between the input side node and the output side node of the Gm amplifier of the comparator according to the present embodiment of FIG. 26A to 26D are diagrams illustrating the waveforms of the respective nodes when the parasitic capacitance and the slope signal are input in the configuration example of FIG. 25.
  • FIG. 27 is an input side node of the Gm amplifier as a comparative example of FIG.
  • FIG. 6 is a diagram illustrating an example in which there is a parasitic capacitance between the output side nodes.
  • 28A to 28D are diagrams showing the waveforms of the respective nodes when the parasitic capacitance and the slope signal are input in the configuration example of FIG.
  • the node d is input as shown in FIG.
  • the slope waveform has a very large gradient compared to the slope signal.
  • the voltage at the output node c of the first stage Gm amplifier 511 is kept constant by the isolator 530. Therefore, even if the parasitic capacitance Cp exists between the node b and the node c, the node b is kept at a constant voltage without being disturbed as shown in FIG. Therefore, as shown in FIG. 26D, the input slope (IN1) is directly propagated to the differential input signal (ab) of the first stage Gm amplifier 511 of the comparator 500A.
  • the node c has a very large slope waveform. Therefore, the slope is injected into the node b through the parasitic capacitance Cp between the node b and the node c (FIG. 7). As a result, the slope of the differential input signal (ab) of the first stage Gm amplifier of the comparator 500B has a significantly reduced slope compared to the input slope (IN1), as shown in FIG. Become.
  • FIG. 29 is a diagram for explaining a noise source of the first-stage Gm amplifier of the comparator.
  • FIGS. 30A and 30B are diagrams showing examples of conversion of voltage noise to time noise.
  • the first-stage Gm amplifier 511 of the comparators 500A and 500B has a constant noise source converted to input, and as shown in FIG. 29, this noise source can be described as an input-converted noise source NOS.
  • this noise source can be described as an input-converted noise source NOS.
  • the slope gradient of the differential input signal (ab) of the first-stage Gm amplifier 511 is converted into time-axis noise (so-called jitter) using the conversion gain as a conversion gain. Therefore, when the slope gradient of the differential input signal (ab) is attenuated, the output noise of the comparators 500A and 500B increases.
  • the comparator 500A having this configuration reduces the attenuation of the slope gradient as shown in FIG. As a result, the output noise of the comparator 500A is reduced.
  • the operation of the first stage Gm amplifier 511 of the comparator 500A becomes faster. That is, since the bandwidth of the comparator 500A is also increased, the contribution due to the increase in the slope of the differential input signal (ab) is smaller than the direct proportion with respect to noise that extends to high frequencies such as thermal noise.
  • the contribution due to the increase of the slope of the differential input signal (ab) is close to direct proportion. That is, the present technology is particularly effective for reducing such low-frequency noise.
  • FIG. 31 is a diagram illustrating a first circuit configuration example of a comparator capable of reducing low-frequency noise according to the present embodiment.
  • the comparator 500C in FIG. 31 is between the output node ND512 and the drain terminal (output terminal) side of the NMOS transistor NT512 forming the NMOS differential pair (Gm amplifier).
  • An isolator 530C is disposed on the side.
  • PMOS transistors PT513 and PT514 are shown as autozero switches AZS511 and AZS512 as the autozero switch of FIG. 22, and NMOS transistor NT513 is shown as current source I511.
  • the parasitic capacitance Cp shown in FIG. 25 is mainly due to the gate-drain capacitance Cgd of the NMOS transistor NT512 of the NMOS differential pair and the parasitic capacitance generated between the respective metal wirings. It is formed.
  • FIG. 32 is a diagram illustrating a second circuit configuration example of the comparator capable of reducing low-frequency noise according to the present embodiment.
  • the isolator 530C of the comparator 500C of FIG. 31 is formed by an NMOS transistor NT514.
  • the drain of the NMOS transistor NT514 is connected to the output node ND512 (d) of the first amplifier 510D, and the source is connected to the drain (node c) of the NMOS transistor NT512 forming the Gm amplifier.
  • the gate of the NMOS transistor NT514 forming the isolator 530C is connected to the supply line of the bias voltage VBIAS.
  • transistor used for isolation is not limited to the same type as the differential pair of transistors.
  • FIG. 33 is a diagram illustrating a third circuit configuration example of the comparator capable of reducing low-frequency noise according to the present embodiment.
  • the comparator 500D of FIG. 32 another bias voltage VBIAS is required to operate the NMOS transistor NT514.
  • the necessity of the bias voltage VBIAS is concerned with the following points (1) to (3).
  • the comparator 500E of FIG. 33 in which the gate of the NMOS transistor NT514 is connected to the power supply voltage source VDD does not have such a concern and is particularly suitable for realizing a column parallel single slope AD converter.
  • FIG. 34 is a diagram illustrating a fourth circuit configuration example of the comparator capable of reducing low-frequency noise according to the present embodiment.
  • the comparator 500F in FIG. 34 is different from the comparator 500C in FIG. 31 as follows.
  • a second isolator 540 is further arranged between the load side node ND511 (node f) and the drain terminal (node e) side of the NMOS transistor NT511 forming the NMOS differential pair (Gm amplifier). Yes.
  • the node e has a small impedance because the PMOS load is diode-connected, that is, the node e is maintained at a substantially constant voltage, so that the contribution of isolation is small. Therefore, isolation may or may not be performed for the node e.
  • the comparator 500F in FIG. 34 has high circuit symmetry, the comparator 500F having the auto-zero function can realize a more accurate comparison operation.
  • FIG. 35 is a diagram illustrating a fifth circuit configuration example of the comparator capable of reducing low-frequency noise according to the present embodiment.
  • the isolator 540 of the comparator 500F of FIG. 34 is formed by an NMOS transistor NT515.
  • the drain of the NMOS transistor NT515 is connected to the load side node ND511 (node f) of the first amplifier 510G, and the source is connected to the drain (node e) of the NMOS transistor NT511 forming the Gm amplifier.
  • the gate of the NMOS transistor NT514 forming the isolator 530C and the gate of the NMOS transistor NT515 forming the isolator 540 are connected to the supply line of the bias voltage VBIAS.
  • a constant current flows through the NMOS transistor NT514, so that even if there is a parasitic capacitance between the gate (input node b) and the drain (output node c) of the NMOS transistor NT512, voltage fluctuation is suppressed and low frequency noise is reduced. Reduced.
  • a constant current flows through the NMOS transistor NT515, even if there is a parasitic capacitance between the gate (input node a) and the drain (output node e) of the NMOS transistor NT511, voltage fluctuation is suppressed and low frequency noise is reduced. Reduced.
  • the transistor used for isolation is not limited to the same type as the differential pair of transistors.
  • FIG. 36 is a diagram illustrating a sixth circuit configuration example of the comparator capable of reducing low-frequency noise according to the present embodiment.
  • the gate of the NMOS transistor NT514 of the isolator 530C and the gate of the NMOS transistor NT515 forming the isolator 540 are connected to the power supply voltage source VDD instead of the supply line of the bias voltage VBIAS.
  • the necessity of the bias voltage VBIAS is as follows (1) to ( 3) etc. are concerned. (1) Inter-column interference, (2) Increase in VBIAS wiring area, (3) Necessity of VBIAS generation circuit, and the like.
  • the comparator 500H of FIG. 36 in which the gates of the NMOS transistors NT514 and NT515 are connected to the power supply voltage source VDD does not have such a concern, and is particularly suitable for realizing a column parallel single slope AD converter.
  • FIGS. 37A and 37B are diagrams for explaining an effective implementation example of a comparator capable of reducing low-frequency noise according to the present embodiment.
  • This mounting example is an example of the comparator 500H in FIG. 36 having high symmetry as shown in FIG.
  • the NMOS differential pair transistors NT511 and NT512 are indicated by M1 and M2
  • the isolation transistors NT514 and NT515 are indicated by M5 and M6.
  • the channel width W of the differential pair transistors M1 and M2 and the channel width W of the isolation transistors M5 and M6 are matched.
  • the isolation transistors M5 and M6 and the differential pair transistors M1 and M6 can share a channel region.
  • the differential pair transistors M1 and M2 have their channel regions expanded naturally. It is known that low frequency noise such as flicker noise and RTS noise is improved by such a mounting method (Non-Patent Document 1). Therefore, by implementing the present technology in this way, low frequency noise can be improved by the above two mechanisms (circuit operation and process characteristics).
  • Non-Patent Document 1 "Impact of STA Effect on Flicker Noise in 0.13um RF nMOSFETs" IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 54, NO. 12, DECEMBER 2007, pp.3383-3392.
  • the present embodiment it is possible to reduce the number of TCVs as compared with the existing stacked structure without causing an error in a signal to be transmitted. Further, a circuit such as a quantizer (comparator) is not required on the analog chip. For this reason, the area of the analog chip can be reduced to an area determined only by the sensor. For example, in the image sensor, the area of the sensor (pixel) is determined from the optical size of the system, and thus generally means that the area can be reduced to almost the limit where the analog chip can be minimized.
  • an analog chip has a larger number of processes than a logic chip (digital chip), so that the cost is increased even if the area of the chip is the same.
  • the circuit disposed on the analog chip can be limited to a portion related to the sensor by this technology, it is possible to omit a process related to wiring and transistor manufacturing.
  • a transistor for manufacturing a circuit such as a comparator and a transistor for forming a sensor are manufactured in a process including those that are not common. Therefore, these steps can be reduced by eliminating circuits such as a comparator.
  • the total number of wirings can be reduced. For the above two reasons, the present technology can greatly reduce the cost of the semiconductor device without deteriorating the signal output from the sensor.
  • the comparators 500C to 500H have a configuration in which noise is reduced using cascode transistors. These configurations allow the input of the comparator to be compared with the slope signal, eg, the ramp signal, by avoiding the effective input signal amplitude from being attenuated by the coupling of the output node and the input node. Reduction of conversion noise can be realized. As described above, it is possible to reduce noise, particularly low-frequency noise such as flicker noise and RTS noise, in a comparator with an auto-zero function and a single slope AD converter and a solid-state imaging device using the comparator.
  • the comparator having such characteristics has a large noise reduction effect when applied to the second chip which is a digital chip having a stacked structure in FIG.
  • the comparator is mounted on the first chip side which is an analog chip, the effect of noise reduction is great even in the case of a circuit configuration having no stacked structure.
  • noise particularly low-frequency noise such as flicker noise and RTS noise
  • the configuration of the CMOS image sensor has been described as an example of the semiconductor device.
  • the above configuration can be applied to, for example, a back-illuminated CMOS image sensor, and can exhibit the above-described effects. is there.
  • the surface irradiation type can sufficiently exhibit the above effects.
  • the solid-state imaging device having such a configuration can be applied as an imaging device for a digital camera or a video camera.
  • FIG. 38 is a diagram illustrating an example of a configuration of a camera system to which the solid-state imaging device according to the present embodiment is applied.
  • the camera system 600 includes an imaging device 610 to which the CMOS image sensors (solid-state imaging devices) 200, 300, 300A to 300C according to the present embodiment can be applied. Furthermore, the camera system 600 includes an optical system that guides incident light (images a subject image) to the pixel region of the imaging device 610, for example, a lens 620 that forms incident light (image light) on an imaging surface.
  • the camera system 600 includes a drive circuit (DRV) 630 that drives the imaging device 610 and a signal processing circuit (PRC) 640 that processes an output signal of the imaging device 610.
  • DDRV drive circuit
  • PRC signal processing circuit
  • the drive circuit 630 includes a timing generator (not shown) that generates various timing signals including a start pulse and a clock pulse that drive circuits in the imaging device 610, and drives the imaging device 610 with a predetermined timing signal. .
  • the signal processing circuit 640 performs predetermined signal processing on the output signal of the imaging device 610.
  • the image signal processed by the signal processing circuit 640 is recorded on a recording medium such as a memory.
  • the image information recorded on the recording medium is hard copied by a printer or the like.
  • the image signal processed by the signal processing circuit 640 is displayed as a moving image on a monitor including a liquid crystal display.
  • a high-precision camera can be realized by mounting the above-described solid-state imaging devices 200, 300, and 300A to 300C as the imaging device 610 in an imaging device such as a digital still camera.
  • this technique can take the following structures. (1) a first chip having a plurality of sensors arranged in an array; A second chip, The first chip and the second chip have a laminated structure bonded together, The wiring between the first chip and the second chip is Connected through vias, The first chip is A signal obtained by discretizing an analog signal generated by each sensor is transmitted to the second chip through the corresponding via, The second chip is A function of sampling a signal transmitted from the first chip via the via at a timing different from the timing at which the signal was sampled by the first chip; And a function of obtaining a digital signal by quantization.
  • the second chip is The semiconductor device according to (1), wherein a signal from the first chip via the via is sampled at a timing different from a timing at which the first chip is sampled, and the sampled signal is quantized to obtain a digital signal.
  • the second chip is Including a time-continuous quantizer, The semiconductor device according to (1), wherein a signal obtained by quantizing a signal from the first chip via the via by the quantizer is sampled at a timing different from a timing at which the signal is sampled by the first chip.
  • the second chip is A comparator for comparing and determining the signal from the first chip via the via and the ramp signal, and outputting the determination signal;
  • the semiconductor device according to (1) further comprising: a counter whose operation is controlled by an output of the comparator and performing quantization by counting a comparison time of the comparator.
  • Vias that transmit analog signals and vias that transmit digital signals are concentrated between the first chip and the second chip, and vias that transmit analog signals and vias that transmit digital signals. Are arranged separately.
  • the semiconductor device according to any one of (1) to (4).
  • a pixel array unit in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix
  • a pixel signal readout unit that reads out a pixel signal time-discretized in units of a plurality of pixels from the pixel array unit,
  • the pixel signal readout unit is A plurality of comparators that are arranged corresponding to the column arrangement of pixels, compare and determine the readout signal potential and the ramp signal, and output the determination signal;
  • a plurality of counters whose operations are controlled by the outputs of the comparators and quantized by counting the comparison time of the corresponding comparators;
  • a first chip; A second chip, The first chip and the second chip have a laminated structure bonded together, The first chip is The pixel array unit and a signal line for transmitting time-discretized analog pixel signals are arranged,
  • the second chip is The pixel signal readout unit is disposed,
  • the wiring between the first chip and the second chip is Solid-state imaging device connected through vias.
  • the solid-state imaging device according to (6).
  • a solid-state imaging device An optical system that forms a subject image on the solid-state imaging device,
  • the solid-state imaging device is A pixel array unit in which a plurality of pixels that perform photoelectric conversion are arranged in a matrix;
  • a pixel signal readout unit that reads out a pixel signal time-discretized in units of a plurality of pixels from the pixel array unit,
  • the pixel signal readout unit is A plurality of comparators that are arranged corresponding to the column arrangement of pixels, compare and determine the readout signal potential and the ramp signal, and output the determination signal;
  • a plurality of counters whose operations are controlled by the outputs of the comparators and quantized by counting the comparison time of the corresponding comparators;
  • a first chip; A second chip, The first chip and the second chip have a laminate
  • 100, 100A to 100G Semiconductor device, 110, 110A to 110G: First chip (analog chip), 111 (-0, -1, ...) ... Sensor, 112 (-0,- 1, ...) ... sample hold (SH) circuit, 113 (-0, -1, ...) ... amplifier, 114 (-0, -1, 7) ... TCV ( Via), 115 ( ⁇ 0, ⁇ 1, so.. Sampling switch, 120, 120A to 120G... Second chip (logic chip, digital chip), 121 ( ⁇ 0, ⁇ 1,. ..) Sampling switch, 122 (-0, -1,...) ... Quantizer, 123 ... Signal processing circuit, 124 (-0, -1, ...) ...

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

【課題】隣接ビアを伝送される信号間の干渉を低減でき、ひいてはビア数の増大を抑止でき、センサを搭載したチップの面積、実装工程を低減でき、結果的にコスト削減を図ることができる半導体装置、固体撮像装置、およびカメラシステムを提供する。 【解決手段】第１チップ１１０と、第２チップ１２０と、を有し、第１チップ１１０と第２チップ１２０は貼り合わされた積層構造を有し、第１チップと第２チップ間の配線は、ビア１１４を通して接続され、第１チップ１１０は、各センサ１１１で発生したアナログ信号を時間離散化した信号が、対応するビアを介して第２チップに伝送され、第２チップ１２０は、ビアを介した第１チップから伝送された信号を第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、量子化してデジタル信号を得る機能と、を含む。

Description

半導体装置、固体撮像装置、およびカメラシステム
　本技術は、複数のセンサがアレイ状に配置された構造を有する半導体装置、固体撮像装置、およびカメラシステムに関するものである。
　ＣＭＯＳイメージセンサ等のように、複数のセンサがアイレ状に配置された構造を有する半導体装置においては、信号処理の高度化と小型化への要求が高まってきている。
　これを実現するために、たとえば特許文献１ではチップを積層構造とすることで、今までと同等のチップサイズでより大きな信号処理回路を集積する手法が提案されている。
　このような半導体装置は、アナログ信号を発生するセンサアレイを搭載したチップ（以下、アナログチップと記載）と、信号処理用のロジック回路を搭載したチップ（以下、デジタルチップと記載）との積層構造を有する。
　そして、半導体装置は、アナログチップに形成されたＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA）で接続した構造で、これらのチップを上下に積層することにより小型化を実現している。
　このような手法で小型化を実現する場合、センサアレイから出力されるデータを通すための信号経路にかかわる回路ブロックをどのように上下のチップに振り分けるかが課題となる。
　上記のようなシステムにおいて、センサアレイから信号を取り出すための配線は，たとえばイメージセンサにおいては、縦もしくは横方向の画素数と同じオーダーとなるため、数千本以上になる。
　このため、ＴＣＶをこれらの経路に挿入する場合、必然的にＴＣＶを密集させて配置する必要がある。したがって、あるＴＣＶに隣接するＴＣＶの信号が大きな振幅で遷移した場合、注目しているＴＣＶの信号が干渉を受け、誤差を生じる。
　この干渉に対して、従来はＴＣＶを介して伝送する信号を電圧方向で量子化された信号（２値の信号線１つないし複数を用いる）に制限することで、対策を行ってきた。
　以下にこれらの対策について詳細を述べる。
　以下では、第１にＴＣＶを通る伝送信号を時間離散かつ量子化された信号、すなわちデジタル信号とする対策について述べ、第２にＴＣＶを通る伝送信号を時間連続であるが量子化された信号とする場合について述べる。
　まず、ＴＣＶ介して伝送信号を時間離散かつ量子化された信号、すなわちデジタル信号とする対策について述べる。
　図１は、積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第１の構成例を示す図である。
　半導体装置１は、アナログチップ２とデジタルチップ３の積層構造を有する。
　この半導体装置１は、積層構造のチップのうちアナログプロセスを用いて製造されたアナログチップ２上にアレイ状に配置された複数のセンサ４（－０，－１、・・・）を有する。
　このセンサ４それぞれの出力にアンプ５（－０，－１、・・・）を介して、信号を時間離散化するサンプリングスイッチ６（－０，－１、・・・）が接続されている。
　ここで元のセンサ４から出てくる信号の電力が十分に大きい場合については、アンプを経由せず直接センサの出力をサンプリングスイッチに接続してもよい。
　サンプリングスイッチ６で時間離散化された信号は、量子化器７（－０，－１、・・・）を用いて電圧方向に量子化される。
　量子化器７は複数の比較器から構成され、各々の比較器はある信号レベルと入力信号のレベルを比較することにより信号の量子化を行う。
　ここで量子化器７は一度に量子化を完結されるのではなく、複数のステージから構成される回路であってもよい。
　このようなプロセスでデジタル化された信号はＴＣＶ８（－０，－１、・・・）を介してデジタルチップ３に伝送され、デジタル信号処理回路９で処理される。
　この場合、ＴＣＶ８を通る信号は電源レベルかグランド（ＧＮＤ）レベルに２値化されており、電源電圧の半分ほどの大きさまで信号が変化してしまわない限りは、誤差は発生しない。また、ＴＣＶ８の寄生容量により信号の遅れが発生したとしても、信号処理回路９のセットアップマージン内であれば問題は発生しない。
　次に、ＴＣＶを介して伝送する信号をデジタル信号とする場合の別の構成例について説明する。
　図２は、積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第２の構成例を示す図である。
　この場合の半導体装置１Ａにおいては、センサ４の出力信号は直接サンプリングスイッチ６で時間離散化されるわけではなく、センサ４の直近にあるＳＨ（サンプルホールド）回路１０（－０，－１、・・・）で時間離散化される。
　このサンプルホールド回路１０はもっとも簡単にはスイッチと容量のみで実現される。
　次に、ＴＣＶを介して伝送する信号をデジタル信号とする図２の構成例をイメージセンサに適用した場合について説明する。
　図３は、積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第３の構成例を示す図であって、図２の構成例をＣＭＯＳイメージセンサに適用した一例を示す図である。
　なお、理解を容易にするため、図３においては図１および図２と同一構成部分は同一符号をもって表している。
　ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
　これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
　このようなＣＭＯＳイメージセンサ２０は、センサアレイとしての画素アレイ部２１、および画素を駆動するための行選択回路（Ｖスキャナ）２２を含んで構成される。
　画素アレイ部２１は、画素回路３０がＭ行×Ｎ列のマトリックス状に配置されている。
　行選択回路２２は、画素アレイ部２１の中の任意の行に配置された画素の動作を制御する。行選択回路２２は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
　図３では、一例として画素回路３０が４つのトランジスタで構成されている場合を示している。
　この画素回路３０は、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）３１を有する。画素回路３０は、この１個の光電変換素子３１に対して、転送トランジスタ３２、リセットトランジスタ３３、増幅トランジスタ３４、および選択トランジスタ３５の４つのトランジスタを能動素子として有する。
　ＣＭＯＳイメージセンサ２０では、センサとしての光電変換素子（フォトダイオード）３１に対してフローティングディフュージョン（容量）ＦＤと転送トランジスタ（転送スイッチ）３２で図２のブロック図におけるサンプルホールド回路の機能が実現されている。
　第２にＴＣＶの通る伝送信号を時間連続であるが量子化された信号とする場合について述べる。
　図４は、積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間連続であるが量子化された信号とする第１の構成例を示す図である。
　図４の半導体装置１Ｃは、図２の半導体装置１Ａと同様にＳＨ回路１０で離散化された信号と、不図示のランプ信号発生器で生成したランプ波を比較器２３（－０，－１、・・・）で比較することで、センサ４から出力されたアナログ信号を時間軸の信号に変換する。
　ＴＣＶ８を介してこのようにして変換した量子化されたセンサ信号がデジタルチップ２Ｃに伝送され、カウンタ（ＴＤＣ）２４で時間軸の情報を量子化することにより、デジタル信号を得る。
　以上の動作を時間軸の波形で示すと、図５のようになる。
アナログ信号とランプ波ＲＡＭＰの比較結果が比較器２３から信号Ｓ２３として出力されることにより、カウンタ２４のカウント動作が止まり、信号が確定する。ここで、ランプ波ＲＡＭＰの開始タイミングとカウンタ２４のカウント動作の開始時間は同期しているので、この動作により、電圧情報が時間情報に変換される。
　このような伝送方法を用いた場合、ＴＣＶを経由して伝送される信号はデジタル信号を伝送する場合と同様にＴＣＶ８を通る信号は電源レベル/ＧＮＤレベルに量子化されている。
　図６は、積層チップを使用した半導体装置において、図４の構成をＣＭＯＳイメージセンサに適用した一例を示す図である。
　なお、図６においては、理解を容易にするために、図３および図４と同一構成部分は同一符号をもって表している。
　図４の場合と同等に、ランプ信号発生器２５で生成したランプ波を比較器２３（－０，－１、・・・）で比較することで、画素３０から出力されたアナログ信号を時間軸の信号に変換する。
　ＴＣＶ８を介してこのようにして変換した量子化されたセンサ信号がデジタルチップ３Ｄに伝送され、カウンタ（ＴＤＣ）２４で時間軸の情報を量子化し、これにより得られたデジタル信号をラッチ（メモリ）２６に保持する。
　ラッチ２６に保持したデジタル信号は信号処理回路９により転送線を水平転送される。
　なお、各カラムに配置される比較器２３、カウンタ２４、およびラッチ２６によりいわゆるシングルスロープ型ＡＤ変換器（ＡＤＣ）が形成される。
　図７は、一般的なシングルスロープ型ＡＤ変換器の構成を示す図である。
　図７のシングルスロープ型ＡＤ変換器４０は、比較器４１、カウンタ４２、およびランプ信号発生器４３を含んで構成されている。
　上述したように、シングルスロープ型のＡＤ変換器４０では、比較器４１はＤＡＣ等のランプ信号発生器４３からのランプ波（スロープ信号）とＡＤ変換器入力信号ＩＮと比較をして、後段のカウンタ４２を制御することによってＡＤ変換を行う。
　ＡＤ変換器４０の重要な性能指標としてノイズ特性があり、比較器４１のノイズ特性がしばしばＡＤ変換器４０のノイズ特性を支配する。ノイズには広帯域のノイズである熱ノイズや、低周波ノイズであるフリッカノイズ、ＲＴＳ（Random-Telegraph-Signal）ノイズなどがあるが、これらがそれぞれノイズ特性を劣化させる。
　一般的に、これらのノイズの低減手法としてトランジスタサイズを増大させることや、比較器の初段出力にミラー容量を挿入する方法（特許文献２参照）が知られている。
特開２０１１-１５９９５８号公報 特開２０１０-９３６４１号公報
　しかしながら、上記の図１～図３のようにＴＣＶを通る信号をデジタル信号とした場合、次のような問題がある。
　第１に量子化器の分解能を上げようとすると、ＴＣＶの本数が多くなってしまうことである。
　先述のとおり、イメージセンサにおいて同時に読みだされるセンサの数（画素）は数千個程度になることが一般的である。この対策を実施した場合には、この数千本に分解能（bit数）分を掛け合わせた数のＴＣＶが必要となり、結果として余計な面積/コストの増大を招く。
　第２にＴＣＶを通過する信号の振幅が大きくなることである。このことにより通常のビア（ＶＩＡ）に比べて大きな寄生容量をもつＴＣＶを大信号振幅で充電することになり、電力の増大と電源ノイズの増加を招く。
　第３に量子化器自体が大きな面積を必要とすることである。アナログチップはセンサを実現するために、一般にデジタルチップに比べて特殊な工程をもつプロセスで製造されており、面積当たりのコストが高い。したがって、アナログチップの面積が大きくなってしまうとコストへの影響が大きい。
　また、図４および図６のようにＴＣＶを通る信号を時間連続かつ量子化された信号とした場合、次のような問題が起きる。
　第１に隣接ＴＣＶからの信号の干渉である。ＴＣＶを通る信号が電源レベル/ＧＮＤレベルの２値であるために、隣接する信号に対して干渉が発生しやすい。
　このシステムでは比較器の出力が十分に静定し、電源レベル/ＧＮＤレベルのいずれかに近くなっている場合については、隣接ＴＣＶからの干渉に強いが、比較器の出力が遷移中については決して干渉に強くない。
　これは比較器の出力が有限な立ち上がり時間を持っており、この信号にノイズが重畳すると、あるレベルをまたぐ時間に誤差が発生するからである。
　図８は、この隣接ＴＣＶからの干渉による誤差の影響を示す図である。
　隣接ＴＣＶからの干渉がなければ、比較器の出力ＣＭＰＯＵＴは破線のようになるが、干渉がある場合には実線のようになり、両者がカウンタの閾値ＶＴＨをまたぐ時間に誤差ＥＲが発生している。
　このシステムでは比較器の信号が立ち上がるタイミングはたとえＳＨ回路を駆動するＣＬＫ１のタイミングを同一とした場合でも、センサ出力のレベルに応じて変わることになるため、同一のタイミングに管理することが難しい。
　かつ上記に述べた理由から、誤差が発生するのが隣接の比較器出力がほぼ同時に遷移する場合であるので、そもそもタイミングを同期化しても原理的に干渉を回避できない。
　ＴＣＶ間にシールドを施すことでこの問題は緩和可能であるが、ＴＣＶ間の距離が増大することになり結果として面積が大となる。
　第２に、比較器の出力信号が大きくなることによる電力と電源ノイズの増加である。この電力と電源ノイズの増加はデジタル信号を伝送する場合と同じ理由による。
　第３に、こちらもデジタル信号を伝送した場合と同様に比較器自体の面積によるコスト増があげられる。デジタル信号で伝送する場合に比べて、比較が１回でよく、回路が簡素であるので、その分コストの増分は高分解の量子化器に比べれば小さいものの、比較器の数はＴＣＶと同じく数千個あるので決して無視できるものではない。
　以上のように、積層構造を有するセンサから出力される信号を処理する半導体装置において、従来隣接ＴＣＶ間の信号の干渉を抑える方策として電圧レベルでの量子化が採用されてきた。
　そして、上記で述べたいずれの実装方法をとった場合においても、工程数の多いアナログチップの面積を増大させ、コストの増分を招くことと、ＴＣＶを通して伝送する信号の振幅が大きくなるために、電力と電源ノイズの増大を伴うことが問題である。
　さらに、シングルスロープ型ＡＤ変換器を使用した半導体装置を考えた場合、ノイズの低減手法としてトランジスタサイズを増大させる方法では副作用として寄生容量も増大するために、回路面積が大きくなったり動作速度が低下する。このため、ひとつひとつの比較器の面積が増大したり、動作速度が制限されるといった問題が発生する。加えて、これらの制約からノイズの低減効果も一定以上の効果は得難い。
　比較器の初段出力にミラー容量を挿入する方法においても、基本的にはノイズの帯域すなわち動作帯域を低減する手法である以上、動作速度が低下するために一定以上のノイズ低減効果は得難い。
　さらにこの方法の場合、その帯域制限によるノイズ低減という原理上、フリッカノイズやＲＴＳノイズなどの低周波ノイズに関しては効果が小さいという課題もある。
　これらの事情のため、比較器における一層のノイズ低減、特に低周波ノイズの低減が常に望まれている。
　本技術は、隣接ビアを伝送される信号間の干渉を低減でき、ひいてはビア数の増大を抑止でき、センサを搭載したチップの面積、実装工程を低減でき、結果的にコスト削減を図ることができる半導体装置、固体撮像装置、およびカメラシステムを提供することにある。
　本技術の第１の観点の半導体装置は、アレイ状に配置された複数のセンサを有する第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼りあわされた積層構造を有し、上記第１チップと上記第２チップ間の配線は、ビアを通して接続され、上記第１チップは、各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第２チップに伝送され、上記第２チップは、上記ビアを介した上記第１チップから伝送された信号を上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、量子化してデジタル信号を得る機能と、を含む。
　本技術の第２の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第２チップは、上記画素信号読み出し部が配置され、上記第１チップと上記第２チップ間の配線は、ビアを通して接続されている。
　本技術の第３の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、上記第２チップは、上記画素信号読み出し部が配置され、上記第１チップと上記第２チップ間の配線は、上記ビアを通して接続されている。
積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第１の構成例を示す図である。 積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第２の構成例を示す図である。 積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第３の構成例を示す図であって、図２の構成例をＣＭＯＳイメージセンサに適用した一例を示す図である。 積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間連続であるが量子化された信号とする第１の構成例を示す図である。 図４の半導体装置の動作を時間軸の波形で示す図である。 積層チップを使用した半導体装置において、ＴＣＶを通る伝送信号を時間離散かつ量子化された信号とする第２の構成例を示す図であって、ＣＭＯＳイメージセンサに適用した一例を示す図である。 一般的なシングルスロープ型ＡＤ変換器の構成を示す図である。 隣接ＴＣＶからの干渉による誤差の影響を示す図である。 本技術の実施形態に係る半導体装置の積層構造の一例を示す図である。 本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。 本実施形態に係る半導体装置の信号の時間的関係を示す図である。 本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。 本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。 図１３の半導体装置の動作を時間軸の波形で、隣接カラムからの干渉を低減できること示す図である。 本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装装置）の基本的な構成例を示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像装置）の構成例を示すブロック図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。 離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。 本実施形態に係る比較器の第１の構成例を示す回路図である。 本実施形態に係る低周波ノイズを低減可能な、アイソレータを持つ比較器の基本概念を示す図である。 図２３の比較器の比較例であるアイソレータを持たない比較器の基本概念を示す図である。 図２３の本実施形態に係る比較器のＧｍアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。 図２５の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である 図２４の比較例としてのＧｍアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。 図２７の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である。 比較器の初段Ｇｍアンプのノイズ源について説明するための図である。 電圧ノイズの時間ノイズの変換例を示す図である。 本実施形態に係る低周波ノイズを低減可能な比較器の第１の回路構成例を示す図である。 本実施形態に係る低周波ノイズを低減可能な比較器の第２の回路構成例を示す図である。 本実施形態に係る低周波ノイズを低減可能な比較器の第３の回路構成例を示す図である。 本実施形態に係る低周波ノイズを低減可能な比較器の第４の回路構成例を示す図である。 本実施形態に係る低周波ノイズを低減可能な比較器の第５の回路構成例を示す図である。 本実施形態に係る低周波ノイズを低減可能な比較器の第６の回路構成例を示す図である。 本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明するための図である。 本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
　以下、本技術の実施形態を図面に関連付けて説明する。
　なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１　半導体装置における第１の配置構成例
１．２　半導体装置における第２の配置構成例
１．３　半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１　固体撮像装置の基本的な構成例
２．２　列並列ＡＤＣ搭載固体撮像装置の構成例
２．３　固体撮像装置における第１の配置構成例
２．４　固体撮像装置における第２の配置構成例
２．５　固体撮像装置における第２の配置構成例
３．比較器の構成例
３．１　比較器の基本的な構成例
３．２　低周波ノイズを低減可能な比較器の基本的な構成例
３．３　低周波ノイズを低減可能な比較器の具体的な回路構成例
４．カメラシステムの構成例
＜１．半導体装置の概要＞
　図９は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
　本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
　以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。そして、ノイズ低減効果が高く、固体撮像装置に適用可能なシングルスロープ型ＡＤ変換器の具体的な構成例について説明する。
　半導体装置１００は、図９に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
　積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣＶ）により電気的に接続される。
　この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
　上下２チップの積層構造において、第１チップ１１０はアイレ状に複数のセンサが配置されたアナログチップ（センサチップ）で構成される。
　第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
　ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
　そして、本実施形態に係る２チップの積層構造を有する半導体装置１００は、以下の特徴的な構成を有する。
　第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
　ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
　たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
　第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
＜１．１　半導体装置における第１の配置構成例＞
　図１０は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
　図１０の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。
　第１チップ１１０Ａには、アレイ状に配置された複数のセンサ１１１（－０，－１、・・・）、各センサ１１１（－０，－１、・・・）の出力アナログ信号（センサ信号）を伝送する第１信号線ＬＳＧ１（－０，－１、・・・）が形成されている。
　第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（－０，－１、・・・）には、各センサ１１１（－０，－１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（－０，－１、・・・）が配置されている。
　第１信号線ＬＳＧ１（－０，－１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（－０，－１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（－０，－１、・・・）が配置されている。
　そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（－０，－１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（－０，－１、・・・）が形成されている。
　なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。
　第２チップ１２０Ａには、第１チップ１１０Ａに形成された各ＴＣＶ１１４に接続された第２信号線ＬＳＧ２（－０，－１、・・・）を形成されている。
　各第２信号線ＬＳＧ２（－０，－１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（－０，－１、・・・）が配置されている。
　各第２信号線ＬＳＧ２（－０，－１、・・・）には、サンプリングスイッチ１２１（－０，－１、・・・）でサンプリングされた信号を量子化する量子化器１２２（－０，－１、・・・）が配置されている。
　第２チップ１２０Ａには、各量子化器１２２－１，－２、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。
　半導体装置１００Ａにおいて、各センサ１１１から出力される信号は、ＳＨ回路１１２でサンプルホールドされ、アンプ１１３を介してＴＣＶ１１４に伝送される。
　ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
　ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。
　図２に示す技術では、ＴＣＶを介して伝送する信号を電圧方向に量子化された信号としていた。
　これに対して、本技術ではＴＣＶ１１４を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。
　この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
　ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。
　図１１（Ａ）～（Ｃ）は、本実施形態に係る半導体装置の信号の時間的関係を示す図である。
　図１１（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図１１（Ｂ）は第１クロックＣＬＫ１１を、図１１（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。
　今、ＴＣＶ１１４を介して伝送される離散時間アナログ信号のノードＮＤ１１に着目する。
　第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
　ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮ１２にセンサからの信号出力タイミングがずれた場合については、図１１（Ａ）に示すようにノードＮ１１の信号に干渉に起因するヒゲが発生する。
　しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
　この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
＜１．２　半導体装置における第２の配置構成例＞
　図１２は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
　図１２の半導体装置１００Ｂが図１０の半導体装置１００Ａと異なる点は以下の通りである。
　すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（－０，－１、・・・）に配置されるサンプリングスイッチ１２１（－０，－１、・・・）と量子化器１２２（－０，－１、・・・）の配置位置（接続位置）が逆になっている。
　本技術における第２クロックＣＬＫ１２のタイミングでのサンプリングと量子化は、連続時間での量子化と量子化器１２２に接続されたサンプリングスイッチ１２１というように順番を入れ替えても構わない。
　この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。
　図１０のような構成をとった場合、サンプリングスイッチ１２１がオフにあるとき（切れるとき）にｋＴ/Ｃノイズが発生し、これが問題となるおそれがあるが、図１２の構成であればｋＴ/Ｃノイズが発生しない。
＜１．３　半導体装置における第３の配置構成例＞
　図１３は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
　図１３の半導体装置１００Ｃが図１０および図１２の半導体装置１００Ａ，１００Ｂと異なる点は以下の通りである。
　すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（－０，－１、・・・）およびカウンタ１２５（－０，－１、・・・）が設けられている。
　この第２チップ１２０Ｃにおいては、ランプ信号ＲＡＭＰとＴＣＶ１１４を伝送されたセンサ信号を比較器１２４により比較することにより電圧軸から時間軸への変換を行って、時間情報をカウンタ１２５で量子化する。
　この場合に図１１と同様の原理で隣接カラムからの干渉を低減できることを図１４に示す。図１３の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２４でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２４が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
　ここで図１４に示すように、信号出力ＬＳＧＯ-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図１１と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。
＜２．固体撮像装置の概要＞
　本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
＜２．１　固体撮像装置の基本的な構成＞
　図１５は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装装置）の基本的な構成例を示す図である。
　図１５のＣＭＯＳイメージセンサ２００は、画素アレイ部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
　そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
　この半導体装置としてのＣＭＯＳイメージセンサ２００は、図９の積層構造が採用される。
　本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部２１０が配置され、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
　そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
　画素アレイ部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
　図１６は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
　この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
　そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
　光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
　これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
　これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
　フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
　増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
　このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
　そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
　選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
　これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
　画素アレイ部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
　ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
　これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
　このような構成を有する画素アレイ部２１０は、上述したように、信号配線および制御配線を含んで第１チップ１１０に形成される。
　そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。
　行選択回路２２０は、画素アレイ部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
　行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
　カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
　カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
＜２．２　列並列ＡＤＣ搭載固体撮像装置の構成例＞
　なお、本実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ－デジタル変換装置（以下、ＡＤＣと略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
　図１７は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像装置
）の構成例を示すブロック図である。
　この固体撮像素子３００は、図１７に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
　さらに、固体撮像素子３００は、ＡＤＣ群３５０、ランプ信号発生器としてのデジタル－アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０を有する。
　画素アレイ部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図１６に示すような画素がマトリックス状（行列状）に配置されて構成される。
　また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
　すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
　ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するシングルスロープ型ＡＤＣが複数列配列されている。
　比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
　カウンタ３５２は、比較器３５１の比較時間をカウントする。
　ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
　各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
　そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
　ＡＤＣ群３５０においては、垂直信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
　このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
　参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
　そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
　以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
　このようにして、列並列出力処理が行われる。
　なお、ここで採用される比較器３５１の具体的な構成については後で詳述する。
　この半導体装置としてのＣＭＯＳイメージセンサ３００においも、図９の積層構造が採用される。
　本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部３１０が配置される。
　第２チップ１２０に、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０、ＤＡＣ（ランプ信号発生器）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０が配置される。
　そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
＜２．３　固体撮像装置における第１の配置構成例＞
　ここで、図１７の列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの各構成要素を積層構造の第１チップおよび第２チップに配置した構成例について説明する。
　図１８は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。
　図１８においても、積層構造を有する第１チップ１１０Ｄと第２チップ１２０Ｄの回路等の配置が容易に理解できるように、第１チップ１１０Ｄと第２チップ１２０Ｄが２次元的に展開されて示されている。
　また、図１８においては、タイミング制御回路３４０やアンプ回路３７０、信号処理回路３８０は省略されている。これらの回路も第２チップ１１０Ｄに配置される。
　前述したように、この積層構造においては、基本的に、第１チップ１１０Ｄには画素アレイ部３１０が配置される。
　第２チップ１２０Ｄに、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０の比較器３５１、カウンタ３５２、ラッチ３５３、並びにＤＡＣ（ランプ信号発生器）３６０が配置される。
　そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０Ｄの形成されるＴＣＶを通して、第１チップ１１０Ｄと第２チップ１２０Ｄ間で送受される。
　なお、本実施形態においては、第１チップ１１０Ｄに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ＩＳは、第２チップ１２０Ｄに配置される。
　この図１８の配置構成例は図１３の配置構成例と同様に行われている。
　図１８のＣＭＯＳイメージセンサ３００Ａにおいては、行選択回路３２０から出力される転送トランジスタ（転送スイッチ）をオンオフ制御する転送制御信号ＴＲＧが図１３における第１クロックＣＬＫ１１と同等の機能となる。
　これに対してランプ波の生成タイミングをＶＳＬ[m]が十分に静定する時間を持たせるように制御することで、図１４に示したように隣接ＴＣＶからの干渉による誤差を抑えて信号を伝送することが可能となる。
　図１９は、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。
　以上のような構成をとることで、隣接ＴＣＶからの干渉が抑えられる。
　しかしながら、たとえば図１８のシステムにおいて、行選択回路３２０の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線ＬＳＧＮ[n]への干渉を低減することは容易ではない。
　したがって、本技術においては、図１９に示すように、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、これをデジタル信号を伝送するＴＣＶと分離して配置することが有効となる。
　図１９の例では、第１チップ１１０Ｅにおいて、画素アレイ部３１０の図１９中においての左右両側部にデジタル信号用ＴＣＶの配置領域４１０，４２０が形成されている。
　そして、画素アレイ部３１０の図１９中の下側の側部にアナログ信号用ＴＣＶの配置領域４３０が形成されている。
＜２．４　固体撮像装置における第２の配置構成例＞
　図２０は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。
　図２０のＣＭＯＳイメージセンサ３００Ｂは、画素アレイ部３１０Ｂが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
　図２０の例では、２つの画素で、フローティングディフュージョンＦＤ、リセットトランジスタ２１３、増幅トランジスタ２１４、選択トランジスタ２１５が共有されている。
　各画素は、光電変換素子（フォトダイオード）２１１および転送トランジスタ２１２を含んで構成されている。
　この場合も、基本的に、第１チップ１１０Ｆには画素アレイ部３１０Ｂが配置され、その他の構成は、図１８と同様である。
＜２．５　固体撮像装置における第３の配置構成例＞
　図２１は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。
　図２１のＣＭＯＳイメージセンサ３００Ｃは、図２０と同様に、画素アレイ部３１０Ｃが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
　この場合も、基本的に、第１チップ１１０Ｇには画素アレイ部３１０Ｃが配置されている。
　この例では、共有領域の近傍にＴＣＶ１１４Ｇが形成されている。
　ＴＣＶ１１４Ｇは第１チップ１１０Ｇと第２チップ１２０Ｇに形成された金属（たとえばＣｕ）の接続電極同士を金属で接続して形成されて、信号線ＬＳＧＮに出力される画素信号を、ＴＣＶ１１４Ｇを通して第２チップ１２０Ｇ側の比較器３５１に供給する。
＜３．比較器の構成例＞
　次に、ＡＤＣ群に適用され、カラムＡＤＣを形成する比較器３５１の具体的な構成例について説明する。
　上述したような、本技術を実施する場合に懸念される点として、デジタルチップである第２チップ上に量子化器、比較器を実現するためにこれらの回路のノイズがアナログチップに実現した場合と比較して大きくなってしまうことが挙がられる。
　以下に、図１７～図２１のＣＭＯＳイメージセンサについて、このノイズに対して有効となる比較器の構成例を示す。
＜３．１　比較器の基本的な構成例＞
　図２２は、本実施形態に係る比較器の第１の構成例を示す回路図である。
　以下の比較器は符号５００を付して説明する。
　図２２は、ミラー容量を利用して帯域を大きく制限してノイズを低減する比較器の構成例を示している。比較器をこのように構成することで比較器の出力するノイズ電力が小さくなるため、デジタルチップである第２チップ上で比較器を実現することのデメリットを補うことが可能となる。
　カラム毎に配置される比較器５００は、図２２に示すように、縦続接続された第１アンプ５１０、第２アンプ５２０、およびミラー効果を発現するための容量であるキャパシタＣ５３０を有している。
　そして、２段目の第２アンプ５２０のソース接地型増幅器の入出力間に容量が接続されている。この容量は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
　これにより、各比較器５００の帯域は小さな容量で大きく狭められる。
　各比較器５００は、行動作開始時にカラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングする機能を有する。
　なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
　第１アンプ５１０は、絶縁ゲート型電界効果トランジスタであるｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ５１１～ＰＴ５１４、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ５１１～ＮＴ５１３を有する。
　第１アンプ５１０は、ＡＺレベルのサンプリング容量（入力容量）としての第１および第２のキャパシタＣ５１１，Ｃ５１２を有する。
　ＰＭＯＳトランジスタＰＴ５１１のソースおよびＰＭＯＳトランジスタＰＴ５１２のソースが電源電位源ＶＤＤに接続されている。
　ＰＭＯＳトランジスタＰＴ５１１のドレインがＮＭＯＳトランジスタＮＴ５１１のドレインに接続され、その接続点によりノードＮＤ５１１が形成されている。また、ＰＭＯＳトランジスタＰＴ５１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ５１２のゲートに接続されている。
　ＰＭＯＳトランジスタＰＴ５１２のドレインがＮＭＯＳトランジスタＮＴ５１２のドレインに接続され、その接続点により第１アンプ５１０の出力ノードＮＤ５１２が形成されている。
　ＮＭＯＳトランジスタＮＴ５１１とＮＭＯＳトランジスタＮＴ５１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ５１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ５１３のソースは基準電位源（たとえば接地電位）ＧＮＤに接続されている。
　ＮＭＯＳトランジスタＮＴ５１１のゲートがキャパシタＣ５１１の第１電極に接続され、その接続点によりノードＮＤ５１３が形成されている。そして、キャパシタＣ５１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
　ＮＭＯＳトランジスタＮＴ５１２のゲートがキャパシタＣ５１２の第１電極に接続され、その接続点によりノードＮＤ５１４が形成されている。そして、キャパシタＣ５１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
　また、ＮＭＯＳトランジスタＮＴ５１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
　ＰＭＯＳトランジスタＰＴ５１３のソースがノードＮＤ５１１に接続され、ドレインがノードＮＤ５１３に接続されている。ＰＭＯＳトランジスタＰＴ５１４のソースがノードＮＤ５１２に接続され、ドレインがノードＮＤ５１４に接続されている。
　そして、ＰＭＯＳトランジスタＰＴ５１３およびＰＴ５１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
　このような構成を有する第１アンプ５１０においてＰＭＯＳトランジスタＰＴ５１１，ＰＴ５１２によりカレントミラー回路が構成される。
　そして、ＮＭＯＳトランジスタＮＴ５１１，ＮＴ５１２によりＮＭＯＳトランジスタＮＴ５１３を電流源とする差動比較部（トランスコンダクタンスアンプ（Ｇｍアンプ））５１１が構成される。
　また、ＰＭＯＳトランジスタＰＴ５１３，ＰＴ５１４がＡＺ（オートゼロ：初期化）スイッチとして機能し、キャパシタＣ５１１，Ｃ５１２がＡＺレベルのサンプリング容量として機能する。
　そして、第１アンプ５１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ５１２から第２アンプ５２０に出力される。
　第２アンプ５２０は、ＰＭＯＳトランジスタＰＴ５２１、ＮＭＯＳトランジスタＮＴ５２１，ＮＴ５２２、およびＡＺレベルのサンプリング容量としての第３のキャパシタＣ５２１を有する。
　ＰＭＯＳトランジスタＰＴ５２１のソースが電源電位源ＶＤＤに接続され、ゲートが第１アンプ５１０の出力ノードＮＤ５１２に接続されている。
　ＰＭＯＳトランジスタＰＴ５２１のドレインがＮＭＯＳトランジスタＮＴ５２１のドレインに接続され、その接続点により出力ノードＮＤ５２１が形成されている。
　ＮＭＯＳトランジスタＮＴ５２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ５２１の第１電極に接続され、その接続点によりノードＮＤ５２２が形成されている。キャパシタＣ５２１の第２電極は接地電位ＧＮＤに接続されている。
　ＮＭＯＳトランジスタＮＴ５２２のドレインがノードＮＤ５２１に接続され、ソースがノードＮＤ５２２に接続されている。
　そして、ＮＭＯＳトランジスタＮＴ５２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに接続されている。
　この第２のＡＺ信号ＮＳＥＬは、第１アンプ５１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
　このような構成を有する第２アンプ５２０において、ＰＭＯＳトランジスタＰＴ５２１により入力および増幅回路が構成されている。
　また、ＮＭＯＳトランジスタＰＴ５２２がＡＺスイッチとして機能し、キャパシタＣ５２１がＡＺレベルのサンプリング容量として機能する。
　そして、第２アンプ５２０の出力ノードＮＤ５２１は、比較器５００の出力端子ＴＯＵＴに接続されている。
　キャパシタＣ５３０は、第１電極がソース接地型増幅器としてＰＭＯＳトランジスタＰＴ５２１のゲート（入力）に接続され、第２電極がＰＭＯＳトランジスタＰＴ５２１のドレイン（出力）に接続されている。
　このキャパシタＣ５３０は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
　第１アンプ５１０の出力に見える容量は、ＰＭＯＳトランジスタＰＴ５２１のゲインをＡＶ２とし、キャパシタＣ５３０の容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ５３０の容量値を小さくてよい。
　これにより、比較器５００の帯域は小さな容量で大きく狭められる。
　この比較器５００の初段の第１アンプ５１０の出力にミラー容量を挿入する構成においては、基本的にはノイズの帯域すなわち動作帯域を低減する手法である以上、動作速度が低下するために一定以上のノイズ低減効果は小さい。
　さらにこの構成の場合、その帯域制限によるノイズ低減という原理上、フリッカノイズやＲＴＳノイズなどの低周波ノイズに関しては効果が小さい。
　以下に、比較器５００における一層のノイズ低減、特に低周波ノイズの低減を図ることができる構成について説明する。
　以下に説明する比較器は、第１アンプの構成に特徴がある。
　なお、以下の説明では、理解を容易にするために、基本的に図２２とおおよそ同一構成部分は同一符合をもって表す。
＜３．２　低周波ノイズを低減可能な比較器の基本点な構成例＞
［構成の基本概念］
　図２３は、本実施形態に係る低周波ノイズを低減可能な、アイソレータを持つ比較器の基本概念を示す図である。
　図２４は、図２３の比較器の比較例であるアイソレータを持たない比較器の基本概念を示す図である。
　本実施形態に係る比較器５００Ａは、オートゼロレベルのサンプリング容量Ｃ５１１、Ｃ５１２、オートゼロスイッチＡＺＳ５１１、初段のトランスコンダクタンス（Ｇｍ）アンプ５１１を含む第１アンプ５１０Ａ、およびそれに続く第２アンプ５２０Ａを有する。
　そして、本実施形態に係る比較器５００Ａは、比較例として示す図２４の比較器５００Ｂと異なり、第１アンプ５１０Ａの少なくとも出力ノード側に配置され、電圧変動を抑えるためのアイソレータ５３０を含んで構成される。
　なお、図２３および図２４において、第１アンプ５１０Ａの後段には２段目の第２アンプのみを示しているが、何段あってもよい。
　また、第１アンプ５１０Ａの一方の入力側ノードＮＤ５１３をノードａとし、他方の入力側ノードＮＤ５１４をノードｂとし、第１アンプ５１０ＡのＧｍアンプ５１１の出力部をノードｃとし、第１アンプ５１０Ａの出力ノードＮＤ５１２をノードｄとして説明する。
　第１アンプ５１０Ａの差動比較部（Ｇｍアンプ）５１１の出力部のノードｃは、図２２の比較器５００における第１アンプ５１０のＮＭＯＳトランジスタＮＴ５１２のドレイン端子側に相当する。
　アイソレータ５３０は初段Ｇｍアンプ５１１の出力ノードｃの電圧を大振幅電圧ノードｄから分離し、可能な限り一定に保つ。
　オートゼロスイッチＡＺＳ５１１はアイソレータ５３０の出力側のノードｄと高インピーダンスノードｂ間に接続される。
［スロープ信号入力時の波形］
　ここで、比較器の一方の入力（ＩＮ２）に固定の入力信号を、他方の入力（ＩＮ１）にスロープ信号を入力した場合を考察する。ここで、スロープ信号とはＲＡＭＰ波形のように信号レベルがある傾きをもって減少あるいは増加する信号をいう。
　図２５は、図２３の本実施形態に係る比較器のＧｍアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。
　図２６（Ａ）～（Ｄ）は、図２５の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である
　図２７は、図２４の比較例としてのＧｍアンプの入力側ノードと出力側ノード間に寄生容量がある例を示す図である。
　図２８（Ａ）～（Ｄ）は、図２７の構成例における寄生容量とスロープ信号入力時に各ノードの波形を示す図である。
　本実施形態に係る比較器５００Ａの一方の入力（ＩＮ２）に固定の入力信号を、他方の入力（ＩＮ１）にスロープ信号を入力した場合、ノードｄは図２６（Ｂ）に示すように、入力スロープ信号に比べて非常に大きな勾配のスロープ波形となる。
　しかし、アイソレータ５３０によって初段Ｇｍアンプ５１１の出力ノードｃの電圧は一定に保たれる。
　したがって、ノードｂ-ノードｃ間に寄生容量Ｃｐが存在したとしても、ノードｂは、図２６（Ｃ）に示すように、外乱を受けることなく一定電圧に保たれる。
　よって、比較器５００Ａの初段Ｇｍアンプ５１１の差動入力信号（a-b）には，図２６（Ｄ）に示すように、入力スロープ（ＩＮ１）がそのまま伝播される。
　一方、比較例の比較器５００Ｂの構成においては、図２８（Ｂ）に示すように、ノードｃが非常に大きな勾配のスロープ波形となる。
　このため、ノードｂ-ノードｃ間の寄生容量Ｃｐを通してそのスロープがノードｂに注入される（図７）。
　この結果として、比較器５００Ｂの初段Ｇｍアンプの差動入力信号（a-b）のスロープは、図２８（Ｄ）に示すように、入力スロープ（ＩＮ１）と比較して勾配が大幅に低減したものとなる。
［ノイズ低減］
　次に、ノイズ低減について考察する。
　図２９は、比較器の初段Ｇｍアンプのノイズ源について説明するための図である。
　図３０（Ａ）および（Ｂ）は、電圧ノイズの時間ノイズの変換例を示す図である。
　比較器５００Ａ，５００Ｂの初段Ｇｍアンプ５１１には入力換算された一定のノイズ源が存在し、図２９に示すように、このノイズ源は入力換算されたノイズ源ＮＯＳとして記述できる。
　比較器５００Ａ，５００Ｂの一方の入力（ＩＮ２）に固定の入力信号を、他方の入力（ＩＮ１）にスロープ信号（波形）を入力した場合、上記の電圧ノイズは、図３０（Ａ），（Ｂ）に示すように変換される。
　すなわち、初段Ｇｍアンプ５１１の差動入力信号（a-b）のスロープ勾配を変換ゲインとして時間軸のノイズ（いわゆるジッタ）に変換される。
　したがって、差動入力信号（a-b）のスロープ勾配が減衰すると、比較器５００Ａ，５００Ｂの出力ノイズは増大する。
　既に述べたように、本構成の比較器５００Ａでは、図３０（Ａ）に示すように、このスロープ勾配の減衰を低減する。この結果として比較器５００Ａの出力ノイズが低減される。
　なお、差動入力信号（a-b）のスロープ勾配が大きくなると、比較器５００Ａの初段Ｇｍアンプ５１１の動作が速くなる。
　すなわち、比較器５００Ａの帯域も上がるため、熱ノイズのように高周波にまで及ぶノイズに関しては差動入力信号（a-b）のスロープ勾配の増大による寄与は正比例よりも小さくなる。
　その一方、フリッカノイズやＲＴＳのような低周波のノイズに関しては差動入力信号（a-b）のスロープ勾配の増大による寄与は正比例に近くなる。つまり、そのような低周波ノイズの低減に関して本技術は特に有効である。
＜３．３　低周波ノイズを低減可能な比較器の具体的な回路構成例＞
［第１の回路構成例］
　図３１は、本実施形態に係る低周波ノイズを低減可能な比較器の第１の回路構成例を示す図である。
　図３１の比較器５００Ｃは、図２２の比較器５００の第１アンプ５１０において、出力ノードＮＤ５１２とＮＭＯＳ差動対（Ｇｍアンプ）を形成するＮＭＯＳトランジスタＮＴ５１２のドレイン端子（出力端子）側との間にアイソレータ５３０Ｃが配置されている。
　なお、図３１においては、図２２のオートゼロスイッチとしてＰＭＯＳトランジスタＰＴ５１３、ＰＴ５１４をオートゼロスイッチＡＺＳ５１１、ＡＺＳ５１２として示し、ＮＭＯＳトランジスタＮＴ５１３を電流源Ｉ５１１として示している。
　図２５で示した寄生容量Ｃｐは、この図３１の比較器５００Ｃの場合には、主にＮＭＯＳ差動対のＮＭＯＳランジスタＮＴ５１２のゲート・ドレイン間容量Ｃｇｄおよびそれぞれの金属配線間に生じる寄生容量により形成される。
［第２の回路構成例］
　図３２は、本実施形態に係る低周波ノイズを低減可能な比較器の第２の回路構成例を示す図である。
　図３２の比較器５００Ｄは、図３１の比較器５００Ｃのアイソレータ５３０ＣがＮＭＯＳトランジスタＮＴ５１４により形成されている。
　ＮＭＯＳトランジスタＮＴ５１４のドレインが第１アンプ５１０Ｄの出力ノードＮＤ５１２（ｄ）に接続され、ソースがＧｍアンプを形成するＮＭＯＳトランジスタＮＴ５１２のドレイン（ノードｃ）に接続されている。
　そして、図３２の比較器５００Ｄでは、アイソレータ５３０Ｃを形成するＮＭＯＳトランジスタＮＴ５１４のゲートがバイアス電圧ＶＢＩＡＳの供給ラインに接続されている。
　これにより、ＮＭＯＳトランジスタＮＴ５１４を通して一定電流が流れることにより、ＮＭＯＳトランジスタＮＴ５１２のゲート（入力ノードｂ）とドレイン（出力ノードｃ）間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
　なお、アイソレーションに用いるトランジスタは差動対のトランジスタと同一種類のものに限らない。
［第３の回路構成例］
　図３３は、本実施形態に係る低周波ノイズを低減可能な比較器の第３の回路構成例を示す図である。
　図３３の比較器５００Ｅが図３２の比較器５００Ｄと異なる点は、アイソレータ５３０ＣのＮＭＯＳトランジスタＮＴ５１４のゲートがバイアス電圧ＶＢＩＡＳの供給ラインの代わりに電源電圧源ＶＤＤに接続されていることにある。
　図３２の比較器５００Ｄでは、ＮＭＯＳトランジスタＮＴ５１４を動作させるために、別のバイアス電圧ＶＢＩＡＳを必要とする。
　たとえば、ＣＭＯＳイメージセンサなどの用途に対して、カラム並列シングルスロープＡＤ変換器として用いる場合、このバイアス電圧ＶＢＩＡＳの必要性は以下の（１）～（３）等に示す点が懸念される。
　（１）カラム間の干渉、（２）ＶＢＩＡＳ配線領域の増大、（３）ＶＢＩＡＳ生成回路の必要性、などであるある。
　これに対して、ＮＭＯＳトランジスタＮＴ５１４のゲートを電源電圧源ＶＤＤに接続する図３３の比較器５００Ｅにおいてはこのような懸念がなく、カラム並列シングルスロープＡＤ変換器の実現に特に適している。
［第４の回路構成例］
　図３４は、本実施形態に係る低周波ノイズを低減可能な比較器の第４の回路構成例を示す図である。
　図３４の比較器５００Ｆが図３１の比較器５００Ｃと異なる点は、次の通りである。
　比較器５００Ｆは、負荷側ノードＮＤ５１１（ノードｆ）とＮＭＯＳ差動対（Ｇｍアンプ）を形成するＮＭＯＳトランジスタＮＴ５１１のドレイン端子（ノードｅ）側との間に第２のアイソレータ５４０がさらに配置されている。
　ノードｅはＰＭＯＳ負荷がダイオード接続となっておりインピーダンスが小さい、すなわちノードｅは殆ど一定電圧に保たれるためにアイソレーションの寄与は小さい。
　故にノードｅに関してはアイソレーションを実施してもしなくとも良い。
　ただし、図３４の比較器５００Ｆでは、回路の対称性が高いために、オートゼロ機能を有する比較器５００Ｆにおいてはより精度の高い比較動作を実現することが可能となる。
［第５の回路構成例］
　図３５は、本実施形態に係る低周波ノイズを低減可能な比較器の第５の回路構成例を示す図である。
　図３５の比較器５００Ｇは、図３４の比較器５００Ｆのアイソレータ５４０がＮＭＯＳトランジスタＮＴ５１５により形成されている。
　ＮＭＯＳトランジスタＮＴ５１５のドレインが第１アンプ５１０Ｇの負荷側ノードＮＤ５１１（ノードｆ）に接続され、ソースがＧｍアンプを形成するＮＭＯＳトランジスタＮＴ５１１のドレイン（ノードｅ）に接続されている。
　そして、図３５の比較器５００Ｇでは、アイソレータ５３０Ｃを形成するＮＭＯＳトランジスタＮＴ５１４のゲートおよびアイソレータ５４０を形成するＮＭＯＳトランジスタＮＴ５１５のゲートがバイアス電圧ＶＢＩＡＳの供給ラインに接続されている。
　これにより、ＮＭＯＳトランジスタＮＴ５１４を通して一定電流が流れることにより、ＮＭＯＳトランジスタＮＴ５１２のゲート（入力ノードｂ）とドレイン（出力ノードｃ）間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
　同様に、ＮＭＯＳトランジスタＮＴ５１５を通して一定電流が流れることにより、ＮＭＯＳトランジスタＮＴ５１１のゲート（入力ノードａ）とドレイン（出力ノードｅ）間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
　この場合も、アイソレーションに用いるトランジスタは差動対のトランジスタと同一種類のものに限らない。
［第６の回路構成例］
　図３６は、本実施形態に係る低周波ノイズを低減可能な比較器の第６の回路構成例を示す図である。
　図３６の比較器５００Ｈが図３５の比較器５００Ｇと異なる点は、次の通りである。
　比較器５００Ｈでは、アイソレータ５３０ＣのＮＭＯＳトランジスタＮＴ５１４のゲートおよびアイソレータ５４０を形成するＮＭＯＳトランジスタＮＴ５１５のゲートがバイアス電圧ＶＢＩＡＳの供給ラインの代わりに電源電圧源ＶＤＤに接続されている。
　図３５の比較器５００Ｇでは、ＮＭＯＳトランジスタＮＴ５１４，ＮＴ５１５を動作させるために、別のバイアス電圧ＶＢＩＡＳを必要とする。
　たとえば、第３の回路構成例の場合と同様に、ＣＭＯＳイメージセンサなどの用途に対して、カラム並列シングルスロープＡＤ変換器として用いる場合、このバイアス電圧ＶＢＩＡＳの必要性は以下の（１）～（３）等に示す点が懸念される。
　（１）カラム間の干渉、（２）ＶＢＩＡＳ配線領域の増大、（３）ＶＢＩＡＳ生成回路の必要性、などであるある。
　これに対して、ＮＭＯＳトランジスタＮＴ５１４，ＮＴ５１５のゲートを電源電圧源ＶＤＤに接続する図３６の比較器５００Ｈにおいてはこのような懸念がなく、カラム並列シングルスロープＡＤ変換器の実現に特に適している。
［効果的な実装例］
　ここで、本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明する。
　図３７（Ａ）および（Ｂ）は、本実施形態に係る低周波ノイズを低減可能な比較器の効果的な実装例について説明するための図である。
　この実装例は、図３７（Ａ）に示すように、対称性の高い図３６の比較器５００Ｈについての例である。
　図３７において、ＮＭＯＳ差動対トランジスタＮＴ５１１，ＮＴ５１２をＭ１，Ｍ２で示し、アイソレーション用トランジスタＮＴ５１４，ＮＴ５１５をＭ５、Ｍ６で示している。
　差動対トランジスタＭ１，Ｍ２のチャネル幅Ｗとアイソレーション用トランジスタＭ５、Ｍ６のチャネル幅Ｗとを一致させる。かつ、差動対トランジスタＭ１，Ｍ２のフィンガー（finger）数をそれぞれ奇数とすることで、アイソレーション用トランジスタＭ５，Ｍ６と差動対トランジスタＭ１，Ｍ６はチャネル領域を共通化することができる。
　この結果、差動対トランジスタＭ１，Ｍ２は両端のチャネル領域が自然に拡張される。
このような実装方法によってフリッカノイズやＲＴＳノイズなどの低周波ノイズが改善することが知られている（非特許文献１）。
　したがって、このように本技術を実装することにより、低周波ノイズは上記の２つのメカニズム（回路動作とプロセス特性）によって改善できる。
［非特許文献１］
"Impact of STA Effect on Flicker Noise in 0.13um RF nMOSFETs"IEEE TRANSACTIONS
ON ELECTRON DEVICES, VOL. 54, NO. 12, DECEMBER 2007, pp.3383-3392。
　以上説明したように、本実施形態によれば、以下の効果を得ることができる。
　本技術により、伝送する信号に誤差を発生させることなく、既存の積層構造に比べてＴＣＶの本数を低減することが可能となる。また、アナログチップ上に量子化器（比較器）等の回路が不要となる。このため、アナログチップの面積をセンサのみで決まる面積まで小さくすることができる。
　たとえば、イメージセンサにおいてセンサ（画素）の面積は、システムの光学サイズから決められているため、一般的にアナログチップを最小化し得るほぼ限界まで小さくできることを意味する。
　アナログチップは前述のとおり、ロジックチップ（デジタルチップ）と比較して工程数が多いため、たとえチップの面積が同じであったとしてもコストが高くなる。
　また、本技術によりアナログチップ上に配置する回路をセンサにかかわる部分に限定できるため、配線やトランジスタ製造にかかわる工程を省くことが可能となる。一般的に比較器等の回路を作製するためのトランジスタと、センサを構成するためのトランジスタは共通でないものを含む工程で製造されている。したがって、比較器等の回路がなくなることで、これらの工程が削減できる。
　同様に、アナログチップ上に複雑な配線を配置する必要がなくなるので、配線の総数を削減できる。
　上記２つの理由から本技術により、センサから出力される信号を劣化させることなく、半導体装置のコストを大幅に低減することが可能となる。
　また、上述したように、本実施形態に係る比較器５００Ｃ～５００Ｈは、カスコードトランジスタを利用してノイズを低減する構成を有する。
　これらの構成は、スロープ信号、たとえばランプ信号と比較を行う場合に、出力ノードと入力ノードのカップリングにより、実効的な入力信号振幅が減衰してしまうのを回避することにより、比較器の入力換算ノイズの低減を実現することができる。
　このように、オートゼロ機能付きの比較器およびそれを用いたシングルスロープＡＤ変換器や固体撮像装置において雑音、特にフリッカノイズやＲＴＳノイズの様な低周波雑音を低減することが可能となる。
　なお、このような特徴を有する比較器は、図９の積層構造のデジタルチップである第２チップに適用した場合にノイズ低減の効果は大きい。
　ただし、アナログチップである第１チップ側に比較器を搭載した場合、積層構造でない回路構成の場合にも、ノイズ低減の効果は大きい。
　そして、上述したように、オートゼロ機能付きの比較器を用いたシングルスロープＡＤ変換器や固体撮像装置において雑音、特にフリッカノイズやＲＴＳノイズの様な低周波雑音を低減することが可能となる。
　なお、本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型ＣＭＯＳイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、表面照射型であっても十分に上記各効果を発現することが可能である。
　このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜４．カメラシステムの構成例＞
　図３８は、本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
　本カメラシステム６００は、図３８に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）２００，３００，３００Ａ～３００Ｃが適用可能な撮像デバイス６１０を有する。
　さらに、カメラシステム６００は、この撮像デバイス６１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ６２０を有する。
　カメラシステム６００は、撮像デバイス６１０を駆動する駆動回路(ＤＲＶ)６３０と、撮像デバイス６１０の出力信号を処理する信号処理回路(ＰＲＣ)６４０と、を有する。
　駆動回路６３０は、撮像デバイス６１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス６１０を駆動する。
　また、信号処理回路６４０は、撮像デバイス６１０の出力信号に対して所定の信号処理を施す。
　信号処理回路６４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路６４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
　上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス６１０として、先述した固体撮像装置２００，３００，３００Ａ～３００Ｃを搭載することで、高精度なカメラが実現できる。
　なお、本技術は以下のような構成をとることができる。
（１）アレイ状に配置された複数のセンサを有する第１チップと、
　第２チップと、を有し、
　上記第１チップと上記第２チップは貼りあわされた積層構造を有し、
　上記第１チップと上記第２チップ間の配線は、
　　ビアを通して接続され、
　上記第１チップは、
　　各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第２チップに伝送され、
　上記第２チップは、
　　上記ビアを介した上記第１チップから伝送された信号を上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、
　　量子化してデジタル信号を得る機能と、を含む
　半導体装置。
（２）上記第２チップは、
　　上記ビアを介した上記第１チップからの信号を上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングし、当該サンプリングした信号を量子化しデジタル信号を得る
　上記（１）記載の半導体装置。
（３）上記第２チップは、
　　時間連続の量子化器を含み、
　　上記ビアを介した上記第１チップからの信号を上記量子化器で量子化した信号を、上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする
　上記（１）記載の半導体装置。
（４）上記第２チップは、
　　上記ビアを介した上記第１チップからの信号とランプ信号とを比較判定し、その判定信号を出力する比較器と、
　　上記比較器の出力により動作が制御され、上記比較器の比較時間をカウントすることにより量子化を行うカウンタと、を含む
　上記（１）記載の半導体装置。
（５）上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
　上記（１）から（４）のいずれか一に記載の半導体装置。
（６）光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
　上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、
　上記画素信号読み出し部は、
　　画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、
　　上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、
　第１チップと、
　第２チップと、を有し、
　上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
　上記第１チップは、
　　上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
　上記第２チップは、
　　上記画素信号読み出し部が配置され、
　上記第１チップと上記第２チップ間の配線は、
　　ビアを通して接続されている
　固体撮像装置。
（７）上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
　上記（６）記載の固体撮像装置。
（８）固体撮像装置と、
　上記固体撮像装置に被写体像を結像する光学系と、を有し、
　上記固体撮像装置は、
　　光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
　　上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、
　　上記画素信号読み出し部は、
　　　画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、
　　　上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、
　　第１チップと、
　　第２チップと、を有し、
　　上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
　　上記第１チップは、
　　上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
　　上記第２チップは、
　　　上記画素信号読み出し部が配置され、
　　上記第１チップと上記第２チップ間の配線は、
　　　上記ビアを通して接続されている
　カメラシステム。
（９）上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
　上記（８）記載のカメラシステム。
　１００，１００Ａ～１００Ｇ・・・半導体装置、１１０，１１０Ａ～１１０Ｇ・・・第１チップ（アナログチップ）、１１１（－０，－１、・・・）・・・センサ、１１２（－０，－１、・・・）・・・サンプルホールド（ＳＨ）回路、１１３（－０，－１、・・・）・・・アンプ、１１４（－０，－１、・・・）・・・ＴＣＶ（ビア）、１１５（－０，－１、・・・）・・・サンプリングスイッチ、１２０，１２０Ａ～１２０Ｇ・・・第２チップ（ロジックチップ、デジタルチップ）、１２１（－０，－１、・・・）・・・サンプリングスイッチ、１２２（－０，－１、・・・）・・・量子化器、１２３・・・信号処理回路、１２４（－０，－１、・・・）・・・比較器、１２５（－０，－１、・・・）・・・カウンタ、２００・・・固体撮像装置、２１０・・・画素アレイ部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００，３００Ａ～３００Ｃ・・・固体撮像装置、３１０・・・画素アレイ部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、３９０・・・水平転送線、４１０，４２０・・・デジタル信号ＴＣＶ配置領域、４３０・・・アナログ信号ＴＣＶ配置領域、５００，５００Ａ～５００Ｈ・・・比較器、５１０，５１０Ａ～５１０Ｃ・・・・第１アンプ、５１１・・・Ｇｍアンプ、５２０・・・第２アンプ、５３０，５３０Ｃ・・・アイソレータ（第１のアイソレータ）、５４０・・・アイソレータ（第２のアイソレータ）、６００・・・カメラシステム、６１０・・・撮像デバイス、６２０・・・レンズ、６３０・・・駆動回路、６４０・・・信号処理回路。

Claims (9)

  1. 　アレイ状に配置された複数のセンサを有する第１チップと、
    　第２チップと、を有し、
    　上記第１チップと上記第２チップは貼りあわされた積層構造を有し、
    　上記第１チップと上記第２チップ間の配線は、
    　　ビアを通して接続され、
    　上記第１チップは、
    　　各センサで発生したアナログ信号を時間離散化した信号が、対応する上記ビアを介して第２チップに伝送され、
    　上記第２チップは、
    　　上記ビアを介した上記第１チップから伝送された信号を上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする機能と、
    　　量子化してデジタル信号を得る機能と、を含む
    　半導体装置。
  2. 　上記第２チップは、
    　　上記ビアを介した上記第１チップからの信号を上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングし、当該サンプリングした信号を量子化しデジタル信号を得る
    　請求項１記載の半導体装置。
  3. 　上記第２チップは、
    　　時間連続の量子化器を含み、
    　　上記ビアを介した上記第１チップからの信号を上記量子化器で量子化した信号を、上記第１チップでサンプリングしたタイミングとは異なるタイミングでサンプリングする
    　請求項１記載の半導体装置。
  4. 　上記第２チップは、
    　　上記ビアを介した上記第１チップからの信号とランプ信号とを比較判定し、その判定信号を出力する比較器と、
    　　上記比較器の出力により動作が制御され、上記比較器の比較時間をカウントすることにより量子化を行うカウンタと、を含む
    　請求項１記載の半導体装置。
  5. 　上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
    　請求項１から４のいずれか一に記載の半導体装置。
  6. 　光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
    　上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、
    　上記画素信号読み出し部は、
    　　画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、
    　　上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、
    　第１チップと、
    　第２チップと、を有し、
    　上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
    　上記第１チップは、
    　　上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
    　上記第２チップは、
    　　上記画素信号読み出し部が配置され、
    　上記第１チップと上記第２チップ間の配線は、
    　　ビアを通して接続されている
    　固体撮像装置。
  7. 　上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
    　請求項６記載の固体撮像装置。
  8. 　固体撮像装置と、
    　上記固体撮像装置に被写体像を結像する光学系と、を有し、
    　上記固体撮像装置は、
    　　光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
    　　上記画素アレイ部から複数の画素単位で時間離散化した画素信号の読み出しを行う画素信号読み出し部と、を有し、
    　　上記画素信号読み出し部は、
    　　　画素の列配列に対応して配置され、読み出し信号電位とランプ信号とを比較判定し、その判定信号を出力する複数の比較器と、
    　　　上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントすることにより量子化する複数のカウンタと、
    　　第１チップと、
    　　第２チップと、を有し、
    　　上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
    　　上記第１チップは、
    　　上記画素アレイ部および時間離散化したアナログ画素信号を伝送する信号線が配置され、
    　　上記第２チップは、
    　　　上記画素信号読み出し部が配置され、
    　　上記第１チップと上記第２チップ間の配線は、
    　　　上記ビアを通して接続されている
    　カメラシステム。
  9. 　上記第１チップと上記第２チップ間で、アナログ信号を伝送するビアとデジタル信号を伝送するビアがそれぞれ集中して配置され、かつアナログ信号を伝送するビアとデジタル信号を伝送するビアが分離して配置されている
    　請求項８記載のカメラシステム。
PCT/JP2012/006497 2011-10-21 2012-10-10 半導体装置、固体撮像装置、およびカメラシステム WO2013057903A1 (ja)

Priority Applications (16)

Application Number Priority Date Filing Date Title
KR1020207015940A KR20200067928A (ko) 2011-10-21 2012-10-10 반도체 장치, 고체 촬상 장치, 및 카메라 시스템
KR1020177009905A KR101925228B1 (ko) 2011-10-21 2012-10-10 반도체 장치, 고체 촬상 장치, 및 카메라 시스템
US14/348,722 US9350929B2 (en) 2011-10-21 2012-10-10 Semiconductor apparatus, solid-state image sensing apparatus, and camera system
KR1020187027813A KR102013092B1 (ko) 2011-10-21 2012-10-10 반도체 장치, 고체 촬상 장치, 및 카메라 시스템
EP12840933.1A EP2750375A4 (en) 2011-10-21 2012-10-10 SEMICONDUCTOR DEVICE, SOLID IMAGING DEVICE, AND CAMERA SYSTEM
KR1020197023492A KR20190096452A (ko) 2011-10-21 2012-10-10 반도체 장치, 고체 촬상 장치, 및 카메라 시스템
EP17196131.1A EP3328072A3 (en) 2011-10-21 2012-10-10 Semiconductor apparatus, solid-state image sensing apparatus, and camera system
KR1020177009908A KR101925229B1 (ko) 2011-10-21 2012-10-10 반도체 장치, 고체 촬상 장치, 및 카메라 시스템
CN201280050495.8A CN104054328B (zh) 2011-10-21 2012-10-10 半导体装置、固态图像感测装置和相机系统
KR1020147009617A KR101750606B1 (ko) 2011-10-21 2012-10-10 반도체 장치, 고체 촬상 장치, 및 카메라 시스템
US15/078,984 US9509933B2 (en) 2011-10-21 2016-03-23 Semiconductor apparatus, solid-state image sensing apparatus, and camera system
US15/264,272 US9654708B2 (en) 2011-10-21 2016-09-13 Semiconductor apparatus, solid-state image sensing apparatus, and camera system
US15/414,028 US9736409B2 (en) 2011-10-21 2017-01-24 Semiconductor apparatus, solid-state image sensing apparatus, and camera system
US15/414,019 US10027912B2 (en) 2011-10-21 2017-01-24 Semiconductor apparatus, solid-state image sensing apparatus, and camera system having via holes between substrates
US15/630,608 US9838626B2 (en) 2011-10-21 2017-06-22 Semiconductor apparatus, solid-state image sensing apparatus, and camera system
US15/800,744 US10554912B2 (en) 2011-10-21 2017-11-01 Semiconductor apparatus, solid-state image sensing apparatus, and camera system

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011232282A JP6056126B2 (ja) 2011-10-21 2011-10-21 固体撮像装置およびカメラシステム
JP2011-232282 2011-10-21

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/348,722 A-371-Of-International US9350929B2 (en) 2011-10-21 2012-10-10 Semiconductor apparatus, solid-state image sensing apparatus, and camera system
US15/078,984 Continuation US9509933B2 (en) 2011-10-21 2016-03-23 Semiconductor apparatus, solid-state image sensing apparatus, and camera system

Publications (1)

Publication Number Publication Date
WO2013057903A1 true WO2013057903A1 (ja) 2013-04-25

Family

ID=48140572

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/006497 WO2013057903A1 (ja) 2011-10-21 2012-10-10 半導体装置、固体撮像装置、およびカメラシステム

Country Status (8)

Country Link
US (7) US9350929B2 (ja)
EP (2) EP3328072A3 (ja)
JP (1) JP6056126B2 (ja)
KR (6) KR101750606B1 (ja)
CN (4) CN107135360A (ja)
DE (1) DE202012013524U1 (ja)
TW (1) TWI558210B (ja)
WO (1) WO2013057903A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015111371A1 (ja) * 2014-01-22 2015-07-30 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置
WO2015159728A1 (ja) * 2014-04-15 2015-10-22 ソニー株式会社 撮像素子、電子機器

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5980080B2 (ja) * 2012-10-02 2016-08-31 キヤノン株式会社 光電変換装置、撮像システム、光電変換装置の検査方法および撮像システムの製造方法
CN106537595B (zh) * 2014-07-25 2021-05-14 索尼公司 固态成像装置、ad转换器和电子设备
JP6608829B2 (ja) * 2014-08-18 2019-11-20 株式会社日立製作所 アナログ−デジタル変換システム、ｘ線ｃｔ装置および医用画像撮影装置
TWI669964B (zh) * 2015-04-06 2019-08-21 日商新力股份有限公司 Solid-state imaging device, electronic device, and AD conversion device
JP6492991B2 (ja) 2015-06-08 2019-04-03 株式会社リコー 固体撮像装置
US9881949B2 (en) * 2015-06-17 2018-01-30 Taiwan Semiconductor Manufacturing Company Ltd. Sensing device, image sensing system and method thereof
JP6266185B2 (ja) * 2015-10-01 2018-01-24 オリンパス株式会社 撮像素子、内視鏡、及び内視鏡システム
US9588240B1 (en) * 2015-10-27 2017-03-07 General Electric Company Digital readout architecture for four side buttable digital X-ray detector
TW201725900A (zh) * 2016-01-06 2017-07-16 原相科技股份有限公司 影像感測器及使用其的影像擷取裝置
US9986185B2 (en) * 2016-03-09 2018-05-29 Ricoh Company, Ltd. Semiconductor integrated circuit and image capturing apparatus
TWI754696B (zh) * 2016-12-14 2022-02-11 日商索尼半導體解決方案公司 固體攝像元件及電子機器
US9825645B1 (en) * 2016-12-22 2017-11-21 Infineon Technologies Ag Self-oscillating dual-slope integrating quantizer for sigma delta modulators
US9967505B1 (en) * 2017-04-13 2018-05-08 Omnivision Technologies, Inc. Comparators for double ramp analog to digital converter
US10431608B2 (en) * 2017-04-13 2019-10-01 Omnivision Technologies, Inc. Dual conversion gain high dynamic range readout for comparator of double ramp analog to digital converter
US10181858B1 (en) * 2017-11-30 2019-01-15 National Instruments Corporation Auto-zero algorithm for reducing measurement noise in analog-to-digital systems over a wide range of sampling rates
WO2019130963A1 (ja) * 2017-12-26 2019-07-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、コンパレータ、及び、電子機器
US10530380B2 (en) * 2018-04-27 2020-01-07 Raytheon Company Massively parallel three dimensional per pixel single slope analog to digital converter
JP2021184510A (ja) * 2018-08-31 2021-12-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器
CN109151349B (zh) * 2018-09-10 2020-06-05 中国科学院高能物理研究所 全信息读出的像素单元电路及全信息读出方法
JP2020068369A (ja) * 2018-10-18 2020-04-30 キヤノン株式会社 半導体装置、半導体メモリ、光電変換装置、移動体、光電変換装置の製造方法、および半導体メモリの製造方法
US10924701B2 (en) * 2019-07-18 2021-02-16 Omnivision Technologies, Inc. Column amplifier reset circuit with comparator
CN112399104B (zh) * 2019-08-14 2023-06-16 天津大学青岛海洋技术研究院 一种全局曝光低噪声高速三维传感器锁相像素及读出方式
JP2021158313A (ja) * 2020-03-30 2021-10-07 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の製造方法、および電子機器
US11240454B2 (en) * 2020-04-29 2022-02-01 Omnivision Technologies, Inc. Hybrid CMOS image sensor with event driven sensing
US11595030B2 (en) * 2020-05-05 2023-02-28 Omnivision Technologies, Inc. Ramp generator providing high resolution fine gain including fractional divider with delta-sigma modulator
JP2022116784A (ja) 2021-01-29 2022-08-10 キオクシア株式会社 半導体記憶装置
CN115171607B (zh) 2022-09-06 2023-01-31 惠科股份有限公司 像素电路、显示面板及显示装置
CN117294968B (zh) * 2023-08-01 2024-05-07 脉冲视觉(北京)科技有限公司 信号处理电路和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088901A (ja) * 2007-09-28 2009-04-23 Sony Corp 固体撮像装置、駆動制御方法、および撮像装置
JP2010093641A (ja) 2008-10-09 2010-04-22 Sony Corp 固体撮像素子およびカメラシステム
WO2011083722A1 (ja) * 2010-01-08 2011-07-14 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4792849A (en) * 1987-08-04 1988-12-20 Telaction Corporation Digital interactive communication system
US6570617B2 (en) * 1994-01-28 2003-05-27 California Institute Of Technology CMOS active pixel sensor type imaging system on a chip
JP2001339643A (ja) * 2000-05-30 2001-12-07 Nec Corp 固体撮像装置用黒レベル発生回路及び固体撮像装置
WO2004007287A2 (en) * 2002-07-16 2004-01-22 The Charles Stark Draper Laboratory, Inc. Integrated inertial stellar attitude sensor
JP2006020171A (ja) * 2004-07-02 2006-01-19 Fujitsu Ltd 差動型コンパレータ、アナログ・デジタル変換装置、撮像装置
US8144227B2 (en) * 2004-09-02 2012-03-27 Sony Corporation Image pickup device and image pickup result outputting method
WO2006057417A1 (en) * 2004-11-26 2006-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN101228631A (zh) * 2005-06-02 2008-07-23 索尼株式会社 半导体图像传感器模块及其制造方法
TWI429066B (zh) * 2005-06-02 2014-03-01 Sony Corp Semiconductor image sensor module and manufacturing method thereof
TWI399088B (zh) * 2007-10-12 2013-06-11 Sony Corp 資料處理器，固態成像裝置，成像裝置，及電子設備
JP5372382B2 (ja) * 2008-01-09 2013-12-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5223343B2 (ja) 2008-01-10 2013-06-26 株式会社ニコン 固体撮像素子
JP2009212162A (ja) * 2008-02-29 2009-09-17 Fujifilm Corp 放射線検出器
JP5173503B2 (ja) * 2008-03-14 2013-04-03 キヤノン株式会社 撮像装置及び撮像システム
JP5269456B2 (ja) * 2008-03-26 2013-08-21 株式会社東芝 イメージセンサおよびその駆動方法
MX2011006316A (es) * 2008-12-16 2011-09-01 Hiok Nam Tay Sensores de imagen de cancelacion de ruido.
JP5029624B2 (ja) 2009-01-15 2012-09-19 ソニー株式会社 固体撮像装置及び電子機器
US8625012B2 (en) * 2009-02-05 2014-01-07 The Hong Kong University Of Science And Technology Apparatus and method for improving dynamic range and linearity of CMOS image sensor
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
ATE543215T1 (de) * 2009-03-24 2012-02-15 Sony Corp Festkörper-abbildungsvorrichtung, ansteuerverfahren für festkörper- abbildungsvorrichtung und elektronische vorrichtung
JP4941490B2 (ja) * 2009-03-24 2012-05-30 ソニー株式会社 固体撮像装置、及び電子機器
JP5083272B2 (ja) * 2009-05-07 2012-11-28 ソニー株式会社 半導体モジュール
JP5558801B2 (ja) 2009-12-18 2014-07-23 キヤノン株式会社 固体撮像装置
JP5853351B2 (ja) * 2010-03-25 2016-02-09 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP5696513B2 (ja) * 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5791571B2 (ja) * 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
CN103268045B (zh) * 2012-09-24 2016-08-10 厦门天马微电子有限公司 Tft阵列基板及其制作方法、液晶显示设备
JP6217458B2 (ja) * 2014-03-03 2017-10-25 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
EP3101812B1 (en) * 2015-06-05 2022-10-26 Cmosis Bvba In-pixel differential transconductance amplifier for adc and image sensor architecture
KR102500813B1 (ko) * 2015-09-24 2023-02-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10334196B2 (en) * 2016-01-25 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088901A (ja) * 2007-09-28 2009-04-23 Sony Corp 固体撮像装置、駆動制御方法、および撮像装置
JP2010093641A (ja) 2008-10-09 2010-04-22 Sony Corp 固体撮像素子およびカメラシステム
WO2011083722A1 (ja) * 2010-01-08 2011-07-14 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP2011159958A (ja) 2010-01-08 2011-08-18 Sony Corp 半導体装置、固体撮像装置、およびカメラシステム

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"Impact of STA Effect on Flicker Noise in 0.13 µm RF nMOSFETs", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 54, no. 12, December 2007 (2007-12-01), pages 3383 - 3392
See also references of EP2750375A4

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015111371A1 (ja) * 2014-01-22 2015-07-30 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置
JPWO2015111371A1 (ja) * 2014-01-22 2017-03-23 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置
US9860468B2 (en) 2014-01-22 2018-01-02 Panasonic Intellectual Property Management Co., Ltd. Solid-state image pickup device, and image pickup device which provides for enhanced image quality
WO2015159728A1 (ja) * 2014-04-15 2015-10-22 ソニー株式会社 撮像素子、電子機器
CN106233465A (zh) * 2014-04-15 2016-12-14 索尼公司 摄像元件和电子装置
JPWO2015159728A1 (ja) * 2014-04-15 2017-04-13 ソニー株式会社 撮像素子、電子機器
US10015427B2 (en) 2014-04-15 2018-07-03 Sony Corporation Image sensor and electronic apparatus including multiple substrates
US10375334B2 (en) 2014-04-15 2019-08-06 Sony Corporation Image sensor and electronic apparatus including multiple substrates
CN106233465B (zh) * 2014-04-15 2020-10-27 索尼公司 摄像元件和电子装置

Also Published As

Publication number Publication date
KR20190096452A (ko) 2019-08-19
EP3328072A2 (en) 2018-05-30
JP2013090304A (ja) 2013-05-13
KR101925229B1 (ko) 2018-12-04
CN104054328A (zh) 2014-09-17
KR102013092B1 (ko) 2019-08-21
KR20170044762A (ko) 2017-04-25
KR20180108915A (ko) 2018-10-04
US20140232916A1 (en) 2014-08-21
CN107135360A (zh) 2017-09-05
EP2750375A4 (en) 2015-06-03
KR20170044761A (ko) 2017-04-25
US20170006243A1 (en) 2017-01-05
US10554912B2 (en) 2020-02-04
KR101750606B1 (ko) 2017-06-23
US20170134679A1 (en) 2017-05-11
US10027912B2 (en) 2018-07-17
KR20200067928A (ko) 2020-06-12
CN107104668B (zh) 2021-11-16
US20160227145A1 (en) 2016-08-04
KR101925228B1 (ko) 2018-12-04
KR20140072096A (ko) 2014-06-12
TW201320739A (zh) 2013-05-16
CN107104668A (zh) 2017-08-29
US9350929B2 (en) 2016-05-24
TWI558210B (zh) 2016-11-11
CN106851143A (zh) 2017-06-13
JP6056126B2 (ja) 2017-01-11
CN104054328B (zh) 2018-05-11
EP3328072A3 (en) 2019-01-02
CN106851143B (zh) 2019-11-19
US20170134678A1 (en) 2017-05-11
US20170288691A1 (en) 2017-10-05
US20180124340A1 (en) 2018-05-03
US9736409B2 (en) 2017-08-15
US9654708B2 (en) 2017-05-16
US9509933B2 (en) 2016-11-29
DE202012013524U1 (de) 2017-07-13
EP2750375A1 (en) 2014-07-02
US9838626B2 (en) 2017-12-05

Similar Documents

Publication Publication Date Title
JP6056126B2 (ja) 固体撮像装置およびカメラシステム
JP2013090305A (ja) 比較器、ａｄ変換器、固体撮像装置、およびカメラシステム
JP2013168880A (ja) 比較器、ａｄ変換器、固体撮像装置、カメラシステム、および電子機器
JP2013172270A (ja) 比較器、ａｄ変換器、固体撮像装置、カメラシステム、および電子機器
JP6575635B2 (ja) 半導体装置、固体撮像装置、およびカメラシステム
JP6332420B2 (ja) 半導体装置、固体撮像装置、およびカメラシステム
JP2017063493A (ja) 半導体装置、固体撮像装置、およびカメラシステム

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12840933

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012840933

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 14348722

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20147009617

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE