WO2013047533A1 - 半導体装置 - Google Patents

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Definitions

  • the arrangement and shape of the three lead terminals are devised in the mold resin 10 or components (spacers 12) are added so that the electrodes can be optimally connected to the electrodes of the header 2 or the semiconductor chip 3. ing.
  • FIG. 1A to 2D are diagrams showing schematic configurations of semiconductor devices 1a to 1d, which are modifications of the semiconductor device 1.
  • FIG. 1D is diagrams showing schematic configurations of semiconductor devices 1a to 1d, which are modifications of the semiconductor device 1.
  • FIG. 3 is a diagram illustrating a configuration example of the semiconductor device 20 according to the present embodiment. Note that FIG. 3 illustrates the mold resin 10 partially through.
  • the conductor can be provided in a straight line. Therefore, the length of the conductor can be minimized, and the resistance and inductance of the conductor can be minimized.
  • the semiconductor device includes a first semiconductor element and a second semiconductor element as the plurality of semiconductor elements, and a first lead terminal, a second lead terminal, and a third lead terminal as the lead terminals.
  • Each of the first semiconductor element and the second semiconductor element includes an N-channel power transistor having a drain electrode, a source electrode, and a gate electrode, and the drain electrode of the first semiconductor element is The first semiconductor element is electrically connected to the lead electrode, the source electrode of the first semiconductor element is electrically connected to the drain electrode of the second semiconductor element, and the gate electrode of the first semiconductor element is electrically connected to the second semiconductor element.
  • the source electrode of the second semiconductor element is electrically connected to the second lead terminal, and the second semiconductor element is electrically connected to the second half electrode.
  • the gate electrode of the body element may also be configured to be electrically connected to the third lead terminals.
  • the semiconductor device of the present invention can be applied to a device mounted with a power transistor.

Landscapes

  • Wire Bonding (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

　半導体チップ（３）のゲート電極（４）・ソース電極（５）は、ゲート端子（７）・ソース端子（９）と導電体（１１ａ・１１ｂ）によってそれぞれ接続され、ゲート端子（７）の導電体（１１ａ）との接合部分は、ゲート電極（４）と近接するように配置され、ソース端子（９）の導電体（１１ｂ）との接合部分は、ソース電極（５）と近接するように配置されている。

Description

半導体装置
　本発明は、パワートランジスタなどを搭載する半導体装置に関するものであり、特に、抵抗およびインダクタンスを減少させる技術に関する。
　従来、主に電源回路に用いられる電源用トランジスタは、家庭で使用される電化製品をはじめ様々な電気製品に搭載されており、用途に応じて、様々なパッケージやモジュールが提案されている。そして、昨今の環境問題の影響から、電源用トランジスタを搭載したパワーデバイスやパワーモジュールは、電気自動車や、太陽・風力発電装置等の新たな用途でも注目されているため、高耐圧化や大電流化、小型化、軽量化が要求されている。
　また、上記要求に加えて、パワーデバイスやパワーモジュールは、スイッチング速度の向上も要求されている。このことから、パッケージ内部の配線による抵抗およびインダクタンスのみならず、外部接続端子を含む抵抗およびインダクタンスの減少が、特に必要になってきている。
　ここで一般に、上記のパワーデバイスなどは、規格で定められたパッケージ（ＴＯ－２２０やＴＯ－３Ｐなど）で実現されている。そして、従来においては抵抗およびインダクタンスを考慮する必要が無かったため、外部接続端子としてのリード端子と、半導体チップとのパッケージ内での接続には、ワイヤボンディング接続が採用され、細いワイヤ（金やアルミニウム等）が用いられていた。
　しかし、細く長いワイヤであれば、抵抗やインダクタンスが大きいため、現在要求されている抵抗およびインダクタンスの減少を実現することは困難である。
　そこで、細いワイヤを使用せずに、リード端子と半導体チップとを直接接続する方法が提案されている。例えば、特許文献１および２には、半導体チップの電極に特殊なバンプを形成し、この半導体チップをリードフレームに搭載した後、半導体チップのバンプと接続できる形状に加工されたリード端子を配置し、バンプと接続する方法が記載されている。この方法によれば、リード端子と半導体チップとを、小さい抵抗およびインダクタンスで電気的に接続することが可能となっている。
日本国公開特許公報「特開２００４－２６０２０５号公報（２００４年９月１６日公開）」 日本国公開特許公報「特開２００７－２５１２１８号公報（２００７年９月２７日公開）」
　しかしながら、上記特許文献１および２に記載の方法では、半導体チップの電極に特殊なバンプを形成する加工工程が必要になるなど、従来の細いワイヤを用いたワイヤボンディング接続に比べると、使用できる半導体チップに制限が生じる。このため、汎用的ではないという問題がある。
　それゆえ、使用できる半導体チップを制限せず、簡易な接続構成でもって、抵抗およびインダクタンスの減少を実現することが要望されている。
　本発明は、上記の問題を解決するためになされたものであって、その目的は、汎用的かつ簡易な接続構成を用いて、パッケージ全体としての抵抗およびインダクタンスを減少させることができる半導体装置を提供することにある。
　本発明に係る半導体装置は、上記の課題を解決するために、
　金属板と、上記金属板に設置された１つの半導体素子と、上記半導体素子に電気的に接続された少なくとも３つのリード端子とを備える半導体装置であって、
　上記半導体素子は、該半導体素子の第１面に少なくとも１つの電極を有するとともに、上記第１面の反対側にある第２面が上記金属板と対向するように、上記金属板に設置され、
　上記リード端子は、上記半導体素子と重ならないように配置され、
　上記半導体素子の第１面にある各電極は、上記リード端子のうち互いに異なるいずれか１つのリード端子と、導電体によってそれぞれ接続され、
　上記導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されていることを特徴としている。
　上記の構成によれば、導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されているので、リード端子と電極とを接続する導電体を短くすることが可能となり、導電体の抵抗およびインダクタンスを減少させることが可能となる。
　また、上記導電体は、従来のように円弧状にループさせて設置する必要がないので、より大きな断面積を持つ形状のものを用いることが可能となる。よって、導電体の抵抗およびインダクタンスの減少をさらに図ることも可能となる。
　さらに、導電体を用いた接続は、従来の接続工程（例えば、ワイヤボンディング工程）とほぼ同等の工程であり、工程の増加を招くことがない。また、通常の電極を備える半導体素子に適用可能である。
　したがって、半導体装置では、汎用的かつ簡易な接続構成を用いて、半導体装置のパッケージ全体としての抵抗およびインダクタンスを減少させることが可能となる。
　本発明に係る半導体装置は、上記の課題を解決するために、
　金属板と、上記金属板に設置された複数の半導体素子と、上記複数の半導体素子に電気的に接続された少なくとも３つのリード端子とを備える半導体装置であって、
　上記複数の半導体素子のそれぞれは、該半導体素子の第１面に少なくとも１つの電極を有するとともに、上記第１面の反対側にある第２面が上記金属板と対向するように、上記金属板に設置され、
　上記リード端子は、上記複数の半導体素子と重ならないように配置され、
　上記複数の半導体素子の各第１面にある全ての電極のうち少なくとも１つの電極は、上記リード端子のうち互いに異なるいずれか１つのリード端子と、導電体によってそれぞれ接続され、
　上記導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されていることを特徴としている。
　上記の構成によれば、導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されているので、リード端子と電極とを接続する導電体を短くすることが可能となり、導電体の抵抗およびインダクタンスを減少させることが可能となる。
　また、上記導電体は、従来のように円弧状にループさせて設置する必要がないので、より大きな断面積を持つ形状のものを用いることが可能となる。よって、導電体の抵抗およびインダクタンスの減少をさらに図ることも可能となる。
　さらに、導電体を用いた接続は、従来の接続工程（例えば、ワイヤボンディング工程）とほぼ同等の工程であり、工程の増加を招くことがない。また、通常の電極を備える半導体素子に適用可能である。
　したがって、複数の半導体素子を備えることで接続部分が多くなっている構成においても、汎用的かつ簡易な接続構成を用いて、半導体装置のパッケージ全体としての抵抗およびインダクタンスを減少させることが可能となる。
　以上のように、本発明に係る半導体装置は、上記半導体素子の第１面にある各電極は、上記リード端子のうち互いに異なるいずれか１つのリード端子と、導電体によってそれぞれ接続され、上記導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されている。それゆえ、汎用的かつ簡易な接続構成を用いて、半導体装置のパッケージ全体としての抵抗およびインダクタンスを減少させることができるという効果を奏する。
本発明の一実施形態に係る半導体装置の概略構成を示す図であり、図１の（ａ）は平面視を示し、図１の（ｂ）は図１の（ａ）に示されるＡ－Ａ’線断面視を示し、図１の（ｃ）は図１の（ａ）に示されるＢ－Ｂ’線断面視を示す。 図２の（ａ）～図２の（ｄ）は、上記半導体装置の他の構成例を示す図である。 図３は、本発明の他の実施形態に係る半導体装置の概略構成を示す図である。
　以下の各実施の形態では、ＭＯＳＦＥＴなどのパワートランジスタについて説明する。このパワートランジスタのような半導体装置は、規格で定められたパッケージを有している。ここでは、一例として、ＴＯ―２２０の規格品に適合するパッケージ形態を持つ半導体装置について説明するが、パッケージ形態はこれに限るものではない。
　〔実施の形態１〕
　本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。
　（半導体装置の概略構成）
　図１は、本実施の形態の半導体装置１の一構成例を示す図であり、図１の（ａ）は平面視を示し、図１の（ｂ）は図１の（ａ）に示されるＡ－Ａ’線断面視を示し、図１の（ｃ）は（ａ）に示されるＢ－Ｂ’線断面視を示す。なお、図１の（ａ）は、モールド樹脂１０を部分的に透過して図示している。
　図１に示すように、半導体装置１は、ヘッダ（金属板）２、半導体チップ（半導体素子）３、ゲート端子（第３リード端子）７、ドレイン端子（第１リード端子）８、ソース端子（第２リード端子）９、モールド樹脂（封止樹脂）１０、およびスペーサー１２を備えている。半導体装置１は、ＴＯ―２２０の規格品に対応している。
　ヘッダ２は、金属（銅やアルミニウムなど）からなる板状の台座である。ヘッダ２の一方の面（以下、上面とする）には、半導体チップ３、ゲート端子７、ドレイン端子８、ソース端子９、モールド樹脂１０、およびスペーサー１２が設けられている。ヘッダ２の一方の面と反対側の面（以下、下面とする）は、露出している。
　半導体チップ３は、ゲート電極４、ソース電極５、およびドレイン電極を有するパワーデバイス（例えばＭＯＳＦＥＴなど）が形成された半導体素子である。ゲート電極４およびソース電極５は、半導体チップ３の一方の面（（第１面：以下、上面とする）に形成され、ドレイン電極は、半導体チップ３の一方の面と反対側の面（第２面：以下、下面とする）に形成されている。
　半導体チップ３は、下面がヘッダ２に対向するように、ヘッダ２に設置されており、例えば、ダイボンディングなどによってヘッダ２に固定されている。これにより、半導体チップ３のドレイン電極は、ヘッダ２と電気的に接続されている。
　ゲート端子７、ドレイン端子８およびソース端子９は、金属（銅やアルミニウムなど）からなるリード端子である。ゲート端子７、ドレイン端子８およびソース端子９は、図１の（ａ）に示すように平面視において、互いに平行となるように並べられている。ゲート端子７は、半導体チップ３のゲート電極４と電気的に接続されている。ドレイン端子８は、ヘッダ２、すなわち半導体チップ３のドレイン電極と電気的に接続されている。ソース端子９は、半導体チップ３のソース電極５と電気的に接続されている。ゲート端子７、ドレイン端子８およびソース端子９のパッケージ内の接続構造については、詳細に後述する。
　スペーサー１２は、ゲート端子７とヘッダ２との間と、ソース端子９とヘッダ２との間との、計２箇所に設けられている。スペーサー１２は、ゲート端子７およびソース端子９の支え（接合時の強度確保）として機能している。スペーサー１２は、例えば、熱硬化性のエポキシ樹脂からなるが、これに限らず、支えとして十分な強度を確保でき、なおかつ絶縁性の固体材料であれば特に限定されない。
　モールド樹脂１０は、ヘッダ２の一部分、半導体チップ３、ゲート端子７の一部分、ドレイン端子８の一部分、ソース端子９の一部分、およびスペーサー１２を絶縁性樹脂（例えば、黒色）により封止している。ゲート端子７、ドレイン端子８、およびソース端子９は、モールド樹脂１０の同一側面から突出しており、外部と接続可能な端子（外部接続端子）として機能することができる。
　（リード端子の接続構造）
　次に、ゲート端子７、ドレイン端子８およびソース端子９のパッケージ内の接続構造について詳細に説明する。なお、以下では、図１の（ｂ）の上下方向および図１の（ｃ）の左右方向を「平面方向」とし、図１の（ｂ）の左右方向および図１の（ｃ）の上下方向を「高さ方向」とする。
　３つのリード端子（ゲート端子７、ドレイン端子８およびソース端子９）のモールド樹脂１０外に位置する部分は、その配置（平面方向および高さ方向の配置）が予め決められている。例えば、平面方向においては、３つのリード端子のモールド樹脂１０外に位置する部分は、規格に対応した所定の間隔で配置されている。また、高さ方向においては、ヘッダ２の下面を基準とすると、３つのリード端子のモールド樹脂１０外に位置する部分は、ヘッダ２の上面および半導体チップ３の上面よりもヘッダ２の下面から離れた場所、すなわちヘッダ２の上面および半導体チップ３の上面よりも高い場所に位置している。
　このため、上記３つのリード端子は、ヘッダ２または半導体チップ３の各電極と最適に接続できるように、モールド樹脂１０内において、その配置・形状が工夫されたり、部品（スペーサー１２）が追加されている。
　ドレイン端子８は、半田などによってヘッダ２に直接接合されている。このため、ドレイン端子８は、ドレイン端子８のヘッダ２との接合部分（端子の一方の端）と、ヘッダ２の上面とが同じ高さとなるように、モールド樹脂１０の内部で曲折されている。
　ゲート端子７およびソース端子９は、導電体１１ａ・１１ｂを用いた同等の接続構造を有している。つまりは、ゲート端子７は、導電体１１ａを介して、半導体チップ３のゲート電極４に接続され、ソース端子９は、導電体１１ｂを介して、半導体チップ３のソース電極５に接続されている。
　導電体１１ａ・１１ｂとしては、金属ワイヤが用いられる。なお、導電体１１ａ・１１ｂを実現する金属ワイヤとは、従来のワイヤボンディングで用いられる細くて長い金属ワイヤとは異なり、太くて短い金属ワイヤである。ゆえに、導電体１１ａ・１１ｂの断面は、従来と比較して面積が大きい、円形や楕円形の形状を有している。但し、導電体１１ａ・１１ｂとしては、上記のような比較的柔軟性を持つ金属ワイヤに限らず、太くて短い、断面多角形の板状の金属体を用いてもよい。また、導電体１１ａ・１１ｂの材質は、従来一般的な幅広い材質を使用することができる。なお、抵抗値や製造コストの点を考慮すると、断面形状は円形や、楕円形、四角形、材質は銅やアルミニウムが好ましい。
　導電体１１ａ・１１ｂとして金属ワイヤを用いる場合は、超音波ボンディングによって接合が行われる。導電体１１ａ・１１ｂとして板状の金属体を用いる場合は、接着ペースト（主に半田ペースト）によって接合が行われる。
　よって、導電体１１ａ・１１ｂを用いる半導体装置１においては、接続のために、半導体チップ３に従来のような特別な加工工程を必要としない。ゆえに、汎用品として生産されている半導体チップをそのまま使用できるなど、従来のパッケージと同じ工程で半導体装置１を製造することができ、幅広い用途への対応が可能となっている。
　また、平面視において、ゲート端子７の一方の端である導電体１１ａとの接合部分は、半導体チップ３と重ならず、かつ、半導体チップ３のゲート電極４と近接するように配置されている。また、平面視において、ソース端子９の一方の端である導電体１１ｂとの接合部分は、半導体チップ３と重ならず、かつ、半導体チップ３のソース電極５と近接するように配置されている。これにより、導電体１１ａ・１１ｂの長さ（平面方向の長さ）を小さくすることが可能となる。
　つまりは、ゲート端子７は、導電体１１ａの長さが最小となるように、半導体チップ３のゲート電極４の近くまで延設されている。また、ソース端子９は、導電体１１ｂの長さが最小となるように、半導体チップ３のソース電極５の近くまで延設されている。但し、半導体チップ３と、半導体チップ３に近接して配置されたゲート端子７およびソース端子９との間は、接触するのではなく、隙間が設けられている。この理由は、以下のとおりである。
　半導体装置１の製造工程は、ヘッダ２に半導体チップ３をボンディングする実装工程、半導体チップ３と３つのリード端子とを接続する接続工程、モールド樹脂１０を形成して半導体チップ３などを封止する封止工程、を含んでいる。そして、上記実装工程よりも前段階において、３つのリード端子は、一体形成されたリードフレームの形態となっており、上記実装工程では、このリードフレームが置かれたヘッダ２に、半導体チップ３を実装している。
　そのため、リード端子の位置は、半導体チップ３の搭載ずれを考慮して、半導体チップ３と干渉しないように設定されている（リード端子は、半導体チップ３の搭載時に妨げにならないような形状となっている）。上記半導体チップ３の搭載ずれは、半導体チップ３をヘッダ２に搭載する装置（ダイボンダー）の精度や、半導体チップ３をピックアップする治具（コレット）の形状などに依存する。なお、上記リードフレームは、上記封止工程後に切断されて、３つのリード端子として提供される。
　これにより、導電体１１ａによって接続されるゲート電極４およびゲート端子７の、平面方向の両者の配置距離は、半導体チップ３の搭載ずれを考慮して定められた最小距離となっている。また、導電体１１ｂによって接続されるソース電極５およびソース端子９の、平面方向の両者の配置距離は、半導体チップ３の搭載ずれを考慮して定められた最小距離となっている。
　一方、高さ方向において、導電体１１ａと接合される、ゲート端子７の接合部分と、半導体チップ３のゲート電極４の接合部分（半導体チップ３の上面）とは、同じ高さとなっている。つまりは、ゲート端子７は、ゲート端子７の導電体１１ａとの接合部分と、半導体チップ３のゲート電極４の接合部分とが同じ高さとなるように、モールド樹脂１０の内部で曲折されている。
　また、高さ方向において、導電体１１ｂと接合される、ソース端子９の接合部分と、半導体チップ３のソース電極５の接合部分（半導体チップ３の上面）とは、同じ高さとなっている。つまりは、ソース端子９は、ソース端子９の導電体１１ｂとの接合部分と、半導体チップ３のソース電極５の接合部分とが同じ高さとなるように、モールド樹脂１０の内部で曲折されている（図１の（ｂ）参照）。
　このように、半導体チップ３のゲート電極４の導電体１１ａとの接合面と、ゲート端子７の導電体１１ａとの接合面とが同じ高さであり、半導体チップ３のソース電極５の導電体１１ｂとの接合面と、ソース端子９の導電体１１ｂとの接合面とが同じ高さであることによって、導電体１１ａ・１１ｂを単純な形状、特に直線状に作成することが可能となり（直線状のものを用いることが可能となり）、結果、導電体１１ａ・１１ｂを最小限の長さとすることが可能となる。
　なお、ゲート端子７およびソース端子９は、上述のとおり、スペーサー１２を介してヘッダ２に支えられている。各スペーサー１２は、ゲート端子７の導電体１１ａとの接合部分の下方と、ソース端子９の導電体１１ｂとの接合部分との下方に、それぞれ配置されている。よって、スペーサー１２を、ゲート端子７およびソース端子９の高さ調整に寄与させることもできる。
　また、大きな断面面積を持つ導電体１１ａ・１１ｂで半導体チップ３の電極とリード端子とを接続する際に、例えば電気抵抗の低い銅を材料としたことでリード端子の強度が不足する場合でも、スペーサー１２およびヘッダ２によりリード端子を支える（強度を確保する）ことができるので、リード端子の高さを保ったまま、接続を行うことが可能となっている。
　以上のことから、半導体装置１においては、導電体１１ａ・１１ｂの長さを最小にすることが可能となり、導電体１１ａ・１１ｂの抵抗およびインダクタンスを最小限に抑制することが可能となる。
　さらには、導電体１１ａ・１１ｂを用いた接続は、従来の接続工程（例えば、ワイヤボンディング工程）とほぼ同等の工程であり、工程の増加を招くことがない。また、通常の電極を備える半導体チップに適用可能である。したがって、半導体装置１では、汎用的かつ簡易な接続構成を用いて、パッケージ全体としての抵抗およびインダクタンスを減少させることが可能となる。
　なお、上記の半導体装置１では、ゲート電極４の導電体１１ａとの接合面と、ゲート端子７の導電体１１ａとの接合面とを同じ高さとし、ソース電極５の導電体１１ｂとの接合面と、ソース端子９の導電体１１ｂとの接合面とを同じ高さとしているが、ここでいう「同じ高さ」とは、厳密に同じ高さであることに加えて、同じ高さとみなせる範囲（「ほぼ同じ高さ」）も含んでいる。また、直線状に導電体１１ａ・１１ｂを作成できる点において、ここでいう「直線状」とは、厳密に直線状であることに加えて、直線状とみなせる範囲（「ほぼ直線状」）も含んでいる。
　但し、同じ高さとすることが好ましいが、必ずしも同じ高さとする必要はない。つまりは、上述のようにリード端子を近接配置することによって、本実施形態による導電体は、従来用いられていた細く長いワイヤよりも短くなることは明らかであり、抵抗およびインダクタンスを減少させることが可能となる。また、本実施形態による導電体は、従来のように円弧状にループさせて設置する必要がないので、より大きな断面積を持つ形状のものを用いることが可能となる。よって、抵抗およびインダクタンスの減少をさらに図ることも可能となる。
　なお、半導体装置１では、スペーサー１２を備えているが、半導体チップ３の電極（ゲート電極４・ソース電極５）とリード端子（ゲート端子７・ソース端子９）とを導電体（導電体１１ａ・１１ｂ）で接続する際の強度を、リード端子自身のみで確保できる場合は、スペーサー１２を除いてもよい。
　（変形例）
　図２の（ａ）～図２の（ｄ）は、半導体装置１の変形例である半導体装置１ａ～１ｄの概略構成を示す図である。
　図２の（ａ）～図２の（ｃ）に示すように、半導体装置１ａ～１ｃは、半導体装置１の構成のうち、半導体チップ３に代えて半導体チップ３ａを備えたものである。半導体チップ３ａは、上面にゲート電極４ａおよびソース電極５ａを有しており、ゲート電極４ａおよびソース電極５ａは、隣接する３側面から等距離に配置されている。ゆえに、ゲート端子７およびソース端子９の配置には、３つの配置パターンが存在する。
　図２の（ａ）は、ゲート端子７およびソース端子９を、半導体チップ３ａを両側から挟むように配置する構成を示す。この配置構成は、最も基本的な形状となる。
　図２の（ｂ）は、ゲート端子７およびソース端子９を、モールド樹脂１０内にて半導体チップ３ａの手前で折り曲げて、半導体チップ３ａの同一側面側（半導体チップ３ａの手前側）に配置する構成を示す。折り曲げる角度は、４５度程度が好ましい。
　図２の（ｃ）は、ゲート端子７およびソース端子９を、モールド樹脂１０内にて半導体チップ３ａを回り込むように折り曲げて、半導体チップ３ａの同一側面側（半導体チップ３ａの向こう側）に配置する構成を示す。
　図２の（ｄ）に示すように、半導体装置１ｄは、半導体装置１の構成のうち、半導体チップ３に代えて半導体チップ３ｂを備えたものである。半導体チップ３ｂは、上面にゲート電極４ｂおよびソース電極５ｂを有しており、ゲート電極４ｂおよびソース電極５ｂは、隣接する３側面から等距離に配置されている。但し、半導体チップ３ｂは、半導体チップ３・３ａと比較して大きい。
　このような構成では、ゲート端子７およびソース端子９で半導体チップ３ｂを両側から挟むスペースが不足しているので、ゲート端子７およびソース端子９を、そのまま直進させて、半導体チップ３ｂの手前の同一側面側に配置することが好ましい。
　上記半導体装置１ａ～１ｄによれば、パッケージ全体としての抵抗およびインダクタンスの減少という点に着目すると、半導体装置１ｄの配置が、最もパッケージ内の導体（リード端子など）の長さが短いため、良好な位置関係となっている。その次に好ましいのは、半導体装置１ａ・１ｂの配置である。なお、半導体装置１ｃの配置は、半導体チップを１つだけ搭載したパッケージでは採用されにくい（複数の半導体チップを備える形態については後述する）。
　よって、導電体１１ａ・１１ｂの長さが最小になる配置パターンが複数存在する場合は、「リード端子の延設方向」、「各リード端子の間隔」、「半導体チップの形状および配置」、および「半導体チップの電極の形成位置」等から、「リード端子もできるだけ短くする（抵抗・インダクタンスの増加を防ぐ）」点、および／または、「できるだけ折り曲げの少ない形状とする（インダクタンスの増加を防ぐ）」点を考慮して、採用する配置パターンを決めることが好ましい。特に、「半導体チップの形状（大きさ）」および「半導体チップの電極の形成位置」が重要な要素となる。
　〔実施の形態２〕
　前記実施の形態１の半導体装置１は、１パッケージに１つの半導体チップ３を搭載したものであったが、これに限らず、１パッケージに複数の半導体チップを搭載してもよい。本実施の形態では、一例として、１パッケージに、電気的に接続された２つの半導体チップを搭載する形態について説明する。
　なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を適宜省略する。
　図３は、本実施の形態の半導体装置２０の一構成例を示す図である。なお、図３は、モールド樹脂１０を部分的に透過して図示している。
　図３に示すように、半導体装置２０は、ヘッダ２、半導体チップ（第１半導体素子・第２半導体素子）２１・２５、ゲート端子（第３リード端子）３１、ドレイン端子（第１リード端子）３２、ソース端子（第２リード端子）３３、モールド樹脂１０、およびスペーサー１２（図示せず）を備えている。半導体装置２０は、ＴＯ―２２０の規格品に対応しており、前記実施の形態１の半導体装置１と外観は同じである。
　半導体チップ２１は、ゲート電極２２、ソース電極２３、およびドレイン電極２４を有するＮチャネル型のパワートランジスタ（例えば、ＧａＮ）が形成された半導体素子である。ゲート電極２２、ソース電極２３、およびドレイン電極２４は、半導体チップ２１の一方の面（第１面：以下、上面とする）に形成されている。
　半導体チップ２５は、ゲート電極２６、ソース電極、およびドレイン電極２７を有するＮチャネル型のパワートランジスタ（例えば、ＭＯＳＦＥＴ）が形成された半導体素子である。ゲート電極２６およびドレイン電極２７は、半導体チップ２５の一方の面（第１面：以下、上面とする）に形成され、ソース電極は、半導体チップ２５の一方の面と反対側の面（第２面：以下、下面とする）に形成されている。
　半導体チップ２１・２５は、下面がヘッダ２に対向するように、ヘッダ２にそれぞれ設置されており、例えば、導電性ペースト（半田ペーストなど）や絶縁シートなどによってヘッダ２に固定されている。これにより、半導体チップ２５のソース電極は、ヘッダ２と電気的に接続されている。
　ゲート端子３１、ドレイン端子３２およびソース端子３３は、金属（銅やアルミニウムなど）からなるリード端子である。ゲート端子３１、ドレイン端子３２およびソース端子３３は、図３に示すように平面視において、互いに平行となるように並べられている。ゲート端子３１、ドレイン端子３２およびソース端子３３は、半導体チップ２１・２５と電気的に接続されている。
　ここで、半導体チップ２１・２５は、カスコード接続されている。具体的には、半導体チップ２１は、ドレイン電極２４がドレイン端子３２に電気的に接続され、ソース電極２３が半導体チップ２５のドレイン電極２７に電気的に接続され、ゲート電極２２がソース端子３３に電気的に接続されている。半導体チップ２５は、ソース電極がヘッダ２に電気的に接続され、ゲート電極２６がゲート端子３１に接続されている。
　また、ゲート端子３１、ドレイン端子３２およびソース端子３３と、半導体チップ２１・２５の各電極との間の電気的接続は、前記実施の形態１の半導体装置１のゲート端子７およびソース端子９の接続構造と同等の接続構造が適用されている。つまりは、ゲート端子３１は、導電体１１ｃを介して、半導体チップ２５のゲート電極２６と接続されている。ドレイン端子３２は、導電体１１ｇを介して、半導体チップ２１のドレイン電極２４と接続されている。ソース端子３３は、導電体１１ｆを介して、半導体チップ２１のゲート電極２２と接続されている。
　ゲート端子３１、ドレイン端子３２およびソース端子３３の形状および配置は、導電体１１ｃ・１１ｇ・１１ｆが最小長さとなるように、上述したように平面方向および高さ方向の位置が設定されて、決められている。なお、ゲート端子３１、ドレイン端子３２およびソース端子３３の下方には、スペーサー１２が設けられているが、必要に応じて省略することもできる。
　また、半導体チップ２１のソース電極２３と、半導体チップ２５のドレイン電極２７とは、導電体１１ｄを介して接続されている。さらに、ソース端子３３は、導電体１１ｅを介してヘッダ２に接続されている。これにより、ソース端子３３は、半導体チップ２５のソース電極と電気的に接続されている。なお、ソース端子３３－ヘッダ２間の電気的接続は、導電体１１ｅを用いずに、半田によって接続してもよい。
　導電体１１ｃ～１１ｇは、前記実施の形態１の導電体１１ａ・１１ｂと同等の構成（材質，形状）を有している。
　通常、２つの半導体チップ２１・２５を備える構成においては、接続部分が多くなり、その分だけ抵抗値が大きくなる。
　これに対し、上記の構成を有する半導体装置２０によれば、抵抗およびインダクタンスを極力減少させるような接続構造を採用しているので、高機能のパワーデバイスを実現しつつ、パッケージ全体としての抵抗およびインダクタンスを減少させることが可能となる。
　また、上記のような導電体を用いた接続構造は、１パッケージに３つ以上の半導体チップを搭載する場合でも同様に適用することができ、同様の効果を奏することができる。
　なお、上述の各実施形態においては、ゲート・ドレイン・ソースにそれぞれ対応する３つのリード端子を備える構成について説明したが、リード端子の数は３に限るものではない。つまりは、パワートランジスタのパッケージは多種存在しており、パッケージの形やリード端子の数は多様である。それゆえ、パッケージなどに応じて、リード端子は４つ以上備えていてもよい。すなわち、ゲート・ドレイン・ソースにそれぞれ対応する、少なくとも３つのリード端子を備えていればよい。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　〔まとめ〕
　以上のように、本発明に係る半導体装置は、
　金属板と、上記金属板に設置された１つの半導体素子と、上記半導体素子に電気的に接続された少なくとも３つのリード端子とを備える半導体装置であって、
　上記半導体素子は、該半導体素子の第１面に少なくとも１つの電極を有するとともに、上記第１面の反対側にある第２面が上記金属板と対向するように、上記金属板に設置され、
　上記リード端子は、上記半導体素子と重ならないように配置され、
　上記半導体素子の第１面にある各電極は、上記リード端子のうち互いに異なるいずれか１つのリード端子と、導電体によってそれぞれ接続され、
　上記導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されていることを特徴としている。
　上記の構成によれば、導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されているので、リード端子と電極とを接続する導電体を短くすることが可能となり、導電体の抵抗およびインダクタンスを減少させることが可能となる。
　また、上記導電体は、従来のように円弧状にループさせて設置する必要がないので、より大きな断面積を持つ形状のものを用いることが可能となる。よって、導電体の抵抗およびインダクタンスの減少をさらに図ることも可能となる。
　さらに、導電体を用いた接続は、従来の接続工程（例えば、ワイヤボンディング工程）とほぼ同等の工程であり、工程の増加を招くことがない。また、通常の電極を備える半導体素子に適用可能である。
　したがって、半導体装置では、汎用的かつ簡易な接続構成を用いて、半導体装置のパッケージ全体としての抵抗およびインダクタンスを減少させることが可能となる。
　また、本発明に係る半導体装置では、上記導電体によって接続される電極およびリード端子は、該電極の該導電体との接合部分と、該リード端子の該導電体との接合部分とが同じ高さに位置していることが好ましい。
　上記の構成によれば、導電体を直線状に設けることが可能となる。よって、導電体の長さを最小にすることが可能となり、導電体の抵抗およびインダクタンスを最小限に抑制することが可能となる。
　また、本発明に係る半導体装置では、上記導電体は、直線状の形状を有している構成とすることもできる。
　また、本発明に係る半導体装置では、上記導電体によって接続される電極およびリード端子の両者の配置距離は、上記半導体素子の搭載ずれを考慮して定められた最小距離である構成とすることもできる。
　また、本発明に係る半導体装置では、上記半導体素子は、上記第２面に少なくとも１つの電極をさらに有している構成とすることもできる。
　また、本発明に係る半導体装置では、上記導電体に接続されるリード端子は、外部と接続可能な端子として機能する構成とすることもできる。
　また、本発明に係る半導体装置では、絶縁性のスペーサーをさらに備え、上記導電体に接続されるリード端子は、上記スペーサーを介して上記金属板に支えられていることが好ましい。
　上記の構成によれば、導電体を用いて半導体チップの電極とリード端子とを接続する際に、リード端子の強度が不足する場合でも、スペーサーおよび金属板によりリード端子を支えることができるので、リード端子の高さを保ったまま、接続を行うことが可能となる。
　また、本発明に係る半導体装置では、少なくとも上記半導体素子を封止する封止樹脂をさらに備え、上記導電体に接続されるリード端子は、該導電体との接合部分を含む一部分が上記封止樹脂内に配置され、該一部分以外の部分が上記封止樹脂外に配置されている構成とすることもできる。
　また、本発明に係る半導体装置では、上記半導体素子には、ドレイン電極、ソース電極およびゲート電極を有するパワートランジスタが形成されており、上記リード端子として、上記ドレイン電極に電気的に接続される第１リード端子と、上記ソース電極に電気的に接続される第２リード端子と、上記ゲート電極に電気的に接続される第３リード端子とを備えている構成とすることもできる。
　本発明に係る半導体装置は、
　金属板と、上記金属板に設置された複数の半導体素子と、上記複数の半導体素子に電気的に接続された少なくとも３つのリード端子とを備える半導体装置であって、
　上記複数の半導体素子のそれぞれは、該半導体素子の第１面に少なくとも１つの電極を有するとともに、上記第１面の反対側にある第２面が上記金属板と対向するように、上記金属板に設置され、
　上記リード端子は、上記複数の半導体素子と重ならないように配置され、
　上記複数の半導体素子の各第１面にある全ての電極のうち少なくとも１つの電極は、上記リード端子のうち互いに異なるいずれか１つのリード端子と、導電体によってそれぞれ接続され、
　上記導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されていることを特徴としている。
　上記の構成によれば、導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されているので、リード端子と電極とを接続する導電体を短くすることが可能となり、導電体の抵抗およびインダクタンスを減少させることが可能となる。
　また、上記導電体は、従来のように円弧状にループさせて設置する必要がないので、より大きな断面積を持つ形状のものを用いることが可能となる。よって、導電体の抵抗およびインダクタンスの減少をさらに図ることも可能となる。
　さらに、導電体を用いた接続は、従来の接続工程（例えば、ワイヤボンディング工程）とほぼ同等の工程であり、工程の増加を招くことがない。また、通常の電極を備える半導体素子に適用可能である。
　したがって、複数の半導体素子を備えることで接続部分が多くなっている構成においても、汎用的かつ簡易な接続構成を用いて、半導体装置のパッケージ全体としての抵抗およびインダクタンスを減少させることが可能となる。
　また、本発明に係る半導体装置では、上記導電体によって接続される電極およびリード端子は、該電極の該導電体との接合部分と、該リード端子の該導電体との接合部分とが同じ高さに位置していることが好ましい。
　上記の構成によれば、導電体を直線状に設けることが可能となる。よって、導電体の長さを最小にすることが可能となり、導電体の抵抗およびインダクタンスを最小限に抑制することが可能となる。
　また、本発明に係る半導体装置では、上記導電体は、直線状の形状を有している構成とすることもできる。
　また、本発明に係る半導体装置では、上記導電体によって接続される電極およびリード端子の両者の配置距離は、該電極を有する半導体素子の搭載ずれを考慮して定められた最小距離である構成とすることもできる。
　また、本発明に係る半導体装置では、上記複数の半導体素子のうち少なくとも１つの半導体素子は、上記第２面に少なくとも１つの電極をさらに有している構成とすることもできる。
　また、本発明に係る半導体装置では、上記導電体に接続されるリード端子は、外部と接続可能な端子として機能する構成とすることもできる。
　また、本発明に係る半導体装置では、絶縁性のスペーサーをさらに備え、上記導電体に接続されるリード端子は、上記スペーサーを介して上記金属板に支えられていることが好ましい。
　上記の構成によれば、導電体を用いて半導体チップの電極とリード端子とを接続する際に、リード端子の強度が不足する場合でも、スペーサーおよび金属板によりリード端子を支えることができるので、リード端子の高さを保ったまま、接続を行うことが可能となる。
　また、本発明に係る半導体装置では、少なくとも上記複数の半導体素子を封止する封止樹脂をさらに備え、上記導電体に接続されるリード端子は、該導電体との接合部分を含む一部分が上記封止樹脂内に配置され、該一部分以外の部分が上記封止樹脂外に配置されている構成とすることもできる。
　また、本発明に係る半導体装置では、上記複数の半導体素子として、第１半導体素子および第２半導体素子を備え、上記リード端子として、第１リード端子、第２リード端子および第３リード端子を備え、上記第１半導体素子および上記第２半導体素子にはそれぞれ、ドレイン電極、ソース電極およびゲート電極を有するＮチャネル型のパワートランジスタが形成されており、上記第１半導体素子のドレイン電極は、上記第１リード端子に電気的に接続され、上記第１半導体素子のソース電極は、上記第２半導体素子のドレイン電極に電気的に接続され、上記第１半導体素子のゲート電極は、上記第２半導体素子のソース電極に電気的に接続され、上記第２半導体素子のソース電極は、上記第２リード端子に電気的に接続され、上記第２半導体素子のゲート電極は、上記第３リード端子に電気的に接続されている構成とすることもできる。
　本発明の半導体装置は、パワートランジスタを実装したデバイスに適用できる。
　１，１ａ，１ｂ，１ｃ，１ｄ　半導体装置
　２　　　　　　　　　　　　　ヘッダ（金属板）
　３，３ａ，３ｂ　　　　　　　半導体チップ（半導体素子）
　４，４ａ，４ｂ　　　　　　　ゲート電極（電極）
　５，５ａ，５ｂ　　　　　　　ソース電極（電極）
　７，３１　　　　　　　　　　ゲート端子（リード端子、第３リード端子）
　８，３２　　　　　　　　　　ドレイン端子（リード端子、第１リード端子）
　９，３３　　　　　　　　　　ソース端子（リード端子、第２リード端子）
　１０　　　　　　　　　　　　モールド樹脂（封止樹脂）
　１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ　導電体
　１２　　　　　　　　　　　　スペーサー
　２０　　　　　　　　　　　　半導体装置
　２１　　　　　　　　　　　　半導体チップ（半導体素子、第１半導体素子）
　２２，２６　　　　　　　　　ゲート電極（電極）
　２３　　　　　　　　　　　　ソース電極（電極）
　２４，２７　　　　　　　　　ドレイン電極（電極）
　２５　　　　　　　　　　　　半導体チップ（半導体素子、第２半導体素子）

Claims (18)

  1. 　金属板と、上記金属板に設置された１つの半導体素子と、上記半導体素子に電気的に接続された少なくとも３つのリード端子とを備える半導体装置であって、
    　上記半導体素子は、該半導体素子の第１面に少なくとも１つの電極を有するとともに、上記第１面の反対側にある第２面が上記金属板と対向するように、上記金属板に設置され、
    　上記リード端子は、上記半導体素子と重ならないように配置され、
    　上記半導体素子の第１面にある各電極は、上記リード端子のうち互いに異なるいずれか１つのリード端子と、導電体によってそれぞれ接続され、
    　上記導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されていることを特徴とする半導体装置。
  2. 　上記導電体によって接続される電極およびリード端子は、該電極の該導電体との接合部分と、該リード端子の該導電体との接合部分とが同じ高さに位置していることを特徴とする請求項１に記載の半導体装置。
  3. 　上記導電体は、直線状の形状を有していることを特徴とする請求項１または２に記載の半導体装置。
  4. 　上記導電体によって接続される電極およびリード端子の両者の配置距離は、上記半導体素子の搭載ずれを考慮して定められた最小距離であることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 　上記半導体素子は、上記第２面に少なくとも１つの電極をさらに有していることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 　上記導電体に接続されるリード端子は、外部と接続可能な端子として機能することを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　絶縁性のスペーサーをさらに備え、
    　上記導電体に接続されるリード端子は、上記スペーサーを介して上記金属板に支えられていることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 　少なくとも上記半導体素子を封止する封止樹脂をさらに備え、
    　上記導電体に接続されるリード端子は、該導電体との接合部分を含む一部分が上記封止樹脂内に配置され、該一部分以外の部分が上記封止樹脂外に配置されていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 　上記半導体素子には、ドレイン電極、ソース電極およびゲート電極を有するパワートランジスタが形成されており、
    　上記リード端子として、上記ドレイン電極に電気的に接続される第１リード端子と、上記ソース電極に電気的に接続される第２リード端子と、上記ゲート電極に電気的に接続される第３リード端子とを備えていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
  10. 　金属板と、上記金属板に設置された複数の半導体素子と、上記複数の半導体素子に電気的に接続された少なくとも３つのリード端子とを備える半導体装置であって、
    　上記複数の半導体素子のそれぞれは、該半導体素子の第１面に少なくとも１つの電極を有するとともに、上記第１面の反対側にある第２面が上記金属板と対向するように、上記金属板に設置され、
    　上記リード端子は、上記複数の半導体素子と重ならないように配置され、
    　上記複数の半導体素子の各第１面にある全ての電極のうち少なくとも１つの電極は、上記リード端子のうち互いに異なるいずれか１つのリード端子と、導電体によってそれぞれ接続され、
    　上記導電体に接続されるリード端子の該導電体との接合部分は、該導電体を介して接続される電極と近接するように配置されていることを特徴とする半導体装置。
  11. 　上記導電体によって接続される電極およびリード端子は、該電極の該導電体との接合部分と、該リード端子の該導電体との接合部分とが同じ高さに位置していることを特徴とする請求項１０に記載の半導体装置。
  12. 　上記導電体は、直線状の形状を有していることを特徴とする請求項１０または１１に記載の半導体装置。
  13. 　上記導電体によって接続される電極およびリード端子の両者の配置距離は、該電極を有する半導体素子の搭載ずれを考慮して定められた最小距離であることを特徴とする請求項１０から１２のいずれか１項に記載の半導体装置。
  14. 　上記複数の半導体素子のうち少なくとも１つの半導体素子は、上記第２面に少なくとも１つの電極をさらに有していることを特徴とする請求項１０から１３のいずれか１項に記載の半導体装置。
  15. 　上記導電体に接続されるリード端子は、外部と接続可能な端子として機能することを特徴とする請求項１０から１４のいずれか１項に記載の半導体装置。
  16. 　絶縁性のスペーサーをさらに備え、
    　上記導電体に接続されるリード端子は、上記スペーサーを介して上記金属板に支えられていることを特徴とする請求項１０から１５のいずれか１項に記載の半導体装置。
  17. 　少なくとも上記複数の半導体素子を封止する封止樹脂をさらに備え、
    　上記導電体に接続されるリード端子は、該導電体との接合部分を含む一部分が上記封止樹脂内に配置され、該一部分以外の部分が上記封止樹脂外に配置されていることを特徴とする請求項１０から１６のいずれか１項に記載の半導体装置。
  18. 　上記複数の半導体素子として、第１半導体素子および第２半導体素子を備え、
    　上記リード端子として、第１リード端子、第２リード端子および第３リード端子を備え、
    　上記第１半導体素子および上記第２半導体素子にはそれぞれ、ドレイン電極、ソース電極およびゲート電極を有するＮチャネル型のパワートランジスタが形成されており、
    　上記第１半導体素子のドレイン電極は、上記第１リード端子に電気的に接続され、
    　上記第１半導体素子のソース電極は、上記第２半導体素子のドレイン電極に電気的に接続され、
    　上記第１半導体素子のゲート電極は、上記第２半導体素子のソース電極に電気的に接続され、
    　上記第２半導体素子のソース電極は、上記第２リード端子に電気的に接続され、
    　上記第２半導体素子のゲート電極は、上記第３リード端子に電気的に接続されていることを特徴とする請求項１０から１７のいずれか１項に記載の半導体装置。
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