WO2012137309A1 - 窒化物電子デバイスを作製する方法 - Google Patents

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政也 岡田
木山　誠
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    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • Patent Document 1 describes a semiconductor device. This semiconductor device provides a semiconductor device with improved electrical characteristics by improving pinch-off characteristics or improving mobility of a channel layer.
  • An object of the present invention is to provide a method of manufacturing a nitride electronic device that can reduce gate leakage current.
  • the invention according to one aspect of the present invention is a method of manufacturing a nitride electronic device.
  • a carrier supply layer is grown on a channel layer on the main surface of the substrate by supplying a source gas containing ammonia and a Group III element source to the growth reactor after the substrate is placed in the growth reactor.
  • the channel layer includes a first portion and a second portion, and the first portion is relative to a surface of the channel layer perpendicular to the c-axis of the gallium nitride semiconductor and the main surface of the substrate.
  • the second portion extends along a first reference surface that is inclined, the second portion extends along a second reference surface that is inclined with respect to the first portion, and the carrier supply layer includes: Including a first portion and a second portion, wherein the first portion is grown on the first portion of the channel layer, and the second portion is on the second portion of the channel layer.
  • the process of exposing the substrate product to a temperature lower than the growth temperature in a predetermined atmosphere after the growth of the carrier supply layer is completed before forming the gate electrode on the first portion of the carrier supply layer. I do.
  • the predetermined atmosphere contains nitrogen and does not contain ammonia
  • the surface of the first portion of the carrier supply layer is modified, and the inclination of the first portion of the carrier supply layer and the channel layer and the surface thereof are modified.
  • Surface defects caused by flatness can be reduced.
  • the predetermined atmosphere can promote migration after growth on the surface of the carrier supply layer and improve surface flatness. Therefore, gate leakage current due to surface defects can be reduced.
  • the opening has a side surface inclined with respect to the main surface of the semiconductor stack, and the side surface of the opening includes a side surface of the drift layer, a side surface of the current blocking layer, and a side surface of the contact layer,
  • the first portion of the channel layer is grown on the side surface of the opening
  • the second portion of the channel layer is grown on the main surface of the semiconductor stack
  • the second gallium nitride based semiconductor Unlike the conductivity type of the first gallium nitride semiconductor, the gate electrode is formed on a side surface of the current blocking layer
  • the conductivity type of the second gallium nitride semiconductor is the third conductivity type. This is different from the conductivity type of gallium nitride based semiconductor.
  • the crystal regrowth for the channel layer and the carrier supply layer is affected by the surface flatness of the opening side surface as a base.
  • the channel layer and the carrier supply layer are grown on the opening side surface, and the opening side surface is formed by dry etching. For this reason, the roughness of the surface state of the opening side surface is large.
  • the surfaces of the channel layer and the first portion of the carrier supply layer are affected by the roughness of the base.
  • the predetermined atmosphere contains nitrogen and does not contain ammonia, so the surface roughness of the first portion of the carrier supply layer is modified to reduce the surface roughness due to etching. Can do. Therefore, gate leakage current due to surface defects can be reduced.
  • the material of the channel layer and the carrier supply layer can be any one of InGaN / AlGaN, GaN / AlGaN, and AlGaN / AlN.
  • a suitable combination of a channel layer and a carrier supply layer is provided.
  • the manufacturing method includes: (h) forming the predetermined atmosphere in the growth furnace while maintaining the temperature of the substrate product at the growth temperature after the growth of the carrier supply layer is completed. Can be further provided. After the predetermined atmosphere is provided to the growth furnace, the temperature of the substrate product can be started to decrease from the growth temperature.
  • the temperature drop is performed in a predetermined atmosphere, the technical contribution of the surface modification can be obtained even during the temperature drop.
  • nitride decomposition occurs in the nitrogen atmosphere. By lowering the temperature, it is possible to avoid the decomposition of the group III atom from the outermost surface beyond the desired amount.
  • the substrate may include a conductive free-standing group III nitride substrate.
  • the main surface of the freestanding group III nitride substrate is preferably in the range of ⁇ 20 degrees to +20 degrees with respect to the c-axis of the group III nitride of the substrate from the viewpoint of flatness after epi growth.
  • the method may further include a step of forming a drain electrode on the back surface of the substrate. According to this manufacturing method, the above angle range is suitable for a useful device.
  • an angle formed between the first reference surface and the second reference surface is in a range of 5 degrees to 40 degrees. According to this manufacturing method, the above angle range is suitable for a useful device.
  • the manufacturing method may further include a step of forming a source electrode on the main surface of the semiconductor stack after taking out the substrate product.
  • the source electrode supplies a potential to the current blocking layer and the contact layer, the channel layer and the carrier supply layer form a junction, a two-dimensional electron gas layer is formed at the junction, and the source electrode Can supply carriers flowing through the channel layer.
  • the current blocking layer functions as a back gate of the channel layer.
  • the gate electrode can form a junction with the first portion of the carrier supply layer. According to this manufacturing method, a transistor that controls channel carriers using a gate electrode that forms a Schottky junction with a semiconductor can be provided.
  • the gate insulating film can be grown by an atomic layer deposition (ALD) method.
  • ALD atomic layer deposition
  • a method of manufacturing a nitride electronic device that can reduce gate leakage current is provided.
  • FIG. 7 is a diagram showing a temperature change sequence in regrowth.
  • FIG. 8 is a drawing showing a scanning electron microscope image of the epitaxial regrowth surface of the substrate product.
  • FIG. 9 is a drawing showing measurement of current leakage between the gate and the drain of the transistor fabricated in the example.
  • FIG. 1 is a process flow diagram showing main steps in a method for producing a nitride electronic device, an epitaxial substrate, and a substrate product according to an embodiment of the present invention.
  • step S102 the group III nitride semiconductor substrate 51 is placed in a growth furnace (shown as reference number “10a” in FIG. 2A), and then the group III nitride semiconductor substrate 51 is thermally cleaned.
  • the thermal cleaning is performed by heat treatment of the group III nitride semiconductor substrate 51 in an atmosphere containing ammonia and hydrogen, for example.
  • the heat treatment is, for example, about 10 minutes.
  • the heat treatment temperature is, for example, about 1030 degrees Celsius.
  • the furnace pressure is, for example, 100 Torr.
  • step S ⁇ b> 103 the semiconductor stack 53 is grown on the main surface 51 a of the substrate 51 to form the epitaxial substrate E.
  • a drift layer 55 made of a first conductivity type gallium nitride semiconductor
  • a current blocking layer 57 made of a second conductivity type gallium nitride semiconductor
  • 59 are grown on the main surface 51a of the substrate 51 in order. This growth is performed by, for example, a metal organic chemical vapor deposition method.
  • the drift layer 55 is made of, for example, undoped GaN having a thickness of 5 ⁇ m
  • the current blocking layer 57 is made of, for example, Mg-doped p-type GaN having a thickness of 0.5 ⁇ m
  • the contact layer 59 is made of, for example, Si-doped n having a thickness of 0.2 ⁇ m. It consists of + type GaN.
  • Each of the junctions 61 a and 61 b in the semiconductor stack 53 also has the same plane orientation as the plane orientation of the main surface 51 a of the substrate 51. At this time, the thickness of the semiconductor stack 53 is 5.7 ⁇ m.
  • step S104 the epitaxial substrate E is taken out from the growth furnace 10a. Thereafter, in step S105, an opening is formed in the semiconductor stack 53.
  • a mask 63 is formed on the surface 53a of the semiconductor stack 53 by photolithography.
  • the mask 63 can be made of, for example, a resist or a silicon oxide film.
  • the mask 63 has an opening 63 a that defines the shape and position of the opening formed in the semiconductor stack 53.
  • step S105-2 the epitaxial substrate E is placed in the etching apparatus 10b shown in FIG. Using this apparatus 10b and the mask 63, the semiconductor stacked layer 53 is dry etched.
  • This dry etching can be, for example, reactive ion etching (RIE). Chlorine gas can be used as an etchant.
  • An opening 65 is formed in the semiconductor stack 53 by etching using the mask 63. As a result of the opening formation, the semiconductor stack 53b including the opening 65 is formed.
  • the opening 65 reaches the drift layer from the contact layer 59 on the surface 53a.
  • the opening 65 is defined by a side surface 65d and a bottom surface 65e.
  • An upper surface 55 b of the drift layer 55 appears on the bottom surface 65 e of the opening 65.
  • step S105-3 the mask 63 is removed as shown in part (b) of FIG. As a result, a substrate product SP1 is formed.
  • the opening 65 has first to third portions 65a, 65b, 65c.
  • the first portion 65a the upper surface 55b (bottom surface 65e) of the drift layer 55 is exposed.
  • the side surface 65d of the opening 65 extends in an inclined manner from the upper surface 55b of the drift layer 55 to the surface 53a of the semiconductor stack 53b.
  • the semiconductor stack 53b has a mesa shape or a shape including a recess (for example, a groove) according to the shape of the opening 63.
  • the side surface 65d is inclined with respect to the main surface 51a of the substrate 51, and is inclined with respect to the surface 53a of the semiconductor stack 53b. The specific inclination angle of the side surface 65d can be controlled by etching.
  • One of the side surfaces 65d extends along the reference plane R11 as a whole, and the other side of the side surfaces 65d extends along the reference plane R12 as a whole.
  • These reference planes R11 and R12 are inclined with respect to the reference axis Cx indicating the direction of the c-axis of the group III nitride substrate 51 and the main surface 51a of the substrate 51.
  • the normal lines of the reference surfaces R11 and R12 are inclined with respect to the c-axis, and the main surface 53a of the semiconductor stack 53b extends along the reference surface R13.
  • the angle formed between the normal line of the reference planes R11 and R12 and the c-axis is larger than the angle formed between the normal line of the reference plane R13 and the c-axis.
  • the main surface 53 a of the semiconductor stack 53 b can be substantially parallel to the main surface 51 a of the substrate 51.
  • the angle formed by the reference surfaces R11 and R12 (that is, the side surface 65d) and the reference surface R13 (main surfaces 63a and 51a) can be in the range of 5 degrees to 40 degrees, for example.
  • the substrate product SP1 is placed in the growth furnace 10a in step S106.
  • a source gas G1 containing ammonia and a group III element source is supplied to the growth reactor 10a, and as shown in FIG. 4A, the main surface 53a of the semiconductor stack 53b and the side surface 65d of the opening 65 are provided.
  • the channel layer 69 is grown on the bottom surface 65e at the growth temperature TG1.
  • the channel layer 69 is made of a gallium nitride based semiconductor.
  • the channel layer 68 includes a first portion 69a, a second portion 69b, and a third portion 69c.
  • the first portion 69a is grown on the side surface 65d of the opening 65, and extends along the reference plane R21.
  • the reference plane R21 is inclined with respect to the plane perpendicular to the c-axis of the gallium nitride based semiconductor of the channel layer 69 and the main surface 51a of the substrate 51.
  • the second portion 69b is grown on the main surface 53a of the semiconductor stack 53b and extends along the reference plane R22 orthogonal to the c-axis.
  • the first portion 69a is inclined with respect to the reference plane R22.
  • the third portion 69c is grown on the bottom surface 65e of the opening 65, and extends along the reference plane R23.
  • the first portion 69a is inclined with respect to the reference plane R23.
  • the reference surface R23 is substantially parallel to the reference surface R22, and the reference surface R23 and the reference surface R22 are parallel to the main surface 51a of the substrate 51.
  • a source gas G2 containing ammonia and a group III element source is supplied to the growth reactor 10a, and as shown in FIG. 4B, the main surface 53a of the semiconductor stack 53b and the side surface 65d of the opening 65 are provided.
  • the carrier supply layer 71 is grown at the growth temperature TG2.
  • the carrier supply layer 71 forms a heterojunction 70 with the channel layer 69.
  • the carrier supply layer 71 is made of a group III nitride semiconductor.
  • the carrier supply layer 71 includes a first portion 71a, a second portion 71b, and a third portion 71c.
  • the first portion 71a is grown on the side surface 65d of the opening 65 and extends along the reference plane R31.
  • the reference plane R31 is inclined with respect to a plane orthogonal to the c-axis of the gallium nitride semiconductor of the carrier supply layer 71 (which faces the same direction as the c-axis of the substrate 51) and the main surface 51a of the substrate 51.
  • the second portion 71b is grown on the main surface 53a of the semiconductor stack 53b and extends along the reference plane R32.
  • the first portion 71a is inclined with respect to the reference plane R32.
  • the third portion 71c is grown on the bottom surface 65e of the opening 65 and extends along the reference plane R33.
  • the first portion 71a is inclined with respect to the reference plane R33.
  • the first angle formed between the first axis orthogonal to the reference plane R31 and the c-axis of the gallium nitride semiconductor of the carrier supply layer 71 is the second axis orthogonal to the reference plane R32 and the gallium nitride of the carrier supply layer 71. It is larger than the second angle formed with the c-axis of the semiconductor.
  • the second angle is zero and a slight angle.
  • the first angle corresponds to the inclination of the side surface 65d of the opening 65 and is larger than the second angle, and therefore the inclination of the first portions 69a and 71a is large.
  • a predetermined atmosphere in the growth furnace 10a while maintaining the temperature of the substrate product SP2 at the growth temperature TG2 after the growth of the carrier supply layer 71 is completed.
  • the temperature of the substrate product SP2 can be started to decrease from the growth temperature TG2.
  • this manufacturing method by forming a predetermined atmosphere in the growth furnace 10, it is possible to avoid that the outermost surface of the substrate product SP2 is exposed to ammonia for a long time.
  • the atmosphere after the completion of crystal growth contains ammonia, nitrogen atoms from ammonia decomposed in the growth furnace 10a are adsorbed on the outermost surface of the substrate product SP2 and hinder surface migration of group III atoms.
  • group III atoms having a lower vapor pressure than nitrogen remain on the outermost surface, and group III atoms remain at an appropriate density on the outermost surface. .
  • a source electrode can be formed on the main surface 53a of the semiconductor laminate 53b.
  • the source electrode 73 supplies a potential to the current blocking layer 57 and the contact layer 59.
  • the channel layer 69 and the carrier supply layer 71 form a junction 70, and a two-dimensional carrier gas layer is formed in the junction 70.
  • the source electrode 73 supplies carriers that flow through the channel layer 69, and the carriers flow to the drift layer 55 through the two-dimensional carrier gas layer. According to this manufacturing method, since the source electrode 73 supplies a potential to the current blocking layer 57 and the contact layer 59, the current blocking layer 57 serves as a back gate for the channel layer 69.
  • the first portion 69 a of the channel layer 69 is formed on the surface perpendicular to the c-axis of the gallium nitride semiconductor and the main surface 51 a of the substrate 51. It extends along the reference plane R21 which is inclined with respect to it. Therefore, the first and second portions 69a and 69b of the channel layer 69 have different plane orientations.
  • the first and second portions 71a and 71b of the carrier supply layer 71 are grown on the first and second portions 69a and 69b of the channel layer 69, respectively.
  • the gate electrode 79 can be formed on the gate insulating film 77.
  • the gate electrode 79 forms a junction with the gate insulating film 77. According to this manufacturing method, a transistor including the gate electrode 79 that controls channel carriers through the insulating film 77 can be provided.
  • a gate electrode that forms a junction with the first portion 71 a of the carrier supply layer 71 can be formed without forming the gate insulating film 77. According to this manufacturing method, a transistor that controls channel carriers using a gate electrode that forms a Schottky junction with a semiconductor can be provided.
  • the gallium nitride semiconductor of the drift layer 55, the gallium nitride semiconductor of the current blocking layer 57, and the gallium nitride semiconductor of the contact layer 59 are n-type GaN / p-type GaN / n + -type GaN and n-type GaN / p-type. It can be either AlGaN / n + type GaN. These can provide a suitable combination of drift layer 55, current blocking layer 57 and contact layer 59.
  • FIG. 6 is a drawing showing the structure of the nitride electronic device according to the present embodiment.
  • a heterojunction transistor 11 will be described as an example of a nitride electronic device.
  • the heterojunction transistor 11 includes a conductive substrate 13, a semiconductor stack 15, a drift layer 17, a channel layer 19, a carrier supply layer 21, and a gate electrode 23.
  • the conductive substrate 13 has a group III nitride main surface 13a and a group III nitride back surface 13b.
  • Group III nitride main surface 13a is preferably c-plane, and can have a slight off-angle for good crystal growth.
  • the semiconductor stack 15 has an opening 16 that is recessed in the direction of the main surface 13 a of the conductive substrate 13.
  • the opening 16 is defined by a mesa, a recess, or a groove formed in the semiconductor stack 15.
  • the channel layer 19 is made of a gallium nitride based semiconductor and is provided in the opening 16 of the semiconductor stack 15.
  • the carrier supply layer 21 is made of a group III nitride semiconductor, and is provided in the opening 16 of the semiconductor stack 15 and extends on the channel layer 19 in the opening 16.
  • the gate electrode 23 is provided on the carrier supply layer 21, and the carrier supply layer 21 is located between the channel layer 19 and the gate electrode 23 in the opening 16.
  • the channel layer 19 and the carrier supply layer 21 form a heterojunction 20.
  • the gate electrode 23 controls the generation of a two-dimensional electron gas along the heterojunction 20.
  • the semiconductor stack 15 includes a first conductivity type gallium nitride semiconductor layer 25, a second conductivity type gallium nitride semiconductor layer 27, and a gallium nitride semiconductor layer 29.
  • the first conductivity type gallium nitride based semiconductor layer 25 has, for example, n conductivity, and is provided on the main surface 13 a of the substrate 13.
  • the second conductivity type gallium nitride based semiconductor layer 27 has p conductivity, for example, and is provided between the main surface 13 a of the conductive substrate 13 and the first conductivity type gallium nitride based semiconductor layer 25.
  • the gallium nitride based semiconductor layer 29 has n conductivity, for example, and is provided on the main surface 13 a of the substrate 13.
  • the carrier supply layer 21 and the channel layer 19 extend between the side surface of the second conductivity type gallium nitride based semiconductor layer 27 and the gate electrode 23.
  • the first conductivity type gallium nitride based semiconductor layer 25 has an end face 25 a located on the side face 16 a of the opening 16 of the semiconductor stack 15.
  • the second conductivity type gallium nitride based semiconductor layer 27 has an end face 27 a located on the side face 16 a of the opening 16 of the semiconductor stack 15.
  • the gallium nitride based semiconductor layer 29 has an end surface 29 a located on the side surface 16 a of the opening 16 of the semiconductor stack 15.
  • the channel layer 19 is formed on the end surface 25a of the first conductivity type gallium nitride semiconductor layer 25, the end surface 27a of the second conductivity type gallium nitride semiconductor layer 27, and the end surface 29a and the upper surface 29b of the first conductivity type gallium nitride semiconductor layer 29.
  • the drift layer 17 is provided on the end surface 29a of the gallium nitride based semiconductor layer 29 for insulation, and is also provided on the main surface 13a.
  • the bottom surface 16b of the opening 16 is provided substantially along the c-plane (a plane orthogonal to the c-axis).
  • the crystal coordinate system CR is shown, and the reference axis Cx indicates the direction of the c-axis.
  • the m plane is a plane orthogonal to the m axis of the crystal coordinate system CR, and the a plane is a plane orthogonal to the a axis of the crystal coordinate system CR.
  • a side surface 16a of the opening 16 is inclined with respect to the a-plane of the group III nitride semiconductor, is inclined with respect to the m-plane of the group II nitride semiconductor, and is inclined with respect to the c-plane of the group III nitride semiconductor. Yes.
  • the side surface 16a of the opening 16 extends in the m-axis or a-axis direction.
  • the heterojunction transistor 11 may further include a source electrode 31 connected to the first conductivity type gallium nitride based semiconductor layer 25.
  • the source electrode 31 can supply a potential to the second conductivity type gallium nitride based semiconductor layer 27.
  • the potential of the second conductive type gallium nitride based semiconductor layer 27 is the source electrode. This is applied as a back bias. This is suitable for normally-off operation of the heterojunction transistor 11.
  • the heterojunction transistor 11 can further include a drain electrode 33 provided on the back surface 13 b of the conductive substrate 13. Since the drain electrode 33 is provided on the back surface 13 b of the conductive substrate 13, the drain electrode 33 can be separated from the gate electrode 23. Therefore, it is effective for realizing a high breakdown voltage.
  • the drain electrode 33 can be made of, for example, Ni / Al
  • the source electrode 31 can be made of, for example, Ti / Al.
  • the gate electrode 23 can be made of, for example, Ni / Au, Pt / Au, Pd / Au, Mo / Au, or the like.
  • the first surface 25 b of the first conductivity type gallium nitride based semiconductor layer 25 forms a junction with the channel layer 19.
  • the second surface 25 c of the first conductivity type gallium nitride based semiconductor layer 25 forms a junction with the first surface 27 b of the second conductivity type gallium nitride based semiconductor layer 27.
  • the first surface 29 b of the gallium nitride based semiconductor layer 29 forms a junction with the second surface 27 c of the second conductivity type gallium nitride based semiconductor layer 27.
  • the second surface 29 c of the gallium nitride based semiconductor layer 29 forms a junction with the main surface 13 a of the conductive substrate 13.
  • the back surface of the channel layer 19 forms a junction with the end surface 25 a of the first conductivity type gallium nitride based semiconductor layer 25.
  • the back surface of the channel layer 19 forms a junction with the end surface 25 a of the first conductivity type gallium nitride semiconductor layer 25 and the end surface 27 a of the second conductivity type gallium nitride semiconductor layer 27.
  • the back surface of the channel layer 23 forms a junction with the end surface 29 a of the gallium nitride based semiconductor layer 29.
  • the gate electrode 18 forms a Schottky junction with the carrier supply layer 21.
  • Second conductivity type gallium nitride based semiconductor layer 27 p + type GaN (carrier concentration: 1 ⁇ 10 18 m ⁇ 3 , thickness: 0.5 ⁇ m).
  • Gallium nitride based semiconductor layer 29 undoped GaN (carrier concentration: 1 ⁇ 10 15 m ⁇ 3 , thickness: 5 ⁇ m).
  • This heterojunction transistor provides an example of a practical structure. Due to the contribution of heat treatment in a predetermined atmosphere, the surface roughness Rms of the surface of the carrier supply layer 21 (or the interface between the carrier supply layer 21 and the upper layer that forms a junction with the carrier supply layer 21) is an opening in the heterojunction transistor. It is smaller than the roughness of the interface according to the 16 side surfaces 16a.
  • Example 1 Fabrication of epitaxial substrate.
  • a gallium nitride film is formed by MOCVD. Trimethylgallium is used as the gallium raw material. High purity ammonia is used as the nitrogen raw material. As the carrier gas, purified hydrogen is used. The purity of high purity ammonia is 99.999% or more, and the purity of purified hydrogen is 99.999995% or more. Hydrogen-based silane is used as the n-type dopant, and biscyclopentadienyl magnesium is used as the p-type dopant.
  • a conductive gallium nitride substrate is used as the substrate, and the size of the substrate is 2 inches.
  • the substrate is cleaned in an ammonia and hydrogen atmosphere at a temperature of 1030 degrees Celsius and a pressure of 100 Torr. Thereafter, after the temperature is raised to 1050 degrees Celsius, a gallium nitride layer is formed at a pressure of 200 Torr and a V / III molar ratio of 1500.
  • n-type drift layer having a thickness of 5 ⁇ m, a p-type current blocking layer having a thickness of 0.5 ⁇ m, and an n-type cap layer (contact layer) having a thickness of 0.2 ⁇ m are sequentially grown on the gallium nitride substrate.
  • the Si concentration of the drift layer is 1 ⁇ 10 16 cm ⁇ 3
  • the Mg concentration of the barrier layer is 1 ⁇ 10 18 cm ⁇ 3
  • the Si concentration of the cap layer is 1 ⁇ 10 18 cm ⁇ 3 .
  • An opening is formed in the epitaxial substrate.
  • the mask for this purpose is produced by applying a resist to the surface of the epitaxial film and then forming a pattern on the resist by photolithography. Using this mask, an opening is formed in the epitaxial substrate by reactive ion etching to produce a substrate product having an opening.
  • the substrate is again introduced into the MOCVD apparatus, and regrowth is performed according to the temperature change sequence shown in FIG.
  • the substrate temperature is raised to 400 degrees Celsius while flowing hydrogen.
  • the substrate temperature reaches 400 degrees Celsius.
  • the substrate temperature is raised to 950 degrees Celsius.
  • the substrate temperature reaches 950 degrees Celsius at time t2.
  • trimethylgallium and ammonia are supplied to the growth reactor to grow an undoped GaN (i-GaN) film.
  • the supply of trimethylgallium is stopped, and this film formation is stopped.
  • the substrate temperature is raised to 1080 degrees Celsius while flowing hydrogen and ammonia.
  • the substrate temperature reaches 1080 degrees Celsius.
  • trimethylgallium, trimethylaluminum and ammonia are supplied to the growth reactor to grow an undoped AlGaN (i-AlGaN) film.
  • the supply of trimethylgallium and trimethylaluminum is stopped to complete this film formation.
  • the raw material V / III molar ratio can be in the range of 500 to 5000
  • the growth temperature can be in the range of 900 to 1200 degrees Celsius
  • the growth pressure can be in the range of 50 to 760 Torr.
  • the epitaxial regrowth surface of this substrate product was observed with a scanning electron microscope (SEM).
  • SEM scanning electron microscope
  • FIG. 8B an SEM image showing the AlGaN surface is shown.
  • the upper left area indicates the bottom of the opening
  • the lower right area indicates the outer opening area (the upper surface of the semiconductor stack)
  • the band area between them indicates the slope of the opening.
  • forming a nitrogen atmosphere in the growth furnace after film formation is that the slope of the opening (band area) between the bottom of the opening and the bottom of the opening.
  • the surface morphology of the slope portion is good as shown in FIG. 8B.
  • FIG. 8B there is no significant difference in surface morphology among the bottom of the opening, the bottom of the opening, and the slope of the opening.
  • the source electrode and the drain electrode are formed on the front surface (epi surface) and the back surface (back surface of the substrate) of the substrate product by using photolithography and ion beam deposition, respectively, and the gate An electrode is formed on the side surface of the opening.
  • alumina (Al 2 O 3 ) having a thickness of 10 nm was used as the gate insulating film.
  • Insulating films for nitride-based semiconductors include polycrystalline silicon nitride (eg SiN), silicon oxide (eg SiO 2 ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN) or hafnium oxide. (HfO 2 ) or the like can be used.
  • a metal organic chemical vapor deposition (MOCVD) method, a plasma chemical vapor deposition (pCVD) method, a sputtering method, and an atomic layer deposition (ALD) method can be used.
  • MOCVD metal organic chemical vapor deposition
  • pCVD plasma chemical vapor deposition
  • ALD atomic layer deposition
  • the current leakage between the gate and drain of the transistor fabricated in the above example was measured.
  • the measurement settings are shown.
  • the drain electrode potential can be fixed and the gate electrode bias can be swept to measure the current leakage between the gate and the drain.
  • leakage current characteristic lines P and C are shown. Due to the difference in atmosphere after the growth of the carrier supply layer, a difference appears in the gate leakage current. As a result of reducing defects on the AlGaN surface on the slope of the opening by an atmosphere that can provide nitrogen that does not contain ammonia, current leakage associated with the gate electrode is reduced.
  • a gate electrode is formed on the gate insulating film.
  • it is necessary to deplete the two-dimensional electron gas at the i-AlGaN / i-GaN hetero interface on the slope, and this depletion is realized by reducing the thickness of AlGaN, for example.
  • the It is also necessary to induce carriers at the heterointerface by applying a gate bias.
  • a forward bias is applied to the Schottky junction to induce carriers, and this application generates a gate current.
  • a gate insulating film is formed on the AlGaN surface, not a transistor in which a Schottky electrode is directly formed on the i-AlGaN surface.
  • a gate electrode is formed on the insulating film. Therefore, the technical contribution according to this embodiment is also applied to a transistor having a Schottky gate electrode.
  • the surface roughness Rms value of the epi surface not performed is 0.3 nm (500 nm square). Therefore, the inclined surface of the opening is rough during the growth of the GaN channel layer, and therefore the surface of the channel layer also inherits the roughness of the base. For this reason, the AlGaN electron supply layer is grown on the rough surface of the GaN channel layer.
  • the crystal orientation of the slope is inclined from the C plane, the number of atomic dangling bonds per unit area of the underlying surface is large. Therefore, migration of group III atoms (for example, gallium and aluminum) is suppressed, so that the mode of crystal growth tends to be island growth.
  • the C-plane (Ga plane) growth surface of a nitride semiconductor such as GaN by metalorganic vapor phase epitaxy is in a state where the surface terrace is covered with nitrogen atoms generated from ammonia, and a group III atom (Ga , Al, etc.) adsorb and grow.
  • group III atoms are taken into parallel steps, or group III atoms are taken into island-like steps on the C just plane, and growth proceeds.
  • the density of N atoms covering the surface becomes higher, and as a result, the density of the adsorption center of the group III atoms increases.
  • group III atoms such as Al
  • V / III molar ratio is lowered, carbon impurities from the group III organometallic raw material are significantly mixed in the metal organic vapor phase epitaxy. This contamination introduces a defect related to a deep carrier level in AlGaN, and this defect causes a decrease in channel mobility.
  • ammonia is excluded from the atmosphere after the growth of the electron supply layer, and preferably only nitrogen is introduced into this atmosphere.
  • this atmosphere the surface of the group III nitride is exposed to a temperature not higher than the growth temperature to perform heat treatment near the growth temperature, and then the temperature is lowered.
  • the temperature is lowered in an atmosphere containing nitrogen including ammonia, decomposition of the AlGaN layer on the surface is induced, and group III atoms having a lower vapor pressure than nitrogen remain on the surface.
  • the surface of the group III nitride exposed to the nitrogen atmosphere is appropriately covered with group III atoms, and the migration of group III atoms is promoted.
  • the surface of the group III nitride is flattened during the heat treatment when the temperature is lowered.
  • a hydrogen-only atmosphere is provided instead of the nitrogen-only atmosphere, excessive decomposition is caused on the surface of the group III nitride, and the surface roughness due to etching becomes larger than that in the nitrogen-only atmosphere.
  • a method of manufacturing a nitride electronic device that can reduce gate leakage current is provided.
  • Contact layer E ... Epitaxial substrate, 63 ... Mask, 65 ... Opening, 65d ... Side, 65e ... Bottom, R11, R12, R13, R31, R32, R33 ... reference plane, 69 ... channel layer, 71 ... carrier supply layer, 73 ... source electrode, 77 ... gate insulating film, 9 ... gate electrode.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

ゲートリーク電流を低減できる、窒化物電子デバイスを作製する方法を提供する。時刻ｔ０で基板生産物を成長炉に配置した後に、摂氏９５０度まで基板温度を上昇する。基板温度が十分に安定した時刻ｔ３でトリメチルガリウム及びアンモニアを成長炉に供給して、ｉ－ＧａＮ膜を成長する。時刻ｔ５で基板温度が摂氏１０８０度に到達する。基板温度が十分に安定した時刻ｔ６でトリメチルガリウム、トリメチルアルミニウム及びアンモニアを成長炉に供給して、ｉ－ＡｌＧａＮ膜を成長する。時刻ｔ７でトリメチルガリウム及びトリメチルアルミニウムの供給を停止して成膜を停止した後に、速やかに、成長炉へアンモニア及び水素の供給を停止すると共に窒素の供給を開始して、成長炉のチャンバ中においてアンモニア及び水素の雰囲気を窒素の雰囲気に変更する。窒素の雰囲気が形成された後に、時刻ｔ８で基板温度の降下を開始する。

Description

窒化物電子デバイスを作製する方法
　本発明は、窒化物電子デバイスを作製する方法に関する。
　特許文献１には、半導体装置が記載されている。この半導体装置は、ピンチオフ特性を改善し、またはチャネル層の移動度を向上させ電気的特性の良好な半導体装置を提供する。
特開２００６－２８６９４１号
　特許文献１の構成のトランジスタの作製では、ｎ－型ＧａＮ層、ｐ型ＧａＮ層、及びｎ＋型ＧａＮ層を導電性基板上に順にエピタキシャル成長してエピタキシャル成長積層を形成した後に、ｎ＋型ＧａＮ層からｎ－型ＧａＮ層まで至る開口部をエピタキシャル成長積層の主面にエッチングにより形成する。この開口の側面にｉ型ＧａＮ層及びｉ型ＡｌＧａＮ層を順に形成する。開口部側面上のｉ型ＧａＮ層及びｉ型ＡｌＧａＮ層上にゲート絶縁膜及びゲート電極を形成する。エッチングにより形成された開口部の側面の表面状態は、特許文献１の構成のトランジスタの作製法に起因して、エピタキシャル成長積層の主面に比べて良好でない。
　発明者らの知見によれば、下地となるエピタキシャル成長積層に斜面を形成した後に、ヘテロ構造のためのｉ型ＧａＮ層及びｉ型ＡｌＧａＮ層を再成長している。この再成長の際に、開口部の側面では、その傾斜及び表面平坦性の影響により、再成長された半導体層に表面欠陥が生じる。このデバイス構造では、斜面上にゲート絶縁膜を形成後にゲート電極を形成する作製法、及び再成長層に直接にゲート電極を形成する作製層のいずれにおいても、この表面欠陥はゲートリーク電流の原因となる。
　本発明は、ゲートリーク電流を低減できる、窒化物電子デバイスを作製する方法を提供することを目的とする。
　本発明の一側面に係る発明は、窒化物電子デバイスを作製する方法である。この方法は、（ａ）基板を成長炉に配置した後に、アンモニア及びIII族元素原料を含む原料ガスを成長炉に供給することによって前記基板の主面上のチャネル層上にキャリア供給層を成長温度で成長して、基板生産物を形成する工程と、（ｂ）前記キャリア供給層の成長が完了した後に、前記成長温度以下の温度の所定雰囲気に前記基板生産物をさらす工程と、（ｃ）前記基板生産物の温度を前記所定雰囲気中で下げた後に、前記成長炉から前記基板生産物を取り出す工程と、（ｄ）前記基板生産物を取り出した後に、前記キャリア供給層上にゲート電極を形成する工程とを備える。前記チャネル層は、第１の部分及び第２の部分を含み、前記第１の部分は、前記チャネル層の前記窒化ガリウム系半導体のｃ軸に直交する面及び前記基板の前記主面に対して傾斜した第１の基準面に沿って延在し、前記第２の部分は、前記第１の部分に対して傾斜した第２の基準面に沿って延在し、前記キャリア供給層は、第１の部分及び第２の部分を含み、前記第１の部分は、前記チャネル層の前記第１の部分上に成長され、前記第２の部分は、前記チャネル層の前記第２の部分上に成長され、前記ゲート電極は、前記キャリア供給層の前記第１の部分上に形成され、前記第１の基準面に直交する第１の軸と前記窒化ガリウム系半導体のｃ軸との成す角度は、前記第２の基準面に直交する第２の軸と前記窒化ガリウム系半導体のｃ軸との成す角度より大きく、前記キャリア供給層の前記III族窒化物半導体のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きく、前記所定雰囲気は、窒素を含むと共にアンモニアを含まず、前記チャネル層は窒化ガリウム系半導体を含み、前記キャリア供給層はIII族窒化物半導体を含む。
　この方法によれば、チャネル層の第１の部分は、その窒化ガリウム系半導体のｃ軸に直交する面及び基板の主面の両方に対して傾斜した第１の基準面に沿って延在する。また、チャネル層の第２の部分は第１の部分に対して傾斜して延在する。これ故に、チャネル層の第１及び第２の部分は互いに異なる面方位を有する。キャリア供給層の第１及び第２の部分は、それぞれ、チャネル層の第１及び第２の部分上に成長される。また、窒化ガリウム系半導体のｃ軸と第１の軸との成す角度は、窒化ガリウム系半導体のｃ軸と第２の軸との成す角度より大きいので、チャネル層及びキャリア供給層の第１の部分上への成長では、成長面における構成元素の表面マイグレーションが不活発である。このため、第１の部分上への成長におけるモードが島状成長になる傾向となる。このモードの成長では最終表面のモフォロジが荒れて、この結果、結晶表面に欠陥が導入されることになる。キャリア供給層の第１の部分上にゲート電極が形成されるとき、上記の表面欠陥は、ゲートリーク電流の原因となる。本件に係る方法では、キャリア供給層の第１の部分上にゲート電極を形成するに先だって、キャリア供給層の成長が完了した後に、所定雰囲気中で基板生産物を成長温度以下の温度にさらすプロセスを行う。このプロセスでは、所定雰囲気は、窒素を含むと共にアンモニアを含まないので、キャリア供給層の第１の部分の表面を改質して、キャリア供給層及びチャネル層の第１の部分の傾斜やその表面平坦性に起因した表面欠陥を減少できる。所定雰囲気は、キャリア供給層の表面における成長後のマイグレーションを促進して、表面平坦性を改善できる。したがって、表面欠陥に起因するゲートリーク電流を低減できる。
　本発明の一側面に係る作製法は、（ｅ）第１の窒化ガリウム系半導体からなるドリフト層、第２の窒化ガリウム系半導体からなる電流ブロック層、及び第３の窒化ガリウム系半導体からなるコンタクト層を前記基板の前記主面上に成長して、半導体積層を形成する工程と、（ｆ）前記半導体積層の主面に開口をドライエッチングにより形成する工程と、（ｇ）前記半導体積層の前記主面及び前記半導体積層の前記開口上に、前記チャネル層を成長する工程とを更に備えることができる。前記開口は、前記半導体積層の前記主面に対して傾斜した側面を有し、前記開口の前記側面は、前記ドリフト層の側面、前記電流ブロック層の側面、及び前記コンタクト層の側面を含み、前記チャネル層の前記第１の部分は前記開口の前記側面上に成長され、前記チャネル層の前記第２の部分は前記半導体積層の前記主面上に成長され、前記第２の窒化ガリウム系半導体の導電型は、前記第１の窒化ガリウム系半導体の導電型と異なり、前記ゲート電極は前記電流ブロック層の側面上に形成され、前記第２の窒化ガリウム系半導体の導電型は、前記第３の窒化ガリウム系半導体の導電型と異なる。
　この作製方法によれば、チャネル層及びキャリア供給層のための結晶再成長は、下地となる開口側面の表面平坦性の影響を受ける。チャネル層及びキャリア供給層は開口側面上に成長され、この開口側面はドライエッチングにより形成される。これ故に、開口側面の表面状態のラフネスは大きい。チャネル層及びキャリア供給層の第１の部分における表面は、下地のラフネスの影響を受けている。本件に係る方法における上記のプロセスでは、所定雰囲気は、窒素を含むと共にアンモニアを含まないので、キャリア供給層の第１の部分の表面を改質して、エッチングに起因した表面ラフネスを減少させることができる。したがって、表面欠陥に起因するゲートリーク電流を低減できる。
　本発明の一側面に係る作製法では、前記チャネル層及び前記キャリア供給層の材料は、ＩｎＧａＮ／ＡｌＧａＮ、ＧａＮ／ＡｌＧａＮ、及びＡｌＧａＮ／ＡｌＮのいずれかであることができる。この作製方法では、チャネル層及びキャリア供給層の好適な組み合わせが提供される。
　本発明の一側面に係る作製法は、（ｈ）前記キャリア供給層の成長が完了した後に前記基板生産物の温度を前記成長温度に維持しながら、前記成長炉に前記所定雰囲気を形成する工程を更に備えることができる。前記所定雰囲気が前記成長炉に提供された後に、前記基板生産物の温度を前記成長温度からの低下を開始することができる。
　この作製方法によれば、成長炉に所定の雰囲気を形成することによって、最表面が長時間にわたってアンモニアにさらされることを避けることができる。成長の終了後の雰囲気がアンモニアを含むとき、成長炉内で分解したアンモニアからの窒素原子は、最表面に吸着してIII族原子の表面マイグレーションを妨げる。一方、成長の終了後の雰囲気が窒素を含みアンモニアを含まないとき、窒素に比べて低い蒸気圧のIII族原子が最表面に残り、最表面には適度な密度でIII族原子が残される。
　また、温度降下が所定の雰囲気中で行われるので、温度降下中にも表面改質の技術的寄与を得ることができる。アンモニア雰囲気に比べて、窒素雰囲気中では窒化物の分解が生じる。温度を下げることにより、所望の量を超えて最表面からIII族原子が分解することを避けることができる。
　本発明の一側面に係る作製法では、前記基板は、導電性の自立III族窒化物基板を含むことができる。前記自立III族窒化物基板の主面は、エピ成長後の平坦性の観点から前記基板のIII族窒化物のｃ軸に対して－２０度から＋２０度の範囲にあることが好ましい。当該方法は、前記基板の裏面にドレイン電極を形成する工程を更に備えることができる。この作製方法もよれば、上記の角度範囲は有用なデバイスに好適である。
　本発明の一側面に係る作製方法では、前記第１の基準面と前記第２の基準面との成す角度は５度から４０度の範囲にあることが好ましい。この作製方法もよれば、上記の角度範囲は有用なデバイスに好適である。
　本発明の一側面に係る作製法では、前記ドリフト層の前記第１の窒化ガリウム系半導体、前記電流ブロック層の前記第２の窒化ガリウム系半導体、及び前記コンタクト層の第３の窒化ガリウム系半導体は、ｎ型ＧａＮ／ｐ型ＧａＮ／ｎ＋型ＧａＮ、及びｎ型ＧａＮ／ｐ型ＡｌＧａＮ／ｎ＋型ＧａＮのいずれかであることができる。この作製方法では、ドリフト層、電流ブロック層及びコンタクト層の好適な組み合わせが提供される。
　本発明の一側面に係る作製法は、前記基板生産物を取り出した後に、前記半導体積層の前記主面上にソース電極を形成する工程を更に備えることができる。前記ソース電極は、前記電流ブロック層及び前記コンタクト層に電位を供給し、前記チャネル層と前記キャリア供給層とは接合を成し、前記接合には二次元電子ガス層が形成され、前記ソース電極は、前記チャネル層を流れるキャリアを供給できる。この作製方法によれば、ソース電極が電流ブロック層及びコンタクト層に電位を供給するので、電流ブロック層がチャネル層のバックゲートとして働く。
　本発明の一側面に係る作製法では、前記ゲート電極は前記キャリア供給層の前記第１の部分に接合を成すことができる。この作製方法によれば、半導体にショットキ接合を成すゲート電極を用いてチャネルキャリアを制御するトランジスタを提供できる。
　本発明の一側面に係る作製法は、前記キャリア供給層の前記第１の部分上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程と更に備えることができる。前記ゲート電極は前記ゲート絶縁膜に接合を成す。この作製方法によれば、絶縁膜を介してチャネルキャリアを制御するゲート電極を有するトランジスタを提供できる。
　本発明の一側面に係る作製法では、前記ゲート絶縁膜は、原子層堆積（ＡＬＤ）法で成長されることができる。この作成方法によれば、ゲート絶縁膜の堆積に際して、下地のキャリア供給層へのダメージが少なく、ゲートリークの更なる低減に寄与できる。
　本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
　以上説明したように、本発明によれば、ゲートリーク電流を低減できる、窒化物電子デバイスを作製する方法が提供される。
図１は、本発明の実施の形態に係る窒化物電子デバイス、エピタキシャル基板、及び基板生産物を作製する方法における主要な工程を示す工程フロー図である。 図２は、本発明の実施の形態に係る作製方法における工程を模式的に示す図面である。 図３は、本発明の実施の形態に係る作製方法における工程を模式的に示す図面である。 図４は、本発明の実施の形態に係る作製方法における工程を模式的に示す図面である。 図５は、本発明の実施の形態に係る作製方法における工程を模式的に示す図面である。 図６は、本発明の実施の形態に係る窒化物電子デバイスを模式的に示す図面である。 図７は、再成長における温度変更シーケンスを示す図面である。 図８は、基板生産物のエピタキシャル再成長表面の走査型電子顕微鏡像を示す図面である。 図９は、実施例において作製されたトランジスタのゲート－ドレイン間の電流リークの測定を示す図面である。
　本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の窒化物電子デバイス、エピタキシャル基板、及び基板生産物を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
　図１は、本発明の実施の形態に係る窒化物電子デバイス、エピタキシャル基板、及び基板生産物を作製する方法における主要な工程を示す工程フロー図である。
　工程Ｓ１０１では、窒化物電子デバイスのための基板を準備する。基板は導電性を示し、例えば六方晶系のIII族窒化物からなることができる。自立のIII族窒化物半導体基板（以下、図２の（ａ）部で示される参照番号「５１」として参照する）は、例えばＧａＮ、ＡｌＮ等からなることができる。基板５１は主面５１ａ及び裏面５１ｂを有する。好適な実施例では、このIII族窒化物半導体基板５１の主面５１ａはｃ面からなることができるが、基板のIII族窒化物のｃ軸に対して僅かなオフ、例えば－２０度から＋２０度の範囲のオフを有することができる。上記の角度範囲は、デバイスに有用である。図２の（ａ）部では、ｃ軸方向を示すｃ軸ベクトルＶＣが示されている。
　工程Ｓ１０２では、III族窒化物半導体基板５１を成長炉（図２の（ａ）部では参照番号「１０ａ」として示される）に配置した後に、III族窒化物半導体基板５１の熱クリーニングを行う。熱クリーニングは、例えばアンモニア及び水素を含む雰囲気においてIII族窒化物半導体基板５１の熱処理によって行われる。熱処理は、例えば１０分間程度である。また、熱処理温度は、例えば摂氏１０３０度程度である。炉内圧力は例えば１００Ｔｏｒｒである。
　工程Ｓ１０３では、図２の（ａ）部に示されるように、基板５１の主面５１ａに半導体積層５３を成長して、エピタキシャル基板Ｅを形成する。半導体積層５３の形成では、第１導電型窒化ガリウム系半導体からなるドリフト層５５、第２導電型窒化ガリウム系半導体からなる電流ブロック層５７、及び第１導電型窒化ガリウム系半導体のためのコンタクト層５９を基板５１の主面５１ａ上に順に成長する。この成長は、例えば有機金属気相成長法で行われる。ドリフト層５５は、例えば厚さ５μｍのアンドープＧａＮからなり、電流ブロック層５７は例えば厚さ０．５μｍのＭｇドープｐ型ＧａＮからなり、及びコンタクト層５９は例えば厚さ０．２μｍのＳｉドープｎ＋型ＧａＮからなる。半導体積層５３における接合６１ａ、６１ｂの各々も、基板５１の主面５１ａの面方位と同じ面方位を示す。このとき、半導体積層５３の厚さは５．７μｍである。
　工程Ｓ１０４では、エピタキシャル基板Ｅを成長炉１０ａから取り出す。この後に、工程Ｓ１０５では、半導体積層５３に開口を形成する。まず、図２の（ｂ）部に示されるように、工程Ｓ１０５－１では、フォトリソグラフィで半導体積層５３の表面５３ａにマスク６３を形成する。マスク６３は、例えばレジスト又はシリコン酸化膜からなることができる。マスク６３は、半導体積層５３に形成される開口の形状及び位置を規定する開口６３ａを有する。フォトリソグラフィ法でマスク６３を形成した後に、工程Ｓ１０５－２では、図３の（ａ）部に示されるエッチング装置１０ｂにエピタキシャル基板Ｅを配置する。この装置１０ｂ及びマスク６３を用いて半導体積層５３のドライエッチングを行う。このドライエッチングは、例えば反応性イオンエッチング（ＲＩＥ）であることができる。エッチャントとして塩素ガスを使用できる。マスク６３を用いたエッチングにより、半導体積層５３に開口６５が形成される。開口形成の結果として、開口６５を含む半導体積層５３ｂが形成される。
　開口６５は、表面５３ａのコンタクト層５９からドリフト層に到達する。開口６５は側面６５ｄ及び底面６５ｅによって規定される。開口６５の側面６５ｄには、ドリフト層５５の側面５５ａ及び上面５５ｂ、電流ブロック層５７の側面５７ａ、及びコンタクト層５９の側面５９ａが現れている。開口６５の底面６５ｅには、ドリフト層５５の上面５５ｂが現れている。
　工程Ｓ１０５－３では、図３の（ｂ）部に示されるように、マスク６３が除去される。この結果、基板生産物ＳＰ１が形成される。基板生産物ＳＰ１では、開口６５は、第１～第３部分６５ａ、６５ｂ、６５ｃを有する。第１の部分６５ａでは、ドリフト層５５の上面５５ｂ（底面６５ｅ）が露出している。第２の部分６５ｂ及び第３の部分６５ｃでは、開口６５の側面６５ｄが、ドリフト層５５の上面５５ｂから半導体積層５３ｂの表面５３ａまで傾斜して延在する。
　図３の（ｂ）部では、単一の開口６５が描かれているけれども、基板５１には多数の開口が配列されている。これ故に、半導体積層５３ｂは、開口６３の形状に応じて、メサ形状、或いは凹部（例えば溝）を含む形状を成す。側面６５ｄは、基板５１の主面５１ａに対して傾斜しており、また半導体積層５３ｂの表面５３ａに対して傾斜している。側面６５ｄの具体的な傾斜角は、エッチングにより制御されることができる。
　側面６５ｄの一方は、全体としては、基準面Ｒ１１に沿って延在しており、側面６５ｄの他方は、全体としては、基準面Ｒ１２に沿って延在している。これらの基準面Ｒ１１、Ｒ１２はIII族窒化物基板５１のｃ軸の方向を示す基準軸Ｃｘ及び基板５１の主面５１ａに対して傾斜している。基準面Ｒ１１、Ｒ１２の法線はｃ軸に対して傾斜しており、半導体積層５３ｂの主面５３ａは基準面Ｒ１３に沿って延在している。基準面Ｒ１１、Ｒ１２の法線とｃ軸との成す角度は、基準面Ｒ１３の法線とｃ軸との成す角度より大きい。好適な実施例では、半導体積層５３ｂの主面５３ａは基板５１の主面５１ａと実質的に平行であることができる。基準面Ｒ１１、Ｒ１２（つまり、側面６５ｄ）と基準面Ｒ１３（主面６３ａ、５１ａ）との成す角度は例えば５度から４０度の範囲にあることができる。
　必要な場合には、チャネル層及びキャリア供給層の成長に先立って基板生産物ＳＰ１の前処理（例えば、洗浄）を行った後に、工程Ｓ１０６において基板生産物ＳＰ１を成長炉１０ａに配置する。
　工程Ｓ１０７では、アンモニア及びIII族元素原料を含む原料ガスＧ１を成長炉１０ａに供給して、図４の（ａ）部に示されるように、半導体積層５３ｂの主面５３ａ、開口６５の側面６５ｄ及び底面６５ｅ上に、チャネル層６９を成長温度ＴＧ１で成長する。チャネル層６９は窒化ガリウム系半導体からなる。チャネル層６８は、第１の部分６９ａ、第２の部分６９ｂ及び第３の部分６９ｃを含む。第１の部分６９ａは、開口６５の側面６５ｄ上に成長され、基準面Ｒ２１に沿って延在する。基準面Ｒ２１は、チャネル層６９の窒化ガリウム系半導体のｃ軸に直交する面及び基板５１の主面５１ａに対して傾斜する。第２の部分６９ｂは、半導体積層５３ｂの主面５３ａ上に成長され、ｃ軸に直交する基準面Ｒ２２に沿って延在する。第１の部分６９ａは、基準面Ｒ２２に対して傾斜する。第３の部分６９ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ２３に沿って延在する。第１の部分６９ａは、基準面Ｒ２３に対して傾斜する。好適な実施例では、基準面Ｒ２３は基準面Ｒ２２と実質的に平行であり、また基準面Ｒ２３及び基準面Ｒ２２は基板５１の主面５１ａに平行である。
　工程Ｓ１０８では、アンモニア及びIII族元素原料を含む原料ガスＧ２を成長炉１０ａに供給して、図４の（ｂ）部に示されるように、半導体積層５３ｂの主面５３ａ、開口６５の側面６５ｄ及び底面６５ｅ上に、キャリア供給層７１を成長温度ＴＧ２で成長する。キャリア供給層７１はチャネル層６９とヘテロ接合７０を形成する。キャリア供給層７１はIII族窒化物半導体からなる。キャリア供給層７１は、第１の部分７１ａ、第２の部分７１ｂ及び第３の部分７１ｃを含む。第１の部分７１ａは、開口６５の側面６５ｄ上に成長され、基準面Ｒ３１に沿って延在する。基準面Ｒ３１は、キャリア供給層７１の窒化ガリウム系半導体のｃ軸（基板５１のｃ軸と同じ方向を向く）に直交する面及び基板５１の主面５１ａに対して傾斜する。第２の部分７１ｂは、半導体積層５３ｂの主面５３ａ上に成長され、基準面Ｒ３２に沿って延在する。第１の部分７１ａは、基準面Ｒ３２に対して傾斜する。第３の部分７１ｃは、開口６５の底面６５ｅ上に成長され、基準面Ｒ３３に沿って延在する。第１の部分７１ａは、基準面Ｒ３３に対して傾斜する。本実施例では、基準面Ｒ３３は基準面Ｒ３２と実質的に平行であり、また基準面Ｒ３３及び基準面Ｒ３２は基板５１の主面５１ａに平行である。キャリア供給層７１のIII族窒化物半導体のバンドギャップは、チャネル層６９の窒化ガリウム系半導体のバンドギャップより大きい。
　基準面Ｒ３１に直交する第１の軸とキャリア供給層７１の窒化ガリウム系半導体のｃ軸との成す第１の角度は、基準面Ｒ３２に直交する第２の軸とキャリア供給層７１の窒化ガリウム系半導体のｃ軸との成す第２の角度より大きい。基板５１の主面５１ａがｃ面及びｃ面から僅かなオフ角を有するとき、第２の角度はゼロ及び微少な角度である。第１の角度は、開口６５の側面６５ｄの傾斜に対応しており、第２の角度より大きな角度であり、これ故に、第１の部分６９ａ、７１ａの傾斜は大きい。
　工程Ｓ１０９では、キャリア供給層７１の成長が完了した後に、図５の（ａ）部に示されるように、キャリア供給層７１の成長温度ＴＧ２以下の温度の所定雰囲気Ｇ３にキャリア供給層７１の表面７１ａをさらす。所定雰囲気は、窒素（Ｎ２）を含むと共にアンモニアを含まない。
　また、キャリア供給層７１の成長が完了した後に、基板生産物ＳＰ２の温度を成長温度ＴＧ２に維持しながら、成長炉１０ａに所定雰囲気を形成することが好ましい。所定雰囲気が成長炉１０ａに提供された後に、基板生産物ＳＰ２の温度を成長温度ＴＧ２からの低下を開始することができる。この作製方法によれば、成長炉１０に所定雰囲気を形成することによって、基板生産物ＳＰ２の最表面が長時間にわたってアンモニアにさらされることを避けることができる。結晶成長の終了後の雰囲気がアンモニアを含むとき、成長炉１０ａ内で分解したアンモニアからの窒素原子は、基板生産物ＳＰ２の最表面に吸着してIII族原子の表面マイグレーションを妨げる。一方、結晶成長の終了後の雰囲気が窒素を含みアンモニアを含まないとき、窒素に比べて低い蒸気圧のIII族原子が最表面に残り、最表面には適度な密度でIII族原子が残される。
　また、温度降下が所定雰囲気中で行われるので、成長温度ＴＧ２の期間だけでなく温度降下中にも表面改質の技術的寄与を得ることができる。アンモニア雰囲気に比べて、窒素雰囲気中では窒化物の分解が活発に生じる。温度が下がることにより、所望の量を超えて最表面からIII族原子が分解することを避けることができる。
　基板生産物ＳＰ２の温度を下げて基板生産物ＳＰ１を取り出した後に、工程Ｓ１１０では、図５の（ｂ）部に示されるように、成長炉１０ａから基板生産物ＳＰ２を取り出す。工程Ｓ１１１ａ又は工程Ｓ１１１ｂの電極形成工程では、キャリア供給層７１上にゲート電極を形成する。より具体的には、電極形成工程では、半導体積層５３ｂの半導体層５７、５９に接触を成すソース電極７３の形成、基板５１の裏面５１ｂに接触を成すドレイン電極７５の形成、ゲート絶縁膜７７の形成、及びゲート絶縁膜７７に接触を成すゲート電極７９の形成を行う。
　例えば、ゲート絶縁膜７７は、原子層堆積（ＡＬＤ）法で成長されることができる。この作成方法によれば、ゲート絶縁膜７７の堆積に際して、下地のキャリア供給層へのダメージが少なく、ゲートリークの更なる低減に寄与できる。
　半導体積層５３ｂの主面５３ａ上にソース電極を形成することができる。このソース電極７３は、電流ブロック層５７及びコンタクト層５９に電位を供給する。チャネル層６９とキャリア供給層７１とは接合７０を成し、接合７０には二次元キャリアガス層が形成される。ソース電極７３は、チャネル層６９を流れるキャリアを供給し、キャリアは二次元キャリアガス層を介してドリフト層５５に流れる。この作製方法によれば、ソース電極７３が電流ブロック層５７及びコンタクト層５９に電位を供給するので、電流ブロック層５７がチャネル層６９に対してバックゲートとして働く。
　この方法によれば、図４の（ａ）部に示されるように、チャネル層６９の第１の部分６９ａは、その窒化ガリウム系半導体のｃ軸に直交する面及び基板５１の主面５１ａに対して傾斜した基準面Ｒ２１に沿って延在する。これ故に、チャネル層６９の第１及び第２の部分６９ａ、６９ｂは互いに異なる面方位を有する。キャリア供給層７１の第１及び第２の部分７１ａ、７１ｂは、それぞれ、チャネル層６９の第１及び第２の部分６９ａ、６９ｂ上に成長される。開口６９の側面６９ｄが傾斜するので、チャネル層６及びキャリア供給層７１の第１の部分６９ａ、７１ａ上への成長では、成長面における構成元素の表面マイグレーションが第２の部分６９ｂ、７１ｂ上への成長に比べて不活発である。このため、第１の部分６９ａ、７１ａ上への成長におけるモードが島状成長になる傾向となる。このモードの成長では結晶表面に欠陥が形成されて、最終表面のモフォロジが荒れることになる。傾斜した第１の部分７１ａ上にゲート電極７９が形成されるとき、上記の表面欠陥はゲートリーク電流の原因となる。この方法では、キャリア供給層７１の第１の部分７１ａ上にゲート電極７９を形成するに先だって、キャリア供給層７１の成長が完了した後に、実質的に窒素からなる所定雰囲気中で基板生産物ＳＰ２を成長温度ＴＧ２以下の温度にさらすプロセスを行う。このプロセスでは、所定雰囲気は、窒素（Ｎ２）を含むと共にアンモニアを含まないので、キャリア供給層７１の第１の部分７１ａの表面を改質して、キャリア供給層７１及びチャネル層６９の第１の部分７１ａ、６９ａの傾斜やその表面平坦性に起因した表面欠陥を減少させることができる。所定雰囲気は、キャリア供給層７１の表面７１ａにおける成長後のマイグレーションを促進して、表面平坦性を改善できる。したがって、表面欠陥に起因するゲートリーク電流を低減できる。
　また、この作製方法によれば、チャネル層６９及びキャリア供給層７１のための結晶再成長は、下地となる開口側面６５ｄの表面平坦性の影響を受ける。チャネル層６９及びキャリア供給層７１は開口側面６５ｄ上に成長され、この開口側面６５ｄはドライエッチングにより形成される。これ故に、開口側面６５ｄの表面状態のラフネスは大きい。チャネル層６９及びキャリア供給層７１の第１の部分６９ａ、７１ａにおける表面は、下地のラフネスの影響を受けている。上記のプロセスでは、所定雰囲気は、窒素（Ｎ２）を含むと共にアンモニアを含まないので、キャリア供給層７１の第１の部分７１ａの表面を改質して、エッチングに起因した表面ラフネスもまた減少させることができる。したがって、表面欠陥に起因するゲートリーク電流を低減できる。チャネル層６９からキャリア供給層７１までの一連の成長を続けて成長することにより清浄なヘテロ接合を形成すると共に、所定雰囲気におけるキャリア供給層の表面の平坦性を改善できる。加えて、本実施形態によれば、電流コラプスを低減できる。
　本実施の形態では、キャリア供給層７１の第１の部分７１ａ上にゲート絶縁膜７７を形成した後に、このゲート絶縁膜７７上にゲート電極７９を形成することができる。ゲート電極７９はゲート絶縁膜７７に接合を成す。この作製方法によれば、絶縁膜７７を介してチャネルキャリアを制御するゲート電極７９を有するトランジスタを提供できる。
　或いは、ゲート絶縁膜７７を形成することなく、キャリア供給層７１の第１の部分７１ａに接合を成すゲート電極を形成することができる。この作製方法によれば、半導体にショットキ接合を成すゲート電極を用いてチャネルキャリアを制御するトランジスタを提供できる。
　チャネル層６９及びキャリア供給層７１の材料は、ＩｎＧａＮ／ＡｌＧａＮ、ＧａＮ／ＡｌＧａＮ、及びＡｌＧａＮ／ＡｌＮのいずれかであることができる。これらは、チャネル層６９及びキャリア供給層７１の好適な組み合わせを提供できる。
　ドリフト層５５の窒化ガリウム系半導体、電流ブロック層５７の窒化ガリウム系半導体、及びコンタクト層５９の窒化ガリウム系半導体は、ｎ型ＧａＮ／ｐ型ＧａＮ／ｎ＋型ＧａＮ、及びｎ型ＧａＮ／ｐ型ＡｌＧａＮ／ｎ＋型ＧａＮのいずれかであることができる。これらは、ドリフト層５５、電流ブロック層５７及びコンタクト層５９の好適な組み合わせを提供できる。
　図６は、本実施の形態に係る窒化物電子デバイスの構造を示す図面である。窒化物電子デバイスの一例として、ヘテロ接合トランジスタ１１を説明する。ヘテロ接合トランジスタ１１は、導電性基板１３と、半導体積層１５と、ドリフト層１７と、チャネル層１９と、キャリア供給層２１と、ゲート電極２３とを備える。導電性基板１３は、III族窒化物の主面１３ａを有すると共に、III族窒化物の裏面１３ｂを有する。III族窒化物主面１３ａは好ましくはｃ面であり、良好な結晶成長のために僅かなオフ角を有することができる。半導体積層１５は、導電性基板１３の主面１３ａの方向に凹む開口１６を有する。開口１６は、半導体積層１５に形成されたメサ、凹部又は溝により規定される。チャネル層１９は、窒化ガリウム系半導体からなり、また半導体積層１５の開口１６内に設けられる。キャリア供給層２１は、III族窒化物半導体からなり、また半導体積層１５の開口１６内に設けられると共に開口１６内のチャネル層１９上に延在する。ゲート電極２３はキャリア供給層２１上に設けられ、開口１６内においてキャリア供給層２１はチャネル層１９とゲート電極２３との間に位置する。チャネル層１９とキャリア供給層２１とはヘテロ接合２０を成す。ゲート電極２３はヘテロ接合２０に沿った二次元電子ガスの生成を制御する。
　半導体積層１５は、第１導電型窒化ガリウム系半導体層２５、第２導電型窒化ガリウム系半導体層２７、及び窒化ガリウム系半導体層２９を含む。第１導電型窒化ガリウム系半導体層２５は、例えばｎ導電性を有し、また基板１３の主面１３ａ上に設けられる。第２導電型窒化ガリウム系半導体層２７は、例えばｐ導電性を有し、また導電性基板１３の主面１３ａと第１導電型窒化ガリウム系半導体層２５との間に設けられる。窒化ガリウム系半導体層２９は、例えばｎ導電性を有し、また基板１３の主面１３ａ上に設けられる。第２導電型窒化ガリウム系半導体層２７の側面とゲート電極２３との間をキャリア供給層２１及びチャネル層１９が延在する。
　第１導電型窒化ガリウム系半導体層２５は、半導体積層１５の開口１６の側面１６ａに位置する端面２５ａを有する。第２導電型窒化ガリウム系半導体層２７は、半導体積層１５の開口１６の側面１６ａに位置する端面２７ａを有する。窒化ガリウム系半導体層２９は、半導体積層１５の開口１６の側面１６ａに位置する端面２９ａを有する。チャネル層１９は、第１導電型窒化ガリウム系半導体層２５の端面２５ａ、第２導電型窒化ガリウム系半導体層２７の端面２７ａ及び第１導電型窒化ガリウム系半導体層２９の端面２９ａ及び上面２９ｂ上に設けられる。ドリフト層１７は、絶縁のための窒化ガリウム系半導体層２９の端面２９ａ上に設けられ、また主面１３ａ上に設けられる。
　図６に示されるように、本実施例では開口１６の底面１６ｂはほぼｃ面（ｃ軸に直交する面）に沿って設けられている。図６においては、結晶座標系ＣＲが示され、基準軸Ｃｘはｃ軸の方向を示している。ｍ面は結晶座標系ＣＲのｍ軸に直交する面であり、ａ面は結晶座標系ＣＲのａ軸に直交する面である。開口１６の側面１６ａは、III族窒化物半導体のａ面に対して傾斜し、II族窒化物半導体のｍ面に対して傾斜すると共に前記III族窒化物半導体のｃ面に対して傾斜している。本実施例では、開口１６の側面１６ａは、ｍ軸又はａ軸の方向に延在する。
　ヘテロ接合トランジスタ１１は、第１導電型窒化ガリウム系半導体層２５に接続されたソース電極３１を更に備えることができる。ソース電極３１は第２導電型窒化ガリウム系半導体層２７に電位を供給することができる。ソース電極３１が第１導電型窒化ガリウム系半導体層２５だけでなく第２導電型窒化ガリウム系半導体層２７にも電位を供給するとき、第２導電型窒化ガリウム系半導体層２７の電位はソース電極３１を用いて印加されて、これがバックバイアスとなる。これは、ヘテロ接合トランジスタ１１のノーマリオフ動作に好適である。
　ヘテロ接合トランジスタ１１では、導電性基板１３の裏面１３ｂに設けられたドレイン電極３３を更に備えることができる。ドレイン電極３３が導電性基板１３の裏面１３ｂに設けられるので、ドレイン電極３３をゲート電極２３から隔てることができる。これ故に、高耐圧の実現に有効である。ドレイン電極３３は例えばＮｉ／Ａｌからなることができ、ソース電極３１は例えばＴｉ／Ａｌからなることができる。ゲート電極２３は、例えばＮｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、Ｍｏ／Ａｕ等からなることができる。
　第１導電型窒化ガリウム系半導体層２５の第１の面２５ｂは、チャネル層１９と接合を成す。第１導電型窒化ガリウム系半導体層２５の第２の面２５ｃは、第２導電型窒化ガリウム系半導体層２７の第１の面２７ｂと接合を成す。窒化ガリウム系半導体層２９の第１の面２９ｂは、第２導電型窒化ガリウム系半導体層２７の第２の面２７ｃと接合を成す。窒化ガリウム系半導体層２９の第２の面２９ｃは、導電性基板１３の主面１３ａと接合を成す。
　開口１６の側面１６ａでは、チャネル層１９の裏面は、第１導電型窒化ガリウム系半導体層２５の端面２５ａと接合を成す。また、チャネル層１９の裏面は、第１導電型窒化ガリウム系半導体層２５の端面２５ａ、及び第２導電型窒化ガリウム系半導体層２７の端面２７ａと接合を成す。チャネル層２３の裏面は、窒化ガリウム系半導体層２９の端面２９ａと接合を成す。ゲート電極１８は、キャリア供給層２１にショットキ接合を成す。
　ヘテロ接合トランジスタ１１の一実施例を以下に示す。
導電性基板１３：ｎ型ＧａＮ（キャリア濃度：１×１０１９ｃｍ－３）。
チャネル層１９：アンドープＧａＮ（キャリア濃度：１×１０１５ｍ－３、厚さ：３０ｎｍ）。
キャリア供給層２１：アンドープＡｌＧａＮ（厚さ：３０ｎｍ、Ａｌ組成比０．２５）。
第１導電型窒化ガリウム系半導体層２５：ｎ型ＧａＮ（キャリア濃度：１×１０１８ｍ－３、厚さ：０．３μｍ）。
第２導電型窒化ガリウム系半導体層２７：ｐ＋型ＧａＮ（キャリア濃度：１×１０１８ｍ－３、厚さ：０．５μｍ）。
窒化ガリウム系半導体層２９：アンドープＧａＮ（キャリア濃度：１×１０１５ｍ－３、厚さ：５μｍ）。
このヘテロ接合トランジスタによれば、実用的な構造の一例が提供される。所定雰囲気中での熱処理の寄与により、キャリア供給層２１の表面の表面粗さＲｍｓ（或いは、キャリア供給層２１と該キャリア供給層２１に接合を成す上層との界面）は、ヘテロ接合トランジスタにおける開口１６の側面１６ａに係る界面の粗さより小さい。また、キャリア供給層２１の表面の表面粗さＲｍｓ（或いは、キャリア供給層２１と該キャリア供給層２１に接合を成す上層との界面）は、ヘテロ接合トランジスタにおける開口１６の側面１６ａ上のチャネル層１９に係る界面の粗さより小さい。
　（実施例１）
エピタキシャル基板の作製。
窒化ガリウム膜をＭＯＣＶＤ法により成膜する。ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては、高純度アンモニアを用いる。キャリアガスとしては、純化した水素を用いる。高純度アンモニアの純度は、９９．９９９％以上であり、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパントとして水素ベースのシランを用い、ｐ型ドーパントとしてビスシクロペンタジエニルマグネシウムを用いる。基板として導電性の窒化ガリウム基板を用い、この基板のサイズは２インチである。まず、摂氏１０３０度の温度及び１００Ｔｏｒｒの圧力で、アンモニアと水素雰囲気中で基板のクリーニングを行う。その後に、摂氏１０５０度に昇温した後に、２００Ｔｏｒｒの圧力、及び１５００のＶ／IIIモル比で窒化ガリウム層を成膜する。
　窒化ガリウム基板上に、厚さ５μｍのｎ型ドリフト層、厚さ０．５μのｐ型電流ブロック層、厚さ０．２μｍのｎ型キャップ層（コンタクト層）が順に成長される。ドリフト層のＳｉ濃度は１×１０１６ｃｍ－３であり、バリア層のＭｇ濃度は１×１０１８ｃｍ－３であり、キャップ層のＳｉ濃度は１×１０１８ｃｍ－３である。この成膜により、窒化ガリウム基板上にｎｐｎ構造の半導体積層を有するエピタキシャル基板が作製される。
　デバイス構造の作製。
このエピタキシャル基板に開口部を形成する。このためのマスクは、エピタキシャル膜表面にレジストを塗布した後にフォトリソグラフィによりレジストにパターンを形成して作製される。このマスクを用いて、エピタキシャル基板に反応性イオンエッチングにより開口部を形成して、開口を有する基板生産物を作製する。
　レジストマスクの除去と基板洗浄を行った後に、ＭＯＣＶＤ装置に基板を再び導入して、図７に示された温度変更シーケンスに従って再成長を行う。図７の（ａ）部及び（ｂ）部のシーケンスでは、時刻ｔ０で基板生産物を成長炉に配置した後に、水素を流しながら、摂氏４００度まで基板温度を上昇する。時刻ｔ１で基板温度が摂氏４００度に到達する。さらに水素とアンモニアを流しながら、摂氏９５０度まで基板温度を上昇する。時刻ｔ２で基板温度が摂氏９５０度に到達する。基板温度が十分に安定した時刻ｔ３でトリメチルガリウム及びアンモニアを成長炉に供給して、アンドープＧａＮ（ｉ－ＧａＮ）膜を成長する。時刻ｔ４でトリメチルガリウムの供給を停止して、この成膜を停止する。次いで、水素とアンモニアを流しながら、摂氏１０８０度まで基板温度を上昇する。時刻ｔ５で基板温度が摂氏１０８０度に到達する。基板温度が十分に安定した時刻ｔ６でトリメチルガリウム、トリメチルアルミニウム及びアンモニアを成長炉に供給して、アンドープＡｌＧａＮ（ｉ－ＡｌＧａＮ）膜を成長する。時刻ｔ７でトリメチルガリウム及びトリメチルアルミニウムの供給を停止して、この成膜を完了する。
　図７の（ａ）部のシーケンスでは、成膜を停止した後も引き続きアンモニア及び水素を流し続ける、時刻ｔ８で基板温度の降下を開始する。十分に基板温度が低下した後に、時刻ｔ９で成長炉から基板生産物を取り出す。
　この基板生産物のエピタキシャル再成長表面を走査型電子顕微鏡（ＳＥＭ）で観察した。図８の（ａ）部を参照すると、ＡｌＧａＮ表面を示すＳＥＭ像が示されている。図８の（ａ）部における左上のエリアが開口の底部を示し、右下のエリアが開口外側領域（半導体積層の上面）を示し、これらの間の帯エリアが開口の斜面を示す。このＳＥＭ像は、平坦部と比較して斜面部に表面欠陥が集中していることを示している。
　図７の（ｂ）部のシーケンスでは、成膜を停止した後に、速やかに、成長炉へアンモニア及び水素の供給を停止すると共に窒素（Ｎ２）の供給を開始して、成長炉のチャンバにおいてアンモニア及び水素の雰囲気を窒素の雰囲気に変更する。実質的に窒素からなる雰囲気が形成された後に、時刻ｔ８で基板温度の降下を開始する。十分に基板温度が低下した後に、時刻ｔ９で成長炉から基板生産物を取り出す。
　上記のチャネル層のためのｉ－ＧａＮ膜及びキャリア供給層のためのｉ－ＡｌＧａＮ膜の成膜において、斜面表面への欠陥導入をある程度抑えかつ高純度でキャリア供給層を成長するために、成長時の原料Ｖ／IIIモル比を５００～５０００の範囲、成長温度を摂氏９００度～１２００度の範囲、成長圧力を５０Ｔｏｒｒ～７６０Ｔｏｒｒの範囲を用いることができる。
　この基板生産物のエピタキシャル再成長表面を走査型電子顕微鏡（ＳＥＭ）で観察した。図８の（ｂ）部を参照すると、ＡｌＧａＮ表面を示すＳＥＭ像が示されている。図８の（ｂ）部における左上のエリアが開口の底部を示し、右下のエリアが開口外側領域（半導体積層の上面）を示し、これらの間の帯エリアが開口の斜面を示す。図８の（ａ）部及び（ｂ）部の比較によれば、成膜後に成長炉に窒素雰囲気を形成することは、開口の底部と開口の底部との間の開口の斜面（帯エリア）における表面モフォロジを改善することができ、図８の（ｂ）部に示されるように、斜面部の表面モフォロジは良好である。図８の（ｂ）部を参照すると、開口の底部、開口の底部及び開口の斜面の間で表面モフォロジに大きな差異はない。
　チャネル層及びキャリア供給層の再成長後に、フォトリソグラフィとイオンビーム蒸着法を用いて、ソース電極及びドレイン電極をそれぞれ基板生産物の表面（エピ面）と裏面（基板裏面）に形成すると共に、ゲート電極を開口部側面に形成する。ゲート絶縁膜は厚さ１０ｎｍのアルミナ（Ａｌ２Ｏ３）を用いた。
　窒化物系半導体のための絶縁膜としては、多結晶シリコン窒化物（例えばＳｉＮ）、シリコン酸化物（例えばＳｉＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）またはハフニウム酸化物（ＨｆＯ２）等を用いることができる。これらの成膜法としては有機金属気相成長（ＭＯＣＶＤ）法、プラズマ化学的気相成長（ｐＣＶＤ）法、スパッタ法、原子層堆積（ＡＬＤ）法を用いることができる。例えば、ＡＬＤ法でアルミニウム酸化物やシリコン酸化物を成膜する場合に、原子レベルでの良好な平坦性を有する高純度な膜を低温で形成できるので、成膜の際の下地層へのダメージが低減され、これ故に、絶縁膜／半導体の接合における界面準位密度を小さくできる。
　上記の実施例において作製されたトランジスタのゲート－ドレイン間の電流リークを測定した。図９の（ａ）部を参照すると、測定のセッティングが示されている。この接続では、ドレイン電極電位を固定すると共に、ゲート電極のバイアスを掃引してゲート－ドレイン間の電流リークを測定できる。図９の（ｂ）部を参照すると、リーク電流特性線Ｐ、Ｃが示されている。キャリア供給層の成長後の雰囲気の違いにより、ゲートリーク電流に差異が現れている。アンモニアを含まない窒素を提供できる雰囲気により開口の斜面におけるＡｌＧａＮ表面の欠陥が低減された結果、ゲート電極に係る電流リークが低減される。
　なお、本実施例では、ゲート絶縁膜上にゲート電極を形成している。ノーマリオフ動作のトランジスタを提供するには斜面のｉ－ＡｌＧａＮ／ｉ－ＧａＮヘテロ界面の二次元電子ガスを枯渇させることが必要であり、この枯渇は、例えばＡｌＧａＮの膜厚を低減することにより実現される。また、ゲートバイアス印加によりキャリアをヘテロ界面に誘起する必要がある。ｉ－ＡｌＧａＮ表面に直接にショットキ電極を形成したトランジスタでは、キャリアを誘起するためにショットキ接合に順方向バイアスを印加することとなり、この印加はゲート電流が発生させる。本実施例では、このゲート電流を避けて表面処理の違いによるゲート電流を正確に測定するために、ｉ－ＡｌＧａＮ表面に直接にショットキ電極を形成したトランジスタではなくＡｌＧａＮ表面にゲート絶縁膜を形成し、この絶縁膜上にゲート電極を形成している。これ故に、本実施の形態による技術的な寄与は、ショットキゲート電極を有するトランジスタにも適用される。
　導電性基板を用いた縦型トランジスタ構造のためのｎｐｎ半導体積層への斜面には、ｉ－ＧａＮチャネル層及びｉ－ＡｌＧａＮ電子供給層を順に再成長する。この斜面の形成では、下地の斜面は、ＲＩＥ中にＡｒイオンにより物理的に削られて形成されているに過ぎず、この物理的な処理に加えて化学的な処理を行って結晶面を表出させてはいない。これ故に、ＲＩＥにより形成された表面は原子スケールの凹凸と比べて大変荒れており、例えばＲＩＥ表面の表面粗さＲｍｓ値は２ｎｍ（５００ｎｍ平方）であり、一方、マスクで覆われてＲＩＥ処理が行われないエピ表面、例えばｃ面のエピ表面（Ａｓ　ｇｒｏｗｎ面）の表面粗さＲｍｓ値は０．３ｎｍ（５００ｎｍ平方）である。これ故に、ＧａＮチャネル層の成長の際に開口の傾斜面は荒れており、これ故に、チャネル層の表面も下地の荒れを継承する。このため、ＡｌＧａＮ電子供給層は、ＧａＮチャネル層の荒れた表面に成長される。また、斜面の結晶方位がＣ面から傾斜しているので、下地表面の単位面積当たりの原子の未結合手の数が多い。これ故に、III族原子（例えば、ガリウム、アルミニウム）のマイグレーションが抑制されるので、結晶成長のモードが島状成長になる傾向にある。したがって、開口の傾斜面の成長では、島状成長に起因した表面欠陥が結晶に導入されることになる。このような表面欠陥を有するIII窒化物層の表面上にゲート電極又はゲート絶縁膜を形成するとき、界面や膜中に欠陥が導入され、該欠陥を介したゲートリークの原因となる。
　ＧａＮ等の窒化物半導体の有機金属気相成長法によるＣ面（Ｇａ面）成長表面は、アンモニアより発生した窒素原子で表面のテラスが覆われた状態になり、この上にIII族原子（Ｇａ、Ａｌ等）が吸着して成長が進む。オフ基板であれば並列したステップにIII族原子が取り込まれ、或いはＣジャスト面では島状のステップにIII族原子が取り込まれて、成長が進行する。この成長の際に、Ｖ／III比の大きい成長では、表面を被覆するＮ原子の密度がより大きくなり、この結果、III族原子の吸着中心密度が増大する。吸着中心密度の増大により、マイグレーションは阻害される。この結果、島状成長発生に起因したモフォロジー荒れを発生する。また、ＧａＮに比してＡｌＧａＮを成長する場合には、Ｇａ原子と比較してＡｌ原子は窒素原子との結合力が強く、これ故にＡｌ原子のマイグレーション長が短い。このため、Ａｌを含むIII族窒化物の成長では、ＧａＮの成長に比べて表面欠陥が導入されやすい。
　Ａｌを含むIII族窒化物、例えばＡｌＧａＮ成長時にＶ／IIIモル比を下げることにより、Ａｌ等のIII族原子のマイグレーションを促進することも可能ではある。Ｖ／IIIモル比を下げた成長条件は、有機金属気相成長法においてはIII族有機金属原料からの炭素不純物の混入が著しくなる。この混入はＡｌＧａＮ中に深いキャリア準位に関連した欠陥を導入し、この欠陥は、チャネル移動度の低下をさせることになる。
　本実施の形態に係るデバイス構造の形成においては、電子供給層の成長の後における雰囲気からアンモニアを除外すると共に、この雰囲気に、好ましくは窒素のみを導入する。この雰囲気中において、成長温度以下の温度にIII族窒化物の表面をさらすことにより、成長温度付近で熱処理を行い、その後に降温を行う。アンモニアを含ます窒素を含む雰囲気中で降温を行うことで表面のＡｌＧａＮ層の分解が誘起されて、窒素と比べて蒸気圧の低いIII族原子が表面に残る。窒素雰囲気にさらされたIII族窒化物の表面はIII族原子に適度に覆われた状態になり、III族原子のマイグレーションが促進される。この結果、降温の際の熱処理においてIII族窒化物の表面は平坦化される。しかしながら、窒素のみの雰囲気に替えて水素のみの雰囲気を提供した場合、III族窒化物の表面に分解過剰が引き起こされて、エッチングに起因した表面荒れが、窒素のみ雰囲気と比較して大きくなる。
　好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
　以上説明したように、本実施の形態によれば、ゲートリーク電流を低減できる、窒化物電子デバイスを作製する方法が提供される。
　１０ａ…成長炉、１１…ヘテロ接合トランジスタ、１３…導電性基板、１５…半導体積層、１６…開口、１９…チャネル層、２０…ヘテロ接合、２１…バリア層、２３…ゲート電極、２５…第１導電型窒化ガリウム系半導体層、２７…第２導電型窒化ガリウム系半導体層、２９…絶縁用の窒化ガリウム系半導体層、３１…ソース電極、３３…ドレイン電極、ＣＲ…結晶座標系、５１…III族窒化物半導体基板、５３、５３ｂ…半導体積層、５５…ドリフト層、５７…電流ブロック層、５７…コンタクト層、Ｅ…エピタキシャル基板、６３…マスク、６５…開口、６５ｄ…側面、６５ｅ…底面、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ３１、Ｒ３２、Ｒ３３…基準面、６９…チャネル層、７１…キャリア供給層、７３…ソース電極、７７…ゲート絶縁膜、７９…ゲート電極。

Claims (11)

  1. 　窒化物電子デバイスを作製する方法であって、
    　基板を成長炉に配置した後に、アンモニア及びIII族元素原料を含む原料ガスを成長炉に供給することによって前記基板の主面上のチャネル層上にキャリア供給層を成長温度で成長して、基板生産物を形成する工程と、
    　前記キャリア供給層の成長が完了した後に、前記成長温度以下の温度の所定雰囲気に前記基板生産物をさらす工程と、
    　前記基板生産物の温度を前記所定雰囲気中で下げた後に、前記成長炉から前記基板生産物を取り出す工程と、
    　前記基板生産物を取り出した後に、前記キャリア供給層上にゲート電極を形成する工程と、を備え、
    　前記チャネル層は、第１の部分及び第２の部分を含み、前記第１の部分は、前記チャネル層の前記窒化ガリウム系半導体のｃ軸に直交する面及び前記基板の前記主面に対して傾斜した第１の基準面に沿って延在し、前記第２の部分は、前記第１の部分に対して傾斜した第２の基準面に沿って延在し、
    　前記キャリア供給層は、第１の部分及び第２の部分を含み、前記第１の部分は、前記チャネル層の前記第１の部分上に成長され、前記第２の部分は、前記チャネル層の前記第２の部分上に成長され、
    　前記ゲート電極は、前記キャリア供給層の前記第１の部分上に形成され、
    　前記第１の基準面に直交する第１の軸と前記窒化ガリウム系半導体のｃ軸との成す角度は、前記第２の基準面に直交する第２の軸と前記窒化ガリウム系半導体のｃ軸との成す角度より大きく、
    　前記キャリア供給層の前記III族窒化物半導体のバンドギャップは、前記チャネル層の前記窒化ガリウム系半導体のバンドギャップより大きく、
    　前記所定雰囲気は、窒素を含むと共にアンモニアを含まず、
    　前記チャネル層は窒化ガリウム系半導体を含み、
    　前記キャリア供給層はIII族窒化物半導体を含む、窒化物電子デバイスを作製する方法。
  2. 　第１の窒化ガリウム系半導体からなるドリフト層、第２の窒化ガリウム系半導体からなる電流ブロック層、及び第３の窒化ガリウム系半導体からなるコンタクト層を前記基板の前記主面上に成長して、半導体積層を形成する工程と、
    　前記半導体積層の主面に開口をドライエッチングにより形成する工程と、
    　前記半導体積層の前記主面及び前記半導体積層の前記開口の表面上に、前記チャネル層を成長する工程と、を更に備え、
    　前記開口は、前記半導体積層の前記主面に対して傾斜した側面を有し、
    　前記開口の前記側面は、前記ドリフト層の側面、前記電流ブロック層の側面、及び前記コンタクト層の側面を含み、
    　前記チャネル層の前記第１の部分は前記開口の前記側面上に成長され、
    　前記チャネル層の前記第２の部分は前記半導体積層の前記主面上に成長され、
    　前記ゲート電極は前記電流ブロック層の前記側面上に形成され、
    　前記第２の窒化ガリウム系半導体の導電型は、前記第１の窒化ガリウム系半導体の導電型と異なり、
    　前記第２の窒化ガリウム系半導体の導電型は、前記第３の窒化ガリウム系半導体の導電型と異なる、請求項１に記載の窒化物電子デバイスを作製する方法。
  3. 　前記チャネル層及び前記キャリア供給層の材料は、ＩｎＧａＮ／ＡｌＧａＮ、ＧａＮ／ＡｌＧａＮ、及びＡｌＧａＮ／ＡｌＮのいずれかである、請求項１又は請求項２に記載の窒化物電子デバイスを作製する方法。
  4. 　前記キャリア供給層の成長が完了した後に前記基板生産物の温度を前記成長温度に維持しながら、前記成長炉に前記所定雰囲気を形成する工程を更に備え、
    　前記所定雰囲気が前記成長炉に提供された後に、前記基板生産物の温度を前記成長温度からの低下を開始する、請求項１～請求項３のいずれか一項に記載の窒化物電子デバイスを作製する方法。
  5. 　前記基板は導電性の自立III族窒化物基板からなり、
    　前記自立III族窒化物基板の主面は、前記基板のIII族窒化物のｃ軸に対して－２０度から＋２０度の範囲にあり、
    　当該方法は、前記基板の裏面にドレイン電極を形成する工程を更に備える、請求項１～請求項４のいずれか一項に記載の窒化物電子デバイスを作製する方法。
  6. 　前記第１の基準面と前記第２の基準面との成す角度は５度から４０度の範囲にある、請求項１～請求項５のいずれか一項に記載の窒化物電子デバイスを作製する方法。
  7. 　前記ドリフト層の前記第１の窒化ガリウム系半導体、前記電流ブロック層の前記第２の窒化ガリウム系半導体、及び前記コンタクト層の第３の窒化ガリウム系半導体は、ｎ型ＧａＮ／ｐ型ＧａＮ／ｎ＋型ＧａＮ、及びｎ型ＧａＮ／ｐ型ＡｌＧａＮ／ｎ＋型ＧａＮのいずれかである、請求項２に記載の窒化物電子デバイスを作製する方法。
  8. 　前記基板生産物を取り出した後に、前記半導体積層の前記主面上にソース電極を形成する工程を更に備え、
    　前記ソース電極は、前記電流ブロック層及び前記コンタクト層に電位を供給し、
    　前記チャネル層と前記キャリア供給層とは接合を成し、
    　前記接合には二次元電子ガス層が形成され、
    　前記ソース電極は、前記チャネル層を流れるキャリアを供給する、請求項２又は請求項７に記載の窒化物電子デバイスを作製する方法。
  9. 　前記ゲート電極は前記キャリア供給層の前記第１の部分に接合を成す、請求項１～請求項８のいずれか一項に記載の窒化物電子デバイスを作製する方法。
  10. 　前記キャリア供給層の前記第１の部分上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、を更に備え、
    　前記ゲート電極は前記ゲート絶縁膜に接合を成す、請求項１～請求項８のいずれか一項に記載の窒化物電子デバイスを作製する方法。
  11. 　前記ゲート絶縁膜は、原子層堆積（ＡＬＤ）法で成長される、請求項１０に記載の窒化物電子デバイスを作製する方法。
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