WO2012058995A1 - 无衬底引出半导体器件的栅介质层陷阱密度的测试方法 - Google Patents

无衬底引出半导体器件的栅介质层陷阱密度的测试方法 Download PDF

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WO2012058995A1
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vdd
gate dielectric
dielectric layer
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黄如
邹积彬
王润声
樊捷闻
刘长泽
王阳元
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北京大学
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Definitions

  • the present invention relates to a reliability test method for a semiconductor device, and more particularly to a method for testing a trap density in a gate dielectric layer for a semiconductor device without a substrate (e.g., a fence device).
  • Background technique a method for testing a trap density in a gate dielectric layer for a semiconductor device without a substrate (e.g., a fence device).
  • Semiconductor devices are important components in the manufacture of electronic products.
  • the replacement of semiconductor devices has advanced the development of semiconductor technology and advances in the semiconductor industry, especially for CPU and CPU. Since the end of the last century, the chip manufacturing process has developed rapidly, from micron level to today's technology less than 32nm.
  • the gate dielectric reliability test of semiconductor devices fabricated by such a process is also an important issue when a new process is put into use. Electrons, hole traps in the gate dielectric layer of semiconductor devices, that is, some dangling bonds or defects, cause threshold voltage drift of the device, and the on-state current decreases, resulting in severe negative/positive bias temperature instability ( BTI/PBTI), while increasing the gate leakage current, reduces the reliability and service life of the device. Therefore, the research and testing of the traps in the dielectric layer can provide an optimized solution for device fabrication, and the reliability test for the trap is also characterized. One of the important ways of working life of a device.
  • the more accurate trap test method for the traditional planar tube device is mainly the charge pump test, which requires the device to have the substrate signal to be extracted; and the new device, such as the fence device, only the gate, source, and drain terminals are led out. So the classic charge pump test can't be applied to devices without substrate extraction. At present, the testing of the unique three-dimensional wound gate dielectric trap for the fence device has become a focus of attention in integrated circuit manufacturing. Summary of the invention
  • the object of the present invention is to make up for the gaps in the prior art, and to provide a simple and effective gate dielectric trap test method for a semiconductor device without substrate extraction.
  • the technical solution of the present invention is as follows:
  • Is is the source DC current
  • Id is the drain DC current
  • W is the channel width of the device
  • L is the channel length of the device
  • Vdl is in the range of 0.5*VDD to 0.75)*VDD, where VDD is the device's on-state operating voltage.
  • ⁇ 1 50-100 microseconds; the bias settings of the gate, the source end and the drain end are respectively Vgl,
  • the test method for the gate dielectric layer trap of the semiconductor device provided by the invention can test the quality of the gate dielectric of the device very simply and effectively, and obtain the trap distribution under various materials and processes of the gate dielectric, and the device is required to be simple. It does not damage the device under test, and the test cost is low; and the test is fast, and the device gate can be obtained in a short time.
  • FIG. 1 is a cross-sectional view of a fence device tested in accordance with an embodiment of the present invention.
  • Figure 2 is a schematic diagram showing the connection relationship between the semiconductor parameter tester and the device.
  • Fig. 3a is a schematic view showing the state of the cross-gate device in the initial state before the test.
  • Figure 3b is a schematic diagram of the electron flow direction in the device when the test sequence 1 is tested.
  • Figure 3c is a schematic illustration of the electron flow direction in the device at the time of the test sequence 2 of the embodiment.
  • Figure 3d is a schematic diagram of electron flow directions in the device when the test sequence 3 is tested.
  • FIG. 4 is a schematic diagram showing the energy band and electron flow direction of the N-type fence device when the test sequence 3 is tested.
  • the carrier of the gate dielectric trap is confined; 110 the inversion layer formed by the majority carrier at the source; 111 the inversion layer formed by the majority carrier at the drain; 112 conduction band; 113 valence band; 114 an electron Flow direction.
  • A is a gate voltage bias timing diagram
  • B is a drain terminal voltage bias timing diagram
  • C is the source-drain voltage bias timing diagram
  • D is the source-side current Is timing diagram
  • E is the drain-side current Id timing diagram.
  • FIG. 1 A cross-sectional view of the fence device is shown in FIG. 1.
  • the source terminal 101 and the drain terminal 102 of the device have a left-right symmetric structure with a channel 103-half as a center line 106, and the surrounding gate 105 passes through the gate dielectric layer 104 and the source. 101, drain 102 and channel 103 are isolated.
  • Three test probes of the semiconductor parameter tester 2 are respectively connected to the gate, source and drain terminals of the fence device 1, wherein the lengths of the two probes connecting the source and the drain and the length of the cable connections 3 and 4 thereof And forming to maintain left and right symmetry, as shown 2 is shown.
  • the steps are as follows:
  • the bias voltages of probe A, probe 8, and probe C are set to Vg0, VsO, and Vdl, as indicated by the initial state position bias setting as marked in Figure 5.
  • the initial state requires the cable length and shape of probe B and probe C to be symmetrical, and the test instrument to be symmetrical about the center structure of the fenced device.
  • Half value, such as 2/3 VDD, the internal state of the device is shown in Figure 3a: The channel 103 region is an inversion-free layer; at the same time, most of the charge traps of the gate dielectric layer 104 are emptied, that is, the passive drain Most of the carriers are captured by the gate dielectric trap 107.
  • the probe A and probe C port voltages are simultaneously changed to Vgl and VdO, and the probe B remains unchanged, as shown in the timing 1 state bias setting marked in Figure 5.
  • Vgl can take VDD
  • VdO can take the off-state operating voltage VSS or zero bias of the fence device, and ensure that VdO is the same as VgO.
  • carriers inside the device form an inversion layer.
  • carriers are trapped by the gate dielectric layer trap.
  • the inversion layer carriers are derived from the source and drain terminals, that is, the probe B and the probe C, because the path of the test instrument to the probe B and the probe C has been designed to be strictly symmetrical in the initial state, so One half of the type layer is derived from the source end, that is, the probe B; the other half is derived from the leak end, that is, the probe C. Due to the nature of the electron/hole trap, it is considered that the carrier 108 filling the source side trap under the vertical electric field formed by the gate voltage Vgl is derived from the inversion layer provided at the source end, and the current carrying the trap on the side end of the drain end is filled. Sub-109 is derived from the inversion layer provided by the drain. The amount of charge that is trapped by these two traps is Q1 and P Q3, respectively. Due to symmetry, Q1 ⁇ Q3 can be considered as shown in Figure 3b.
  • Timing 1 lasts for a period of time T1, T1 is related to the material, thickness and length of the channel 103 of the gate dielectric layer 104, about 50-100 microseconds, reaching the state shown in FIG. 3b, the accumulation layer region is stable, and the source layer 101 is in the accumulation layer.
  • the supplied portion i.e., the inversion layer 110 formed by the source majority carriers
  • the portion provided by the drain terminal 102 i.e., the inversion layer 111 formed by the majority of carriers at the drain end
  • the amount of charge is Q4. Due to symmetry, Q2 Q4 can be considered as shown in Figure 3b.
  • the voltages of the probe A, probe B, and probe C ports are simultaneously changed to Vg0, Vdl, and VsO, and the specific bias voltage is set to the initial state.
  • Vdl the trap in the gate dielectric layer
  • the confined carriers will jump out of the restricted state, enter the channel 103 to form channel free carriers, and return to the drain terminal 102 under the action of the drain voltage.
  • the charge of this part of the carriers will be Ql+Q3.
  • T3 ⁇ 3 is about 100-200 microseconds, depending on the size of the fence device and the dielectric layer material. As shown in Figure 3d.
  • Figure 4 illustrates the energy band (guide band 112 and valence band 113) structure of timing 3 and the trend 114 after trap-limited carrier escape trap control. It is assumed in Fig. 4 that the fence device is a ⁇ -type device, and most of the carriers are electrons, but the present invention is not limited to the ⁇ -type device.
  • the instrument system automatically controls the repeating sequence 1, the sequence 2, and the timing 3 to form a loop.
  • the probe ⁇ and the probe C record the DC current output, that is, the obtained AC current is relatively large. Average over a range of time (eg, 500 milliseconds).
  • the number of majority carriers flowing through the drain (Probe C) is:
  • the amount of net charge that can be monitored by the drain/source is Q1 in one cycle.
  • the drain/source terminal can obtain an averaged DC current value, which can be expressed as the following formula:
  • Is is the source DC current
  • Id is the drain DC current
  • Q1 is the number of carriers confined by the source terminal to the half gate dielectric layer trap of the fenced device
  • F is the periodic frequency
  • q is the unit charge
  • q 1.62 X 10_ 19 Coulomb.
  • the unit dielectric layer trap density is Qt, it can be represented by monitoring Tl, T2, T3, Is, Id, and using the known parameters of the gate device channel width W, the gate device channel length L and the constant q, as follows : qFWL
  • the average of the absolute values of Id and Is is used to extract the error in the parameter extraction.
  • the above embodiment provides a test method for gate dielectric trap density for a fence device, which is also applicable to gate dielectric quality inspection of other substrateless semiconductor devices such as ultra-thin SOI devices (UTBSOI).
  • UTBSOI ultra-thin SOI devices

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Description

无衬底引出半导体器件的栅介质层陷阱密度的测试方法 本申请要求于 2010年 11月 2日提交至中国国家知识产权局的中国专利申请 （申请号 为： 201010528764.X) 的优先权， 其全部内容通过引用合并于此。 技术领域
本发明涉及半导体器件的可靠性测试方法，特别涉及针对无衬底引出的半导体器件（例 如围栅器件）， 测试其栅介质层中陷阱密度的方法。 背景技术
半导体器件是制造电子产品的重要元件。 半导体器件的更新换代推进了半导体技术的 发展和半导体工业的进步， 特别是对中央处理器 cpu和存储器的性能提升。 从上世纪末开 始， 芯片制造工艺发展十分迅速， 先后从微米级别， 一直发展到今天小于 32nm的技术。
在光刻技术提升有限， 且先进光刻技术无法达到批量生产目的的背景下， 不断减小最 小图形实现能力意味着成本的不断提高和成品率的下降。 目前， 以 45nm平面管工艺为例， 该技术已经达到了工艺的极限， 会引入严重的短沟道效应， 致使器件的关态电流增大、 跨 导减小等。 提升半导体器件的栅控制能力已经成为目前的研究重点， 而围栅器件则是可以 达到优秀的栅控能力、 缓解短沟道效应的重要器件之一。
同时， 在一个新工艺投入使用时， 这种工艺所制造的半导体器件的栅介质可靠性测试 也是十分重要的课题。 半导体器件栅介质层中的电子、 空穴陷阱， 即某些悬挂键或者说是 缺陷， 会导致器件的阈值电压漂移， 开态电流减小， 产生严重的负 /正偏压温度不稳定性 ( BTI/PBTI), 同时增大栅漏电流， 降低了器件的使用可靠性和使用寿命， 因此针对介质 层中的陷阱的研究测试可以为器件制造提供优化方案， 同时针对陷阱的可靠性测试也是表 征器件工作寿命的重要方式之一。
针对传统平面管器件的较为准确的陷阱测试方法主要是电荷泵测试， 这种测试要求器 件必须有衬底信号引出； 而新型的器件， 例如围栅器件， 只有栅、 源、 漏三端引出， 所以 经典的电荷泵测试无法应用在无衬底引出的器件上。 目前， 针对围栅器件其独有的三维环 绕型栅介质陷阱情况的测试， 业已成为集成电路制造中关注的焦点问题。 发明内容
本发明的目的是弥补现有技术的空白， 针对无衬底引出的半导体器件提供一种简便有 效的栅介质陷阱测试方法。 本发明的技术方案如下：
一种无衬底引出半导体器件的栅介质层陷阱密度的测试方法， 所述半导体器件的源端 和漏端相对于沟道的中心线呈左右对称结构，将半导体参数测试仪的探针分别与器件的栅、 源端和漏端连接， 其中测试仪连接源端和漏端的探针及电缆连接线也是左右对称的 （即两 根探针及电缆连接的长度相等且形状、 结构对称）； 首先控制半导体器件栅、 源端和漏端的 偏压设置， 使器件保持在一个不形成反型层且栅介质层陷阱不限制电荷的初始状态； 然后 依次重复进行下述步骤 1 ) 〜3 )， 形成循环， 同时在源端和漏端检测直流电流：
1 ) 改变偏压设置并持续 T1时间， 使多数载流子通过源端和漏端送入沟道， 沟道产生 反型层， 且部分反型层载流子被栅介质层陷阱限制；
2) 改变偏压设置并持续 T2时间， 使反型层载流子分别引回源端和漏端， 但已经被栅 介质层陷阱限制住的载流子不流回沟道；
3 ) 改变偏压设置并持续 T3时间， 使被栅介质层陷阱限制的载流子仅通过漏端流出； 最后， 根据下述公式计算栅介质层陷阱密度 Qt: qFWL
上式中， Is为源端直流电流； Id为漏端直流电流； W为器件的沟道宽度； L为器件的 沟道长度； q为单位电荷电量， q=1.62 X 10_19库仑； F为循环的周期频率， F=l/(T l+T2+T3)。
优选的， 上述方法中， 所述初始状态时栅、 源端和漏端的偏压设置分别为 Vg0、 VsO 禾口 Vdl， 其中 Vg0=Vs0， 且 Vg0、 VsO处于 0至 0.1 *VDD的范围内， Vdl处于 0.5*VDD 至 0.75)*VDD的范围内， 其中 VDD为器件开态工作电压。
优选的， 上述步骤 1 ) 中 Τ1=50-100微秒； 栅、 源端和漏端的偏压设置分别为 Vgl、
VsO和 Vd0， 其中 Vgl处于 0.9*VDD至 VDD的范围内， Vs0=Vd0， 且 Vs0、 VdO处于 0 至 0.1 *VDD的范围内， 同时要求 VdO与初始状态设置的 VgO相同， 其中 VDD为器件开态 工作电压。
优选的， 上述步骤 2) 中 T2处于 5至 10微秒的范围内； 栅、 源端和漏端的偏压设置 分别为 Vg0、 Vsx、 Vdx, 其中 Vg0<Vsx， 0<Vsx<0.1 *VDD, Vdx=Vsx。
优选的， 上述步骤 3 ) 中 T3=100-200微秒； 栅、 源端和漏端的偏压设置分别为 Vg0、 VsO禾 P Vdl， 其中 Vg0=Vs0=0〜0.1*VDD， Vdl=(0.5〜0.75)*VDD。 本发明所提供的半导体器件栅介质层陷阱的测试方法能够非常简便而且有效的测试出 器件栅介质的质量情况， 得出栅介质各种不同材料、 不同工艺下的陷阱分布情况， 要求设 备简单， 且不损坏被测器件， 测试成本低廉； 且测试快速， 在短时间内即可得到器件栅介 质陷阱分布， 适于大批量自动测试； 操作与经典的可靠性测试 （电荷泵） 兼容， 简单易操 作， 非常适用于新一代围栅器件制造过程中的工艺监控和成品质量检测， 同时， 也适用于 其他无衬底引出器件。 附图说明
图 1为本发明实施例所测试的围栅器件的剖面图。
图 2为半导体参数测试仪与器件连接关系示意图。
图 3a为实施例测试前初始状态， 围栅器件剖面所处状态示意图。
图 3b为实施例测试时序 1时器件中的电子流动方向示意图。
图 3c为实施例测试时序 2时器件中的电子流动方向示意图。
图 3d为实施例测试时序 3时器件中的电子流动方向示意图。
图 4为实施例测试时序 3时 N型围栅器件的能带与电子流向示意图。
图 1〜图 4中：
1一被测器件； 2—测试仪器； 3—源端接触电缆和探针； 4一漏端接触电缆和探针； 101 源端； 102 漏端； 103 沟道； 104—栅介质层； 105—栅； 106 对称中心线； 107—栅 介质陷阱； 108 由源端提供， 被靠近源端一侧的栅介质陷阱限制住的载流子； 109—由漏 端提供， 被靠近漏端一侧的栅介质陷阱限制住的载流子； 110 由源端多数载流子形成的反 型层； 111 由漏端多数载流子形成的反型层； 112 导带； 113 价带； 114一电子流动方 向。
图 5为实施例在器件栅、 源端、 漏端施加电压逻辑图和这三端对应的电流输出情况示 意图， 其中： A为栅电压偏置时序图； B为漏端电压偏置时序图； C为源漏电压偏置时序 图； D为源端电流 Is时序示意图； E为漏端电流 Id时序示意图。
图 5 中： 501— Vgl ; 502— VgO; 503— Vdl ; 504— VdO; 505— Vdx; 506— VsO; 507 — Vsx; 508— +Q1+Q2 (" + "代表流入此端， "-"代表流出此端， 下同）； 509— -Q2; 510 — +Q3+Q4; 511— -Q4; 512— -Ql-Q3。 具体实施方式
下面以围栅结构的器件为例详细描述本发明的方法， 但本领域技术人员应当理解， 本 发明的栅介质陷阱测试方法同样适用于其他无衬底引出器件。
围栅器件的剖面图如图 1所示， 该器件的源端 101和漏端 102以沟道 103—半处为中 心线 106呈左右对称结构， 环绕型的栅 105通过栅介质层 104与源 101、漏 102和沟道 103 隔离。将半导体参数测试仪 2的三个测试探针分别连接到该围栅器件 1的栅、源端和漏端， 其中连接源端和漏端的两个探针及其电缆连接线 3和 4的长度和形成保持左右对称， 如图 2所示。 针对对该围栅器件进行栅介质陷阱密度的测试， 步骤如下：
1 ) 初始状态：
分别将探针 A、 探针 B、 探针 C连接到围栅器件的栅、 源端、 漏端后， 将探针 A、 探 针8、 探针 C的偏压设定为 Vg0、 VsO和 Vdl， 如图 5中所标记的初始状态位置偏压设置 所示。
初始状态要求探针 B和探针 C的电缆连接线长度和形状保持对称， 测试仪器到被测试 围栅器件中心结构要对称。
这里， VgO和 VsO可以取为地信号， 即零偏压， 或者可以取本围栅器件关态工作电压 VSS, 但保证此时 Vg0=Vs0; Vdl可以取大于器件开态工作电压 （VDD) —半的值， 比如 2/3 VDD, 此时器件内部状态如图 3a所示： 沟道 103区域为无反型层； 同时栅介质层 104 绝大多数电荷陷阱被排空， 即无源漏内的多数载流子被栅介质陷阱 107捕获。
2) 时序 1过程：
通过仪器自动控制， 将探针 A、 探针 C端口电压同时改变至 Vgl、 VdO, 探针 B保持 不变， 如图 5中所标记的时序 1状态偏压设置所示。
Vgl可以取 VDD， VdO可以取取本围栅器件关态工作电压 VSS或者零偏压， 同时要确 保 VdO与 VgO相同。 此时器件内部的载流子形成反型层， 一段很短的时间后， 在电场的作 用下， 载流子被栅介质层陷阱捕获。
这里， 反型层载流子来源于源端和漏端， 即探针 B和探针 C， 因为已经在初始状态将 测试仪器到探针 B和探针 C的通路设计为严格对称， 所以反型层一半来源于源端， 即探针 B; 另外一半来源于漏端， 即探针 C。 由于电子 /空穴陷阱的性质， 认为在栅压 Vgl形成的 垂直电场作用下填充源端侧面陷阱的载流子 108来源于源端所提供的反型层， 而填充漏端 侧面陷阱的载流子 109来源于漏端所提供的反型层。 这两部分被陷阱限制住的电荷量分别 为 Q1禾 P Q3。 由于对称性， 可认为 Q1 ^Q3， 如图 3b所示。
时序 1持续一段时间 Tl， T1与栅介质层 104材料、厚度和沟道 103长度相关， 大约为 50-100微秒，达到图 3b所示状态，积累层区域稳定，积累层中由源端 101所提供的部分（即 由源端多数载流子形成的反型层 110) 电荷量为 Q2; 而由漏端 102所提供的部分 （即由漏 端多数载流子形成的反型层 111 ) 电荷量为 Q4。 由于对称性， 可认为 Q2 Q4， 如图 3b所 示。
3 ) 时序 2过程：
通过仪器自动控制， 将探针 A、探针 B、探针 C端口电压同时改变至 Vg0、 Vsx、 Vdx, 保证： Vg0<Vsx=Vdx<0.1*VDD。 如图 5中所标记的时序 3状态偏压设置所示。
此时反型层 110和 111的电荷 Q2、 Q4在 Vg0、 Vsx、 Vdx的作用下分别被反向抽取回 源端 101和漏端 102。 此时序时间 T2极短， 约为 5-10微妙。 Q1和 Q3这两部分载流子由 于无强场趋势， 所以没有足够的时间逃离被限制状态， 仍保存在陷阱中。 视围栅器件尺寸 和开启电压 VDD 而定。 围栅内反型层载流子和被陷阱限制部分载流子分布和走势图如图 3c所示。
4) 时序 3过程：
通过仪器自动控制， 将探针 A、 探针 B、 探针 C端口电压同时改变至 Vg0、 Vdl、 和 VsO, 具体偏压设置同初始状态， 此时由于 Vdl 的作用， 栅介质层中陷阱所限制住的载流 子将跳出被限制状态，进入沟道 103形成沟道自由载流子，在漏端电压作用下返回漏端 102， 这部分载流子的电荷量将为 Ql+Q3。 此过程保持一定的时间 T3， Τ3约为 100-200微秒， 同样视围栅器件的尺寸和介质层材料而定。 如图 3d所示。
图 4说明了时序 3的能带（导带 112和价带 113 )结构和被陷阱限制载流子逃脱陷阱控 制后的走向 114。 在图 4中假设围栅器件为 Ν型器件， 多数载流子为电子， 但本发明不仅 限于 Ν型器件。
5 ) 当时序 3进行完毕， 仪器系统自动控制重复时序 1、 时序 2、 时序 3， 形成循环， 同 时探针 Β、 探针 C记录直流电流输出情况， 即对所得的交流电流在一个比较大的时间范围 (如 500毫秒） 内进行平均。
这样， 在时序 1、 时序 2、 时序 3这样一个周期内， 流经源端 （探针 Β) 的多数载流子 数量为： （注： "+ "代表流入， "-"代表流出）
+Q1 +Q2 - Q2 0 +Q1
时序 1 时序 2 时序 3 —个周期
流经漏端 （探针 C) 的多数载流子数量为：
+Q3 +Q4 - Q4 -Q1-Q3 -Q1
时序 1 时序 2 时序 3 —个周期
所以， 在一个周期内， 漏端 /源端所能监控到的净电荷量为 Ql。
当形成多个周期后， 漏端 /源端可以得到一个平均后的直流电流值， 可以表示为如下公 式：
|Is|=|Id|=|qX Ql XF|
F=1/(T1+T2+T3)
其中 Is为源端直流电流， Id为漏端直流电流， Q1 为由源端提供的被围栅器件的一半 栅介质层陷阱限制住的载流子数量， F为周期频率， q为单位电荷电量， q=1.62 X 10_19库仑。 假设单位介质层陷阱密度为 Qt， 那么可以通过监控 Tl、 T2、 T3、 Is、 Id, 且利用已知参数 围栅器件沟道宽度 W、 围栅器件沟道长度 L和常量 q来表示， 如下： qFWL
其中将 Id和 Is的绝对值做平均是为了取出参数提取中的误差。
上述实施例针对围栅器件给出了栅介质陷阱密度的测试方法， 该方法同样适用于其他 无衬底引出半导体器件， 如超薄体 SOI器件 （UTBSOI) 的栅介质质量检测。

Claims

权 利 要 求
1 . 一种无衬底引出半导体器件的栅介质层陷阱密度的测试方法，所述半导体器件的源 端和漏端相对于沟道的中心线呈左右对称结构， 将半导体参数测试仪的探针分别与器件的 栅、 源端和漏端连接， 并使测试仪连接源端和漏端的探针及电缆连接线左右对称； 首先控 制半导体器件栅、 源端和漏端的偏压设置， 使器件处于不形成反型层且栅介质层陷阱不限 制电荷的初始状态； 然后依次重复进行下述步骤 1 ) 〜3 )， 形成循环， 同时在源端和漏端 检测直流电流：
1 ) 改变偏压设置并持续 T1时间， 使多数载流子通过源端和漏端送入沟道， 沟道产生 反型层， 且部分反型层载流子被栅介质层陷阱限制；
2 ) 改变偏压设置并持续 T2时间， 使反型层载流子分别引回源端和漏端， 但已经被栅 介质层陷阱限制住的载流子不流回沟道；
3 ) 改变偏压设置并持续 T3时间， 使被栅介质层陷阱限制的载流子仅通过漏端流出； 最后， 根据下述公式计算栅介质层陷阱密度 Qt: qFWL
上式中， is为源端直流电流； id为漏端直流电流； W为器件的沟道宽度； L为器件的 沟道长度； q为单位电荷电量， q=1.62 X 10_19库仑； F为循环的周期频率， F=1/(T1+T2+T3) 0
2. 如权利要求 1所述的测试方法， 其特征在于， 所述初始状态时， 栅、 源端和漏端的 偏压设置分别为 Vg0、 VsO和 Vdl， 其中 Vg0=Vs0， 且 VgO和 VsO处于 0至 0.1 *VDD的范 围内， Vdl处于 0.5*VDD至 0.75*VDD的范围内， 其中 VDD为器件开态工作电压。
3 . 如权利要求 2所述的测试方法， 其特征在于， 所述步骤 1 ) 栅、 源端和漏端的偏压 设置分别为 Vgl、 VsO禾 P VdO， 其中 Vgl处于 0.9*VDD至 VDD的范围内， Vs0=Vd0， 且 VsO和 VdO处于 0至 0.1 *VDD的范围内， 且 VdO与初始状态设置的 VgO相同， 其中 VDD 为器件开态工作电压。
4. 如权利要求 2所述的测试方法， 其特征在于， 所述步骤 2 ) 栅、 源端和漏端的偏压 设置分别为 Vg0、 Vsx、 Vdx, 其中 VgO<Vsx， 0<Vsx<0.1 * VDD, Vdx=Vsx, 其中 VDD为 器件开态工作电压。
5. 如权利要求 2所述的测试方法， 其特征在于， 所述步骤 3 ) 栅、 源端和漏端的偏压 设置分别为 Vg0、 VsO和 Vdl，其中 Vg0=Vs0，且 VgO和 VsO处于 0至 0.1 *VDD的范围内， Vdl处于 0.5*VDD至 0.75*VDD的范围内， 其中 VDD为器件开态工作电压。
6. 如权利要求 1所述的测试方法， 其特征在于， 所述步骤 1 ) 中 T1处于 50-100微秒 的范围内。
7. 如权利要求 1所述的测试方法， 其特征在于， 所述步骤 2) 中 T2处于 5-10微秒的 范围内。
8. 如权利要求 1所述的测试方法， 其特征在于， 所述步骤 3 )中 T3处于 100-200微秒 的范围内。
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