WO2012029766A1 - 撮像素子、及び撮像装置 - Google Patents

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WO2012029766A1
WO2012029766A1 PCT/JP2011/069584 JP2011069584W WO2012029766A1 WO 2012029766 A1 WO2012029766 A1 WO 2012029766A1 JP 2011069584 W JP2011069584 W JP 2011069584W WO 2012029766 A1 WO2012029766 A1 WO 2012029766A1
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signal
connection terminal
pixel
terminals
imaging device
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PCT/JP2011/069584
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一彦 末延
Original Assignee
株式会社ニコン
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
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    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to an imaging element and an imaging apparatus.
  • This application claims priority based on Japanese Patent Application No. 2010-194889 filed on Aug. 31, 2010, the contents of which are incorporated herein by reference.
  • CMOS Complementary Metal Oxide Semiconductor
  • Some imaging devices have a plurality of pixels combined with a plurality of imaging elements (semiconductor devices) to capture a high-definition image (see, for example, Patent Document 1).
  • a signal processing unit including an analog-digital converter (column ADC) and a preamplifier is provided in the same semiconductor substrate for each column of the pixel array unit, and performs high-speed processing. .
  • the structure of the pixel array unit can be simplified by forming the pixel array unit integrally instead of combining a plurality of imaging elements (semiconductor devices) including the pixel array unit.
  • the amount of image information to be output increases in the pixel array section that has been formed into a single pixel by integrating them. Therefore, it is necessary to increase the transfer rate of image information in a signal processing unit that outputs a signal from the pixel array unit.
  • the transfer speed is increased. Therefore, the power consumption of the image sensor increases.
  • the pixel array unit and the signal processing unit that processes the signal of the pixel array unit are separated and configured as different semiconductor devices. May be. Thereby, the power consumption of the pixel array unit and the signal processing unit can be distributed for each semiconductor device.
  • the imaging device including the pixel array unit transfers high-definition image information to the semiconductor device including the signal processing unit.
  • the pixel array portion included in the image sensor has a matrix structure with rows and columns. For this reason, when transferring the image information, the image sensor is required to output the image information from the multi-pixel array unit through a number of signal lines provided in parallel.
  • An object of an aspect of the present invention is to provide an imaging device and an imaging device that can arrange a plurality of signal output terminals provided corresponding to the pixel columns of the pixel array at intervals wider than the intervals of the pixel columns of the pixel array. It is to provide.
  • An aspect of the present invention provides a pixel array in which a plurality of pixels are arranged in a two-dimensional matrix, and a plurality of signal outputs that are provided corresponding to the pixel columns of the pixel array and that output signals of pixels in the pixel columns
  • a plurality of signal output terminals are arranged as a set of signal output terminals in the column direction of the pixel array, and the set of signal output terminals of the pixel array It is an imaging device characterized by being arranged in a row direction.
  • an imaging apparatus comprising: the above-described imaging device; and a first connection terminal provided corresponding to the connection terminal and connected to the connection terminal. It is.
  • an imaging device and an imaging apparatus capable of arranging a plurality of signal output terminals provided corresponding to the pixel columns of the pixel array at intervals wider than the intervals of the pixel columns of the pixel array. Can be provided.
  • an optical sensor unit pixel
  • a digital signal processing unit that processes a signal converted by the optical sensor unit.
  • Each needs to have an optimal configuration.
  • For optimizing the optical sensor unit it is necessary to increase the power supply voltage in order to widen the dynamic range with low noise.
  • a digital circuit capable of high-speed operation using a fine transistor with a low power supply voltage is required to realize high-speed processing and low power consumption. If they are to be realized by one chip and the same process, complicated manufacturing process steps and process control are required. This may lead to high cost and difficulty in realizing the chip.
  • the performance of the digital signal processing unit is degraded or high-speed processing is performed. Therefore, there is a problem that a fine process required for the process cannot be selected, which leads to an increase in the area of the digital signal processor and an increase in power consumption.
  • a multi-chip module configured by combining a plurality of semiconductors.
  • semiconductor chips manufactured by different processes can be mounted on the same substrate in a bare chip state. Therefore, in the multichip module, the overall performance can be improved by utilizing the characteristics of each process.
  • FIG. 1A and 1B are configuration diagrams of an imaging apparatus according to the present embodiment.
  • 1A is a front view of the imaging apparatus
  • FIG. 1B is a side view of the imaging apparatus.
  • An imaging apparatus 1 shown in FIGS. 1A and 1B includes a signal processing chip 2, a signal processing chip 3, a sensor chip 4, and a glass substrate 21.
  • the signal processing chip 2 is disposed above the sensor chip 4 and the signal processing chip 3 is disposed below the sensor chip 4 in a state where the surface of the glass substrate 21 of the imaging device 1 is viewed from the front.
  • the sensor array unit provided in the sensor chip 4 has a horizontal direction as a row direction and a vertical direction (a direction perpendicular to the row direction in the drawing) with respect to the arrangement direction of the pixels arranged in two dimensions.
  • the glass substrate 21 is formed of a material that transmits light (a transparent material), and wiring for connecting the signal processing chip 2, the signal processing chip 3, the sensor chip 4 and the like is provided on the surface thereof. .
  • the signal processing chip 2, the signal processing chip 3, and the sensor chip 4 are bonded to connection terminals provided on the surface of the glass substrate 21 in the bonding region 22.
  • the junction region 22 includes a junction region 22N having a high connection terminal arrangement density and a junction region 22W having a low connection terminal arrangement density.
  • the signal processing chip 2 and the sensor chip 4 are connected, and the signal processing chip 3 and the sensor chip 4 are connected.
  • the bonding region 22 ⁇ / b> W the signal processing chip 2 is connected to the wiring member 23, and the signal processing chip 3 is connected to the wiring member 23.
  • the wiring member 23 is a flexible wiring member (FPC) for wiring that inputs and outputs signals to the glass substrate 21.
  • the sensor chip 4 is arranged with the surface on which the pixel array is provided facing the glass substrate 21. The pixel array receives incident light transmitted through the glass substrate 21.
  • FIG. 2 is a block diagram showing a schematic circuit configuration of the imaging apparatus according to the embodiment of the present invention.
  • the imaging device 1 includes a signal processing chip 2, a signal processing chip 3, and a sensor chip 4.
  • the signal processing chip 2, the signal processing chip 3, and the sensor chip 4 are respectively connected to connection terminals provided on the surface of the glass substrate 21.
  • the signal processing chip 2 includes an ADC array 5, a digital output bus 6, a digital small amplitude differential output circuit 7, their control circuit 8, and a bias circuit 9 for each circuit.
  • the ADC array 5 includes a plurality of analog-digital converters (ADCs), and each ADC performs parallel processing.
  • ADCs analog-digital converters
  • the configuration of the circuit block provided in the signal processing chip 3 is the same as that of the signal processing chip 2 and is different from the signal processing chip 2 in that the control circuit 10 is provided as will be described later.
  • the sensor chip 4 includes a pixel array 11 in which pixels are two-dimensionally arranged, a pixel drive driver 12, a column preamplifier 13 arranged above and below the pixel array 11 in FIG. 2, a drive control bus 14 for the pixel drive driver 12, A sensor bias circuit 20 for supplying a bias voltage and current to each circuit is provided.
  • the pixel array 11 is controlled according to a control signal generated in one or both of the control circuit 8 mounted on the signal processing chip 2 and the control circuit 10 mounted on the signal processing chip 3. .
  • a control signal from one or both of the control circuit 8 and the control circuit 10 is supplied from the drive control bus 14 to the pixel drive driver 12.
  • the pixel driver 12 has a plurality of row lines connected to the output terminal, and outputs a selection signal for selecting a pixel corresponding to the row line to a row line selected according to the supplied control signal.
  • the pixel drive driver 12 selects a plurality of pixels connected to the same row line and supplied with the same selection signal for each line (one column).
  • the pixel selected for each column outputs a signal and supplies it to the column preamplifier 13 in parallel for each column.
  • the column preamplifier 13 corresponds to the number of column lines. For example, in FIG. 2, the column preamplifier 13 is disposed above the pixel array 11 in the odd-numbered column lines, and is disposed below the pixel array 11 in the even-numbered column lines. Is done.
  • the column preamplifier 13 amplifies a signal (pixel signal) from each pixel with a necessary gain.
  • the amplified pixel signal is output from the column preamplifier 13 of the sensor chip 4 to the signal processing chip 2 or the signal processing chip 3.
  • the amplified pixel signal output from the sensor chip 4 is an analog signal converted based on the amount of light detected in each pixel.
  • the amplified pixel signals are input in parallel to the columns in the signal processing chip 2 in the bonding region 22N on the glass substrate 21 and in the signal processing chip 3 in the bonding region 22N, respectively.
  • the “amplified pixel signal” output for each column is analog-digital converted by the ADC array 5 in accordance with the control signal generated by the control circuit 8 (10).
  • the ADC array 5 is controlled in accordance with a predetermined order controlled by the control circuit 8 (10), and outputs the converted digital signal through the digital output bus 6.
  • a digital small amplitude differential output circuit 7 outputs the digital pixel signal output from the ADC array 5.
  • one (one lane) digital small-amplitude differential output circuit 7 is arranged on the signal processing chip 2 (3).
  • a plurality (multiple lanes) may be arranged according to a required pixel output speed.
  • the plurality of digital small amplitude differential output circuits 7 are controlled to switch the output order by the control circuit 8 (10), and a signal is output from each of the digital small amplitude differential output circuits 7.
  • the signal processing chips 2 and 3 include not only analog-to-digital conversion but also signal processing circuits that perform higher-level digital operations as necessary, and add data offset values. It is possible to perform subtraction correction of fixed pattern noise (FPN) and calculation for correcting variations in conversion errors of a plurality of ADCs in the ADC array 5.
  • FPN fixed pattern noise
  • FIG. 3 is a schematic block diagram showing connections between a plurality of signal processing chips.
  • the control circuit 8 in the signal processing chip 2 includes a system controller 71 that receives an input of a dedicated control signal 25 (a signal from the dedicated control line 25), an ADC controller 73, and a pixel array timing controller 75.
  • the control circuit 10 in the signal processing chip 3 includes a system controller 72 that receives an input of a dedicated control signal 26 (a signal from the dedicated control line 26), an ADC controller 74, and a pixel array timing controller 76.
  • the pixel array timing controllers 75 and 76 are connected to the drive control bus 14 via the synchronization signal line 15.
  • the control circuit 8 and the control circuit 10 have a common circuit block, and perform different operations depending on the settings of the dedicated control lines 25 and 26 connected to the respective inputs.
  • the system controllers 71 and 72, the ADC controllers 73 and 74, and the pixel array timing controllers 75 and 76 can function in accordance with the settings by selecting the master mode and the slave mode. For example, it is assumed that each part of the control circuit 8 in the signal processing chip 2 is set to the master mode by the dedicated control line 25, and each part of the control circuit 10 in the signal processing chip 3 is set to the slave mode.
  • the drive control bus 14 is controlled by the pixel array timing controller 75 in the control circuit 8 set to the master mode.
  • the pixel array timing controller 75 controls the synchronization signal line 15.
  • the ADC controller 73 outputs an ADC array control signal (Cont.ADC_N) in synchronization with the clock in the dedicated signal line 25 in accordance with the command from the system controller 71 and the timing control from the pixel array timing controller 75, and the ADC array. Control.
  • the system controller 71 generates a control signal (Cont.Output_N) synchronized with a clock supplied via the dedicated signal line 25 according to the timing control by the pixel array timing controller 75.
  • the system controller 71 controls the digital output bus 6 and the digital small amplitude differential output circuit 7 by the generated control signal (Cont.Output_N).
  • the pixel array timing controller 76 in the control circuit 10 set to the slave mode is controlled by the slave mode that receives a signal from the control bus 14 without outputting a signal to the control bus 14.
  • the pixel array timing controller 76 generates and outputs control signals for the ADC controller 74 and the system controller 72 in accordance with the control signal supplied from the control bus 14 and the synchronization signal supplied from the synchronization signal line 15.
  • the ADC controller 74 generates a DC array control signal (Cont.ADC_S) in phase with a clock supplied via the control signal line 25 under the control of the system controller 72 and the pixel array timing controller 76.
  • the system controller 71 controls the ADC array by the generated DC array control signal (Cont.ADC_S).
  • the system controller 72 generates a control signal (Cont.Output_S) whose phase is adjusted in synchronization with a clock supplied via the dedicated signal line 25 according to the timing control from the pixel array timing controller 76.
  • the system controller 71 controls the digital output bus 6 and the digital small amplitude differential output circuit 7 by the generated control signal (Cont.Output_S).
  • control circuit 8 is set to the master mode and the control circuit 10 is set to the slave mode.
  • the control method can be completely reversed, and the control circuit 10 can be operated in the master mode and the control circuit 8 can be operated in the slave mode.
  • each is operated in a master mode.
  • the circuit and the control relationship are complicated, it is possible to make each part of the control circuit 8 and the control circuit 10 separately a master and a slave.
  • FIGS. 4A to 7 when the imaging apparatus 1 shown above is divided into a plurality of signal processing chips 2 and 3 and a sensor chip 4, a plurality of signal processing chips 2 and 3 The structure of the connection part that connects the sensor chips 4 will be described.
  • each pixel provided in the pixel array in the sensor chip 4 is indicated by “ ⁇ ”.
  • Each pixel is two-dimensionally arranged, and an interval between the pixels arranged in the row direction is indicated by a pixel pitch “PP”.
  • PP pixel pitch
  • Each pixel outputs a signal to a corresponding column signal line.
  • the signal transfer direction is different for each column, so the number of signals output in the same direction can be half the number of pixels arranged in the column direction.
  • FIG. 4A shows a “single row arrangement” type arrangement in which the connection terminals are arranged in a line along the direction in which the column signal lines are arranged.
  • the connection terminal interval terminal pitch “CP1”
  • 2PP an interval twice the pixel pitch
  • FIG. 4B shows a “staggered arrangement” type arrangement in which the connection terminals are alternately arranged along the direction in which the column signal lines are arranged and arranged in two columns.
  • the interval between the connection terminals is four times the pixel pitch (4PP), that is, the terminal pitch CP1 in the case of the “single row arrangement” type arrangement. Can be ensured twice as long.
  • the distance between the connection terminals is limited by the limit of accuracy required for adjusting and arranging the glass substrate 21 and the sensor chip 4 arranged on the glass substrate 21 at a predetermined position.
  • the pixel pitch of the pixels arranged on the pixel array of the sensor chip 4 is restricted from being narrowed by a limit such as required accuracy of a semiconductor manufacturing process.
  • FIG. 5 is a bird's-eye view showing an aspect of the configuration of the connecting portion in the present embodiment.
  • FIG. 5 shows the signal processing chip 3 and the sensor chip 4 connected to the glass substrate 21.
  • the distance between the signal processing chip 3 and the sensor chip 4 with respect to the glass substrate 21 is shown enlarged.
  • a plurality of pixels are provided corresponding to the signal lines (plural signal lines) corresponding to the pixel columns of the pixel array in which the pixels are arranged in a two-dimensional matrix (matrix shape).
  • a signal output terminal 51 is shown.
  • the column direction of the pixels is substantially orthogonal to the row direction of the pixels.
  • a plurality of signal output terminals 51 for outputting signals from pixels provided corresponding to the same pixel column are provided at one end of the signal line.
  • the other end of the signal line (not shown) is provided with a pixel in the pixel array.
  • Each signal output terminal 51 is arranged to form a signal output terminal group 51G in which a predetermined number of signal output terminals 51 are grouped in the column direction of the pixel array.
  • each signal output terminal group 51 ⁇ / b> G includes four signal output terminals 51.
  • each signal output terminal group 51G four signal output terminals 51 are arranged side by side at intervals d along the column direction of the pixel array.
  • in one signal output terminal group 51G four signal output terminals 51 are arranged linearly along the column direction of the pixel array.
  • a plurality of signal output terminal groups 51G are arranged at predetermined intervals along the row direction of the pixel array.
  • the signal output terminal group 51G (a set of signal output terminals) is arranged in a predetermined number of sets in order along the row direction of the pixel array.
  • the predetermined number of sets is a result (quotient) obtained by dividing the number of signal lines provided corresponding to the signal output terminal 51G by the number of signal output terminals provided per set.
  • the signal output terminal group 51G is arranged in the row direction of the pixel array at intervals obtained by multiplying the pitch of the pixel columns by a predetermined number. Can do.
  • connection terminals 61 are provided corresponding to the signal output terminals 51, respectively. Each connection terminal 61 is connected to a corresponding signal output terminal 51. Each connection terminal 61 provided corresponding to the signal output terminal 51 included in the signal output terminal group 51G forms a set of connection terminals 61 corresponding to the signal output terminal group 51G. The set is shown as a connection terminal group 61G. Connection terminals 63 (second connection terminals) are provided corresponding to the connection terminals 61 (first connection terminals), respectively. The corresponding connection terminal 61 (first connection terminal) and connection terminal 63 (second connection terminal) are connected by a signal line 65.
  • connection terminal 63 (second connection terminal) is connected to the signal terminal 53 in the corresponding signal processing chip 3 provided.
  • Each connection terminal 63 forms a set corresponding to the signal terminal group 53G including the signal terminal 53 provided correspondingly.
  • the set is shown as a connection terminal group 63G.
  • the connection terminal 63 (second connection terminal) can be arranged similarly to the connection terminal 61 (first connection terminal).
  • Each signal line 65 is disposed between adjacent connection terminal groups 61G (first connection terminal group).
  • Each signal line 65 is disposed between adjacent connection terminal groups 63G (second connection terminal group).
  • FIG. 6 is a diagram illustrating an aspect of the arrangement of connection terminals in the present embodiment.
  • the same components as those shown in FIG. FIG. 6 shows connection terminals and wiring patterns in plan view of the surface of the glass substrate 21.
  • the connection terminal group 61G and the connection terminal group 63G are provided in correspondence with each other, and are connected to each other by a signal line 65, respectively.
  • Corresponding connection terminal group 61G and connection terminal group 63G are arranged at positions offset in the row direction, respectively.
  • the connection terminal group 61G includes four connection terminals 61 each.
  • the connection terminal group 63G includes four connection terminals 63 each. In FIG. 6, four sets of the connection terminal group 61G and the connection terminal group 63G are arranged in the row direction.
  • connection terminals 61 in the connection terminal group 61G are distinguished as connection terminals 61a, b, c, and d.
  • Each connection terminal 63 in the connection terminal group 63G is distinguished as connection terminals 63a, b, c, and d.
  • the connection terminal 61a is connected to the connection terminal 63a by a signal line 65a.
  • the connection terminal 61b is connected to the connection terminal 63b and the signal line 65b.
  • the connection terminal 61c is connected to the connection terminal 63c by a signal line 65c.
  • the connection terminal 61d is connected to the connection terminal 63d by a signal line 65d.
  • connection terminal group 61G and the connection terminal group 63G are provided corresponding to the sensor chip 4 and the signal processing chip 3, respectively.
  • the connection terminal 61d is disposed at a position closest to the signal processing chip 3.
  • the connection terminals 61c, b, and a are sequentially spaced apart by a distance d in a direction away from the connection terminal 61d.
  • the connection terminal 63a is disposed at a position closest to the sensor chip 4.
  • connection terminals 63b, c, and d are arranged at intervals d in order in a direction away from the connection terminal 63a.
  • the connection terminals 63 corresponding to the connection terminals 61 are sequentially arranged in the direction in which the connection terminals 61 are arranged in accordance with the order in which the connection terminals 61 are arranged. They are arranged side by side.
  • the signal lines 65 are arranged in parallel and arranged between the adjacent connection terminal groups 61G and between the connection terminal groups 63G.
  • the signal line 65 is disposed through a gap in which the corresponding connection terminal group 61G and connection terminal group 63G are disposed offset in the row direction.
  • each signal line 65 has the same wiring length from the connection terminal 61 to the connection terminal 63 connected to each other.
  • FIG. 7 is a diagram illustrating an arrangement of connection terminals in the present embodiment.
  • each pixel provided in the pixel array in the sensor chip 4 is indicated by “ ⁇ ”.
  • Each pixel is two-dimensionally arranged, and an interval between the pixels arranged in the row direction is indicated by a pixel pitch “PP”.
  • Each pixel outputs a signal to a corresponding column signal line.
  • the direction in which signals are transferred is different for each column, and the case where signals are supplied to different signal processing chips is taken as an example. Therefore, the number of signals output in the same direction is aligned in the column direction. It can be half the number of pixels.
  • FIG. 7 shows the relationship between the pixel interval and the signal output terminal interval in the sensor chip 4 when the connection terminals shown in FIGS. 5 and 6 are arranged.
  • the interval between the connection terminals in the row direction (terminal pitch “CP3”), an interval of 8 times the pixel pitch (8PP) can be secured.
  • the plurality of signal output terminals 51 provided corresponding to the pixel columns of the pixel array 11 may be arranged at an interval wider than the interval of the pixel columns of the pixel array 11. it can.
  • connection is possible.
  • the interval between the connection terminals in the row direction in the region 22N can be increased with respect to the pixel pitch.
  • the signal output terminals 51 in the sensor chip 4 imaging device
  • the pixel signal output from the sensor chip 4 can be supplied to the signal processing chips 2 and 3, and the imaging device 1 formed as a multichip module can be provided.
  • FIG. 8 is a diagram illustrating an aspect of the arrangement of connection terminals in the present embodiment.
  • the same components as those shown in FIG. 5 are denoted by the same reference numerals, and the connection terminal group 61GB is connected to the connection terminal group 61G (FIG. 5), the connection terminal group 63GB is connected to the connection terminal group 63G (FIG. 5), The lines 65B correspond to the signal lines 65 (FIG. 5), respectively.
  • FIG. 8 shows connection terminals and wiring patterns in plan view of the surface of the glass substrate 21.
  • the connection terminal group 61GB and the connection terminal group 63GB are provided corresponding to each other and are connected to each other by a signal line 65B.
  • Corresponding connection terminal group 61GB and connection terminal group 63GB are respectively arranged at positions offset in the row direction.
  • the connection terminal group 61GB includes eight connection terminals 61 each.
  • the connection terminal group 63GB includes eight connection terminals 63 each.
  • FIG. 8 shows three sets of connection terminal group 61GB and connection terminal group 63GB arranged in the row direction.
  • connection terminal group 61GB and the connection terminal group 63GB each include eight connection terminals 61 and 63, which are included in the connection terminal group 61GB and the connection terminal group 63GB, respectively.
  • the number of connecting terminals to be connected is different, it is the same as in the case of FIG.
  • the distance CP4 between the connection terminals in the row direction can be increased to twice the distance CP3 shown in FIG. 5, that is, 16 times the pixel pitch PP (16PP). it can.
  • the same effects as those of the first embodiment can be obtained, and in the case of this embodiment, the interval between the connection terminals in the row direction can be increased.
  • the circuit configuration can be simplified by setting the number of connection terminals to a power of two.
  • FIG. 9 is a diagram showing an aspect of the arrangement of connection terminals in the present embodiment.
  • the same components as those shown in FIG. 5 are denoted by the same reference numerals, the connection terminal group 61GC is connected to the connection terminal group 61G (FIG. 5), the connection terminal group 63GC is connected to the connection terminal group 63G (FIG. 5), The lines 65C correspond to the signal lines 65 (FIG. 5), respectively.
  • FIG. 9 shows connection terminals and wiring patterns in plan view of the surface of the glass substrate 21.
  • the connection terminal group 61GC and the connection terminal group 63GC are provided in correspondence with each other, and are connected to each other by a signal line 65C.
  • Corresponding connection terminal group 61GC and connection terminal group 63GC are respectively arranged at positions offset in the row direction.
  • the connection terminal group 61GC includes four connection terminals 61 each.
  • the connection terminal group 63G includes four connection terminals 63 each. In FIG. 9, four sets of the connection terminal group 61GC and the connection terminal group 63G are shown side by side in the row direction.
  • Each signal line 65C is provided with an impedance reduction unit 67C for reducing impedance between the connection terminal 61 in the connection terminal group 61GC and the connection terminal 63 in the connection terminal group 63GC.
  • the impedance reduction unit 67C is an impedance reduction unit 67a, 67b, 67c, 67d provided corresponding to each of the signal lines 65C (65a, 65b, 65c, 65d), and is arranged side by side along the row direction.
  • connection terminal group 61GC and the connection terminal group 63GC are transmitted as analog signals, it is possible to ensure a wide frequency band of signals that can be transmitted.
  • the sensor chip 4 and the imaging device 1 can be configured as separate semiconductor devices by separating the pixel array unit 11 having multiple pixels from the signal processing chips 2 and 3. 4 can be mounted efficiently.
  • the same effects as those of the first embodiment can be obtained. Furthermore, in the case of the present embodiment, the output image signal can be made wider.
  • the present invention is not limited to the above-described embodiments, and can be changed without departing from the spirit of the present invention.
  • the number of pixels, the number of signals, and the number of connection terminals shown in the image pickup device and the image pickup apparatus shown in the embodiment of the present invention are merely one embodiment, and may be appropriately determined as necessary predetermined values. it can.
  • the signal output from the sensor chip 4 has been described.
  • the same arrangement of connection terminals is provided when the control signal and timing signal for controlling the sensor chip 4 are supplied to the sensor chip 4. Can be done.

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Abstract

　撮像素子は、複数の画素が２次元行列状に配置された画素アレイ（１１）と、前記画素アレイ（１１）の画素列に対応して設けられ、前記画素列内の画素の信号を出力する複数の信号出力端子（５１）と、を備える。前記複数の信号出力端子（５１）は、前記画素アレイの列方向において所定数の信号出力端子（５１）を組として配置されている。前記所定数の信号出力端子の組は、前記画素アレイ（１１）の行方向に配置される。

Description

撮像素子、及び撮像装置
　本発明は、撮像素子及び撮像装置に関する。
　本願は、２０１０年８月３１日に出願された日本特許出願２０１０－１９４８８９号に基づき優先権を主張し、その内容をここに援用する。
　ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の撮像素子（CMOSセンサ）を備えた撮像装置では、高精細画像を撮像することが必要とされている。撮像装置において、高精細画像を撮像するために複数の撮像素子（半導体装置）を組み合わせて多画素化されたものがある（たとえば、特許文献１参照）。そのような撮像素子においては、画素アレイ部のカラム（列）ごとにアナログデジタル変換器（カラムADC）とプリアンプなどを含む信号処理部を同一の半導体基板内に備え、高速処理を行うものがある。
特開平９－３２４７９号公報
　このような撮像装置において、画素アレイ部を備える複数の撮像素子（半導体装置）を組み合わせて構成するのではなく、画素アレイ部を一体化して形成することにより、画素アレイ部の構造を簡素化できる。その反面、一体化して形成することにより多画素化された画素アレイ部では、出力する画像情報の情報量が増加する。そのため、画素アレイ部からの信号を出力する信号処理部では、画像情報の転送速度を高速化することが必要である。このように、画素アレイ部を一体化して形成した場合には、転送速度が高速化されることになる。そのため、撮像素子の消費電力が増大する。
　なお、一体化して形成した撮像素子における半導体装置あたりの消費電力を低減させるために、画素アレイ部と、画素アレイ部の信号を処理する信号処理部とに分離して、それぞれ異なる半導体装置として構成してもよい。これにより、画素アレイ部と信号処理部の消費電力を、半導体装置ごとに分散することができる。
　このように、画素アレイ部と信号処理部とを分離している場合、画素アレイ部を備えている撮像素子は、信号処理部を備えている半導体装置に高精細の画像情報を転送することになる。ここで、撮像素子が備える画素アレイ部が、行と列によるマトリクス構造を有するものである。そのため、撮像素子は、その画像情報を転送する場合、多画素化された画素アレイ部から、並列に設けられている多くの信号線を通じて画像情報を出力することが必要とされる。
　しかしながら、画素アレイ部から、並列に設けられている多くの信号線を通じて画像情報を出力するために、比較的多くの各信号の信号出力端子が必要である。撮像素子の限られた大きさでは、配置可能な信号出力端子の数に制限が生じる場合がある。あるいは、撮像素子における信号出力端子の配置間隔が狭くなる場合がある。このように、撮像素子において、多画素化された画素アレイ部を分離して構成すると、信号出力端子の配置が困難になるという問題がある。
　本発明の態様における目的は、画素アレイの画素列に対応して設けられている複数の信号出力端子を、画素アレイの画素列の間隔より広い間隔で配置することができる撮像素子及び撮像装置を提供することにある。
　本発明の態様は、複数の画素が２次元行列状に配置された画素アレイと、前記画素アレイの画素列に対応して設けられ、前記画素列内の画素の信号を出力する複数の信号出力端子と、を備え、前記複数の信号出力端子は、前記画素アレイの列方向において所定数の信号出力端子を組として配置されており、前記所定数の信号出力端子の組は、前記画素アレイの行方向に配置される、ことを特徴とする撮像素子である。
　本発明の別の態様は、上に記載の撮像素子と、前記接続用端子に対応して設けられ、前記接続用端子にそれぞれ接続される第１接続端子とを備えることを特徴とする撮像装置である。
　本発明の態様によれば、画素アレイの画素列に対応して設けられている複数の信号出力端子を、画素アレイの画素列の間隔より広い間隔で配置することができる撮像素子及び撮像装置を提供できる。
本発明の実施形態に係る撮像装置の構成図である。 本発明の実施形態に係る撮像装置の構成図である。 本実施形態における撮像装置の概略回路構成を示すブロック図である。 信号処理チップ間の接続を示す概略ブロック図である。 従来型の接続端子の配列を示す図である。 従来型の接続端子の配列を示す図である。 本実施形態における接続部の構成の一態様を示す鳥瞰図である。 本実施形態における接続端子の配列の一態様を示す図である。 本実施形態における接続端子の配列を示す図である。 本実施形態における接続端子の配列の一態様を示す図である。 本実施形態における接続端子の配列の一態様を示す図である。
　（撮像装置に要求される性能と機能分割）
　まず、本実施形態の撮像装置に必要とされる性能及び機能分割の一例について説明する。
　たとえば、動画像の撮影処理、或いは、高速撮影処理に適用可能なCMOSセンサを実現するためには、光センサ部（画素）と、光センサ部で変換した信号を処理するデジタル信号処理部とをそれぞれ最適な構成とする必要がある。この場合、光センサ部及びデジタル信号処理部に対して定められる異なる要求性能に対応させて、それぞれを最適化することが必要となる。光センサ部の最適化については、ローノイズでダイナミックレンジを広くするために電源電圧を高めることが必要になる。デジタル信号処理部の最適化については、高速処理と低消費電力を実現するために電源電圧を低くした微細なトランジスタを使用した高速動作が可能なデジタル回路が必要になる。それらを１チップかつ同一プロセスで実現しようとすると、複雑な製造プロセス工程とプロセス制御とを必要とする。これは、チップの高価格化及び実現困難性を招く可能性がある。
　１チップかつ同一プロセスで構成する場合、いずれか一方の要求性能を優先させることが必要になる。
　例えば、１チップかつ同一プロセスを採用し、光センサ部の性能を確保することをデジタル信号処理部の性能を確保することより優先した場合には、デジタル信号処理部の性能の低下や、高速処理に必要とされる微細なプロセスを選択できないという問題が発生し、デジタル信号処理部の面積増大、消費電力増大を招くことになる。
　ところで、複数の半導体を組み合わせて構成したマルチチップモジュールとする技術がある。マルチチップモジュールにおいては、異なるプロセスでつくられた半導体チップを同一基板上にベアチップの状態で実装することができる。それゆえ、マルチチップモジュールでは、それぞれのプロセスの特徴を生かして、全体の性能を向上させることができる。
　以下、本実施形態では、マルチチップモジュールの採用により、撮像装置の高画素化・処理の高速化を実現する一態様を示す。
　（第１実施形態）
　以下、本実施形態による撮像装置について、図面を参照して説明する。
　図１Ａ及び図１Ｂは、本実施形態に係る撮像装置の構成図である。
　図１Ａは、撮像装置の正面図であり、図１Ｂは、撮像装置の側面図である。
　図１Ａ及び１Ｂに示される撮像装置１は、信号処理チップ２、信号処理チップ３、センサチップ４、及び、ガラス基板２１を備えている。
　この図１Ａにおいて、撮像装置１のガラス基板２１の表面を正面視した状態で、信号処理チップ２は、センサチップ４の上方に配置され、信号処理チップ３は、センサチップ４の下方に配置される。
　また、図１Ａにおいて、センサチップ４に設けられるセンサアレイ部は、２次元に配列される画素の配置方向について、左右方向を行方向とし、上下方向（紙面内で行方向と直交する方向）を列方向とする。
　ガラス基板２１は、光を透過する材質（透過性の材質）で形成されており、その表面には、信号処理チップ２、信号処理チップ３、センサチップ４などを接続する配線が設けられている。
　信号処理チップ２、信号処理チップ３、センサチップ４は、接合領域２２において、それぞれ、ガラス基板２１表面に設けられた接続端子に接合される。接合領域２２は、接続端子の配置密度が高い接合領域２２Ｎと、接続端子の配置密度が低い接合領域２２Ｗとを備える。接合領域２２Ｎでは、信号処理チップ２とセンサチップ４とが、また、信号処理チップ３とセンサチップ４とが接続される。接合領域２２Ｗでは、信号処理チップ２から配線部材２３に接続され、信号処理チップ３から配線部材２３に接続される。この配線部材２３は、ガラス基板２１に信号を入出力する配線用のフレキシブル配線部材（FPC）などである。
　また、センサチップ４は、画素アレイが設けられている面を、ガラス基板２１に向けて配置されている。画素アレイは、ガラス基板２１を透過した入射光を受光する。
　図２は、本発明の実施形態に係る撮像装置の概略回路構成を示すブロック図である。図１Ａ及び１Ｂと同じ構成には、同じ符号を附す。
　撮像装置１は、信号処理チップ２，信号処理チップ３、センサチップ４を備えている。
　信号処理チップ２と信号処理チップ３とセンサチップ４は、それぞれガラス基板２１の表面に設けられた接続端子に接続されている。
　信号処理チップ２は、ADCアレイ５、デジタル出力バス６、デジタル小振幅差動出力回路７、それらの制御回路８、各部回路のバイアス回路９を備える。
　ADCアレイ５は、複数のアナログデジタル変換器（ADC）を備え、それぞれのADCが並列処理をする。
　信号処理チップ３が備える回路ブロックの構成は、信号処理チップ２と同様であり、後で説明するように制御回路１０を備えている点が信号処理チップ２と異なっている。
　センサチップ４は、２次元に画素が配置された画素アレイ１１、画素駆動ドライバ１２、この図２おいて画素アレイ１１の上下に配置されたカラムプリアンプ１３、画素駆動ドライバ１２の駆動制御バス１４、各部回路へのバイアス電圧、電流を供給するセンサバイアス回路２０を備えている。
　以下、実際の撮像動作に沿って、各部の動作を説明する。
　画素アレイ１１は、信号処理チップ２に搭載される制御回路８と、信号処理チップ３に搭載される制御回路１０との内のいずれか、もしくは両方において生成される制御信号に応じて制御される。画素アレイ１１は、制御回路８と制御回路１０とのいずれか、もしくは両方からの制御信号が駆動制御バス１４から画素駆動ドライバ１２に供給される。画素駆動ドライバ１２は、複数の行線が出力端子に接続されており、供給された制御信号に応じて選択される行線に、その行線に対応する画素を選択する選択信号を出力する。画素駆動ドライバ１２は、同じ行線に接続され、同じ選択信号が供給される複数の画素を、１ライン（１列）ごとに選択する。列ごとに選択された画素は、それぞれ信号を出力し、それぞれの列ごとに並列にカラムプリアンプ１３に供給する。
　カラムプリアンプ１３は、カラム（列）線の個数に対応し、たとえば、図２において、奇数番目のカラム線では画素アレイ１１の上方に配置され、偶数番目のカラム線では画素アレイ１１の下方に配置される。
　カラムプリアンプ１３は、各画素からの信号（画素信号）を必要なゲインにより増幅する。増幅された画素信号が、センサチップ４のカラムプリアンプ１３から、信号処理チップ２又は信号処理チップ３に出力される。センサチップ４から出力される増幅された画素信号は、各画素において検出された光量に基づいて変換されたアナログ信号である。
　また、増幅された画素信号は、ガラス基板２１にある接合領域２２Ｎにおいて信号処理チップ２に、接合領域２２Ｎにおいて信号処理チップ３に、それぞれカラムに対して並列に入力される。
　信号処理チップ２（３）では、制御回路８（１０）によって生成された制御信号に従って、上記のカラムごとに出力された「増幅された画素信号」は、ADCアレイ５によってアナログデジタル変換される。ADCアレイ５は、制御回路８（１０）によって制御される予め定められた順番に従って制御され、デジタル出力バス６を通じて変換したデジタル信号を出力する。ADCアレイ５から出力されたデジタル画素信号を、デジタル小振幅差動出力回路７が出力する。
　この図２において、デジタル小振幅差動出力回路７は、信号処理チップ２（３）に１個（１レーン）配置されている。代替的に、必要な画素出力速度に応じて複数個（複数レーン）配置されていてもよい。その場合、複数個配置されたデジタル小振幅差動出力回路７は、制御回路８（１０）によって、出力順を切り替える制御が行われ、それぞれのデジタル小振幅差動出力回路７から信号が出力される。
　代替的及び／又は追加的に、信号処理チップ２、３は、アナログデジタル変換のみでなく必要に応じて、より高度なデジタル演算を実行する信号処理回路を内蔵し、データのオフセット値の付加、フィキストパターンノイズ（FPN）の減算補正、ADCアレイ５内の複数ADCの変換誤差のばらつきを補正する演算を施すことができる。
　次に、図３を参照し、複数の信号処理チップの連動動作の例を説明する。
　図３は、複数の信号処理チップ間の接続を示す概略ブロック図である。
　信号処理チップ２内の制御回路８は、専用制御信号２５（専用制御線２５からの信号）の入力を受けるシステムコントローラ７１、ADCコントローラ７３、画素アレイタイミングコントローラ７５を備える。
　また、信号処理チップ３内の制御回路１０は、専用制御信号２６（専用制御線２６からの信号）の入力を受けるシステムコントローラ７２、ADCコントローラ７４、画素アレイタイミングコントローラ７６を備える。
　画素アレイタイミングコントローラ７５、７６は駆動制御バス１４と同期信号線１５で接続されている。
　制御回路８、制御回路１０は、共通する回路ブロックを備えており、それぞれの入力に接続される専用制御線２５、２６の設定よって、それぞれ別の動作をする。
　たとえば、システムコントローラ７１、７２、ADCコントローラ７３，７４、画素アレイタイミングコントローラ７５、７６は、マスターモードとスレイブモードを選択する設定により、それぞれの設定に応じて機能することができる。
　たとえば、専用制御線２５によって、信号処理チップ２内の制御回路８の各部はマスターモードに設定され、信号処理チップ３内の制御回路１０の各部はスレイブモードに設定されているとする。
　その場合、駆動制御バス１４は、マスターモードに設定されている制御回路８における画素アレイタイミングコントローラ７５によって制御される。それと同時に画素アレイタイミングコントローラ７５が同期信号線１５を制御する。ADCコントローラ７３は、システムコントローラ７１からの指令と画素アレイタイミングコントローラ７５からのタイミング制御に従って、専用信号線２５内のクロックに同期してADCアレイ制御信号（Cont.ADC_N）を出力し、ADCアレイを制御する。システムコントローラ７１は、画素アレイタイミングコントローラ７５によるタイミング制御に従って、専用信号線２５を介して供給されるクロックに同期させた制御信号（Cont.Output_N）を生成する。システムコントローラ７１は、生成した制御信号（Cont.Output_N）によってデジタル出力バス６、デジタル小振幅差動出力回路７を制御する。
　また、スレイブモードに設定されている制御回路１０における画素アレイタイミングコントローラ７６は、制御バス１４には信号を出力せず、制御バス１４から信号の供給を受けるスレイブモードによって制御される。画素アレイタイミングコントローラ７６は、制御バス１４から供給される制御信号と同期信号線１５から供給される同期信号とに従って、ADCコントローラ７４とシステムコントローラ７２の制御信号を生成して出力する。ADCコントローラ７４は、システムコントローラ７２と画素アレイタイミングコントローラ７６の制御に従って、制御信号線２５を介して供給されるクロックに位相をあわせてDCアレイ制御信号（Cont.ADC_S）を生成する。システムコントローラ７１は、生成したDCアレイ制御信号（Cont.ADC_S）によりADCアレイを制御する。システムコントローラ７２は、同じく画素アレイタイミングコントローラ７６からのタイミング制御に従って、専用信号線２５を介して供給されるクロックに同期させて位相を調整した制御信号（Cont.Output_S）を生成する。システムコントローラ７１は、生成した制御信号（Cont.Output_S）によってデジタル出力バス６、デジタル小振幅差動出力回路７を制御する。
　以上の説明では、制御回路８がマスターモード、制御回路１０がスレイブモードに設定する場合を説明した。動作モードの設定を入れ替えることにより、制御方法を全く逆にすることができ、制御回路１０をマスターモード、制御回路８をスレイブモードとして動作させることも可能である。
　また、検査などでチップ単体の動作をさせるときには、それぞれをマスターモードで単体動作させる。
　また、回路や制御関係は複雑になるが、制御回路８、制御回路１０の各部を別々にマスターとスレイブにすることも可能である。
　次に、図４Ａから図７を参照し、以上に示した撮像装置１を複数の信号処理チップ２，３とセンサチップ４に分割して構成する場合において、複数の信号処理チップ２，３とセンサチップ４の間を接続する接続部の構成について説明する。
　最初に、従来型のセンサチップにおける画素の間隔と信号線の間隔について説明する。
　図４Ａ及び図４Ｂは、従来型の接続端子の配列を示す図である。
　この図４Ａ及び４Ｂにはセンサチップ４において画素アレイに設けられている各画素を「○」印で示す。各画素は、２次元に配列されており、行方向に沿って並べて配置される間隔を画素ピッチ「ＰＰ」で示す。各画素は、それぞれに対応して設けられている列信号線に信号を出力する。ここでは、１列ごとに信号を転送する方向が異なる場合を例としているので、同一方向に出力する信号数は、列方向に並んだ画素の数の半分にすることができる。
　図４Ａでは、接続端子を、列信号線が並べて配置される方向に沿って一列に並べて配置した「単列配置」型の配置を示している。この図に示されるように、接続端子の間隔（端子ピッチ「ＣＰ１」）としては，画素ピッチの２倍（２ＰＰ）の間隔を確保することができる。
　図４Ｂでは、接続端子を、列信号線が並べて配置される方向に沿って交互にずらして、２列に並べて配置した「千鳥配列」型の配置を示している。この図に示されるように、接続端子の間隔（端子ピッチ「ＣＰ２」）としては，画素ピッチの４倍（４ＰＰ）の間隔を、すなわち、「単列配置」型の配置の場合の端子ピッチＣＰ１の２倍の間隔を確保することができる。
　接続端子の間隔は、ガラス基板２１と、ガラス基板２１上に配置するセンサチップ４などを定められた位置に調整して配置する要求精度などの限界により、間隔を狭めることが制限される。
　一方、センサチップ４の画素アレイ上に配置される画素の画素ピッチは、半導体の製造プロセスの要求精度などの限界により、間隔を狭めることが制限される。
　さらに、センサチップ４が出力する画像を高精細化するには、多画素化が必要とされる。センサチップ４の面積を拡大することが困難である場合、限られた面積の中で多画素化することが必要とされる。そのため、センサチップ４では、さらに画素ピッチを狭めることが必要とされる。このような要求に対して、上記の「単列配置」型や「千鳥配列」型の配置方法では、センサチップ４などを取り付ける位置の要求精度を満たすことが困難である。
　このように、従来の構成のままでは、センサチップ４をさらに多画素化することにより、得られる画像を高精細化することが困難な状況となっている。以下、上記に示したような画像の高精細化に対応する実施態様について説明する。
　図５は、本実施形態における接続部の構成の一態様を示す鳥瞰図である。
　この図５には、ガラス基板２１に接続される信号処理チップ３とセンサチップ４とが示されている。また、この図５では、説明のために、ガラス基板２１に対する信号処理チップ３とセンサチップ４の間隔を拡大して示している。
　センサチップ４において、複数の画素が２次元行列状（マトリクス状）に配置された画素アレイの画素列に対応する信号線（複数の信号線）と、その信号線に対応して設けられている信号出力端子５１とが示されている。画素の列方向は、画素の行方向に対して実質的に直交する。　その信号線の一端には、同じ画素列に対応して設けられている画素からの信号を出力する複数の信号出力端子５１がそれぞれ設けられている。また、その信号線の図示されていない他端には、画素アレイにおける画素がそれぞれ対応して設けられている。
　各信号出力端子５１は、画素アレイの列方向において所定数の信号出力端子５１を組とする信号出力端子群５１Ｇを形成して配置されている。
　この図５に示される場合では、各信号出力端子群５１Ｇは、４個の信号出力端子５１をそれぞれ備えている。各信号出力端子群５１Ｇでは、４個の信号出力端子５１が画素アレイの列方向に沿って、間隔ｄずつ隔てて並べて配置される。本実施形態において、１つの信号出力端子群５１Ｇにおいて、画素アレイの列方向に沿って直線状に４つの信号出力端子５１が並ぶ。
　また、画素アレイの行方向に沿って複数の信号出力端子群５１Ｇが所定間隔で並ぶ。本実施形態において、信号出力端子群５１Ｇ（信号出力端子の組）は、画素アレイの行方向に沿って、所定の組数が順に並べて配置される。その所定の組数は、信号出力端子５１Ｇに対応して設ける信号線の数を、組あたりに設けられる信号出力端子の数で除算した結果（商）になる。このように、信号出力端子群５１Ｇ（信号出力端子の組）を形成することにより、信号出力端子群５１Ｇを、画素列のピッチを所定数で乗算した間隔で画素アレイの行方向に配列することができる。
　ガラス基板２１の表面には、接続端子６１（第１接続端子）が信号出力端子５１に対応してそれぞれ設けられる。各接続端子６１は、対応して設けられた信号出力端子５１にそれぞれ接続される。また、信号出力端子群５１Ｇに含まれる信号出力端子５１に対応して設けられた各接続端子６１は、信号出力端子群５１Ｇに対応して、接続端子６１の組を形成する。その組を接続端子群６１Ｇとして示す。
　また、接続端子６３（第２接続端子）が、接続端子６１（第１接続端子）に対応してそれぞれ設けられる。それぞれ対応する接続端子６１（第１接続端子）と接続端子６３（第２接続端子）とが、信号線６５によって接続される。
　接続端子６３（第２接続端子）は、対応して設けられる信号処理チップ３における信号端子５３とそれぞれ接続される。
　また、各接続端子６３は、対応して設けられた信号端子５３を含む信号端子群５３Ｇに対応する組を形成する。その組を接続端子群６３Ｇとして示す。
　たとえば、接続端子６３（第２接続端子）は、接続端子６１（第１接続端子）と同様な配置構成とすることができる。
　各信号線６５は、隣接する接続端子群６１Ｇ（第１接続端子の組）の間を通して配置される。また、各信号線６５は、隣接する接続端子群６３Ｇ（第２接続端子の組）の間を通して配置される。
　図６は、本実施形態における接続端子の配列の一態様を示す図である。図５に示した構成と同じ構成には同じ符号を附す。
　この図６には、ガラス基板２１の表面を平面視した接続端子と配線パタンが示されている。
　接続端子群６１Ｇと接続端子群６３Ｇは、それぞれ対応して設けられており、それぞれ信号線６５によって互いに接続されている。対応する接続端子群６１Ｇと接続端子群６３Ｇとは、それぞれ行方向にオフセットされた位置に配置される。
　接続端子群６１Ｇは、４個ずつ接続端子６１を備える。接続端子群６３Ｇは、４個ずつ接続端子６３を備える。この図６には、接続端子群６１Ｇ及び接続端子群６３Ｇが、行方向に並べて４組示されている。
　この図では、接続端子群６１Ｇにおける各接続端子６１は、接続端子６１ａ，ｂ，ｃ，ｄとして区別する。接続端子群６３Ｇにおける各接続端子６３は、接続端子６３ａ，ｂ，ｃ，ｄとして区別する。
　接続端子６１ａは、接続端子６３ａと信号線６５ａによって接続される。接続端子６１ｂは、接続端子６３ｂと信号線６５ｂによって接続される。接続端子６１ｃは、接続端子６３ｃと信号線６５ｃによって接続される。接続端子６１ｄは、接続端子６３ｄと信号線６５ｄによって接続される。
　接続端子群６１Ｇと接続端子群６３Ｇは、それぞれセンサチップ４と信号処理チップ３に対応して設けられており、接続端子群６１Ｇにおける接続端子６１ａ，ｂ，ｃ，ｄの中では、接続端子６１ｄが、信号処理チップ３に最も近い位置に配置される。接続端子６１ｃ，ｂ，ａは、接続端子６１ｄから遠ざかる方向に順にそれぞれ間隔ｄずつ隔てて配置される。
　接続端子群６３Ｇにおける接続端子６３ａ，ｂ，ｃ，ｄの中では、接続端子６３ａが、センサチップ４に最も近い位置に配置される。接続端子６３ｂ，ｃ，ｄは、接続端子６３ａから遠ざかる方向に順にそれぞれ間隔ｄずつ隔てて配置される。
　このように、接続端子群６１Ｇと接続端子群６３Ｇとの接続において、各接続端子６１を並べた順に応じて、接続端子６１をそれぞれ並べた方向に、接続端子６１に対応する接続端子６３を順に並べた状態に形成されている。
　信号線６５は、並行に配置され、隣接する接続端子群６１Ｇの間及び接続端子群６３Ｇの間を通して配置される。
　信号線６５は、対応する接続端子群６１Ｇと接続端子群６３Ｇとが、行方向にオフセットされて配置されている隙間を通して配置される。
　このような接続形態をとることにより、各信号線６５は、互いに接続されている接続端子６１から接続端子６３までの配線長がそれぞれ等しくなるようになっている。
　図７は、本実施形態における接続端子の配列を示す図である。
　この図７にはセンサチップ４において画素アレイに設けられている各画素を「○」印で示す。各画素は、２次元に配列されており、行方向に沿って並べて配置される間隔を画素ピッチ「ＰＰ」で示す。各画素は、それぞれ対応して設けられている列信号線に信号を出力する。本実施形態においては、１列ごとに信号を転送する方向が異なっており、異なる信号処理チップに信号を供給する場合を例としているので、同一方向に出力する信号数は、列方向に並んだ画素の数の半分にすることができる。
　図７では、図５、図６に示した接続端子を配置した場合の、センサチップ４における画素の間隔と信号出力端子の間隔との関係について示している。
　この図に示されるように、行方向の接続端子の間隔（端子ピッチ「ＣＰ３」）としては，画素ピッチの８倍（８ＰＰ）の間隔を確保することができる。
　以上に示したように、本実施形態では、画素アレイ１１の画素列に対応して設けられている複数の信号出力端子５１を、画素アレイ１１の画素列の間隔より広い間隔で配置することができる。
　また、多画素化された画素アレイ１１と、画素アレイ１１の信号を処理する信号処理部（信号処理チップ）２、３とを分離して別の半導体装置として構成した場合であっても、接続領域２２Ｎにおける行方向の接続端子の間隔を画素ピッチに対して広くすることができる。これにより、センサチップ４（撮像素子）における信号出力端子５１を、画素アレイ１１の画素列の間隔より広い間隔で配置することが可能となる。
　また、センサチップ４から出力される画素信号を信号処理チップ２、３に供給することができ、マルチチップモジュールとして形成される撮像装置１を提供することが可能となる。
　（第２実施形態）
　図８を参照し本実施形態の異なる態様（第２実施形態）について説明する。
　図８は、本実施形態における接続端子の配列の一態様を示す図である。図５に示した構成と同じ構成には同じ数の符号を附し、接続端子群６１ＧＢが接続端子群６１Ｇ（図５）に、接続端子群６３ＧＢが接続端子群６３Ｇ（図５）に、信号線６５Ｂが信号線６５（図５）にそれぞれ対応する。
　この図８には、ガラス基板２１の表面を平面視した接続端子と配線パタンが示されている。
　接続端子群６１ＧＢと接続端子群６３ＧＢは、それぞれ対応して設けられそれぞれ信号線６５Ｂによって互いに接続されている。対応する接続端子群６１ＧＢと接続端子群６３ＧＢとは、それぞれ行方向にオフセットされた位置に配置される。
　接続端子群６１ＧＢは、８個ずつ接続端子６１を備える。接続端子群６３ＧＢは、８個ずつ接続端子６３を備える。この図８には、接続端子群６１ＧＢと接続端子群６３ＧＢが、行方向に並べて３組示されている。
　このように、本実施形態では、接続端子群６１ＧＢと接続端子群６３ＧＢでは、それぞれ８個ずつ接続端子６１と接続端子６３を備えることを特徴とし、接続端子群６１ＧＢと接続端子群６３ＧＢにそれぞれ含まれる接続端子の数が異なるが、前述の図５の場合と同様である。接続端子の数を４個から８個にしたことにより、行方向の接続端子の間隔ＣＰ４を、図５に示した間隔ＣＰ３の倍、すなわち画素ピッチＰＰの１６倍（１６ＰＰ）まで広くすることができる。
　また、本実施形態の場合においても、第１実施形態と同様の効果を奏することができ、さらに、本実施形態の場合では、行方向の接続端子の間隔を拡大することができる。
　なお、接続端子の数を、２のべき乗とすることにより、回路の構成を簡素化することができる。
　（第３実施形態）
　図９を参照し本実施形態の異なる態様（第３実施形態）について説明する。
　図９は、本実施形態における接続端子の配列の一態様を示す図である。図５に示した構成と同じ構成には同じ数の符号を附し、接続端子群６１ＧＣが接続端子群６１Ｇ（図５）に、接続端子群６３ＧＣが接続端子群６３Ｇ（図５）に、信号線６５Ｃが信号線６５（図５）にそれぞれ対応する。
　この図９には、ガラス基板２１の表面を平面視した接続端子と配線パタンが示されている。
　接続端子群６１ＧＣと接続端子群６３ＧＣは、それぞれ対応して設けられ、それぞれ信号線６５Ｃによって互いに接続されている。対応する接続端子群６１ＧＣと接続端子群６３ＧＣとは、それぞれ行方向にオフセットされた位置に配置される。
　接続端子群６１ＧＣは、４個ずつ接続端子６１を備える。接続端子群６３Ｇは、４個ずつ接続端子６３を備える。この図９においては、接続端子群６１ＧＣ及び接続端子群６３Ｇが、行方向に並べて４組示されている。
　また、それぞれ信号線６５Ｃには、接続端子群６１ＧＣにおける接続端子６１と接続端子群６３ＧＣにおける接続端子６３との間に、インピーダンスを低減させるインピーダンス低減部６７Ｃが設けられている。
　インピーダンス低減部６７Ｃは、信号線６５Ｃ（６５ａ，６５ｂ，６５ｃ，６５ｄ）のそれぞれに対応して設けられたインピーダンス低減部６７ａ、６７ｂ、６７ｃ、６７ｄであり、行方向に沿って並べて配置される。
　このように、インピーダンス低減部６７Ｃを設けることにより、微細化された信号線６５Ｃにおけるインピーダンスの上昇を低減することができる。そして、接続端子群６１ＧＣと接続端子群６３ＧＣ間をアナログ信号により伝送する場合、伝送可能な信号の周波数帯域を広く確保することが可能となる。
　以上に示した実施形態において、センサチップ４及び撮像装置１は、多画素化された画素アレイ部１１を信号処理チップ２、３と分離して別の半導体装置として構成することができ、センサチップ４における信号出力端子５１を効率よく実装することが可能となる。
　また、本実施形態の場合においても、第１実施形態と同様の効果を奏することができる。さらに、本実施形態の場合では、出力する画像信号を、より広帯域化することができる。
　なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の実施形態に示した撮像素子及び撮像装置において示された、画素数、信号数、接続端子数は、一実施態様を示したものに過ぎず、必要な所定の値に適宜定めることができる。
　また、本実施形態では、センサチップ４から出力される信号について説明したが、センサチップ４を制御する制御信号及びタイミング信号について、センサチップ４に供給する場合についても、同様な接続端子の配置を行うことが可能となる。
　１…撮像装置、４…センサチップ、１１…画素アレイ、
　５１…信号出力端子、５１Ｇ…信号出力端子群

Claims (16)

  1. 　複数の画素が２次元行列状に配置された画素アレイと、
    　前記画素アレイの画素列に対応して設けられ、前記画素列内の画素の信号を出力する複数の信号出力端子と、
    　を備え、
    　前記複数の信号出力端子は、前記画素アレイの列方向において所定数の信号出力端子を組として配置されており、
    　前記所定数の信号出力端子の組は、前記画素アレイの行方向に配置される、
    　ことを特徴とする撮像素子。
  2. 　請求項１に記載の撮像素子において、
    　前記所定数の信号出力端子の組は、前記画素列のピッチを前記所定数で乗算した間隔で前記画素アレイの行方向に配列される
    　ことを特徴とする撮像素子。
  3. 　前記所定数は、３以上である
    　ことを特徴とする請求項２に記載の撮像素子。
  4. 　請求項１から請求項３のいずれか１項に記載の撮像素子と、
    　前記接続用端子に対応して設けられ、前記接続用端子にそれぞれ接続される第１接続端子と
    　を備えることを特徴とする撮像装置。
  5. 　前記撮像素子から出力される信号を処理する信号処理部と、
    　前記第１接続端子に対応してそれぞれ設けられる第２接続端子と、
    　前記第１接続端子と前記第２接続端子を接続する信号線と
    　を備え、
    　前記信号処理部は、
    　前記第２接続端子を介して、それぞれ接続される
    　ことを特徴とする請求項４に記載の撮像装置。
  6. 　複数の前記信号線が、
    　隣接する前記接続用端子の組にそれぞれ含まれる前記第１接続端子の間を通して配置される
    　ことを特徴とする請求項５に記載の撮像装置。
  7. 　複数の前記信号線が、
    　隣接する前記接続用端子の組にそれぞれ含まれる前記第２接続端子の間を通して配置される
    　ことを特徴とする請求項５又は請求項６に記載の撮像装置。
  8. 　前記信号線は、
    　前記第１接続端子から前記第２接続端子までの配線長がそれぞれ等しくなるようになっている
    　ことを特徴とする請求項５から請求項７のいずれか１項に記載の撮像装置。
  9. 　前記接続用端子の組内の前記接続用端子に対応する前記第１接続端子を並べた順に応じて、前記第１接続端子を並べた方向に、前記第１接続端子に対応する前記第２接続端子を順に並べる
    　ことを特徴とする請求項５から請求項８のいずれか１項に記載の撮像装置。
  10. 　前記信号線には、
    　前記第１接続端子と前記第２接続端子との間に、インピーダンスを低減させるインピーダンス低減部が設けられている
    　ことを特徴とする請求項５から請求項９のいずれか１項に記載の撮像装置。
  11. 　前記画素列に対応する画素は、
    　並列にそれぞれ出力した前記信号を前記信号処理部に供給する
    　ことを特徴とする請求項５から請求項１０のいずれか１項に記載の撮像装置。
  12. 　前記撮像素子は、
    　前記信号線に前記画素によって検出された光量の変換情報をアナログ信号として供給する
    　ことを特徴とする請求項５から請求項１１のいずれか１項に記載の撮像装置。
  13. 　前記信号処理部は、
    　前記撮像素子に対して複数設けられる
    　ことを特徴とする請求項５から請求項１２のいずれか１項に記載の撮像装置。
  14. 　前記撮像素子は、
    　前記画素列内の画素を選択する信号を入力する複数の信号入力端子
    　を備え、
    　前記複数の信号入力端子は、前記画素アレイの列方向において所定数の信号入力端子を組として配置されており、
    　前記所定数の信号入力端子の組は、前記画素アレイの行方向に配置され、
    　前記第１接続端子の一部の接続端子は、
    　前記信号入力端子に対応して設けられている
    　ことを特徴とする請求項５から請求項１３のいずれか１項に記載の撮像装置。
  15. 　前記第１接続端子は、
    　透過性の材質で形成される基板の基板表面に形成され、
    　前記撮像素子の画素アレイは、
    　前記基板に向けて配置される
    　ことを特徴とする請求項４から請求項１４のいずれか１項に記載の撮像装置。
  16. 　前記所定数は、２のべき乗の値である
    　ことを特徴とする請求項３に記載の撮像素子。
    　
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