JP2013098656A - 走査回路、固体撮像装置およびカメラ - Google Patents

Abstract

【課題】構成の単純化およびモードの多様化に有利な技術を提供する。
【解決手段】走査回路は複数の単位回路を直列に接続して構成されたシフトレジスタと、シフトレジスタを制御する制御部とを備える。各単位回路はパルス信号入力端子と、パルス信号出力端子と、制御端子とを含む。単位回路は複数にグループ分けされている。制御部は、第１モードでは複数のグループの単位回路の制御端子にクロック信号を供給することによりパルス信号をシフトするように動作させ、第２モードでは少なくとも１つのグループの単位回路の制御端子にはバッファとして動作させる論理レベルを供給し、他のグループの単位回路の制御端子にはクロック信号を供給することにより前段の単位回路から出力されるパルス信号をクロック信号に応じて後段の単位回路に転送するように動作させ、１つの期間内に少なくとも１つのグループの単位回路とその前段の単位回路からパルス信号を出力させる。
【選択図】図２

Description

本発明は、走査回路、固体撮像装置およびカメラに関する。

ＣＭＯＳイメージセンサやＣＣＤイメージセンサは、光電変換素子を含む画素と、前記画素で光電変換された信号を読み出すための読み出し回路を含む周辺回路とを備えている。特にＣＭＯＳイメージセンサでは、読出し回路の高機能化が進み、例えば、解像度や読み出し速度を切り替えることができるものがある。

特許文献１には、複数の単位レジスタからなる走査回路と、該複数の単位レジスタの入出力信号の接続経路を通常動作モードと縮小動作モードとのいずれかに切り替える選択回路２とを備える固体撮像装置が記載されている。該選択回路は、通常動作モードにおいて複数の単位レジスタを直列に接続し、縮小動作モードにおいて１つ以上離れた単位レジスタを接続する飛び越し接続を含む接続経路により該複数の単位レジスタを接続する。縮小動作モードでは、複数の単位レジスタの出力信号が同時にアクティブになり、これにより複数の画素の信号が混合される。

特開２００４−３０４６８８号公報

特許文献１に記載された構成では、飛び越し接続を含む接続経路とスイッチとを要するので、その分の面積増加は避けられない。また、特許文献１に記載された構成は、信号を混合すべき画素の数が多くなると、接続経路やスイッチの数が膨大になり、これにより構成が複雑になる。

本発明は、構成の単純化およびモードの多様化に有利な技術を提供することを目的とする。

本発明の第１の側面は、複数の単位回路を直列に接続して構成されたシフトレジスタと、前記シフトレジスタを制御する制御部とを備える走査回路に係り、各単位回路は、パルス信号を受ける入力端子と、パルス信号を出力する出力端子と、制御端子とを含み、前記複数の単位回路は、複数のグループにグループ分けされ、前記制御部は、第１モードでは、前記複数のグループのそれぞれの単位回路の前記制御端子にクロック信号を供給することにより前記クロック信号に応じてパルス信号をシフトするように前記複数の単位回路を動作させ、第２モードでは、前記複数のグループのうち少なくとも１つのグループの単位回路の前記制御端子には当該少なくとも１つのグループの単位回路をバッファとして動作させる論理レベルを供給し、前記複数のグループのうち他のグループの単位回路の前記制御端子には前記クロック信号を供給することにより当該他のグループの単位回路をその前段の単位回路の前記出力端子から出力されるパルス信号を前記クロック信号に応じてその後段の単位回路の前記入力端子に転送するように動作させ、これにより、１つの期間内に当該少なくとも１つのグループの単位回路とその前段の単位回路からパルス信号を出力させる。

本発明によれば、構成の単純化およびモードの多様化に有利な技術が提供される。

本発明の実施形態の固体撮像装置の構成を概略的に示す図。 本発明の第１実施形態の水平走査回路の構成を示す図。 本発明の第１実施形態の水平走査回路を第１モード（全画素モード）で動作させたときのタイミングチャート。 本発明の第１実施形態の水平走査回路を第２モード（縮小モード）のサブモードである１／２縮小モードで動作させたときのタイミングチャート。 本発明の第１実施形態の水平走査回路を第２モード（縮小モード）のサブモードである１／３縮小モードで動作させたときのタイミングチャート。 本発明の第２実施形態の水平走査回路の構成を示す図。 本発明の第２実施形態の水平走査回路を第２モード（縮小モード）のサブモードである１／２縮小モードで動作させたときのタイミングチャート。 本発明の第２実施形態の水平走査回路を第２モード（縮小モード）のサブモードである１／３縮小モードで動作させたときのタイミングチャート。 本発明の第３実施形態の水平走査回路の構成を示す図。 本発明の第３実施形態の水平走査回路を第２モード（縮小モード）のサブモードである１／２縮小モードで動作させたときのタイミングチャート。 本発明の第３実施形態の水平走査回路を第２モード（縮小モード）のサブモードである１／３縮小モードで動作させたときのタイミングチャート。 本発明の第２実施形態の水平走査回路を第２モード（縮小モード）のサブモードである１／２縮小モードで動作させたときのタイミングチャート。 本発明の第２実施形態の水平走査回路を第２モード（縮小モード）のサブモードである１／３縮小モードで動作させたときのタイミングチャート。 本発明の実施形態の固体撮像装置における制御部の構成例を示す図。

図１を参照しながら本発明の実施形態の固体撮像装置について説明する。固体撮像装置１は、画素アレイＰＡ、垂直走査回路１０８および水平走査回路１０５を備えている。画素アレイＰＡは、複数の行および複数の列を構成するように複数の画素１０１が配列されて構成される。垂直走査回路１０８は、画素アレイＰＡにおける複数の行のうち信号を読み出すべき行を選択する走査回路を含む。水平走査回路１０５は、画素アレイＰＡにおける複数の列のうち信号を読み出すべき列を選択する走査回路を含む。固体撮像装置１は、更に、複数の列読み出し回路１０２、複数の列選択スイッチ１０３、共通出力線１０４および増幅回路１０６を備えうる。各列読み出し回路１０２は、画素アレイＰＡにおける複数の行のうち垂直走査回路１０８によって選択された行における対応する列の画素１０１から列信号線を介して信号を読み出す。各列選択スイッチ１０３は、水平走査回路１０５から出力される選択信号１０７（１０７ａ〜１０７ｆ）のうち対応する選択信号の論理レベルがアクティブレベルになるとオンして、対応する列読み出し回路と共通出力線１０４とを接続する。増幅回路１０６は、共通出力線１０４に伝達された信号を増幅して出力する。

本発明の走査回路は、例えば、水平走査回路１０５および垂直走査回路１０８に適用されうる。ここで、本発明の走査回路が水平走査回路１０５に提供される場合、例えば、該走査回路の出力信号が列選択スイッチ１０３に供給されうる。本発明の走査回路が垂直走査回路１０８に適用される場合は、例えば、該走査回路の出力信号に基づいて、転送信号、リセット信号および行選択信号が生成され、各行の画素に供給されうる。各画素は、例えば、光電変換素子と、フローティングディフュージョンと、転送トランジスタと、増幅トランジスタと、リセットトランジスタと、行選択トランジスタとを含みうる。転送トランジスタは、光電変換素子に蓄積された電荷を転送信号に応じてフローティングディフュージョンに転送する。増幅トランジスタは、フローティングディフュージョンの電位に応じた信号を列信号線に出力する。リセットトランジスタは、リセット信号に応じてフローティングディフュージョンの電位をリセットする。行選択トランジスタは、行選択信号に応じてアクティブになり、これにより増幅トランジスタに列信号線を駆動させる。

以下では、具体例として本発明の走査回路を水平走査回路１０５に適用した例を説明する。固体撮像装置１あるいは水平走査回路１０５は、動作モードとして、第１モードおよび第２モードを含む。第１モードは、複数の画素のそれぞれの信号を固体撮像装置１から出力するモードであり、第２モードは、複数の画素ごとに１つの信号を固体撮像装置１から出力するモードである。第１モードは、例えば、画素アレイＰＡの全ての画素の信号を固体撮像装置１から出力するモードでありうる。第１モードは、例えば、全画素モードと呼ばれうる。第２モードは、例えば、固体撮像装置１から出力する各々の信号を複数の画素の信号から得るモードでありうる。固体撮像装置１から出力する各々の信号を複数の画素の信号から得る方法としては、例えば、複数の画素の信号を合成（例えば、加算、平均化）する方法、複数の画素の信号から１つの信号を選択する方法（つまり他の画素を間引く方法）がある。

第２モードは、例えば、縮小モードと呼ばれうる。以下では、第２モードが、サブモードとして、１／２縮小モードと、１／３縮小モードとを含む例を説明する。１／２縮小モードは、固体撮像装置１から出力する各々の信号を２つの画素の信号から得るモードである。１／３縮小モードは、固体撮像装置１から出力する各々の信号を３つの画素の信号から得るモードである。

図２は、本発明の第１実施形態の水平走査回路１０５の構成を示している。第１実施形態の水平走査回路１０５は、第１モードと第２モード（１／２縮小モード、１／３縮小モード）とをサポートする。水平走査回路１０５は、複数の単位回路２０１を直列に接続して構成されたシフトレジスタＳＲと、シフトレジスタＳＲを制御する制御部２０４とを備えている。各単位回路２０１は、パルス信号を受ける入力端子ＩＮと、第１制御信号を受ける制御端子（第１制御端子）ＣＮＴ１と、第２制御信号を受ける制御端子（第２制御端子）ＣＮＴ２と、パルス信号を出力する出力端子ＯＵＴとを有する。各単位回路２０１は、第１インバータ２０２ａと、第２インバータ２０２ｂと、第１スイッチ２０３ａと、第２スイッチ２０３ｂとを含む。ここで、第１スイッチ２０３ａは、入力端子ＩＮと第１インバータ２０２ａの入力端子との間に配置され、第２スイッチ２０３ｂは、第１インバータ２０２ａの出力端子と第２インバータ２０２ｂの入力端子との間に配置され。第２インバータ２０２ｂの出力端子は、単位回路２０１の出力端子でありうる。

複数の単位回路２０１は、複数のグループにグループ分けされている。図２に示す例では、複数の単位回路２０１が第１グループＧ１、第２グループＧ２、第３グループＧ３および第４グループＧ４に分けられている。例えば、これらの第１、第２、第３、第４グループの単位回路２０１を、繰り返しに配列することなどで走査回路１０５は構成される。第１グループＧ１の単位回路２０１の制御端子ＣＮＴ１、ＣＮＴ２には、制御信号線２０５を通して第１制御信号φ１Ａ、第２制御信号φ２Ａが供給される。第２グループＧ２の単位回路２０１の制御端子ＣＮＴ１、ＣＮＴ２には、制御信号線２０５を通して第１制御信号φ１Ｂ、第２制御信号φ２Ｂが供給される。第３グループＧ３の単位回路２０１の制御端子ＣＮＴ１、ＣＮＴ２には、制御信号線２０５を通して第１制御信号φ１Ｃ、第２制御信号φ２Ｃが供給される。第４グループＧ４の単位回路２０１の制御端子ＣＮＴ１、ＣＮＴ２には、制御信号線２０５を通して第１制御信号φ１Ｄ、第２制御信号φ２Ｄが供給される。

各単位回路２０１において、第１制御端子ＣＮＴ１、第２制御端子ＣＮＴ２は、それぞれ第１スイッチ２０３ａ、第２スイッチ２０３ｂに接続されている。第１制御端子ＣＮＴ１に供給される第１制御信号がアクティブレベルになると、第１スイッチ２０３ａがオンし、第２制御端子ＣＮＴ２に供給される第２制御信号がアクティブレベルになると、第２スイッチ２０３ｂがオンする。ここで、各単位回路２０１は、制御端子ＣＮＴ１、ＣＮＴ２に対して制御信号として互いに逆相のクロック信号（例えば、φ１Ａ、φ２Ａ）が供給されると、入力端子ＩＮに供給されたパルス信号を当該クロック信号に応じて出力端子ＯＵＴに出力する。これは、シフトレジスタＳＲにおける１回のシフト動作に相当する。各単位回路２０１は、制御端子ＣＮＴ１、ＣＮＴ２に対して、制御信号として、スイッチ２０３ａ、２０３ｂをオン状態にする論理レベル（即ちアクティブレベル）が供給されると、バッファとして機能する。

制御部２０４は、第１モードでは、複数のグループＧ１、Ｇ２、Ｇ３、Ｇ４のそれぞれの単位回路２０１の制御端子ＣＮ１、ＣＮＴ２にクロック信号を供給することにより該クロック信号に応じてパルス信号をシフトするように複数の単位回路２０１を動作させる。即ち、制御部２０４は、第１モードでは、先頭の単位回路２０１に与えられるスタートパルスφＳＰをクロック信号に応じてシフトするように複数の単位回路２０１を動作させる。

制御部２０４は、第２モードでは、複数のグループＧ１、Ｇ２、Ｇ３、Ｇ４のうち少なくとも１つのグループの単位回路２０１の制御端子ＣＮＴ１、ＣＮＴ２には当該少なくとも１つのグループの単位回路２０１をバッファとして動作させる論理レベルを供給する。また、制御部２０４は、第２モードでは、複数のグループのうち他のグループの単位回路２０１の制御端子ＩＮにはクロック信号を供給する。これにより、制御部２０４は、当該他のグループの単位回路２０１を、その前段の単位回路２０１の出力端子ＯＵＴから出力されるパルス信号をクロック信号に応じてその後段の単位回路２０１の入力端子ＩＮに転送するように動作させる。したがって、第２モードでは、１つの期間内に当該少なくとも１つのグループの単位回路２０１とその前段の単位回路２０１からパルス信号が出力される。

この実施形態によれば、複数の単位回路２０１で構成されるシフトレジスタＳＲを単純な構成にしながら、それに与える制御信号を改良することによって複数のモードを実現することができる。よって、構成の単純化およびモードの多様化に有利な水平走査回路あるいは走査回路が提供される。

図１４は、制御部２０４の具体的な構成例を示している。クロック信号ＣＬＫを使って制御信号φ１Ａ、φ２Ａ、φ１Ｂ、φ２Ｂ、φ１Ｃ、φ２Ｃ、φ１Ｄ、φ２Ｄが生成される。

ここで、第１モードでは、
制御信号φ１Ａ、φ２Ａとして、互いに逆相のクロック信号が生成され、
制御信号φ１Ｂ、φ２Ｂとして、互いに逆相のクロック信号が生成され、
制御信号φ１Ｃ、φ２Ｃとして、互いに逆相のクロック信号が生成され、
制御信号φ１Ｄ、φ２Ｄとして、互いに逆相のクロック信号が生成される。

第２モードでは、制御信号φ１Ａ、φ２Ａの対、制御信号φ１Ｂ、φ２Ｂの対、制御信号φ１Ｃ、φ２Ｃの対、制御信号φ１Ｄ、φ２Ｄの対のうち少なくとも１つの対は、単位回路２０１をバッファとして機能させる論理レベルに制御される。第２モードでは、制御信号φ１Ａ、φ２Ａの対、制御信号φ１Ｂ、φ２Ｂの対、制御信号φ１Ｃ、φ２Ｃの対、制御信号φ１Ｄ、φ２Ｄの対のうち他の対は、第１モードと同様に、互いに逆相のクロック信号とされる。

例えば、固体撮像装置１が組み込まれた撮像システムにおける制御システムによりモード選択信号ＳＥＬ＿Ｂがハイレベルにされると、φ１Ｂ、φ２Ｂは、それが供給される単位回路２０１をバッファとして動作させる論理レベル（ここでは、ハイレベル）になる。同様に、モード選択信号ＳＥＬ＿Ｃがハイレベルにされると、φ１Ｃ、φ２Ｃは、それが供給される単位回路２０１をバッファとして動作させる論理レベル（ここでは、ハイレベル）になる。同様に、モード選択信号ＳＥＬ＿Ｄがハイレベルにされると、φ１Ｄ、φ２Ｄは、それが供給される単位回路２０１をバッファとして動作させる論理レベル（ここでは、ハイレベル）になる。同様に、モード選択信号ＳＥＬ＿Ａがハイレベルにされると、φ１Ａ、φ２Ａは、それが供給される単位回路２０１をバッファとして動作させる論理レベル（ここでは、ハイレベル）になる。

図３は、図２に例示される水平走査回路１０５を第１モード（全画素モード）で動作させたときのタイミングチャートである。第１モードでは、水平走査回路１０５は、スタートパルスφＳＰをクロック信号に同期してシフトさせる単純なシフトレジスタとして動作する。制御部２０４から制御信号線２０５に出力される制御信号φ１Ａ、φ２Ａは、互いに逆相のクロック信号である。制御信号φ１Ｂ、φ２Ｂの対、制御信号φ１Ｃ、φ２Ｃの対、制御信号φ１Ｄ、φ２Ｄの対についても同様である。φ１Ａとφ１Ｂとφ１Ｃとφ１Ｄは、同時にハイレベルからローレベルに遷移し、同時にローレベルからハイレベルに遷移する。同様に、φ２Ａとφ２Ｂとφ２Ｃとφ２Ｄも、同時にハイレベルからローレベルに遷移し、同時にローレベルからハイレベルに遷移する。第１制御信号φ１Ａ、φ１Ｂ、φ１Ｃ、φ１Ｄがハイレベルのときに第１スイッチ２０３ａがオンし、第２制御信号φ２Ａ、φ２Ｂ、φ２Ｃ、φ２Ｄがハイレベルのときに第２スイッチ２０３ｂがオンする。連続する単位回路２０１から出力される選択信号１０７ａ〜１０７ｆ、即ちシフトレジスタＳＲから出力される選択信号は、φ２Ａ、φ２Ｂ、φ２Ｃ、φ２Ｄに同期して順次にアクティブレベルになる。この場合、複数の列読み出し回路１０２によって読み出された信号が順次に共通出力線１０４に出力される。これにより、画素アレイＰＡの全画素（各行の全列の画素）の信号が固体撮像装置１から出力される。

図４は、図２に例示される水平走査回路１０５を第２モード（縮小モード）のサブモードである１／２縮小モードで動作させたときのタイミングチャートである。１／２縮小モードでは、水平走査回路１０５は、クロック信号ＣＬＫの１つの周期の間に２つの列を選択するように動作する。制御部２０４から制御信号線２０５に出力される制御信号φ１Ｂ、φ２Ｂ、φ１Ｄ、φ２Ｄは、その論理レベルがハイレベルに固定される。この場合、制御信号φ１Ｂ、φ２Ｂ、φ１Ｄ、φ２Ｄが供給される単位回路２０１は、２段のインバータ２０２ａ、２０２ｂで構成されるバッファとして機能する。その結果、選択信号１０７ｂは、選択信号１０７ａに対してインバータ２０２ａ、２０２ｂおよびスイッチ２０３ａ、２０３ｂによる遅延を有する信号となるが、選択信号１０７ａ、１０７ｂは、ほぼ同時に遷移する。選択信号１０７ｃと選択信号１０７ｄとの関係、および、選択信号１０７ｅと選択信号１０７ｆとの関係についても同様である。１／２縮小モードでは、一度に２つの列読み出し回路１０２が共通出力線１０４に接続されるので、２つの画素の信号が合成（加算または平均化）される。よって、固体撮像装置１から出力される画像における水平方向の画素数が１／２に縮小される。

図５は、図２に例示される水平走査回路１０５を第２モード（縮小モード）のサブモードである１／３縮小モードで動作させたときのタイミングチャートである。１／３縮小モードでは、水平走査回路１０５は、クロック信号ＣＬＫの１つの周期の間に３つの列を選択するように動作する。制御部２０４から制御信号線２０５に出力される制御信号φ１Ｂ、φ２Ｂ、φ１Ｃ、φ２Ｃは、その論理レベルがハイレベルに固定される。この場合、制御信号φ１Ｂ、φ２Ｂが供給される単位回路２０１および制御信号φ１Ｃ、φ２Ｃが供給される単位回路２０１は、２段のインバータ２０２ａ、２０２ｂで構成されるバッファとして機能する。その結果、選択信号１０７ｂは、選択信号１０７ａに対してインバータ２０２ａ、２０２ｂおよびスイッチ２０３ａ、２０３ｂによる遅延を有する信号となる。また、選択信号１０７ｃは、選択信号１０７ｂに対してインバータ２０２ａ、２０２ｂおよびスイッチ２０３ａ、２０３ｂによる遅延を有する信号となる。しかしながら、これらの遅延は僅かであり、選択信号１０７ａ、１０７ｂ、１０７ｃは、ほぼ同時に遷移する。選択信号１０７ｄ、１０７ｅ、１０７ｆの関係についても同様である。１／３縮小モードでは、一度に３つの列読み出し回路１０２が共通出力線１０４に接続されるので、３つの画素の信号が合成（加算または平均化）される。よって、固体撮像装置１から出力される画像における水平方向の画素数が１／３に縮小される。

特許文献１の図２では、単位レジスタを制御する制御信号は省略されているが、少なくとも、１つの単位レジスタについて２つの制御信号が必要である。一方、第１実施形態では、制御信号をモードに応じて変更することによって単位回路２０１を構成するスイッチ２０３ａ、２０３ｂをクロック信号に同期したレジスタとして動作させたりバッファとして動作させたりする。そのため、特許文献１のような飛び越し接続を含む接続経路およびスイッチは不要である。

また、第１実施形態によれば、制御信号φ１Ａ、φ２Ａ、φ１Ｂ、φ２Ｂ、φ１Ｃ、φ２Ｃ、φ１Ｄ、φ２Ｄを全画素モード、１／２縮小モード又は１／３縮小モードに応じて制御することによって、単純な構成でモードを多様化することができる。撮像システムでは、複数の画像サイズ、フレームレートを使い分けたいとの要求が多く、第１実施形態は、そのような要求に対して有用である。

上記の説明では、１／２縮小モードにおいて、制御信号φ１Ｂ、φ２Ｂ、φ１Ｄ、φ２Ｄをハイレベルとしたが、制御信号φ１Ａ、φ２Ａ、φ１Ｃ、φ２Ｃをハイレベルにしてもよい。本実施形態では水平走査回路１０５を構成する単位回路２０１をグループ１、２、３、４に分けて、対応する４対の制御信号線２０５を設ける例示的に説明した。しかし、単位回路２０１をグループ１、２、３、４、５、６に分けて６対の４対の制御信号線２０５を設ければ、制御信号線の制御によっては、１／２、１／３、１／４、１／５、１／６縮小モードというように多くの第２モードを実現できる。

以下、本発明の第２実施形態を説明する。なお、ここで言及しない事項は、第１実施形態にしたがいうる。図６は、本発明の第２実施形態の水平走査回路１０５の構成を示している。なお、ここでは、本発明の走査回路を水平走査回路１０５に適用した例を説明するが、本発明の走査回路は、垂直走査回路１０８にも適用することができる。

第１実施形態では、１／２縮小モードにおいて、選択信号１０７ａ、１０７ｂの組、選択信号１０７ｃ、１０７ｄの組および選択信号１０７ｅ、１０７ｆの組のそれぞれにおいて、遷移タイミングに僅かなずれがある。同様に、第１実施形態では、１／３モードにおいても、選択信号１０７ａ、１０７ｂ、１０７ｃの組および選択信号１０７ｄ、１０７ｅ、１０７ｆの組のそれぞれにおいて、遷移タイミングに僅かなずれがある。第２実施形態は、このような遷移タイミングのずれを許容できない場合に有用である。

第２実施形態の水平走査回路１０５は、複数の単位回路２０１のそれぞれから出力されるパルス信号のアクティブ期間をクロック信号ＣＬＫの１つの周期よりも短い期間に制限するパルス幅制限回路２０６を備えている。パルス幅制限回路２０６は、例えば、単位回路２０１の出力端子ＯＵＴから出力されるパルス信号を成形するゲート回路、例えばＡＮＤゲートで構成されうる。図６に示す例では、パルス幅制限回路２０６は、２つの入力端子を有するＡＮＤゲートで構成され、該ＡＮＤゲートの一方の入力端子に成形信号φＧが供給され、他方の入力端子に単位回路２０１の出力端子ＯＵＴが接続される。成形信号φＧは、そのアクティブ期間がクロック信号ＣＬＫ（あるいは、これに基づいて生成される制御信号として生成されるクロック信号）の１つの周期よりも短い信号である。単位回路２０１の出力端子ＯＵＴから出力されるパルス信号は、そのアクティブ期間が成形信号φＧのアクティブ期間によって制限される。

図７は、図６に例示される水平走査回路１０５を第２モード（縮小モード）のサブモードである１／２縮小モードで動作させたときのタイミングチャートである。パルス幅制限回路２０６を介して出力される単位回路２０１の選択信号１０７ａ、１０７ｂは同時に遷移する。選択信号１０７ｃと１０７ｄとの関係および選択信号１０７ｅと１０７ｆとの関係についても同様である。図７において、破線は、図２の水平走査回路１０５において、単位回路２０１が大きな遅延を有する場合の出力信号である。図８は、図６に例示される水平走査回路１０５を第２モード（縮小モード）のサブモードである１／３縮小モードで動作させたときのタイミングチャートである。

１／２縮小モードにおいて、制御信号φ１Ｂ、φ２Ｂの論理レベルを常にアクティブレベルにする必要はなく、図１２に例示されるように、第２グループＧ２の単位回路２０１をバッファとして機能させるべき期間のみアクティブレベルにしてもよい。第２グループＧ２、第４グループＧ４の単位回路２０１をバッファとして機能させるべき期間は、クロック信号ＣＬＫが遷移するタイミングを含むがクロック信号ＣＬＫの１つの周期よりも短い期間である。１／３縮小モードでも、制御信号φ１Ｂ、φ２Ｂ、φ１Ｃ、φ２Ｃの論理レベルを常にアクティブレベルにする必要はない。図１３に例示されるように、第２グループＧ２、第３グループＧ３の単位回路２０１をバッファとして機能させるべき期間のみアクティブレベルにしてもよい。

以下、本発明の第３実施形態を説明する。なお、ここで言及しない事項は、第１または第２実施形態にしたがいうる。図９は、本発明の第３実施形態の水平走査回路１０５の構成を示している。なお、ここでは、本発明の走査回路を水平走査回路１０５に適用した例を説明するが、本発明の走査回路は、垂直走査回路１０８にも適用することができる。

第１および第２実施形態では、複数の画素の信号を合成して出力することによって出力する信号の数を減らすが、第３実施形態では、複数の画素の信号の一部を出力しないことによって出力する信号の数を減らす。

第３実施形態の水平走査回路１０５は、ゲート回路２０７を備えている。ゲート回路２０７は、例えば、ＡＮＤゲートで構成されうる。図９に示す例では、ゲート回路２０７は、２つの入力端子を有するＡＮＤゲートで構成され、該ＡＮＤゲートの一方の入力端子に出力制御信号φＧＡ、φＧＢ、φＧＣ、φＧＤが供給され、他方の入力端子に単位回路２０１の出力端子ＯＵＴが接続される。

第１モードでは、ゲート回路２０７は、シフトレジスタＳＲを構成する複数の単位回路２０１から出力される全てのパルス信号を通過させる。第２モードのサブモードである１／２縮小モードでは、ゲート回路２０７は、１つの期間内にパルス信号を出力する単位回路２０１のいずれか３つの単位回路２０１から出力されるパルス信号のみを通過させる。即ち、第２モードのサブモードである１／２縮小モードでは、ゲート回路２０７は、当該１つの期間内にパルス信号を出力する単位回路２０１のうち他の単位回路２０１から出力されるパルス信号を遮断する。

出力制御信号φＧＡ、φＧＢ、φＧＣ、φＧＤは、それぞれ第１、第２、第３、第４グループＧ１、Ｇ２、Ｇ３、Ｇ４の単位回路２０１のためのゲート回路２０７の入力端子に供給される。出力制御信号φＧＡ、φＧＢ、φＧＣ、φＧＤは、第２実施形態における成形信号のように、パルス信号を成形するために使用されてもよい。つまり、出力制御信号φＧＡ、φＧＢ、φＧＣ、φＧＤは、アクティブ期間がクロック信号ＣＬＫの１つの周期よりも短い信号であってもよい。出力制御信号φＧＡ、φＧＢ、φＧＣ、φＧＤがアクティブレベルである期間は、単位回路２０１の出力信号がゲート回路２０７を通過する。

図１０は、図９に例示される水平走査回路１０５を第２モード（縮小モード）のサブモードである１／２縮小モードで動作させたときのタイミングチャートである。図１０に示す例では、出力制御信号φＧＢ、φＧＤの論理レベルがローレベルに固定され、出力制御信号φＧＡ、φＧＣは、第２実施形態の成形信号φＧと同様の信号である。出力制御信号φ１０７ａ、φ１０７ｃ、φ１０７ｅが順次にアクティブレベルになり、対応する列読み出し回路１０２が共通出力線１０４に接続され、これにより、２つの画素の信号のうち１つの画素の信号が間引かれる。よって、固体撮像装置１から出力される画像における水平方向の画素数が１／２に縮小される。

図１１は、図９に例示される水平走査回路１０５を第２モード（縮小モード）のサブモードである１／３縮小モードで動作させたときのタイミングチャートである。図１１に示す例では、出力制御信号φＧＢ、φＧＣの論理レベルがローレベルに固定され、出力制御信号φＧＡ、φＧＤは、第２実施形態の成形信号φＧと同様の信号である。出力制御信号φ１０７ａ、φ１０７ｄが順次にアクティブレベルになり、対応する列読み出し回路１０２が共通出力線１０４に接続され、これにより、３つの画素の信号のうち２つの画素の信号が間引かれる。よって、固体撮像装置１から出力される画像における水平方向の画素数が１／３に縮小される。

以上、第１〜第３実施体を通して、全画素モード、１／２縮小モード、１／３縮小モードが例示的に説明されたが、他の縮小率に関しても同様に本発明を適用できる。

以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。

Claims (7)

1. 複数の単位回路を直列に接続して構成されたシフトレジスタと、前記シフトレジスタを制御する制御部とを備える走査回路であって、
   各単位回路は、パルス信号を受ける入力端子と、パルス信号を出力する出力端子と、制御端子とを含み、
   前記複数の単位回路は、複数のグループにグループ分けされ、
   前記制御部は、
   第１モードでは、前記複数のグループのそれぞれの単位回路の前記制御端子にクロック信号を供給することにより前記クロック信号に応じてパルス信号をシフトするように前記複数の単位回路を動作させ、
   第２モードでは、前記複数のグループのうち少なくとも１つのグループの単位回路の前記制御端子には当該少なくとも１つのグループの単位回路をバッファとして動作させる論理レベルを供給し、前記複数のグループのうち他のグループの単位回路の前記制御端子には前記クロック信号を供給することにより当該他のグループの単位回路をその前段の単位回路の前記出力端子から出力されるパルス信号を前記クロック信号に応じてその後段の単位回路の前記入力端子に転送するように動作させ、これにより、１つの期間内に当該少なくとも１つのグループの単位回路とその前段の単位回路からパルス信号を出力させる、
   ことを特徴とする走査回路。
2. 前記複数の単位回路のそれぞれから出力されるパルス信号のアクティブ期間を前記クロック信号の１つの周期よりも短い期間に制限するパルス幅制限回路を更に備えることを特徴とする請求項１に記載の走査回路。
3. 前記制御部は、前記第２モードにおいて、前記クロック信号が遷移するタイミングを含むが前記クロック信号の１つの周期よりも短い期間において前記複数のグループのうち少なくとも１つのグループの単位回路の前記制御端子に前記論理レベルを供給する、
   ことを特徴とする請求項１に記載の走査回路。
4. ゲート回路を更に備え、前記ゲート回路は、
   前記第１モードにおいては、前記複数の単位回路から出力される全てのパルス信号を通過させ、
   前記第２モードにおいては、前記１つの期間内にパルス信号を出力する単位回路のいずれか１つの単位回路から出力されるパルス信号を通過させ、前記１つの期間内にパルス信号を出力する単位回路のうち他の単位回路から出力されるパルス信号を遮断する、
   ことを特徴とする請求項１に記載の走査回路。
5. 前記単位回路は、
   第１インバータと、
   第２インバータと、
   前記単位回路の前記入力端子と前記第１インバータの入力端子との間に配置された第１スイッチと、
   前記第１インバータの出力端子と前記第２インバータの入力端子との間に配置された第２スイッチと、を含み、
   前記制御端子は、前記第１スイッチを制御するための第１制御端子と、前記第２スイッチを制御するための第２制御端子とを含む、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の走査回路。
6. 複数の行および複数の列を構成するように複数の画素が配列された画素アレイと、
   前記複数の行のうち信号を読み出すべき行を選択する垂直走査回路と、
   前記複数の列のうち信号を読み出すべき列を選択する水平走査回路と、を備え、
   前記垂直走査回路および前記水平走査回路の少なくとも一方が請求項１乃至５のいずれか１項に記載の走査回路を含む、
   ことを特徴とする固体撮像装置。
7. 請求項６に記載の固体撮像装置と、
   前記固体撮像装置から出力される信号を処理する処理部と、
   を備えることを特徴とするカメラ。