TW201801521A - 用於高速下降低取樣的cmos影像感測器讀出的系統及方法 - Google Patents

用於高速下降低取樣的cmos影像感測器讀出的系統及方法 Download PDF

Info

Publication number
TW201801521A
TW201801521A TW105135352A TW105135352A TW201801521A TW 201801521 A TW201801521 A TW 201801521A TW 105135352 A TW105135352 A TW 105135352A TW 105135352 A TW105135352 A TW 105135352A TW 201801521 A TW201801521 A TW 201801521A
Authority
TW
Taiwan
Prior art keywords
row
routing
output
coupled
read operation
Prior art date
Application number
TW105135352A
Other languages
English (en)
Inventor
趙亦平
葉尚府
張秦豪
李其霖
周國煜
黃喬逸
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201801521A publication Critical patent/TW201801521A/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/024—Details of scanning heads ; Means for illuminating the original
    • H04N1/028—Details of scanning heads ; Means for illuminating the original for picture information pick-up
    • H04N1/03—Details of scanning heads ; Means for illuminating the original for picture information pick-up with photodetectors arranged in a substantially linear array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H04N25/445—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by skipping some contiguous pixels within the read portion of the array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

一種將來自CMOS (互補金屬氧化物半導體)影像感測器CIS中之單個行之複數個像素路由至複數個行類比/數位轉換器ADC之系統及方法。該CIS包括具有複數個列及複數個行之一像素元件陣列。複數個行輸出信號路徑耦接至該像素元件陣列之該複數個行中之每一者。行路由矩陣耦接至用於該複數個行中之每一者之複數個行輸出信號路徑中之每一者。複數個類比/數位轉換器ADC耦接至該行路由矩陣。該行路由矩陣經組態以在降低取樣讀取操作期間，將至少一個行輸出信號路徑路由至該複數個ADC中之每一者。

Description

用於高速下降低取樣的CMOS影像感測器讀出的系統及方法
本發明實施例係有關用於高速下降低取樣的CMOS影像感測器讀出的系統及方法。
用於智慧型電話電話及其他多用途裝置中之CMOS (互補金屬氧化物半導體)影像感測器(CIS)通常支援各種格式之視訊及高解析度視訊，例如30圖框每秒(fps)、60 fps、120 fps、240 fps及/或其他圖框速率及解析度下之4k/2160p (3840×2160解析度)、1080p (1920×1080解析度)及720p (1280×720解析度)。歸因於CIS讀出電路速度、資料傳輸速度及儲存要求之限制，通常自CIS之全圖框或選定子圖框降低取樣較高圖框速率視訊。常見降低取樣比率包括二分之一垂直、二分之一水平(V:1/2，H:1/2)，以及三分之一垂直、三分之一水平(V:1/3，H:1/3)，但其他降低取樣比率係可能的。 當前CMOS影像感測器(CIS)設計使用行並行ADC架構。在降低取樣讀出中，速度(例如圖框速率)通常與待讀取之列之數目成反比，但與要讀取之行之數目不成比例，因為當前CIS包括像素陣列(或像素元件)之行ADC，且因此讀取時間受限列(或線)時間及類比至數位轉換時間限制，且不受行之數目影響。在降低取樣讀取操作期間，當前CIS僅利用行並行ADC架構之一部分。 在降低取樣讀出操作期間，不讀取該行及該列之一部分。舉例而言，在(V:1/2，H:1/2)降低取樣中，僅對CIS中之列之一半及行之一半進行取樣。在當前CIS設計中，當在降低取樣操作期間跳過一行時，不使用耦接至跳過之行的行ADC。對於(V:1/2，H:1/2)降低取樣，當前僅利用行ADC之一半。對於(V:1/3，H:1/3)降低取樣，當前僅利用行ADC之三分之一。
根據本發明一實施例，一種CMOS (互補金屬氧化物半導體)影像感測器CIS，其包含：一像素元件陣列，其具有複數個列及複數個行；複數個行輸出信號路徑，其耦接至該像素元件陣列之該複數個行中之每一者之對應者；一行路由矩陣，其耦接至用於該複數個行中之每一者之該複數個行輸出信號路徑中之每一者；及複數個類比/數位轉換器ADC，其耦接至該行路由矩陣，其中該行路由矩陣經組態以在降低取樣讀取操作期間，將至少一個行輸出信號路徑路由至該複數個ADC中之每一者。 根據本發明一實施例，一種讀取一CMOS (互補金屬氧化物半導體)影像感測器(CIS)之方法，其包含：藉由一列驅動器電路激活一陣列中之複數個像素元件，其中該複數個像素元件佈置於一第一行中；將該複數個像素元件中之每一者路由至選自複數個行ADC之至少一個行類比/數位轉換器(ADC)，其中該一或多個像素元件中之每一者由複數個行輸出信號路徑中之一者路由，其中該等行輸出信號路徑中之每一者耦接至該複數個像素元件中之一部分；藉由該至少一個行ADC將該複數個像素元件中之每一者轉換為一數位信號。 根據本發明一實施例，一種用於一CMOS (互補金屬氧化物半導體)影像感測器(CIS)之行路由矩陣，其包含：一第一行路由電路，其經組態以將一第一行之一第一行輸出信號路徑路由至一第一行類比/數位轉換器(ADC)及將該第一行之一第二行輸出信號路徑路由至一第二行ADC；一第二行路由電路，其經組態以將一第二行之複數個行輸出信號路徑路由至一第二行ADC；及一控制器，其耦接至該第一行路由電路及該第二行路由電路中之每一者，且其中該控制器經組態以控制該第一行路由電路及該第二行路由電路中之每一者的一輸出。
以下揭露內容提供用於實施所提供之主題之不同特徵之許多不同實施例或實例。下文描述組件及佈置之特定實例來簡化本發明。當然，該等組件及佈置僅為實例且並意欲為限制性的。例如，在以下描述中，第一特徵在第二特徵上方或上之形成可包括第一特徵及第二特徵直接接觸地形成之實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸之實施例。另外，本發明可在各種實例中重複參考標號及/或字母。此重複係出於簡化及清晰之目的且本身並不指示所論述之各種實施例及/或組態之間的關係。 在各種實施例中，揭示一種具有像素陣列之CMOS (互補金屬氧化物半導體)成像感測器(CIS)，其針對該陣列中之每一行包括複數個行輸出信號路徑。在一些實施例中，該複數個行輸出信號路徑包括至少三個信號路徑。該行輸出信號路徑中之每一者耦接至行路由矩陣，其將在行輸出路由路徑中之一或多者處接收至之信號路由至複數個行類比/數位轉換器(ADC)行路由矩陣經組態以基於所執行之讀取操作之類型來接收複數個控制信號，例如所有像素讀取操作、(V:1/2，H:1/2)降低取樣讀取操作、(V:1/3，H:1/3)降低取樣讀取操作，及/或任何其他合適之讀取操作。行路由矩陣允許路由行輸出信號，使得在讀取操作中之任一者期間利用所有行ADC，包括(但不限於) (V:1/2，H:1/2)或(V:1/3，H:1/3)降低取樣讀取操作。 圖1說明包括像素10之陣列4之CIS 2之一個實施例。像素陣列4包括複數個行6a至6h以及複數個列8a至8f。列8a至8f中之每一者耦接至經組態以在讀取操作期間驅動列8a至8f之列驅動器電路12。每一行6a至6h包括複數個行輸出信號路徑16a至16c，其耦接至各別行8a至8h中之像素10中之至少一者。當執行讀取操作時，藉由列解碼器及驅動器12來激活陣列4中之像素10之至少一部分，以在行輸出信號路徑16a至16c中之一者上產生輸出。每一像素10之輸出由行路由矩陣14路由至行ADC 18a至18h中之一者。行ADC 18a至18f將像素10中之每一者偵測至之影像數據轉換為數位信號，將其提供至一或多個額外電路元件，例如儲存元件(未圖示)、影像信號程序(ISP) (未圖示)，或輸出至晶片外。 在所有像素讀取操作期間，藉由行路由矩陣14將行6a中之像素10中之每一者路由至對應於行6a之行ADC 18a。像素10中之每一者由列驅動器電路12激活，且由行ADC 18a循序地讀取，例如自第一列8a開始，且循序地進行通過行6a中之每一後續列8b至8f。在所說明之實施例中，每一行6a至6h具有對應之ADC 18a至18h，所有像素讀取操作之讀取時間取決於CIS 2中之列8a至8f之數目，但將瞭解，具有比行多或少之ADC之實施例在本發明之範疇內。所有像素讀取操作基於列解碼器及驅動器12之回應時間、像素10及行ADC 18a至18h之A/D轉換時間，花費預定量之時間，×。在一些實施例中，僅讀取像素10中之一些來提供較高圖框速率，例如用於高速視訊捕獲。在一些實施例中，將複數個控制信號22提供至行路由矩陣14，以基於正執行之讀取操作來組態行路由矩陣14，該讀取操作例如為所有像素讀取操作、(V:1/2，H:1/2)降低取樣讀取操作，(V:1/3，H:1/3)降低取樣讀取操作及/或任何其他合適之讀取操作。 圖2A說明具有像素10之陣列4a之CIS 2a之一個實施例。CIS 2a類似於相對於圖1論述之CIS 2，且本文中不再重複類似描述。CIS 2a被組態成用於(V:1/2，H:1/2)降低取樣讀取操作。在降低取樣讀取操作期間，僅讀取像素陣列4中之像素10之子集。舉例而言，在(V:1/2，H:1/2)降低取樣讀取操作期間，CIS 2僅讀取列8a至8f之一半以及行6a至6h之一半，從而導致CIS 2僅讀取之陣列4中之總像素10之1/4。在所說明之實施例中，讀取第一行6a及第二行6b之第一列8a及第二列8b，且跳過第三列8c及第四列8d。類似地，讀取第五列8e及第六列8f，且跳過第七列8g及第八列8h。針對陣列4a之每一列8a至8m以及行6a至6p重複此模式。來自所激活之像素10a至10d之信號藉由行輸出信號路徑16a至16c路由至行路由矩陣14，其將該等信號中之每一者路由至行ADC 18a至18p中之一者。行路由矩陣14在行輸出信號路徑16a至16b中之每一者上路由該等信號，使得在(V:1/2，H:1/2)降低取樣讀取操作期間利用所有之行ADC 18a至18p，如下文更詳細地論述。 在習知CIS中，(V:1/2，H:1/2)降低取樣讀取操作將僅針對正讀取之行中之每一者利用行ADC，從而導致僅使用CIS 2a中之總行ADC之一半。在所說明之CIS 2a實施例中，該複數個行輸出信號路徑16a至16c及行路由矩陣14允許在(V:1/2，H:1/2)降低取樣讀取操作期間使用CIS 2a中之所有行ADC 18a至18h。舉例而言，在所說明之實施例中，第一行6a中之第一像素10a耦接至第一行輸出信號路徑16a，且第二像素10b耦接至第二行輸出信號路徑16b。在(V:1/2，H:1/2)降低取樣讀取操作期間，第一行輸出信號路徑16a由行路由矩陣14路由至第一行ADC 18a (例如相關聯之行ADC)，且第二行輸出信號路徑16b由行路由矩陣14路由至第二行ADC 18b (例如鄰近及/或非鄰近行ADC)。因為在(V:1/2，H:1/2)降低取樣讀取操作期間跳過第三行6c及第四行6d，所以可使用第三行ADC 18c及第四行ADC 18d來從第一行6a讀取額外之像素，從而增加讀取速度並消除廢棄之ADC容量。 圖2B說明經組態以用於(V:1/3，H:1/3)降低取樣讀取操作之CIS 2a之一個實施例。舉例而言，在所說明之實施例中，讀取第一行6a及第二行6b之第一列8a及第二列8b，且跳過第三、第四、第五及第六列8c至8f。類似地，讀取第七列8g及第八列8h，且跳過第九、第十、第十一及第十二列8i至8m。針對陣列4a之每一列8a至8m以及行6a至6p重複此模式。來自所激活之像素10a至10d之信號藉由行輸出信號路徑16a至16c路由至行路由矩陣14，其將該等信號中之每一者路由至行ADC 18a至18p中之一者。行路由矩陣14在行輸出信號路徑16a至16c中之每一者上路由該等信號，使得在(V:1/3，H:1/3)降低取樣讀取操作期間利用所有之行ADC 18a至18p，如下文更詳細地論述。 圖3A說明圖1中說明之CIS 2之行路由矩陣14a之一個實施例。行路由矩陣14a包括複數個路由電路20a至20c。該複數個路由電路20a至20c中之每一者耦接至複數個行6a至6l中之一者之一組行輸出信號路徑16a至16c。路由電路20a至20c接收複數個控制信號S[1:5]。該複數個控制信號S[1:5]控制路由電路20a至20c，以基於正執行之讀取操作，將行輸出信號16a至16c從行6a至6l中之每一者路由至行ADC 18a至18l中之一或多者，例如所有像素讀取、(V:1/2，H:1/2)降低取樣讀取操作、(V:1/3，H:1/3)降低取樣讀取操作，及/或任何其他合適之讀取操作，如下文較詳細論述。在一些實施例中，路由電路20a至20c中之每一者經組態以接收啟用信號E1至E3，使得路由電路20a至20c可個別地或共同地作為一組之一部分來啟用及/或停用。 該複數個路由電路20a至20c可包括一或多種類型之行路由電路，例如第一行路由電路20a_1至20a_4、第二行路由電路20b_1至20b_4以及第三行路由電路20c_1至20c_4。行路由電路20a至20c中之每一者經組態以基於該複數個控制信號S[1:5]產生不同之路由。在一些實施例中，該數目之行路由電路20a至20c對應於行路由矩陣14a所執行之讀取操作之數目。舉例而言，在所說明之實施例中，行路由電路12a包括對應於三種類型之讀取操作之三種類型之行路由電路20a至20c：所有像素讀取、(V:1/2，H:1/2)降低取樣讀取操作、(V:1/3，H:1/3)降低取樣讀取操作。該類型之讀取操作中之每一者利用行路由電路20a至20c之子集，如下文較詳細論述。 圖3B說明根據一些實施例之經組態以用於所有像素讀取操作之圖3A之行路由矩陣14a。在所有像素讀取操作期間，CIS 2a之陣列4a中之每個像素由對應之行ADC 18a至18l讀取。舉例而言，在所說明之實施例中，第一行6a中之像素10中之每一者由第一行ADC 18a循序地讀取。類似地，其他行6b至6l中之每一者之像素10由對應行ADC 18b至18l循序地讀取。行路由電路20a至20c經組態以將用於對應行6a至6l之行輸出信號16a至16c中之每一者路由耦接至對應行ADC 18a至18l之行路由電路20a至20c之第一輸出24a。舉例而言，在所說明之實施例中，第一行路由電路20a_1經組態以將第一行6a之行輸出信號路徑16a至16c中之每一者路由至第一行ADC 18a。在一些實施例中，所有像素讀取操作之執行時間由每一行中之列之數目決定，且本文表示為×。下文之表1說明用於CIS 2a之所有像素讀取操作之控制表之一個實施例。表 1 ：
Figure TW201801521AD00001
 圖3C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖3A之行路由矩陣14a。用於該行之一半之行路由電路20a至20b經組態以將對應行之行輸出信號16a至16b中之兩個路由至非作用行對應行ADC及鄰近行ADC。舉例而言，在所說明之實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，第一行6a係不作用的，且第二行6b係作用中的。第二行6b之行路由電路20b_1將第二行6b之第一行輸出信號16a及第二行輸出信號16b路由至第一行ADC 18a及第二行ADC 18b。在一些實施例中，行路由電路20b_1將第二行6b之第一行輸出信號16a路由至相關聯之行ADC 18b，且將第二行輸出信號16b路由至鄰近行ADC 18a。類似地，在一些實施例中，可將第一行輸出信號16a路由至鄰近行ADC 18a，且可將第二行輸出信號16b路由至相關聯之行ADC 18b。第三行輸出信號16c對應於未讀取之列，且在(V:1/2，H:1/2)降低取樣讀取操作期間，不由行路由電路20a至20b路由。儘管本文揭示包括鄰近ADC之實施例，但將瞭解，可將行輸出信號16a至16c路由至CIS 2a中之任何行ADC 18a至18l。 藉由將第一行輸出信號16a路由至相關聯之行ADC 18b，且將第二行輸出信號16b路由至鄰近行ADC 18a，在(V:1/2，H:1/2)降低取樣讀取操作期間，行路由矩陣14a利用所有之行ADC 18a至18l。習知CIS電路(其在(V:1/2，H:1/2)降低取樣讀取操作期間僅利用該行ADC之一半)提供僅×/2之時間節省。行路由矩陣14a允許在(V:1/2，H:1/2)降低取樣讀取操作期間，同時從同一行6b讀取兩列。藉由同時讀取兩列，CIS 2a可在等於×/4之時間內完成(V:1/2，H:1/2)降低取樣讀取操作(例如(V:1/2，H:1/2)降低取樣讀取操作比所有像素讀取操作快四倍，且係習知CIS中之(V:1/2，H:1/2)降低取樣讀取操作之兩倍快)。 在一些實施例中，行路由電路20a至20c耦接至複數個啟用信號E1至E3，其在(V:1/2，H:1/2)降低取樣讀取操作期間，控制行路由電路20a至20c之激活。舉例而言，在所說明之實施例中，第一組行路由電路20c_1至20c_4耦接至第一啟用信號E1，第二組行路由電路20b_1至20b_4耦接至第二啟用信號E2，且第三組行路由電路20a_1至20a_4耦接至第三啟用信號E3。在一些實施例中，第四組行路由電路20a_2、20a_3在任何讀取操作期間始終作用，且直接耦接至電源VDD。在(V:1/2，H:1/2)降低取樣讀取操作期間，第一啟用信號E1及第三啟用信號E3為低，且第二啟用信號E2為高。第二啟用信號E2激活第二組行路由電路20b_1至20b_4。直接耦接至電力之第四組行路由電路20a_2、20a_3在(V:1/2，H:1/2)降低取樣讀取操作期間也係激活的。下文之表2說明用於CIS 2a之(V:1/2，H:1/2)讀取操作之控制表之一個實施例。表 2 ：
Figure TW201801521AD00002
 圖3D說明根據一些實施例之經組態以用於(V:1/3；H:1/3)降低取樣讀取操作之圖3A之行路由矩陣14a。一組行路由電路20a_1至20a_4，例如行路由電路20a至20c之三分之一，經組態以將用於行之行輸出信號16a至16c路由至對應之行ADC、鄰近行ADC及非鄰近ADC。舉例而言，在所說明之實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，跳過每個3n-2列及行(其中n係選自該組整數(1:(列之總數)/3)之整數)以及每個3n及3n-1列及行。在一些實施例中，第一行6a之行路由電路20a_1將第一行6a之行輸出信號路徑16a至16c路由至相關聯之行ADC 18a、鄰近行ADC 18b及非鄰近行ADC 18c。舉例而言，在一些實施例中，第一行6a之行路由電路20a_1可將第一行輸出信號16a路由至第一行ADC 18a，將第二行輸出信號16b路由至第二行ADC 18b，且將第三行輸出信號16c路由至第三行ADC 18c。類似地，行路由電路20a_1可將第一行輸出信號16a路由至第二行ADC 18b或第三行ADC 18c中之一者，將第二行輸出信號16b路由至第一行ADC 18a或第三行ADC 18c中之一者，且將第三行輸出信號16c路由至第一行ADC 18a或第二行ADC 18b中之一者。儘管本文論述包括鄰近及非鄰近ADC之實施例，但將瞭解，行路由矩陣14a可將行6a至6l中之任一者之行輸出信號路徑16a至16c路由至CIS 2a中之行ADC 18a至18l中之任一者。 藉由將該行輸出信號路徑中之兩者，例如第二行輸出信號路徑16b及第三行輸出信號路徑16c，路由至鄰近行ADC 18b、18c，行路由矩陣14a在(V:1/3，H:1/3)降低取樣讀取操作期間，利用所有之行ADC 18a至18l。習知CIS電路(其在(V:1/3，H:1/3)降低取樣讀取操作期間，僅利用該行ADC之三分之一提供僅×/3之時間節省。行路由矩陣14a允許在(V:1/3，H:1/3)降低取樣讀取操作期間，同時從同一行6a讀取三列。藉由同時讀取三列，CIS 2a可在等於×/9之時間內完成(V:1/3，H:1/3)降低取樣讀取操作(例如(V:1/3，H:1/3)降低取樣讀取操作比所有像素讀取操作快九倍，且係習知CIS中之(V:1/3，H:1/3)降低取樣讀取操作之三倍快)。 在所說明之(V:1/3，H:1/3)降低取樣讀取操作期間，啟用信號E1至E3經組態以僅激活在(V:1/3，H:1/3)降低取樣讀取操作期間使用之彼等行路由電路20a_1至20a_4。在(V:1/3，H:1/3)降低取樣讀取操作期間，第一啟用信號E1及第二啟用信號E2為低，且第三啟用信號E3為高。第三啟用信號E3啟用第三組行路由電路20a_1、20a_4。在(V:1/3，H:1/3)降低取樣讀取操作期間，亦啟用直接耦接至VDD之第四組行路由電路20a_3、20a_4。下文之表3說明用於CIS 2a之(V:1/3，H:1/3)讀取操作之控制表之一個實施例。表 3 ：
Figure TW201801521AD00003
 如圖3A至圖3D中示出，每一行6a至6f之複數個行輸出信號路徑16a至16c以及行路由矩陣14a允許CIS 2a在任何可用讀取操作期間利用所有之行ADC 18a至18f，該讀取操作例如係所有像素讀取操作、(V:1/2，H:1/2)降低取樣讀取操作及/或(V:1/3，H:1/3)降低取樣讀取操作。在包括(V:1/3，H:1/3)降低取樣讀取操作之一些實施例中，每行包括最少三個行輸出信號路徑16a至16c，但將瞭解，每一行可包含更大或更小數目之行輸出信號路徑16a至16c。 在一些實施例中，陣列4a包括最少列路由模式。舉例而言，對於(V:1/2，H:1/2)降低取樣讀取，同時讀取每一行之兩列，以在讀取操作期間利用所有之行ADC 18a至18l，其需要最少四列路由模式：例如第一及第二列耦接至第一行輸出信號16a，且第三及第四列耦接至第二行輸出信號16b。對於(V:1/3，H:1/3)降低取樣讀取操作，同時讀取每一行之三列，以在讀取操作期間利用所有之行ADC 18a至18l，其需要最少九列路由模式：例如第一、第二及第三列耦接至第一行輸出信號16a，第四、第五及第六列耦接至第二行輸出信號16b，且第七、第八及第九列耦接至第三行輸出信號16c。 在經組態以用於(V:1/2 ，H:1/2)降低取樣讀取操作及(V:1/3，H:1/3)降低取樣讀取操作兩者之實施例中，最少路由模式係用於(V:1/2，H:1/2)降低取樣讀取操作及(V:1/3，H:1/3)降低取樣讀取操作中之每一者之最少列路由模式之最小公倍數(LCM)。舉例而言，對於圖2A中說明之陣列4a，經組態以用於(V:1/2，H:1/2)降低取樣讀取操作及(V:1/3，H:1/3)降低取樣讀取操作兩者之路由模式中之列之最小數目為三十六(最少(V:1/2，H:1/2)路由模式(4)及最少(V:1/3，H:1/3)路由模式(9)之最小公倍數)。對於包括2×2或2x4共用像素元件(如下文較詳細論述)之實施例，最少路由模式係72列(8列(V:1/2，H:1/2)路由模式及18列(V:1/3，H:1/3)路由模式之最小公倍數)。 儘管本文論述特定路由模式，但將瞭解，可使用滿足降低取樣讀取操作之將列像素連接至複數個行輸出信號路徑16a至16c之任何合適之路由模式。在一些實施例中，選擇路由模式，使得行中在降低取樣讀取操作期間同時讀取之像素連接至不同之行輸出路由路徑16a至16c，且相等數目之像素10連接至行輸出信號路徑16a至16c中之每一者。在其他實施例中，可選擇路由模式來滿足一或多個替代及/或額外要求。 根據一些實施例，圖4A至圖6B說明行路由電路20a至20c。圖4A中說明第一行路由電路20a之一個實施例。第一行路由電路20a經組態以接收複數個控制信號S[1:5]、啟用信號EN及複數個行輸出信號16a至16c。第一行路由電路20a經組態以在一或多個輸出線24a至24c上產生輸出。輸出線24a至24c各自耦接至不同之行ADC 18a至18f。舉例而言，在一些實施例中，第一輸出24a耦接至與及第一行路由電路20a相同之行6a相關聯之行ADC 18a，第二輸出24b耦接至鄰近行ADC 18b，且第三輸出耦接至非鄰近行ADC 18c。在一些實施例中，非鄰近行ADC 18c鄰近於鄰近行ADC 18b。儘管本文論述特定路由佈置，將瞭解，行路由電路20a之輸出24a至24c可耦接至CIS 2a中之行ADC 18a至18f中之任一者。第一行路由電路20a基於CIS 2a正執行之讀取操作，來將行輸出信號16a至16c中之一或多者路由至輸出24a至24c中之一或多者。在一些實施例中，啟用信號EN經組態以控制第一行路由電路20a之激活。 圖4B說明第一行路由電路20a之一個實施例之電路示意圖。在一些實施例中，第一行路由電路20a包括複數個路由電晶體26a至26e，其耦接至該複數個行輸出信號16a至16c及該複數個輸出24a至24c。該複數個路由電晶體26a至26e中之每一者包括耦接至對應控制信號S[1:5]之閘極。舉例而言，第一路由電晶體26a可在汲極處耦接至第一行輸出信號16a，且在源極處耦接至第一輸出24a(對於NMOS閘極)。當第一控制信號S1為高時，第一路由電晶體26a在第一行輸出信號路徑16a上將像素資訊路由至第一輸出24a。類似地，第二路由電晶體26b可在汲極處耦接至第二行輸出信號路徑16b，且在源極處耦接至第二輸出24b，且第三路由電晶體26c可在汲極處耦接至第三行輸出信號路徑16c，且在源極處耦接至第三輸出24c。當第二或第三控制信號S[2:3]為高時，接通各別之行路由電晶體26b、26c，以在各別之行輸出信號路徑16b、16c上將信號傳遞至相關聯之輸出24b、24c。 第四路由電晶體26d可進一步耦接在第二行輸出路徑16b(在汲極處)與行路由電路20a之第一輸出24a(在源極處)之間。第四路由電晶體26d之閘極耦接至第四控制信號S[4]。當第四控制信號S[4]為高時，第四路由電晶體26d在第二行輸出信號路徑16b上將資訊路由至第一輸出24a。類似地，第五路由電晶體26e進一步耦接在第三行輸出路徑16c (在汲極處)與行路由電路20a之第一輸出24a (在源極處)之間。第五路由電晶體26e之閘極耦接至第五控制信號S[5]。當第五控制信號S[5]為高時，第五路由電晶體26e在第三行輸出信號路徑16c上將像素資訊路由至第一輸出24a。儘管本文論述包括啟用高電晶體之實施例，將瞭解，本文所論述之行路由電路20a至20c中之任一者可包括啟用低電晶體。 在一些實施例中，啟用電晶體28耦接在路由電晶體26a至26e中之每一者與各別輸出24a至24c之間。啟用電晶體28各自具有耦接至啟用信號EN之閘極。在包括第一行路由電路20a之讀取操作期間，將啟用信號EN設定為高，從而啟用將在輸出24a至24c中之一或多者處輸出之行輸出信號16a至16c中之一或多者。在不包括第一行路由電路20a之讀取操作期間，將啟用信號設定為低，從而防止未使用之行之像素10傳輸至行ADC 18a至18l。在一些實施例中，啟用信號EN係恆定信號VDD，其使行路由電路20a維持在經啟用狀態。 控制信號S[1:5]定義在CIS 2a之陣列4a上執行之讀取操作。舉例而言，在所有像素讀取操作期間，行輸出信號路徑16a至16c中之每一者耦接至行路由電路20a之第一輸出24a，以將行6a中之所有像素10循序地輸出至單個行ADC 18a。將第一控制信號S[1]、第四控制信號S[4]及第五控制信號S[5]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一輸出24a。與第一行路由電路20a相關聯之行6a中之像素10中之每一者由列驅動器電路12循序地激活，並提供至耦接至第一輸出24a之第一行ADC 18a。在其他實施例中，可循序地循環第一、第四及第五控制信號S[1]、S[4]、S[5]，以在任何時間僅將單個行輸出信號路徑16a至16c耦接至輸出24a。 在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，將第一控制信號S[1]及第二控制信號S[2]設定為高，從而將第一行輸出信號路徑16a耦接至第一輸出24a，且將第二信號路徑16b耦接至第二輸出24b。將第三、第四及第五控制信號S[3:5]設定為低，且不使用第三行輸出信號路徑16c (例如第三及第五路由電晶體26c、26e斷開)。耦接至相關聯行6a中之第一行輸出信號路徑16a之第一像素10a由列驅動器電路12激活。同時，耦接至相關聯行6a中之第二行輸出信號路徑16b之第二像素10b由列驅動器電路12激活。藉由第一輸出24a將第一行輸出信號路徑16a路由至行ADC 18a，且藉由第二輸出24b將第二行輸出信號路徑16b路由至鄰近ADC 18b。列驅動器電路12循序地激活若干對像素，以在(V:1/2，H:1/2)降低取樣讀取操作期間，從行6a同時讀取兩列。在其他實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間不使用第一行路由電路20a，且將啟用信號EN設定為低。 在一些實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，將第一控制信號S[1]、第二控制信號S[2]及第三控制信號S[3]設定為高，從而將第一行輸出信號路徑16a耦接至第一輸出24a，將第二行輸出信號路徑16b耦接至第二輸出24b，且將第三行輸出信號路徑16c耦接至第三輸出24c。將第四及第五控制信號S[4:5]設定為低。耦接至相關聯行6a中之第一行輸出信號路徑16a之第一像素10a由列驅動器電路12激活。同時，相關聯行6a中耦接至第二行輸出信號路徑16b之第二像素10b及耦接至第三行輸出信號路徑16c之第三像素10c由列驅動器電路12激活。將第一行輸出信號路徑16a之信號路由至耦接至第一輸出24a之行ADC 18a。將第二行輸出信號路徑16b之信號路由至耦接至第二輸出24b之鄰近ADC 18b。將第三行輸出信號路徑16c之信號路由至耦接至第三輸出24c之非鄰近ADC 18c。列驅動器電路12循序地激活三元組像素，以在(V:1/3，H:1/3)降低取樣讀取操作期間，從行6a同時讀取三列。在其他實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間不使用第一行路由電路20a，且將啟用信號EN設定為低。 圖5A說明第二行路由電路20b之一個實施例。第二行路由電路20b接收複數個控制信號S[1:5]之子集、啟用信號EN及複數個行輸出信號16a至16c。在所說明之實施例中，第二行路由電路20b僅接收第一控制信號S1、第二控制信號S2、第四控制信號S4及第五控制信號S5。第二行路由電路20b經組態以將行輸出信號路徑16a至16c中之一或多者路由至一或多個輸出線24a至24b。輸出線24a至24b各自耦接至不同之行ADC 18a至18l。舉例而言，在一些實施例中，第一輸出24a耦接至與第二行路由電路20b之對應行6b相關聯之行ADC 18b，且第二輸出24b耦接至鄰近行ADC 18a。儘管本文論述特定路由佈置，但將瞭解，第二行路由電路20b之輸出24a至24b可耦接至CIS 2a中之行ADC 18a至18l中之任一者。第二行路由電路20a基於CIS 2a正執行之讀取操作，將行輸出信號16a至16c輸入中之每一者路由至輸出24a至24b中之一或多者。在一些實施例中，啟用信號EN經組態以控制第二行路由電路20b之激活。 圖5B說明第二行路由電路20b之一個實施例之電路示意圖。第二行路由電路20b類似於第一行路由電路20a，但省略第三路由電晶體26c。在一些實施例中，在所有像素讀取操作期間，行輸出信號路徑16a至16b中之每一者耦接至第二行路由電路20b之第一輸出24a，以將行6b中之所有像素10循序地輸出至單個行ADC 18b。在一些實施例中，將第一控制信號S[1]、第四控制信號S[4]及第五控制信號S[5]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一輸出24a。與第二行路由電路20b相關聯之行6a中之像素10中之每一者由列驅動器電路12循序地激活，並提供至耦接至第一輸出24a之第二行ADC 18b。在其他實施例中，可循序地將控制信號S[1]、S[4]及S[5]循環，以在任何時間僅將單個行輸出信號路徑16a至16c耦接至輸出24a。 在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，將第一控制信號S[1]及第二控制信號S[2]設定為高，從而將第一行輸出信號路徑16a耦接至第一輸出24a，且將第二信號路徑耦接至第二輸出24b。將第四及第五控制信號S[4:5]設定為低，且不使用第三行輸出信號路徑16c。耦接至相關聯行6b中之第一行輸出信號路徑16a之第一像素10a由列驅動器電路12激活。同時，耦接至相關聯行6b中之第二行輸出信號路徑16b之第二像素10b由列驅動器電路12激活。將第一行輸出信號路徑16a路由至耦接至第一輸出24a之行ADC 18a，且將第二行輸出信號路徑16b路由至耦接至第二輸出24b之鄰近ADC 18b。在(V:1/2，H:1/2)降低取樣讀取操作期間，列驅動器電路12同時從行6b循序地激活兩列。在其他實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間不使用第二行路由電路20b，且將啟用信號EN設定為低。 圖6A說明第三行路由電路20c之一個實施例。第三行路由電路20c接收該複數個控制信號S[1:5]、啟用信號EN及複數個行輸出信號16a至16c之子集。在所說明之實施例中，第三行路由電路20c僅接收第一S[1]、第四S[4]及第五S[5]控制信號。第三行路由電路20c經組態以在輸出24a處將行輸出信號路徑16a至16c路由至輸出。輸出24a耦接至與第三行路由電路20c之行6d相關聯之行ADC 18d。在所有像素讀取操作期間，第三行路由電路20c將行輸出信號路徑16a至16c中之每一者路由至耦接至輸出24a之行ADC 18d。在一些實施例中，啟用信號EN經組態以控制第三行路由電路20c之激活。 圖6B說明第三行路由電路20c之一個實施例之電路示意圖。第三行路由電路20c類似於第一行路由電路20a，但省略第二路由電晶體26b及第三路由電晶體26c。在一些實施例中，在所有像素讀取操作期間，將第一控制信號S[1]、第四控制信號S[4]及第五控制信號S[5]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一輸出24a。與第三行路由電路20c相關聯之行6d中之像素10中之每一者由列驅動器電路12循序地激活，並提供至行ADC 18d。在其他實施例中，可循序地將循環控制信號S[1]、S[4]及S[5]，以在任何時間僅將單個行輸出信號路徑16a至16c耦接至輸出24a。 在(V:1/2，H:1/2)降低取樣讀取操作或(V:1/3，H:1/3)降低取樣讀取操作期間，不使用第三行路由電路20c。第三行路由電路20c耦接至在兩個降低取樣讀取操作中跳過之行。在一些實施例中，第三行路由電路20c耦接至啟用信號EN。啟用信號EN在所有像素讀取操作期間為高，且在任何降低取樣讀取操作期間為低。 行路由電路20a至20c組合在行路由矩陣14a中，以路由陣列4a之像素10，如上文所論述。儘管本文呈現行路由電路20a至20c及行路由矩陣14a之具體實施例，但將瞭解，可使用經組態以在所有像素讀取操作、(V:1/2，H:1/2)降低取樣讀取操作或(V:1/3，H:1/3)降低取樣讀取操作中之每一者期間恰當地路由每一行6a至6l之行輸出信號16a至16c之任何一組行路由電路及/或行路由矩陣，且在本發明之範疇內。 圖7A說明包括2×2共用像素元件30之陣列4b之CIS 2b之一個實施例。CIS 2b類似於上文所述之CIS 2a，且本文不再重複類似之描述。CIS 2b包括2×2共用像素元件30，其將複數個像素分組為陣列4b內之單個元件。像素元件30包括共用一或多個共用結構之四個像素(兩列乘以兩行)，例如復位電晶體、源極跟隨器電晶體、列選擇電晶體、浮動擴散節點及/或行輸出信號節點。在一些實施例中，像素元件30包括具有佈置成預定模式之彩色濾光片之像素，例如紅色-綠色-綠色-藍色(RGGB)模式。 在所說明之實施例中，2×2像素之每一行32a至32h含有兩行個別像素。舉例而言，2×2像素元件30之第一行32a含有第一像素行m及第二像素行m+1，像素元件30之第二行32b含有第三像素行m+2及第四像素行m+3等。2×2像素元件30中之每一者耦接至複數個行輸出信號路徑16a至16c中之一者，使得像素元件30之行32a中之每一行像素(例如m，m+1)共用行輸出信號路徑16a至16c中之一者。像素元件30之每一行32a至32h具有相關聯之行ADC 18a至18h，因為共用同一浮動擴散節點之像素(例如2×2像素元件30內之共用像素)無法同時讀取。行輸出信號路徑16a至16c耦接至行路由矩陣14c，其經組態以將來自2×2像素元件30中之一或多者之信號路由至行ADC 18a至18h中之一或多者。在一些實施例中，像素元件30之讀取操作包括讀取像素元件30中之第一像素行(例如m)中之所有列，且隨後讀取第二像素行(例如m+1)中之所有列。 圖7B說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖7A之CIS 2b。在(V:1/2，H:1/2)降低取樣讀取操作期間，僅讀取2×2像素元件30之行32a至32h之一半以及列34a至34g之一半。舉例而言，在所說明之實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，跳過陣列4b中之每隔一列及每隔一行。每一作用中像素元件30中之所有像素由行ADC 18a或鄰近行ADC 18b讀出。舉例而言，在所說明之實施例中，第一行32a中之第一像素元件30a包括四個像素，其在(V:1/2，H:1/2)降低取樣讀取操作期間讀取：列n、行m中之像素；列n、行m+1中之像素；列n+1、行m中之像素；以及列n+1、行m+1中之像素。像素元件30之每一像素由行輸出信號路徑16a至16c及行路由矩陣14b路由至行ADC 18a至18l中之一者。舉例而言，在一些實施例中，將第一行32a中之第一組像素元件30a路由至與第一行32a相關聯之行ADC 18a，且將第一行32a中之第二組像素元件30b路由至與第二行32b相關聯之鄰近行ADC 18b。在(V:1/2，H:1/2)降低取樣讀取操作期間，CIS 2b利用所有之行ADC 18a至18l。 圖7C說明根據一些實施例之圖7A之經組態以用於(V:1/3，H:1/3)降低取樣讀取操作之CIS 2b。在(V:1/3，H:1/3)降低取樣讀取操作期間，僅讀取2×2像素元件30之行32a至32h之三分之一以及列34a至34g之三分之一。舉例而言，在所說明之實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，讀取陣列4b中之每第三列(例如讀取每一3n-2行，其中n係選自集合[1:(像素元件30之總列數)/3]之整數)以及每第三行(例如讀取每一3n-2行)中之像素元件30，同時跳過每兩列(例如每一3n及3n-1列)及每兩行(例如每一3n及3n-1行)。每一像素元件30中之像素由行ADC 18a至18l中之一者讀出。舉例而言，在所說明之實施例中，第一行32a中之第一像素元件30a包括四個像素，其在(V:1/3，H:1/3)降低取樣讀取操作期間讀取：列n、行m中之像素；列n、行m+1中之像素；列n+1、行m中之像素；以及列n+1、行m+1中之像素。作用中像素元件30a至30c中之每一者由行輸出信號路徑16a至16c及行路由矩陣14b路由至行ADC 18a至18l中之一者。舉例而言，在一些實施例中，將第一行32a中之第一組像素元件30a路由至與第一行相關聯之行ADC 18a，將第一行32a中之第二組像素元件30b路由至鄰近行ADC 18b，且將第一行32a中之第三組像素元件30c路由至非鄰近ADC 18c。在(V:1/3，H:1/3)降低取樣讀取操作期間，CIS 2c利用所有之行ADC 18a至18l。 圖8A說明7A之CIS 2b之行路由矩陣14b_1之一個實施例。行路由矩陣14b_1包括複數個行路由電路20a至20c。該複數個路由電路20a至20c中之每一者耦接至用於CIS 2b之各別行32a至32f中之每一者之一組行輸出信號路徑16a至16c。路由電路20a至20c接收複數個數位控制信號S[1:5]。該複數個控制信號S[1:5]基於正執行之讀取操作來控制路由電路20a至20c之組態，以將行輸出信號路徑16a至16c中之一或多者路由至一或多個行ADC 18a至18l，該讀取操作例如為所有像素讀取操作、(V:1/2，H:1/2)降低取樣讀取操作、(V:1/3，H:1/3)降低取樣讀取操作及/或任何其他合適之讀取操作，如下文較詳細論述。在一些實施例中，路由電路20a至20c中之每一者可個別地，或作為一組之一部分共同地啟用/停用，例如由一或多個啟用信號E1至E3。 該複數個路由電路20a至20c可包括一或多種類型之行路由電路，例如第一行路由電路20a_1至20a_2、第二行路由電路20b_1至20b_2，及/或第三行路由電路20c_1至20c_2。該類型之行路由電路20a至20c中之每一者經組態以接收控制信號S[1:5]中之一或多者，及/或基於接收至之控制信號S[1:5]產生不同之路由。在一些實施例中，在降低取樣讀取操作，例如(V:1/2，H:1/2)或(V:1/3，H:1/3)降低取樣讀取操作期間，僅使用一些類型之路由電路20a、20c，如下文較詳細論述。 圖8B說明根據一些實施例之經組態以用於所有像素讀取操作之圖8A之第一行路由矩陣14b_1。在所有像素讀取操作期間，CIS 2b之陣列4b中之每個像素元件30由對應之行ADC 18a至18f讀取。舉例而言，在所說明之實施例中，列驅動器電路12循序地激活第一行32a中之像素元件30中之每一者。列驅動器電路12循序地激活每一行32a至32f中之每一像素元件30之像素中之每一者。行路由電路20a至20c經組態以將2×2像素元件30中之每一者之每一像素路由至對應之行ADC 18a至18f。舉例而言，在所說明之實施例中，第一行32a之行路由電路20a_1將行輸出信號16a至16c中之每一者路由至行路由電路20a_1之耦接至第一行ADC 18a之第一輸出24a。類似地，第二行32b之行路由電路20c_1將第二行32b之行輸出信號16a至16c中之每一者路由至行路由電路20c_1之耦接至第二行ADC 18b之第一輸出24a。其餘之行路由電路20a至20c中之每一者類似地將其各別行32c至32f之行輸出信號16a至16c路由至耦接至各別行32c至32f之行ADC 18c至18f之第一輸出24a。在一些實施例中，執行所有像素讀取操作之時間由每一行中之列之數目決定，且在本文中指示為×。下文之表4說明用於CIS 2b之所有像素讀取操作之控制表之一個實施例。表 4 ：
Figure TW201801521AD00004
 圖8C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖8A之行路由矩陣14b_1。用於該行之一半之行路由電路20a-20b經組態以將第一行輸出信號16a路由至各別之行ADC，且將第二行輸出信號16b路由至鄰近行ADC。舉例而言，在一些實施例中，將第一行32a之第一行輸出信號16a路由至對應之行ADC 18a，且將第二行輸出信號16b路由至鄰近ADC 18b。鄰近ADC 18b對應於在(V:1/2，H:1/2)降低取樣讀取操作期間不讀取之行32b。舉例而言，在所說明之實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間讀取第一行32a，且跳過第二行32b。類似地，在一些實施例中，第一行32a之行路由電路20c_1將第二行輸出信號16b路由至行ADC 18a，且將第一行輸出信號16a路由至鄰近行ADC 18b。第三行輸出信號16c連接至未讀之列，且在(V:1/2，H:1/2)降低取樣讀取操作期間不由行路由電路20a_1傳遞。儘管本文論述包括相關聯及鄰近行ADC之特定路由實施例，但將瞭解，行路由矩陣14b_1可將任何行32a至32f之行輸出信號16a至16b路由至行ADC 18a至18f中之任一者。 藉由將行輸出信號14a、14b中之一者路由至未讀行32b中之鄰近行ADC 18b，CIS 2b能夠在(V:1/2，H:1/2)降低取樣讀取操作期間利用所有之行ADC 18a至18f。在(V:1/2，H:1/2)降低取樣讀取操作期間，行路由矩陣14b_1允許同時從同一行讀取兩列2×2像素元件30。藉由同時讀取兩列，可在所有像素讀取操作所需之時間之四分之一內執行(V:1/2，H:1/2)降低取樣讀取操作，用於(V:1/2，H:1/2)降低取樣讀取操作之讀取時間為×/4。 在一些實施例中，行路由電路20a至20c耦接至複數個啟用信號E1至E3，其在讀取操作(例如(V:1/2，H:1/2)降低取樣讀取操作)期間，控制行路由電路20a至20c之激活。舉例而言，在所說明之實施例中，第一組行路由電路20b_1、20b_2耦接至第一啟用信號E1，第二組行路由電路20c_1、20c_2耦接至第二啟用信號E2，且第三組行路由電路20a_2耦接至第三啟用信號E3。在一些實施例中，第四組行路由電路20a_1在讀取操作期間始終在作用中，且具有直接耦接至電源VDD之啟用輸入。在(V:1/2，H:1/2)降低取樣讀取操作期間，第二啟用信號E2為高，且第一及第三啟用信號E1、E3為低。第二啟用信號E2激活第二組行路由電路20c_1、20c_2。在(V:1/2，H:1/2)降低取樣讀取操作期間，第四組行路由電路20a_1也在作用中。在一些實施例中，作用中之行路由電路20a_1、20c_1、20c_2經組態以將第一行輸出信號16a路由至耦接至對應行ADC 18a、18c、18e之第一輸出24a，且將第二行輸出信號16b路由至耦接至鄰近行ADC 18b、18d、18f之第二輸出24b，但將瞭解，可使用其他路由方案。下文之表5說明用於CIS 2b之(V:1/2，H:1/2)降低取樣讀取操作之控制表之一個實施例。表 5 ：
Figure TW201801521AD00005
 圖8D說明根據一些實施例之經組態以用於(V:1/3；H:1/3)降低取樣讀取操作之圖8A之行路由矩陣14b_1。在(V:1/3，H:1/3)降低取樣讀取操作期間，僅讀取2×2像素矩陣3c之行32a至32h之三分之一以及列34a至34g之三分之一。用於行32a至32f之三分之一之行路由電路20a_1、20a_2經組態以將行輸出信號16a至16c路由至對應行ADC、鄰近行ADC及非鄰近行ADC。舉例而言，在所說明之實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，讀取第一行32a之每第三列34a、34d、34g，且跳過之間的列34b、34c。第一行32a之行路由電路20a_1將行輸出信號16a至16c中之一者路由至第一行ADC 18a(例如行ADC)，且將行輸出信號16a至16c中之一者路由至第二行ADC 18b(例如鄰近行ADC)，且將行輸出信號16a至16c中之一者路由至第三行ADC 18c(例如非鄰近行ADC)。在一些實施例中，用第二鄰近行ADC來代替該非鄰近行ADC。儘管本文所論述之具體實施例包括對應、鄰近及非鄰近ADC，但將瞭解，行路由矩陣14b_1可將行32a至32f中之任一者之行輸出信號16a至16c路由至行ADC 18a至18f中之任一者。 在一些實施例中，第一行32a及第四行32d之行路由電路20a_1、20a_2 (分別)將第一行輸出信號16a路由至耦接至相關聯行ADC 18a、18d之第一輸出24a，將第二行輸出信號16b路由至耦接至鄰近行ADC 18b、18e之第二輸出24b，且將第三行輸出信號16c路由至耦接至非鄰近行ADC 18c、18f之第三輸出24c。類似地，行路由電路20a_1、20a_2可將第一行輸出信號16a路由至第二輸出24b(例如鄰近ADC 18b)或第三輸出24c(例如非鄰近ADC 18c)中之一者，將第二行輸出信號16b路由至第一輸出24a (例如行ADC 18a)或第三輸出24c (例如非鄰近ADC 18c)中之一者，且將第三行輸出信號16c路由至第一輸出24a(例如行ADC 18a)或第二輸出24b (例如鄰近ADC 18b)中之一者。在一些實施例中，第三輸出24c可耦接至第二鄰近ADC。 藉由將行輸出信號16b、16c中之兩個路由至鄰近行ADC 18b、18e及/或非鄰近行ADC 18c、18f，CIS 2b在(V:1/3，H:1/3)降低取樣讀取操作期間利用所有之行ADC 18a至18f。在(V:1/3，H:1/3)降低取樣讀取操作期間，從同一行32a同時讀取三列2×2像素元件30。CIS 2b在所有像素讀取操作所需之時間之九分之一內執行(V:1/3，H:1/3)降低取樣讀取操作，例如用於(V:1/3，H:1/3)降低取樣讀取操作之讀取時間為×/9。 在所說明之實施例中，行路由電路20a至20c耦接至複數個啟用信號E1至E3。啟用信號E1至E3可經組態以僅激活在(V:1/3，H:1/3)降低取樣讀取操作期間使用之彼等行路由電路20a_1、20a_2。舉例而言，在所說明之實施例中，第三啟用信號E3為高，且第一啟用信號E1及第二啟用信號E2為低。第三啟用信號E3激活第三組行路由電路20a_2。在(V:1/3，H:1/3)降低取樣讀取操作期間，亦激活直接耦接至VDD之第四組行路由電路20a_1。在一些實施例中，作用中之行路由電路20a_1、20a_2經組態以將第一行輸出信號16a路由至耦接至對應行ADC 18a、18d之第一輸出24a，且將第二行輸出信號16b路由至耦接至鄰近行ADC 18b、18e之第二輸出24b，且在第三行輸出信號16c路由至耦接至非鄰近ADC 18c、18f之第三輸出24c，但將瞭解，可使用其他路由方案。下文之表6說明用於CIS 2b之(V:1/2，H:1/2)降低取樣讀取操作之控制表之一個實施例。表 6 ：
Figure TW201801521AD00006
 圖9A說明7A之CIS 2b之行路由矩陣14b_2之一個實施例。行路由矩陣14b_2包含多組控制電晶體40a至40f、複數個行啟用電晶體42a至42f，以及複數個跨行啟用電晶體44a至44e。沒一組控制電晶體40a至40f包括第一控制電晶體40a_1至40f_1、第二控制電晶體40a_2至40f_2，以及第三控制電晶體40a_3至40f_3。控制電晶體40a至40f中之每一者耦接至相關聯之控制信號S[1:18]。每一組控制電晶體40a至40f之第一控制電晶體40a_1至40f_1將第一行輸出信號16a耦接至行ADC 18a至18f，第二控制電晶體40a_1至40f_2將第二行輸出信號16b耦接至行ADC 18a至18f，且第三控制電晶體40a_3至40f_3將第三行輸出信號16c耦接至行ADC 18a至18f。 在一些實施例中，每一行32a至32f包括複數個行啟用電晶體42a至42f。每一行之該複數個行啟用電晶體42a至42f各自包括耦接至啟用信號E1至E3及/或電力信號VDD之閘極。當啟用信號E1至E3為高時(及/或當該複數個啟用電晶體42a耦接至VDD時)，啟用電晶體42a至42f允許對應行32a至32f之行輸出信號14a至14c傳輸至連接在行輸出信號路徑16a至16c與相關聯行32a至32f之該組控制電晶體40a至40f之間的第一節點46a至46f。在一些實施例中，當啟用信號E1至E3為低時，防止各別行32b至32f之行輸出信號14a至14c之傳輸，因為啟用電晶體42b至42f係斷開的。 在一些實施例中，當該複數個行啟用電晶體42a至42f連接至高啟用信號(例如E1至E3中之一者為高及/或電晶體耦接至VDD)，且對應控制電晶體40a至40f激活(例如連接至高控制信號S[1:18])時，將行輸出信號16a至16c傳輸至相關聯行32a至32f之行ADC 18a至18f。舉例而言，在一些實施例中，當第一啟用信號E1為高時，第二行32b之該複數個行啟用電晶體42b將第二行32b之行輸出信號16a至16c傳輸至行節點46b。當控制信號S[4:6]同時為高時，將對應之行輸出信號16a至16c傳輸至相關聯之行ADC 18b。舉例而言，若第四控制信號S[4]為高，且第一啟用信號E1為高，則將第二行32b之第一行輸出信號16a傳輸至第二行ADC 18b。類似地，若第五控制信號S[5]為高，則將第二行32b之第二行輸出信號16b傳輸至第二行ADC 18b。 在一些實施例中，複數個跨行啟用電晶體44a至44f將行32a至32e中之每一組行輸出信號16a至16c耦接至鄰近行32b至32f。該複數個跨行啟用電晶體44a至44f中之每一者包括耦接至跨行啟用信號E1B至E3B之閘極。該複數個跨行啟用電晶體44a至44f經組態以將來自第一行32a至32e之行輸出信號16a至16c傳輸至鄰近行32b至32f。舉例而言，在一些實施例中，行路由矩陣14b_2包括複數個跨行啟用電晶體44a，其各自耦接在第一行32a之行輸出信號路徑16a至16c與第二行32b之行節點46b之間。第二行32b之行節點46b耦接至第二行ADC 18b。 在一些實施例中，當該複數個跨行啟用電晶體44a至44f連接至高跨行啟用信號(例如E1B至E3B中之一者為高)且鄰近行中之一或多個控制電晶體40b至40f激活(例如連接至高控制信號S[1:18])時，將第一行32a至32e之行輸出信號14a至14c傳輸至與鄰近行32b至32f相關聯之行ADC 18b至18f。舉例而言，在一些實施例中，當跨行啟用信號E1B為高時，第一行之該複數個跨行啟用電晶體44a將第一行之行輸出信號14a至14c傳輸至第二行32b之節點46b。若控制信號S[4:6]中之任一者同時為高，則將第一行32a之一或多個行輸出信號14a至14c傳輸至第二行之行ADC 18b。舉例而言，若第四控制信號S[4]為高，第一啟用信號E1為高，且第一跨行啟用信號E1B為高，則將第一行32a之第一行輸出信號14a傳輸至第二行ADC 18b。類似地，若第五控制信號S[5]為高，則將第一行32b之第二行輸出信號14b傳輸至第二行ADC 18b。下文更詳細地闡述各種路由組合。 圖9B說明經組態以用於所有像素讀取操作之圖9A之行路由矩陣14b_2。藉由行路由矩陣14b_2將用於每一行32a至32f之行輸出信號16a至16c路由至相關聯之行ADC 18a至18f，以循序地讀取行32a至32f中之每一像素元件30。在一些實施例中，在所有像素讀取操作期間，將所有行啟用信號E1至E3設定為高，且將所有跨行啟用信號E1B至E3B設定為低。可同時及/或循序地將控制信號S[1:18]設定為高，以將行輸出信號16a至16c中之每一者耦接至相關聯之行ADC 18a至18f。在一些實施例中，列驅動器電路10循序地驅動像素元件30之每一列，以輸出每一列34a至34g。表7說明用於行路由矩陣14b_2之所有像素讀取操作之控制表之一個實施例。表 7 ：
Figure TW201801521AD00007
 圖9C說明經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖9A中所說明之行路由矩陣14b_2。在所說明之實施例中，將第二行啟用信號E2設定為高，且將第一行啟用信號E1及第三行啟用信號E3為低，從而激活第一行32a、第三行32c及第五行32e之行啟用電晶體42a、42c、42e。藉由激活每一行32a、32c、32e之第一控制電晶體42a至42f(例如藉由將控制信號S[1]、S[7]及S[15]設定為高)，將作用中之行32a、32c、32e中之每一者中之第一行輸出信號16a路由至各別行32a、32c、32e之行ADC 18a、18c、18e。在一些實施例中，將一或多個跨行啟用信號E1B至E3B設定為高，以允許將行輸出信號16a至16c路由至鄰近行ADC 18b、18d、18f。舉例而言，在所說明之實施例中，將第一跨行啟用信號E1B及第三跨行啟用信號E3B設定為高，以將第一行32a、第三行32c及第五行32e之第二行輸出信號16b路由至鄰近行ADC 18b、18d、18f(例如藉由將控制信號S5、S11、S17設定為高)。表8說明用於行路由矩陣14b_2之(V:1/2，H:1/2)降低取樣讀取操作之控制表之一個實施例。表 8 ：
Figure TW201801521AD00008
 圖9D至9G說明圖8A中說明之經組態以用於(V:1/3，H:1/3)降低取樣讀取操作之CIS 2b之各種實施例。舉例而言，在圖9D中所說明之實施例中，將第三行啟用信號E3設定為高，且將第一行啟用信號E1及第二行啟用信號E2設定為低，從而啟用第一行32a及第四行32e之行啟用電晶體42a、42d。藉由啟用每一行32a、32d之第一控制電晶體42a、42d (例如將控制信號S[1]及S[10]設定為高)，將作用中之行32a、32d中之每一者中之第一行輸出信號16a路由至相關聯之行ADC 18a、18d。在一些實施例中，將一或多個跨行啟用信號E1B至E3B設定為高，以允許將行輸出信號16a至16c路由至鄰近行ADC 18b至18c、18e至18f。舉例而言，在圖9D中所說明之實施例中，將第一跨行啟用信號E1B及第二跨行啟用信號E2B設定為高，以啟用第一行32a、第二行32b、第四行32d及第五行32e，以將行輸出信號路徑16a至16c路由至鄰近行。將每一作用中行32a、32d之第三行輸出信號16c提供至鄰近行ADC 18b、18e (例如藉由將控制信號S[6]，S[15]設定為高)。進一步將每一作用中行32a、32d之第二行輸出信號16b路由至非鄰近行ADC 18c、18f (例如藉由將控制信號S[8]、S[17]設定為高)。圖9E至圖9G說明用於(V:1/3，H:1/3)降低取樣讀取操作之額外路由實施例。表9說明用於行路由矩陣14b_2之(V:1/3，H:1/3)降低取樣讀取操作之控制表之一個實施例。表 9 ：
Figure TW201801521AD00009
 表10僅說明用於(V:1/3，H:1/3)降低取樣讀取操作之一個實施例之陣列4b之作用中列：表 10 ：
Figure TW201801521AD00010
 圖10說明包括2×4共用像素元件50之陣列4c之CIS 2c之一個實施例。CIS 2c類似於上文所述之CIS 2b，且本文不再重複類似之描述。CIS 2c利用2x4共用像素元件50，其類似於CIS 2b之2×2共用像素元件，但每共用像素元件50包括四列像素(與每共用像素元件30兩列像素相比)。2×4像素元件50之每一行52a至52h具有單個相關聯行ADC 18a至18h。每一行52a至52h進一步包括複數個行輸出信號路徑16a至16c，其各自耦接至一或多個共用像素元件50。舉例而言，在一些實施例中，每一行52a至52h包括至少三個行輸出信號路徑16a至16c。行輸出信號路徑16a至16c各自耦接至行路由矩陣14c，其經組態以將來自2×4像素元件50中之一或多者之信號路由至行ADC 18a至18h中之一或多者。 圖11A說明根據一些實施例之圖10之CIS之第一行路由矩陣14c_1。行路由矩陣14c_1包括複數個行路由電路60a至60c。該複數個路由電路60a至60c中之每一者耦接至用於CIS 2c之各別行52a至52f中之每一者之一組行輸出信號路徑16a至16c。路由電路60a至60c接收複數個數位控制信號S[1:7]。該複數個控制信號S[1:7]基於正執行之讀取操作來控制路由電路60a至60c之組態，以將行輸出信號路徑16a至16c中之一或多者路由至一或多個行ADC 18a至18f，該讀取操作例如為所有像素讀取操作、(V:1/2，H:1/2)降低取樣讀取操作、(V:1/3，H:1/3)降低取樣讀取操作及/或任何其他合適之讀取操作，如下文較詳細論述。在一些實施例中，路由電路60a至60c中之每一者可個別地，或作為一組之一部分共同地啟用/停用，例如由一或多個啟用信號E1至E3。 該複數個路由電路60a至60c可包括一或多種類型之行路由電路，例如第一行路由電路60a_1至60a_2、第二行路由電路60b_1至60b_2，及/或第三行路由電路60c_1至60c_2。該類型之行路由電路60a至60c中之每一者經組態以接收控制信號S[1:7]中之一或多者，及/或基於接收至之控制信號S[1:7]產生不同之路由。在一些實施例中，在降低取樣讀取操作，例如(V:1/2，H:1/2)或(V:1/3，H:1/3)降低取樣讀取操作期間，僅使用一些類型之路由電路60a、60c，如下文較詳細論述。 圖11B說明根據一些實施例之經組態以用於所有像素讀取操作之圖11A之行路由矩陣14c_1。第一行52a中之像素元件50中之每一者由列驅動器電路12循序地激活。行路由電路60a至60c經組態以將每一2×4像素元件50路由至對應之行ADC 18a至18f。舉例而言，在所說明之實施例中，第一行52a之行路由電路60a_1將行輸出信號16a至16c中之每一者路由至行路由電路60a_1之耦接至第一行ADC 18a之第一輸出24a。類似地，第二行52b之行路由電路60b_1將第二行52b之行輸出信號16a至16c中之每一者路由至行路由電路60b_1之耦接至第二行ADC 18b之第一輸出24a。其餘之行路由電路60a至60c中之每一者類似地將其各別行52c至52f之行輸出信號16a至16c路由至耦接至各別行ADC 18c至18f之第一輸出24a。在一些實施例中，所有像素讀取操作之執行時間由每一行中之列之數目決定，且本文表示為×。下文之表11說明用於行路由矩陣14c_1之所有像素讀取操作之控制表之一個實施例。表 11 ：
Figure TW201801521AD00011
 圖11C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖11A之行路由矩陣14c_1。用於該行之一半之行路由電路60a、60c經組態以將第一行輸出信號16a路由至各別之行ADC，且將第二行輸出信號16b路由至鄰近行ADC。舉例而言，在一些實施例中，將第一行52a之第一行輸出信號16a路由至對應之行ADC 18a，且將第二行輸出信號16b路由至鄰近ADC 18b。鄰近ADC 18b對應於在(V:1/2，H:1/2)降低取樣讀取操作期間不讀取之行52b。舉例而言，在所說明之實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間讀取第一行52a，且跳過第二行52b。類似地，在一些實施例中，第一行52a之行路由電路60a_1將第二行輸出信號16b路由至行ADC 18a，且將第一行輸出信號16a路由至鄰近行ADC 18b。第三行輸出信號16c連接至未讀之列，且在(V:1/2，H:1/2)降低取樣讀取操作期間不由行路由電路60a_1路由。儘管本文論述包括相關聯及鄰近行ADC之特定路由實施例，但將瞭解，行路由矩陣14c_1可將任何行52a至52f之行輸出信號16a至16b路由至行ADC 18a至18f中之任一者。 藉由將行輸出信號16a、16b中之一者路由至未讀行52b中之鄰近行ADC 18b、18d、18f，CIS 2c在(V:1/2，H:1/2)降低取樣讀取操作期間利用所有之行ADC 18a至18f。在(V:1/2，H:1/2)降低取樣讀取操作期間，行路由矩陣14c_1允許同時從同一行讀取兩列2×4像素元件50。藉由同時讀取兩列，可在所有像素讀取操作所需之時間之四分之一內執行(V:1/2，H:1/2)降低取樣讀取操作，用於(V:1/2，H:1/2)降低取樣讀取操作之讀取時間為×/4。 在一些實施例中，行路由電路60a至60c耦接至複數個啟用信號E1至E3，其在讀取操作(例如(V:1/2，H:1/2)降低取樣讀取操作)期間，控制行路由電路60a至60c之激活。舉例而言，在所說明之實施例中，第一組行路由電路60b_1、60b_2耦接至第一啟用信號E1，第二組行路由電路60c_1、60c_2耦接至第二啟用信號E2，且第三組行路由電路60a_2耦接至第三啟用信號E3。在一些實施例中，第四組行路由電路60a_1在讀取操作期間始終在作用中，且具有直接耦接至電源VDD之啟用輸入。在(V:1/2，H:1/2)降低取樣讀取操作期間，第二啟用信號E2為高，且第一及第三啟用信號E1、E3為低。第二啟用信號E2激活第二組行路由電路60c_1、60c_2。在(V:1/2，H:1/2)降低取樣讀取操作期間，第四組行路由電路60a_1也在作用中。在一些實施例中，作用中之行路由電路60a_1、60c_1、60c_2經組態以將第一行輸出信號16a路由至耦接至對應行ADC 18a、18c、18e之第一輸出24a，且將第二行輸出信號16b路由至耦接至鄰近行ADC 18b、18d、18f之第二輸出24b，但將瞭解，可使用其他路由方案。下文之表12說明用於行路由矩陣14c_1之(V:1/2，H:1/2)降低取樣讀取操作之控制表之一個實施例。表 12 ：
Figure TW201801521AD00012
 圖11D說明根據一些實施例之經組態以用於(V:1/3；H:1/3)降低取樣讀取操作之圖11A之行路由矩陣14c_1。用於行52a至52f之三分之一之行路由電路60a_1、60a_2經組態以將行輸出信號16a至16c路由至對應行ADC、鄰近行ADC及非鄰近行ADC。舉例而言，在所說明之實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，讀取第一行52a之每第三列，且跳過之間的列。第一行52a之行路由電路60a_1將行輸出信號16a至16c中之一者路由至第一行ADC 18a(例如行ADC)，且將行輸出信號16a至16c中之一者路由至第二行ADC 18b(例如鄰近行ADC)，且將行輸出信號16a至16c中之一者路由至第三行ADC 18c(例如非鄰近行ADC)。在一些實施例中，用第二鄰近行ADC來代替該非鄰近行ADC。儘管本文所論述之具體實施例包括對應、鄰近及非鄰近ADC，但將瞭解，行路由矩陣14c_1可將行52a至52f中之任一者之行輸出信號16a至16c路由至行ADC 18a至18f中之任一者。 在一些實施例中，第一行52a及第四行52d之行路由電路60a_1、60a_2(分別)將第一行輸出信號16a路由至耦接至相關聯行ADC 18a、18d之第一輸出24a，將第二行輸出信號16b路由至耦接至鄰近行ADC 18b、18e之第二輸出24b，且將第三行輸出信號16c路由至耦接至非鄰近行ADC 18c、18f之第三輸出24c。類似地，行路由電路60a_1、60a_2可將第一行輸出信號16a路由至第二輸出24b (例如鄰近ADC 18b)或第三輸出24c(例如非鄰近ADC 18c)中之一者，將第二行輸出信號16b路由至第一輸出24a(例如行ADC 18a)或第三輸出24c(例如非鄰近ADC 18c)中之一者，且將第三行輸出信號16c路由至第一輸出24a(例如行ADC 18a)或第二輸出24b(例如鄰近ADC 18b)中之一者。在一些實施例中，第三輸出24c可耦接至第二鄰近ADC。 藉由將行輸出信號16b、16c中之兩個路由至鄰近行ADC 18b、18e及/或非鄰近行ADC 18c、18f，CIS 2c在(V:1/3，H:1/3)降低取樣讀取操作期間利用所有之行ADC 18a至18f。在(V:1/3，H:1/3)降低取樣讀取操作期間，從同一行52a同時讀取三列2×4像素元件50。CIS 2c在所有像素讀取操作所需之時間之九分之一內執行(V:1/3，H:1/3)降低取樣讀取操作，例如用於(V:1/3，H:1/3)降低取樣讀取操作之讀取時間為×/9。 在所說明之實施例中，行路由電路60a至60c耦接至複數個啟用信號E1至E3。啟用信號E1至E3可經組態以僅激活在(V:1/3，H:1/3)降低取樣讀取操作期間使用之彼等行路由電路60a_1、60a_2。舉例而言，在所說明之實施例中，第三啟用信號E3為高，且第一啟用信號E1及第二啟用信號E2為低。第三啟用信號E3激活第三組行路由電路60a_2。在(V:1/3，H:1/3)降低取樣讀取操作期間，亦激活直接耦接至VDD之第四組行路由電路60a_1。在一些實施例中，作用中之行路由電路60a_1、60a_2經組態以將第一行輸出信號16a路由至耦接至對應行ADC 18a、18d之第一輸出24a，且將第二行輸出信號16b路由至耦接至鄰近行ADC 18b、18e之第二輸出24b，且在第三行輸出信號16c路由至耦接至非鄰近ADC 18c、18f之第三輸出24c，但將瞭解，可使用其他路由方案。下文之表13說明用於行路由矩陣14c_1之(V:1/3，H:1/3)降低取樣讀取操作之控制表之一個實施例。表 13 ：
Figure TW201801521AD00013
 根據一些實施例，圖12A至圖14B說明行路由電路60a至60c。圖12A中說明第一行路由電路60a之一個實施例。第一行路由電路60a經組態以接收複數個控制信號S[1:7]、啟用信號EN及複數個行輸出信號16a至16c。第一行路由電路60a經組態以將行輸出信號路徑16a至16c中之一或多者路由至一或多個輸出線24a至24c。輸出24a至24c各自耦接至不同之行ADC 18a至18f。舉例而言，在一些實施例中，第一輸出24a耦接至與及第一行路由電路60a相同之行52a相關聯之行ADC 18a，第二輸出24b耦接至鄰近行ADC 18b，且第三輸出耦接至非鄰近行ADC 18c。在一些實施例中，非鄰近行ADC 18c鄰近於鄰近行ADC 18b。儘管本文論述特定路由佈置，將瞭解，行路由電路60a之輸出24a至24c可耦接至CIS 2c中之行ADC 18a至18f中之任一者。第一行路由電路60a基於CIS 2c正執行之讀取操作，來將行輸出信號16a至16c中之一或多者路由至輸出24a至24c中之一或多者。在一些實施例中，啟用信號烯經組態以控制第一行路由電路60a之激活。 圖12B說明第一行路由電路60a之一個實施例之電路示意圖。在一些實施例中，第一行路由電路60a包括複數個路由電晶體26a至26g，其耦接至該複數個行輸出信號路徑16a至16c及該複數個輸出24a至24c。該複數個路由電晶體26a至26g中之每一者包括耦接至對應控制信號S[1:7]之閘極。舉例而言，第一路由電晶體26a可在汲極處耦接至第一行輸出信號16a，且在源極處耦接至第一輸出24a。當第一控制信號S1為高時，第一路由電晶體26a在第一行輸出信號路徑16a上將信號路由至第一輸出24a。類似地，第二路由電晶體26b可在汲極處耦接至第二行輸出信號路徑16b，且在源極處耦接至第二輸出24b，且第三路由電晶體26c可在汲極處耦接至第三行輸出信號路徑16c，且在源極處耦接至第三輸出24c。當第二或第三控制信號S[2:3]為高時，接通各別之行路由電晶體26b、26c，以在各別之行輸出信號路徑16b、16c上將信號路由至相關聯之輸出24b、24c。 第四路由電晶體26d可進一步耦接在第二行輸出路徑16b (在汲極處)與行路由電路20a之第一輸出24a (在源極處)之間。第四路由電晶體26d之閘極耦接至第四控制信號S[4]。當第四控制信號S[4]為高時，第四路由電晶體26d在第二行輸出信號路徑16b上將資訊路由至第一輸出24a。類似地，第五路由電晶體26e進一步耦接在第三行輸出路徑16c (在汲極處)與行路由電路60a之第一輸出24a (在源極處)之間。第五路由電晶體26e之閘極耦接至第五控制信號S[5]。當第五控制信號S[5]為高時，第五路由電晶體26e在第三行輸出信號路徑16c上將信號路由至第一輸出24a。 第六控制電晶體26f可進一步耦接在第一行輸出路徑16a (在汲極處)與第二輸出24b (在源極處)之間。第六控制電晶體26f之閘極耦接至第六控制信號S[6]。當第六控制信號S[6]為高時，第六路由電晶體26f在第一行輸出信號路徑16a上將信號路由至第二輸出24b。類似地，第七控制電晶體26g可進一步耦接在第三行輸出路徑16c (在汲極處)與第二輸出24b (在源極處)之間。第七控制電晶體26g之閘極耦接至第七控制信號S[7]。當第七控制信號S[7]為高時，第七路由電晶體26g在第三行輸出信號路徑16c上將信號路由至第二輸出24b。儘管本文論述包括啟用高電晶體之實施例，將瞭解，本文所論述之行路由電路60a至60c中之任一者可包括啟用低電晶體。 在一些實施例中，啟用電晶體28耦接在路由電晶體26a至26g中之每一者與各別輸出24a至24c之間。啟用電晶體28各自具有耦接至啟用信號EN之閘極。在包括第一行路由電路60a之讀取操作期間，將啟用信號EN設定為高，從而啟用將在輸出24a至24c中之一或多者處輸出之行輸出信號16a至16c中之一或多者。在不包括第一行路由電路60a之讀取操作期間，將啟用信號設定為低，從而防止未使用之行之像素10傳輸至行ADC 18a至18f。在一些實施例中，啟用信號EN係恆定信號VDD，其使行路由電路60a維持在經啟用狀態。 控制信號S[1:7]定義在CIS 2c之陣列4c上執行之讀取操作。舉例而言，在所有像素讀取操作期間，行輸出信號路徑16a至16c中之每一者耦接至行路由電路60a之第一輸出24a，以將行52a中之所有像素元件50循序地輸出至單個行ADC 18a。將第一控制信號S[1]、第四控制信號S[4]及第五控制信號S[5]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一輸出24a。與第一行路由電路60a相關聯之行52a中之像素元件50中之每一者由列驅動器電路12循序地激活，並提供至耦接至第一輸出24a之第一行ADC 18a。在其他實施例中，可循序地循環第一、第四及第五控制信號S[1]、S[4]、S[5]，以在任何時間僅將單個行輸出信號路徑16a至16c耦接至輸出24a。或者，第二控制信號S[2]、第六控制信號S[6]及第七控制信號S[7]可設定為高，以藉由使用耦接至第二輸出24b之鄰近行ADC 18b來執行所有像素讀取操作。 在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，可將第一控制信號S[1]及第二控制信號S[2]設定為高，從而將第一行輸出信號路徑16a耦接至第一輸出24a，且將第二信號路徑16b耦接至第二輸出24b。將第三至第七控制信號S[3:7]設定為低，且不使用第三行輸出信號路徑16c (例如第三、第五及第七路由電晶體26c、26e、26g斷開)。耦接至相關聯行52a中之第一行輸出信號路徑16a之第一像素元件50a由列驅動器電路12激活。同時，耦接至相關聯行52a中之第二行輸出信號路徑16b之第二像素元件50b由列驅動器電路12激活。藉由第一輸出24a將第一行輸出信號路徑16a路由至行ADC 18a，且藉由第二輸出24b將第二行輸出信號路徑16b路由至鄰近ADC 18b。在(V:1/2，H:1/2)降低取樣讀取操作期間，列驅動器電路12循序地激活若干對像素元件，以同時自行52a讀取兩列。在其他實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間不使用第一行路由電路60a，且將啟用信號EN設定為低。在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，將第四控制信號S[4]及第六控制信號S[6]設定為高，從而將第一行輸出信號路徑16a耦接至第二輸出24b，且將第二信號路徑16b耦接至第一輸出24a。 在一些實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，可將第一控制信號S[1]、第二控制信號S[2]及第三控制信號S[3]設定為高，從而將第一行輸出信號路徑16a耦接至第一輸出24a，將第二行輸出信號路徑16b耦接至第二輸出24b，且將第三行輸出信號路徑16c耦接至第三輸出24c。將第四至第七控制信號S[4:7]設定為低。耦接至相關聯行52a中之第一行輸出信號路徑16a之第一像素元件50a由列驅動器電路12激活。同時，相關聯行52a中耦接至第二行輸出信號路徑16b之第二像素元件50b及耦接至第三行輸出信號路徑16c之第三像素元件50c由列驅動器電路12激活。將第一行輸出信號路徑16a之信號路由至耦接至第一輸出24a之行ADC 18a。將第二行輸出信號路徑16b之信號路由至耦接至第二輸出24b之鄰近ADC 18b。將第三行輸出信號路徑16c之信號路由至耦接至第三輸出24c之非鄰近ADC 18c。列驅動器電路12循序地激活三元組像素，以在(V:1/3，H:1/3)降低取樣讀取操作期間，從行6a同時讀取三列。在其他實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間不使用第一行路由電路60a，且將啟用信號EN設定為低。在其他實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，可將一或多個替代控制信號S[4:7]設定為高，以將行輸出信號路徑16a至16c中之任一者耦接至輸出24a至24c中之任一者。 圖13A說明第二行路由電路60b之一個實施例。第二行路由電路60b接收複數個控制信號S[1:7]、啟用信號EN及複數個行輸出信號16a至16c之子集。在所說明之實施例中，第二行路由電路60b僅接收第一S[1]、第四S[4]及第五S[5]控制信號。第二行路由電路60b經組態以將行輸出信號路徑16a至16c路由至輸出24a。輸出24a耦接至與第二行路由電路60b之行6b相關聯之行ADC 18b。在所有像素讀取操作期間，第二行路由電路60b將行輸出信號路徑16a至16c中之每一者路由至耦接至輸出24a之行ADC 18b。在一些實施例中，啟用信號EN經組態以控制第二行路由電路60b之激活。 圖13B說明第二行路由電路60b之一個實施例之電路示意圖。第二行路由電路20b類似於第一行路由電路20a，但省略第二、第三、第六及第七路由電晶體26b、26c、26f至26g。在一些實施例中，在所有像素讀取操作期間，將第一控制信號S[1]、第四控制信號S[4]及第五控制信號S[5]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一輸出24a。與第二行路由電路20b相關聯之行52b中之像素元件50中之每一者由列驅動器電路12循序地激活，並提供至行ADC 18b。在其他實施例中，可循序地將循環控制信號S[1]、S[4]及S[5]，以在任何時間僅將單個行輸出信號路徑16a至16c耦接至輸出24a。 在(V:1/2，H:1/2)降低取樣讀取操作或(V:1/3，H:1/3)降低取樣讀取操作期間，不使用第二行路由電路20b。第二行路由電路20b耦接至在兩個降低取樣讀取操作中跳過之行52b。在一些實施例中，第二行路由電路20b耦接至啟用信號EN。啟用信號EN在所有像素讀取操作期間為高，且在任何降低取樣讀取操作期間為低。 行路由電路60a至60c組合在行路由矩陣14c_1中，以路由陣列4c之像素元件50，如上文所論述。儘管本文呈現行路由電路60a至60c及行路由矩陣14c_1之具體實施例，但將瞭解，可使用經組態以在所有像素讀取操作、(V:1/2，H:1/2)降低取樣讀取操作或(V:1/3，H:1/3)降低取樣讀取操作中之每一者期間，恰當地路由每一行52a至52f之行輸出信號16a至16c之任何一組行路由電路及/或行路由矩陣，且在本發明之範疇內。 圖14A說明第三行路由電路60c之一個實施例。第三行路由電路60c接收該複數個控制信號S[1:7]、啟用信號EN及複數個行輸出信號16a至16c之子集。在所說明之實施例中，第三行路由電路60c不接收第三控制信號S[3]。第三行路由電路60c經組態以將行輸出信號路徑16a至16c中之一或多者路由至一或多個輸出線24a至24b。輸出線24a至24b各自耦接至不同之行ADC 18a至18f。舉例而言，在一些實施例中，第一輸出24a耦接至與第三行路由電路60c之對應行52c相關聯之行ADC 18c，且第二輸出24b耦接至鄰近行ADC 18d。儘管本文論述特定路由佈置，但將瞭解，第三行路由電路60c之輸出24a至24b可耦接至CIS 2c中之行ADC 18a至18l中之任一者。第三行路由電路60c基於CIS 2c正執行之讀取操作，將行輸出信號16a至16c輸入中之每一者路由至輸出24a至24b中之一或多者。在一些實施例中，啟用信號EN經組態以控制第三行路由電路60c之激活。 圖14B說明第三行路由電路60c之一個實施例之電路示意圖。第三行路由電路60c類似於第一行路由電路60a，但省略第三路由電晶體26c。在一些實施例中，在所有像素讀取操作期間，行輸出信號路徑16a至16b中之每一者耦接至第三行路由電路60c之第一輸出24a，以將行52c中之所有像素元件50循序地輸出至相關聯行ADC 18c。在一些實施例中，將第一控制信號S[1]、第四控制信號S[4]及第五控制信號S[5]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一輸出24a。與第三行路由電路60c相關聯之行52a中之像素元件50中之每一者由列驅動器電路12循序地激活，並提供至第三行ADC 18c，其耦接至第一輸出24a。在其他實施例中，控制信號S[1]、S[4]及S[5]可循序地循環，以在任何時僅將單個行輸出信號路徑16a至16c耦接至輸出24a。在其他實施例中，第二控制信號S[2]、第六控制信號S[6]及第七控制信號S[7]可為高，以在所有像素讀取操作期間，將所有之行輸出信號路徑16a至16c路由至第二輸出24b。 在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，將第一控制信號S[1]及第二控制信號S[2]設定為高，從而將第一行輸出信號路徑16a耦接至第一輸出24a，且將第二信號路徑耦接至第二輸出24b。將第三至第七控制信號S[3:7]設定為低，且在(V:1/2，H:1/2)降低取樣讀取操作期間，不路由第三行輸出信號路徑16c。耦接至相關聯行52c中之第一行輸出信號路徑16a之第一像素元件50a由列驅動器電路12激活。同時，耦接至相關聯行52c中之第二行輸出信號路徑16b之第二像素元件50b由列驅動器電路12激活。將第一行輸出信號路徑16a路由至耦接至第一輸出24a之行ADC 18a，且將第二行輸出信號路徑16b路由至耦接至第二輸出24b之鄰近ADC 18b。在(V:1/2，H:1/2)降低取樣讀取操作期間，列驅動器電路12同時從行52c循序地激活兩列。在其他實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，不使用第三行路由電路60c，且將啟用信號EN設定為低。 圖15A說明根據一些實施例之圖10之CIS 2c之第二行路由矩陣14c_2。行路由矩陣14c_2包括複數個行路由電路70a至70d。該複數個路由電路70a至70d中之每一者耦接至用於CIS 2c之各別行52a至52f中之每一者之一組行輸出信號路徑16a至16c。該複數個路由電路70a至70c中之一或多者進一步耦接至用於鄰近及/或非鄰近行之行輸出信號路徑16d至16f中之至少一者。路由電路70a至70d接收複數個數位控制信號S[1:7]。該複數個控制信號S[1:7]基於正執行之讀取操作來控制路由電路70a至70d之組態，以將行輸出信號路徑16a至16c中之一或多者路由至相關聯之行ADC 18a至18f，該讀取操作例如為所有像素讀取操作、(V:1/2，H:1/2)降低取樣讀取操作、(V:1/3，H:1/3)降低取樣讀取操作及/或任何其他合適之讀取操作，如下文較詳細論述。在一些實施例中，路由電路70a至70d中之每一者可個別地，或作為一組之一部分共同地啟用/停用，例如由一或多個啟用信號E1至E3。啟用信號可由耦接至第一主啟用信號74a及第二主啟用信號74b之複數個解碼器72產生。 該複數個路由電路70a至70d可包括一或多種類型之行路由電路，例如第一行路由電路70a_1、第二行路由電路70b_1、第三行路由電路70c_1至70c_3，及/或第四行路由電路70d_1。該類型之行路由電路70a至70d中之每一者經組態以接收控制信號S[1:7]中之一或多者，及/或基於接收至之控制信號S[1:7]產生不同之路由。路由電路70a至70d中之每一者耦接至對應行ADC 18a至18f。 圖15B說明根據一些實施例之經組態以用於所有像素讀取操作之圖15A之第二行路由矩陣14c_2。第一行52a中之像素元件50中之每一者由列驅動器電路12循序地激活。行路由電路70a至70d經組態以將對應行52a至52f之每一2×4像素元件50路由至相關聯之行ADC 18a至18f。舉例而言，在所說明之實施例中，第一行52a之行路由電路70d_1將第一行52a之行輸出信號16a至16c中之每一者路由至第一行ADC 18a。類似地，第二行52b之行路由電路60b_1將第二行52b之行輸出信號16a至16c中之每一者路由至第二行ADC 18b。其餘之行路由電路60a至60c中之每一者類似地將其各別行52c至52f之行輸出信號16a至16c路由至各別之行ADC 18c至18f。在所有像素讀取操作期間，不路由從鄰近及/或非鄰近行接收至之行輸出信號14d至14f。在一些實施例中，所有像素讀取操作之執行時間由每一行中之列之數目決定，且本文表示為×。下文之表14說明用於行路由矩陣14c_2之所有像素讀取操作之控制表之一個實施例。表 14 ：
Figure TW201801521AD00014
 圖15C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖15A之第二行路由矩陣14c_2。用於該行之一半之行路由電路70a至70d經組態以將相關聯行之行輸出信號路徑16a至16c中之一者路由至行ADC，且行路由電路70a至70d之第二半經組態以將從鄰近行接收至之行輸出信號路徑16d至16f中之一者路由至相關聯之行ADC。舉例而言，在一些實施例中，第一行52a之第一行輸出信號16a由第一行路由電路70d_1路由至對應之行ADC 18a。第一行52a之行輸出信號16a至16c由第二行路由電路70c_1接收作為鄰近行輸出信號16d至16f，且路由至相關聯之行ADC 18b。舉例而言，在所說明之實施例中，第二行52b之行路由電路70c_1接收第二鄰近行輸出信號16e，並將第二鄰近行輸出信號16e路由至輸出24。第三行輸出信號16c連接至未讀之列，且在(V:1/2 ，H:1/2)降低取樣讀取操作期間，不由行路由電路70d_1及/或鄰近行路由電路70c_1路由。儘管本文論述特定路由實施例，但將瞭解，行路由矩陣14c_2可將任何行52a至52f之行輸出信號16a至16b路由至行ADC 18a至18f中之任一者。 藉由將行輸出信號16a、16b中之一者路由至鄰近行ADC 18b、18d、18f，在(V:1/2，H:1/2)降低取樣讀取操作期間，CIS 2c利用所有之行ADC 18a至18f。在(V:1/2，H:1/2)降低取樣讀取操作期間，行路由矩陣14c_2允許同時從同一行讀取兩列2×4像素元件50。藉由同時讀取兩列，可在所有像素讀取操作所需之時間之四分之一內執行(V:1/2，H:1/2)降低取樣讀取操作，用於(V:1/2，H:1/2)降低取樣讀取操作之讀取時間為×/4。在一些實施例中，行路由電路70a至70d耦接至複數個啟用信號E1至E3，其在讀取操作(例如(V:1/2，H:1/2)降低取樣讀取操作)期間，控制行路由電路70a至70d之激活。下文之表15說明用於行路由矩陣14c_2之(V:1/2，H:1/2)降低取樣讀取操作之控制表之一個實施例。表 15 ：
Figure TW201801521AD00015
 圖15D說明根據一些實施例之經組態以用於(V:1/3；H:1/3)降低取樣讀取操作之圖15A之第二行路由矩陣14c_2。在所說明之實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，讀取第一行52a之每第三列，且跳過之間的列。將第一及第四行52a、52d之行輸出信號16a至16c路由至鄰近行52b、52e及非鄰近行52c、52f中之每一者。行52a至52f中之每一者之行路由電路70a至70d經組態以將接收至之行輸出信號16至16c中之一者路由至耦接至對應行ADC 18a至18f之輸出24。舉例而言，在所說明之實施例中，第一行52a之行路由電路70d_1經組態以將第一行輸出信號路徑16a路由至對應之第一行ADC 18a。第一行52a之第二行輸出信號路徑16b由第二行52b之行路由電路70c_1接收，作為第二鄰近行輸出信號路徑16e。行路由電路70c_1將第二鄰近行輸出信號路徑16e路由至第二行ADC 18b。第一行52a之第三行輸出信號路徑16d由第三行52c之行路由電路70b_1接收，作為第三鄰近行輸出信號路徑16f。行路由電路70b_1將第三鄰近行輸出信號路徑16f路由至第三行ADC 18c。儘管本文論述特定路由方案，但將瞭解，可實施任何合適之路由方案。 藉由將行輸出信號16b、16c中之兩個路由至鄰近行ADC 18b、18e及/或非鄰近行ADC 18c、18f，CIS 2c在(V:1/3，H:1/3)降低取樣讀取操作期間利用所有之行ADC 18a至18f。在(V:1/3，H:1/3)降低取樣讀取操作期間，從同一行52a同時讀取三列2×4像素元件50。CIS 2c在所有像素讀取操作所需之時間之九分之一內執行(V:1/3，H:1/3)降低取樣讀取操作，例如用於(V:1/3，H:1/3)降低取樣讀取操作之讀取時間為×/9。在所說明之實施例中，行路由電路70a至70d耦接至複數個啟用信號E1至E3。啟用信號E1至E3可經組態以僅激活在(V:1/3，H:1/3)降低取樣讀取操作期間使用之彼等行路由電路70a至70d。下文之表16說明用於行路由矩陣14c_2之(V:1/3，H:1/3)讀取操作之控制表之一個實施例。表 16 ：
Figure TW201801521AD00016
 根據一些實施例，圖16A至圖19B說明行路由電路70a至70d。圖16A中說明第一行路由電路70a之一個實施例。第一行路由電路70a經組態以接收複數個控制信號S[1:7]、複數個啟用信號E1至E3、複數個相關聯行輸出信號16a至16c、複數個鄰近行輸出信號16d至16f，以及非鄰近行輸出信號16g。第一行路由電路70a經組態以將行輸出信號路徑16a至16g中之至少一者路由至輸出24。輸出24耦接至與及第一行路由電路70a相同之行相關聯之行ADC。第一行路由電路70a基於CIS 2c正執行之讀取操作，將行輸出信號16a至16g中之一或多者路由至輸出24。在一些實施例中，啟用信號E1至E3經組態以控制第一行路由電路70a之激活。 圖16B說明第一行路由電路70a之一個實施例之電路示意圖。在一些實施例中，第一行路由電路60a包括複數個路由電晶體26a至26g，其耦接至該複數個行輸出信號16a至16g及該輸出24。該複數個路由電晶體26a至26g中之每一者包括耦接至對應控制信號S[1:7]之閘極。舉例而言，第一路由電晶體26a可在汲極處耦接至第一行輸出信號16a，且在源極處耦接至第一啟用電晶體28a。當第一控制信號S1為高時，第一路由電晶體26a通過第一啟用電晶體28a，在第一行輸出信號路徑16a上將信號路由至輸出24。類似地，第二路由電晶體26b可在汲極處耦接至第二行輸出信號路徑16b，且在源極處耦接至第一啟用電晶體28a，且第三路由電晶體26c可在汲極處耦接至第三行輸出信號路徑16c，且在源極處耦接至第一啟用電晶體28a。當第二或第三控制信號S[2:3]為高(且第一啟用信號E1為高)時，各別之行路由電晶體26b、26c接通，以在各別行輸出信號路徑16b、16c上將信號路由至輸出24。相關聯之行輸出信號路徑16a至16c各自耦接至第一啟用電晶體28a。 一組鄰近行輸出信號路徑16d至16f耦接至第二啟用電晶體28b。舉例而言，第四路由電晶體26d可在汲極處耦接至第一鄰近行輸出信號16d，且在源極處耦接至第二啟用電晶體28a。當第四控制信號S[4]為高(且第二啟用信號E2為高)時，第四路由電晶體26a通過第二啟用電晶體28b，在第一鄰近行輸出信號路徑16d上將信號路由至輸出24。類似地，第五路由電晶體26e可在汲極處耦接至第二鄰近行輸出信號路徑16e，且在源極處耦接至第二啟用電晶體28b，且第六路由電晶體26f可在汲極處耦接至第三鄰近行輸出信號路徑16f，且在源極處耦接至第二啟用電晶體28b。當第五或第六控制信號S[5:6]為高(且第二啟用信號E2為高)時，各別之行路由電晶體26e、26f接通，以在各別之鄰近行輸出信號路徑16e、16f上將信號路由至輸出24。鄰近之行輸出信號路徑16d至16f各自耦接至第二啟用電晶體28a。 非鄰近行輸出信號路徑16g耦接至第三啟用電晶體28c。舉例而言，第七路由電晶體26g可在汲極處耦接至非鄰近行輸出信號路徑16g，且在源極處耦接至第三啟用電晶體28c。當第七控制信號S[7]為高(且第三啟用信號E3為高)時，第七路由電晶體26g通過第三啟用電晶體28c，在非鄰近行輸出信號路徑16g上將信號路由至輸出24。 控制信號S[1:7]及啟用信號E1至E3定義在CIS 2c之陣列4c上執行之讀取操作。舉例而言，在所有像素讀取操作期間，相關聯之行輸出信號路徑16a至16c中之每一者耦接至行路由電路70a之輸出24，以將一行中之所有像素元件50循序地輸出至單個行ADC。將第一控制信號S[1]、第二控制信號S[2]及第三控制信號S[3]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一啟用電晶體28a。亦將第一啟用信號E1設定為高，以將相關聯之行輸出信號路徑16a至16c連接至輸出24。與第一行路由電路70a相關聯之行52a中之像素元件50中之每一者由列驅動器電路12循序地激活，並提供至耦接至輸出24之行ADC。其餘之控制信號S[4:7]及/或啟用信號E2至E3為低，以防止將鄰近及非鄰近行輸出信號路徑16d至16g路由至輸出24。 在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，將鄰近行輸出信號路徑16d至16f中之一者路由至第一路由電路70a之輸出24。舉例而言，在一些實施例中，將第二啟用信號E2為高，且將第一及第三啟用信號E1、E3設定為低。若對應於鄰近行輸出信號路徑16d至16f之控制信號S[4:6]中之任一者設定為高，則將對應之鄰近行輸出信號路徑16d至16f路由至輸出24。舉例而言，若第二啟用信號E2及第五控制信號S[5]設定為高，將第二鄰近行輸出信號路徑16e(對應於鄰近行之第二行輸出信號路徑16b)路由至輸出24。將瞭解，在(V:1/2，H:1/2)降低取樣讀取操作期間，將鄰近行輸出信號路徑16d至16f中之任一者路由至輸出。 在一些實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，將非鄰近行輸出信號路徑16g路由至第一路由電路70a之輸出24。舉例而言，在一些實施例中，將第三啟用信號E3設定為高，且將第一及第二啟用信號E1、E2設定為低。若將對應於非鄰近行輸出信號路徑16g之控制信號S[7]設定為高，則將非鄰近行輸出信號路徑16g路由至輸出24。將瞭解，在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作或(V:1/3，H:1/3)降低取樣讀取操作期間，可不使用第一行路由電路70a中之一或多者。 圖17A說明第二行路由電路70b之一個實施例。第二行路由電路70b經組態以接收該複數個控制信號S[1:7]、複數個啟用信號E1至E2、複數個相關聯行輸出信號16a至16c以及複數個鄰近行輸出信號16d至16f之子集。第二行路由電路70b經組態以將行輸出信號路徑16a至16f中之至少一者路由至輸出24。輸出24耦接至與及第二行路由電路70b相同之行相關聯之行ADC。第二行路由電路70b基於CIS 2c正執行之讀取操作，將行輸出信號16a至16f中之一或多者路由至輸出24。在一些實施例中，啟用信號E1至E2經組態以控制第二行路由電路70b之操作。 圖17B說明第二行路由電路70b之一個實施例之電路示意圖。在一些實施例中，第二行路由電路70b包括複數個路由電晶體26a至26f，其耦接至該複數個行輸出信號路徑16a至16f及該輸出24。該複數個路由電晶體26a至26f中之每一者包括耦接至對應控制信號S[1:6]之閘極。舉例而言，第一路由電晶體26a可在汲極處耦接至第一行輸出信號16a，且在汲極處耦接至第一啟用電晶體28a。當第一控制信號S1為高時，第一路由電晶體26a通過第一啟用電晶體28a，在第一行輸出信號路徑16a上將信號路由至輸出24。類似地，第二路由電晶體26b可在汲極處耦接至第二行輸出信號路徑16b，且在源極處耦接至第一啟用電晶體28a，且第三路由電晶體26c可在汲極處耦接至第三行輸出信號路徑16c，且在源極處耦接至第一啟用電晶體28a。當第二或第三控制信號S[2:3]為高(且第一啟用信號E1為高)時，各別之行路由電晶體26b、26c接通，以在各別行輸出信號路徑16b、16c上將信號路由至輸出24。相關聯之行輸出信號路徑16a至16c各自耦接至第一啟用電晶體28a。 一組鄰近行輸出信號路徑16d至16f耦接至第二啟用電晶體28b。舉例而言，第四路由電晶體26d可在汲極處耦接至第一鄰近行輸出信號16d，且在源極處耦接至第二啟用電晶體28a。當第四控制信號S[4]為高(且第二啟用信號E2為高)時，第四路由電晶體26a通過第二啟用電晶體28b，在第一鄰近行輸出信號路徑16d上將信號路由至輸出24。類似地，第五路由電晶體26e可在汲極處耦接至第二鄰近行輸出信號路徑16e，且在源極處耦接至第二啟用電晶體28b，且第六路由電晶體26f可在汲極處耦接至第三鄰近行輸出信號路徑16f，且在源極處耦接至第二啟用電晶體28b。當第五或第六控制信號S[5:6]為高(且第二啟用信號E2為高)時，各別之行路由電晶體26e、26f接通，以在各別之鄰近行輸出信號路徑16e、16f上將信號路由至輸出24。鄰近之行輸出信號路徑16d至16f各自耦接至第二啟用電晶體28a。 控制信號S[1:6]及啟用信號E1至E2定義在CIS 2c之陣列4c上執行之讀取操作。舉例而言，在所有像素讀取操作期間，相關聯之行輸出信號路徑16a至16c中之每一者耦接至第二行路由電路70b之輸出24，以將一行中之所有像素元件50循序地輸出至對應之行ADC。將第一控制信號S[1]、第二控制信號S[2]及第五控制信號S[3]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一啟用電晶體28a。亦將第一啟用信號E1設定為高，以將相關聯之行輸出信號路徑16a至16c連接至輸出24。與第二行路由電路70b相關聯之行52a中之像素元件50中之每一者由列驅動器電路12循序地激活，並提供至耦接至輸出24之行ADC。其餘之控制信號S[4:6]及/或第二啟用信號E2為低，以防止將鄰近行輸出信號路徑16d至16f路由至輸出24。 在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作或(V:1/3，H:1/3)降低取樣讀取操作期間，將鄰近行輸出信號路徑16d至16f中之一者路由至第二行路由電路70b之輸出24。舉例而言，在一些實施例中，將第二啟用信號E2設定為高，且將第一啟用信號E1設定為低。若對應於鄰近行輸出信號路徑16d至16f之控制信號S[4:6]中之任一者設定為高，則將對應之鄰近行輸出信號路徑16d至16f路由至輸出24。舉例而言，若第二啟用信號E2及第五控制信號S[5]設定為高，將第二鄰近行輸出信號路徑16e(對應於鄰近行之第二行輸出信號路徑16b)路由至輸出24。將瞭解，在(V:1/2，H:1/2)降低取樣讀取操作期間，將鄰近行輸出信號路徑16d至16f中之任一者路由至輸出。 圖18A說明第三行路由電路70c之一個實施例。第三行路由電路70c經組態以接收該複數個控制信號S[1:7]、複數個啟用信號E1、E3、複數個相關聯行輸出信號16a至16c以及非鄰近行輸出信號16g之子集。第三行路由電路70c經組態以將行輸出信號路徑16a至16c、16g中之至少一者路由至輸出24。輸出24耦接至與及第三行路由電路70c相同之行相關聯之行ADC。第三行路由電路70c基於CIS 2c正執行之讀取操作，將行輸出信號16a至16c、16g中之一或多者路由至輸出24。在一些實施例中，啟用信號E1、E3經組態以控制第三行路由電路70c之激活。 圖18B說明第三行路由電路70c之一個實施例之電路示意圖。在一些實施例中，第三行路由電路70c包括複數個路由電晶體26a至26c、26g，其耦接至該複數個行輸出信號路徑16a至16c、16g及該輸出24。該複數個路由電晶體26a至26c、26g中之每一者包括耦接至對應控制信號S[1:3，7]之閘極。舉例而言，第一路由電晶體26a可在汲極處耦接至第一行輸出信號16a，且在源極處耦接至第一啟用電晶體28a。當第一控制信號S1為高時，第一路由電晶體26a通過第一啟用電晶體28a，在第一行輸出信號路徑16a上將信號路由至輸出24。類似地，第二路由電晶體26b可在汲極處耦接至第二行輸出信號路徑16b，且在源極處耦接至第一啟用電晶體28a，且第三路由電晶體26c可在汲極處耦接至第三行輸出信號路徑16c，且在源極處耦接至第一啟用電晶體28a。當第二或第三控制信號S[2:3]為高(且第一啟用信號E1為高)時，各別之行路由電晶體26b、26c接通，以在各別行輸出信號路徑16b、16c上將信號路由至輸出24。相關聯之行輸出信號路徑16a至16c各自耦接至第一啟用電晶體28a。 非鄰近行輸出信號路徑16g耦接至第三啟用電晶體28c。舉例而言，第七路由電晶體26g可在汲極處耦接至非鄰近行輸出信號路徑16g，且在源極處耦接至第三啟用電晶體28c。當第七控制信號S[7]為高(且第三啟用信號E3為高)時，第七路由電晶體26g通過第三啟用電晶體28c，在非鄰近行輸出信號路徑16g上將信號路由至輸出24。 控制信號S[1:3，7]及啟用信號E1、E3定義在CIS 2c之陣列4c上執行之讀取操作。舉例而言，在所有像素讀取操作期間，相關聯之行輸出信號路徑16a至16c中之每一者耦接至第三行路由電路70c之輸出24，以將一行中之所有像素元件50循序地輸出至單個行ADC。將第一控制信號S[1]、第二控制信號S[2]及第五控制信號S[3]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至第一啟用電晶體28a。亦將第一啟用信號E1設定為高，以將相關聯之行輸出信號路徑16a至16c連接至輸出24。與第三行路由電路70c相關聯之行52a中之像素元件50中之每一者由列驅動器電路12循序地激活，並提供至耦接至輸出24之行ADC。其餘之控制信號S[7]及/或啟用信號E3為低，以防止將非鄰近行輸出信號路徑16g路由至輸出24。 在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作期間，將相關聯之行輸出信號路徑16a至16c中之一者路由至第三行路由電路70c之輸出24。舉例而言，在一些實施例中，將第一啟用信號E1設定為高，且將第三啟用信號E3設定為低。若對應於相關聯之行輸出信號路徑16a至16c之控制信號S[1:3]中之任一者設定為高，則將對應之行輸出信號路徑16a至16c路由至輸出24。舉例而言，若第一啟用信號E1及第二控制信號S[2]設定為高，則將第二相關聯行輸出信號路徑16b路由至輸出24。將瞭解，在(V:1/2，H:1/2)降低取樣讀取操作期間，將鄰近行輸出信號路徑16a至16c中之任一者路由至輸出。 在一些實施例中，在(V:1/3，H:1/3)降低取樣讀取操作期間，將非鄰近行輸出信號路徑16g路由至第三行路由電路70c之輸出24。舉例而言，在一些實施例中，將第三啟用信號E3設定為高，且將第一啟用信號E1設定為低。若將對應於非鄰近行輸出信號路徑16g之控制信號S[7]設定為高，則將非鄰近行輸出信號路徑16g路由至輸出24。將瞭解，在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作及/或(V:1/3，H:1/3)降低取樣讀取操作期間，可不使用第三行路由電路70c中之一或多者。 圖19A說明第四行路由電路70d之一個實施例。第四行路由電路70d經組態以接收該複數個控制信號S[1:7]、複數個啟用信號E1、E3，以及複數個相關聯行輸出信號16a至16c之子集。第四行路由電路70d經組態以將行輸出信號路徑16a至16c中之至少一者路由至輸出24。輸出24耦接至與及第四行路由電路70d相同之行相關聯之行ADC。第四行路由電路70d基於CIS 2c正執行之讀取操作，將行輸出信號16a至16c中之一或多者路由至輸出24。在一些實施例中，啟用電晶體28a耦接至始終接通電源VDD。 圖19B說明第四行路由電路70d之一個實施例之電路示意圖。在一些實施例中，第四行路由電路70d包括複數個路由電晶體26a至26c，其耦接至該複數個行輸出信號16a至16c及該輸出24。該複數個路由電晶體26a至26c中之每一者包括耦接至對應控制信號S[1:3]之閘極。舉例而言，第一路由電晶體26a可在汲極處耦接至第一行輸出信號16a，且在源極處耦接至啟用電晶體28a。當第一控制信號S1為高時，第一路由電晶體26a通過啟用電晶體28a，在第一行輸出信號路徑16a上將信號路由至輸出24。類似地，第二路由電晶體26b可在汲極處耦接至第二行輸出信號路徑16b，且在源極處耦接至啟用電晶體28a，且第三路由電晶體26c可在汲極處耦接至第三行輸出信號路徑16c，且在源極處耦接至啟用電晶體28a。當第二或第三控制信號S[2:3]為高時，接通各別之行路由電晶體26b、26c，以在各別之行輸出信號路徑16b、16c上將信號路由至輸出24。相關聯之行輸出信號路徑16a至16c各自耦接至啟用電晶體28a。 控制信號S[1:3]定義在CIS 2c之陣列4c上執行之讀取操作。舉例而言，在所有像素讀取操作期間，相關聯之行輸出信號路徑16a至16c中之每一者耦接至第四行路由電路70d之輸出24，以將一行中之所有像素元件50循序地輸出至單個行ADC。將第一控制信號S[1]、第二控制信號S[2]及第三控制信號S[3]同時設定為高，以將行輸出信號路徑16a至16c中之每一者連接至啟用電晶體28a。與第四行路由電路70d相關聯之行52a中之像素元件50中之每一者由列驅動器電路12循序地激活，並提供至耦接至輸出24之行ADC。 在一些實施例中，在(V:1/2，H:1/2)降低取樣讀取操作及/或(V:1/3，H:1/3)降低取樣讀取操作期間，將相關聯之行輸出信號路徑16a至16c中之一者路由至第四行路由電路70d之輸出24。舉例而言，在一些實施例中，若將第二控制信號S[2]設定為高，則將第二相關聯行輸出信號路徑16b路由至輸出24。將瞭解，在(V:1/2，H:1/2)降低取樣讀取操作及/或(V:1/3，H:1/3)降低取樣讀取操作期間，可將行輸出信號路徑16a至16c中之任一者路由至該輸出。 圖20A說明包括2×2共用像素元件30之複數個行32a至32f之CIS 2d之一個實施例。CIS 2d類似於上文所述之CIS 2b，且本文不再重複類似之描述。在中先前論述之實施例中之每一者中，(V:1/2，H:1/2)降低取樣讀取操作及/或(V:1/3，H:1/3)降低取樣讀取操作期間之經子取樣之列及行係至少部分地固定的。CIS 2d之行路由矩陣14d包含可組態行路由矩陣，其經組態以允許為每一(V:1/2，H:1/2)降低取樣讀取操作及/或(V:1/3，H:1/3)降低取樣讀取操作選擇CIS 2d之列及/或行。儘管此實施例使用類似於上文所論述之CIS 2b之2×2像素陣列，將瞭解，可修改先前論述之CIS電路2a至2c中之任一者以包括可組態行路由矩陣。 在一些實施例中，行路由矩陣14d由複數個控制信號S[1:5]及/或複數個啟用信號E1至E6組態。可藉由控制信號S[1:5]及啟用信號E1至E6之組合來選擇(V:1/2，H:1/2)降低取樣讀取操作及/或(V:1/3，H:1/3)降低取樣讀取操作期間之特定行讀取。舉例而言，圖20B說明經組態以用於所有像素讀取操作之圖20A之CIS 2d。返回參考圖4A至圖4B (其說明行路由電路20a之一個實施例)，在所有像素讀取操作中，將第一、第四及第五控制信號S[1，4，5]設定為高，且將第二及第三控制信號S[2，3]設定為低，以將相關聯行32a至32f之行輸出信號路徑16a至16c中之每一者路由至行路由電路20a之第一輸出24a。將啟用信號E1至E6中之每一者設定為高，以啟用行路由電路20a_1至20a_6中之每一者。列驅動電路12循序地激活傳遞至與行32a至32f相關聯之行ADC 18a至18f之行32a至32f中之每一列。 圖20C說明根據一些實施例之經組態以用於第一(V:1/2，H:1/2)降低取樣讀取操作之圖20A之CIS 2d。在所說明之實施例中，將行32a、32c、32e之一半中之第一組像素元件30a路由至與第一行32a相關聯之行ADC 18a，且將第二組像素元件30b路由至鄰近行ADC 18b。將對應於作用中行中之每一者之一組啟用信號E1、E3、E5設定為高，以啟用對應於彼等行32a、32c、32e之行路由電路20a_1、20a_3、20a_5，且將對應於非作用中行中之每一者之一組啟用信號E2、E4、E6設定為低，以停用對應於彼等行32b、32d、32f之路由電路20a_2、20a_4、20a_6。 圖20D說明根據一些實施例之經組態以用於第二(V:1/2，H:1/2)降低取樣讀取操作之圖20A之CIS 2d。圖20D類似於圖20C，但選定之所屬組行已切換(例如非作用中行現在係作用中的，且作用中行現在係非作用中)。將對應於作用中行中之每一者之一組啟用信號E2、E4、E6設定為高，以啟用對應於彼等行32b、32f、32g之行路由電路20a_2、20a_4、20a_6，且將對應於非作用中行中之每一者之一組啟用信號E1、E3、E5設定為低，以停用對應於彼等行32a、32c、32e之路由電路20a_1、20a_3、20a_5。 圖20E說明根據一些實施例之經組態以用於第一(V:1/3，H:1/3)降低取樣讀取操作之20A之CIS 2d。在所說明之實施例中，將行32a、32d之三分之一中之第一組像素元件30a路由至與第一行32a相關聯之行ADC 18a，且將第二組像素元件30b路由至鄰近行ADC 18b，且將第三組像素元件30c路由至非鄰近ADC 18c。將對應於作用中行中之每一者之一組啟用信號E1、E4設定為高，以啟用對應於彼等行32a、32d之行路由電路20a_1、20a_4，且將對應於非作用中行中之每一者之一組啟用信號E2至E3、E5至E6設定為低，以停用對應於彼等行32b至32c、32e至32f之路由電路20a_2至20a3、20a_5至20a_6。圖20F至20G示出用於利用啟用信號E1至E6與行32a至32f之其他組合之(V:1/3，H:1/3)降低取樣讀取操作之替代路由實施例。下文之表17說明用於所說明之情況中之每一者之啟用控制表：表 17
Figure TW201801521AD00017
 在各種實施例中，揭示一種包括具有複數個列及複數個行之像素元件陣列之CMOS (互補金屬氧化物半導體)影像感測器(CIS)。複數個行輸出信號路徑耦接至該像素元件陣列之該複數個行中之每一者。行路由矩陣耦接至用於該複數個行中之每一者之複數個行輸出信號路徑中之每一者。複數個類比/數位轉換器(ADC)耦接至行路由矩陣。該行路由矩陣經組態以在降低取樣讀取操作期間，將至少一個行輸出信號路徑路由至該複數個ADC中之每一者。 在各種實施例中，揭示一種讀取CMOS (互補金屬氧化物半導體)影像感測器(CIS)之方法。該方法包括藉由列驅動器電路激活陣列中之複數個像素元件。該複數個像素元件佈置成第一行。該方法進一步包括將該複數個像素元件中之每一者路由至選自複數個行ADC之至少一個行ADC。該一或多個像素元件中之每一者由複數個行輸出信號路徑中之一者路由。該等行輸出信號路徑中之每一者耦接至該複數個像素元件之一部分。該至少一個行ADC將該複數個像素元件中之每一者轉換為數位信號。 在各種實施例中，揭示一種讀取CMOS (互補金屬氧化物半導體)影像感測器(CIS)之行路由矩陣。該行路由矩陣包括第一行路由電路，其經組態以將第一行之第一行輸出信號路徑路由至第一行ADC，且將第一行之第二行輸出信號路徑路由至第二行ADC。第二行路由電路經組態以將第二行之複數個行輸出信號路徑路由至第二行ADC。控制器耦接至第一及第二行路由電路中之每一者。控制器經組態以控制第一及第二行路由電路中之每一者之輸出。 前文概述若干實施例之特徵，以使得熟習此項技術者可以更好地理解本發明之各態樣。熟習此項技術者應瞭解，其可容易地使用本發明作為設計或修改其他程序及結構來進行本文所引入之實施例之相同目的及/或實現相同優點之基礎。熟習此項技術者亦應認識至，此類等效構造並不脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇之情況下在本文中進行各種改變、替代及更改。
2‧‧‧CIS
2a‧‧‧CIS
2b‧‧‧CIS
2c‧‧‧CIS
4‧‧‧陣列
4a‧‧‧陣列
6a‧‧‧列
6b‧‧‧列
6c‧‧‧列
6d‧‧‧列
6e‧‧‧列
6f‧‧‧列
6g‧‧‧列
6h‧‧‧列
6i‧‧‧列
6j‧‧‧列
6k‧‧‧列
6l‧‧‧列
6m‧‧‧列
6n‧‧‧列
6o‧‧‧列
6p‧‧‧列
8a‧‧‧行
8b‧‧‧行
8c‧‧‧行
8d‧‧‧行
8e‧‧‧行
8f‧‧‧行
8g‧‧‧行
8h‧‧‧行
8i‧‧‧行
8j‧‧‧行
8k‧‧‧行
8l‧‧‧行
8m‧‧‧行
10‧‧‧像素
10a‧‧‧像素
10b‧‧‧像素
10c‧‧‧像素
10d‧‧‧像素
12‧‧‧行驅動器電路
14‧‧‧列路由矩陣
14a‧‧‧列路由矩陣
14b‧‧‧列路由矩陣
14b_1‧‧‧列路由矩陣
14b_2‧‧‧列路由矩陣
14c‧‧‧列路由矩陣
14c_1‧‧‧第一列路由矩陣
14c_2‧‧‧第二列路由矩陣
16a‧‧‧第一列輸出信號路徑
16b‧‧‧第二列輸出信號路徑
16c‧‧‧第三列輸出信號路徑
18a‧‧‧第一列ADC
18b‧‧‧第二列ADC
18c‧‧‧第三列ADC
18d‧‧‧第四列ADC
18e‧‧‧列ADC
18f‧‧‧列ADC
18g‧‧‧列ADC
18h‧‧‧列ADC
18i‧‧‧列ADC
18j‧‧‧列ADC
18k‧‧‧列ADC
18l‧‧‧列ADC
18m‧‧‧列ADC
18n‧‧‧列ADC
18o‧‧‧列ADC
18p‧‧‧列ADC
20a‧‧‧路由電路
20b‧‧‧路由電路
20c‧‧‧路由電路
20a_1‧‧‧第一列路由電路
20a_2‧‧‧第一列路由電路
20a_3‧‧‧第一列路由電路
20a_4‧‧‧第一列路由電路
20a_5‧‧‧路由電路
20a_6‧‧‧列路由電路
20b_1‧‧‧第二列路由電路
20b_2‧‧‧第二列路由電路
20b_3‧‧‧第二列路由電路
20b_4‧‧‧第二列路由電路
20c_1‧‧‧第三列路由電路
20c_2‧‧‧第三列路由電路
20c_3‧‧‧第三列路由電路
20c_4‧‧‧第三列路由電路
22‧‧‧控制信號
24a‧‧‧第一輸出
24b‧‧‧第二輸出
24c‧‧‧第三輸出
26a‧‧‧第一路由電晶體
26b‧‧‧第二路由電晶體
26c‧‧‧第三路由電晶體
26d‧‧‧第四路由電晶體
26e‧‧‧第五路由電晶體
26f‧‧‧第六路由電晶體
26g‧‧‧第七路由電晶體
28‧‧‧啟用電晶體
28a‧‧‧第一啟用電晶體
28b‧‧‧第二啟用電晶體
28c‧‧‧第三啟用電晶體
30a‧‧‧像素元件
30b‧‧‧像素元件
30c‧‧‧像素元件
32a‧‧‧列
32b‧‧‧列
32c‧‧‧列
32d‧‧‧列
32e‧‧‧列
32f‧‧‧列
32g‧‧‧列
32h‧‧‧列
34a‧‧‧行
34b‧‧‧行
34c‧‧‧行
34d‧‧‧行
34e‧‧‧行
34f‧‧‧行
34g‧‧‧行
40a‧‧‧控制電晶體
40a_1‧‧‧第一控制電晶體
40b_1‧‧‧第一控制電晶體
40c_1‧‧‧第一控制電晶體
40d_1‧‧‧第一控制電晶體
40e_1‧‧‧第一控制電晶體
40f_1‧‧‧第一控制電晶體
40a_2‧‧‧第二控制電晶體
40b_2‧‧‧第二控制電晶體
40c_2‧‧‧第二控制電晶體
40d_2‧‧‧第二控制電晶體
40e_2‧‧‧第二控制電晶體
40f_2‧‧‧第二控制電晶體
40a_3‧‧‧第三控制電晶體
40b_3‧‧‧第三控制電晶體
40c_3‧‧‧第三控制電晶體
40d_3‧‧‧第三控制電晶體
40e_3‧‧‧第三控制電晶體
40f_3‧‧‧第三控制電晶體
40b‧‧‧控制電晶體
40c‧‧‧控制電晶體
40d‧‧‧控制電晶體
40e‧‧‧控制電晶體
40f‧‧‧控制電晶體
42a‧‧‧列啟用電晶體
42b‧‧‧列啟用電晶體
42c‧‧‧列啟用電晶體
42d‧‧‧列啟用電晶體
42e‧‧‧列啟用電晶體
42f‧‧‧列啟用電晶體
44a‧‧‧跨列啟用電晶體
44b‧‧‧跨列啟用電晶體
44c‧‧‧跨列啟用電晶體
44d‧‧‧跨列啟用電晶體
44e‧‧‧跨列啟用電晶體
44f‧‧‧跨列啟用電晶體
46a‧‧‧第一節點
46b‧‧‧第一節點
46c‧‧‧第一節點
46d‧‧‧第一節點
46e‧‧‧第一節點
46f‧‧‧第一節點
50‧‧‧像素元件
52a‧‧‧列
52b‧‧‧列
52c‧‧‧列
52d‧‧‧列
52e‧‧‧列
52f‧‧‧列
52g‧‧‧列
52h‧‧‧列
60a‧‧‧列路由電路
60a_1‧‧‧第一列路由電路
60a_2‧‧‧第一列路由電路
60b‧‧‧第二列路由電路
60b_1‧‧‧第二列路由電路
60b_2‧‧‧第二列路由電路
60c‧‧‧第三列路由電路
60c_1‧‧‧第三列路由電路
60c_2‧‧‧第三列路由電路
70a‧‧‧列路由電路
70a_1‧‧‧第一列路由電路
70b‧‧‧列路由電路
70b_1‧‧‧第二列路由電路
70c‧‧‧列路由電路
70c_1‧‧‧第三列路由電路
70c_2‧‧‧第三列路由電路
70c_3‧‧‧第三列路由電路
70d‧‧‧列路由電路
70d_1‧‧‧第四列路由電路
72‧‧‧解碼器
74a‧‧‧第一主啟用信號
74b‧‧‧第二主啟用信號
當結合附圖閱讀時，從以下實施方式最好地理解本發明之各態樣。應注意，根據工業中之標準慣例，各種特徵不一定按比例繪製。事實上，為了論述清楚起見，可以任意增加或減小各種特徵之尺寸。 圖1說明根據一些實施例之包括像素陣列之CIS，其具有用於該陣列中之行之複數個行輸出信號路徑及一行路由矩陣。 圖2A說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖1之CIS。 圖2B說明根據一些實施例之經組態以用於(V:1/3，H:1/3)降低取樣讀取操作之圖1之CIS。 圖3A說明根據一些實施例之圖2A中所說明之行路由矩陣。 圖3B說明根據一些實施例之經組態以用於所有像素讀取操作之圖3A之行路由矩陣。 圖3C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖3A之行路由矩陣。 圖3D說明根據一些實施例之經組態以用於(V:1/3；H:1/3)降低取樣讀取操作之圖3A之行路由矩陣。 圖4A說明根據一些實施例之圖3A之行路由矩陣之第一行路由電路。 圖4B說明根據一些實施例之圖4A之第一行路由電路之示意圖。 圖5A說明根據一些實施例之圖3A之行路由矩陣之第二行路由電路。 圖5B說明根據一些實施例之圖5A之第二行路由電路之示意圖。 圖6A說明根據一些實施例之圖3A之行路由矩陣之第三行路由電路。 圖6B說明根據一些實施例之圖6A之第三行路由電路之示意圖。 圖7A說明根據一些實施例之包括2×2像素元件之CIS，其具有複數個行輸出信號路徑及一行路由矩陣。 圖7B說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖7A之CIS。 圖7C說明根據一些實施例之經組態以用於(V:1/3，H:1/3)讀取操作之7A之CIS。 圖8A說明根據一些實施例之圖7A中所說明之CIS之第一行路由矩陣。 圖8B說明根據一些實施例之經組態以用於所有像素讀取操作之圖8A之第一行路由矩陣。 圖8C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖8A之第一行路由矩陣。 圖8D說明根據一些實施例之經組態以用於(V:1/3；H:1/3)降低取樣讀取操作之圖8A之第一行路由矩陣。 圖9A說明根據一些實施例之圖7A中所說明之CIS之第二行路由矩陣。 圖9B說明根據一些實施例之經組態以用於所有像素讀取操作之圖9A之第二行路由矩陣。 圖9C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖9A之第二行路由矩陣。 圖9D說明根據一些實施例之經組態以用於第一(V:1/3；H:1/3)降低取樣讀取操作之圖9A之第二行路由矩陣。 圖9E說明根據一些實施例之經組態以用於第二(V:1/3；H:1/3)降低取樣讀取操作之圖9A之第二行路由矩陣。 圖9F說明根據一些實施例之經組態以用於第三(V:1/3，H:1/3)降低取樣讀取操作之圖9A之第二行路由矩陣。 圖9G說明根據一些實施例之經組態以用於第四(V:1/3，H:1/3)降低取樣讀取操作之圖9A之第二行路由矩陣。 圖10說明根據一些實施例之包括2x4像素元件陣列之CIS，其具有複數個行輸出信號路徑及一行路由矩陣。 圖11A說明根據一些實施例之圖10中所說明之CIS之第一行路由矩陣。 圖11B說明根據一些實施例之經組態以用於所有像素讀取操作之圖11A之第一行路由矩陣。 圖11C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖11A之第一行路由矩陣。 圖11D說明根據一些實施例之經組態以用於(V:1/3；H:1/3)降低取樣讀取操作之圖11A之第一行路由矩陣。 圖12A說明根據一些實施例之圖11A之CIS之第一行路由電路。 圖12B說明根據一些實施例之圖12A之第一行路由電路之示意圖。 圖13A說明根據一些實施例之圖11A之CIS之第二行路由電路。 圖13B說明根據一些實施例之圖13A之第二行路由電路之示意圖。 圖14A說明根據一些實施例之圖11A之CIS之第三行路由電路。 圖14B說明根據一些實施例之圖14A之第三行路由電路之示意圖。 圖15A說明根據一些實施例之圖10中所說明之CIS之第二行路由矩陣。 圖15B說明根據一些實施例之經組態以用於所有像素讀取操作之圖15A之第二行路由矩陣。 圖15C說明根據一些實施例之經組態以用於(V:1/2，H:1/2)降低取樣讀取操作之圖15A之第二行路由矩陣。 圖15D說明根據一些實施例之經組態以用於(V:1/3；H:1/3)降低取樣讀取操作之圖15A之第二行路由矩陣。 圖16A說明根據一些實施例之圖15A之CIS之第一行路由電路。 圖16B說明根據一些實施例之圖16A之第一行路由電路之示意圖。 圖17A說明根據一些實施例之圖15A之CIS之第二行路由電路。 圖17B說明根據一些實施例之圖17A之第二行路由電路之示意圖。 圖18A說明根據一些實施例之圖15A之CIS之第三行路由電路。 圖18B說明根據一些實施例之圖18A之第三行路由電路之示意圖。 圖19A說明根據一些實施例之圖15A之CIS之第四行路由電路。 圖19B說明根據一些實施例之圖19A之第四行路由電路之示意圖。 圖20A說明根據一些實施例之經組態以為圖7A中說明之CIS提供選擇性像素輸出之第三行路由矩陣。 圖20B說明根據一些實施例之經組態以用於所有像素讀取操作之圖20A之第三行路由矩陣。 圖20C說明根據一些實施例之經組態以用於第一(V:1/2，H:1/2)降低取樣讀取操作之圖20A之第三行路由矩陣。 圖20D說明根據一些實施例之經組態以用於第二(V:1/2，H:1/2)降低取樣讀取操作之圖20A之第三行路由矩陣。 圖20E說明根據一些實施例之經組態以用於第一(V:1/3；H:1/3)降低取樣讀取操作之圖20A之第三行路由矩陣。 圖20F說明根據一些實施例之經組態以用於第二(V:1/3，H:1/3)降低取樣讀取操作之圖20A之第三行路由矩陣。 圖20G說明根據一些實施例之經組態以用於第三(V:1/3，H:1/3)降低取樣讀取操作之圖20A之第三行路由矩陣。
2‧‧‧CIS
4‧‧‧陣列
6a‧‧‧列
6b‧‧‧列
6c‧‧‧列
6d‧‧‧列
6e‧‧‧列
6f‧‧‧列
6g‧‧‧列
6h‧‧‧列
8a‧‧‧行
8b‧‧‧行
8c‧‧‧行
8d‧‧‧行
8e‧‧‧行
8f‧‧‧行
10‧‧‧像素
12‧‧‧行驅動器電路
14‧‧‧列路由矩陣
16a‧‧‧第一列輸出信號路徑
16b‧‧‧第二列輸出信號路徑
16c‧‧‧第三列輸出信號路徑
18a‧‧‧第一列類比/數位轉換器(ADC)
18b‧‧‧第二列類比/數位轉換器(ADC)
18c‧‧‧第三列類比/數位轉換器(ADC)
18d‧‧‧第四列類比/數位轉換器(ADC)
18e‧‧‧列類比/數位轉換器(ADC)
18f‧‧‧列類比/數位轉換器(ADC)
18g‧‧‧列類比/數位轉換器(ADC)
18h‧‧‧列類比/數位轉換器(ADC)
22‧‧‧控制信號

Claims (1)

  1. 一種CMOS (互補金屬氧化物半導體)影像感測器CIS，其包含： 一像素元件陣列，其具有複數個列及複數個行； 複數個行輸出信號路徑，其耦接至該像素元件陣列之該複數個行中之每一者之對應者； 一行路由矩陣，其耦接至用於該複數個行中之每一者之該複數個行輸出信號路徑中之每一者；及 複數個類比/數位轉換器ADC，其耦接至該行路由矩陣，其中該行路由矩陣經組態以在降低取樣讀取操作期間，將至少一個行輸出信號路徑路由至該複數個ADC中之每一者。
TW105135352A 2016-03-22 2016-11-01 用於高速下降低取樣的cmos影像感測器讀出的系統及方法 TW201801521A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/076,983 US9955096B2 (en) 2016-03-22 2016-03-22 System and method for high-speed down-sampled CMOS image sensor readout
US15/076,983 2016-03-22

Publications (1)

Publication Number Publication Date
TW201801521A true TW201801521A (zh) 2018-01-01

Family

ID=59898369

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105135352A TW201801521A (zh) 2016-03-22 2016-11-01 用於高速下降低取樣的cmos影像感測器讀出的系統及方法

Country Status (3)

Country Link
US (2) US9955096B2 (zh)
CN (1) CN107222693A (zh)
TW (1) TW201801521A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6619632B2 (ja) * 2015-11-30 2019-12-11 キヤノン株式会社 固体撮像装置及び固体撮像装置の駆動方法
JP6766095B2 (ja) * 2018-06-08 2020-10-07 キヤノン株式会社 撮像装置、撮像システム、移動体、および積層用の半導体基板
US11647310B1 (en) * 2022-04-01 2023-05-09 ams Sensors USA Inc. Image sensor and method for operating an image sensor

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923369A (en) * 1997-07-23 1999-07-13 Foveonics, Inc. Active pixel sensor cell with differential amplifier and array including same
US20030058196A1 (en) * 2001-09-26 2003-03-27 Hansen Ronald L. Method for reducing power consumption in field emission display devices by efficiently controlling column driver output voltage
JP4107269B2 (ja) * 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
JP4380439B2 (ja) * 2004-07-16 2009-12-09 ソニー株式会社 データ処理方法およびデータ処理装置並びに物理量分布検知の半導体装置および電子機器
GB2438693B (en) * 2005-03-30 2009-07-08 Micron Technology Inc High density row ram for column parallel CMOS image sensors
US7488928B2 (en) * 2007-04-20 2009-02-10 Alexander Krymski Image sensor circuits and methods with multiple readout lines per column of pixel circuits
KR101461624B1 (ko) * 2008-04-21 2014-11-21 삼성전자주식회사 데이터의 고속 리드아웃을 위한 이미지 센서
US9019411B2 (en) * 2008-05-01 2015-04-28 Alexander Krymski Image sensors and methods with pipelined readout
JP5332041B2 (ja) * 2009-03-13 2013-11-06 ルネサスエレクトロニクス株式会社 固体撮像装置
US7978110B2 (en) 2009-05-11 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Digital-to-analog converter
US8223047B2 (en) 2009-08-11 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. ADC calibration
US8629795B2 (en) 2009-09-09 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Micro-electro-mechanical systems (MEMS), systems, and operating methods thereof
JP5290923B2 (ja) * 2009-10-06 2013-09-18 キヤノン株式会社 固体撮像装置および撮像装置
JP2011114843A (ja) * 2009-11-30 2011-06-09 Toshiba Corp 固体撮像装置
US8299946B2 (en) 2010-02-03 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Noise shaping for digital pulse-width modulators
US8476971B2 (en) 2010-05-14 2013-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer operational amplifier with self-offset compensator and embedded segmented DAC for improved linearity LCD driver
US8487790B2 (en) * 2010-06-30 2013-07-16 Life Technologies Corporation Chemical detection circuit including a serializer circuit
GB201011640D0 (en) * 2010-07-12 2010-08-25 Univ Sheffield Radiation detection and method
JP2012039299A (ja) * 2010-08-05 2012-02-23 Toshiba Corp 固体撮像装置
US8462240B2 (en) * 2010-09-15 2013-06-11 Aptina Imaging Corporation Imaging systems with column randomizing circuits
US8279102B2 (en) 2010-10-05 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for analog to digital conversion
GB2486428A (en) * 2010-12-14 2012-06-20 St Microelectronics Res & Dev Image sensor utilising analogue binning with ADC architecture
US8325074B2 (en) 2011-03-22 2012-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method and circuit for continuous-time delta-sigma DAC with reduced noise
JP2012253624A (ja) * 2011-06-03 2012-12-20 Sony Corp 固体撮像装置およびカメラシステム
GB201117319D0 (en) * 2011-10-06 2011-11-16 Isis Innovation Active pixel image sensor
US8599284B2 (en) * 2011-10-11 2013-12-03 Omnivision Technologies, Inc. High dynamic range sub-sampling architecture
US8493259B2 (en) 2011-12-06 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pipeline analog-to-digital converter
TW201351889A (zh) * 2012-05-21 2013-12-16 Sony Corp Ａ／ｄ轉換器、固體攝像裝置及電子機器
US8547259B1 (en) 2012-07-31 2013-10-01 Taiwan Semiconductor Manufacturing Company Limited Buffer offset modulation
US9350372B2 (en) 2012-12-06 2016-05-24 Taiwan Semiconductor Manufacturing Company Limited Arrangement for digital-to-analog converter
TWI634791B (zh) * 2013-02-27 2018-09-01 新力股份有限公司 Solid-state imaging device, driving method, and electronic device
US8872686B2 (en) 2013-03-14 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Low glitch current digital-to-analog converter
JP6639385B2 (ja) * 2013-06-11 2020-02-05 ラムバス・インコーポレーテッド スプリットゲート条件付きリセットイメージセンサ
JP6274788B2 (ja) * 2013-08-28 2018-02-07 キヤノン株式会社 撮像装置、撮像システム及び撮像装置の駆動方法
JP2015050478A (ja) * 2013-08-29 2015-03-16 株式会社東芝 固体撮像装置
US9001251B2 (en) * 2013-09-10 2015-04-07 Rambus Inc. Oversampled image sensor with conditional pixel readout
WO2015084991A1 (en) * 2013-12-04 2015-06-11 Rambus Inc. High dynamic-range image sensor
JP2015115637A (ja) * 2013-12-09 2015-06-22 株式会社東芝 固体撮像装置
US9749555B2 (en) * 2014-02-04 2017-08-29 Semiconductor Components Industries, Llc Arithmetic memory with horizontal binning capabilities for imaging systems
JP6070599B2 (ja) * 2014-02-18 2017-02-01 ソニー株式会社 情報処理装置、情報処理方法、情報処理システム、および撮像装置
CN112188106B (zh) * 2014-05-08 2022-12-27 索尼公司 信息处理装置和信息处理方法
JP6480114B2 (ja) * 2014-07-09 2019-03-06 ルネサスエレクトロニクス株式会社 固体撮像装置、画像データ伝送方法、およびカメラシステム
US9197240B1 (en) 2014-07-10 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and circuit for noise shaping SAR analog-to-digital converter
JP6522919B2 (ja) * 2014-10-15 2019-05-29 オリンパス株式会社 撮像素子、撮像装置
KR102292137B1 (ko) * 2015-01-09 2021-08-20 삼성전자주식회사 이미지 센서와 이를 포함하는 이미지 처리 시스템
WO2016113837A1 (ja) * 2015-01-13 2016-07-21 オリンパス株式会社 撮像装置および撮像システム
US20180115726A1 (en) * 2015-04-16 2018-04-26 Brillnics Inc. Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus

Also Published As

Publication number Publication date
US10277849B2 (en) 2019-04-30
US9955096B2 (en) 2018-04-24
CN107222693A (zh) 2017-09-29
US20180227531A1 (en) 2018-08-09
US20170280086A1 (en) 2017-09-28

Similar Documents

Publication Publication Date Title
US10554920B2 (en) Image processing apparatus, image processing method and manufacturing apparatus
US9357146B2 (en) Solid-state imaging device and camera system
JP6246004B2 (ja) 固体撮像装置
JP4792934B2 (ja) 物理情報取得方法および物理情報取得装置
CN1870729B (zh) 固态成像装置、其驱动方法、和成像设备
CN104272718B (zh) 固体摄像装置
JP5232189B2 (ja) 固体撮像装置
JP2009260404A (ja) 固体撮像装置の駆動方法
JP2011078049A (ja) 固体撮像装置、撮像装置、ａｄ変換方法
US20050237406A1 (en) CMOS image sensor for processing analog signal at high speed
CN104272719B (zh) 固体摄像装置
TW201801521A (zh) 用於高速下降低取樣的cmos影像感測器讀出的系統及方法
JP2015159463A (ja) 固体撮像装置及び撮像システム
US9006631B2 (en) Image sensor and row averaging method for image sensor
JP4765578B2 (ja) 固体撮像素子とその駆動方法、及びカメラモジュール
US20050237407A1 (en) CMOS image sensor for processing analog signal at high speed
JP2020021989A (ja) 撮像装置
JP2005318544A (ja) 高速アナログ信号処理可能なｃｍｏｓイメージセンサ
CN111246130B (zh) 存储单元阵列、量化电路阵列及其读取控制方法
JP5847870B2 (ja) 固体撮像装置
US20240080589A1 (en) Image sensor
JP2013098656A (ja) 走査回路、固体撮像装置およびカメラ
US9491387B2 (en) Image capturing device having substrates connected through a connection unit
KR20060020230A (ko) Ｃｍｏｓ 이미지 센서
JP2010045541A (ja) 撮像装置及び撮像システム