CN103039069A - 拍摄元件及拍摄装置 - Google Patents

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Abstract

拍摄元件具有：多个像素二维矩阵状地配制而成的像素阵列(11)；与所述像素阵列(11)的像素列对应地设置、用于输出所述像素列内的像素的信号的多个信号输出端子(51)。所述多个信号输出端子(51)在所述像素阵列的列方向以规定数的信号输出端子(51)为组而配置。所述规定数的信号输出端子的组配置在所述像素阵列(11)的行方向上。

Description

拍摄元件及拍摄装置
技术领域
本发明涉及拍摄元件及拍摄装置。
本申请基于2010年8月31日申请的日本专利申请2010-194889号主张优先权，在此援用其内容。
背景技术
在具有CMOS(Complementary Metal Oxide Semiconductor)型拍摄元件(CMOS传感器)的拍摄装置中，需要拍摄高清晰图像。在拍摄装置中，存在为了拍摄高清晰图像而组合多个拍摄元件(半导体器件)进行多像素化的装置(例如，参照专利文献1)。在这样的拍摄元件中，按像素阵列部的纵列(列)将包含模数转换器(纵列ADC)和前置放大器等的信号处理部设置在同一半导体衬底内来进行高速处理。
现有技术文献
专利文献
专利文献1：日本特开平9-32479号公报
发明内容
在这样的拍摄装置中，不是组合具有像素阵列部的多个拍摄元件(半导体器件)而构成，而是使像素阵列部一体化而形成，由此，能够简化像素阵列部的构造。另一方面，由于通过一体化而形成，在多像素化的像素阵列部，输出的图像信息的信息量增加。因此，在将来自像素阵列部的信号输出的信号处理部，需要使图像信息的传输速度高速化。像这样，在一体化地形成像素阵列部的情况下，传输速度变得高速化。因此，拍摄元件的功耗增加。
此外，为了降低一体化地形成的每个拍摄元件中的半导体器件的功耗，可以使像素阵列部和用于处理像素阵列部的信号的信号处理部分离，并分别构成为不同的半导体器件。由此，能够将像素阵列部和信号处理部的功耗分散到各半导体器件。
像这样，使像素阵列部和信号处理部分离的情况下，具有像素阵列部的拍摄元件向具有信号处理部的半导体器件传输高清晰的图像信息。在此，拍摄元件所具有的像素阵列部具有由行和列构成的矩阵构造。因此，拍摄元件在传输其图像信息时，需要从多像素化的像素阵列部通过并行设置的多条信号线输出图像信息。
但是，为了从像素阵列部通过并行设置的多条信号线输出图像信息，所需要的各信号的信号输出端子较多。在拍摄元件的有限大小中，存在可配置的信号输出端子的数量受到限制的情况。或者，存在拍摄元件中的信号输出端子的配置间隔变窄的情况。像这样，在拍摄元件中存在如下问题：若使多像素化的像素阵列部分开而构成，则难以配置信号输出端子。
本发明的方案的目的在于提供一种拍摄元件及拍摄装置，能够将与像素阵列的像素列对应地设置的多个信号输出端子以比像素阵列的像素列的间隔大的间隔进行配置。
本发明的方案为一种拍摄元件，其特征在于，具有：多个像素二维矩阵状地配置而成的像素阵列；与所述像素阵列的像素列对应地设置、用于输出所述像素列内的像素的信号的多个信号输出端子，所述多个信号输出端子在所述像素列的列方向以规定数的信号输出端子为组而配置，所述规定数的信号输出端子的组配置在所述像素阵列的行方向上。
本发明的其他方案为一种拍摄装置，其特征在于，具有：上述拍摄元件；与所述连接用端子对应地设置且分别与所述连接用端子连接的第1连接端子。
发明效果
根据本发明的方案，能够提供一种拍摄元件及拍摄装置，其能够将与像素阵列的像素列对应地设置的多个信号输出端子以比像素阵列的像素列的间隔大的间隔进行配置。
附图说明
图1A是本发明的实施方式的拍摄装置的结构图。
图1B是本发明的实施方式的拍摄装置的结构图。
图2是表示本实施方式中的拍摄装置的概略电路结构的框图。
图3是表示信号处理芯片间的连接的概略框图。
图4A是表示以往型的连接端子的排列的图。
图4B是表示以往型的连接端子的排列的图。
图5是表示本实施方式中的连接部的结构的一个方案的俯视图。
图6是表示本实施方式中的连接端子的排列的一个方案的图。
图7是表示本实施方式中的连接端子的排列的图。
图8是表示本实施方式中的连接端子的排列的一个方案的图。
图9是表示本实施方式中的连接端子的排列的一个方案的图。
具体实施方式
(拍摄装置所要求的性能和功能分解)
首先，对本实施方式的拍摄装置所需要的性能及功能分解的一例进行说明。
例如，为了实现能够适用于动态图像的拍摄处理、或者高速拍摄处理的CMOS传感器，需要使光传感部(像素)和对在光传感部转换而成的信号进行处理的数字信号处理部分别为最佳结构。该情况下，应对于针对光传感部及数字信号处理部而规定的不同的性能要求，需要分别使其最佳化。对于光传感部的最佳化，需要提高电源电压来低噪声地扩展动态范围。对于数字信号处理部的最佳化，需要降低了电源电压的使用了微小晶体管的能够高速工作的数字电路来实现高速处理和低功耗。若要在一个芯片且在同一工艺中实现它们，则需要复杂的制造工艺工序和工艺控制。这可能导致芯片的高价化及实施困难性。
在一个芯片且在同一工艺中构成的情况下，需要使某一方的性能要求优先。
例如，在采用一个芯片且同一工艺来使光传感部的性能确保优先于数字信号处理部的性能确保的情况下，会产生数字信号处理部的性能下降、无法选择高速处理所需要的精细工艺这样的问题，从而导致数字信号处理部的面积增大、功耗增加。
另外，存在组合多个半导体而构成多芯片模块的技术。在多芯片模块中，能够将在不同工艺中制成的半导体芯片以裸片状态安装在同一衬底上。因此，在多芯片模块中，能够发挥各个工艺的特征而提高整体性能。
以下，在本实施方式中，示出了通过采用多芯片模块来实现拍摄装置的高像素化、处理的高速化的一个方案。
(第1实施方式)
以下，参照附图说明本实施方式的拍摄装置。
图1A及图1B是本实施方式的拍摄装置的结构图。
图1A是拍摄装置的主视图，图1B是拍摄装置的侧视图。
图1A及图1B所示的拍摄装置1具有：信号处理芯片2、信号处理芯片3、传感芯片4、以及玻璃基板21。
在该图1A中，在正面观察拍摄装置1的玻璃基板21的表面的状态下，信号处理芯片2配置在传感芯片4的上方，信号处理芯片3配置在传感器芯片4的下方。
另外，在图1A中，关于设置在传感芯片4上的传感器阵列部，对于二维排列的像素的配置方向，将左右方向作为行方向，将上下方向(在纸面内与行方向正交的方向)作为列方向。
玻璃基板21由透射光的材质(透射性材质)形成，在其表面设有用于连接信号处理芯片2、信号处理芯片3、传感芯片4等的布线。
信号处理芯片2、信号处理芯片3、传感芯片4在接合区域22分别与设置在玻璃基板21表面上的连接端子接合。接合区域22具有连接端子配置密度高的接合区域22N和连接端子配置密度低的接合区域22W。在接合区域22N，信号处理芯片2与传感芯片4连接，另外，信号处理芯片3与传感芯片4连接。在接合区域22W，从信号处理芯片2连接至布线部件23，从信号处理芯片3连接至布线部件23。该布线部件23是相对于玻璃基板21输入输出信号的布线用的柔性布线部件(FPC)等。
另外，传感芯片4以设有像素阵列的面朝向玻璃基板21的方式配置。像素阵列接收透射玻璃基板21后的入射光。
图2是表示本发明的实施方式的拍摄装置的概略电路结构的框图。对与图1A及1B相同的结构标注相同的附图标记。
拍摄装置1具有：信号处理芯片2、信号处理芯片3、传感芯片4。
信号处理芯片2、信号处理芯片3和传感芯片4分别与设置在玻璃基板21的表面上的连接端子连接。
信号处理芯片2具有：ADC阵列5、数字输出总线6、数字小振幅差动输出电路7、它们的控制电路8、各部分电路的偏置电路9。
ADC阵列5具有多个模数转换器(ADC)，各个ADC进行并行处理。
信号处理芯片3所具有的电路块的结构与信号处理芯片2相同，如下文所述，在具有控制电路10方面与信号处理芯片2不同。
传感芯片4具有：二维配置像素而成的像素阵列11；像素驱动器12；在该图2中配置在像素阵列11的上下的纵列前置放大器13；像素驱动器12的驱动控制总线14；向各部分电路提供偏置电压、电流的传感器偏置电路20。
以下，按照实际拍摄动作对各部分的工作进行说明。
像素阵列11根据在搭载于信号处理芯片2的控制电路8和搭载于信号处理芯片3的控制电路10内的任一方或双方中生成的控制信号而被控制。像素阵列11的来自控制电路8和控制电路10的任一方或双方的控制信号被从驱动控制总线14提供到像素驱动器12。像素驱动器12的多条行线与输出端子连接，像素驱动器12向根据所提供的控制信号而选择的行线输出对与该行线对应的像素进行选择的选择信号。像素驱动器12按每一排(一列)选择连接于相同行线、且被提供相同选择信号的多个像素。按列选择的像素分别输出信号，并按各自的列并行地提供到纵列前置放大器13。
纵列前置放大器13与纵(列)线的条数对应，例如，在图2中，纵列前置放大器13通过第奇数条的纵线配置在像素阵列11的上方，通过第偶数条的纵线配置在像素阵列11的下方。
纵列前置放大器13通过必要的增益放大来自各像素的信号(像素信号)。放大后的信号从传感芯片4的纵列前置放大器13输出到信号处理芯片2或信号处理芯片3。从传感芯片4输出的放大的像素信号是根据在各像素中检测出的光量转换而成的模拟信号。
另外，放大的像素信号分别相对于纵列并行地输入到位于玻璃基板21上的接合区域22N处的信号处理芯片2和接合区域22N处的信号处理芯片3。
在信号处理芯片2(3)中，根据由控制电路8(10)生成的控制信号，通过ADC阵列5对上述按纵列输出的“放大的像素信号”进行模数转换。ADC阵列5按照被控制电路8(10)控制的预先规定的顺序被控制，通过数字输出总线6输出转换而成的数字信号。数字小振幅差动输出电路7输出从ADC阵列5输出的数字像素信号。
在该图2中，数字小振幅差动输出电路7在信号处理芯片2(3)上配置一个(1通道(lane))。取而代之，也可以根据所需要的像素输出速度配置多个(多通道)。该情况下，配置有多个的数字小振幅差动输出电路7被控制电路8(10)控制切换输出顺序，并从各个数字小振幅差动输出电路7输出信号。
作为替代及/或追加，关于信号处理芯片2、3，不仅进行模数转换，根据需要，还能够内置执行更为复杂的数字运算的信号处理电路来实施数据的偏移值的附加、固定模式噪声(Fixed Pattern Noise，FPN)的减法修正，对ADC阵列5内的多个ADC的转换误差的偏差进行修正的运算。
接下来，参照图3，说明多个信号处理芯片的连动工作的例子。
图3是表示多个信号处理芯片间的连接的概略框图。
信号处理芯片2内的控制电路8具有：接收专用控制信号25(来自专用控制线25的信号)的输入的系统控制器71、ADC控制器73、像素阵列时序控制器75。
另外，信号处理芯片3内的控制电路10具有：接收专用控制信号26(来自专用控制线26的信号)的输入的系统控制器72、ADC控制器74、像素阵列时序控制器76。
像素阵列时序控制器75、76通过驱动控制总线14和同步信号线15而连接。
控制电路8、控制电路10具有共用的电路块，分别通过与各自的输入连接的专用控制线25、26的设定进行不同的动作。
例如，系统控制器71、72、ADC控制器73、74、像素阵列时序控制器75、76通过选择主模式和从模式的设定而能够根据各自的设定发挥功能。
例如，通过专用控制线25，信号处理芯片2内的控制电路8的各部分被设定成主模式，信号处理芯片3内的控制电路10的各部分被设定成从模式。
该情况下，驱动控制总线14被设定成主模式的控制电路8中的像素阵列时序控制器75控制。与此同时像素阵列时序控制器75控制同步信号线15。ADC控制器73根据来自系统控制器71的指令和来自像素阵列时序控制器75的时序控制，与专用信号线25内的时钟同步地输出ADC阵列控制信号(Cont.ADC_N)，从而控制ADC阵列。系统控制器71根据像素阵列时序控制器75的时序控制，生成与经由专用信号线25提供的时钟同步的控制信号(Cont.Output_N)。系统控制器71通过生成的控制信号(Cont.Output_N)来控制数字输出总线6、数字小振幅差动输出电路7。
另外，设定成从模式的控制电路10中的像素阵列时序控制器76不向控制总线14输出信号，而接收从控制总线14提供的信号并按照从模式被控制。像素阵列时序控制器76根据从控制总线14提供的控制信号和从同步信号线15提供的同步信号，生成并输出ADC控制器74和系统控制器72的控制信号。ADC控制器74根据系统控制器72和像素阵列时序控制器76的控制，以使相位与经由控制信号线25提供的时钟相适应的方式生成DC阵列控制信号(Cont.ADC_S)。系统控制器71根据生成的DC阵列控制信号(Cont.ADC_S)来控制ADC阵列。系统控制器72同样地根据来自像素阵列时序控制器76的时序控制，生成与经由专用信号线25提供的时钟同步地调整了相位的控制信号(Cont.Output_S)。系统控制器71根据生成的控制信号(Cont.Output_S)来控制数字输出总线6、数字小振幅差动输出电路7。
在以上说明中，对控制电路8设定成主模式、控制电路10设定成从模式的情况进行了说明。能够通过调换工作模式的设定而使控制方法完全相反，从而也能够使控制电路10作为主模式、控制电路8作为从模式而工作。
另外，在检查等中使芯片单体工作时，分别使其在主模式下进行单体工作。
另外，虽然电路及控制关系变得复杂，但也能够使控制电路8、控制电路10的各部分分别成为主和从。
接下来，参照图4A至图7，在将以上所示的拍摄装置1分解成多个信号处理芯片2、3和传感芯片4而构成的情况下，对将多个信号处理芯片2、3和传感芯片4之间连接起来的连接部的结构进行说明。
首先，对以往型的传感芯片中的像素间隔和信号线间隔进行说明。
图4A及图4B是表示以往型的连接端子的排列的图。
在该图4A及图4B中，在传感芯片4上，以标记“○”表示设置在像素阵列中的各像素。各像素二维地排列，以像素节距“PP”表示沿行方向并列配置的间隔。各像素分别向与其对应地设置的列信号线输出信号。在此，由于以按每一列传输信号的方向不同的情况为例，所以能够使向同一方向输出的信号数为在列方向排列的像素数的一半。
在图4A中，示出了将连接端子沿列信号线并列配置的方向并列配置成一列的“单列配置”型的配置。如该图所示，作为连接端子的间隔(端子节距“CP1”)，能够确保为像素节距的2倍(2PP)间隔。
在图4B中，示出了将连接端子沿列信号线并列配置的方向交替错开而并列配置成两列的“交错排列”型的配置。如该图所示，作为连接端子的间隔(端子节距“CP2”)，能够确保为像素节距的4倍(4PP)间隔，即，能够确保为“单列配置”型的配置情况下的端子节距CP1的2倍间隔。
关于连接端子的间隔，由于将玻璃基板21和配置在玻璃基板21上的传感芯片4等调整配置于规定位置的精度要求等的极限，限制间隔减小。
另一方面，关于配置在传感芯片4的像素阵列上的像素的像素节距，由于半导体的制造工艺的精度要求等的极限，限制间隔减小。
另外，为了使传感芯片4输出的图像高清晰化，需要进行多像素化。在难以扩大传感芯片4的面积的情况下，需要在有限面积中实现多像素化。因此，在传感芯片4中，需要进一步缩小像素节距。针对这样的要求，难以通过上述“单列配置”型以及“交错排列”型的配置方法来满足传感芯片4等的安装位置的精度要求。
像这样，在以往的结构中，由于要使传感芯片4进一步多像素化，就会难以使得到的图像高清晰化。以下，对应对上述所示那样的图像的高清晰化的实施方案进行说明。
图5是表示本实施方式中的连接部的结构的一个方案的俯视图。
在该图5中，示出了与玻璃基板21连接的信号处理芯片3和传感芯片4。另外，在该图5中，为了便于说明，将信号处理芯片3和传感芯片4相对于玻璃基板21的间隔放大示出。
在传感芯片4中，示出了与多个像素二维矩阵状(矩阵状)地配置而成的像素阵列的像素列对应的信号线(多条信号线)和与该信号线对应地设置的信号输出端子51。像素的列方向相对于像素的行方向实质上正交。在该信号线的一端分别设有与相同像素列对应地设置的用于输出来自像素的信号的多个信号输出端子51。另外，在该信号线的未图示的另一端，分别对应地设有像素阵列中的像素。
关于各信号输出端子51，在像素阵列的列方向形成并配置有以规定数的信号输出端子51为组的信号输出端子组51G。
在该图5所示的情况下，各信号输出端子组51G分别具有4个信号输出端子51。在各信号输出端子组51G中，4个信号输出端子51沿像素阵列的列方向各隔开间隔d地并列配置。在本实施方式中，在1个信号输出端子组51G中，4个信号输出端子51沿像素阵列的列方向直线状地排列。
另外，多个信号输出端子组51G沿像素阵列的行方向以规定间隔排列。在本实施方式中，信号输出端子组51G(信号输出端子的组)沿像素阵列的行方向，以规定组数按顺序并列配置。该规定组数为，将与信号输出端子51G对应地设置的信号线的数量除以每组设置的信号输出端子的数量而得到的结果(商)。像这样，通过形成信号输出端子组51G(信号输出端子的组)，能够将信号端子输出组51G以像素列的节距乘以规定数而得到的间隔沿像素阵列的行方向进行排列。
在玻璃基板21的表面上，与信号输出端子51对应地分别设有连接端子61(第1连接端子)。各连接端子61分别与对应地设置的信号输出端子51连接。另外，与包含在信号输出端子组51G中的信号输出端子51对应地设置的各连接端子61与信号输出端子组51G对应地形成连接端子61的组。将该组表示为连接端子组61G。
另外，连接端子63(第2连接端子)与连接端子61(第1连接端子)对应地分别设置。分别对应的连接端子61(第1连接端子)和连接端子63(第2连接端子)通过信号线65而连接。
连接端子63(第2连接端子)与对应地设置的信号处理芯片3中的信号端子53分别连接。
另外，各连接端子63形成了与包含对应地设置的信号端子53的信号端子组53G对应的组。将该组表示为连接端子组63G。
例如，连接端子63(第2连接端子)能够成为与连接端子61(第1连接端子)相同的配置结构。
各信号线65穿过相邻的连接端子组61G(第1连接端子的组)之间而配置。另外，各信号线65穿过相邻的连接端子组63G(第2连接端子的组)之间而配置。
图6是表示本实施方式中的连接端子的排列的一个方案的图。对与图5所示的结构相同的结构标注相同的附图标记。
在该图6中，示出了俯视观察玻璃基板21的表面时的连接端子和布线图案。
连接端子组61G和连接端子组63G分别对应地设置，并分别通过信号线65相互连接。对应的连接端子组61G和连接端子组63G分别配置在沿行方向错开的位置。
连接端子组61G各具有4个连接端子61。连接端子组63G各具有4个连接端子63。在该图6中，示出了沿行方向排列的4组连接端子组61G及连接端子组63G。
在该图中，连接端子组61G中的各连接端子61区分为连接端子61a、b、c、d。连接端子组63G中的各连接端子63区分为连接端子63a、b、c、d。
连接端子61a与连接端子63a通过信号线65a而连接。连接端子61b与连接端子63b通过信号线65b而连接。连接端子61c与连接端子63c通过信号线65c而连接。连接端子61d与连接端子63d通过信号线65d而连接。
连接端子组61G和连接端子组63G分别与传感芯片4和信号处理芯片3对应地设置，在连接端子组61G的连接端子61a、b、c、d中，连接端子61d配置在最接近信号处理芯片3的位置。连接端子61c、b、a沿远离连接端子61d的方向按顺序分别隔开间隔d地配置。
在连接端子组63G的连接端子63a、b、c、d中，连接端子63a配置在最接近传感芯片4的位置。连接端子63b、c、d沿远离连接端子63a的方向按顺序分别隔开间隔d地配置。
像这样，在连接端子组61G与连接端子组63G的连接中，形成如下状态：根据各连接端子61的排列顺序，沿连接端子61的各自排列方向，将与连接端子61对应的连接端子63按顺序排列。
信号线65并行地配置，并穿过相邻的连接端子组61G之间及相邻的连接端子组63G之间地配置。
信号线65配置成，穿过对应的连接端子组61G和连接端子组63G在行方向错开地配置而得到的间隙。
通过这样的连接方式，各信号线65从相互连接的连接端子61至连接端子63的布线长分别相等。
图7是表示本实施方式中的连接端子的排列的图。
在该图7中，在传感芯片4上，以标记“○”表示设置在像素阵列中的各像素。各像素二维地排列，以像素节距“PP”表示沿行方向并列配置的间隔。各像素分别向对应地设置的列信号线输出信号。在本实施方式中，由于以向每一列传输信号的方向不同并向不同的信号处理芯片提供信号的情况为例，所以能够使向同一方向输出的信号数为在列方向排列的像素数的一半。
在图7中，示出了配置图5、图6所示的连接端子情况下的、传感芯片4中的像素间隔与信号输出端子间隔的关系。
如该图所示，作为行方向的连接端子间隔(端子节距“CP3”)，能够确保为像素节距的8倍(8PP)间隔。
如以上所示那样，在本实施方式中，能够将与像素阵列11的像素列对应地设置的多个信号输出端子51以比像素阵列11的像素列的间隔大的间隔进行配置。
另外，即使在将多像素化的像素阵列11和用于处理像素阵列11的信号的信号处理部(信号处理芯片)2、3分离而构成为不同的半导体器件的情况下，也能够使连接区域22N中的行方向的连接端子的间隔比像素节距大。由此，能够将传感芯片4(拍摄元件)中的信号输出端子51以比像素阵列11的像素列的间隔大的间隔进行配置。
另外，能够将从传感芯片4输出的像素信号提供到信号处理芯片2、3，从而能够提供作为多芯片模块而形成的拍摄装置1。
(第2实施方式)
参照图8对本实施方式的不同方案(第2实施方式)进行说明。
图8是表示本实施方式中的连接端子的排列的一个方案的图。对与图5所示的结构相同的结构标注相同数字的附图标记，连接端子组61GB与连接端子组61G(图5)对应，连接端子组63GB与连接端子组63G(图5)对应，信号线65B与信号线65(图5)对应。
在该图8中，示出了俯视观察玻璃基板21的表面时的连接端子和布线图案。
连接端子组61GB和连接端子组63GB分别对应地设置并分别通过信号线65B相互连接。对应的连接端子组61GB和连接端子组63GB分别配置在沿行方向错开的位置。
连接端子组61GB各具有8个连接端子61。连接端子组63GB各具有8个连接端子63。在该图8中，示出了连接端子组61GB和连接端子组63GB沿行方向排列有3组。
像这样，在本实施方式中，特征在于，连接端子组61GB和连接端子组63GB分别各具有8个连接端子61和连接端子63，虽然分别包含在连接端子组61GB和连接端子组63GB中的连接端子的数量不同，但与上述图5的情况相同。通过使连接端子的数量从4个变成8个，能够将行方向的连接端子的间隔CP4扩大至图7所示的间隔CP3的2倍，即像素节距PP的16倍(16PP)。
另外，在本实施方式的情况下，也能够起到与第1实施方式相同的效果，而且，在本实施方式的情况下，能够进一步扩大行方向的连接端子的间隔。
此外，能够通过使连接端子的数量为2的乘方来简化电路结构。
(第3实施方式)
参照图9对本实施方式的不同方案(第3实施方式)进行说明。
图9是表示本实施方式中的连接端子的排列的一个方案的图。对与图5所示的结构相同的结构标注相同数字的附图标记，连接端子组61GC与连接端子组61G(图5)对应，连接端子组63GC与连接端子组63G(图5)对应，信号线65C与信号线65(图5)对应。
在该图9中，示出了俯视观察玻璃基板21的表面时的连接端子和布线图案。
连接端子组61GC和连接端子组63GC分别对应地设置并分别通过信号线65C相互连接。对应的连接端子组61GC和连接端子组63GC分别配置在沿行方向偏开的位置。
连接端子组61GC各具有4个连接端子61。连接端子组63GC各具有4个连接端子63。在该图9中，示出了连接端子组61GC和连接端子组63G沿行方向排列有4组。
另外，在信号线65C中，在连接端子组61GC中的连接端子61与连接端子组63GC中的连接端子63之间，分别设有用于降低阻抗的阻抗降低部67C。
阻抗降低部67C是分别与信号线65C(65a、65b、65c、65d)对应地设置的阻抗降低部67a、67b、67c、67d，沿行方向并列地配置。
像这样，通过设置阻抗降低部67C，能够降低精细化了的信号线65C中的阻抗上升。而且，在连接端子组61GC与连接端子组63GC之间通过模拟信号进行传输的情况下，能够确保较宽的可传输的信号的频带。
在以上所示的实施方式中，关于传感芯片4及拍摄装置1，能够将多像素化的像素阵列部11与信号处理芯片2、3分离而构成为不同的半导体器件，从而能够高效地安装传感芯片4中的信号输出端子51。
另外，在本实施方式的情况下，也能够起到与第1实施方式相同的效果。而且，在本实施方式的情况下，能够使输出的图像信号进一步宽频带化。
此外，本发明不限定于上述各实施方式，在不脱离本发明主旨的范围内能够进行变更。本发明的实施方式所示的拍摄元件及拍摄装置中示出的像素数、信号数、连接端子数只不过表示一个实施方案，能够适当定为所需要的规定值。
另外，在本实施方式中，对从传感芯片4输出的信号进行了说明，对于用于控制传感芯片4的控制信号及时序信号，在提供至传感芯片4的情况下，也能够进行相同的连接端子的配置。
附图标记说明
1…拍摄装置、4…传感芯片、11…像素阵列、51…信号输出端子、51G…信号输出端子组

Claims (16)

1.一种拍摄元件，其特征在于，具有：
多个像素二维矩阵状地配置而成的像素阵列；
与所述像素阵列的像素列对应地设置、用于输出所述像素列内的像素的信号的多个信号输出端子，
所述多个信号输出端子在所述像素阵列的列方向以规定数的信号输出端子为组而配置，
所述规定数的信号输出端子的组配置在所述像素阵列的行方向上。
2.如权利要求1所述的拍摄元件，其特征在于，
所述规定数的信号输出端子的组以所述像素列的节距乘以所述规定数而得到的间隔沿所述像素阵列的行方向排列。
3.如权利要求2所述的拍摄元件，其特征在于，
所述规定数为3以上。
4.一种拍摄装置，其特征在于，具有：
权利要求1至权利要求3中任一项所述的拍摄元件；
与所述连接用端子对应地设置且与所述连接用端子分别连接的第1连接端子。
5.如权利要求4所述的拍摄装置，其特征在于，具有：
对从所述拍摄元件输出的信号进行处理的信号处理部；
分别与所述第1连接端子对应地设置的第2连接端子；
连接所述第1连接端子和所述第2连接端子的信号线，
所述信号处理部经由所述第2连接端子分别连接。
6.如权利要求5所述的拍摄装置，其特征在于，
多条所述信号线穿过分别包含在相邻的所述连接用端子的组中的所述第1连接端子之间而配置。
7.如权利要求5或权利要求6所述的拍摄装置，其特征在于，
多条所述信号线穿过分别包含在相邻的所述连接用端子的组中的所述第2连接端子之间而配置。
8.如权利要求5至权利要求7中任一项所述的拍摄装置，其特征在于，
所述信号线从所述第1连接端子至所述第2连接端子的布线长分别相等。
9.如权利要求5至权利要求8中任一项所述的拍摄装置，其特征在于，
按照与所述连接用端子的组内的所述连接用端子对应的所述第1连接端子的排列顺序，沿所述第1连接端子的排列方向按顺序排列与所述第1连接端子对应的所述第2连接端子。
10.如权利要求5至权利要求9中任一项所述的拍摄装置，其特征在于，
在所述信号线上，在所述第1连接端子与所述第2连接端子之间，设有用于降低阻抗的阻抗降低部。
11.如权利要求5至权利要求10中任一项所述的拍摄装置，其特征在于，
与所述像素列对应的像素并行地将各自输出的所述信号提供到所述信号处理部。
12.如权利要求5至权利要求11中任一项所述的拍摄装置，其特征在于，
所述拍摄元件将通过所述像素检测出的光量的转换信息作为模拟信号提供到所述信号线。
13.如权利要求5至权利要求12中任一项所述的拍摄装置，其特征在于，
所述信号处理部相对于所述拍摄元件设置多个。
14.如权利要求5至权利要求13中任一项所述的拍摄装置，其特征在于，
所述拍摄元件具有供对所述像素列内的像素进行选择的信号输入的多个信号输入端子，
所述多个信号输入端子在所述像素阵列的列方向以规定数的信号输入端子为组而配置，
所述规定数的信号输入端子的组配置在所述像素阵列的行方向，
所述第1连接端子的一部分的连接端子与所述信号输入端子对应地设置。
15.如权利要求4至权利要求14中任一项所述的拍摄装置，其特征在于，
所述第1连接端子形成在由透射性材质形成的基板的基板表面上，
所述拍摄元件的像素阵列朝向所述基板地配置。
16.如权利要求3所述的拍摄元件，其特征在于，
所述规定数为2的乘方值。
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