WO2012014617A1 - 半導体装置 - Google Patents

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透 日吉
和田　圭司
増田　健良
弘 塩見
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住友電気工業株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device that can increase the degree of freedom in setting a threshold voltage while suppressing a decrease in channel mobility.
  • silicon carbide has been increasingly adopted as a material constituting semiconductor devices in order to enable higher breakdown voltage, lower loss, and use in high-temperature environments.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • a p-type body region having a p-type conductivity is formed, and a channel region is formed in the p-type body region.
  • p-type impurities for example, B (boron), Al (aluminum), etc.
  • the density of the n-type impurity in the n-type body region is increased contrary to the case of the N-channel, so that the threshold voltage is shifted to the minus side and becomes close to the normally-off type. Or a normally-off type.
  • the threshold voltage is adjusted by such a method, there is a problem that the channel mobility is greatly reduced. This is because electron scattering due to the dopant becomes significant by increasing the doping density. Therefore, for example, the doping density of the p-type body region is, for example, about 1 ⁇ 10 16 cm ⁇ 3 to 4 ⁇ 10 16 cm ⁇ 3 .
  • the conventional semiconductor device has a problem that it is difficult to freely set the threshold voltage while ensuring sufficient channel mobility, in particular, to approach the normally-off type or to be the normally-off type. It was.
  • the present invention has been made to address such problems, and an object of the present invention is to provide a semiconductor device capable of increasing the degree of freedom in setting a threshold voltage while suppressing a decrease in channel mobility. That is.
  • a semiconductor device includes a silicon carbide substrate having a main surface with an off angle of 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ plane, the first conductivity type being formed on the main surface.
  • An epitaxially grown layer, an insulating film formed in contact with the epitaxially grown layer, and a region in contact with the insulating film in the epitaxially grown layer are formed with a second conductivity type that is different from the first conductivity type.
  • the impurity density in the body region is 5 ⁇ 10 16 cm ⁇ 3 or more.
  • a silicon carbide substrate having a main surface with an off angle of about 8 ° or less with respect to the ⁇ 0001 ⁇ plane is employed as the silicon carbide substrate.
  • an epitaxial growth layer etc. are formed on the said main surface, and a semiconductor device is produced.
  • a silicon carbide substrate having a main surface with an off angle of 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ plane is employed as a silicon carbide substrate, and an epitaxial growth layer is formed on the main surface
  • impurities for example, p-type impurities such as B and Al
  • a silicon carbide substrate having a main surface with an off angle of 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ plane is employed, and a body region is formed in the epitaxial growth layer formed on the main surface. It is formed. Therefore, even when a body region having a high doping density of 5 ⁇ 10 16 cm ⁇ 3 or more is formed and the threshold voltage is shifted to the positive side, a decrease in channel mobility is suppressed. As a result, according to the semiconductor device of the present invention, it is possible to provide a semiconductor device capable of increasing the degree of freedom in setting a threshold voltage while suppressing a decrease in channel mobility.
  • impurity means an impurity that generates majority carriers when introduced into silicon carbide.
  • an angle formed between the off orientation of the main surface and the ⁇ 01-10> direction may be 5 ° or less.
  • the ⁇ 01-10> direction is a typical off orientation in a silicon carbide substrate. Then, by setting the variation in off orientation due to the variation in slicing in the substrate manufacturing process to 5 ° or less, the formation of an epitaxially grown layer on the silicon carbide substrate can be facilitated.
  • the off angle of the main surface with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 01-10> direction may be -3 ° or more and 5 ° or less.
  • the off angle with respect to the plane orientation ⁇ 03-38 ⁇ is set to ⁇ 3 ° or more and + 5 ° or less.
  • the channel mobility is particularly high within this range. Is based on the obtained.
  • the “off angle with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 01-10> direction” means an orthogonal projection of the normal of the principal surface to a plane including the ⁇ 01-10> direction and the ⁇ 0001> direction. It is an angle formed with the normal of the ⁇ 03-38 ⁇ plane, and its sign is positive when the orthographic projection approaches parallel to the ⁇ 01-10> direction, and the orthographic projection is in the ⁇ 0001> direction. The case of approaching parallel to is negative.
  • the surface orientation of the main surface is more preferably ⁇ 03-38 ⁇ , and the surface orientation of the main surface is more preferably ⁇ 03-38 ⁇ .
  • the surface orientation of the main surface is substantially ⁇ 03-38 ⁇ , taking into account the processing accuracy of the substrate, etc., the substrate is within an off-angle range where the surface orientation can be substantially regarded as ⁇ 03-38 ⁇ .
  • the off-angle range is, for example, a range where the off-angle is ⁇ 2 ° with respect to ⁇ 03-38 ⁇ .
  • the angle formed between the off orientation of the main surface and the ⁇ 2110> direction may be 5 ° or less.
  • the ⁇ -2110> direction is a typical off orientation in the silicon carbide substrate, similarly to the ⁇ 01-10> direction. Then, by setting the variation in off orientation due to the variation in slicing in the manufacturing process of the substrate to ⁇ 5 °, formation of an epitaxially grown layer on the silicon carbide substrate can be facilitated.
  • the main surface may be a surface on the carbon surface side of silicon carbide constituting the silicon carbide substrate.
  • the (0001) plane of hexagonal single crystal silicon carbide is defined as the silicon plane, and the (000-1) plane is defined as the carbon plane. That is, when adopting a configuration in which the angle between the off orientation of the main surface and the ⁇ 01-10> direction is 5 ° or less, the main surface is made close to the (0-33-8) plane.
  • the channel mobility can be further improved.
  • the impurity density in the body region may be 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the threshold voltage can be set with a sufficient degree of freedom. If a doping density exceeding 1 ⁇ 10 20 cm ⁇ 3 is employed, problems such as deterioration of crystallinity may occur.
  • the semiconductor device may be a normally-off type.
  • the doping density of the body region is increased to such an extent that it is normally off, according to the semiconductor device of the present invention, the decrease in channel mobility can be sufficiently suppressed.
  • the semiconductor device may further include a gate electrode disposed in contact with the insulating film, and the gate electrode may be made of second conductivity type polysilicon. That is, when the second conductivity type is p-type, the gate electrode is made of p-type polysilicon, and when the second conductivity type is n-type, the gate electrode is made of n-type polysilicon. it can.
  • P-type polysilicon refers to polysilicon whose majority carriers are holes
  • n-type polysilicon refers to polysilicon whose majority carriers are electrons. By doing so, it becomes easy to make the semiconductor device normally-off type.
  • the semiconductor device may further include a gate electrode disposed in contact with the insulating film, and the gate electrode may be made of n-type polysilicon. By doing so, the switching speed of the semiconductor device can be improved.
  • the insulating film may have a thickness of 25 nm to 70 nm. If the thickness of the insulating film is less than 25 nm, dielectric breakdown may occur during operation. On the other hand, when the thickness of the insulating film exceeds 70 nm, it is necessary to increase the absolute value of the gate voltage when the insulating film is used as a gate insulating film. Therefore, the above problem can be easily solved by setting the thickness of the insulating film to 25 nm or more and 70 nm or less.
  • the first conductivity type may be n-type and the second conductivity type may be p-type. That is, the semiconductor device may be an N channel type. By doing so, it is possible to provide a semiconductor device using electrons as majority carriers, which can easily ensure high mobility.
  • the impurity density in the body region may be 8 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 18 cm ⁇ 3 or less. By doing so, it becomes possible to obtain a threshold voltage of about 0 to 5 V at a normal operating temperature.
  • the semiconductor device of the present application can be easily replaced with a semiconductor device employing silicon as a material, and the semiconductor device can be stably made a normally-off type. In addition, a significant reduction in channel mobility due to an increase in impurity density can be avoided.
  • the threshold voltage at which the weak inversion layer is formed in the region in contact with the insulating film in the body region may be 2 V or more in a temperature range of room temperature to 100 ° C.
  • the normally-off state can be more reliably maintained at the normal operating temperature.
  • the room temperature is specifically 27 ° C.
  • the threshold voltage may be 3 V or more at 100 ° C. Thereby, even when the operating temperature is high, the normally-off state can be more reliably maintained.
  • the threshold voltage may be 1 V or more at 200 ° C. Thereby, even when the operating temperature is higher, the normally-off state can be more reliably maintained.
  • the temperature dependence of the threshold voltage may be ⁇ 10 mV / ° C. or higher. By doing so, the normally-off state can be stably maintained.
  • the channel mobility of electrons at room temperature may be 30 cm 2 / Vs or higher. By doing so, it becomes easy to sufficiently suppress the on-resistance of the semiconductor device.
  • the channel mobility of electrons at 100 ° C. may be 50 cm 2 / Vs or more. Thereby, even when the operating temperature is high, the on-resistance of the semiconductor device can be sufficiently suppressed.
  • the temperature dependence of the electron channel mobility may be ⁇ 0.3 cm 2 / Vs ° C. or more. As a result, the on-resistance of the semiconductor device can be stably suppressed.
  • the barrier height at the interface between the epitaxial growth layer and the insulating film may be 2.2 eV or more and 2.6 eV or less.
  • Such a barrier height can be easily achieved by employing a silicon carbide substrate having a main surface with an off angle of 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ plane.
  • the barrier height refers to the size of the band gap between the conduction band of the epitaxial growth layer and the conduction band of the insulating film.
  • the channel resistance that is the resistance value in the channel region formed in the body region may be smaller than the drift resistance that is the resistance value in the epitaxial growth layer other than the channel region.
  • the on-resistance of the semiconductor device can be reduced.
  • Such a relationship between channel resistance and drift resistance can be easily achieved by employing a silicon carbide substrate having a main surface with an off angle of 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ plane.
  • the semiconductor device may be a DiMOSFET (Double Implanted MOSFET).
  • the semiconductor device of the present invention is also suitable for a DiMOSFET having a relatively simple structure.
  • the semiconductor device of the present invention it is possible to provide a semiconductor device capable of increasing the degree of freedom in setting the threshold voltage while suppressing a decrease in channel mobility.
  • FIG. 2 is a schematic cross-sectional view showing the structure of a MOSFET in the first embodiment.
  • FIG. 3 is a flowchart showing an outline of a method for manufacturing a MOSFET in the first embodiment.
  • FIG. 6 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET in the first embodiment.
  • FIG. 6 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET in the first embodiment.
  • FIG. 6 is a schematic cross sectional view for illustrating the method for manufacturing the MOSFET in the first embodiment. It is a figure which shows the heat pattern of NO annealing and Ar annealing. 6 is a schematic cross-sectional view showing a structure of an IGBT in a second embodiment.
  • FIG. 5 is a flowchart showing an outline of a method for manufacturing an IGBT in a second embodiment.
  • FIG. 11 is a schematic cross sectional view for illustrating the method for manufacturing the IGBT in the second embodiment.
  • FIG. 11 is a schematic cross sectional view for illustrating the method for manufacturing the IGBT in the second embodiment.
  • FIG. 11 is a schematic cross sectional view for illustrating the method for manufacturing the IGBT in the second embodiment.
  • MOSFET 100 which is a semiconductor device (DiMOSFET) in the present embodiment, includes a silicon carbide substrate 1 whose conductivity type is n-type (first conductivity type), and silicon carbide made of silicon carbide and whose conductivity type is n-type.
  • a buffer layer 2 made of silicon carbide and having a conductivity type of n type, a pair of p type body regions 4 having a conductivity type of p type (second conductivity type), and n having a conductivity type of n type.
  • + Region 5 and p + region 6 having p type conductivity.
  • Buffer layer 2 is formed on one main surface 1A of silicon carbide substrate 1 and has an n-type conductivity by including an n-type impurity.
  • Drift layer 3 is formed on buffer layer 2 and has an n-type conductivity by including an n-type impurity.
  • the n-type impurity contained in the drift layer 3 is, for example, N (nitrogen), and is contained at a lower concentration (density) than the n-type impurity contained in the buffer layer 2.
  • Buffer layer 2 and drift layer 3 are epitaxial growth layers formed on one main surface 1 ⁇ / b> A of silicon carbide substrate 1.
  • the pair of p-type body regions 4 are formed separately from each other so as to include a main surface 3A opposite to the main surface on the silicon carbide substrate 1 side in the epitaxial growth layer, and p-type impurities (conductivity type is p-type). By including an impurity), the conductivity type is p-type.
  • the p-type impurity contained in p-type body region 4 is, for example, aluminum (Al), boron (B), or the like.
  • the n + region 5 is formed inside each of the pair of p-type body regions 4 so as to include the main surface 3 ⁇ / b > A and be surrounded by the p-type body region 4.
  • the n + region 5 contains an n-type impurity, such as P, at a higher concentration (density) than the n-type impurity contained in the drift layer 3.
  • P + region 6 includes main surface 3 ⁇ / b > A , is surrounded by p type body region 4, and is formed inside each of the pair of p type body regions 4 so as to be adjacent to n + region 5.
  • the p + region 6 contains a p-type impurity such as Al at a higher concentration (density) than the p-type impurity contained in the p-type body region 4.
  • the buffer layer 2, the drift layer 3, the p-type body region 4, the n + region 5 and the p + region 6 constitute an active layer 7.
  • MOSFET 100 includes a gate oxide film 91 as a gate insulating film, a gate electrode 93, a pair of source contact electrodes 92, an interlayer insulating film 94, a source wiring 95, and a drain electrode 96. And.
  • Gate oxide film 91 is formed on main surface 3A of the epitaxial growth layer so as to contact main surface 3A and extend from the upper surface of one n + region 5 to the upper surface of the other n + region 5,
  • it is made of silicon dioxide (SiO 2 ).
  • Gate electrode 93 is arranged in contact with gate oxide film 91 so as to extend from one n + region 5 to the other n + region 5.
  • the gate electrode 93 is made of a conductor such as polysilicon or Al to which impurities are added.
  • Source contact electrode 92 extends from each of the pair of n + regions 5 in a direction away from gate oxide film 91 to reach p + region 6 and is in contact with main surface 3A. .
  • the source contact electrode 92 is made of a material capable of ohmic contact with the n + region 5 such as Ni x Si y (nickel silicide).
  • Interlayer insulating film 94 is formed to surround gate electrode 93 on main surface 3A of drift layer 3 and to extend from one p-type body region 4 to the other p-type body region 4, for example, it is made from silicon dioxide (SiO 2) which is an insulator.
  • Source wiring 95 surrounds interlayer insulating film 94 on main surface 3 ⁇ / b> A of drift layer 3 and extends to the upper surface of source contact electrode 92.
  • the source wiring 95 is made of a conductor such as Al and is electrically connected to the n + region 5 through the source contact electrode 92.
  • Drain electrode 96 is formed in contact with the main surface of silicon carbide substrate 1 opposite to the side on which drift layer 3 is formed. Drain electrode 96 is made of a material capable of making ohmic contact with silicon carbide substrate 1 such as Ni x Si y , and is electrically connected to silicon carbide substrate 1.
  • MOSFET 100 in the state where the voltage of gate electrode 93 is lower than the threshold voltage, that is, in the off state, even if a voltage is applied to the drain electrode, p-type body region 4 located immediately below gate oxide film 91 drifts. The pn junction with the layer 3 is reverse-biased and becomes non-conductive.
  • a voltage equal to or higher than the threshold voltage is applied to the gate electrode 93, an inversion layer is formed in the channel region in the vicinity of the p-type body region 4 in contact with the gate oxide film 91.
  • n + region 5 and drift layer 3 are electrically connected, and a current flows between source line 95 and drain electrode 96.
  • the off angle with respect to ⁇ 0001 ⁇ plane of main surface 1A of silicon carbide substrate 1 is not less than 50 ° and not more than 65 °. For this reason, even when the p-type body region 4 having a high doping density of 5 ⁇ 10 16 cm ⁇ 3 or more is formed and the threshold voltage is shifted to the plus side, carriers (electrons) in the channel region are A decrease in mobility (channel mobility) is suppressed. As a result, the MOSFET 100 is a MOSFET that can shift to the plus side while suppressing a decrease in channel mobility and can be brought close to a normal-off type or a normally-off type. From the viewpoint of further shifting the threshold voltage to the positive side, the p-type impurity density in the p-type body region 4 may be 1 ⁇ 10 17 cm ⁇ 3 or more, and further 5 ⁇ 10 17 cm ⁇ 3 or more. You can also
  • the angle formed between the off orientation of main surface 1A of silicon carbide substrate 1 and the ⁇ 01-10> direction is preferably 5 ° or less. Thereby, formation of an epitaxial growth layer (buffer layer 2, drift layer 3) on silicon carbide substrate 1 can be facilitated.
  • the off angle of the main surface 1A with respect to the ⁇ 03-38 ⁇ plane in the ⁇ 01-10> direction is preferably -3 ° or more and 5 ° or less, and the main surface 1A is substantially the ⁇ 03-38 ⁇ plane. It is more preferable that Thereby, channel mobility can be further improved.
  • the angle formed between the off orientation of the main surface 1A and the ⁇ -2110> direction may be 5 ° or less. Thereby, formation of an epitaxial growth layer (buffer layer 2, drift layer 3) on silicon carbide substrate 1 can be facilitated.
  • main surface 1A is preferably a surface on the carbon surface side of silicon carbide constituting silicon carbide substrate 1. Thereby, the channel mobility can be further improved.
  • the p-type impurity density in the p-type body region 4 is preferably 1 ⁇ 10 20 cm ⁇ 3 or less. Thereby, deterioration of crystallinity etc. can be suppressed.
  • the MOSFET 100 may be a normally-off type. Even when the doping density of the p-type body region is increased to such an extent that it is normally off, the MOSFET 100 can sufficiently suppress the decrease in channel mobility.
  • the gate electrode 93 may be made of p-type polysilicon. As a result, the threshold voltage can be easily shifted to the plus side, and the MOSFET 100 can be easily made a normally-off type.
  • the gate electrode 93 may be made of n-type polysilicon. By doing in this way, the switching speed of MOSFET100 can be improved.
  • the p-type impurity density in p-type body region 4 may be 8 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 18 cm ⁇ 3 or less. By doing so, it becomes possible to obtain a threshold voltage of about 0 to 5 V at a normal operating temperature. As a result, the MOSFET 100 can be easily replaced with a MOSFET employing silicon as a material, and the MOSFET 100 can be stably made a normally-off type. In addition, a significant reduction in channel mobility due to an increase in impurity density can be avoided.
  • the thickness of gate oxide film 91 may be not less than 25 nm and not more than 70 nm. If the thickness of the gate oxide film 91 is less than 25 nm, dielectric breakdown may occur during operation. On the other hand, if it exceeds 70 nm, the gate voltage needs to be increased. Therefore, the thickness of the gate oxide film 91 is preferably 25 nm or more and 70 nm or less.
  • the threshold voltage may be 2 V or higher in a temperature range of room temperature to 100 ° C. As a result, the normally-off state can be more reliably maintained at the normal operating temperature.
  • the threshold voltage may be 3V or more at 100 ° C. Thereby, even when the operating temperature is high, the normally-off state can be more reliably maintained.
  • the threshold voltage may be 1 V or more at 200 ° C. Thereby, even when the operating temperature is higher, the normally-off state can be more reliably maintained.
  • the temperature dependence of the threshold voltage may be ⁇ 10 mV / ° C. or higher. By doing so, the normally-off state can be stably maintained.
  • the channel mobility of electrons at room temperature is preferably 30 cm 2 / Vs or higher. Thereby, it becomes easy to sufficiently suppress the on-resistance of the MOSFET 100.
  • the channel mobility of electrons at 100 ° C. may be 50 cm 2 / Vs or more. Thereby, even when the operating temperature is high, the on-resistance of MOSFET 100 can be sufficiently suppressed.
  • the channel mobility of electrons at 150 ° C. may be 40 cm 2 / Vs or more. Thereby, even when the operating temperature is higher, the on-resistance of MOSFET 100 can be sufficiently suppressed.
  • MOSFET 100 the temperature dependence of the channel mobility of electrons may be ⁇ 0.3 cm 2 / Vs ° C. or higher. As a result, the on-resistance of MOSFET 100 can be stably suppressed.
  • the barrier height at the interface between the epitaxial growth layer and gate oxide film 91 may be 2.2 eV or more and 2.6 eV or less. Thereby, high channel mobility can be secured while suppressing leakage current.
  • MOSFET 100 in the ON state, the channel resistance that is the resistance value in the channel region formed in p type body region 4 is smaller than the drift resistance that is the resistance value in the epitaxial growth layer other than p type body region 4. It may be. Thereby, the on-resistance of MOSFET 100 can be reduced.
  • a silicon carbide substrate preparation step is performed as a step (S110).
  • silicon carbide substrate 1 having main surface 1A having an off angle of 50 ° or more and 65 ° or less with respect to the ⁇ 0001 ⁇ plane is prepared.
  • buffer layer 2 and drift layer 3 made of silicon carbide are sequentially formed on one main surface 1A of silicon carbide substrate 1 by epitaxial growth.
  • an ion implantation step is performed as a step (S130).
  • step (S130) referring to FIGS. 3 and 4, first, ion implantation for forming p type body region 4 is performed. Specifically, for example, Al (aluminum) ions are implanted into drift layer 3 to form p-type body region 4. Next, ion implantation for forming the n + region 5 is performed. Specifically, for example, P (phosphorus) ions are implanted into p type body region 4 to form n + region 5 in p type body region 4. Further, ion implantation for forming the p + region 6 is performed.
  • Al ions are implanted into the p-type body region 4, thereby forming a p + region 6 in the p-type body region 4.
  • the ion implantation can be performed by, for example, forming a mask layer made of silicon dioxide (SiO 2 ) on the main surface of the drift layer 3 and having an opening in a desired region where ion implantation is to be performed.
  • an activation annealing step is performed as a step (S140).
  • this step (S140) for example, heat treatment is performed by heating to 1700 ° C. in an inert gas atmosphere such as argon and holding for 30 minutes. Thereby, the impurities implanted in the step (S130) are activated.
  • an oxide film forming step is performed as a step (S150).
  • this step (S150) referring to FIGS. 4 and 5, for example, an oxide film (gate oxide film) 91 is formed by performing a heat treatment of heating to 1300 ° C. in an oxygen atmosphere and holding for 60 minutes. Is done.
  • a NO annealing step is performed as a step (S160).
  • nitric oxide (NO) gas is employed as the atmospheric gas, and heat treatment is performed in the atmospheric gas.
  • a condition for this heat treatment for example, a condition of holding at a temperature of 1100 ° C. or higher and 1300 ° C. or lower for about 1 hour can be employed.
  • nitrogen atoms are introduced into the interface region between the oxide film 91 and the drift layer 3.
  • formation of interface states in the interface region between oxide film 91 and drift layer 3 is suppressed, and the channel mobility of MOSFET 100 finally obtained can be improved.
  • a process using NO gas as the atmospheric gas is adopted, but other gas capable of introducing nitrogen atoms into the interface region between oxide film 91 and drift layer 3 is used.
  • a process may be employed.
  • an Ar annealing step is performed as a step (S170).
  • argon (Ar) gas is employed as the atmospheric gas, and heat treatment is performed in the atmospheric gas.
  • a condition for this heat treatment for example, a condition in which the heating temperature in the step (S160) is exceeded and the temperature is lower than the melting point of the oxide film 91 for about 1 hour can be employed.
  • the formation of interface states in the interface region between oxide film 91 and drift layer 3 is further suppressed, and the channel mobility of MOSFET 100 finally obtained can be improved.
  • a process using Ar gas as the atmospheric gas is employed, but a process using other inert gas such as nitrogen gas instead of Ar gas may be employed.
  • a condition for holding at a temperature exceeding the heating temperature in the step (S160) can be adopted as a condition for the heat treatment.
  • carbon atoms as interstitial atoms remaining in the interface region between oxide film 91 and drift layer 3 as a result of formation of oxide film 91 can be effectively diffused into drift layer 3.
  • the channel mobility of the MOSFET 100 finally obtained can be further improved.
  • steps (S160) and (S170) can be performed as shown in FIG.
  • the horizontal axis indicates the processing time
  • the vertical axis indicates the temperature (heat treatment temperature).
  • the heat treatment temperature (T 2 ) of Ar annealing (heating time: b) performed as the step (S170) is changed to NO annealing (step S160).
  • the heat treatment temperature (T 1 ) in the step (S160) is 900 ° C. to 1400 ° C.
  • the heat treatment temperature (T 2 ) in the step (S170) is higher than T 1 and 1000 ° C. to 1500 ° C. Can do.
  • an electrode forming step is performed as a step (S180).
  • gate electrode 93 made of polysilicon which is a conductor doped with impurities at a high concentration is formed by, for example, CVD, photolithography and etching.
  • an interlayer insulating film 94 made of SiO 2 as an insulator is formed on the main surface 3A so as to surround the gate electrode 93 by, eg, CVD.
  • the interlayer insulating film 94 and the oxide film 91 in the region where the source contact electrode 92 is formed are removed by photolithography and etching.
  • a nickel (Ni) film formed by vapor deposition is heated and silicided, whereby the source contact electrode 92 and the drain electrode 96 are formed.
  • source wiring 95 made of Al as a conductor surrounds interlayer insulating film 94 on main surface 3A and extends to the upper surfaces of n + region 5 and source contact electrode 92. To be formed. With the above procedure, MOSFET 100 in the present embodiment is completed.
  • IGBT 200 which is a semiconductor device in the second embodiment has the same structure as MOSFET 100 in the first embodiment with respect to the plane orientation of the silicon carbide substrate and the p-type impurity density of the p-type body region, thereby providing the same effects. .
  • IGBT 200 which is a semiconductor device in the present embodiment includes a silicon carbide substrate 201 having a conductivity type of p-type, and a buffer layer 202 (the conductivity type may be n-type or p-type).
  • the conductivity type may be n-type or p-type.
  • a pair of p type body regions 204 having a conductivity type of p type, an n + region 205 having a conductivity type of n type, and p having a conductivity type of p type.
  • + Region 206 made of silicon carbide and having a conductivity type of n type, a pair of p type body regions 204 having a conductivity type of p type, an n + region 205 having a conductivity type of n type, and p having a conductivity type of p type.
  • Buffer layer 202 is formed on one main surface 201 ⁇ / b> A of silicon carbide substrate 201 and contains a higher concentration of impurities than drift layer 203.
  • Drift layer 203 is formed on buffer layer 202, and has an n-type conductivity by including an n-type impurity.
  • Buffer layer 202 and drift layer 203 are epitaxial growth layers formed on one main surface 201 ⁇ / b> A of silicon carbide substrate 201.
  • the pair of p-type body regions 204 are formed separately from each other so as to include a main surface 203A opposite to the main surface on the silicon carbide substrate 201 side in the epitaxial growth layer. Is p-type.
  • the p-type impurity contained in p-type body region 204 is, for example, aluminum (Al), boron (B), or the like.
  • N + region 205 is formed inside each of the pair of p-type body regions 204 so as to include main surface 203 ⁇ / b > A and be surrounded by p-type body region 204.
  • the n + region 205 contains an n-type impurity such as P at a higher concentration (density) than the n-type impurity contained in the drift layer 203.
  • the p + region 206 includes the main surface 203A, is surrounded by the p type body region 204, and is formed inside each of the pair of p type body regions 204 so as to be adjacent to the n + region 205.
  • the p + region 206 contains a p-type impurity such as Al at a higher concentration (density) than the p-type impurity contained in the p-type body region 204.
  • the buffer layer 202, drift layer 203, p-type body region 204, n + region 205 and p + region 206 constitute an active layer 207.
  • IGBT 200 includes gate oxide film 291 as a gate insulating film, gate electrode 293, a pair of emitter contact electrodes 292, interlayer insulating film 294, emitter wiring 295, and collector electrode 296. And.
  • Gate oxide film 291 is formed on main surface 203A of the epitaxial growth layer so as to contact main surface 203A and extend from the upper surface of one n + region 205 to the upper surface of the other n + region 205,
  • it is made of silicon dioxide (SiO 2 ).
  • Gate electrode 293 is disposed in contact with gate oxide film 291 so as to extend from one n + region 205 to the other n + region 205.
  • the gate electrode 293 is made of a conductor such as polysilicon doped with impurities or Al.
  • the emitter contact electrode 292 extends from each of the pair of n + regions 205 to the p + region 206 and is in contact with the main surface 203A.
  • the emitter contact electrode 292 is made of a material that can make ohmic contact with both the n + region 205 and the p + region 206, such as nickel silicide.
  • Interlayer insulating film 294 is formed on main surface 203A of drift layer 203 so as to surround gate electrode 293 and to extend from one p-type body region 204 to the other p-type body region 204. It is made from silicon dioxide (SiO 2) which is an insulator.
  • Emitter wiring 295 surrounds interlayer insulating film 294 on main surface 203 A of drift layer 203 and extends to the upper surface of emitter contact electrode 292.
  • the emitter wiring 295 is made of a conductor such as Al and is electrically connected to the n + region 205 through the emitter contact electrode 292.
  • the collector electrode 296 is formed in contact with the main surface of the silicon carbide substrate 201 opposite to the side on which the drift layer 203 is formed.
  • Collector electrode 296 is made of a material capable of making ohmic contact with silicon carbide substrate 201, such as nickel silicide, and is electrically connected to silicon carbide substrate 201.
  • the operation of the IGBT 200 will be described.
  • a voltage is applied to gate electrode 293 and the voltage exceeds a threshold value, an inversion layer is formed in p-type body region 204 in contact with gate oxide film 291 under gate electrode 293, and an n + region 205 and the drift layer 203 are electrically connected.
  • electrons are injected from n + region 205 into drift layer 203, and holes are supplied to drift layer 203 from silicon carbide substrate 201 via buffer layer 202 correspondingly.
  • the IGBT 200 is turned on, conductivity modulation occurs in the drift layer 203, and a current flows with the resistance between the emitter contact electrode 292 and the collector electrode 296 lowered.
  • the inversion layer is not formed, so that a reverse bias state is maintained between the drift layer 203 and the p-type body region 204. As a result, the IGBT 200 is turned off and no current flows.
  • the off angle with respect to the ⁇ 0001 ⁇ plane of main surface 201A of silicon carbide substrate 201 is not less than 50 ° and not more than 65 °. For this reason, even when the p-type body region 204 having a high doping density of 5 ⁇ 10 16 cm ⁇ 3 or more is formed and the threshold voltage is shifted to the plus side, the carrier (electrons) in the channel region is A decrease in mobility (channel mobility) is suppressed. As a result, the IGBT 200 is an IGBT that can set a high threshold voltage while suppressing a decrease in channel mobility.
  • Silicon carbide substrate 201 and p type body region 204 in the present embodiment correspond to silicon carbide substrate 1 and p type body region 4 in the first embodiment, respectively. Then, the plane orientations of silicon carbide substrate 1 and silicon carbide substrate 201 and the p-type impurity density of p-type body region 4 and p-type body region 204 can have the same configuration.
  • a silicon carbide substrate preparation step is first performed as a step (S210).
  • silicon carbide substrate 201 having main surface 201A having an off angle with respect to the ⁇ 0001 ⁇ plane of 50 ° to 65 ° is prepared.
  • an epitaxial growth step is performed as a step (S220).
  • buffer layer 202 and drift layer 203 are sequentially formed on one main surface 201A of silicon carbide substrate 201 by epitaxial growth.
  • an ion implantation step is performed as a step (S230).
  • ion implantation for forming p type body region 204 is performed.
  • p-type body region 204 is formed by implanting Al (aluminum) ions into drift layer 203.
  • ion implantation for forming the n + region 205 is performed.
  • P (phosphorus) ions are implanted into p-type body region 204 to form n + region 205 in p-type body region 204.
  • ion implantation for forming the p + region 206 is performed.
  • Al ions are implanted into p-type body region 204 to form p + region 206 in p-type body region 204.
  • the ion implantation can be performed by, for example, forming a mask layer made of silicon dioxide (SiO 2 ) on the main surface of the drift layer 203 and having an opening in a desired region where ion implantation is to be performed.
  • an activation annealing step is performed as a step (S240).
  • a heat treatment is performed in which heating is performed at 1700 ° C. in an inert gas atmosphere such as argon and held for 30 minutes. Thereby, the impurities implanted in the step (S230) are activated.
  • an oxide film forming step is performed as a step (S250).
  • this step (S250) referring to FIGS. 10 and 11, for example, an oxide film (gate oxide film) 291 is formed by performing a heat treatment of heating to 1300 ° C. and holding for 60 minutes in an oxygen atmosphere. Is done.
  • Steps (S260) and (S270) can be performed in the same manner as steps (S160) and (S170) in the first embodiment. Thereby, the channel mobility of IGBT200 finally obtained can be improved.
  • an electrode forming step is performed as a step (S280).
  • insulator is formed by, for example, CVD.
  • An interlayer insulating film 294 made of SiO 2 is formed on the main surface 203A so as to surround the gate electrode 293.
  • the emitter contact electrode 292 and the collector electrode 296 are formed by heating and siliciding a nickel (Ni) film formed by, for example, an evaporation method.
  • the emitter wiring 295 made of Al as a conductor surrounds the interlayer insulating film 294 on the main surface 203A and extends to the upper surfaces of the n + region 205 and the emitter contact electrode 292 by, for example, vapor deposition. Formed to exist.
  • the IGBT 200 in the present embodiment is completed by the above procedure.
  • Example 1 An experiment was conducted to confirm the relationship between the doping density of the p-type impurity and the threshold voltage in the p-type body region. Specifically, first, an experimental MOSFET (sample) was fabricated by a process including a NO annealing step and an Ar annealing step as in the first embodiment. Here, a plurality of samples having different p-type impurity doping densities in the p-type body region were produced. And the threshold voltage was measured about each sample.
  • FIG. 12 The experimental results are shown in FIG. In FIG. 12, the horizontal axis represents the doping density of the p-type impurity in the p-type body region, and the vertical axis represents the threshold voltage.
  • circles are data points obtained as a result of the experiment.
  • the curve in FIG. 12 is a theoretical curve of the relationship between the doping density and the threshold voltage.
  • the theoretical curve corresponds to the following formula (1).
  • n i is the intrinsic carrier density in the formula (1)
  • C ox is the oxide film capacitance
  • phi m and phi s are each a metal and a semiconductor work function
  • V Qeff shows the voltage shift component due to the effective fixed charge.
  • ⁇ V Qeff ⁇ 1.9V.
  • the data points obtained by the experiment are distributed along the theoretical curve. From FIG. 12, by setting the doping density of the p-type impurity in the p-type body region to 8 ⁇ 10 16 cm ⁇ 3 or more, a positive threshold voltage can be stably obtained, that is, normally-off can be achieved. I understand.
  • Example 2 An experiment was conducted to investigate the relationship between the doping density of the p-type impurity and the channel mobility in the p-type body region.
  • the experimental procedure is as follows.
  • a silicon carbide substrate in which the plane orientation of one main surface is the (0-33-8) plane was prepared, and an epitaxial growth layer or the like was formed on the main surface to prepare a MOSFET sample.
  • a plurality of samples were produced in which the p-type impurity doping density in the p-type body region was changed in the range of 2 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • the gate oxide film was formed by heating to 1200-1300 ° C. in an oxygen atmosphere and holding for about 60 minutes. Thereafter, the NO annealing treatment was performed by heating to 1100 to 1200 ° C. in an NO atmosphere and holding for about 60 minutes. Further, Ar annealing treatment was performed by heating to 1200-1300 ° C. in an Ar atmosphere and holding for about 60 minutes (Example).
  • the doping density is 2 ⁇ 10 16 cm ⁇ 3 to 1 ⁇
  • the channel mobility is reduced by about 25%.
  • the doping density is 2 ⁇ 10 16 cm ⁇ 3 to 1 Even when it is increased to ⁇ 10 17 cm -3 , the channel mobility hardly decreases.
  • the channel mobility in the MOSFET of the example is significantly higher in absolute value than the channel mobility in the MOSFET of the comparative example. That is, it can be seen that the semiconductor device of the example has higher channel mobility than the semiconductor device of the comparative example, and the difference further increases as the doping density in the p-type body region increases. From the above experimental results, it was confirmed that the threshold voltage can be shifted to the positive side while suppressing a decrease in channel mobility according to the semiconductor device of the present invention.
  • Example 3 An experiment was conducted to investigate the threshold voltage of a MOSFET which is a semiconductor device of the present invention.
  • the target MOSFET was manufactured by the manufacturing method shown in the first embodiment. Using this MOSFET, the value of the drain current when the gate voltage was changed was measured. And the graph which plotted this measurement result was created, and the threshold voltage was calculated
  • the horizontal axis represents the gate voltage (V G ), the left vertical axis represents the log-scale drain current (I d ), and the right vertical axis represents the linear-scale drain current (I d ).
  • the bold line indicates the log scale drain current (log I d ), and the thin line indicates the linear scale drain current (linear I d ).
  • the threshold voltage (dots) obtained from the curve showing the drain current on the log scale, compared to the threshold voltage (see point B) obtained by extending the linear portion of the curve showing the drain current on the linear scale. A) is smaller.
  • the threshold voltage obtained from the curve indicating the log-scale drain current is a thin channel region (weak inversion layer) first in a region in contact with the gate oxide film in the p-type body region when the gate voltage is increased. ) Indicates the voltage at which it is formed.
  • the gate voltage at which the weak inversion layer is formed is treated as a threshold voltage.
  • Example 4 A MOSFET which is a semiconductor device of the present invention was fabricated, and an experiment was conducted to investigate the temperature dependence of the threshold voltage.
  • a MOSFET was manufactured in the same manner as in the first embodiment.
  • the epitaxial growth layer was formed on the ⁇ 03-38 ⁇ plane (that is, the (0-33-8) plane) on the carbon plane side of the silicon carbide substrate.
  • two types of MOSFETs having p-type impurity (Al) densities in the p-type body region of 1 ⁇ 10 18 cm ⁇ 3 (Example A) and 5 ⁇ 10 17 cm ⁇ 3 (Example B) were produced.
  • the threshold voltages of the MOFETs of Examples A and B are higher than those of the comparative example, and are 2 V or higher in a temperature range of room temperature to 100 ° C., and the normally-off state is stable. It is possible to maintain.
  • the threshold voltage of the MOSFET of Example A is 3 V or higher at 100 ° C. and 1 V or higher at 200 ° C., and it is possible to stably maintain a normally-off state even at higher temperatures. .
  • the temperature dependence of the threshold voltage (the slope of the approximate line in the figure) is ⁇ 7 mV / ° C. and ⁇ 6 mV / ° C., which is ⁇ 10 mV / ° C.
  • the absolute values of the temperature dependence are 7 mV / ° C. and 6 mV / ° C., respectively, and are 10 mV / ° C. or less. . As a result, it is possible to stably maintain a normally-off state.
  • Example 5 A MOSFET which is a semiconductor device of the present invention was fabricated, and an experiment was conducted to investigate the temperature dependence of the electron channel mobility.
  • a MOSFET was manufactured in the same manner as in the first embodiment.
  • the epitaxial growth layer was formed on the ⁇ 03-38 ⁇ plane (namely, (0-33-8) plane) on the carbon plane side of the silicon carbide substrate (Example C).
  • a MOSFET in which an epitaxial growth layer was formed on the ⁇ 0001 ⁇ plane (that is, the (0001) plane) of the silicon carbide substrate in the same manufacturing method was also manufactured (Comparative Example B).
  • the channel mobility of the MOFET of Example C is higher than that of Comparative Example B, and is not only 30 cm 2 / Vs or higher at room temperature, but also 50 cm 2 / Vs or higher at 100 ° C. and 150 ° C. It is 40 cm 2 / Vs or more.
  • the temperature dependence of the electron channel mobility is also ⁇ 0.3 cm 2 / Vs ° C. or more.
  • the absolute value of the temperature dependence of the electron channel mobility is 0.3 cm 2 / Vs ° C. or less. As a result, it is possible to stably suppress the on-resistance of the semiconductor device.
  • Example 6 A MOSFET which is a semiconductor device of the present invention was fabricated, and an experiment was conducted to investigate the relationship between the p-type impurity (Al) density and the threshold voltage in the p-type body region.
  • a MOSFET was manufactured in the same manner as in the first embodiment.
  • the epitaxial growth layer was formed on the ⁇ 03-38 ⁇ plane (that is, the (0-33-8) plane) on the carbon plane side of the silicon carbide substrate.
  • Five types of samples having different p-type impurity (Al) densities in the p-type body region were produced.
  • the electron channel mobility of the sample was investigated. The survey results are shown in FIG. In FIG. 18, the horizontal axis indicates the density of p-type impurity (Al) in the p-type body region, and the vertical axis indicates the threshold voltage.
  • the threshold voltage increases as the impurity density in the p-type body region increases.
  • the threshold voltage is about 0 to 5V.
  • the p-type impurity density in the p-type body region is set to 8 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 18 cm ⁇ 3 or less, so that In addition to being easy to replace and use, it is possible to stably maintain a normally-off state. In addition, a significant reduction in channel mobility due to an increase in impurity density can be avoided.
  • the semiconductor device of the present invention can be applied particularly advantageously to a semiconductor device that is required to increase the degree of freedom in setting a threshold voltage.

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Abstract

　ＭＯＳＦＥＴ（１００）は、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面（１Ａ）を有する炭化珪素基板（１）と、当該主面（１Ａ）上に形成されたバッファ層（２）およびドリフト層（３）と、ドリフト層（３）上に接触して形成されたゲート酸化膜（９１）と、ドリフト層（３）においてゲート酸化膜（９１）と接触する領域を含むように形成され、導電型がｐ型であるｐ型ボディ領域（４）とを備えている。そして、ｐ型ボディ領域（４）におけるｐ型不純物密度は５×１０１６ｃｍ－３以上である。

Description

半導体装置
　本発明は半導体装置に関し、より特定的には、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置に関するものである。
　近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　このような炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境にチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、閾値電圧の調整やチャネル移動度の向上について様々な検討がなされている（たとえばＳｅｉ－Ｈｙｕｎｇ　Ｒｙｕ　ｅｔ　ａｌ．、“Ｃｒｉｔｉｃａｌ　Ｉｓｓｕｅｓ　ｆｏｒ　ＭＯＳ　Ｂａｓｅｄ　Ｐｏｗｅｒ　Ｄｅｖｉｃｅｓ　ｉｎ　４Ｈ－ＳｉＣ”、Ｍａｔｅｒｉａｌｓ　Ｓｃｉｅｎｃｅ　Ｆｏｒｕｍ、２００９年、　Ｖｏｌｓ．６１５－６１７、ｐ７４３－７４８（非特許文献１）参照）。
Ｓｅｉ－Ｈｙｕｎｇ　Ｒｙｕ　ｅｔ　ａｌ．、"Ｃｒｉｔｉｃａｌ　Ｉｓｓｕｅｓ　ｆｏｒ　ＭＯＳ　ＢａｓｅｄＰｏｗｅｒ　Ｄｅｖｉｃｅｓ　ｉｎ　４Ｈ－ＳｉＣ"、Ｍａｔｅｒｉａｌｓ　Ｓｃｉｅｎｃｅ　Ｆｏｒｕｍ、２００９年、　Ｖｏｌｓ．６１５－６１７、ｐ７４３－７４８
　ここで、たとえばＮチャネルのＭＯＳＦＥＴやＩＧＢＴなどの半導体装置においては、導電型がｐ型であるｐ型ボディ領域が形成され、当該ｐ型ボディ領域内にチャネル領域が形成される。そして、ｐ型ボディ領域におけるｐ型不純物（たとえばＢ（硼素）、Ａｌ（アルミニウム）など）の密度（ドーピング密度）を高くすることにより、閾値電圧をプラス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。一方、Ｐチャネルの半導体装置においては、上記Ｎチャネルの場合とは逆にｎ型ボディ領域におけるｎ型不純物の密度を高くすることにより、閾値電圧をマイナス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。
　しかし、このような方法で閾値電圧を調整すると、チャネル移動度が大幅に低下するという問題がある。これは、ドーピング密度を高くすることにより、ドーパントによる電子の散乱が顕著になるためである。そのため、たとえばｐ型ボディ領域のドーピング密度は、たとえば１×１０１６ｃｍ－３～４×１０１６ｃｍ－３程度とされる。その結果、従来の半導体装置においては、十分なチャネル移動度を確保しつつ閾値電圧を自由に設定すること、特にノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることは難しいという問題があった。
　本発明はこのような問題に対応するためになされたものであって、その目的は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することである。
　本発明に従った半導体装置は、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板と、当該主面上に形成され、導電型が第１導電型であるエピタキシャル成長層と、エピタキシャル成長層上に接触して形成された絶縁膜と、エピタキシャル成長層において絶縁膜と接触する領域を含むように形成され、導電型が第１導電型とは異なる第２導電型であるボディ領域とを備えている。そして、ボディ領域における不純物密度は５×１０１６ｃｍ－３以上である。
　本発明者は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高める方策について詳細な検討を行なった結果、以下のような知見を得て本発明に想到した。従来の炭化珪素を素材として採用した半導体装置においては、炭化珪素基板として｛０００１｝面に対するオフ角が８°以下程度の主面を有する炭化珪素基板が採用される。そして、当該主面上にエピタキシャル成長層等が形成されて半導体装置が作製される。このような半導体装置においては、上述のように十分なチャネル移動度を確保しつつ閾値電圧を自由に設定することは困難である。しかし、本発明者の検討によれば、炭化珪素基板の主面における｛０００１｝面に対するオフ角を所定の範囲とした場合、ボディ領域のドーピング密度上昇とチャネル移動度の向上との相反関係が大幅に緩和されることが明らかとなった。より具体的には、炭化珪素基板として｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を採用し、当該主面上にエピタキシャル成長層を形成した構造において、このエピタキシャル成長層に不純物（たとえばｐ型不純物であるＢ、Ａｌなど）を導入してボディ領域を形成した場合、ボディ領域のドーピング密度を上昇させてもチャネル移動度の低下が大幅に抑制される。
　本発明の半導体装置においては、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板が採用され、当該主面上に形成されたエピタキシャル成長層内にボディ領域が形成される。そのため、不純物密度が５×１０１６ｃｍ－３以上という高いドーピング密度のボディ領域を形成し、閾値電圧をプラス側にシフトさせた場合でも、チャネル移動度の低下が抑制される。その結果、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。なお、上述の「不純物」は、炭化珪素中に導入されることにより多数キャリアを生成する不純物を意味する。
　上記半導体装置においては、上記主面のオフ方位と＜０１－１０＞方向とのなす角は５°以下となっていてもよい。
　＜０１－１０＞方向は、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを５°以下とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。
　上記半導体装置においては、上記主面の、＜０１－１０＞方向における｛０３－３８｝面に対するオフ角は－３°以上５°以下であってもよい。
　これにより、チャネル移動度を一層向上させることができる。ここで、面方位{０３－３８}に対するオフ角を－３°以上＋５°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。
　また、「＜０１－１０＞方向における{０３－３８}面に対するオフ角」とは、＜０１－１０＞方向および＜０００１＞方向を含む平面への上記主面の法線の正射影と、{０３－３８}面の法線とのなす角度であり、その符号は、上記正射影が＜０１－１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
　なお、上記主面の面方位は、実質的に{０３－３８}であることがより好ましく、上記主面の面方位は{０３－３８}であることがさらに好ましい。ここで、主面の面方位が実質的に{０３－３８}であるとは、基板の加工精度などを考慮して実質的に面方位が{０３－３８}とみなせるオフ角の範囲に基板の主面の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば{０３－３８}に対してオフ角が±２°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。
　上記半導体装置においては、上記主面のオフ方位と＜－２１１０＞方向とのなす角は５°以下となっていてもよい。
　＜－２１１０＞方向は、上記＜０１－１０＞方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。
　上記半導体装置においては、上記主面は、炭化珪素基板を構成する炭化珪素のカーボン面側の面であってもよい。
　このようにすることにより、チャネル移動度をさらに向上させることができる。ここで、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００－１）面はカーボン面と定義される。つまり、上記主面のオフ方位と＜０１－１０＞方向とのなす角が５°以下である構成を採用する場合、上記主面を（０－３３－８）面に近いものとすることにより、チャネル移動度をさらに向上させることができる。
　上記半導体装置においては、上記ボディ領域における不純物密度は１×１０２０ｃｍ－３以下であってもよい。
　ボディ領域における不純物密度を１×１０２０ｃｍ－３以下としても、閾値電圧は十分な自由度をもって設定することができる。また、１×１０２０ｃｍ－３を超えるドーピング密度を採用すると、結晶性の悪化などの問題が発生する可能性がある。
　上記半導体装置は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にボディ領域のドーピング密度を高くした場合でも、本発明の半導体装置によればチャネル移動度の低下を十分に抑制することができる。
　上記半導体装置においては、上記絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極は第２導電型のポリシリコンからなっていてもよい。すなわち、第２導電型がｐ型である場合、ゲート電極はｐ型ポリシリコンからなるものとし、第２導電型がｎ型である場合、ゲート電極はｎ型ポリシリコンからなるものとすることができる。ｐ型ポリシリコンとは、多数キャリアが正孔であるポリシリコンをいい、ｎ型ポリシリコンとは、多数キャリアが電子であるポリシリコンをいう。このようにすることにより、半導体装置をノーマリーオフ型とすることが容易となる。
　上記半導体装置においては、絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極はｎ型ポリシリコンからなっていてもよい。このようにすることにより、半導体装置のスイッチング速度を向上させることができる。
　上記半導体装置においては、上記絶縁膜の厚みは２５ｎｍ以上７０ｎｍ以下であってもよい。上記絶縁膜の厚みが２５ｎｍ未満では、動作中に絶縁破壊が発生するおそれがある。一方、上記絶縁膜の厚みが７０ｎｍを超える場合、当該絶縁膜をゲート絶縁膜として使用する場合のゲート電圧の絶対値を大きくする必要が生じる。そのため、上記絶縁膜の厚みを２５ｎｍ以上７０ｎｍ以下とすることにより、上記問題点を容易に解消することができる。
　上記半導体装置においては、上記第１導電型はｎ型であり、第２導電型はｐ型であってもよい。すなわち、上記半導体装置は、Ｎチャネル型であってもよい。このようにすることにより、高い移動度を確保することが容易な電子を多数キャリアとする半導体装置を提供することができる。
　上記半導体装置においては、ボディ領域における不純物密度は８×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下であってもよい。このようにすることにより、通常の動作温度において０～５Ｖ程度の閾値電圧を得ることが可能となる。その結果、本願の半導体装置を、珪素を材料として採用した半導体装置と置き換えて使用することが容易になるとともに、半導体装置を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
　上記半導体装置においては、ボディ領域において絶縁膜に接する領域に弱反転層が形成される閾値電圧は、室温以上１００℃以下の温度範囲において２Ｖ以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。ここで、室温とは具体的には２７℃である。
　上記半導体装置においては、上記閾値電圧が１００℃において３Ｖ以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
　上記半導体装置においては、上記閾値電圧が２００℃において１Ｖ以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
　上記半導体装置においては、上記閾値電圧の温度依存性は－１０ｍＶ／℃以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。
　上記半導体装置においては、室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上であってもよい。このようにすることにより、半導体装置のオン抵抗を十分に抑制することが容易となる。
　上記半導体装置においては、１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度が高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。
　上記半導体装置においては、１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度がより高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。
　上記半導体装置においては、電子のチャネル移動度の温度依存性が－０．３ｃｍ２／Ｖｓ℃以上であってもよい。これにより、安定して半導体装置のオン抵抗を抑制することが可能となる。
　上記半導体装置においては、エピタキシャル成長層と絶縁膜との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下であってもよい。
　バリアハイトを大きくすることにより、ゲート絶縁膜として機能する上記絶縁膜中を流れるリーク電流（トンネル電流）を抑制することができる。しかし、上記エピタキシャル成長層が炭化珪素からなる場合、単に絶縁膜との間のバリアハイトが大きい結晶面を絶縁膜と接触する面に採用すると、チャネル移動度が低下するという問題が生じる。これに対し、バリアハイトが２．２ｅＶ以上２．６ｅＶとなる結晶面を絶縁膜と接触する面に採用することにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。このようなバリアハイトは、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を採用することにより、容易に達成することができる。なお、バリアハイトとは、エピタキシャル成長層の伝導帯と絶縁膜の伝導帯との間のバンドギャップの大きさをいう。
　上記半導体装置においては、オン状態において、ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、チャネル領域以外のエピタキシャル成長層における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、半導体装置のオン抵抗を低減することができる。このようなチャネル抵抗とドリフト抵抗との関係は、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を採用することにより、容易に達成することができる。
　上記半導体装置は、ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　ＭＯＳＦＥＴ）であってもよい。本発明の半導体装置は、比較的構造がシンプルなＤｉＭＯＳＦＥＴに対しても、好適である。
　以上の説明から明らかなように、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。
実施の形態１におけるＭＯＳＦＥＴの構造を示す概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＮＯアニールおよびＡｒアニールのヒートパターンを示す図である。 実施の形態２におけるＩＧＢＴの構造を示す概略断面図である。 実施の形態２におけるＩＧＢＴの製造方法の概略を示すフローチャートである。 実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。 ｐ型不純物のドーピング密度と閾値電圧との関係を示す図である。 基板の主面として（０－３３－８）面を採用した場合におけるドーピング密度とチャネル移動度との関係を示す図である。 基板の主面として（０００１）面を採用した場合におけるドーピング密度とチャネル移動度との関係を示す図である。 ゲート電圧とドレイン電流との値から閾値電圧を求めるための図である。 温度と閾値電圧との関係を示す図である。 温度とチャネル移動度との関係を示す図である。 ドーピング密度と閾値電圧との関係を示す図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本願では、数字の前に負の符号を付けている。
　（実施の形態１）
　まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における半導体装置（ＤｉＭＯＳＦＥＴ）であるＭＯＳＦＥＴ１００は、導電型がｎ型（第１導電型）である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型（第２導電型）の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５と、導電型がｐ型のｐ＋領域６とを備えている。
　バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
　一対のｐ型ボディ領域４は、エピタキシャル成長層において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
　ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６は、活性層７を構成する。
　さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを備えている。
　ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するようにエピタキシャル成長層の主面３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
　ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
　ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。また、ソースコンタクト電極９２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）など、ｎ＋領域５とオーミックコンタクト可能な材料からなっている。
　層間絶縁膜９４は、ドリフト層３の主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
　ソース配線９５は、ドリフト層３の主面３Ａ上において、層間絶縁膜９４を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
　ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板１とオーミックコンタクト可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
　次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
　ここで、ＭＯＳＦＥＴ１００においては、炭化珪素基板１の主面１Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。そのため、ｐ型不純物密度が５×１０１６ｃｍ－３以上という高いドーピング密度のｐ型ボディ領域４を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャネル領域におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。その結果、ＭＯＳＦＥＴ１００は、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なＭＯＳＦＥＴとなっている。なお、閾値電圧をさらにプラス側にシフトさせる観点から、ｐ型ボディ領域４におけるｐ型不純物密度は、１×１０１７ｃｍ－３以上であってもよく、さらに５×１０１７ｃｍ－３以上とすることもできる。
　また、炭化珪素基板１の主面１Ａのオフ方位と＜０１－１０＞方向とのなす角は５°以下となっていることが好ましい。これにより、炭化珪素基板１上へのエピタキシャル成長層（バッファ層２、ドリフト層３）の形成などを容易にすることができる。
　さらに、主面１Ａの、＜０１－１０＞方向における｛０３－３８｝面に対するオフ角は－３°以上５°以下であることが好ましく、主面１Ａは実質的に{０３－３８}面であることがより好ましい。これにより、チャネル移動度を一層向上させることができる。
　一方、上記ＭＯＳＦＥＴ１００においては、主面１Ａのオフ方位と＜－２１１０＞方向とのなす角は５°以下となっていてもよい。これにより、炭化珪素基板１上へのエピタキシャル成長層（バッファ層２、ドリフト層３）の形成などを容易にすることができる。
　さらに、主面１Ａは、炭化珪素基板１を構成する炭化珪素のカーボン面側の面であることが好ましい。これにより、チャネル移動度をさらに向上させることができる。
　また、ｐ型ボディ領域４におけるｐ型不純物密度は１×１０２０ｃｍ－３以下であることが好ましい。これにより、結晶性の悪化などを抑制することができる。
　さらに、ＭＯＳＦＥＴ１００は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にｐ型ボディ領域のドーピング密度を高くした場合でも、上記ＭＯＳＦＥＴ１００によれば、チャネル移動度の低下を十分に抑制することができる。
　また、ＭＯＳＦＥＴ１００においては、ゲート電極９３はｐ型ポリシリコンからなっていてもよい。これにより、閾値電圧をプラス側にシフトさせ易くなり、ＭＯＳＦＥＴ１００をノーマリーオフ型とすることも容易となる。
　さらに、ＭＯＳＦＥＴ１００においては、ゲート電極９３はｎ型ポリシリコンからなっていてもよい。このようにすることにより、ＭＯＳＦＥＴ１００のスイッチング速度を向上させることができる。
　また、ＭＯＳＦＥＴ１００においては、ｐ型ボディ領域４におけるｐ型不純物密度は８×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下であってもよい。このようにすることにより、通常の動作温度において０～５Ｖ程度の閾値電圧を得ることが可能となる。その結果、ＭＯＳＦＥＴ１００を、珪素を材料として採用したＭＯＳＦＥＴと置き換えて使用することが容易になるとともに、ＭＯＳＦＥＴ１００を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
　さらに、ＭＯＳＦＥＴ１００においては、ゲート酸化膜９１の厚みは２５ｎｍ以上７０ｎｍ以下であってもよい。ゲート酸化膜９１の厚みが２５ｎｍ未満では、動作中に絶縁破壊が発生するおそれがある一方、７０ｎｍを超えるとゲート電圧を大きくする必要が生じる。そのため、ゲート酸化膜９１の厚みは２５ｎｍ以上７０ｎｍ以下とすることが好ましい。
　また、ＭＯＳＦＥＴ１００においては、閾値電圧は、室温以上１００℃以下の温度範囲において２Ｖ以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。
　さらに、ＭＯＳＦＥＴ１００においては、閾値電圧が１００℃において３Ｖ以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
　また、ＭＯＳＦＥＴ１００においては、閾値電圧が２００℃において１Ｖ以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
　さらに、ＭＯＳＦＥＴ１００においては、閾値電圧の温度依存性は－１０ｍＶ／℃以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。
　さらに、ＭＯＳＦＥＴ１００においては、室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上であることが好ましい。これにより、ＭＯＳＦＥＴ１００のオン抵抗を十分に抑制することが容易となる。
　また、ＭＯＳＦＥＴ１００においては、１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度が高温である場合でも、ＭＯＳＦＥＴ１００のオン抵抗を十分に抑制することが可能となる。
　さらに、ＭＯＳＦＥＴ１００においては、１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度がより高温である場合でも、ＭＯＳＦＥＴ１００のオン抵抗を十分に抑制することが可能となる。
　また、ＭＯＳＦＥＴ１００においては、電子のチャネル移動度の温度依存性が－０．３ｃｍ２／Ｖｓ℃以上であってもよい。これにより、安定してＭＯＳＦＥＴ１００のオン抵抗を抑制することが可能となる。
　さらに、ＭＯＳＦＥＴ１００においては、エピタキシャル成長層とゲート酸化膜９１との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下であってもよい。これにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。
　また、ＭＯＳＦＥＴ１００においては、オン状態において、ｐ型ボディ領域４に形成されるチャネル領域における抵抗値であるチャネル抵抗は、ｐ型ボディ領域４以外のエピタキシャル成長層における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
　次に、実施の形態１におけるＭＯＳＦＥＴ１００の製造方法の一例について、図２～図５を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１１０）では、図３を参照して、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面１Ａを有する炭化珪素基板１が準備される。
　次に、工程（Ｓ１２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。
　次に、工程（Ｓ１３０）としてイオン注入工程が実施される。この工程（Ｓ１３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｐ＋領域６が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
　次に、工程（Ｓ１４０）として活性化アニール工程が実施される。この工程（Ｓ１４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ１３０）において注入された不純物が活性化する。
　次に、工程（Ｓ１５０）として酸化膜形成工程が実施される。この工程（Ｓ１５０）では、図４および図５を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
　次に、工程（Ｓ１６０）としてＮＯアニール工程が実施される。この工程（Ｓ１６０）では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば１１００℃以上１３００℃以下の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域に窒素原子が導入される。これにより、酸化膜９１とドリフト層３との界面領域における界面準位の形成が抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、本実施の形態においては、雰囲気ガスとしてＮＯガスを使用するプロセスが採用されたが、酸化膜９１とドリフト層３との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。
　次に、工程（Ｓ１７０）としてＡｒアニール工程が実施される。この工程（Ｓ１７０）では、雰囲気ガスとしてアルゴン（Ａｒ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記工程（Ｓ１６０）における加熱温度を超え、酸化膜９１の融点未満の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域における界面準位の形成がさらに抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、本実施の形態においては、雰囲気ガスとしてＡｒガスを使用するプロセスが採用されたが、Ａｒガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。
　特に、本実施の形態では、熱処理の条件として、上記工程（Ｓ１６０）における加熱温度を超える温度で保持する条件を採用することができる。これにより、酸化膜９１の形成の結果、酸化膜９１とドリフト層３との界面領域に残存した格子間原子としての炭素原子を、ドリフト層３の内部へと有効に拡散させることができる。その結果、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を一層向上させることができる。
　より具体的には、工程（Ｓ１６０）および（Ｓ１７０）は、図６に示すように実施することができる。図６において、横軸は処理時間を示し、縦軸は温度（熱処理温度）を示す。図６に示すように、本実施の形態においては、工程（Ｓ１７０）として実施されるＡｒアニール（加熱時間：ｂ）の熱処理温度（Ｔ２）を、工程（Ｓ１６０）として実施されるＮＯアニール（加熱時間：ａ）の熱処理温度（Ｔ１）より高くすることができる。たとえば、工程（Ｓ１６０）での熱処理温度（Ｔ１）を９００℃以上１４００℃以下とし、工程（Ｓ１７０）での熱処理温度（Ｔ２）をＴ１より高くかつ１０００℃以上１５００℃以下とすることができる。
　次に、工程（Ｓ１８０）として電極形成工程が実施される。図１を参照して、この工程（Ｓ１８０）では、まず、たとえばＣＶＤ法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極９３が形成される。その後、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜９４が、主面３Ａ上においてゲート電極９３を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングによりソースコンタクト電極９２を形成する領域の層間絶縁膜９４と酸化膜９１が除去される。次に、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極９２およびドレイン電極９６が形成される。そして、たとえば蒸着法により、導電体であるＡｌからなるソース配線９５が、主面３Ａ上において、層間絶縁膜９４を取り囲むとともに、ｎ＋領域５およびソースコンタクト電極９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００が完成する。
　（実施の形態２）
　次に、本発明の他の実施の形態である実施の形態２について説明する。実施の形態２における半導体装置であるＩＧＢＴ２００は、炭化珪素基板の面方位およびｐ型ボディ領域のｐ型不純物密度に関して上記実施の形態１におけるＭＯＳＦＥＴ１００と同様の構造を有することにより、同様の効果を奏する。
　すなわち、図７を参照して、本実施の形態における半導体装置であるＩＧＢＴ２００は、導電型がｐ型である炭化珪素基板２０１と、バッファ層２０２（導電型はｎ型でもｐ型でもよい）と、炭化珪素からなり導電型がｎ型のドリフト層２０３と、導電型がｐ型の一対のｐ型ボディ領域２０４と、導電型がｎ型のｎ＋領域２０５と、導電型がｐ型のｐ＋領域２０６とを備えている。
　バッファ層２０２は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されており、ドリフト層２０３よりも高濃度の不純物を含んでいる。ドリフト層２０３は、バッファ層２０２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。バッファ層２０２およびドリフト層２０３は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されたエピタキシャル成長層である。
　一対のｐ型ボディ領域２０４は、エピタキシャル成長層において、炭化珪素基板２０１側の主面とは反対側の主面２０３Ａを含むように互いに分離して形成され、ｐ型不純物を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域２０４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
　ｎ＋領域２０５は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるように、一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｎ＋領域２０５は、ｎ型不純物、たとえばＰなどをドリフト層２０３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域２０６は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるとともに、ｎ＋領域２０５に隣接するように一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｐ＋領域２０６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域２０４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２０２、ドリフト層２０３、ｐ型ボディ領域２０４、ｎ＋領域２０５およびｐ＋領域２０６は、活性層２０７を構成する。
　さらに、図７を参照して、ＩＧＢＴ２００は、ゲート絶縁膜としてのゲート酸化膜２９１と、ゲート電極２９３と、一対のエミッタコンタクト電極２９２と、層間絶縁膜２９４と、エミッタ配線２９５と、コレクタ電極２９６とを備えている。
　ゲート酸化膜２９１は、主面２０３Ａに接触し、一方のｎ＋領域２０５の上部表面から他方のｎ＋領域２０５の上部表面にまで延在するようにエピタキシャル成長層の主面２０３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
　ゲート電極２９３は、一方のｎ＋領域２０５上から他方のｎ＋領域２０５上にまで延在するように、ゲート酸化膜２９１上に接触して配置されている。また、ゲート電極２９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
　エミッタコンタクト電極２９２は、一対のｎ＋領域２０５上のそれぞれからｐ＋領域２０６上にまで達するとともに、主面２０３Ａに接触して配置されている。また、エミッタコンタクト電極２９２は、たとえばニッケルシリサイドなど、ｎ＋領域２０５およびｐ＋領域２０６の両方にオーミックコンタクト可能な材料からなっている。
　層間絶縁膜２９４は、ドリフト層２０３の主面２０３Ａ上においてゲート電極２９３を取り囲み、かつ一方のｐ型ボディ領域２０４上から他方のｐ型ボディ領域２０４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
　エミッタ配線２９５は、ドリフト層２０３の主面２０３Ａ上において、層間絶縁膜２９４を取り囲み、かつエミッタコンタクト電極２９２の上部表面上にまで延在している。また、エミッタ配線２９５は、Ａｌなどの導電体からなり、エミッタコンタクト電極２９２を介してｎ＋領域２０５と電気的に接続されている。
　コレクタ電極２９６は、炭化珪素基板２０１においてドリフト層２０３が形成される側とは反対側の主面に接触して形成されている。このコレクタ電極２９６は、たとえばニッケルシリサイドなど、炭化珪素基板２０１とオーミックコンタクト可能な材料からなっており、炭化珪素基板２０１と電気的に接続されている。
　次に、ＩＧＢＴ２００の動作について説明する。図７を参照して、ゲート電極２９３に電圧を印加し、当該電圧が閾値を超えると、ゲート電極２９３下のゲート酸化膜２９１に接するｐ型ボディ領域２０４に反転層が形成され、ｎ＋領域２０５とドリフト層２０３とが電気的に接続される。これにより、ｎ＋領域２０５からドリフト層２０３に電子が注入され、これに対応して炭化珪素基板２０１からバッファ層２０２を介して正孔がドリフト層２０３に供給される。その結果、ＩＧＢＴ２００がオン状態となり、ドリフト層２０３に伝導度変調が生じてエミッタコンタクト電極２９２－コレクタ電極２９６間の抵抗が低下した状態で電流が流れる。一方、ゲート電極２９３に印加される上記電圧が閾値以下の場合、上記反転層が形成されないため、ドリフト層２０３とｐ型ボディ領域２０４との間が逆バイアスの状態が維持される。その結果、ＩＧＢＴ２００がオフ状態となり、電流は流れない。
　ここで、ＩＧＢＴ２００においては、炭化珪素基板２０１の主面２０１Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。そのため、ｐ型不純物密度が５×１０１６ｃｍ－３以上という高いドーピング密度のｐ型ボディ領域２０４を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャネル領域におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。その結果、ＩＧＢＴ２００は、チャネル移動度の低下を抑制しつつ閾値電圧を高く設定することが可能なＩＧＢＴとなっている。なお、本実施の形態における炭化珪素基板２０１およびｐ型ボディ領域２０４は、それぞれ実施の形態１における炭化珪素基板１およびｐ型ボディ領域４に対応する。そして、炭化珪素基板１および炭化珪素基板２０１の面方位、ならびにｐ型ボディ領域４およびｐ型ボディ領域２０４のｐ型不純物密度については、それぞれ同様の構成を有するものとすることができる。
　次に、実施の形態２におけるＩＧＢＴ２００の製造方法の一例について、図８～図１１を参照して説明する。図８を参照して、本実施の形態におけるＩＧＢＴ２００の製造方法では、まず工程（Ｓ２１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ２１０）では、図９を参照して、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面２０１Ａを有する炭化珪素基板２０１が準備される。
　次に、工程（Ｓ２２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２２０）では、図９を参照して、エピタキシャル成長により炭化珪素基板２０１の一方の主面２０１Ａ上にバッファ層２０２およびドリフト層２０３が順次形成される。
　次に、工程（Ｓ２３０）としてイオン注入工程が実施される。この工程（Ｓ２３０）では、図９および図１０を参照して、まずｐ型ボディ領域２０４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層２０３に注入されることにより、ｐ型ボディ領域２０４が形成される。次に、ｎ＋領域２０５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内にｎ＋領域２０５が形成される。さらに、ｐ＋領域２０６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内にｐ＋領域２０６が形成される。上記イオン注入は、たとえばドリフト層２０３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
　次に、工程（Ｓ２４０）として活性化アニール工程が実施される。この工程（Ｓ２４０）は、では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ２３０）において注入された不純物が活性化する。
　次に、工程（Ｓ２５０）として酸化膜形成工程が実施される。この工程（Ｓ２５０）では、図１０および図１１を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）２９１が形成される。
　次に、工程（Ｓ２６０）および（Ｓ２７０）としてＮＯアニール工程およびＡｒアニール工程が実施される。この工程（Ｓ２６０）および（Ｓ２７０）は、実施の形態１における工程（Ｓ１６０）および（Ｓ１７０）と同様に実施することができる。これにより、最終的に得られるＩＧＢＴ２００のチャネル移動度を向上させることができる。
　次に、工程（Ｓ２８０）として電極形成工程が実施される。図７を参照して、この工程（Ｓ２８０）では、たとえばＣＶＤ法により、不純物が添加されて導電体となっているポリシリコンからなるゲート電極２９３が形成された後、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜２９４が、主面２０３Ａ上においてゲート電極２９３を取り囲むように形成される。次に、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、エミッタコンタクト電極２９２およびコレクタ電極２９６が形成される。次に、たとえば蒸着法により、導電体であるＡｌからなるエミッタ配線２９５が、主面２０３Ａ上において、層間絶縁膜２９４を取り囲むとともに、ｎ＋領域２０５およびエミッタコンタクト電極２９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＩＧＢＴ２００が完成する。
　（実施例１）
　ｐ型ボディ領域におけるｐ型不純物のドーピング密度と閾値電圧との関係を確認する実験を行なった。具体的には、まず、上記実施の形態１と同様にＮＯアニール工程およびＡｒアニール工程を含むプロセスにより、実験用のＭＯＳＦＥＴ（サンプル）を作製した。ここで、ｐ型ボディ領域におけるｐ型不純物のドーピング密度の異なる複数のサンプルを作製した。そして、各サンプルについて閾値電圧を測定した。
　実験結果を図１２に示す。図１２において、横軸はｐ型ボディ領域におけるｐ型不純物のドーピング密度、縦軸は閾値電圧を示している。また、図１２において、丸印が実験の結果得られたデータ点である。一方、図１２における曲線は、上記ドーピング密度と閾値電圧との関係の理論曲線である。理論曲線は、以下の式（１）に対応するものである。なお、式（１）においてｎｉは真性キャリア密度、Ｃｏｘは酸化膜容量、φｍおよびφｓは、それぞれ金属および半導体の仕事関数、ΔＶＱｅｆｆは実効固定電荷による電圧シフト成分を示す。また、Ｑは電気素量を示す(Ｑ＝１．６×１０－１９Ｃ)。ここでは、実験結果より、ΔＶＱｅｆｆ＝－１．９Ｖとした。
Figure JPOXMLDOC01-appb-M000001
　図１２を参照して、実験により得られたデータ点は理論曲線に沿って分布している。そして、図１２より、ｐ型ボディ領域におけるｐ型不純物のドーピング密度を８×１０１６ｃｍ－３以上とすることにより、安定してプラスの閾値電圧が得られる、すなわちノーマリーオフを達成できることが分かる。
　（実施例２）
　ｐ型ボディ領域におけるｐ型不純物のドーピング密度とチャネル移動度との関係を調査する実験を行なった。実験の手順は以下の通りである。
　まず、一方の主面の面方位が（０－３３－８）面である炭化珪素基板を準備し、当該主面上にエピタキシャル成長層等を形成してＭＯＳＦＥＴのサンプルを作製した。このとき、ｐ型ボディ領域におけるｐ型不純物のドーピング密度を２×１０１６ｃｍ－３～１×１０１７ｃｍ－３の範囲で変化させた複数のサンプルを作製した。なお、ゲート酸化膜の形成は酸素雰囲気中で１２００～１３００℃に加熱し、約６０分間保持することにより実施した。その後、ＮＯ雰囲気中で１１００～１２００℃に加熱し、約６０分間保持することによりＮＯアニール処理を実施した。さらにその後、Ａｒ雰囲気中で１２００～１３００℃に加熱し、約６０分間保持することによりＡｒアニール処理を実施した（実施例）。
　一方、比較のため、一方の主面の面方位が（０００１）面である炭化珪素基板を準備し、同様にＭＯＳＦＥＴのサンプルを作製した（比較例）。そして、各サンプルのチャネル移動度を測定した。実験結果を図１３および図１４に示す。図１３および図１４において、横軸はｐ型ボディ領域におけるｐ型不純物のドーピング密度、縦軸はＭＯＳＦＥＴのチャネル移動度を示している。
　図１４を参照して、面方位が（０００１）面である主面上にエピタキシャル成長層等を形成して得られた比較例のＭＯＳＦＥＴにおいては、ドーピング密度が２×１０１６ｃｍ－３から１×１０１７ｃｍ－３に上昇することにより、チャネル移動度が２５％程度低下している。これに対し、面方位が（０－３３－８）面である主面上にエピタキシャル成長層等を形成して得られた実施例のＭＯＳＦＥＴにおいては、ドーピング密度が２×１０１６ｃｍ－３から１×１０１７ｃｍ－３に上昇しても、チャネル移動度はほとんど低下していない。さらに、実施例のＭＯＳＦＥＴにおけるチャネル移動度は、比較例のＭＯＳＦＥＴにおけるチャネル移動度に比べて絶対値において大幅に高くなっている。つまり、実施例の半導体装置は比較例の半導体装置に比べてチャネル移動度が高く、ｐ型ボディ領域におけるドーピング密度が上昇するとその差はさらに広がることが分かる。以上の実験結果より、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフト可能であることが確認された。
　（実施例３）
　本発明の半導体装置であるＭＯＳＦＥＴの閾値電圧について調査する実験を行なった。対象となるＭＯＳＦＥＴは、上記実施の形態１に示す製造方法により製造した。このＭＯＳＦＥＴを用いて、ゲート電圧を変化させた場合におけるドレイン電流の値を測定した。そして、この測定結果をプロットしたグラフを作成し、当該グラフから閾値電圧を求めた。このとき、同一の測定結果について、ドレイン電流をｌｏｇスケールとリニアスケールとの２通りでプロットし、閾値電圧を求めた。作成されたグラフを図１５に示す。
　図１５において横軸はゲート電圧（ＶＧ）、左縦軸はｌｏｇスケールのドレイン電流（Ｉｄ）、右縦軸はリニアスケールのドレイン電流（Ｉｄ）を示している。また、図１５において、太線はｌｏｇスケールのドレイン電流（ｌｏｇ　Ｉｄ）、細線はリニアスケールのドレイン電流（ｌｉｎｅａｒ　Ｉｄ）を示している。図１５を参照して、リニアスケールのドレイン電流を示す曲線の直線部分を延長して得られる閾値電圧（点Ｂ参照）に比べて、ｌｏｇスケールのドレイン電流を示す曲線から得られる閾値電圧（点Ａ参照）は小さくなっている。ここで、上記ｌｏｇスケールのドレイン電流を示す曲線から得られる閾値電圧は、ゲート電圧を上昇させていった場合にｐ型ボディ領域においてゲート酸化膜に接する領域に最初に薄いチャネル領域（弱反転層）が形成される電圧を示している。本願においては、この弱反転層が形成されるゲート電圧を閾値電圧として取り扱う。
　（実施例４）
　本発明の半導体装置であるＭＯＳＦＥＴを作製し、閾値電圧の温度依存性を調査する実験を行なった。まず、上記実施の形態１の場合と同様にＭＯＳＦＥＴを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の｛０３－３８｝面（すなわち（０－３３－８）面）上に形成した。また、ｐ型ボディ領域におけるｐ型不純物（Ａｌ）密度が１×１０１８ｃｍ－３（実施例Ａ）および５×１０１７ｃｍ－３（実施例Ｂ）の２種類のＭＯＳＦＥＴを作製した。一方、比較のため、同様の製造方法においてエピタキシャル成長層を炭化珪素基板のシリコン面側の｛０００１｝面（すなわち（０００１）面）上に形成したＭＯＳＦＥＴも作製した（比較例Ａ）。ｐ型ボディ領域におけるｐ型不純物（Ａｌ）密度は２×１０１６ｃｍ－３とした。そして、室温（２５℃）～２００℃の温度範囲内において上記実施例および比較例のＭＯＳＦＥＴの閾値電圧を調査した。調査結果を図１６に示す。図１６において、丸印は実施例Ａ、四角印は実施例Ｂ、三角印は比較例Ａの調査結果を示している。
　図１６を参照して、実施例ＡおよびＢのＭＯＦＥＴの閾値電圧は比較例に比べて高く、室温以上１００℃以下の温度範囲において２Ｖ以上となっており、安定してノーマリーオフの状態を維持することが可能となっている。特に、実施例ＡのＭＯＳＦＥＴの閾値電圧は１００℃において３Ｖ以上、かつ２００℃において１Ｖ以上となっており、より高温においても安定してノーマリーオフの状態を維持することが可能となっている。また、実施例ＡおよびＢにおいては、閾値電圧の温度依存性（図中の近似直線の傾き）がそれぞれ－７ｍＶ／℃および－６ｍＶ／℃であり－１０ｍＶ／℃以上となっている。別の観点から説明すると、実施例ＡおよびＢにおいては、温度依存性（図中の近似直線の傾き）の絶対値がそれぞれ７ｍＶ／℃および６ｍＶ／℃であり、１０ｍＶ／℃以下となっている。その結果、安定してノーマリーオフの状態を維持することが可能となっている。
　（実施例５）
　本発明の半導体装置であるＭＯＳＦＥＴを作製し、電子のチャネル移動度の温度依存性を調査する実験を行なった。まず、上記実施の形態１の場合と同様にＭＯＳＦＥＴを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の｛０３－３８｝面（すなわち（０－３３－８）面）上に形成した（実施例Ｃ）。一方、比較のため、同様の製造方法においてエピタキシャル成長層を炭化珪素基板のシリコン面側の｛０００１｝面（すなわち（０００１）面）上に形成したＭＯＳＦＥＴも作製した（比較例Ｂ）。そして、室温（２５℃）～２００℃の温度範囲内において上記実施例および比較例のＭＯＳＦＥＴの電子のチャネル移動度を調査した。調査結果を図１７に示す。図１７において、丸印は実施例Ｃ、三角印は比較例Ｂの調査結果を示している。
　図１７を参照して、実施例ＣのＭＯＦＥＴのチャネル移動度は比較例Ｂに比べて高く、室温において３０ｃｍ２／Ｖｓ以上であるだけでなく、１００℃において５０ｃｍ２／Ｖｓ以上、１５０℃において４０ｃｍ２／Ｖｓ以上となっている。また、電子のチャネル移動度の温度依存性も－０．３ｃｍ２／Ｖｓ℃以上となっている。別の観点から説明すると、電子のチャネル移動度の温度依存性の絶対値が０．３ｃｍ２／Ｖｓ℃以下となっている。その結果、安定して半導体装置のオン抵抗を抑制することが可能となっている。
　（実施例６）
　本発明の半導体装置であるＭＯＳＦＥＴを作製し、ｐ型ボディ領域におけるｐ型不純物（Ａｌ）密度と閾値電圧との関係を調査する実験を行なった。まず、上記実施の形態１の場合と同様にＭＯＳＦＥＴを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の｛０３－３８｝面（すなわち（０－３３－８）面）上に形成した。また、ｐ型ボディ領域におけるｐ型不純物（Ａｌ）の密度の異なる５種類のサンプルを作製した。そして、サンプルの電子のチャネル移動度を調査した。調査結果を図１８に示す。図１８において横軸はｐ型ボディ領域におけるｐ型不純物（Ａｌ）の密度、縦軸は閾値電圧を示している。
　図１８を参照して、ｐ型ボディ領域における不純物密度が上昇するに伴って、閾値電圧が上昇している。そして、不純物密度が８×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下である領域において閾値電圧が０～５Ｖ程度となっている。また、上述のように、本発明の半導体装置においては、チャネル移動度の低下を抑制しつつｐ型ボディ領域におけるｐ型不純物密度を上昇させることが可能であるため、不純物密度が８×１０１６ｃｍ－３～３×１０１８ｃｍ－３程度であっても十分なチャネル移動度を確保することができる。したがって、本発明の半導体装置においては、ｐ型ボディ領域におけるｐ型不純物密度を８×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下とすることにより、珪素を材料として採用した半導体装置と置き換えて使用することが容易であるとともに、安定してノーマリーオフ型である状態を維持することができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　本発明の半導体装置は、閾値電圧の設定の自由度を高めることが求められる半導体装置に、特に有利に適用され得る。
　１，２０１　炭化珪素基板、１Ａ，２０１Ａ　主面、２，２０２　バッファ層、３，２０３　ドリフト層、３Ａ，２０３Ａ　主面、４，２０４　ｐ型ボディ領域、５，２０５　ｎ＋領域、６，２０６　ｐ＋領域、７，２０７　活性層、９１，２９１　ゲート酸化膜（酸化膜）、９２　ソースコンタクト電極、９３　ゲート電極、９４，２９４　層間絶縁膜、９５　ソース配線、９６　ドレイン電極、１００　ＭＯＳＦＥＴ、２００　ＩＧＢＴ、２９２　エミッタコンタクト電極、２９３　ゲート電極、２９５　エミッタ配線、２９６　コレクタ電極。

Claims (23)

  1. 　｛０００１｝面に対するオフ角が５０°以上６５°以下である主面（１Ａ，２０１Ａ）を有する炭化珪素基板（１，２０１）と、
    　前記主面（１Ａ，２０１Ａ）上に形成され、導電型が第１導電型であるエピタキシャル成長層（７，２０７）と、
    　前記エピタキシャル成長層（７，２０７）上に接触して形成された絶縁膜（９１，２９１）と、
    　前記エピタキシャル成長層（７，２０７）において前記絶縁膜（９１，２９１）と接触する領域を含むように形成され、導電型が前記第１導電型とは異なる第２導電型であるボディ領域（４，２０４）とを備え、
    　前記ボディ領域（４，２０４）における不純物密度は５×１０１６ｃｍ－３以上である、半導体装置（１００，２００）。
  2. 　前記主面（１Ａ，２０１Ａ）のオフ方位と＜０１－１０＞方向とのなす角は５°以下となっている、請求項１に記載の半導体装置（１００，２００）。
  3. 　前記主面（１Ａ，２０１Ａ）の、＜０１－１０＞方向における｛０３－３８｝面に対するオフ角は－３°以上５°以下である、請求項２に記載の半導体装置（１００，２００）。
  4. 　前記主面（１Ａ，２０１Ａ）のオフ方位と＜－２１１０＞方向とのなす角は５°以下となっている、請求項１に記載の半導体装置（１００，２００）。
  5. 　前記主面（１Ａ，２０１Ａ）は、前記炭化珪素基板（１，２０１）を構成する炭化珪素のカーボン面側の面である、請求項１に記載の半導体装置（１００，２００）。
  6. 　前記ボディ領域（４，２０４）における不純物密度は１×１０２０ｃｍ－３以下である、請求項１に記載の半導体装置（１００，２００）。
  7. 　ノーマリーオフ型となっている、請求項１に記載の半導体装置（１００，２００）。
  8. 　前記絶縁膜（９１，２９１）上に接触して配置されたゲート電極（９３，２９３）をさらに備え、
    　前記ゲート電極（９３，２９３）は前記第２導電型のポリシリコンからなっている、請求項７に記載の半導体装置（１００，２００）。
  9. 　前記絶縁膜（９１，２９１）上に接触して配置されたゲート電極（９３，２９３）をさらに備え、
    　前記ゲート電極（９３，２９３）はｎ型ポリシリコンからなっている、請求項１に記載の半導体装置（１００，２００）。
  10. 　前記絶縁膜（９１，２９１）の厚みは２５ｎｍ以上７０ｎｍ以下である、請求項１に記載の半導体装置（１００，２００）。
  11. 　前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１に記載の半導体装置（１００，２００）。
  12. 　前記ボディ領域（４，２０４）における不純物密度は８×１０１６ｃｍ－３以上３×１０１８ｃｍ－３以下である、請求項１１に記載の半導体装置（１００，２００）。
  13. 　前記ボディ領域（４，２０４）において前記絶縁膜（９１，２９１）に接する領域に弱反転層が形成される閾値電圧が、室温以上１００℃以下の温度範囲において２Ｖ以上である、請求項１１に記載の半導体装置（１００，２００）。
  14. 　前記閾値電圧が１００℃において３Ｖ以上である、請求項１３に記載の半導体装置（１００，２００）。
  15. 　前記閾値電圧が２００℃において１Ｖ以上である、請求項１３に記載の半導体装置（１００，２００）。
  16. 　前記閾値電圧の温度依存性が－１０ｍＶ／℃以上である、請求項１３に記載の半導体装置（１００，２００）。
  17. 　室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上である、請求項１１に記載の半導体装置（１００，２００）。
  18. 　１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上である、請求項１７に記載の半導体装置（１００，２００）。
  19. 　１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上である、請求項１７に記載の半導体装置（１００，２００）。
  20. 　電子のチャネル移動度の温度依存性が－０．３ｃｍ２／Ｖｓ℃以上である、請求項１７に記載の半導体装置（１００，２００）。
  21. 　前記エピタキシャル成長層（７，２０７）と前記絶縁膜（９１，２９１）との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下である、請求項１に記載の半導体装置（１００，２００）。
  22. 　オン状態において、前記ボディ領域（４，２０４）に形成されるチャネル領域における抵抗値であるチャネル抵抗は、前記チャネル領域以外の前記エピタキシャル成長層（７，２０７）における抵抗値であるドリフト抵抗よりも小さい、請求項１に記載の半導体装置（１００，２００）。
  23. 　ＤｉＭＯＳＦＥＴである、請求項１に記載の半導体装置（１００）。
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