WO2011040012A1 - トンネル電界効果トランジスタおよびその製造方法 - Google Patents

トンネル電界効果トランジスタおよびその製造方法 Download PDF

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compound semiconductor
nanowire
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冨岡克広
福井孝志
田中智隆
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国立大学法人北海道大学
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Definitions

  • the present invention relates to a tunnel field effect transistor having a III-V compound semiconductor nanowire and a method for manufacturing the same.
  • a semiconductor microprocessor and a highly integrated circuit are manufactured by integrating elements such as a metal-oxide film-semiconductor (hereinafter referred to as “MOS”) field effect transistor (hereinafter referred to as “FET”) on a semiconductor substrate.
  • MOS metal-oxide film-semiconductor
  • FET field effect transistor
  • CMOS complementary MOSFET
  • Silicon which is a group IV semiconductor, is mainly used as a material for the semiconductor substrate.
  • a sub-threshold (mV / digit) is used as an index indicating CMOS switch characteristics.
  • the sub-threshold corresponds to the minimum drive voltage for turning on the MOSFET.
  • the switching characteristics of conventional MOSFETs are based on the phenomenon of electron and hole (carrier) diffusion. Therefore, in the conventional MOSFET, the theoretical minimum value of the sub-threshold slope is 60 mV / digit, and it has not been possible to realize a switch characteristic showing a sub-threshold value smaller than this.
  • TFET tunnel FET
  • Non-Patent Documents 1 and 2 A tunnel FET (hereinafter referred to as “TFET”) has been reported as a switching element that exceeds the physical theoretical limit and operates with a smaller subthreshold (see, for example, Non-Patent Documents 1 and 2).
  • TFETs are considered to be promising candidates for next-generation switch elements because they have no short channel effect and can realize a high ON / OFF ratio at a low voltage.
  • TFETs using nanowires have been reported (see, for example, Patent Documents 1 to 4).
  • Patent Document 1 describes a TFET having a nanowire including an n-type doped region (source / drain region), an undoped region (channel region), and a p-type doped region (drain / source region).
  • a gate dielectric layer is formed on the undoped region (channel region), and the gate electrode is disposed on the gate dielectric layer.
  • This TFET is fabricated by doping a first region of a nanowire with an n-type dopant to form a source / drain region and doping a second region with a p-type dopant to form a drain / source region. .
  • Patent Documents 2 to 4 describe TFETs having nanowires including an n-type doped region (source / drain region), an undoped / lightly doped region (channel region), and a p-type doped region (drain / source region). Yes. A gate dielectric layer is formed on the undoped / lightly doped region (channel region) and the gate electrode is disposed on the gate dielectric layer. In this TFET, a tunnel phenomenon occurs at the junction interface between the source region and the channel region.
  • This TFET is fabricated by growing a nanowire using a metal catalyst placed on the substrate surface, and then doping a n-type or p-type dopant to form a source region, a channel region, and a drain region.
  • Bhuwalka, KK, Schulze, J. and Eisele I., "Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering", IEEE transactions on electron devices, Vol.52, No.5, Mpp .909-917. Bhuwalka, KK, Schulze, J. and Eisele, I., "A simulation approach to optimize the electrical parameters of a vertical tunnel FET", IEEE transactions on electron devices, Vol.52, No.7, July (2005) .1541-1547.
  • Patent Document 1 has a drawback that a new material cannot be introduced.
  • Patent Documents 2 to 4 have a problem in the nanowire manufacturing process.
  • nanowires are produced by a gas phase-liquid phase-solid phase mechanism using a metal catalyst, and thus the influence from the metal catalyst cannot be prevented.
  • the conductivity type and impurity concentration of each region of the TFET are specified.
  • the metal catalyst is mixed as an impurity, it is practically impossible to manufacture a nanowire having the specified structure.
  • techniques using different materials for the first semiconductor and the second semiconductor are used in a hetero region where the tunnel phenomenon occurs.
  • the present invention has been made in view of this point, and an object of the present invention is to provide a TFET that can be operated with a small subthreshold (60 mV / digit or less) and that can be easily manufactured, and a manufacturing method thereof.
  • the present inventor can solve the above-mentioned problems by producing a nanowire made of a III-V compound semiconductor on the (111) face of a group IV semiconductor substrate and producing a TFET using the obtained semiconductor structure.
  • the present invention was completed through further investigation.
  • the first of the present invention relates to the following tunnel field effect transistor (TFET) and switch element.
  • TFET tunnel field effect transistor
  • a group IV semiconductor substrate having a (111) plane and doped to the first conductivity type; a group III-V compound semiconductor nanowire disposed on the (111) plane of the group IV semiconductor substrate, A III-V group compound semiconductor nanowire comprising a first region connected to the (111) plane of the group IV semiconductor substrate and a second region doped in a second conductivity type different from the first conductivity type
  • a source electrode or a drain electrode that is not in contact with the group III-V compound semiconductor nanowire and is connected to the group IV semiconductor substrate; and a drain that is connected to a second region of the group III-V compound semiconductor nanowire.
  • a tunnel field effect transistor comprising: an electrode or a source electrode; and a gate electrode for applying an electric field to an interface between the (111) plane of the group IV semiconductor substrate and the group III-V compound semiconductor nanowire.
  • a group IV semiconductor substrate including a first region having a (111) plane and a second region doped to the first conductivity type; (111) of the first region of the group IV semiconductor substrate; A group III-V compound semiconductor nanowire disposed on a surface, which is undoped or doped to a second conductivity type different from the first conductivity type; and III A source electrode or a drain electrode connected to the group V compound semiconductor nanowire; a drain electrode or a source electrode not in contact with the group III-V compound semiconductor nanowire and connected to the second region of the group IV semiconductor substrate A tunnel field effect transistor having a gate electrode for applying an electric field to an interface between the group III-V compound semiconductor nanowire and the (111) plane of the group IV semiconductor substrate.
  • the group IV semiconductor is silicon or germanium;
  • the group III-V compound semiconductor is InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb or AlInGaPSb;
  • the long axis of the III-V compound semiconductor nanowire is perpendicular to the (111) plane of the group IV semiconductor substrate
  • the tunnel field effect transistor according to [1] or [2].
  • the device according to any one of [1] to [3], further including a gate dielectric film disposed on a side surface of the III-V compound semiconductor nanowire, wherein the gate electrode is disposed on the gate dielectric film.
  • the tunnel field effect transistor according to any one of the above.
  • the tunnel electric field according to any one of [1] to [4], wherein an interface between the (111) plane of the group IV semiconductor substrate and the group III-V compound semiconductor nanowire is dislocation-free and defect-free. Effect transistor.
  • a switch element including the tunnel field effect transistor according to any one of [1] to [5].
  • the second of the present invention relates to the following method for manufacturing a tunnel field effect transistor (TFET).
  • a method for manufacturing a tunnel field effect transistor having a group IV semiconductor substrate and a group III-V compound semiconductor nanowire comprising: a group IV semiconductor substrate having a (111) plane; Providing a substrate including an insulating film having a portion; performing a low-temperature heat treatment on the substrate to change the (111) plane exposed in the opening to a (111) 1 ⁇ 1 plane; Supplying a group III material or a group V material to the substrate under a low temperature condition to convert the (111) plane exposed in the opening into a (111) A plane or a (111) B plane; Growing a group III-V compound semiconductor nanowire from the (111) plane exposed in the opening; forming a gate electrode; not contacting the group III-V compound semiconductor nanowire Forming a source electrode or a drain electrode on the group IV semiconductor substrate, and forming a drain electrode or a source electrode on the group III-V compound semiconductor nanowire
  • the step of setting the (111) plane as a (111) 1 ⁇ 1 plane and the step of converting the (111) plane into the (111) A plane or the (111) B plane are sequentially performed.
  • the group IV semiconductor is silicon or germanium; the group III raw material is a gas containing boron, aluminum, gallium, indium or titanium; the group V raw material is nitrogen, phosphorus, arsenic, antimony or A gas containing bismuth; the III-V compound semiconductor is InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP
  • a TFET switching element
  • a small subthreshold 60 mV / digit or less
  • FIG. 2A is a schematic diagram showing the (111) plane.
  • FIG. 2B is a schematic diagram showing a (111) 1 ⁇ 1 plane.
  • FIG. 3A is a cross-sectional photograph of a silicon substrate and GaAs nanowires.
  • FIG. 3B is an enlarged photograph of a region surrounded by a broken line in FIG. 3A.
  • FIG. 3C is a Fourier transform diagram of a region surrounded by a broken line in FIG. 3B.
  • FIG. 3 is a cross-sectional view showing the configuration of the TFET according to the first embodiment.
  • FIG. 3 is a schematic diagram showing a manufacturing process of the TFET of the first embodiment.
  • FIG. 2 is a schematic diagram of a band structure of the TFET according to the first embodiment. It is sectional drawing which shows the structure of TFET of Embodiment 2.
  • FIG. 4 is a schematic band structure diagram of a TFET according to a second embodiment. It is sectional drawing which shows the structure of TFET of Embodiment 3.
  • FIG. 12 is a schematic diagram showing a manufacturing process of the TFET of Embodiment 3.
  • FIG. FIG. 6 is a schematic band structure diagram of a TFET of a third embodiment.
  • FIG. 6 is a schematic diagram of a band structure of a TFET according to a fourth embodiment. It is sectional drawing which shows the structure of TFET of Embodiment 5.
  • FIG. FIG. 10 is a schematic diagram showing a manufacturing process of the TFET of the fifth embodiment. It is a scanning electron micrograph of a silicon substrate on which GaAs nanowires are periodically arranged. It is sectional drawing which shows the structure of the device used for the measurement of a current-voltage characteristic.
  • FIG. 18A is a graph showing a current-voltage curve of InAs nanowires formed on an n-type silicon substrate.
  • FIG. 18B is a schematic diagram of the band structure of n-type silicon and InAs nanowires.
  • FIG. 19A is a graph showing a current-voltage curve of a GaAs nanowire formed on an n-type silicon substrate.
  • FIG. 19B is a schematic diagram of the band structure of n-type silicon and GaAs nanowires.
  • FIG. 20A is a cross-sectional view showing the configuration of the TFET of the present invention used in the simulation.
  • FIG. 20B is a graph showing electrical characteristics of the TFET obtained by simulation.
  • 6 is a cross-sectional view showing a configuration of a TFET manufactured in Example 2.
  • FIG. 6 is a graph showing electrical characteristics of a TFET fabricated in Example 2.
  • the tunnel field effect transistor (TFET) of the present invention has a group IV semiconductor substrate, a group III-V compound semiconductor nanowire, a source electrode, a drain electrode, and a gate electrode. A plurality of TFETs may be formed on one group IV semiconductor substrate.
  • the TFET of the present invention is characterized in that the (111) plane of the group IV semiconductor substrate and the group III-V compound semiconductor nanowire form a junction interface. In the TFET of the present invention, a tunnel phenomenon occurs at this junction interface.
  • the group IV semiconductor substrate is a substrate having a (111) surface made of a group IV semiconductor, such as a silicon substrate or a germanium substrate.
  • the group IV semiconductor substrate is, for example, a silicon (111) substrate or a silicon (100) substrate.
  • a (111) plane is formed separately from the (100) plane (see Embodiments 3 and 4).
  • the group IV semiconductor substrate may be a group IV semiconductor substrate having a group IV semiconductor layer whose end face is a (111) plane (see Embodiment 5).
  • the group IV semiconductor substrate may be doped n-type or p-type. At this time, the whole substrate may be doped, or only a part of the substrate may be doped.
  • An insulating film may be formed on the surface of the group IV semiconductor substrate. Examples of the insulating film include a silicon oxide film and a silicon nitride film.
  • the III-V compound semiconductor nanowire is a structure made of a III-V compound semiconductor and having a diameter of 2 to 100 nm and a length of 50 nm to 10 ⁇ m.
  • the III-V compound semiconductor nanowire is arranged on the (111) plane of the group IV semiconductor substrate so that the major axis is perpendicular to the (111) plane.
  • the III-V compound semiconductor may be a semiconductor composed of two elements, a semiconductor composed of three elements, a semiconductor composed of four elements, or a semiconductor composed of more elements. Examples of III-V group compound semiconductors composed of two elements include InAs, InP, GaAs, GaN, InSb, GaSb, and AlSb.
  • III-V group compound semiconductors composed of three elements include AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, and AlInSb.
  • III-V group compound semiconductors composed of four or more elements include InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb, and AlInGaPSb.
  • the III-V compound semiconductor nanowire may be doped n-type or p-type. At this time, the whole nanowire may be doped, or only a part of the nanowire may be doped.
  • the source electrode is connected to the source region of the TFET of the present invention, and the drain electrode is connected to the drain region of the TFET of the present invention.
  • the source electrode and the drain electrode are, for example, a Ti / Au alloy film or a Ge / Au / Ni / Au alloy film.
  • the positions of the source electrode and the drain electrode vary depending on the structure of the TFET of the present invention.
  • a group IV semiconductor substrate functions as a source region
  • a first region of a III-V compound semiconductor nanowire (bonded to the (111) plane of a group IV semiconductor substrate) functions as a channel region
  • III- When the second region (region other than the first region) of the group V compound semiconductor nanowire functions as a drain region, the source electrode is disposed on the group IV semiconductor substrate, and the drain electrode is the group III-V compound semiconductor. It arrange
  • the group III-V compound semiconductor nanowire functions as a source region
  • the first region of the group IV semiconductor substrate functions as a channel region
  • the group IV semiconductor substrate When the second region (region other than the first region) functions as a drain region, the source electrode is disposed on the group III-V compound semiconductor nanowire, and the drain electrode is the second group of the group IV semiconductor substrate. It is arranged on the second region of the region (see Embodiments 3 and 4).
  • the gate electrode can apply an electric field to the junction interface between the group IV semiconductor substrate and the group III-V compound semiconductor nanowire.
  • a gate dielectric film is disposed on the channel region (group IV semiconductor substrate or group III-V compound semiconductor nanowire), and the gate electrode is disposed on the gate dielectric film.
  • the junction interface between the (111) plane of the group IV semiconductor substrate and the group III-V compound semiconductor nanowire is preferably dislocation-free and defect-free, but contains a small number of dislocations or defects. Also good. Specifically, the misfit dislocation period at the junction interface only needs to be larger than the misfit dislocation period calculated from the lattice mismatch between the group IV semiconductor and the group III-V compound semiconductor. Further, the density of threading dislocations at the bonding interface may be in the range of 0 to 10 10 pieces / cm 2 .
  • the junction interface between the (111) plane of the group IV semiconductor substrate and the group III-V compound semiconductor nanowire functions as a tunnel layer.
  • carriers in the source region group IV semiconductor substrate or group III-V compound semiconductor nanowire
  • the gate electrode Due to the phenomenon, it moves into the channel region (III-V compound semiconductor nanowire or group IV semiconductor substrate) (becomes ON state).
  • This operation corresponds to the switch operation of the n-type or p-type MOSFET of the CMOS switch. Since the height of the energy barrier at the junction interface changes depending on the type of III-V compound semiconductor constituting the III-V compound semiconductor nanowire, supply necessary for the ON state by changing the type of III-V compound semiconductor The voltage can be arbitrarily controlled.
  • the TFET of the present invention can operate at a subthreshold of 60 mV / digit or less by utilizing the potential generated at the junction interface between the group IV semiconductor substrate and the group III-V compound semiconductor nanowire (see Examples).
  • the TFET of the present invention as a switch element, the power consumption of the semiconductor device can be reduced. As a result, energy saving and environmental load reduction can also be realized.
  • the TFET manufacturing method of the present invention includes 1) a first step of preparing a substrate, 2) a second step of growing a III-V compound semiconductor nanowire, and 3) a gate electrode. And 4) a fourth step of forming the source and drain electrodes.
  • the TFET manufacturing method of the present invention mainly forms III-V compound semiconductor nanowires (first step, second step) on the (111) plane of a group IV semiconductor substrate without using a catalyst.
  • the formation of the gate electrode (third step) and the formation of the source and drain electrodes (fourth step) can be performed by appropriately applying conventional techniques.
  • a substrate including an IV group semiconductor substrate having a (111) plane and an insulating film covering a part of the (111) plane is prepared.
  • the type of group IV semiconductor substrate is not particularly limited as long as it has a (111) plane, and is, for example, an n-type silicon (111) substrate or a p-type silicon (111) substrate.
  • the group IV semiconductor substrate is a substrate that does not have a (111) plane (such as a silicon (100) substrate), it is preferable to expose the (111) plane by anisotropic etching (see Embodiments 3 and 4).
  • the group IV semiconductor substrate may be a group IV semiconductor substrate having a group IV semiconductor layer whose end face is a (111) plane (see Embodiment 5).
  • the (111) plane of the group IV semiconductor substrate is covered with an insulating film having an opening.
  • the material of the insulating film covering the (111) surface is not particularly limited as long as it is an inorganic insulating material.
  • examples of the inorganic insulating material include silicon oxide and silicon nitride.
  • the thickness of the insulating film covering the (111) plane is not particularly limited, but may be about 20 nm, for example.
  • the silicon oxide film can be formed, for example, by thermally oxidizing a silicon substrate.
  • the insulating film may be formed by a general thin film forming method such as sputtering.
  • one or more openings for growing III-V compound semiconductor nanowires are formed.
  • the opening can be formed by using a fine pattern processing technique such as electron beam lithography, photolithography, or nanoimprint lithography.
  • the (111) plane of the group IV semiconductor substrate is exposed to the outside through the opening.
  • the shape of the opening is not particularly limited and can be arbitrarily determined. Examples of the shape of the opening include a triangle, a quadrangle, a hexagon, and a circle.
  • the diameter of the opening may be about 2 to 100 nm, for example.
  • the diameter of the opening is too large, a large number of dislocations or defects may be formed at the bonding interface between the (111) plane of the group IV semiconductor substrate and the group III-V compound semiconductor nanowire.
  • the interval between the openings may be about 10 nm to several ⁇ m.
  • a natural oxide film is formed on the surface of the group IV semiconductor substrate.
  • This natural oxide film is preferably removed because it inhibits the growth of III-V compound semiconductor nanowires. Therefore, after forming an opening in the insulating film covering the (111) surface of the IV semiconductor substrate, it was formed on the surface of the IV semiconductor substrate (the (111) surface exposed in the opening) by high-temperature heat treatment. It is preferable to remove the natural oxide film.
  • the high-temperature heat treatment may be performed at about 900 ° C. in an inert gas atmosphere such as hydrogen gas, nitrogen gas, or argon gas.
  • the natural oxide film covering the (111) surface exposed through the opening is removed, and oxygen atoms are removed from the crystal structure at the interface between the group IV semiconductor and the natural oxide film. Is done.
  • a group III atom or a group V atom is adsorbed in place of the oxygen atom instead of the oxygen atom (described later).
  • the (111) plane after the high temperature heat treatment has a 1 ⁇ 1 structure.
  • an irregular atomic arrangement is formed on the substrate surface as shown in the classification (compound semiconductor growth temperature range) shown in FIG.
  • the substrate surface is restored to the 1 ⁇ 1 structure again. Therefore, in the manufacturing method of the present invention, the substrate temperature is once lowered to a low temperature (about 400 ° C.) after the high temperature heat treatment.
  • low temperature refers to a temperature lower than the temperature required for growing compound semiconductor nanowires.
  • the (111) 2 ⁇ 1 plane of the group IV semiconductor substrate can be converted to a (111) 1 ⁇ 1 plane.
  • the “(111) 2 ⁇ 1 plane” refers to a plane in which the minimum unit constituting the atomic arrangement is 2 atomic intervals ⁇ 1 atomic interval, as shown in FIG. 2A.
  • “(111) 1 ⁇ 1 plane” means a plane in which the minimum unit constituting the atomic arrangement is 1 atomic interval ⁇ 1 atomic interval, as shown in FIG. 2B.
  • the (111) 1 ⁇ 1 plane of the group IV semiconductor substrate is converted into a (111) A plane or a (111) B plane by a group III element or a group V element.
  • the “(111) A plane” refers to a plane on which a group III element is arranged.
  • the “(111) B surface” refers to a surface on which a group V element is arranged.
  • the III-V group compound semiconductor can be easily grown from that plane.
  • the (111) A plane or (111) B plane of the III-V group compound semiconductor has a (111) 2 ⁇ 2 plane, that is, a structure in which the minimum unit is a period of 2 atomic intervals ⁇ 2 atomic intervals. Therefore, when a group III element or a group V element is arranged on the surface of a group IV semiconductor substrate with a minimum unit smaller than 2 atom intervals ⁇ 2 atom intervals, a group III-V compound semiconductor is likely to grow on the surface. .
  • the stable structure of the (111) plane that is likely to occur by heat-treating the silicon substrate is reported to be the (111) 7 ⁇ 7 plane (Surf. Sci. Vol.164, (1985), p.367). -392).
  • the minimum unit is an array period of 7 atomic intervals ⁇ 7 atomic intervals. This minimum unit is larger than the minimum unit of the arrangement period in the crystal structure of the III-V compound semiconductor. Therefore, the III-V compound semiconductor is difficult to grow on the surface.
  • the low-temperature heat treatment for changing the (111) 2 ⁇ 1 surface of the group IV semiconductor substrate to the (111) 1 ⁇ 1 surface may be performed at a temperature of about 350 to 450 ° C. (for example, about 400 ° C.).
  • the low-temperature heat treatment is preferably performed in an atmosphere of an inert gas such as hydrogen gas, nitrogen gas, argon gas, or helium gas.
  • the (111) 2 ⁇ 1 surface of the group IV semiconductor substrate is converted into a (111) 1 ⁇ 1 surface by low-temperature heat treatment, and a group III material or a group V material is supplied to the surface of the IV semiconductor substrate. Or it converts into (111) B surface.
  • the group III raw material is preferably a gas containing boron, aluminum, gallium, indium or titanium (which may be an organometallic compound).
  • the group III raw material is an organic alkyl metal compound such as trimethylindium.
  • the group V raw material is preferably a gas containing nitrogen, phosphorus, arsenic, antimony or bismuth (which may be an organometallic compound).
  • the group V raw material is, for example, arsenic hydride (arsine; AsH 3 ).
  • the supply of the group III material or the group V material is preferably performed at 400 to 500 ° C.
  • the step of converting the surface of the group IV semiconductor substrate into the (111) A plane or the (111) B plane may be performed after the step of converting the surface of the group IV semiconductor substrate into the (111) 1 ⁇ 1 plane.
  • the group IV semiconductor substrate is heat-treated at a high temperature (for example, 900 ° C.) to remove the natural oxide film, oxygen atoms are removed from the (111) plane.
  • a high temperature for example, 900 ° C.
  • oxygen atoms are removed from the (111) plane.
  • the (111) 1 ⁇ 1 plane is formed in a state where oxygen atoms are removed, a portion where bonds between group IV elements are broken is formed.
  • the (111) plane after the high temperature heat treatment has a 1 ⁇ 1 structure, and when the temperature is lowered as it is, atomic arrays with various irregular periods are formed on the surface. Further, by lowering the temperature to about 400 ° C., the (111) plane is restored to a 1 ⁇ 1 structure.
  • the recovered 1 ⁇ 1 structure is thermodynamically unstable, and when a group III element or group V element is supplied to this state, the group III element or group V element is converted to an outermost group IV atom (for example, a silicon atom).
  • the group III atom or the group V atom is adsorbed on the surface so as to replace (), thereby forming the (111) A plane or the (111) B plane. For this reason, the (111) A surface or the (111) B surface can be obtained relatively easily.
  • a group III-V compound semiconductor nanowire is grown from the (111) plane of the group IV semiconductor substrate exposed through the opening. At this time, it is preferable to form a III-V compound semiconductor thin film on the (111) plane of the IV group semiconductor substrate by an alternating material supply modulation method before growing the III-V group compound semiconductor nanowire.
  • a source gas containing a group III element and a source gas containing a group V element are alternately provided on a group IV semiconductor substrate (hereinafter referred to as an “alternate source supply modulation method”) and exposed through the opening of the insulating film (111)
  • a thin film of a III-V compound semiconductor is formed on the A plane or the (111) B plane.
  • the thin film formation by this alternate material supply modulation method is preferably performed at a temperature lower than the temperature necessary for growing the III-V compound semiconductor nanowire.
  • thin film formation by the alternating material supply modulation method may be performed at about 400 ° C. or while the temperature is increased from 400 ° C.
  • the (111) A plane is formed on the group IV semiconductor substrate, first, a source gas containing a group III element is supplied, and then a source gas containing a group V element is supplied. Further, a source gas containing a group III element and a source gas containing a group V element are alternately and repeatedly supplied.
  • the (111) B surface is formed on the group IV semiconductor substrate, first, a source gas containing a group V element is supplied, and then a source gas containing a group III element is supplied. Further, a source gas containing a group V element and a source gas containing a group III element are alternately and repeatedly supplied.
  • the supply time of the source gas containing the group V element and the supply time of the source gas containing the group III element may be about several seconds each. Further, it is preferable to provide an interval of several seconds between the supply of the source gas containing the group V element and the supply of the source gas containing the group III element.
  • the source gas containing the group V element and the source gas containing the group III element may be alternately supplied until the thin film of the group III-V compound semiconductor has a desired thickness. By repeatedly supplying the gas several times, a thin film of a III-V compound semiconductor is formed.
  • the substrate temperature is raised to grow the semiconductor nanowires.
  • the group III elements and group IV elements adsorbed on the substrate are separated by heat. To prevent that.
  • the III-V compound semiconductor nanowire is grown from the (111) plane of the IIV group semiconductor substrate through the opening of the insulating film.
  • the III-V compound semiconductor nanowire is grown by, for example, a metal organic chemical vapor phase epitaxy method (hereinafter also referred to as “MOVPE method”) or a molecular beam epitaxy method (hereinafter also referred to as “MBE method”).
  • MOVPE method metal organic chemical vapor phase epitaxy method
  • MBE method molecular beam epitaxy method
  • the growth of the III-V compound semiconductor nanowire is performed by the MOVPE method.
  • Formation of semiconductor nanowires by the MOVPE method can be performed using a normal MOVPE apparatus. That is, a source gas containing a group III element and a source gas containing a group V element may be provided at a predetermined temperature and under reduced pressure. For example, when forming InAs nanowires, a gas containing arsenic hydride (AsH 3 ) and trimethylindium may be provided at about 540 ° C. Further, when forming a GaAs nanowire, a gas containing arsenic hydride and trimethylgallium may be provided at about 750 ° C.
  • the III-V compound semiconductor nanowire can be formed on the (111) plane of the IV group semiconductor substrate so that the long axis thereof is perpendicular to the (111) plane.
  • the junction interface between the group III-V compound semiconductor nanowires thus formed and the (111) plane of the group IV semiconductor substrate is basically free of dislocations and defects.
  • FIG. 3 is a photograph showing a bonding interface free from misfit dislocations and threading dislocations.
  • a GaAs nanowire is formed on a silicon substrate with a numerical aperture of the insulating film of 20 nm.
  • FIG. 3A is a cross-sectional photograph (TEM observation image) of a silicon substrate and a GaAs nanowire.
  • FIG. 3B is an enlarged image (high-resolution TEM observation image) of a region surrounded by a broken line in FIG. 3A.
  • FIG. 3C is a Fourier transform diagram of a region surrounded by a broken line in FIG. 3B. As shown in FIG.
  • the number of bonding surfaces between the (111) plane of silicon and the ( ⁇ 1-11) plane of GaAs coincides with 53, and misfit dislocations exist at the bonding interface. Absent. There are also no threading dislocations. Since the lattice mismatch between silicon and GaAs is 3.9%, misfit dislocations are usually introduced with a period of 8 nm. In contrast, by producing GaAs nanowires by the above procedure, the misfit dislocation period can be made larger than the misfit dislocation period (8 nm) calculated from the lattice mismatch (in this case, infinite). ). Further, the density of threading dislocations at the bonding interface can be in the range of 0 to 10 10 pieces / cm 2 (in this case, 0 pieces / cm 2 ).
  • the formed III-V compound semiconductor nanowire may be further doped n-type or p-type.
  • doping a III-V compound semiconductor nanowire with an n-type dopant or a p-type dopant by supplying a doping gas or a doping organic metal while forming a III-V compound semiconductor nanowire by the MOVPE method Can do.
  • the gas or organometallic material containing the group IV atom and the material of the III-V compound semiconductor nanowire are simultaneously supplied.
  • An n-type group III-V compound semiconductor nanowire serving as the second region can be formed.
  • the gas or organometallic material containing the group VI atom and the material of the group III-V compound semiconductor nanowire are supplied at the same time.
  • a p-type group III-V compound semiconductor nanowire that becomes the region of can be formed.
  • an n-type group III-V compound semiconductor nanowire is formed by implanting ions of group IV atoms into the group III-V compound semiconductor nanowire corresponding to the first region by an ion implantation method. be able to.
  • a p-type group III-V compound semiconductor nanowire can be formed by implanting ions of group VI atoms into a group III-V compound semiconductor nanowire corresponding to the first region.
  • a gate electrode is formed.
  • a gate dielectric film is formed on the channel region (III-V compound semiconductor nanowire or group IV semiconductor substrate) of the TFET of the present invention, and a gate electrode is formed thereon.
  • the method for forming the gate dielectric film is not particularly limited.
  • a film made of silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), or zirconium oxide (ZrO 2 ) may be formed using an ALD method or the like.
  • the method for forming the gate electrode is not particularly limited.
  • a region other than a region where an electrode is to be formed is masked with a resist film, a metal such as gold, platinum, titanium, chromium, aluminum, palladium, molybdenum, or a semiconductor such as polysilicon is vapor-deposited.
  • a metal such as gold, platinum, titanium, chromium, aluminum, palladium, molybdenum, or a semiconductor such as polysilicon is vapor-deposited.
  • the film may be removed (lifted off).
  • gold may be further deposited and stacked to form an electrode having a two-layer structure.
  • a source electrode and a drain electrode are formed.
  • a method for forming the source electrode and the drain electrode is not particularly limited.
  • the gate electrode may be formed using a photolithography method as in the case of the gate electrode.
  • an III-V compound semiconductor nanowire, a gate dielectric film, and an insulating protective film for protecting the gate electrode may be formed.
  • the insulating protective film is a film made of, for example, an insulating resin.
  • the TFET of the present invention can be manufactured.
  • the method for producing a TFET of the present invention forms a III-V compound semiconductor nanowire without using a metal catalyst, so that a device can be formed with a high-quality crystal structure without being affected by metal contamination. Further, according to the method of manufacturing a TFET of the present invention, a TFET having desired characteristics can be manufactured without using a precise doping technique by appropriately selecting the type of group IV semiconductor and group III-V compound semiconductor. . Furthermore, in the method of manufacturing a TFET according to the present invention, when nanowires made of a mixed crystal semiconductor such as InGaAs are formed, the band discontinuities at the junction interface show opposite properties only by changing the In composition. Therefore, by utilizing this property, it is possible to manufacture TFETs having different switch characteristics by growing the III-V compound semiconductor nanowire only once.
  • Embodiment 1 In Embodiment 1, an example of a TFET of the present invention manufactured using a p-type highly doped silicon (111) substrate is shown.
  • FIG. 4 is a cross-sectional view showing the configuration of the TFET of the first embodiment.
  • the TFET 100 according to the first embodiment includes a p-type highly doped silicon substrate 110, an insulating film 120, a III-V compound semiconductor nanowire 130, a gate dielectric film 140, and an insulating protective film 150. , Source electrode 160, drain electrode 170, and gate electrode 180.
  • the III-V compound semiconductor nanowire 130 is composed of an undoped first region 132 and an n-type highly doped second region 134.
  • the silicon substrate 110 is a p-type highly doped silicon (111) substrate.
  • the insulating film 120 is an insulating film that covers at least the surface (the (111) surface) on which the group III-V compound semiconductor nanowire 130 is disposed, of the two surfaces of the p-type silicon substrate 110.
  • the insulating film 120 is a silicon oxide (SiO 2 ) film having a thickness of 20 nm, for example.
  • the insulating film 120 may or may not be formed on the other surface of the p-type silicon substrate 110 (the surface on which the III-V compound semiconductor nanowires 130 are not disposed). Since the p-type silicon substrate 110 and the III-V compound semiconductor nanowire 130 and the p-type silicon substrate 110 and the source electrode 160 are in direct contact with each other to form an interface, the insulating film 120 does not exist at the interface.
  • the III-V compound semiconductor nanowire 130 is a nanowire made of a III-V compound semiconductor having a diameter of 20 nm and a length of 300 nm, for example.
  • the III-V compound semiconductor nanowire 130 is arranged on the (111) plane of the p-type silicon substrate 110 so that the major axis thereof is substantially perpendicular to the (111) plane.
  • the first region 132 (intrinsic semiconductor) of the III-V compound semiconductor nanowire is located closer to the p-type silicon substrate 110 (p-type semiconductor) than the second region 134 (n-type semiconductor).
  • the first region 132 of the III-V compound semiconductor nanowire and the (111) plane of the p-type silicon substrate 110 basically form a dislocation-free and defect-free bonding interface.
  • the gate dielectric film 140 is an insulating film that covers the side surfaces (all surfaces except both end surfaces) of the III-V compound semiconductor nanowire 130.
  • the gate dielectric film 140 is a high dielectric film such as a hafnium aluminate (HfAlO x ) film.
  • the insulating protective film 150 is a film made of an insulating resin that covers the III-V compound semiconductor nanowire 130, the gate dielectric film 140, and the gate electrode 180.
  • the source electrode 160 is disposed on the p-type silicon substrate 110 and is connected to the p-type silicon substrate 110 (p-type semiconductor).
  • the source electrode 160 is a Ti / Au alloy film formed on the p-type silicon substrate 110, for example.
  • the source electrode 160 may be disposed on the surface of the two surfaces of the p-type silicon substrate 110 where the group III-V compound semiconductor nanowire 130 is disposed, or on the other surface of the silicon substrate (III-V The group compound semiconductor nanowires 130 may be disposed on the surface).
  • the drain electrode 170 is disposed on the group III-V compound semiconductor nanowire 130 and the insulating protective film 150, and is connected to the second region 134 (n-type semiconductor) of the group III-V compound semiconductor nanowire.
  • the drain electrode 170 is, for example, a Ti / Au alloy film or a Ge / Au / Ni / Au alloy film disposed on the III-V compound semiconductor nanowire 130 and the insulating protective film 150.
  • the gate electrode 180 is disposed on the gate dielectric film 140 so as to cover the periphery of the first region 132 of the III-V compound semiconductor nanowire.
  • the gate electrode 180 is a Ti / Au alloy film formed on the gate dielectric film 140, for example.
  • FIG. 5 is a schematic diagram showing a method for manufacturing the TFET 100 of the first embodiment.
  • a method of manufacturing the TFET 100 of the first embodiment will be described with reference to FIG.
  • a p-type silicon substrate 110 is prepared.
  • an insulating film 120 made of silicon oxide (SiO 2 ) and having a thickness of 20 nm is formed by a thermal oxidation method.
  • an opening 122 having a diameter of 20 nm is formed in the insulating film 120 on the p-type silicon substrate 110 by using a photolithography method or the like.
  • a III-V compound semiconductor nanowire 130 is grown from the (111) plane of the p-type silicon substrate 110 exposed through the opening by MOVPE.
  • the III-V compound semiconductor nanowire 130 is grown, it is preferable to form a thin film of a III-V compound semiconductor on the (111) plane of the p-type silicon substrate 110 by an alternating material supply modulation method.
  • the second region 134 of the III-V compound semiconductor nanowire is doped, and the undoped first region 132 and the n-type are highly doped.
  • the second region 134 is formed.
  • a gate dielectric film 140, an insulating protective film 150, a source electrode 160, a drain electrode 170, and a gate electrode 180 are formed.
  • the junction surface between the first region 132 of the III-V compound semiconductor nanowire and the (111) plane of the silicon substrate 110 functions as a tunnel layer.
  • the carriers in the p-type silicon substrate 110 are caused to tunnel into the III-V compound semiconductor nanowire 130 due to the tunnel phenomenon. (Turns on). This operation corresponds to the switch operation of the n-type MOSFET of the CMOS switch.
  • the height of the energy barrier at the junction interface varies depending on the type of the III-V compound semiconductor constituting the III-V compound semiconductor nanowire 130, changing the type of the III-V compound semiconductor changes the ON state. The required supply voltage can be controlled arbitrarily.
  • the periphery of the III-V compound semiconductor nanowire 130 is covered with the insulating protective film 150, a plurality of TFETs 100 can be integrated.
  • Embodiment 2 shows an example of a TFET of the present invention manufactured using a silicon (111) substrate that is highly doped in n-type.
  • FIG. 7 is a cross-sectional view showing the configuration of the TFET of the second embodiment.
  • the same components as those of the TFET of the first embodiment are denoted by the same reference numerals, and description of overlapping portions is omitted.
  • the TFET 200 of the second embodiment includes an n-type highly doped silicon substrate 210, an insulating film 120, a III-V compound semiconductor nanowire 220, a gate dielectric film 140, and an insulating protective film 150. , Source electrode 160, drain electrode 170, and gate electrode 180.
  • the III-V compound semiconductor nanowire 220 includes a first region 222 that is lightly doped n-type and a second region 224 that is highly doped p-type.
  • the silicon substrate 210 is an n-type highly doped silicon (111) substrate.
  • the III-V compound semiconductor nanowire 220 is a nanowire made of a III-V compound semiconductor having a diameter of 20 nm and a length of 300 nm, for example.
  • the III-V compound semiconductor nanowire 220 is arranged on the (111) plane of the n-type silicon substrate 210 so that the major axis thereof is substantially perpendicular to the (111) plane.
  • the first region 222 (n-type semiconductor) of the III-V compound semiconductor nanowire is located closer to the silicon substrate 210 than the second region 224 (p-type semiconductor).
  • the first region 222 of the III-V compound semiconductor nanowire and the (111) plane of the n-type silicon substrate 210 basically form a dislocation-free and defect-free bonding interface.
  • the TFET 200 of the second embodiment can be manufactured in the same procedure as the TFET 100 of the first embodiment.
  • the junction surface between the first region 222 of the III-V compound semiconductor nanowire and the (111) plane of the n-type silicon substrate 210 functions as a tunnel layer.
  • a negative bias is applied to the gate electrode 180 so that carriers in the n-type silicon substrate 210 are caused to tunnel into the III-V compound semiconductor nanowire 220 due to a tunnel phenomenon. (Turns on). This operation corresponds to the switch operation of the p-type MOSFET of the CMOS switch.
  • the height of the energy barrier at the junction interface changes depending on the type of III-V compound semiconductor constituting the III-V compound semiconductor nanowire 220, changing the type of III-V compound semiconductor changes the ON state.
  • the required supply voltage can be controlled arbitrarily.
  • the periphery of the III-V compound semiconductor nanowire 220 is covered with the insulating protective film 150, a plurality of TFETs 200 can be integrated.
  • Embodiment 3 an example of a TFET of the present invention manufactured using a p-type low-doped silicon (100) substrate is shown.
  • FIG. 9 is a cross-sectional view showing the configuration of the TFET of the third embodiment.
  • a TFET 300 according to the third embodiment includes a p-type lightly doped silicon substrate 310, a p-type lightly doped III-V compound semiconductor nanowire 320, an insulating film (gate dielectric film). ) 330, source electrode 340, drain electrode 350, and gate electrode 360. A part of the insulating film 330 also functions as a gate dielectric film.
  • the p-type silicon substrate 310 has an undoped first region 312 and an n-type highly doped second region 314.
  • the silicon substrate 310 is a p-type low-doped silicon (100) substrate. Of the two surfaces of the silicon substrate 310, the surface on which the III-V compound semiconductor nanowires 320 are arranged is formed on the first undoped region 312 (intrinsic semiconductor) and the second heavily doped n-type. Regions 314 (n-type semiconductors) are formed adjacent to each other.
  • the first region 312 has not only the (100) plane but also the (111) plane 313.
  • the III-V compound semiconductor nanowire 320 is a nanowire made of a III-V compound semiconductor having a diameter of 20 nm and a length of 300 nm, for example.
  • the III-V compound semiconductor nanowire 320 is arranged on the (111) plane 313 of the first region of the silicon substrate so that the major axis thereof is substantially perpendicular to the (111) plane.
  • the III-V compound semiconductor nanowire 320 and the (111) plane 313 in the first region of the silicon substrate basically form a dislocation-free and defect-free bonding interface.
  • the insulating film 330 covers at least the entire surface ((100) plane) of the first region 312 and part of the surface ((100) plane) of the second region 314 of the silicon substrate. As described above, a part of the insulating film 330 functions as a gate dielectric film.
  • the insulating film (gate dielectric film) 330 is a high dielectric film such as a hafnium aluminate (HfAlO x ) film.
  • the source electrode 340 is disposed on the insulating film 330 on the silicon substrate 310 (a region other than the first region 312 and the second region 314), and is connected to the III-V compound semiconductor nanowire 320.
  • the source electrode 340 is a Ti / Au alloy film formed on the insulating film 330, for example.
  • the drain electrode 350 is disposed on the second region 314 of the silicon substrate, and is connected to the second region 314 of the silicon substrate.
  • the drain electrode 350 is, for example, a Ti / Au alloy film or a Ge / Au / Ni / Au alloy film disposed on the second region 314 of the silicon substrate.
  • the gate electrode 360 is disposed on the insulating film (gate dielectric film) 330 on the first region 312 of the silicon substrate.
  • the gate electrode 360 is, for example, a Ti / Au alloy film formed on the gate dielectric film (insulating film) 330.
  • FIG. 10 is a schematic diagram showing a method for manufacturing the TFET 300 of the third embodiment.
  • a method of manufacturing the TFET 300 of the third embodiment will be described with reference to FIG.
  • a silicon substrate 310 is prepared.
  • an undoped first region 312 and an n-type highly doped second region 314 are formed.
  • anisotropic etching is performed on the first region 312 of the silicon substrate to expose the (111) plane 313.
  • an insulating film 330 made of silicon oxide (SiO 2 ) and having a thickness of 20 nm is formed on the surface of the silicon substrate 310 by a thermal oxidation method. An opening is formed in the insulating film 330 so that the (111) surface 313 of the first region of the silicon substrate is exposed.
  • FIG. 10A a silicon substrate 310 is prepared.
  • an undoped first region 312 and an n-type highly doped second region 314 are formed.
  • anisotropic etching is performed on the first region 312 of the silicon substrate to expose the (111) plane 313.
  • an insulating film 330 made of silicon oxide (SiO 2 ) and having a thickness of 20 nm is formed on the surface of
  • the III-V compound semiconductor nanowire 320 is grown from the (111) plane 313 of the first region through the opening by the MOVPE method. At this time, before the III-V compound semiconductor nanowire 320 is grown, it is preferable to form a thin film of a III-V compound semiconductor on the (111) plane 313 in the first region by the alternating source supply modulation method. Finally, as shown in FIG. 10D, a source electrode 340, a drain electrode 350, and a gate electrode 360 are formed.
  • the junction surface between the III-V compound semiconductor nanowire 320 and the (111) plane 313 of the first region of the silicon substrate functions as a tunnel layer.
  • the gate electrode 360 by applying a positive bias to the gate electrode 360, the carriers in the III-V compound semiconductor nanowire 320 are caused to tunnel through the first of the silicon substrate. It moves into the area 312 (becomes ON state). This operation corresponds to the switch operation of the n-type MOSFET of the CMOS switch.
  • the TFET 300 of the present embodiment can be integrated on a silicon (100) substrate that is generally used at present.
  • Embodiment 4 shows an example of a TFET of the present invention manufactured using a silicon (100) substrate that is n-type lightly doped.
  • FIG. 12 is a cross-sectional view showing the configuration of the TFET of the fourth embodiment.
  • the same components as those of the TFET of the third embodiment are denoted by the same reference numerals, and description of overlapping portions is omitted.
  • the TFET 400 of the fourth embodiment includes an n-type lightly doped silicon substrate 410, an undoped III-V group compound semiconductor nanowire 420, an insulating film (gate dielectric film) 330, A source electrode 340, a drain electrode 350, and a gate electrode 360 are provided.
  • the silicon substrate 410 has an undoped first region 412 and a p-type highly doped second region 414.
  • the silicon substrate 410 is an n-type lightly doped silicon (100) substrate. Of the two surfaces of the silicon substrate 410, the surface on which the III-V compound semiconductor nanowires 420 are arranged is formed on the first undoped region 412 (intrinsic semiconductor) and the second lightly doped p-type. Regions 414 (p-type semiconductors) are formed adjacent to each other.
  • the first region 412 has not only the (100) plane but also the (111) plane 413.
  • the III-V compound semiconductor nanowire 420 is a nanowire made of a III-V compound semiconductor having a diameter of 20 nm and a length of 300 nm, for example.
  • the III-V compound semiconductor nanowire 420 is arranged on the (111) plane 413 of the first region of the silicon substrate so that the major axis thereof is substantially perpendicular to the (111) plane.
  • the III-V compound semiconductor nanowire 420 and the (111) plane 413 of the first region of the silicon substrate basically form a dislocation-free and defect-free bonding interface.
  • the TFET 400 of the fourth embodiment can be manufactured in the same procedure as the TFET 300 of the third embodiment.
  • the junction surface between the III-V compound semiconductor nanowire 420 and the (111) plane 413 of the first region of the silicon substrate functions as a tunnel layer.
  • the gate electrode 360 by applying a negative bias to the gate electrode 360, carriers in the III-V compound semiconductor nanowire 420 are tunneled and the first of the silicon substrate is It moves into the area 412 (becomes ON state). This operation corresponds to the switch operation of the p-type MOSFET of the CMOS switch.
  • the TFET 400 of this embodiment can be integrated on a silicon (100) substrate that is generally used at present.
  • FIG. 14 is a cross-sectional view showing the configuration of the TFET of the fifth embodiment.
  • the same components as those of the TFET of the first embodiment are denoted by the same reference numerals, and description of overlapping portions is omitted.
  • the TFET 500 of the fifth embodiment includes a p-type highly doped silicon substrate 510, an insulating film 120, a III-V compound semiconductor nanowire 130, a gate dielectric film 140, and an insulating protective film 150. , Source electrode 160, drain electrode 170, and gate electrode 180.
  • the silicon substrate 510 has a silicon layer 512 whose surface is a (111) plane.
  • the III-V compound semiconductor nanowire 130 is composed of an undoped first region 132 and an n-type highly doped second region 134.
  • the silicon substrate 510 is a p-type highly doped silicon (111) substrate.
  • the silicon substrate 510 has a silicon layer 512 in the opening of the insulating film 120.
  • the silicon layer 512 is a thin film made of silicon having a diameter of 20 nm (same as the diameter of the opening) and a thickness of 10 nm (below the thickness of the insulating film), for example.
  • the silicon layer 512 is highly doped p-type like the silicon substrate 510.
  • the surface of the silicon layer 512 is the (111) plane.
  • the III-V compound semiconductor nanowire 130 is a nanowire made of a III-V compound semiconductor having a diameter of 20 nm and a length of 300 nm, for example.
  • the III-V compound semiconductor nanowire 130 is arranged on the (111) plane of the p-type silicon substrate 510, more specifically, on the surface ((111) plane) of the silicon layer 512.
  • the first region 132 (intrinsic semiconductor) of the III-V compound semiconductor nanowire is located closer to the silicon substrate 510 than the second region 134 (n-type semiconductor).
  • the first region 132 of the III-V compound semiconductor nanowire and the (111) plane of the p-type silicon substrate 510 are basically dislocation-free and defect-free.
  • the bonding interface is formed.
  • FIG. 15 is a schematic diagram showing a method for manufacturing the TFET 500 of the fifth embodiment. A method for manufacturing the TFET 500 of the fifth embodiment will be described below with reference to FIG.
  • a p-type silicon substrate 510 is prepared. On the p-type silicon substrate 510, an insulating film 120 made of silicon oxide (SiO 2 ) and having a thickness of 20 nm is formed by a thermal oxidation method. An opening 122 having a diameter of 20 nm is formed in the insulating film 120.
  • a p-type highly doped silicon layer 512 is formed on the (111) plane of the p-type silicon substrate 510 exposed through the opening by MOVPE. The surface of the silicon layer 512 thus formed is a (111) plane.
  • FIG. 15A a p-type silicon substrate 510 is prepared.
  • an insulating film 120 made of silicon oxide (SiO 2 ) and having a thickness of 20 nm is formed by a thermal oxidation method.
  • An opening 122 having a diameter of 20 nm is formed in the insulating film 120.
  • a p-type highly doped silicon layer 512 is formed on the (111) plane of the
  • a III-V compound semiconductor nanowire 130 is grown from the (111) plane of the silicon layer 512 by MOVPE. At this time, before growing the III-V compound semiconductor nanowire 130, it is preferable to form a thin film of the III-V compound semiconductor on the (111) plane of the silicon layer 512 by the alternating source supply modulation method.
  • the second region 134 of the III-V compound semiconductor nanowire is doped, and the undoped first region 132 and the n-type are highly doped. The second region 134 is formed.
  • a gate dielectric film 140, an insulating protective film 150, a source electrode 160, a drain electrode 170, and a gate electrode 180 are formed.
  • the first region 132 of the III-V compound semiconductor nanowire and the (111) plane of the p-type silicon substrate 510 (more specifically, the (111) plane of the silicon layer 512).
  • the junction surface functions as a tunnel layer.
  • a silicon layer 512 is formed at the junction interface between the silicon substrate 510 and the III-V compound semiconductor nanowire 130.
  • the silicon layer 512 suppresses the influence on the bonding interface caused by the surface roughness of the silicon substrate 510 and impurities in the silicon substrate 510. Therefore, in the TFET 500 of the fifth embodiment, impurity contamination at the junction interface is effectively suppressed.
  • Example 1 shows the result of operation simulation of the TFET of the present invention.
  • n-type silicon (111) substrate was thermally oxidized to form a silicon oxide film having a thickness of 20 nm on the surface. Openings were periodically formed in the silicon oxide film by electron beam lithography and wet chemical etching to expose the surface of the silicon substrate. The shape of the opening was hexagonal, and the area circle equivalent diameter of the opening was 20 nm.
  • the substrate on which the opening was formed was set in a reduced pressure horizontal MOVPE apparatus (HR2339; Taiyo Nippon Sanso Corporation). By raising the internal temperature of the MOVPE apparatus to 925 ° C. and maintaining it for 5 minutes, the natural oxide film formed on the opening surface of the silicon substrate was removed. Next, the internal temperature of the apparatus was decreased from 925 ° C. to 400 ° C.
  • Arsenic hydride was supplied together with hydrogen gas (carrier gas). The partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm.
  • an InAs thin film when producing InAs nanowires or a GaAs thin film (when producing GaAs nanowires) was formed in the openings of the silicon substrate by the alternating source supply modulation method.
  • trimethylindium or trimethylgallium and arsenic hydride were supplied alternately.
  • a combination of a trimethylindium supply for 2 seconds, a hydrogen gas interval for 1 second, an arsenic hydride supply for 2 seconds, and a hydrogen gas interval for 1 second is 1 The cycle was repeated 20 times over 2 minutes.
  • the partial pressure of trimethylindium was 9.6 ⁇ 10 ⁇ 7 atm, and the partial pressure of arsenic hydride was 2.5 ⁇ 10 ⁇ 4 atm.
  • the internal temperature of the apparatus is increased from 400 ° C. to 750 ° C., the trimethylgallium supply is performed for 2 seconds, the hydrogen gas interval is 1 second, the arsenic hydride supply is 2 seconds, The gas interval was repeated 30 times over 3 minutes, with a 1 second combination as one cycle.
  • the partial pressure of trimethylindium was 1.0 ⁇ 10 ⁇ 6 atm, and the partial pressure of arsenic hydride was 2.5 ⁇ 10 ⁇ 4 atm.
  • InAs nanowires or GaAs nanowires were grown by the MOVPE method.
  • trimethylindium and arsenic hydride were supplied together with hydrogen gas to grow InAs nanowires.
  • the partial pressure of trimethylindium was 4.9 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm.
  • GaAs nanowires are grown by supplying trimethylgallium and arsenic hydride together with hydrogen gas while raising the internal temperature of the apparatus from 400 ° C to 750 ° C and immediately after reaching 750 ° C. I let you.
  • the partial pressure of trimethylgallium was 2.5 ⁇ 10 ⁇ 6 atm
  • the partial pressure of arsenic hydride was 1.0 ⁇ 10 ⁇ 4 atm.
  • FIG. 16 is a scanning electron micrograph (perspective image) of a silicon substrate on which GaAs nanowires are periodically arranged.
  • insulating resin (BCB resin) film is formed on a silicon substrate on which III-V compound semiconductor nanowires are formed, and the nanowires on the silicon substrate are insulated with insulating resin ( Embedded in BCB resin). Next, a part of the upper side of the insulating resin film was removed by reactive ion etching to expose the tip of the nanowire. A metal alloy film or a metal multilayer film that can serve as an ohmic electrode was formed as a first electrode in a region where the nanowires were exposed. Specifically, when the III-V compound semiconductor nanowire is an InAs nanowire, a Ti / Au alloy film was formed.
  • the III-V compound semiconductor nanowire is a GaAs nanowire
  • a Ge / Au / Ni / Au multilayer film was formed.
  • a metal alloy film or a metal multilayer film that can serve as an ohmic electrode was formed on the silicon substrate.
  • the III-V compound semiconductor nanowire is an InAs nanowire
  • a Ti / Au alloy film was formed.
  • a Ge / Au / Ni / Au multilayer film is formed when the III-V compound semiconductor nanowire is an n-GaAs nanowire
  • a Cr / Au multilayer film or a ZnAu alloy film is formed when it is a p-GaAs nanowire. did.
  • FIG. 17 is a cross-sectional view showing the configuration of the device after electrode formation.
  • the device 600 includes an n-type silicon substrate 610, a III-V compound semiconductor nanowire 620, an insulating resin (insulating protective film) 630, a first electrode 640, and a second electrode 650.
  • the III-V compound semiconductor nanowire 620 is formed on the (111) plane of the n-type silicon substrate 610 and is connected to the first electrode 640.
  • the n-type silicon substrate 610 is connected to the second electrode 650.
  • III-V group compound semiconductor nanowires InAs nanowires and GaAs nanowires formed on an n-type silicon substrate were measured using the device produced by the above process.
  • FIG. 18A is a graph showing a current-voltage curve of InAs nanowires formed on an n-type silicon substrate. From this graph, it can be seen that the current-voltage curve is a Schottky-type curve even though the metal junction condition is the ohmic electrode condition. This is presumably because an energy barrier due to band discontinuity was formed at the junction interface between the n-type silicon substrate and the InAs nanowire (see FIG. 18B).
  • FIG. 18B is a schematic diagram of the band structure of an n-type silicon substrate and InAs nanowires. From this figure, it can be seen that the conduction band offset value is 0.81 eV and the valence band offset value is 0.06 eV at the junction interface. In the case of p-type silicon, it is also known that the conduction band offset value is 0.41 eV and the valence band offset value is 0.31 eV. If the conduction band offset value or the valence band offset value is in the range of 0.01 to 1.5 eV, a device including InAs nanowires formed on a silicon substrate can function as a tunnel FET.
  • FIG. 19A is a graph showing a current-voltage curve of a GaAs nanowire formed on an n-type silicon substrate. From this graph, it can be seen that the current-voltage curve is a Schottky-type curve even though the metal junction condition is the ohmic electrode condition. This is presumably because an energy barrier due to band discontinuity was formed at the junction interface between the n-type silicon substrate and the GaAs nanowire (see FIG. 19B).
  • FIG. 19B is a schematic diagram of the band structure of an n-type silicon substrate and GaAs nanowires. From this figure, it can be seen that the conduction band offset value is 0.06 eV and the valence band offset value is 0.26 eV at the junction interface. In the case of p-type silicon, it is also known that the conduction band offset value is 0.58 eV and the valence band offset value is 0.34 eV.
  • a device including a GaAs nanowire formed on a silicon substrate can function as a tunnel FET if the conduction band offset value or the valence band offset value is in the range of 0.01 to 1.5 eV.
  • FIG. 20A is a cross-sectional view showing the structure of the TFET of the present invention used in the simulation.
  • the TFET 700 includes a p-type silicon substrate 710, an InAs nanowire 720, a gate dielectric film 730, a gate electrode 740, a source electrode (not shown), and a drain electrode (not shown).
  • An InAs nanowire 720 having a diameter of 20 nm and a length of 50 nm is formed by doping a n-type lightly doped first region 722 (length 25 nm) on the p-type silicon substrate 710 side and a highly doped n-type on the drain electrode side (not shown).
  • the second region 724 (length: 25 nm).
  • the carrier concentration of the first region 722 of InAs nanowires was 1 ⁇ 10 16 cm ⁇ 3, and the carrier concentration of the second region 724 was 1 ⁇ 10 18 cm ⁇ 3 .
  • the carrier concentration of the p-type silicon substrate 710 was 1 ⁇ 10 18 cm ⁇ 3 .
  • the gate dielectric film is a film made of Al 2 O 3 and having a thickness of 2.5 nm. The energy barrier due to the band discontinuity between silicon and InAs nanowires was referred to the graph of FIG. 18A.
  • FIG. 20B is a graph showing electrical characteristics of the TFET obtained by simulation. From this graph, it can be seen that the TFET shown in FIG. 18A exhibits a high ON current and a steep subthreshold characteristic of 5 mV / digit. It can also be seen that when the gate voltage is 0.25 V, an ON / OFF ratio of 5 digits (10 5 ) can be realized.
  • Example 2 shows an example in which the TFET of the first embodiment is manufactured.
  • TFET 1 Production of TFET 1) Preparation of substrate A p-type silicon (111) substrate (carrier concentration: 7 ⁇ 10 18 cm ⁇ 3 ) was thermally oxidized to form a silicon oxide film having a thickness of 20 nm on the surface. Openings were periodically formed in the silicon oxide film by electron beam lithography and wet chemical etching to expose the surface of the silicon substrate. The shape of the opening was hexagonal, and the area circle equivalent diameter of the opening was 100 nm.
  • an InAs thin film was formed in the opening of the silicon substrate by the alternating material supply modulation method. Specifically, the trimethylindium supply is 2 seconds, the hydrogen gas interval is 1 second, the arsenic hydride supply is 2 seconds, and the hydrogen gas interval is 1 second. Repeated. The partial pressure of trimethylindium was 9.6 ⁇ 10 ⁇ 7 atm, and the partial pressure of arsenic hydride was 2.5 ⁇ 10 ⁇ 4 atm.
  • an InAs nanowire having a length of 800 nm was grown by the MOVPE method. Specifically, after raising the internal temperature of the apparatus from 400 ° C. to 540 ° C., trimethylindium and arsenic hydride are supplied together with hydrogen gas, and an InAs nanowire having a length of 500 nm (first region; carrier concentration: 2 ⁇ 10 17 cm ⁇ 3 ). Subsequently, trimethylindium, arsenic hydride and monosilane were supplied together with hydrogen gas to grow an n-type InAs nanowire having a length of 300 nm (second region; carrier concentration: 2 ⁇ 10 19 cm ⁇ 3 ). The partial pressure of trimethylindium was 4.9 ⁇ 10 ⁇ 7 atm, the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm, and the partial pressure of monosilane was 7 ⁇ 10 ⁇ 8 atm.
  • TFET Fabrication of TFET
  • a gate dielectric film was formed on the silicon substrate and on the side surface of the InAs nanowire, and a gate electrode was further formed thereon. Specifically, a 20 nm thick Hf 0.8 Al 0.2 O film (gate dielectric film) was formed by ALD. Thereafter, a W film (gate electrode) having a thickness of 100 nm was formed by high frequency sputtering.
  • an insulating resin (BCB resin) film was formed on the silicon substrate on which the dielectric film was formed, and the InAs nanowires on the silicon substrate were embedded in the insulating resin.
  • a part of the upper side of the insulating resin was removed by reactive ion etching to expose the tip of the InAs nanowire.
  • a Ti (20 nm) / Au (100 nm) multilayer film having a thickness of 120 nm was formed as a drain electrode on the surface where the InAs nanowires were exposed. Further, a Ti (20 nm) / Au (30 nm) multilayer film having a film thickness of 50 nm was formed as a source electrode on the silicon substrate.
  • FIG. 21 is a cross-sectional view showing the structure of the manufactured TFET of the present invention.
  • this TFET 800 includes a p-type silicon substrate 810, a silicon oxide film 820, an InAs nanowire 830, a gate dielectric film (Hf 0.8 Al 0.2 O film) 840, a gate electrode (W film). 850, an insulating resin (BCB resin) 860, a source electrode (Ti / Au multilayer film) 870, and a drain electrode (Ti / Au multilayer film) 880.
  • the InAs nanowire 830 is divided into a first region 832 on the p-type silicon substrate 810 side and a second region 834 on the drain electrode 880 side.
  • FIG. 22 is a graph showing electrical characteristics of two TFETs (device A and device B). As shown in this graph, device A had an ON / OFF ratio of 2 digits and a subthreshold characteristic of 13 mV / digit. Device B had an ON / OFF ratio of 2 digits and a subthreshold characteristic of 10 mV / digit.
  • the TFET of the present invention can operate with a small subthreshold of 60 mV / digit or less.
  • Example 2 In the simulation of Example 1, the ON / OFF ratio of the TFET of the present invention was 5 digits, but in the measurement result of Example 2, the ON / OFF ratio of the TFET of the present invention was 2 digits. This is presumably because in Example 2, the diameter of the bonding interface between the silicon substrate and the InAs nanowire was increased to 100 nm, and misfit dislocations were formed at this bonding interface. Therefore, if the junction interface free from misfit dislocations can be formed, for example, by reducing the diameter of the junction interface, it is considered that the ON / OFF ratio of the TFET of the present invention can be further improved.
  • the TFET of the present invention is useful as a switching element formed in, for example, a semiconductor microprocessor and a highly integrated circuit.

Abstract

　本発明は、小さなサブ閾値で動作可能であり、かつ容易に製造されうるトンネル電界効果トランジスタに関する。本発明のトンネル電界効果トランジスタは、第１導電型にドープされたIV族半導体基板と；前記IV族半導体基板の（１１１）面上に配置されたIII－Ｖ族化合物半導体ナノワイヤであって、前記IV族半導体基板の（１１１）面に接続された第１の領域と、前記第１導電型と異なる第２導電型にドープされた第２の領域とを含むIII－Ｖ族化合物半導体ナノワイヤと；前記IV族半導体基板に接続されたソース電極と；前記III－Ｖ族化合物半導体ナノワイヤの第２の領域に接続されたドレイン電極と；前記IV族半導体基板の（１１１）面と前記III－Ｖ族化合物半導体ナノワイヤとの界面、または前記III－Ｖ族化合物半導体ナノワイヤの第１の領域と第２の領域との界面に効果を及ぼしうる位置に配置されたゲート電極とを有する。

Description

トンネル電界効果トランジスタおよびその製造方法
　本発明は、III－Ｖ族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタおよびその製造方法に関する。
　半導体マイクロプロセッサおよび高集積回路は、金属－酸化膜－半導体（以下「ＭＯＳ」という）電界効果トランジスタ（以下「ＦＥＴ」という）などの素子を半導体基板上に集積して製造される。一般的には、相補型ＭＯＳＦＥＴ（以下「ＣＭＯＳ」という）が集積回路の基本素子（スイッチ素子）となる。半導体基板の材料には、IV族半導体であるシリコンが主として使用される。ＣＭＯＳを構成するトランジスタを小型化することで、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。ＣＭＯＳを小型化する際の課題の一つは、電力消費量の増大である。電力消費量の増大の主な原因としては、１つのマイクロチップに搭載可能なＣＭＯＳの数が増加すること、および短チャネル効果によるリーク電流が増大することの２つが挙げられる。これらのうち、リーク電流の増大は、供給電圧の増大をもたらすことになる。したがって、各ＣＭＯＳについて、リーク電流を抑制し、動作電圧を低減させる必要がある。
　ＣＭＯＳのスイッチ特性を示す指標として、サブ閾値（ｍＶ／桁）が用いられる。サブ閾値は、ＭＯＳＦＥＴをＯＮ状態にするための最低駆動電圧に相当する。従来のＭＯＳＦＥＴのスイッチ特性は、電子および正孔（キャリア）の拡散現象に基づくものである。したがって、従来のＭＯＳＦＥＴでは、サブ閾値スロープの理論的な最小値は６０ｍＶ／桁であり、これよりも小さなサブ閾値を示すスイッチ特性を実現することはできなかった。
　この物理的な理論限界を超え、より小さなサブ閾値で動作するスイッチ素子として、トンネルＦＥＴ（以下「ＴＦＥＴ」という）が報告されている（例えば、非特許文献１，２参照）。ＴＦＥＴは、短チャネル効果がなく、かつ高いＯＮ／ＯＦＦ比を低電圧で実現できるため、次世代スイッチ素子の有力な候補と考えられている。近年、ナノワイヤを用いたＴＦＥＴが報告されている（例えば、特許文献１～４参照）。
　特許文献１には、ｎ型ドープ領域（ソース／ドレイン領域）、非ドープ領域（チャネル領域）およびｐ型ドープ領域（ドレイン／ソース領域）を含むナノワイヤを有するＴＦＥＴが記載されている。非ドープ領域（チャネル領域）の上にゲート誘電体層が形成されており、ゲート電極はゲート誘電体層の上に配置されている。このＴＦＥＴは、ナノワイヤの第１の領域にｎ型ドーパントをドープしてソース／ドレイン領域を形成し、第２の領域にｐ型ドーパントをドープしてドレイン／ソース領域を形成することで作製される。
　特許文献２～４には、ｎ型ドープ領域（ソース／ドレイン領域）、非ドープ／低ドープ領域（チャネル領域）およびｐ型ドープ領域（ドレイン／ソース領域）を含むナノワイヤを有するＴＦＥＴが記載されている。非ドープ／低ドープ領域（チャネル領域）の上にゲート誘電体層が形成されており、ゲート電極はゲート誘電体層の上に配置されている。このＴＦＥＴでは、ソース領域とチャネル領域との接合界面においてトンネル現象が生じる。このＴＦＥＴは、基板表面に置いた金属触媒を用いてナノワイヤを成長させた後、ｎ型またはｐ型のドーパントをドープしてソース領域、チャネル領域およびドレイン領域を形成することで作製される。
米国特許出願公開第２００５／０２７４９９２号 特開２００８－７２１０４号公報 特開２００８－１０３７０２号公報 特開２００８－２５２０８６号公報
Bhuwalka, K.K., Schulze, J. and Eisele, I., "Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering", IEEE transactions on electron devices, Vol.52, No.5, May (2005), pp.909-917. Bhuwalka, K.K., Schulze, J. and Eisele, I., "A simulation approach to optimize the electrical parameters of a vertical tunnel FET", IEEE transactions on electron devices, Vol.52, No.7, July (2005), pp.1541-1547.
　しかしながら、特許文献１の技術には、新しい材料を導入できないという欠点を有している。
　また、特許文献２～４の技術には、ナノワイヤの作製工程に問題がある。これらの技術では、金属触媒を用いた気相－液相－固相機構によりナノワイヤを作製しているため、金属触媒からの影響を防ぐことができない。これらの技術では、ＴＦＥＴの各領域の導電型と不純物濃度を特定しているが、金属触媒が不純物として混入するため、特定された構造のナノワイヤを作製することは現実的に不可能である。また、これらの技術では、トンネル現象が生じるヘテロ領域（ヘテロセクション）において、第１の半導体および第２の半導体にそれぞれ異なる材料を用いる技術を用いている。たとえば、IV族半導体からなるナノワイヤの上にIII－Ｖ族化合物半導体からなるナノワイヤを作製する場合、IV族半導体は無極性結晶構造であり、III－Ｖ族化合物半導体は極性結晶構造であることから、成長方向が多方向に発散してしまう。このように第１の半導体および第２の半導体にそれぞれ異なる材料を用いる技術を用いると、ナノワイヤの成長方向が多方向に発散してしまうが、特許文献２～４にはこの問題を解決する技術が開示されていない。
　本発明は、かかる点に鑑みてなされたものであり、小さなサブ閾値（６０ｍＶ／桁以下）で動作可能であり、かつ容易に製造しうるＴＦＥＴおよびその製造方法を提供することを目的とする。
　本発明者は、IV族半導体基板の（１１１）面にIII－Ｖ族化合物半導体からなるナノワイヤを作製し、得られた半導体構造物を用いてＴＦＥＴを作製することで上記課題を解決しうることを見出し、さらに検討を加えて本発明を完成させた。
　すなわち、本発明の第一は、以下のトンネル電界効果トランジスタ（ＴＦＥＴ）およびスイッチ素子に関する。
　［１］（１１１）面を有し、第１導電型にドープされたIV族半導体基板と；前記IV族半導体基板の（１１１）面上に配置されたIII－Ｖ族化合物半導体ナノワイヤであって、前記IV族半導体基板の（１１１）面に接続された第１の領域と、前記第１導電型と異なる第２導電型にドープされた第２の領域とを含むIII－Ｖ族化合物半導体ナノワイヤと；前記III－Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極またはドレイン電極と；前記III－Ｖ族化合物半導体ナノワイヤの第２の領域に接続されたドレイン電極またはソース電極と；前記IV族半導体基板の（１１１）面と前記III－Ｖ族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極とを有するトンネル電界効果トランジスタ。
　［２］（１１１）面を有する第１の領域と、第１導電型にドープされた第２の領域とを含むIV族半導体基板と；前記IV族半導体基板の第１の領域の（１１１）面上に配置されたIII－Ｖ族化合物半導体ナノワイヤであって、ドープされていないか、または前記第１導電型と異なる第２導電型にドープされたIII－Ｖ族化合物半導体ナノワイヤと；前記III－Ｖ族化合物半導体ナノワイヤに接続されたソース電極またはドレイン電極と；前記III－Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板の第２の領域に接続されたドレイン電極またはソース電極と；前記III－Ｖ族化合物半導体ナノワイヤと前記IV族半導体基板の（１１１）面との界面に電界を作用させるゲート電極とを有するトンネル電界効果トランジスタ。
　［３］前記IV族半導体は、シリコンまたはゲルマニウムであり；前記III－Ｖ族化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂであり；前記III－Ｖ族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の（１１１）面に対して垂直である、［１］または［２］に記載のトンネル電界効果トランジスタ。
　［４］前記III－Ｖ族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜をさらに有し、前記ゲート電極は前記ゲート誘電体膜上に配置されている、［１］～［３］のいずれかに記載のトンネル電界効果トランジスタ。
　［５］前記IV族半導体基板の（１１１）面と前記III－Ｖ族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、［１］～［４］のいずれかに記載のトンネル電界効果トランジスタ。
　［６］［１］～［５］のいずれかに記載のトンネル電界効果トランジスタを含むスイッチ素子。
　また、本発明の第二は、以下のトンネル電界効果トランジスタ（ＴＦＥＴ）の製造方法に関する。
　［７］IV族半導体基板およびIII－Ｖ族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタの製造方法であって：（１１１）面を有するIV族半導体基板と、前記（１１１）面を被覆し、開口部を有する絶縁膜とを含む基板を準備するステップと；前記基板を低温熱処理して、前記開口部内で露出している前記（１１１）面を（１１１）１×１面とするステップと；前記基板に低温条件下でIII族原料またはＶ族原料を供給して、前記開口部内で露出している前記（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップと；前記開口部内で露出している前記（１１１）面からIII－Ｖ族化合物半導体ナノワイヤを成長させるステップと；ゲート電極を形成するステップと；前記III－Ｖ族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板上にソース電極またはドレイン電極を形成し、かつ前記III－Ｖ族化合物半導体ナノワイヤ上にドレイン電極またはソース電極を形成するステップと、を含む、トンネル電界効果トランジスタの製造方法。
　［８］前記基板を低温熱処理するステップの前に、前記基板を高温熱処理することにより、前記IV族半導体基板の表面に形成された自然酸化膜を除去するステップをさらに含む、［７］に記載の製造方法。
　［９］前記（１１１）Ａ面または前記（１１１）Ｂ面に変換された（１１１）１×１面に、Ｖ族原料とIII族原料とを交互に供給することで、III－Ｖ族化合物半導体の薄膜を形成するステップをさらに含む、［７］または［８］に記載の製造方法。
　［１０］前記（１１１）面を（１１１）１×１面とするステップと、前記（１１１）面を前記（１１１）Ａ面または（１１１）Ｂ面に変換するステップとを、順に行なうか、または同時に行う、［７］～［９］のいずれかに記載の製造方法。
　［１１］前記IV族半導体は、シリコンまたはゲルマニウムであり；前記III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタンを含むガスであり；前記Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマスを含むガスであり；前記III－Ｖ化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂである、［７］～［１０］のいずれかに記載の製造方法。
　［１２］前記（１１１）面を被覆する絶縁膜は、前記IV族半導体基板の表面の熱酸化膜である、［７］～［１１］のいずれかに記載の製造方法。
　本発明によれば、小さなサブ閾値（６０ｍＶ／桁以下）で動作可能なＴＦＥＴ（スイッチ素子）を容易に製造することができる。本発明のＴＦＥＴを用いることで、半導体マイクロプロセッサおよび高集積回路の電力消費量の増大を抑制しつつ、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。
基板温度を上昇させたとき、および基板温度を高温から低下させたときに生じるシリコン表面の再構成構造（表面原子の配列周期が変化する現象）の分類図である。 図２Ａは（１１１）面を示す模式図である。図２Ｂは（１１１）１×１面を示す模式図である。 図３Ａは、シリコン基板およびＧａＡｓナノワイヤの断面写真である。図３Ｂは、図３Ａにおいて破線で囲まれた領域の拡大写真である。図３Ｃは、図３Ｂにおいて破線で囲まれた領域のフーリエ変換図である。 実施の形態１のＴＦＥＴの構成を示す断面図である。 実施の形態１のＴＦＥＴの製造工程を示す模式図である。 実施の形態１のＴＦＥＴのバンド構造模式図である。 実施の形態２のＴＦＥＴの構成を示す断面図である。 実施の形態２のＴＦＥＴのバンド構造模式図である。 実施の形態３のＴＦＥＴの構成を示す断面図である。 実施の形態３のＴＦＥＴの製造工程を示す模式図である。 実施の形態３のＴＦＥＴのバンド構造模式図である。 実施の形態４のＴＦＥＴの構成を示す断面図である。 実施の形態４のＴＦＥＴのバンド構造模式図である。 実施の形態５のＴＦＥＴの構成を示す断面図である。 実施の形態５のＴＦＥＴの製造工程を示す模式図である。 ＧａＡｓナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真である。 電流電圧特性の測定に用いられたデバイスの構成を示す断面図である。 図１８Ａは、ｎ型シリコン基板上に形成されたＩｎＡｓナノワイヤの電流電圧曲線を示すグラフである。図１８Ｂは、ｎ型シリコンおよびＩｎＡｓナノワイヤのバンド構造模式図である。 図１９Ａは、ｎ型シリコン基板上に形成されたＧａＡｓナノワイヤの電流電圧曲線を示すグラフである。図１９Ｂは、ｎ型シリコンおよびＧａＡｓナノワイヤのバンド構造模式図である。 図２０Ａは、シミュレーションに用いた本発明のＴＦＥＴの構成を示す断面図である。図２０Ｂは、シミュレーションによって得られたＴＦＥＴの電気特性を示すグラフである。 実施例２で作製したＴＦＥＴの構成を示す断面図である。 実施例２で作製したＴＦＥＴの電気特性を示すグラフである。
　１．本発明のトンネル電界効果トランジスタ
　本発明のトンネル電界効果トランジスタ（ＴＦＥＴ）は、IV族半導体基板、III－Ｖ族化合物半導体ナノワイヤ、ソース電極、ドレイン電極およびゲート電極を有する。１つのIV族半導体基板の上に複数のＴＦＥＴが形成されていてもよい。本発明のＴＦＥＴは、IV族半導体基板の（１１１）面およびIII－Ｖ族化合物半導体ナノワイヤが接合界面を形成することを特徴とする。本発明のＴＦＥＴでは、この接合界面においてトンネル現象が生じる。
　IV族半導体基板は、シリコン基板やゲルマニウム基板などの、IV族半導体からなる（１１１）面を有する基板である。IV族半導体基板は、例えばシリコン（１１１）基板またはシリコン（１００）基板である。IV族半導体基板がシリコン（１００）基板の場合は、（１００）面とは別に（１１１）面が形成されている（実施の形態３，４参照）。また、IV族半導体基板は、その端面が（１１１）面であるIV族半導体層を有するIV族半導体基板であってもよい（実施の形態５参照）。
　IV族半導体基板は、ｎ型またはｐ型にドープされていてもよい。このとき、基板全体がドープされていてもよいし、基板の一部のみがドープされていてもよい。また、IV族半導体基板の表面には、絶縁膜が形成されていてもよい。絶縁膜の例には、酸化シリコン膜、窒化シリコン膜が含まれる。
　III－Ｖ族化合物半導体ナノワイヤは、III－Ｖ族化合物半導体からなる、直径２～１００ｎｍ、長さ５０ｎｍ～１０μｍの構造体である。III－Ｖ族化合物半導体ナノワイヤは、IV族半導体基板の（１１１）面上に、その長軸が（１１１）面に垂直になるように配置されている。III－Ｖ族化合物半導体は、２つの元素からなる半導体、３つの元素からなる半導体、４つの元素からなる半導体、それ以上の元素からなる半導体のいずれでもよい。２つの元素からなるIII－Ｖ族化合物半導体の例には、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ，ＩｎＳｂ、ＧａＳｂおよびＡｌＳｂが含まれる。３つの元素からなるIII－Ｖ族化合物半導体の例には、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂおよびＡｌＩｎＳｂが含まれる。４つ以上の元素からなるIII－Ｖ族化合物半導体の例には、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂおよびＡｌＩｎＧａＰＳｂが含まれる。III－Ｖ族化合物半導体ナノワイヤは、ｎ型またはｐ型にドープされていてもよい。このとき、ナノワイヤ全体がドープされていてもよいし、ナノワイヤの一部のみがドープされていてもよい。
　ソース電極は本発明のＴＦＥＴのソース領域に接続され、ドレイン電極は本発明のＴＦＥＴのドレイン領域に接続される。ソース電極およびドレイン電極は、例えばＴｉ／Ａｕ合金膜やＧｅ／Ａｕ／Ｎｉ／Ａｕ合金膜などである。ソース電極およびドレイン電極の位置は、本発明のＴＦＥＴの構造により変わる。たとえば、IV族半導体基板がソース領域として機能し、III－Ｖ族化合物半導体ナノワイヤの第１の領域（IV族半導体基板の（１１１）面と接合している）がチャネル領域として機能し、III－Ｖ族化合物半導体ナノワイヤの第２の領域（第１の領域以外の領域）がドレイン領域として機能する場合は、ソース電極はIV族半導体基板の上に配置され、ドレイン電極はIII－Ｖ族化合物半導体ナノワイヤの第２の領域上に配置される（実施の形態１，２参照）。一方、III－Ｖ族化合物半導体ナノワイヤがソース領域として機能し、IV族半導体基板の第１の領域（III－Ｖ族化合物半導体ナノワイヤと接合している）がチャネル領域として機能し、IV族半導体基板の第２の領域（第１の領域以外の領域）がドレイン領域として機能する場合は、ソース電極はIII－Ｖ族化合物半導体ナノワイヤの上に配置され、ドレイン電極はIV族半導体基板の第２の領域の第２の領域上に配置される（実施の形態３，４参照）。
　ゲート電極は、IV族半導体基板とIII－Ｖ族化合物半導体ナノワイヤとの接合界面に電界を作用させることができる。通常、チャネル領域（IV族半導体基板またはIII－Ｖ族化合物半導体ナノワイヤ）上にゲート誘電体膜が配置され、ゲート電極は前記ゲート誘電体膜上に配置される。
　本発明のＴＦＥＴでは、IV族半導体基板の（１１１）面とIII－Ｖ族化合物半導体ナノワイヤとの接合界面は、無転位かつ無欠陥であることが好ましいが、少数の転位または欠陥を含んでいてもよい。具体的には、前記接合界面におけるミスフィット転位の周期は、前記IV族半導体と前記III－Ｖ族化合物半導体との格子不整合から計算されるミスフィット転位の周期よりも大きければよい。また、前記接合界面における貫通転位の密度は、０～１０１０個／ｃｍ２の範囲内であればよい。後述する本発明のＴＦＥＴの製造方法で本発明のＴＦＥＴを製造することで、基本的に無転位かつ無欠陥の接合界面を有する本発明のＴＦＥＴを製造することができる。
　本発明のＴＦＥＴでは、IV族半導体基板の（１１１）面とIII－Ｖ族化合物半導体ナノワイヤとの接合界面がトンネル層として機能する。実施の形態に示されるように、本発明のＴＦＥＴでは、ゲート電極に正または負のバイアスを印加することで、ソース領域（IV族半導体基板またはIII－Ｖ族化合物半導体ナノワイヤ）内のキャリアがトンネル現象によりチャネル領域（III－Ｖ族化合物半導体ナノワイヤまたはIV族半導体基板）内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型またはｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。III－Ｖ族化合物半導体ナノワイヤを構成するIII－Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III－Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。
　本発明のＴＦＥＴは、IV族半導体基板とIII－Ｖ族化合物半導体ナノワイヤとの接合界面に生じるポテンシャルを利用することで、サブ閾値６０ｍＶ／桁以下で動作することができる（実施例参照）。本発明のＴＦＥＴをスイッチ素子として利用することで、半導体デバイスの消費電力を削減することができる。その結果、省エネルギーおよび環境負荷低減も実現することができる。
　２．本発明のＴＦＥＴの製造方法
　本発明のＴＦＥＴの製造方法は、１）基板を準備する第１のステップと、２）III－Ｖ族化合物半導体ナノワイヤを成長させる第２のステップと、３）ゲート電極を形成する第３のステップと、４）ソース電極およびドレイン電極を形成する第４のステップを含む。
　本発明のＴＦＥＴの製造方法は、触媒を用いずに、IV族半導体基板の（１１１）面上にIII－Ｖ族化合物半導体ナノワイヤを形成すること（第１のステップ、第２のステップ）を主たる特徴とする。ゲート電極の形成（第３のステップ）ならびにソース電極およびドレイン電極の形成（第４のステップ）は、従来の技術を適宜応用して行うことができる。
　１）基板の準備
　第１のステップでは、（１１１）面を有するIV族半導体基板と前記（１１１）面の一部を被覆する絶縁膜とを含む基板を準備する。IV族半導体基板の種類は、（１１１）面を有するものであれば特に限定されず、例えばｎ型シリコン（１１１）基板やｐ型シリコン（１１１）基板である。IV族半導体基板が（１１１）面を有さない基板（シリコン（１００）基板など）の場合は、異方性エッチングにより（１１１）面を露出させることが好ましい（実施の形態３，４参照）。また、IV族半導体基板は、その端面が（１１１）面であるIV族半導体層を有するIV族半導体基板であってもよい（実施の形態５参照）。
　IV族半導体基板の（１１１）面は、開口部を有する絶縁膜で被覆されている。（１１１）面を被覆する絶縁膜の材料は、無機絶縁材料であれば特に限定されない。無機絶縁材料の例には、酸化シリコン、窒化シリコンなどが含まれる。（１１１）面を被覆する絶縁膜の厚さは、特に限定されないが、例えば２０ｎｍ程度であればよい。酸化シリコン膜は、例えばシリコン基板を熱酸化することで形成されうる。もちろん、絶縁膜は、スパッタ法などの一般的な薄膜形成法により形成されてもよい。
　IV族半導体基板の（１１１）面を被覆する絶縁膜には、III－Ｖ族化合物半導体ナノワイヤを成長させるための１または２以上の開口部が形成される。開口部は、電子ビームリソグラフィーや、フォトリソグラフィー、ナノインプリントリソグラフィーなどの微細パターン加工技術を用いることで形成されうる。IV族半導体基板の（１１１）面は、開口部を通して外部に露出する。開口部の形状は、特に限定されず、任意に決定することができる。開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の直径は、例えば２～１００ｎｍ程度であればよい。開口部の直径が大きすぎると、IV族半導体基板の（１１１）面とIII－Ｖ族化合物半導体ナノワイヤとの接合界面に多数の転位または欠陥が形成されるおそれがある。１つのIV族半導体基板に複数の開口部を周期的に配列する場合、開口部の間隔は１０ｎｍ～数μｍ程度であればよい。
　通常、IV族半導体基板の表面には、自然酸化膜が形成されている。この自然酸化膜は、III－Ｖ族化合物半導体ナノワイヤの成長を阻害するので、除去されることが好ましい。そこで、IV半導体基板の（１１１）面を覆う絶縁膜に開口部を設けた後、高温熱処理することにより、IV半導体基板の表面（開口部内で露出している（１１１）面）に形成された自然酸化膜を除去することが好ましい。高温熱処理は、例えば水素ガスや窒素ガス、アルゴンガスなどの不活性ガス雰囲気中で約９００℃の条件で熱処理すればよい。このように高温熱処理を行うことにより、開口部を通して露出した（１１１）面を被覆する自然酸化膜が除去されるとともに、IV族半導体と自然酸化膜との界面における結晶構造から、酸素原子が除去される。この酸素原子が除去された箇所には、酸素原子の代わりにIII族原子またはＶ族原子が吸着する（後述）。
　高温熱処理後の（１１１）面は、１×１構造で構成される。ところが、そのまま基板の温度を下げると、図１に示される分類（化合物半導体成長温度範囲）のように不規則な原子配列が基板表面に形成される。しかしながら、さらに温度を４００℃程度にまで下げると、再び基板表面が１×１構造に回復する。そこで、本発明の製造方法では、高温熱処理後に、基板温度を一旦低温（約４００℃程度）に下げる。ここで「低温」とは、化合物半導体ナノワイヤを成長させるのに必要な温度よりも低い温度をいう。このように基板温度を低下させることにより、IV族半導体基板の（１１１）２×１面を（１１１）１×１面に変換することができる。「（１１１）２×１面」とは、図２Ａに示されるように、原子配列を構成する最小単位が２原子間隔×１原子間隔となっている面をいう。一方、「（１１１）１×１面」とは、図２Ｂに示されるように、原子配列を構成する最小単位が１原子間隔×１原子間隔となっている面をいう。
　後述の通り、IV族半導体基板の（１１１）１×１面は、III族元素またはＶ族元素により、（１１１）Ａ面または（１１１）Ｂ面に変換される。ここで、「（１１１）Ａ面」とは、表面にIII族元素が配置されている面をいう。また、「（１１１）Ｂ面」とは、表面にＶ族元素が配置されている面をいう。
　IV族半導体基板の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面にすることで、その面からIII－Ｖ族化合物半導体を成長させやすくすることができる。III－Ｖ族化合物半導体の（１１１）Ａ面または（１１１）Ｂ面は、（１１１）２×２面、つまり最小単位が２原子間隔×２原子間隔の周期で構成された構造である。よって、IV族半導体基板の表面に、２原子間隔×２原子間隔よりも小さい最小単位でIII族元素またはＶ族元素が配置されていると、その表面にIII－V族化合物半導体が成長しやすい。
　一方、シリコン基板を熱処理することによって生じやすい（１１１）面の安定構造は、（１１１）７×７面であると報告されている（Surf. Sci. Vol.164, (1985), p.367-392）。（１１１）７×７面を、（１１１）Ａ面または（１１１）Ｂ面に変換しても、最小単位が７原子間隔×７原子間隔の配列周期となる。この最小単位は、III－Ｖ族化合物半導体の結晶構造における配列周期の最小単位よりも大きい。よって、その表面にIII－Ｖ族化合物半導体が成長しにくい。
　IV族半導体基板の（１１１）２×１面を（１１１）１×１面にするための低温熱処理は、約３５０～４５０℃（例えば、約４００℃）の温度で行えばよい。低温熱処理は、水素ガス、窒素ガス、アルゴンガス、ヘリウムガスなどの不活性ガス囲気下で行うことが好ましい。
　IV族半導体基板の（１１１）２×１面を低温熱処理により（１１１）１×１面に変換するとともに、III族原料またはＶ族原料をIV半導体基板の表面に供給して（１１１）Ａ面または（１１１）Ｂ面に変換する。III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタン（有機金属化合物であってもよい）を含むガスであることが好ましい。III族原料は、例えばトリメチルインジウムなどの有機アルキル金属化合物である。Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマス（有機金属化合物であってもよい）を含むガスであることが好ましい。Ｖ族原料は、例えば水素化ヒ素（アルシン；ＡｓＨ３）である。III族原料またはＶ族原料の供給は、４００～５００℃にて行われることが好ましい。
　IV族半導体基板の表面を（１１１）Ａ面または（１１１）Ｂ面に変換する工程は、IV族半導体基板の表面を（１１１）１×１面に変換する工程の後に行ってもよいが、（１１１）１×１面に変換する工程と同時に行ってもよい。すなわち、IV族半導体基板の（１１１）面を約４００℃での低温熱処理により（１１１）１×１面に変換しながら、III族原料またはＶ族原料も供給して（１１１）Ａ面または（１１１）Ｂ面に変換してもよい。
　前述の通り、IV族半導体基板を高温（例えば９００℃）で熱処理して自然酸化膜を除去するときに、（１１１）面から酸素原子が除去される。酸素原子が除去された状態で（１１１）１×１面とすると、IV族元素同士の結合が切れている部分が形成される。図１に示されるように、高温熱処理した後の（１１１）面は１×１構造で構成され、そのまま温度を下げると、様々な不規則な周期の原子配列が表面に形成される。さらに温度を４００℃程度まで下げることで、（１１１）面は１×１構造に回復する。回復した１×１構造は、熱力学的に不安定であり、この状態にIII族元素またはＶ族元素を供給すると、III族元素またはＶ族元素は、最表面のIV族原子（例えばシリコン原子）と置き換わるようにIII族原子またはＶ族原子が表面吸着して、（１１１）Ａ面または（１１１）Ｂ面を形成する。このため、比較的容易に（１１１）Ａ面または（１１１）Ｂ面が得られる。
　２）III－Ｖ族化合物半導体ナノワイヤの作製
　第２のステップでは、開口部を通して露出したIV族半導体基板の（１１１）面からIII－Ｖ族化合物半導体ナノワイヤを成長させる。このとき、III－Ｖ族化合物半導体ナノワイヤを成長させる前に、交互原料供給変調法によりIV族半導体基板の（１１１）面にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい。
　［交互原料供給変調法］
　IV族半導体基板にIII族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に提供して（以下「交互原料供給変調法」という）、絶縁膜の開口部を通して露出した（１１１）Ａ面または（１１１）Ｂ面にIII－Ｖ族化合物半導体の薄膜を形成する。この交互原料供給変調法による薄膜形成は、III－Ｖ族化合物半導体ナノワイヤを成長させるために必要な温度よりも低い温度にて行われることが好ましい。たとえば、交互原料供給変調法による薄膜形成は、約４００℃で行うか、または４００℃から昇温しながら行えばよい。
　具体的には、IV族半導体基板に（１１１）Ａ面が形成されている場合は、まずIII族元素を含む原料ガスを供給し、その後Ｖ族元素を含む原料ガスを供給する。さらに、III族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に繰り返し供給する。一方、IV族半導体基板に（１１１）Ｂ面が形成されている場合は、まずＶ族元素を含む原料ガスを供給し、その後III族元素を含む原料ガスを供給する。さらに、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に繰り返し供給する。
　Ｖ族元素を含む原料ガスの供給時間およびIII族元素を含む原料ガスの供給時間は、それぞれ数秒程度であればよい。また、Ｖ族元素を含む原料ガスの供給とIII族元素を含む原料ガスの供給との間に、数秒のインターバルを設けることが好ましい。III－Ｖ族化合物半導体の薄膜が所望の厚さになるまで、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に供給すればよい。何回か繰り返してガスを供給することにより、III－Ｖ化合物半導体の薄膜が形成される。
　この交互原料供給変調法は、IV族半導体基板の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面に変換したときに変換できなかった部位があったとしても、（１１１）Ａ面または（１１１）Ｂ面を再形成することができるという補償効果もある。交互原料供給変調法により、IV族元素とIII族元素またはＶ族元素とが結合するからである。
　この後、半導体ナノワイヤを成長させるために基板温度を上げるが、交互原料供給変調法により形成されたIII－Ｖ化合物半導体の薄膜は、基板に吸着したIII族元素やIV族元素が熱で乖離することを防ぐ。
　［III－Ｖ族化合物半導体ナノワイヤの形成］
　III－Ｖ化合物半導体の薄膜を形成した後に、IIV族半導体基板の（１１１）面から絶縁膜の開口部を通してIII－Ｖ族化合物半導体ナノワイヤを成長させる。III－Ｖ族化合物半導体ナノワイヤの成長は、例えば有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や、分子線エピタキシ法（以下「ＭＢＥ法」ともいう）などにより行われる。好ましくは、III－Ｖ族化合物半導体ナノワイヤの成長は、ＭＯＶＰＥ法により行われる。
　ＭＯＶＰＥ法による半導体ナノワイヤの形成は、通常のＭＯＶＰＥ装置を用いて行うことができる。つまり、所定の温度かつ減圧条件下で、III族元素を含む原料ガスおよびＶ族元素を含む原料ガスを提供すればよい。たとえば、ＩｎＡｓナノワイヤを形成するときは、約５４０℃で水素化ヒ素（ＡｓＨ３）およびトリメチルインジウムを含むガスを提供すればよい。また、ＧａＡｓナノワイヤを形成するときは、約７５０℃で水素化ヒ素およびトリメチルガリウムを含むガスを提供すればよい。
　以上の手順によりIII－Ｖ族化合物半導体ナノワイヤを、その長軸が（１１１）面に対して垂直になるようにIV族半導体基板の（１１１）面上に形成することができる。このようにして形成されたIII－Ｖ族化合物半導体ナノワイヤとIV族半導体基板の（１１１）面との接合界面は、基本的に無転位かつ無欠陥である。
　図３は、ミスフィット転位および貫通転位がない接合界面を示す写真である。ここでは絶縁膜の開口数を２０ｎｍとしてシリコン基板の上にＧａＡｓナノワイヤを形成した例を示す。図３Ａは、シリコン基板およびＧａＡｓナノワイヤの断面写真（ＴＥＭ観察像）である。図３Ｂは、図３Ａにおいて破線で囲まれた領域の拡大像（高分解能ＴＥＭ観察像）である。図３Ｃは、図３Ｂにおいて破線で囲まれた領域のフーリエ変換図である。図３Ｃに示されるように、シリコンの（１１１）面とＧａＡｓの（－１－１１）面とでは接合面の数が５３本で一致しており、接合界面にはミスフィット転位が存在していない。また、貫通転位も存在していない。シリコンとＧａＡｓとの格子不整合は３.９％であることから、通常は８ｎｍの周期でミスフィット転位が導入される。これに対し、上記手順でＧａＡｓナノワイヤを作製することで、ミスフィット転位の周期を、格子不整合から計算されるミスフィット転位の周期（８ｎｍ）よりも大きくすることができる（この場合は無限大）。また、接合界面における貫通転位の密度を０～１０１０個／ｃｍ２の範囲内とすることができる（この場合は０個／ｃｍ２）。
　形成されたIII－Ｖ族化合物半導体ナノワイヤは、さらにｎ型またはｐ型にドープされてもよい。たとえば、ＭＯＶＰＥ法でIII－Ｖ族化合物半導体ナノワイヤを形成している間にドーピングガスまたはドーピング有機金属を供給することで、III－Ｖ族化合物半導体ナノワイヤにｎ型ドーパントまたはｐ型ドーパントをドープすることができる。たとえば、ＭＯＶＰＥ法でIII－Ｖ族化合物半導体ナノワイヤの第１の領域を形成した後に、IV族原子を含むガスまたは有機金属材料とIII－Ｖ族化合物半導体ナノワイヤの材料とを同時に供給することで、第２の領域となるｎ型のIII－Ｖ族化合物半導体ナノワイヤを形成することができる。同様に、III－Ｖ族化合物半導体ナノワイヤの第１の領域を形成した後に、VI族原子を含むガスまたは有機金属材料とIII－Ｖ族化合物半導体ナノワイヤの材料とを同時に供給することで、第２の領域となるｐ型のIII－Ｖ族化合物半導体ナノワイヤを形成することができる。この他にも、第１の領域に相当するIII－Ｖ族化合物半導体ナノワイヤに対してIV族原子からなるイオンをイオン注入法で打ち込むことで、ｎ型のIII－Ｖ族化合物半導体ナノワイヤを形成することができる。同様に、第１の領域に相当するIII－Ｖ族化合物半導体ナノワイヤに対してVI族原子からなるイオンを打ち込むことで、ｐ型のIII－Ｖ族化合物半導体ナノワイヤを形成することができる。
　３）ゲート電極の形成
　第３のステップでは、ゲート電極を形成する。通常は、本発明のＴＦＥＴのチャネル領域（III－Ｖ族化合物半導体ナノワイヤまたはIV族半導体基板）にゲート誘電体膜を形成し、その上にゲート電極を形成する。ゲート誘電体膜を形成する方法は特に限定されない。たとえば、ＡＬＤ法などを用いて酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）酸化ハフニウム（ＨｆＯ２）または酸化ジルコニウム（ＺｒＯ２）からなる膜を形成すればよい。また、ゲート電極を形成する方法は特に限定されない。たとえば、フォトリソグラフィー法を用いて、電極形成予定部位以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、レジスト膜を除去（リフトオフ）すればよい。また、チタンを蒸着させた後、さらに金を蒸着させて重層して、二層構造の電極としてもよい。
　４）ソース電極およびドレイン電極の形成
　第４のステップでは、ソース電極およびドレイン電極を形成する。ソース電極およびドレイン電極を形成する方法は特に限定されない。たとえば、ゲート電極と同様にフォトリソグラフィー法を用いて形成すればよい。また、ソース電極およびドレイン電極を形成する前に、III－Ｖ族化合物半導体ナノワイヤ、ゲート誘電体膜およびゲート電極を保護する絶縁保護膜を形成してもよい。絶縁保護膜は、例えば絶縁樹脂からなる膜である。
　以上の手順により、本発明のＴＦＥＴを製造することができる。
　本発明のＴＦＥＴの製造方法は、金属触媒を用いずにIII－Ｖ族化合物半導体ナノワイヤを形成するため、金属汚染の影響を受けることなく高品位の結晶構造でデバイスを形成することができる。また、本発明のＴＦＥＴの製造方法は、IV族半導体およびIII－Ｖ族化合物半導体の種類を適宜選択することで、精密なドーピング技術を用いることなく所望の特性を有するＴＦＥＴを製造することができる。さらに、本発明のＴＦＥＴの製造方法では、ＩｎＧａＡｓなどの混晶半導体からなるナノワイヤを形成する場合、Ｉｎ組成を変化させるのみで接合界面のバンド不連続性が互いに反対の性質を示すようになる。したがって、この性質を利用することで、III－Ｖ族化合物半導体ナノワイヤを１回成長させるのみで、異なるスイッチ特性を示すＴＦＥＴを製造することができる。
　以下、図面を参照して本発明のトンネル電界効果トランジスタ（ＴＦＥＴ）をより詳細に説明する。
　（実施の形態１）
　実施の形態１では、ｐ型に高ドープされたシリコン（１１１）基板を用いて作製された本発明のＴＦＥＴの例を示す。
　図４は、実施の形態１のＴＦＥＴの構成を示す断面図である。図４に示されるように、実施の形態１のＴＦＥＴ１００は、ｐ型に高ドープされたシリコン基板１１０、絶縁膜１２０、III－Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を有する。III－Ｖ族化合物半導体ナノワイヤ１３０は、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４からなる。
　シリコン基板１１０は、ｐ型に高ドープされたシリコン（１１１）基板である。
　絶縁膜１２０は、ｐ型シリコン基板１１０の２つの面のうち少なくともIII－Ｖ族化合物半導体ナノワイヤ１３０が配置されている面（（１１１）面）を被覆する絶縁性の膜である。絶縁膜１２０は、例えば膜厚２０ｎｍの酸化シリコン（ＳｉＯ２）膜である。ｐ型シリコン基板１１０のもう一方の面（III－Ｖ族化合物半導体ナノワイヤ１３０が配置されていない面）には、絶縁膜１２０は形成されていてもよいし、形成されていなくてもよい。ｐ型シリコン基板１１０とIII－Ｖ族化合物半導体ナノワイヤ１３０、およびｐ型シリコン基板１１０とソース電極１６０とは直接接触して界面を形成しているので、その界面に絶縁膜１２０は存在しない。
　III－Ｖ族化合物半導体ナノワイヤ１３０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII－Ｖ族化合物半導体からなるナノワイヤである。III－Ｖ族化合物半導体ナノワイヤ１３０は、ｐ型シリコン基板１１０の（１１１）面上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III－Ｖ族化合物半導体ナノワイヤの第１の領域１３２（真性半導体）は、第２の領域１３４（ｎ型半導体）よりもｐ型シリコン基板１１０側（ｐ型半導体）に位置する。III－Ｖ族化合物半導体ナノワイヤの第１の領域１３２およびｐ型シリコン基板１１０の（１１１）面は、基本的に無転位かつ無欠陥の接合界面を形成する。
　ゲート誘電体膜１４０は、III－Ｖ族化合物半導体ナノワイヤ１３０の側面（両端面を除くすべての面）を被覆する絶縁膜である。ゲート誘電体膜１４０は、例えばハフニウムアルミネート（ＨｆＡｌＯｘ）膜などの高誘電体膜である。
　絶縁保護膜１５０は、III－Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０およびゲート電極１８０を被覆する、絶縁樹脂からなる膜である。
　ソース電極１６０は、ｐ型シリコン基板１１０上に配置されており、ｐ型シリコン基板１１０（ｐ型半導体）に接続されている。ソース電極１６０は、例えばｐ型シリコン基板１１０上に形成されたＴｉ／Ａｕ合金膜である。ソース電極１６０は、ｐ型シリコン基板１１０の２つの面のうちIII－Ｖ族化合物半導体ナノワイヤ１３０が配置されている面に配置されていてもよいし、シリコン基板のもう一方の面（III－Ｖ族化合物半導体ナノワイヤ１３０が配置されていない面）に配置されていてもよい。
　ドレイン電極１７０は、III－Ｖ族化合物半導体ナノワイヤ１３０および絶縁保護膜１５０上に配置されており、III－Ｖ族化合物半導体ナノワイヤの第２の領域１３４（ｎ型半導体）に接続されている。ドレイン電極１７０は、例えばIII－Ｖ族化合物半導体ナノワイヤ１３０および絶縁保護膜１５０上に配置されたＴｉ／Ａｕ合金膜またはＧｅ／Ａｕ／Ｎｉ／Ａｕ合金膜である。
　ゲート電極１８０は、III－Ｖ族化合物半導体ナノワイヤの第１の領域１３２の周囲を覆うようにゲート誘電体膜１４０上に配置されている。ゲート電極１８０は、例えばゲート誘電体膜１４０上に形成されたＴｉ／Ａｕ合金膜である。
　図５は、実施の形態の１のＴＦＥＴ１００の製造方法を示す模式図である。以下、図５を参照して実施の形態の１のＴＦＥＴ１００の製造方法について説明する。
　まず、図５Ａに示されるように、ｐ型シリコン基板１１０を準備する。このｐ型シリコン基板１１０上には、酸化シリコン（ＳｉＯ２）からなる膜厚２０ｎｍの絶縁膜１２０が熱酸化法により形成されている。次いで、図５Ｂに示されるように、ｐ型シリコン基板１１０上の絶縁膜１２０に、フォトリソグラフィー法などを用いて直径２０ｎｍの開口部１２２を形成する。次いで、図５Ｃに示されるように、ＭＯＶＰＥ法により、開口部を通して露出したｐ型シリコン基板１１０の（１１１）面からIII－Ｖ族化合物半導体ナノワイヤ１３０を成長させる。このとき、III－Ｖ族化合物半導体ナノワイヤ１３０を成長させる前に、交互原料供給変調法によりｐ型シリコン基板１１０の（１１１）面にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい。また、III－Ｖ族化合物半導体ナノワイヤ１３０を形成した直後に、III－Ｖ族化合物半導体ナノワイヤの第２の領域１３４をドープして、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４を形成する。最後に、図５Ｄに示されるように、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を形成する。
　実施の形態の１のＴＦＥＴ１００では、III－Ｖ族化合物半導体ナノワイヤの第１の領域１３２とシリコン基板１１０の（１１１）面との接合面がトンネル層として機能する。図６に示されるように、本実施の形態のＴＦＥＴ１００では、ゲート電極１８０に正のバイアスを印加することで、ｐ型シリコン基板１１０内のキャリアがトンネル現象によりIII－Ｖ族化合物半導体ナノワイヤ１３０内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、III－Ｖ族化合物半導体ナノワイヤ１３０を構成するIII－Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III－Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、絶縁保護膜１５０でIII－Ｖ族化合物半導体ナノワイヤ１３０の周囲を被覆するため、複数のＴＦＥＴ１００を集積化することもできる。
　（実施の形態２）
　実施の形態２では、ｎ型に高ドープされたシリコン（１１１）基板を用いて作製された本発明のＴＦＥＴの例を示す。
　図７は、実施の形態２のＴＦＥＴの構成を示す断面図である。実施の形態１のＴＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
　図７に示されるように、実施の形態２のＴＦＥＴ２００は、ｎ型に高ドープされたシリコン基板２１０、絶縁膜１２０、III－Ｖ族化合物半導体ナノワイヤ２２０、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を有する。III－Ｖ族化合物半導体ナノワイヤ２２０は、ｎ型に低ドープされた第１の領域２２２およびｐ型に高ドープされた第２の領域２２４から構成される。
　シリコン基板２１０は、ｎ型に高ドープされたシリコン（１１１）基板である。
　III－Ｖ族化合物半導体ナノワイヤ２２０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII－Ｖ族化合物半導体からなるナノワイヤである。III－Ｖ族化合物半導体ナノワイヤ２２０は、ｎ型シリコン基板２１０の（１１１）面上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III－Ｖ族化合物半導体ナノワイヤの第１の領域２２２（ｎ型半導体）は、第２の領域２２４（ｐ型半導体）よりもシリコン基板２１０側に位置する。III－Ｖ族化合物半導体ナノワイヤの第１の領域２２２およびｎ型シリコン基板２１０の（１１１）面は、基本的に無転位かつ無欠陥の接合界面を形成する。
　実施の形態２のＴＦＥＴ２００は、実施の形態１のＴＦＥＴ１００と同様の手順で作製することができる。
　実施の形態２のＴＦＥＴ２００では、III－Ｖ族化合物半導体ナノワイヤの第１の領域２２２とｎ型シリコン基板２１０の（１１１）面との接合面がトンネル層として機能する。図８に示されるように、本実施の形態のＴＦＥＴ２００では、ゲート電極１８０に負のバイアスを印加することで、ｎ型シリコン基板２１０内のキャリアがトンネル現象によりIII－Ｖ族化合物半導体ナノワイヤ２２０内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、III－Ｖ族化合物半導体ナノワイヤ２２０を構成するIII－Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III－Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、絶縁保護膜１５０でIII－Ｖ族化合物半導体ナノワイヤ２２０の周囲を被覆するため、複数のＴＦＥＴ２００を集積化することもできる。
　（実施の形態３）
　実施の形態３では、ｐ型に低ドープされたシリコン（１００）基板を用いて作製された本発明のＴＦＥＴの例を示す。
　図９は、実施の形態３のＴＦＥＴの構成を示す断面図である。図９に示されるように、実施の形態３のＴＦＥＴ３００は、ｐ型に低ドープされたシリコン基板３１０、ｐ型に低ドープされたIII－Ｖ族化合物半導体ナノワイヤ３２０、絶縁膜（ゲート誘電体膜）３３０、ソース電極３４０、ドレイン電極３５０およびゲート電極３６０を有する。絶縁膜３３０の一部の領域は、ゲート誘電体膜としても機能する。ｐ型シリコン基板３１０は、ドープされていない第１の領域３１２およびｎ型に高ドープされた第２の領域３１４を有する。
　シリコン基板３１０は、ｐ型に低ドープされたシリコン（１００）基板である。シリコン基板３１０の２つの面のうちIII－Ｖ族化合物半導体ナノワイヤ３２０が配置されている面には、ドープされていない第１の領域３１２（真性半導体）およびｎ型に高ドープされた第２の領域３１４（ｎ型半導体）が互いに隣接するように形成されている。第１の領域３１２は、（１００）面だけでなく（１１１）面３１３も有する。
　III－Ｖ族化合物半導体ナノワイヤ３２０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII－Ｖ族化合物半導体からなるナノワイヤである。III－Ｖ族化合物半導体ナノワイヤ３２０は、シリコン基板の第１の領域の（１１１）面３１３上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III－Ｖ族化合物半導体ナノワイヤ３２０およびシリコン基板の第１の領域の（１１１）面３１３は、基本的に無転位かつ無欠陥の接合界面を形成する。
　絶縁膜３３０は、シリコン基板の第１の領域３１２の表面（（１００）面）の全部および第２の領域３１４の表面（（１００）面）の一部を少なくとも被覆する。前述の通り、絶縁膜３３０の一部の領域は、ゲート誘電体膜として機能する。絶縁膜（ゲート誘電体膜）３３０は、例えばハフニウムアルミネート（ＨｆＡｌＯｘ）膜などの高誘電体膜である。
　ソース電極３４０は、シリコン基板３１０（第１の領域３１２および第２の領域３１４以外の領域）上の絶縁膜３３０上に配置されており、III－Ｖ族化合物半導体ナノワイヤ３２０に接続されている。ソース電極３４０は、例えば絶縁膜３３０上に形成されたＴｉ／Ａｕ合金膜である。
　ドレイン電極３５０は、シリコン基板の第２の領域３１４上に配置されており、シリコン基板の第２の領域３１４に接続されている。ドレイン電極３５０は、例えばシリコン基板の第２の領域３１４上に配置されたＴｉ／Ａｕ合金膜またはＧｅ／Ａｕ／Ｎｉ／Ａｕ合金膜である。
　ゲート電極３６０は、シリコン基板の第１の領域３１２上の絶縁膜（ゲート誘電体膜）３３０上に配置されている。ゲート電極３６０は、例えばゲート誘電体膜（絶縁膜）３３０上に形成されたＴｉ／Ａｕ合金膜である。
　図１０は、実施の形態の３のＴＦＥＴ３００の製造方法を示す模式図である。以下、図１０を参照して実施の形態の３のＴＦＥＴ３００の製造方法について説明する。
　まず、図１０Ａに示されるように、シリコン基板３１０を準備する。このシリコン基板３１０には、ドープされていない第１の領域３１２およびｎ型に高ドープされた第２の領域３１４が形成されている。次いで、図１０Ｂに示されるように、シリコン基板の第１の領域３１２に対して異方性エッチングを行い、（１１１）面３１３を露出させる。また、シリコン基板３１０の表面に酸化シリコン（ＳｉＯ２）からなる膜厚２０ｎｍの絶縁膜３３０を熱酸化法により形成する。この絶縁膜３３０には、シリコン基板の第１の領域の（１１１）面３１３が露出するように開口部が形成されている。次いで、図１０Ｃに示されるように、ＭＯＶＰＥ法により、第１の領域の（１１１）面３１３から開口部を通してIII－Ｖ族化合物半導体ナノワイヤ３２０を成長させる。このとき、III－Ｖ族化合物半導体ナノワイヤ３２０を成長させる前に、交互原料供給変調法により第１の領域の（１１１）面３１３にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい。最後に、図１０Ｄに示されるように、ソース電極３４０、ドレイン電極３５０およびゲート電極３６０を形成する。
　本実施の形態のＴＦＥＴ３００では、III－Ｖ族化合物半導体ナノワイヤ３２０とシリコン基板の第１の領域の（１１１）面３１３との接合面がトンネル層として機能する。図１１に示されるように、本実施の形態のＴＦＥＴ３００では、ゲート電極３６０に正のバイアスを印加することで、III－Ｖ族化合物半導体ナノワイヤ３２０内のキャリアがトンネル現象によりシリコン基板の第１の領域３１２内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、III－Ｖ族化合物半導体ナノワイヤ３２０を構成するIII－Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III－Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、本実施の形態のＴＦＥＴ３００は、現在一般的に用いられているシリコン（１００）基板上に集積することもできる。
　（実施の形態４）
　実施の形態４では、ｎ型に低ドープされたシリコン（１００）基板を用いて作製された本発明のＴＦＥＴの例を示す。
　図１２は、実施の形態４のＴＦＥＴの構成を示す断面図である。実施の形態３のＴＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
　図１２に示されるように、実施の形態４のＴＦＥＴ４００は、ｎ型に低ドープされたシリコン基板４１０、ドープされていないIII－Ｖ族化合物半導体ナノワイヤ４２０、絶縁膜（ゲート誘電体膜）３３０、ソース電極３４０、ドレイン電極３５０およびゲート電極３６０を有する。シリコン基板４１０は、ドープされていない第１の領域４１２およびｐ型に高ドープされた第２の領域４１４を有する。
　シリコン基板４１０は、ｎ型に低ドープされたシリコン（１００）基板である。シリコン基板４１０の２つの面のうちIII－Ｖ族化合物半導体ナノワイヤ４２０が配置されている面には、ドープされていない第１の領域４１２（真性半導体）およびｐ型に低ドープされた第２の領域４１４（ｐ型半導体）が互いに隣接するように形成されている。第１の領域４１２は、（１００）面だけでなく（１１１）面４１３も有する。
　III－Ｖ族化合物半導体ナノワイヤ４２０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII－Ｖ族化合物半導体からなるナノワイヤである。III－Ｖ族化合物半導体ナノワイヤ４２０は、シリコン基板の第１の領域の（１１１）面４１３上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III－Ｖ族化合物半導体ナノワイヤ４２０およびシリコン基板の第１の領域の（１１１）面４１３は、基本的に無転位かつ無欠陥の接合界面を形成する。
　実施の形態４のＴＦＥＴ４００は、実施の形態３のＴＦＥＴ３００と同様の手順で作製することができる。
　本実施の形態のＴＦＥＴ４００では、III－Ｖ族化合物半導体ナノワイヤ４２０とシリコン基板の第１の領域の（１１１）面４１３との接合面がトンネル層として機能する。図１３に示されるように、本実施の形態のＴＦＥＴ４００では、ゲート電極３６０に負のバイアスを印加することで、III－Ｖ族化合物半導体ナノワイヤ４２０内のキャリアがトンネル現象によりシリコン基板の第１の領域４１２内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。また、III－Ｖ族化合物半導体ナノワイヤ４２０を構成するIII－Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III－Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、本実施の形態のＴＦＥＴ４００は、現在一般的に用いられているシリコン（１００）基板上に集積することもできる。
　（実施の形態５）
　実施の形態５では、絶縁膜の開口部内にシリコン層を有するシリコン基板を用いて作製された本発明のＴＦＥＴの例を示す。
　図１４は、実施の形態５のＴＦＥＴの構成を示す断面図である。実施の形態１のＴＦＥＴと同じ構成要素については同一の符号を付し、重複箇所の説明を省略する。
　図１４に示されるように、実施の形態５のＴＦＥＴ５００は、ｐ型に高ドープされたシリコン基板５１０、絶縁膜１２０、III－Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を有する。シリコン基板５１０は、その表面が（１１１）面のシリコン層５１２を有する。III－Ｖ族化合物半導体ナノワイヤ１３０は、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４から構成される。
　シリコン基板５１０は、ｐ型に高ドープされたシリコン（１１１）基板である。シリコン基板５１０は、絶縁膜１２０の開口部内にシリコン層５１２を有する。シリコン層５１２は、例えば直径２０ｎｍ（開口部の直径と同じ）、厚み１０ｎｍ（絶縁膜の厚み以下）のシリコンからなる薄膜である。シリコン層５１２は、シリコン基板５１０と同様にｐ型に高ドープされている。また、シリコン層５１２の表面は、（１１１）面である。
　III－Ｖ族化合物半導体ナノワイヤ１３０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII－Ｖ族化合物半導体からなるナノワイヤである。III－Ｖ族化合物半導体ナノワイヤ１３０は、ｐ型シリコン基板５１０の（１１１）面、より具体的には、シリコン層５１２の表面（（１１１）面）上に配置されている。III－Ｖ族化合物半導体ナノワイヤの第１の領域１３２（真性半導体）は、第２の領域１３４（ｎ型半導体）よりもシリコン基板５１０側に位置する。III－Ｖ族化合物半導体ナノワイヤの第１の領域１３２およびｐ型シリコン基板５１０の（１１１）面（より具体的には、シリコン層５１２の（１１１）面）は、基本的に無転位かつ無欠陥の接合界面を形成する。
　図１５は、実施の形態の５のＴＦＥＴ５００の製造方法を示す模式図である。以下、図１５を参照して実施の形態の５のＴＦＥＴ５００の製造方法について説明する。
　まず、図１５Ａに示されるように、ｐ型シリコン基板５１０を準備する。このｐ型シリコン基板５１０上には、酸化シリコン（ＳｉＯ２）からなる膜厚２０ｎｍの絶縁膜１２０が熱酸化法により形成されている。この絶縁膜１２０には、直径２０ｎｍの開口部１２２が形成されている。次いで、図１５Ｂに示されるように、ＭＯＶＰＥ法により、開口部を通して露出したｐ型シリコン基板５１０の（１１１）面の上にｐ型に高ドープされたシリコン層５１２を形成する。このようにして形成したシリコン層５１２の表面は、（１１１）面である。次いで、図１５Ｃに示されるように、ＭＯＶＰＥ法により、シリコン層５１２の（１１１）面からIII－Ｖ族化合物半導体ナノワイヤ１３０を成長させる。このとき、III－Ｖ族化合物半導体ナノワイヤ１３０を成長させる前に、交互原料供給変調法によりシリコン層５１２の（１１１）面にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい。また、III－Ｖ族化合物半導体ナノワイヤ１３０を形成した直後に、III－Ｖ族化合物半導体ナノワイヤの第２の領域１３４をドープして、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４を形成する。最後に、図１５Ｄに示されるように、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を形成する。
　実施の形態５のＴＦＥＴ５００では、III－Ｖ族化合物半導体ナノワイヤの第１の領域１３２とｐ型シリコン基板５１０の（１１１）面（より具体的には、シリコン層５１２の（１１１）面）との接合面がトンネル層として機能する。
　実施の形態５のＴＦＥＴ５００では、シリコン基板５１０とIII－Ｖ族化合物半導体ナノワイヤ１３０との接合界面の部分にシリコン層５１２が形成されている。シリコン層５１２は、シリコン基板５１０の表面粗さおよびシリコン基板５１０内の不純物による接合界面への影響を抑制する。したがって、実施の形態５のＴＦＥＴ５００では、接合界面の不純物汚染が効果的に抑制される。
　以下、本発明について実施例を参照して詳細に説明するが、本発明はこれらの実施例により限定されない。
　［実施例１］
　実施例１では、本発明のＴＦＥＴについて動作シミュレーションを行った結果を示す。
　１．III－Ｖ族化合物半導体ナノワイヤの作製
　ｎ型シリコン（１１１）基板を、熱酸化処理して、表面に膜厚２０ｎｍの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の面積円相当径は２０ｎｍとした。
　開口部を形成した基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。ＭＯＶＰＥ装置の内温を９２５℃に上昇させて５分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、装置の内温を９２５℃から４００℃に低下させた。水素化ヒ素を水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＡｓの薄膜（ＩｎＡｓナノワイヤを作製する場合）またはＧａＡｓの薄膜（ＧａＡｓナノワイヤを作製する場合）を形成した。この工程では、トリメチルインジウムまたはトリメチルガリウムと水素化ヒ素とを交互に供給した。具体的には、ＩｎＡｓの薄膜を形成する場合は、トリメチルインジウムの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素の供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、２分間かけて２０回繰り返した。トリメチルインジウムの分圧は９.６×１０－７ａｔｍとし、水素化ヒ素の分圧は２.５×１０－４ａｔｍとした。ＧａＡｓの薄膜を形成する場合は、装置の内温を４００℃から７５０℃に上昇させながら、トリメチルガリウムの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素の供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、３分間かけて３０回繰り返した。トリメチルインジウムの分圧は１.０×１０－６ａｔｍとし、水素化ヒ素の分圧は２.５×１０－４ａｔｍとした。
　次に、装置の内温を上昇させた後、ＭＯＶＰＥ法によりＩｎＡｓナノワイヤまたはＧａＡｓナノワイヤを成長させた。具体的には、ＩｎＡｓナノワイヤを形成する場合は、装置の内温を４００℃から５４０℃に上昇させた後、トリメチルインジウムおよび水素化ヒ素を水素ガスとともに供給して、ＩｎＡｓナノワイヤを成長させた。トリメチルインジウムの分圧は４.９×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。ＧａＡｓナノワイヤを形成する場合は、装置の内温を４００℃から７５０℃に上昇させている間および７５０℃に到達した直後にトリメチルガリウムおよび水素化ヒ素を水素ガスとともに供給して、ＧａＡｓナノワイヤを成長させた。トリメチルガリウムの分圧は２.５×１０－６ａｔｍとし、水素化ヒ素の分圧は１.０×１０－４ａｔｍとした。
　上記工程により、長さ約１.０μｍのＩｎＡｓナノワイヤまたは長さ約２００ｎｍのＧａＡｓナノワイヤがシリコン基板表面に形成された。ＩｎＡｓナノワイヤおよびＧａＡｓナノワイヤの長軸は、シリコン基板の表面に対し垂直であった。図１６は、ＧａＡｓナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真（斜視像）である。
　２．III－Ｖ族化合物半導体ナノワイヤの電流電圧特性の測定
　III－Ｖ族化合物半導体ナノワイヤを形成したシリコン基板上に絶縁性樹脂（ＢＣＢ樹脂）膜を形成して、シリコン基板上のナノワイヤを絶縁性樹脂（ＢＣＢ樹脂）中に包埋した。次いで、反応性イオンエッチングにより絶縁性樹脂膜の上側の一部を除去して、ナノワイヤの先端を露出させた。ナノワイヤが露出した領域に第１の電極としてオーミック電極となりうる金属合金膜または金属多層膜を形成した。具体的には、III－Ｖ族化合物半導体ナノワイヤがＩｎＡｓナノワイヤの場合は、Ｔｉ／Ａｕ合金膜を形成した。一方、III－Ｖ族化合物半導体ナノワイヤがＧａＡｓナノワイヤの場合は、Ｇｅ／Ａｕ／Ｎｉ／Ａｕ多層膜を形成した。また、シリコン基板上に第２の電極としてオーミック電極となりうる金属合金膜または金属多層膜を形成した。具体的には、III－Ｖ族化合物半導体ナノワイヤがＩｎＡｓナノワイヤの場合は、Ｔｉ／Ａｕ合金膜を形成した。一方、III－Ｖ族化合物半導体ナノワイヤがｎ－ＧａＡｓナノワイヤの場合は、Ｇｅ／Ａｕ／Ｎｉ／Ａｕ多層膜を形成し、ｐ－ＧａＡｓナノワイヤの場合は、Ｃｒ／Ａｕ多層膜またはＺｎＡｕ合金膜を形成した。
　図１７は、電極形成後のデバイスの構成を示す断面図である。図１７に示されるように、デバイス６００は、ｎ型シリコン基板６１０、III－Ｖ族化合物半導体ナノワイヤ６２０、絶縁性樹脂（絶縁保護膜）６３０、第１の電極６４０および第２の電極６５０を有する。III－Ｖ族化合物半導体ナノワイヤ６２０は、ｎ型シリコン基板６１０の（１１１）面上に形成されており、第１の電極６４０と接続されている。また、ｎ型シリコン基板６１０は、第２の電極６５０と接続されている。
　上記工程により作製されたデバイスを用いて、ｎ型シリコン基板上に形成されたIII－Ｖ族化合物半導体ナノワイヤ（ＩｎＡｓナノワイヤおよびＧａＡｓナノワイヤ）の電流電圧特性を測定した。
　図１８Ａは、ｎ型シリコン基板上に形成されたＩｎＡｓナノワイヤの電流電圧曲線を示すグラフである。このグラフから、金属接合条件がオーミック電極条件であるにもかかわらず、電流電圧曲線がショットキー型の曲線となっていることがわかる。これは、ｎ型シリコン基板とＩｎＡｓナノワイヤとの接合界面にバンド不連続性によるエネルギー障壁が形成されたためと考えられる（図１８Ｂ参照）。
　図１８Ｂは、ｎ型シリコン基板およびＩｎＡｓナノワイヤのバンド構造模式図である。この図から、接合界面において、伝導帯のオフセット値が０.８１ｅＶであり、価電子帯のオフセット値が０.０６ｅＶであることがわかる。ｐ型シリコンの場合は、伝導帯のオフセット値が０.４１ｅＶであり、価電子帯のオフセット値が０.３１ｅＶであることもわかっている。伝導帯のオフセット値または価電子帯のオフセット値が０.０１～１.５ｅＶの範囲内であれば、シリコン基板上に形成されたＩｎＡｓナノワイヤを含むデバイスは、トンネルＦＥＴとして機能することができる。
　図１９Ａは、ｎ型シリコン基板上に形成されたＧａＡｓナノワイヤの電流電圧曲線を示すグラフである。このグラフから、金属接合条件がオーミック電極条件であるにもかかわらず、電流電圧曲線がショットキー型の曲線となっていることがわかる。これは、ｎ型シリコン基板とＧａＡｓナノワイヤとの接合界面にバンド不連続性によるエネルギー障壁が形成されたためと考えられる（図１９Ｂ参照）。
　図１９Ｂは、ｎ型シリコン基板およびＧａＡｓナノワイヤのバンド構造模式図である。この図から、接合界面において、伝導帯のオフセット値が０.０６ｅＶであり、価電子帯のオフセット値が０.２６ｅＶであることがわかる。ｐ型シリコンの場合は、伝導帯のオフセット値が０.５８ｅＶであり、価電子帯のオフセット値が０.３４ｅＶであることもわかっている。伝導帯のオフセット値または価電子帯のオフセット値が０.０１～１.５ｅＶの範囲内であれば、シリコン基板上に形成されたＧａＡｓナノワイヤを含むデバイスは、トンネルＦＥＴとして機能することができる。
　３．本発明のＴＦＥＴの動作シミュレーション
　３次元ポアソン－シュレーディンガー方程式に基づくデバイスシミュレーションを用いて、本発明のＴＦＥＴの動作シミュレーションを行った。その結果、シリコン－III－Ｖ族化合物半導体ナノワイヤ接合界面においてトンネル現象が生じることが示された。
　図２０Ａは、シミュレーションに用いた本発明のＴＦＥＴの構造を示す断面図である。このＴＦＥＴ７００は、ｐ型シリコン基板７１０、ＩｎＡｓナノワイヤ７２０、ゲート誘電体膜７３０、ゲート電極７４０、ソース電極（不図示）およびドレイン電極（不図示）を有する。直径２０ｎｍ、長さ５０ｎｍのＩｎＡｓナノワイヤ７２０は、ｐ型シリコン基板７１０側のｎ型に低ドープされた第１の領域７２２（長さ２５ｎｍ）とドレイン電極側（不図示）のｎ型に高ドープされた第２の領域７２４（長さ２５ｎｍ）とに分けられる。ＩｎＡｓナノワイヤの第１の領域７２２のキャリア濃度は、１×１０１６ｃｍ－３とし、第２の領域７２４のキャリア濃度は、１×１０１８ｃｍ－３とした。ｐ型シリコン基板７１０のキャリア濃度は、１×１０１８ｃｍ－３とした。ゲート誘電体膜は、Ａｌ２Ｏ３からなる膜厚２.５ｎｍの膜である。シリコンとＩｎＡｓナノワイヤとのバンド不連続性によるエネルギー障壁は、図１８Ａのグラフを参照した。
　図２０Ｂは、シミュレーションによって得られたＴＦＥＴの電気特性を示すグラフである。このグラフから、図１８Ａに示されるＴＦＥＴは、高いＯＮ電流と、５ｍＶ／桁の急峻なサブ閾値特性を示すことがわかる。また、ゲート電圧を０.２５Ｖとした場合、５桁（１０５）のＯＮ／ＯＦＦ比を実現できることもわかる。
　［実施例２］
　実施例２では、実施の形態１のＴＦＥＴを作製した例を示す。
　１．ＴＦＥＴの作製
　１）基板の準備
　ｐ型シリコン（１１１）基板（キャリア濃度：７×１０１８ｃｍ－３）を、熱酸化処理して、表面に膜厚２０ｎｍの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の面積円相当径は１００ｎｍとした。
　２）ＩｎＡｓナノワイヤの作製
　開口部を形成した基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。ＭＯＶＰＥ装置の内温を９２５℃に上昇させて５分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、装置の内温を９２５℃から４００℃に低下させた。水素化ヒ素を水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＡｓの薄膜を形成した。具体的には、トリメチルインジウムの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素の供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、２分間かけて２０回繰り返した。トリメチルインジウムの分圧は９.６×１０－７ａｔｍとし、水素化ヒ素の分圧は２.５×１０－４ａｔｍとした。
　次に、装置の内温を上昇させた後、ＭＯＶＰＥ法により長さ８００ｎｍのＩｎＡｓナノワイヤを成長させた。具体的には、装置の内温を４００℃から５４０℃に上昇させた後、トリメチルインジウムおよび水素化ヒ素を水素ガスとともに供給して、長さ５００ｎｍのＩｎＡｓナノワイヤ（第１の領域；キャリア濃度：２×１０１７ｃｍ－３）を成長させた。続いて、トリメチルインジウム、水素化ヒ素およびモノシランを水素ガスとともに供給して、長さ３００ｎｍのｎ型ＩｎＡｓナノワイヤ（第２の領域；キャリア濃度：２×１０１９ｃｍ－３）を成長させた。トリメチルインジウムの分圧は４.９×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとし、モノシランの分圧は７×１０－８ａｔｍとした。
　３）ＴＦＥＴの作製
　シリコン基板上およびＩｎＡｓナノワイヤの側面にゲート誘電体膜を形成し、さらにその上にゲート電極を形成した。具体的には、ＡＬＤ法により、膜厚２０ｎｍのＨｆ０.８Ａｌ０.２Ｏ膜（ゲート誘電体膜）を形成した。その後、高周波スパッタリング法により、膜厚１００ｎｍのＷ膜（ゲート電極）を形成した。
　次に、誘電体膜を形成したシリコン基板上に絶縁樹脂（ＢＣＢ樹脂）膜を形成して、シリコン基板上のＩｎＡｓナノワイヤを絶縁樹脂中に包埋した。次いで、反応性イオンエッチングにより絶縁樹脂の上側の一部を除去して、ＩｎＡｓナノワイヤの先端を露出させた。
　次に、ＩｎＡｓナノワイヤが露出した面にドレイン電極として膜厚１２０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（１００ｎｍ）多層膜を形成した。また、シリコン基板上にソース電極として膜厚５０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（３０ｎｍ）多層膜を形成した。
　図２１は、作製した本発明のＴＦＥＴの構成を示す断面図である。図２１に示されるように、このＴＦＥＴ８００は、ｐ型シリコン基板８１０、酸化シリコン膜８２０、ＩｎＡｓナノワイヤ８３０、ゲート誘電体膜（Ｈｆ０.８Ａｌ０.２Ｏ膜）８４０、ゲート電極（Ｗ膜）８５０、絶縁性樹脂（ＢＣＢ樹脂）８６０、ソース電極（Ｔｉ／Ａｕ多層膜）８７０およびドレイン電極（Ｔｉ／Ａｕ多層膜）８８０を有する。ＩｎＡｓナノワイヤ８３０は、ｐ型シリコン基板８１０側の第１の領域８３２とドレイン電極８８０側の第２の領域８３４とに分けられる。
　上記工程により作製された本発明のＴＦＥＴの電気特性を測定した。図２２は、２つのＴＦＥＴ（デバイスＡおよびデバイスＢ）の電気特性を示すグラフである。このグラフに示されるように、デバイスＡは、ＯＮ／ＯＦＦ比が２桁であり、サブ閾値特性は１３ｍＶ／桁であった。また、デバイスＢは、ＯＮ／ＯＦＦ比が２桁であり、サブ閾値特性は１０ｍＶ／桁であった。
　以上の結果から、本発明のＴＦＥＴは、６０ｍＶ／桁以下の小さなサブ閾値で動作可能であることがわかる。
　実施例１のシミュレーションでは、本発明のＴＦＥＴのＯＮ／ＯＦＦ比が５桁であったが、実施例２の測定結果では、本発明のＴＦＥＴのＯＮ／ＯＦＦ比は２桁であった。これは、実施例２では、シリコン基板とＩｎＡｓナノワイヤとの接合界面の直径を１００ｎｍと大きくしたことにより、この接合界面においてミスフィット転位が形成されてしまったためと考えられる。したがって、例えば接合界面の直径を小さくすることなどにより、ミスフィット転位の無い接合界面を形成することができれば、本発明のＴＦＥＴのＯＮ／ＯＦＦ比をさらに向上させることができると考えられる。
　本出願は、２００９年９月３０日出願の特願２００９－２２７５６４に基づく優先権を主張する。当該出願明細書および図面に記載された内容は、すべて本願明細書に援用される。
　本発明のＴＦＥＴは、例えば半導体マイクロプロセッサおよび高集積回路に形成されるスイッチ素子として有用である。
　１００，２００，３００，４００，５００，７００，８００　ＴＦＥＴ
　１１０，３１０，５１０，７１０，８１０　ｐ型シリコン基板
　１２０，８２０　絶縁膜
　１３０，２２０，３２０，４２０，６２０，７２０，８３０　III－Ｖ族化合物半導体ナノワイヤ
　１３２，２２２，７２２　III－Ｖ族化合物半導体ナノワイヤの第１の領域
　１３４，２２４，７２４　III－Ｖ族化合物半導体ナノワイヤの第２の領域
　１４０，３３０，７３０，８４０　ゲート誘電体膜
　１５０，６３０，８６０　絶縁保護膜
　１６０，３４０，８７０　ソース電極
　１７０，３５０，８８０　ドレイン電極
　１８０，３６０，７４０，８５０　ゲート電極
　２１０，４１０，６１０　ｎ型シリコン基板
　３１２　ｐ型シリコン基板の第１の領域
　３１３，４１３　（１１１）面
　３１４　ｐ型シリコン基板の第２の領域
　４１２　ｎ型シリコン基板の第１の領域
　４１４　ｎ型シリコン基板の第２の領域
　５１２　シリコン層
　８３２　ＩｎＡｓナノワイヤの第１の領域
　８３４　ＩｎＡｓナノワイヤの第２の領域
　６４０　第１の電極
　６５０　第２の電極

Claims (15)

  1. 　（１１１）面を有し、第１導電型にドープされたIV族半導体基板と、
    　前記IV族半導体基板の（１１１）面上に配置されたIII－Ｖ族化合物半導体ナノワイヤであって、前記IV族半導体基板の（１１１）面に接続された第１の領域と、前記第１導電型と異なる第２導電型にドープされた第２の領域とを含むIII－Ｖ族化合物半導体ナノワイヤと、
    　前記III－Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極またはドレイン電極と、
    　前記III－Ｖ族化合物半導体ナノワイヤの第２の領域に接続されたドレイン電極またはソース電極と、
    　前記IV族半導体基板の（１１１）面と前記III－Ｖ族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極と、
    　を有する、トンネル電界効果トランジスタ。
  2. 　前記IV族半導体は、シリコンまたはゲルマニウムであり、
    　前記III－Ｖ族化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂであり、
    　前記III－Ｖ族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の（１１１）面に対して垂直である、
    　請求項１に記載のトンネル電界効果トランジスタ。
  3. 　前記III－Ｖ族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜をさらに有し、
    　前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
    　請求項１に記載のトンネル電界効果トランジスタ。
  4. 　前記IV族半導体基板の（１１１）面と前記III－Ｖ族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、請求項１に記載のトンネル電界効果トランジスタ。
  5. 　（１１１）面を有する第１の領域と、第１導電型にドープされた第２の領域とを含むIV族半導体基板と、
    　前記IV族半導体基板の第１の領域の（１１１）面上に配置されたIII－Ｖ族化合物半導体ナノワイヤであって、ドープされていないか、または前記第１導電型と異なる第２導電型にドープされたIII－Ｖ族化合物半導体ナノワイヤと、
    　前記III－Ｖ族化合物半導体ナノワイヤに接続されたソース電極またはドレイン電極と、
    　前記III－Ｖ族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板の第２の領域に接続されたドレイン電極またはソース電極と、
    　前記III－Ｖ族化合物半導体ナノワイヤと前記IV族半導体基板の（１１１）面との界面に電界を作用させるゲート電極と、
    　を有する、トンネル電界効果トランジスタ。
  6. 　前記IV族半導体は、シリコンまたはゲルマニウムであり、
    　前記III－Ｖ族化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂであり、
    　前記III－Ｖ族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の第１の領域の（１１１）面に対して垂直である、
    　請求項５に記載のトンネル電界効果トランジスタ。
  7. 　前記IV族半導体基板の表面上に配置されたゲート誘電体膜をさらに有し、
    　前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
    　請求項５に記載のトンネル電界効果トランジスタ。
  8. 　前記IV族半導体基板の（１１１）面と前記III－Ｖ族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、請求項５に記載のトンネル電界効果トランジスタ。
  9. 　請求項１または請求項５に記載のトンネル電界効果トランジスタを含むスイッチ素子。
  10. 　IV族半導体基板およびIII－Ｖ族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタの製造方法であって、
    　（１１１）面を有するIV族半導体基板と、前記（１１１）面を被覆し、開口部を有する絶縁膜とを含む基板を準備するステップと、
    　前記基板を低温熱処理して、前記開口部内で露出している前記（１１１）面を（１１１）１×１面とするステップと、
    　前記基板に低温条件下でIII族原料またはＶ族原料を供給して、前記開口部内で露出している前記（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップと、
    　前記開口部内で露出している前記（１１１）面からIII－Ｖ族化合物半導体ナノワイヤを成長させるステップと、
    　ゲート電極を形成するステップと、
    　前記III－Ｖ族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板上にソース電極またはドレイン電極を形成し、かつ前記III－Ｖ族化合物半導体ナノワイヤ上にドレイン電極またはソース電極を形成するステップと、
    　を含む、トンネル電界効果トランジスタの製造方法。
  11. 　前記基板を低温熱処理するステップの前に、前記基板を高温熱処理することにより、前記IV族半導体基板の表面に形成された自然酸化膜を除去するステップをさらに含む、請求項１０に記載の製造方法。
  12. 　前記（１１１）Ａ面または前記（１１１）Ｂ面に変換された（１１１）１×１面に、Ｖ族原料とIII族原料とを交互に供給することで、III－Ｖ族化合物半導体の薄膜を形成するステップをさらに含む、請求項１０に記載の製造方法。
  13. 　前記（１１１）面を（１１１）１×１面とするステップと、前記（１１１）面を前記（１１１）Ａ面または（１１１）Ｂ面に変換するステップとを、順に行なうか、または同時に行う、請求項１０に記載の製造方法。
  14. 　前記IV族半導体は、シリコンまたはゲルマニウムであり、
    　前記III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタンを含むガスであり、
    　前記Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマスを含むガスであり、
    　前記III－Ｖ化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂである、
    　請求項１０に記載の製造方法。
  15. 　前記（１１１）面を被覆する絶縁膜は、前記IV族半導体基板の表面の熱酸化膜である、請求項１０に記載の製造方法。
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