JP2015529006A - 径方向ナノワイヤエサキダイオードデバイスおよび方法 - Google Patents

径方向ナノワイヤエサキダイオードデバイスおよび方法 Download PDF

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Abstract

径方向ナノワイヤエサキダイオードデバイスは、第1の導電型の半導体コア、および第1の導電型と異なる第2の導電型の半導体シェルを含む。本デバイスは、TFETまたは太陽電池であってもよい。

Description

ナノワイヤエサキダイオードを備えるデバイスに関する。
ゲート制御されたエサキダイオード(例えば、負性抵抗特性を有し、および/または逆方向もしくはツェナー方向で動作するゲート制御されたダイオード)の形態のトンネルまたはトンネリング電界効果トランジスタ(「TFET」)は、VDD≦0.3Vで動作するディジタル用途向けに現在検討されている。これらのトランジスタの主な長所は、トランジスタがkT/qの熱限界未満で動作する場合に、急峻なスロープを使用してゲートスイングを低減させてオフ電流を低減できる可能性にある。トランジスタ動作は、バンド通過効果に依存し、駆動電流が、トランジスタのゲートを介して制御されるバンドギャップを横切るトンネリング(例えば、pn接合のn型半導体材料の伝導帯から隣接するp型半導体材料の価電子帯への電子トンネリング)に基づいて得られる。バンドギャップがキャリヤの直接トンネリングを阻止するため、オフ電流は、利用可能なステートの数が限られていることによって低減する。
トンネルトランジスタにとっての主な性能指数には、駆動電流、すなわちオン状態での電流レベル、逆方向サブスレッショルドスロープ(またはサブスレッショルドスイング)、ならびにトランジスタをどれくらい正確にオフさせることができるかを規定するオフ状態の電流が含まれる。オフ状態の電流がpn接合の逆方向リーク電流によって決まるため、オフ状態は、一般にTFETにとって問題ではない。一般に、高い駆動電流ならびにサブスレッショルド領域での急峻なスロープの両方を得ることは困難であることが知られている。問題の一部は、ゲート電極とpn接合との正確な位置合わせが必要であることと関連し、位置合わせ不良は、ゲートの影響を弱めて、接合を横切る電界を低下させる。接合の両側の側のドーピングレベルを高くすることによって駆動電流は増加するが、一方で、高いドーピングレベルは、バンドギャップ内にバンドテールのステートが導入されるため逆方向サブスレッショルドスロープを劣化させる。急峻なスロープのトンネルデバイスの重要な態様は、トンネリングに関与する熱励起されたキャリヤの量であり、接合の近傍に誘起されるいかなる電位ポケットも、(フェルミ−ディラック関数による)キャリヤの熱的な密度分布をもたらす。トンネリングがこれらのキャリヤによって供給される場合、サブスレッショルドスイングは、直ちにせいぜい60mV/decade(熱的に注入されるキャリヤの理論限界)に劣化する。これは、TFETデバイスにとって一般的なケースである。
また、エサキダイオードは、トンネル電流を増加させるために、小さな実効質量を有する材料で作製されるのが好ましく、駆動電流を増加させるために、ヘテロ構造、一例を挙げるとInAs/GaSbを使用するのが好ましいことが知られている。さらなる問題は、スロープを増加させるDitの影響であり、特にヘテロ構造デバイスにとって、異なる半導体材料と互換性を有する高誘電体をつきとめ、処理することは、大きな課題である。
ある実施形態では、デバイスは径方向ナノワイヤエサキダイオードを備え、径方向ナノワイヤが第1の導電型の半導体コアおよび第1の導電型と異なる第2の導電型の半導体シェルを備える。
一実施形態では、デバイスは、径方向半導体ナノワイヤを含むゲート制御されたエサキダイオード(例えば、TFET)を備える。径方向半導体ナノワイヤの反対にドープされたコアとシェル間のトンネル電流は、ゲート電極によって径方向半導体ナノワイヤにもたらされる電界と実質的に平行に流れる。
別の実施形態では、デバイスは、平面状太陽電池および径方向ナノワイヤエサキダイオードを含むマルチ接合太陽電池を備える。
線B’−Bに沿った径方向ナノワイヤTFETデバイスの上部断面図である。 線A’−Aに沿った径方向ナノワイヤTFETデバイスの側部断面図である。 図1Aおよび1Bのデバイスのバンド図である。 TFETの代替の実施形態の側部断面図である。 径方向TFETおよび軸方向TFETに対するドレイン電流(ドレインソース間電流)対ゲート電圧(ゲートソース間電圧)のシミュレーションプロットである。 軸方向TFETに対するドレイン電流(ドレインソース間電流)対ゲート電圧(ゲートソース間電圧)のシミュレーションプロットである。 径方向TFETに対するドレイン電流(ドレインソース間電流)対ゲート電圧(ゲートソース間電圧)のシミュレーションプロットである。 径方向TFETの寸法のプロットである。 径方向TFETの寸法のプロットである。 軸方向TFETの寸法のプロットである。 軸方向TFETの寸法のプロットである。 図4、8、9のシミュレーションに使用された軸方向ナノワイヤを含むシミュレートされたTFETの右側部分の側部断面図である。 図5、6、7のシミュレーションに使用された径方向ナノワイヤを含むシミュレートされたTFETの右側部分の側部断面図である。 図10Bに示す構造の例示的な実施形態である。 本発明の実施形態のマルチ接合太陽電池の側部断面図である。 本発明の実施形態のマルチ接合太陽電池の側部断面図である。 本発明の実施形態のマルチ接合太陽電池の側部断面図である。 本発明の実施形態のマルチ接合太陽電池の側部断面図である。 温度の関数としての電流対電圧のプロットであり、本発明の実施形態によるエサキダイオードの温度依存の電圧電流特性を示す。 PVCR対温度のプロットである。
本発明の実施形態は、いわゆるナノワイヤを含むナノ構造体に基づく。本出願のために、ナノワイヤは、その幅と直径がナノメートルの寸法を有し、典型的には細長い形状を有するとして解釈されるものとする。また、そうした構造体は、通常、ナノウイスカ、ナノロッド、ナノチューブ、一次元ナノ素子などと呼ばれる。
ナノワイヤは、1ミクロン未満、例えば500nm以下の直径、および最大数ミクロンの長さを有する本質的にロッド形状の半導体構造であるあるのが好ましい。ナノワイヤは、その基部が基板に接続され、この基板がナノワイヤの下にエピタキシャル半導体層を含むことがある。
粒子支援成長、またはその全体が参照により本明細書に組み込まれる米国特許第7,335,908号に記載されたいわゆるVLS(気相−液相−固相)メカニズム、ならびに異なるタイプの化学ビームエピタキシーおよび気相エピタキシー法によって基板上にナノワイヤを形成する基本的なプロセスがよく知られている。しかし、本発明は、そうしたナノワイヤにもVLSプロセスにも限定されない。
ナノワイヤを成長させるための他の適切な方法が当技術分野で知られており、例えば、その全体が参照により本明細書に組み込まれる米国特許第7,829,443号に示されている。この特許から、触媒として粒子を使用することなくナノワイヤを成長させることができるということになる。ナノワイヤは、窒化シリコンまたは別の絶縁層から作られたマスクなどの成長マスクの開口部を貫いて突出する。初めに基板上に成長マスクを設け、この成長マスクに開口部を生成することによってナノワイヤを成長させる。開口部は、その直径およびその相対的な位置調整の両方に関してよく制御されているのが好ましい。この一連の工程に対して、限定されないが、電子線リソグラフィ(EBL)、ナノインプリントリソグラフィ、光リソグラフィ、および反応性イオンエッチング(RIE)またはウェット化学エッチング法を含む、当技術分野で知られているいくつかの技法を使用することができる。開口部は、直径がおよそ100nm、ピッチが0.5〜5μm間隔であるのが好ましい。開口部は、生成されるナノワイヤの位置および直径を規定する。次いで、CVDに基づくプロセスによって半導体ナノワイヤコアを成長させる。次いで、コアのまわりに径方向半導体シェルを形成することができる。
したがって、選択成長させたナノワイヤおよびナノ構造体、エッチングされた構造体、他のナノワイヤ、ならびにナノワイヤから作製された構造体も含まれる。
ナノワイヤは、径方向(または上から見たとき非円形の断面を有するナノワイヤに対する幅方向)に沿って均質ではない。ナノメートル寸法によって、ナノワイヤ材料に対して格子整合していない基板上への成長が可能になるだけではなく、ヘテロ構造もナノワイヤ中に設けることができる。ヘテロ構造(複数可)は、ナノワイヤの隣接するシェル部(1つまたは複数)とは異なる構成の半導体材料のコアを含む。シェルヘテロ構造セグメント(複数可)の材料は、コアとは異なる組成および/またはドーピングであってもよい。ヘテロ接合は、急峻であっても傾斜していてもよい。
本発明の一実施形態は、トンネル電流がナノワイヤ構造体の径方向に流れ、ラップゲートを使用して、ゲート電界がトンネル電流の流れと実質的に平行になるように電流の流れを制御するナノワイヤTFETデバイス(例えば、ゲート制御されたエサキダイオード)を提供する。一実施形態において、ナノワイヤダイオードのn型部分とp型部分間のトンネル電流は、ナノワイヤを支持する基板主表面と実質的に平行に(例えば、0〜20度の平行度の範囲で)、ならびに/またはナノワイヤおよびナノワイヤとゲート電極間に位置するゲート絶縁層に面するゲート電極の表面と実質的に垂直に(例えば、垂直から20度以内で)流れる。これによって、電位ならびに電界が同時に変調され、電位および電界の両方がダイオードのp−nまたはp−i−n接合を横切る電流に寄与することが可能となる。
径方向トンネリング電界効果トランジスタのトンネル電流は、異なる多数キャリヤを有するナノワイヤの2つのセグメント間で、例えばp型コアとn型シェル間で、またはn型コアとp型シェル間で変調される。最大のトンネリング輸送効率は、キャリヤの熱励起による輸送が最小化され、キャリヤ輸送が直接トンネリングメカニズムによって支配される場合に達成される。提案したデバイスは、バイアスをかけられた条件の下で、トンネリングの寄与を強め、他の寄与、例えば、熱的に励起されたキャリヤおよび拡散輸送を制限する。前述の寄与間の比は、ソースとドレインのキャリヤ蓄積部間にバリアを導入することによってさらに向上させることができる。バリアまたは「プラグ」は、高いバンドギャップの半導体または傾斜状半導体から成ってもよく、ゲートからの印加電界に垂直な電流リークを最小化するという目的に役立ち、このゲートが支配的なトンネル電流がゲートによって印加された電界と平行となるように置かれる。
図1A〜1Cは、本発明の一実施形態によるTFETを示す。ナノワイヤは、高誘電率ゲート誘電体およびラップゲートによって囲まれた(Al)GaSb/InAs(Sb)径方向ヘテロ構造などの、ギャップが断続的なまたは互い違いになったpn接合を含むのが好ましい。具体的には、基板上のn型InAs層および/または基板内のn型にドープされたInAs領域などのn型ソース領域3上にナノワイヤ1を成長させる。ナノワイヤは、n型InAsSbナノワイヤステム、およびソース領域と接触する径方向シェル部分5、ならびにp型AlGaSbナノワイヤの上部コア部7を含む。高誘電率誘電体層(例えば、酸化ハフニウム、酸化アルミニウム、酸化タンタルなど)9などのゲート絶縁層がシェル5を取り囲む。ゲート電極11は、ゲート絶縁層9がゲート電極11とナノワイヤシェル5間にはさまれるように、ゲート絶縁層9に隣接して位置する。ゲート電極11は、図1Aに示すようにゲート絶縁層9を完全に取り囲む中空円筒状ラップゲートであるのが好ましいが、必ずしもそうではない。あるいは、ゲート電極11は、ゲート絶縁層を完全に取り囲むのではなくゲート絶縁層の1つまたは複数の部分に隣接して位置してもよい。p型GaSbドレイン領域13は、ナノワイヤ1の上部でコア7に接触して位置する。ソースおよびドレイン電極(明瞭にするため図示せず)は、それぞれのソース3およびドレイン13領域と接触する。所望の場合、ナノワイヤ1の外側の個別のソース3および/またはドレイン13領域は、省略されてもよく、ソースおよびドレイン電極は、TFETのそれぞれのソースおよびドレイン領域として機能するナノワイヤ1のそれぞれの領域5および7と直接接触してもよい。さらに、n型およびp型領域の位置は、ダイオード内で逆にされてもよく、その他の任意の適切な半導体材料が上記のものの代わりに使用されてもよい。ある特定の代替の実施形態では、ナノワイヤコアは、p型(Al)GaSbシェルに囲まれたn型InAsSbコアを含む。本実施例では、ドーピング型だけでなく対応する材料も逆にされている。その他の任意の適切な材料がコアおよびシェルに使用されてもよく、限定されることなく、例としてGaAsSb、GaInAs、InP、および/またはInPAsが挙げられる。好ましいが、非限定的な実施形態では、コア/シェルヘテロ構造の材料の選択によって、材料のバンド配列が、0.5〜1.5Egである伝導帯の不連続性および価電子帯の不連続性(ΔEc、ΔEv)のいずれかまたは両方によって互い違いにされ、ここでEgは(例えば、eVを単位とする)バンドギャップエネルギーである。言いかえれば、図1Cに示すように、0.5Eg<ΔEc<1.5Eg、または0.5Eg<ΔEv<1.5Egである。さらに、バンド構造のエンジニアリングは、コア/シェルの寸法をバンド配列の精密な制御が可能となる量子領域(quantum regime)にスケーリングすることによって達成されてもよい。加えて、キャリヤの輸送は、輸送に利用可能なキャリヤの高い選択性が可能となる閉じ込められた半導体中に形成される離散的なエネルギー準位によって制御されうる。本明細書に記載された実施形態のデバイスのいずれかおよび/またはすべてに上記の考慮すべき点を用いることができる。
図1A〜1Cに示すように、ゲート電極11からの電界15は、領域5と領域7間のトンネル電流17の方向に沿って方向付けられる。したがって、ナノワイヤダイオードのn型5部分とp型7部分間のトンネル電流17の方向は、ナノワイヤを支持する基板主表面3aと実質的に平行であり、および/またはナノワイヤ1およびゲート絶縁層9に面するゲート電極11の表面11aと実質的に垂直である。本明細書で使用する場合、反対方向の流れ(すなわち、シェルからコアに対してコアからシェル)が並列であるとみなされる。
InAsSb層5は、ゲート絶縁層9とコア7間に量子井戸が形成されるのに十分薄く作られるのが好ましい。これによって、トランジスタが量子キャパシタンス限界で動作することが可能となる。言いかえれば、InAsSb層5中の電位が周囲のゲート電極11からの電位によって変調される。
非限定的な一構成では、シェル層5は、量子井戸中の量子化状態を形成するのに十分薄く、これによってキャリヤのエネルギーを効果的に増大させる。一実施形態では、量子化エネルギーは、ギャップが断続的なヘテロ構造における伝導帯端と価電子帯端間のエネルギー差よりも大きい。これによって、n側とp側それぞれの最低のエネルギー状態間のエネルギー分離が効果的にもたらされ、この分離が、ギャップが断続的なバンド配列を有する材料の組み合わせに対してさえトンネリングバリアとして働く。さらなる実施形態では、コアは、同様の方法でエネルギーを増大させる量子化状態を形成するのに十分薄く作られる。
一実施形態では、InAs(Sb)層5および(Al)GaSb層7は両方とも、トンネル距離を最小化し、それによってトンネル電流を増加させるのに十分に薄い(例えば、全体の厚さが2〜15nmなど、全体の厚さが20nm未満である)。ある実施形態では、均一な電圧降下、ひいてはトンネリング領域全体(シェル5とコア7間のインターフェース)を横切る均一なトンネル電流を維持するため、ステム5Aのインターフェースでの低いドーピングからドレイン13へ向かってより高いドーピングとなる傾斜状ドーピングプロファイルがコア7内に存在してもよい。言いかえれば、ドーピングは、デバイス中で垂直方向に傾斜しており、ドーピング濃度がデバイスの頂部よりも底部の方が低い。
図1Bに示すデバイスは、以下の方法によって作製されうる。初めに、ソース領域3上にInAs(Sb)ナノワイヤステム5Aを成長させる。次いで、ステム5A上に軸方向(Al)GaSbヘテロ構造(すなわち、上部ナノワイヤコア部)7を成長させる。続いて、結果として生じるナノワイヤの底部(例えば、ステム5A部分)を、マスキング層9A、例えば、電気的絶縁層(例えば、SiNx、HSQ、SiO2など)を形成することによって保護する。次いで、ナノワイヤ上にInAs(Sb)のシェル5を成長させ、ステム5Aがマスキング層9Aによって保護されている底部を除いてナノワイヤの外側をカバーする。これによって、径方向InAsSbシェル5で被膜されたInAs(Sb)5A/GaSb(Al)7軸方向ヘテロ構造ナノワイヤコアが形成される。次いで、ゲート絶縁層9およびラップゲート電極11が、径方向ナノワイヤのまわりに形成される。
図2は、径方向ナノワイヤTFETの代替の実施形態を示す。本デバイスは、径方向ヘテロ構造ナノワイヤを実現するため、基板上に成長させたナノワイヤコア7、およびコア7上に配置され、ナノワイヤコア5を少なくとも部分的に取り囲む少なくとも第1のシェル層5を備える少なくとも1つのナノワイヤ1を含む。コア7およびシェル5は、pn接合を形成するために反対導電型の(例えば、コア7がp型の場合、シェル5はn型であり、その逆であってもよい)半導体材料から作られるのが好ましい。所望の場合、任意選択の真性のシェル層がコア7とシェル5間に位置し、pin接合を形成してもよい。ゲート絶縁層9は、シェル5のまわりに位置し、ゲート電極11は、ゲート絶縁層9に隣接して位置し、例えば、ゲート絶縁層9に巻き付く。径方向ナノワイヤ1のコア7(例えば、n型コア)は、基板内の同じ導電型の半導体ソース領域3(例えば、n型領域)に接触して位置してもよい。ソース電極19は、領域3に接触して位置してもよく、ドレイン電極21は、シェル5に接触して位置してもよい。所望の場合、同じ導電型(例えば、p型)の任意選択の半導体ドレイン領域13(例えば、別のシェル層または疑似バルクバルブ)がシェル5に接触して位置してもよく、その場合は、ドレイン電極21がドレイン領域13と接触する。任意選択の中間層の絶縁層(図示せず)がゲート電極9をソース電極19およびドレイン電極21から分離することができる。下記のバリア「プラグ」領域7Bおよび/または上記の傾斜状コアドーピングも、所望の場合、図2のデバイスに追加することができることに留意されたい。
本発明の実施形態の非限定的な1つの利点は、電界がトンネル電流の方向に沿って方向付けられ、トランジスタが必ずしも電界効果または空乏化に依存しないということである。さらなる利点は、高誘電率材料9が1つの半導体(例えば、領域5)と接触するだけであり、それによって材料の集積化が簡略化されるということである。さらなる利点は、ゲート制御されたダイオードがどのようなヘテロ構造に対してもいかなるきわどい位置調整も必要としないということである。別の利点は、電流密度を高くすることができ、トランジスタが3次元アレイで形成されるということである。最後に、限界寸法が側部面上の横方向過成長によって決まるため、本デバイスは、軸方向デバイスほどは直径を積極的にスケーリングする必要がない。
図3は、径方向TFETおよび軸方向TFETに対するドレイン電流(ドレインソース間電流)対ゲート電圧(ゲートソース間電圧)のシミュレーションプロットである。図4および5は、それぞれ軸方向TFETおよび径方向TFETに対するドレイン電流(ドレインソース間電流)対ゲート電圧(ゲートソース間電圧)のシミュレーションプロットである。図6〜7は、本発明の実施形態の径方向TFETの寸法のプロットであり、図8〜9は、比較例の軸方向TFETの寸法のプロットである。図7に径方向ナノワイヤシェル中の、および図9に軸方向ナノワイヤ中のpn接合近くでの非局所的なトンネリングレートを示す。図10Aおよび10Bは、図4、8、9および5、6、7においてそれぞれのシミュレーションに使用された、軸方向ナノワイヤおよび径方向ワイヤをそれぞれ含む、シミュレートされたTFETの右側部分の側部断面図である。言いかえれば、図10Aおよび10Bは、垂直の対称軸の右側にナノワイヤの右側を単に示す。
図10Aに示すシミュレートされた軸方向ナノワイヤは、ソース領域3の上に下部のp型半導体の軸方向部分8、および上部のn型半導体の軸方向部分6を含む。高誘電率酸化物ゲート絶縁層9は、ナノワイヤの両方の部分6、8を取り囲み、ラップゲート電極11は、ナノワイヤの上方部分6に隣接するゲート絶縁層9に接触して位置する。ドレイン領域13は、部分6の上に位置する。部分6および8は、TFETのpn接合を形成する。ナノワイヤの半径は、25nmであり、部分6は、1017cm-3のドナードーピング濃度NDを有するn型InAsを含み、部分8は、1018cm-3のアクセプタドーピング濃度NAを有するp型(Al)GaSbを含む。ゲート絶縁層は、厚さが5nmおよびεr=25である高誘電率酸化物層を含む。
図10Bに示すシミュレートされた径方向ナノワイヤは、ソース領域3の上に下部のp型半導体部分7A、および上部の軽くドープされたn型半導体部分(例えば、バリア部)7Bを備えるコア7を含む。高濃度にドープされたn型シェル5は、コア7のまわりに位置し、それによってシェル5が、上方部分7B、および下方部分7Aの少なくとも頂部に巻き付きTFETのpn接合を形成する。高誘電率酸化物ゲート絶縁層9は、シェル5を取り囲み、ラップゲート電極11は、シェル5に隣接するゲート絶縁層9に接触して位置する。(図1Cに示すマスキング層9Aと同じでも異なってもよい)中間層の絶縁層10は、ゲート電極11およびシェル5をソース領域3から分離する。ドレイン領域13は、部分6の上に位置する。ナノワイヤコア7の半径は、25nmであり、ナノワイヤシェル5の半径は、10nmであり、その結果半導体ナノワイヤ全体の半径が35nmとなる。シェル5は、1017cm-3のドナードーピング濃度NDを有するn型InAsを備え、下方コア部7Aは、1018cm-3のアクセプタドーピング濃度NAを有するp型(Al)GaSbを含む。上方コア部7Bは、任意選択であり、1016cm-3のドナードーピング濃度NDを有するn型InPを含む。ゲート絶縁層9は、厚さが5nmおよびεr=25である高誘電率酸化物層を含む。
バリア部7Bは、ナノワイヤのコア7Aとシェル5間でTFET電流が流れ続けるようにしておくために設けられ、この流れは、ゲート電界に沿って、略水平の方向(例えば、径方向)であり、ここで垂直方向はナノワイヤコアの軸に沿っている。代替の実施形態では、部分7Bは、シェル5と同じ半導体材料であるが、シェル5よりも低いドーピング濃度で作られうる。あるいは、部分7Bは、電気的絶縁材料から、またはシェル5とは異なる半導体材料から作られてもよい。好ましい一実施形態では、バリア部7Bは、シェル5およびコア部7Aの両方よりも高いバンドギャップを有する。一実施形態では、バリア部7Bは、シェル5よりも高いバンドギャップ、およびコア部7Aよりも低いドーピングレベルを有する。バリア部7Bは、コア部7Aおよびシェル5よりも大きなバンドギャップを有することに加えて、伝導帯端および価電子帯端の両方で十分に高いオフセットを有するべきであり、それによってバリアが効果的に漏れ電流を抑制することができるのが好ましい。したがって、バリア部7Bは、1016cm-3以下(例えば、1016cm-3までの不可避不純物レベル)のドーピング濃度を有する軽くドープされた真性の半絶縁性半導体を含んでもよく、またはバリア部7Bは、電気的絶縁材料を含んでもよい。部分7Bは、径方向ナノワイヤデバイスの「プラグ」と呼ばれることがある。
したがって、図10Bに示すように、ナノワイヤコア7は、第1の(例えば、高い)ドーピング濃度を有する第1の(例えば、p)導電型の第1の(例えば、下方の)半導体部分7A、および第1の部分7Aに隣接する(例えば、第1の部分7A上の)コアに位置する第2の(例えば、上方の)部分7Bを備える。シェル5は、第2の(例えば、n)導電型半導体から作られる。上方部分7Bは、電気的絶縁材料、または下方部分7Aおよびシェル5よりも低い第2のドーピング濃度を有する半導体材料を含む。コアの下方部分7Aは、第1の(例えば、p)導電型の半導体ソース領域3と電気的に接触し、シェルは、第2の導電型のドレイン領域13と電気的に接触する。シェル5は、コアの上方部分7Bに隣接して位置し、コアの下方部分7Aと少なくとも部分的にオーバーラップし、pn接合20を形成する。ゲート電極11は、少なくとも部分的にpn接合とオーバーラップする。p側電極(明瞭にするため図示せず)は、ソース3と電気的に接触し、n側電極(明瞭にするために図示せず)は、ドレイン領域13と電気的に接触する。導電型(例えば、pおよびn)は、逆にされてもよく、上記以外の材料を代替の実施形態で使用してもよい。
図10Cは、図10Bで概略的に示したデバイスの構造の一実施形態を示す。径方向トンネリング電界効果トランジスタまたはゲート制御されたエサキダイオードは、径方向半導体ナノワイヤを含む。トンネル電流は、シェル5とコア7間のナノワイヤ中で変調され、シェル5およびコア7が反対の多数キャリヤ、例えば、p型コアおよびn型シェル、またはその逆を有する。シェル5と同じ導電型を有する半導体のステム5A上にコア/シェルを成長させることができ、例えば、InAsのn型ステムは、例えばn−InAsシェルに適する。コア7は、ステム5Aとコア部7A間に、軸方向の漏れ電流に対する阻止バリア7Bを含むのが好ましい。阻止バリア7Bは、高いバンドギャップの半導体セグメントの形態で、または部分7A内に続いてもよい傾斜状ドーピングプロファイルとして、およびコア部7Aと同一材料で実施されてもよい。バリアセグメント7Bの導入によって、上記のような径方向対軸方向のトンネル電流比を増加させる目的が満たされる。
ソース3およびドレイン13電極は、ナノワイヤのステムセグメント5Aおよびコア部7Aに対して形成されるのが好ましい。ステム5Aから見て、ナノワイヤの反対側端部で、コア/シェルセグメントの一部に対してシェル5の選択エッチングを行うことによって、コア部7Aに直接電極形成を行うことができる。ステム5Aおよび/またはシェル5とコア部7A間に電流を流すことによってトンネル電流が生じ、コア部7Aとシェル5間の接合にアクティブなトンネリングインターフェースが位置する。さらに、ナノワイヤは、共形の被覆を行う原子層堆積によって堆積させることが可能な高誘電率誘電体または酸化物9などの絶縁体で覆われる。上記のようなゲートが回りをすべて囲むデバイスアーキテクチャ(gate−all−around device architecture)において、アクティブなトンネリング接合上に配置され、絶縁体9によってシェル5から分離され、隣接するセグメント(例えば7B)とオーバーラップするまたはしない、あるいはアンダーラップ(underlap)するまたはしない第3の電極11を使用して、コア部7Aとシェル5間のトンネル電流を変調する。したがって、第3の電極(ゲート)11は、コア部7Aとシェル5間のトンネル電流と平行に電界を印加する。
上記のデバイスは、支配的なトンネル電流が、例えば、p型GaSbコア7とn型InAsシェル5、またはその逆の、異なる多数キャリヤを有するナノワイヤの2つのセグメント間で変調される径方向トンネリング電界効果トランジスタを実現する。本デバイスは、バイアスをかけられた条件の下で、電流に径方向トンネリングの寄与を提供し、熱的に励起されたキャリヤおよび拡散輸送による寄与を制限する。前述の寄与間の比は、ソースとドレインのキャリヤの蓄積部間に導入されたバリア7Bによって改善され、ここでソース3は、n型InAsシェル5に接続されたn型InAsナノワイヤステム5Aと直列のn型InAsバッファ層であってもよく、ドレインは、金属電極13に接続されたp型GaSbコア7Aのすべてまたは一部であってもよい。バリアまたは「プラグ」7Bは、GaAsまたはInPなどの高いバンドギャップの半導体または傾斜状半導体から構成されてもよく、ゲートからの印加電界に垂直な電流リークを最小化し、ゲートは、支配的なトンネル電流がゲートによって印加される電界と平行となる、すなわち径方向トンネリングとなるように置かれる。
図3〜9のシミュレーションは、非局所的なトンネリングモデルを使用し、ゲート領域における直接トンネリングのみを考慮する。特定の理論によって拘束されずに、発明者らは、これが、逆サブスレッショルドスロープを劣化させる可能性のある欠陥/フォノン支援トンネリングがまったく存在しない場合にオン電流ならびにサブスレッショルドスロープ(SS)を予測するのに適度に正確であると考える。また、負バイアスに対する同時両極性もすべて省略されている。
図4に示す軸方向ナノワイヤTFETのシミュレーションで、アンダーラップとは、ゲート電極11が、図でそれと分かるほどにはナノワイヤの(Al)GaSbの下方部分8に達しない(すなわち、ゲート電極がpn接合の上方に位置する)ことを意味する。オーバーラップとは、ゲート電極11が、図4でそれと分かるほどにナノワイヤの(Al)GaSbの下方部分8上に達する(すなわち、ゲート電極がpn接合の下方に延在する)ことを意味する。図5に示す径方向ナノワイヤTFETのシミュレーションで、アンダーラップとは、ゲート電極11がInAsシェル5の端部(すなわち、底部)に達しないことを意味するが、オーバーラップとは、ゲート電極11がInAsシェル5の下方に達することを意味する。
シミュレートされたデバイスは両方とも、約7mV/decadeの同様の最小のSSを示し、ここでdecadeはドレイン電流が10倍増加することに相当する。しかし、図10Aの軸方向TFETは、ゲートがアナダーラップまたはオーバーラップする場合に著しく劣化する。対照的に、図10Bの径方向TFETは、アンダーラップおよびオーバーラップの影響に対してより優れた耐性を有し、これによって、ゲート電極をシェルとある量オーバーラップさせてまたはアンダーラップさせて設計することができるため、はるかにより堅牢な作製スキームが可能となる。
図10Bに示すデバイスは、好ましい実施形態である。本構造は、従来技術と比較して以下の利点を提供する。上部のナノワイヤ「プラグ」部分7Bは、(印加されたソースドレイン間電界と平行な)トンネルキャリヤの通常の大きな横方向生成を阻止する。ドレインコンタクト13を有するシェル5は、GaSbコア部7Aと共に、コアの直径およびシェルの厚さ、ドーピングレベル、ならびに材料組成(例えば、SbおよびAlの量)に依存して、非常に急峻な径方向pn接合(断続的または互い違いのギャップ配列)を実現する。ラップゲート11によって、電界がpn接合に垂直となり、それによって接合を横切る全電界(ソースドレイン間およびゲート電界)がpn接合に本質的に垂直となる。これによって電位降下(電位の垂直部分は、要素5から7Aの方向に構造を貫く断面全体にわたって一定である)が最小化され、したがって、フェルミ準位が接合の両側でほとんど一定となる。電界の平行部分はソースドレイン間電位を含む。接合を横切るフェルミ準位のほとんど階段状の変化がこのように誘起されることによって、60mV/decのサブスレッショルドスイングおよび高いトンネル電流を提供するサブサーマルなキャリヤのトンネル生成が可能となる。
本発明の別の実施形態は、マルチ接合太陽電池の形成において使用することができるエサキダイオードの極性反転を提供する。図11Aに示すように、太陽電池101は、平面状pnまたはpin接合太陽電池131部分、および平面状太陽電池131上面132に直立する径方向エサキダイオード1部分を含む。具体的には、ダイオード1の長手方向軸は、平面状太陽電池131の上面132に垂直に延在することができる。
平面状太陽電池は、第1の導電型(例えば、n型)の第1の領域(例えば、上部領域または層)133、および第2の導電型(例えば、p型)の第2の領域(例えば下部領域または層)135を備えることができる。領域133および135は、pn接合を形成する。所望の場合、pin接合を形成するために領域133と領域135間に真性層が位置してもよい。
第2の領域135は、ドープされた半導体基板、半導体基板内のドープされた領域または半導体上に形成されたドープされた半導体層、導電性(例えば、金属)または絶縁性(例えば、セラミック、プラスチック、ガラス、石英などの)基板(明瞭にするため図示せず)を備えてもよい。第1の領域133は、半導体基板内のドープされた領域または第2の領域135上に形成されたドープされた半導体層を備えてもよい。領域133および135は、無機半導体、例えばIV族(例えば、シリコン、ゲルマニウム、SiGeなど)、III−V族(例えば、GaAs、InPなど)、またはII−VI族(例えば、CdTeなど)半導体などのいかなるタイプの半導体を備えてもよい。例えば、領域133は、n型シリコンであってもよく、領域135は、p型シリコンであってもよい。
平面状太陽電池131の上面132は、窒化シリコン、酸化シリコンなどの電気的絶縁マスキング層109Aを備えることができる。層109Aは、特にコア7およびシェル5によって形成された太陽電池接合で吸収される波長よりも上の波長の太陽放射に対して透明であるのが好ましい。ナノワイヤ1は、マスキング層109Aの開口部111を貫いて突出する。
上記のように触媒を使用せずに、開口部111を貫いて露出した半導体領域133上にナノワイヤ1のコア7を成長させることができる。あるいは、金属触媒粒子を使用して、または選択的領域成長によって、領域133の上面132にナノワイヤ1のコア7を初めに成長させ、続いてやはり上記したように、ナノワイヤコアのまわりにマスキング層109Aを形成し、次いで露出したコア7のまわりにシェル5を成長させることができる。
平面状太陽電池131のナノワイヤコア7および第1の領域133は、互いに接触し、同じ導電型(例えば、n型)を有する。平面状太陽電池131のシェル5および第2の領域135は、互いに接触せず、コア7および第1の領域133とは異なる同じ導電型(例えば、p型)を有する。
図11Aに示す構造は、マルチ接合平面状/ナノワイヤハイブリッド太陽電池の2つのpn接合を形成するのが好ましく、ナノワイヤの接合がIII/V半導体を主体とし、基板(例えば、平面状太陽電池)の接合がSiを主体とするのが好ましい。コアおよびシェルの領域は、例えば、GaAs/InPなどのIII−V材料を含むことができる。
径方向ナノワイヤエサキダイオードは、性能を改善するため、多量にドープされたn++/p++コア/シェル領域およびヘテロ構造のバンドギャップ不連続性を利用する、「一周する(circumventing)」(例えば、円周状(circumferential))ヘテロ構造エサキダイオードである。エサキバンド通過極性反転は、高エネルギーバンドギャップのナノワイヤ太陽電池内で励起されたキャリヤのバンドエネルギーを保持するのに有利である。また、これによって、接合間で臨界電流を一致させるのが容易となるように、接合の励起体積にエサキダイオード領域を一致させる利点が提供される。これは、軸方向ナノワイヤエサキダイオードの使用に比べて特に有利である。
図11Bは、マルチ接合太陽電池101の別の実施形態を示し、シェル5がコア7の頂部にバルブまたは疑似バルク領域を備える。所望の場合、追加のマスキング層109Bをシェル5と第1のマスキング層109Aとの間に形成することができる。
図11Cは、別の実施形態のマルチ接合太陽電池101を示し、コア7が、異なるIII−V半導体および/または上記のゲート制御されたTFET用途向けの特別の値の、第1の導電型の異なるドーピングレベルから成る下方7C領域および上方7D領域を含むヘテロ構造を備える。
図11Dは、太陽電池101に対するn側電極141およびp側電極143の接続を示す。n側(例えば、ナノワイヤ側)電極141を形成する前に、追加のシェル層、第1の導電型(例えば、n型)のバルクまたは疑似バルク領域113が、第2の導電型(例えば、p型)のシェル5上に、およびそのシェル5に接触して形成される。それゆえ、本実施態様では、ナノワイヤの径方向シーケンスは、(本バージョンでは)、n++/p++/p/i/n/n+領域から構成され、ここで第1のn++/p++接合がエサキトンネルダイオードを構成し、p/i/nダイオードがアクティブで、大きなバンドギャップの太陽電池であり、n+層がナノワイヤ太陽電池の接触面層を提供するためにある。
次いで、n側電極141を領域113に接触させて形成する。太陽電池101のナノワイヤ側が太陽放射に曝される場合、電極141は、透明な導電性酸化物(TCO)、例えば、インジウム錫酸化物、酸化亜鉛などの太陽放射に対して実質的に透明な電気的導電材料から作られる。p側電極143は、平面状太陽電池131の領域135と接触して形成される。電極143は、Al、Cu、Ti、Agなどの、およびそれらの合金などの任意の適切な金属から作られてもよい。
図11Dに示すように、エサキダイオードは、マルチ接合太陽電池101の「第3の接合」を形成し、バンドギャップの高さがキャリヤに対して保持する「局所的なエントロピー」を逸らし、溢れ出させることになるいかなる金属接触もなしに、平坦な接合と径方向の接合が直列になるようにキャリヤの極性を切り替える。
所望の場合、半導体領域の導電型は、逆にされてもよい。さらに、1つのナノワイヤ1が示されているが、(事実上)すべてのフォトンがワイヤアレイによってトラップされ、それによって基板のpn接合がより高いバンドギャップを有するナノワイヤのpn接合を通過したフォトンのみに曝されるように、多数(例えば、複数)のナノワイヤが平面状の太陽電池131上に形成されることを理解されたい。
図12Aおよび12Bは、本発明の実施形態によるエサキダイオードの温度依存特性を示す。図12Aは、温度を関数とした電流対電圧のプロットであり、図12Bは、PVCR対温度のプロットであり、ここでPVCRは径方向ナノワイヤエサキダイオードに対する山対谷の電流比(PVCR=Ipeak/Ivalley)である。図12Aからわかるように、プロットは、4.2K〜295Kのすべての測定温度で、電圧の関数としての電流にディップ(すなわち、谷)を含む。これは、負の微分抵抗およびエサキトンネリングダイオードの挙動の特徴である。図12Bは、PVCRが295K以下のすべての測定温度に対し10を上回っていること(例えば、295Kの室温あたりで11〜14のように10を上回るPVCR)を示し、PVCRは、より低い温度(例えば、4.2〜30Kなどの60K未満)で101〜105のように100を上回る。
ダイオードは、n型の多量に硫黄がドープされたInPコアおよび多量にZnがドープされたInGaAsシェルを備える。この材料の組み合わせ、または他の適切な材料、例示されるが、限定されることなく、GaAsSb、GaInAs、InP、および/またはInPAsが、上記の実施形態のデバイスのいずれかおよび/またはすべてにおいてコアおよびシェルに使用されてもよい。さらに、バンド構造のエンジニアリングは、バンド配列の精密な制御を可能にする量子領域にコア/シェルの寸法をスケーリングすることによって達成されてもよい。加えて、キャリヤの輸送は、輸送に利用可能なキャリヤの高い選択性が可能となる閉じ込められた半導体中に形成された離散的なエネルギー準位によって制御されてもよい。
開示した実施形態についての前述の説明は、当業者のいずれもが記載された実施形態を作るまたは使用することができるように提供されている。これらの実施形態に対する様々な変更形態は、当業者には容易に明らかであり、本明細書に規定された一般的な原理は、本開示の範囲から逸脱せずに他の実施形態に適用されてもよい。したがって、本発明は、本明細書に示された実施形態に限定されることは意図されておらず、以下の特許請求の範囲ならびに本明細書に開示された原理および新規な特徴と一致する最も広い範囲を与えられるものとする。

Claims (27)

  1. 径方向ナノワイヤエサキダイオードを備えるデバイスであって、前記径方向ナノワイヤが第1の導電型の半導体コア、および前記第1の導電型と異なる第2の導電型の半導体シェルを備える、デバイス。
  2. ゲート制御された径方向ナノワイヤエサキダイオードを備える、請求項1に記載のデバイス。
  3. トンネリング電界効果トランジスタ(TFET)を備える、請求項2に記載のデバイス。
  4. 前記シェルのまわりに位置するゲート絶縁層、および前記ゲート絶縁層に隣接して位置するゲート電極をさらに備える、請求項3に記載のデバイス。
  5. 前記コアと前記シェル間のトンネル電流の方向が前記ナノワイヤを支持する基板の主表面と実質的に平行である、請求項4に記載のデバイス。
  6. 前記コアと前記シェル間のトンネル電流の方向が前記ナノワイヤおよび前記ゲート絶縁層に面する前記ゲート電極の表面と実質的に垂直である、請求項4に記載のデバイス。
  7. 前記コアと前記シェル間のトンネル電流の方向が前記ナノワイヤを支持する基板の主表面と実質的に平行であり、前記ナノワイヤおよび前記ゲート絶縁層に面する前記ゲート電極の表面に実質的に垂直である、請求項4に記載のデバイス。
  8. 前記コアと前記シェル間のトンネル電流の方向がゲート電界の方向と実質的に平行である、請求項2に記載のデバイス。
  9. 前記ナノワイヤコアが、第1のドーピング濃度を有する前記第1の導電型の下方の半導体部分、および前記下方部分上に位置する上方部分を備え、
    前記上方部分が、電気的絶縁材料、または前記下方部分の前記第1のドーピング濃度よりも低く、前記シェルのドーピング濃度よりも低い第2のドーピング濃度を有する半導体材料を含み、
    前記コアの前記下方部分が前記第1の導電型の半導体ソース領域と電気的に接触し、前記シェルが前記第2の導電型のドレイン領域と電気的に接触し、
    前記シェルが前記コアの前記上方部分に隣接して位置し、pn接合を形成するように前記コアの前記下方部分と少なくとも部分的にオーバーラップし、
    前記ゲート電極が前記pn接合と少なくとも部分的にオーバーラップする、
    請求項4に記載のデバイス。
  10. 前記シェルが前記ゲート絶縁層と前記コア間に量子井戸を形成するのに十分に薄い、請求項4に記載のデバイス。
  11. 前記コアおよび前記シェルの少なくとも1つが前記デバイス中の電荷キャリヤのエネルギーを増加させるのに十分に薄い、請求項10に記載のデバイス。
  12. 前記コアと前記TFETのソース領域およびドレイン領域の少なくとも1つとの間に位置するバリア領域をさらに備える、請求項4に記載のデバイス。
  13. 前記バリア領域の材料が前記半導体コアの材料よりも高いバンドギャップを有する、請求項12に記載のデバイス。
  14. 前記バリア領域の材料が前記半導体コアの材料および前記半導体シェルの材料の両方よりも高いバンドギャップを有し、
    前記バリア領域が漏れ電流を抑えるために伝導帯端および価電子帯エッジの両方で十分に高いバンドオフセットを有するプラグ形の領域を備え、
    前記バリア領域が、電気的絶縁材料、あるいは1016cm-3以下のドーピング濃度を有する軽くドープされた、真性の、または半絶縁性半導体材料を備える、
    請求項13に記載のデバイス。
  15. 太陽電池を備える、請求項1に記載のデバイス。
  16. 前記太陽電池が前記径方向ナノワイヤエサキダイオードに加えて平面状太陽電池を含むマルチ接合太陽電池を備える、請求項15に記載のデバイス。
  17. 前記ダイオードが前記平面状太陽電池の上面に直立する、請求項16に記載のデバイス。
  18. 前記平面状太陽電池がシリコンpn接合を備え、前記エサキダイオードがIII−V半導体pn接合を備える、請求項17に記載のデバイス。
  19. 径方向半導体ナノワイヤを備えるゲート制御されたエサキダイオードを動作させる方法であって、前記径方向半導体ナノワイヤの反対にドープされたコアとシェル間のトンネル電流が、ゲート電極によって前記径方向半導体ナノワイヤに提供される電界と実質的に平行に流れる、方法。
  20. 前記コアが第1の導電型の半導体コアを備え、前記シェルが前記第1の導電型と異なる第2の導電型の半導体シェルを備える、請求項19に記載の方法。
  21. 前記シェルのまわりに位置するゲート絶縁層、および前記ゲート絶縁層に隣接して位置する前記ゲート電極をさらに備える、請求項20に記載の方法。
  22. 前記コアと前記シェル間の前記トンネル電流が前記ナノワイヤを支持する基板の主表面と実質的に平行に流れる、請求項21に記載の方法。
  23. 前記コアと前記シェル間の前記トンネル電流が前記ナノワイヤおよび前記ゲート絶縁層に面する前記ゲート電極の表面と実質的に垂直に流れる、請求項21に記載の方法。
  24. 前記コアと前記シェル間の前記トンネル電流が前記ナノワイヤを支持する前記基板の主表面と実質的に平行に流れ、前記コアと前記シェル間の前記トンネル電流が前記ナノワイヤおよび前記ゲート絶縁層に面する前記ゲート電極の表面と実質的に垂直に流れる、請求項21に記載の方法。
  25. 前記ゲート制御されたエサキダイオードがTFETを備える、請求項21に記載の方法。
  26. 前記ナノワイヤコアが、第1のドーピング濃度を有する前記第1の導電型の下方の半導体部分および前記下方部分上に位置する上方部分を備え、
    前記上方部分が、電気的絶縁材料、または下方部分の前記第1のドーピング濃度よりも低く、前記シェルのドーピング濃度よりも低い第2のドーピング濃度を有する半導体材料を含み、
    前記コアの前記下方部分が、前記第1の導電型の半導体ソース領域と電気的に接触し、前記シェルが前記第2の導電型のドレイン領域と電気的に接触し、
    前記シェルが前記コアの前記上方部分に隣接して位置し、pn接合を形成するように前記コアの前記下方部分と少なくとも部分的にオーバーラップし
    前記ゲート電極が前記pn接合と少なくとも部分的にオーバーラップする、
    請求項25に記載の方法。
  27. 前記コアの前記上方部分が、印加されたソースドレイン間電界と平行なトンネルキャリヤの大きな横方向の生成を阻止し、
    前記ゲート電極が、ソースドレイン間およびゲート電界を含む前記pn接合を横切る全電界が、前記pn接合と本質的に垂直となるように、前記pn接合に垂直な電界を提供し、
    フェルミ準位が前記pn接合の両面で実質的に一定であり、
    前記pn接合を横切るフェルミ準位の実質的に階段状に誘起される変化が、60mV/dec未満のサブスレッショルドスイングを提供するサブサーマルなトンネルキャリヤの生成を提供する、
    請求項26に記載の方法。
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