JP2018037521A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】接合面積をナノワイヤ径より大幅に縮小することができ、接合容量を抑制することにより、感度及びエネルギー変換効率の大幅な向上を実現する半導体装置を得る。【解決手段】ナノワイヤ状の第１半導体層１１、第１半導体層１１に接続された、電子障壁となる第２半導体層１２、第１半導体層及び第２半導体層の周囲を覆う第３半導体層１３、第２半導体層１２に接続された、ナノワイヤ状の第４半導体層１４を備えており、第３半導体層１３と第４半導体層１４とは、第２半導体層１２を介してトンネル接合している。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関するものである。

検波器やエネルギー変換素子として、ショットキーダイオードが用いられている。より検波感度やエネルギー変換効率が高いダイオードとして、バンド間トンネル現象を利用したバックワードダイオードがある。バックワードダイオードを高感度化するには、接合部の容量（接合容量）を抑制することが効果的である。そのためには、接合部の面積（接合面積）を縮小すると良い。通常では、メサエッチングを行って接合面積を縮小させるが、微小サイズになるとメサ側壁の形状制御が難しいという問題があった。特に、メササイズが１μｍ以下になると形状の再現性が乏しくなる。垂直性を保つためにドライエッチングで加工を行うと、側壁にダメージが入り、キャリアの減少によってデバイス動作が不安定になるという問題があった。

より小さいサイズの接合部を作製する手段として、ナノワイヤを用いたバックワードダイオード（ナノワイヤダイオード）が開発されている（例えば、特許文献１参照）。ナノワイヤを用いることにより、接合部のサイズを１００ｎｍ以下とすることが容易となる。

特表２０１３−５０８９６６号公報 特表２０１５−５２９００６号公報

ナノワイヤダイオードでは、接合面積を小さくすることができるが、更に小さな接合面積を実現させれば、感度やエネルギー変換効率の向上に寄与することが可能となる。通常のナノワイヤダイオードでは、トンネルバリアを用いる構造が考えられる。しかしながらこの場合、ナノワイヤを形成する際に、ナノワイヤの成長速度が早いため、トンネルバリアの厚みを精度良く制御することが極めて困難である。

本発明は、上記の課題に鑑みてなされたものであり、接合面積をナノワイヤ径より大幅に縮小することができ、接合容量を抑制することにより、感度及びエネルギー変換効率の大幅な向上を実現する半導体装置及びその製造方法を提供することを目的とする。

一つの態様では、半導体装置であって、ナノワイヤ状の第１半導体層と、前記第１半導体層に接続された、電子障壁となる第２半導体層と、前記第１半導体層及び前記第２半導体層の周囲を覆う第３半導体層と、前記第２半導体層に接続された、ナノワイヤ状の第４半導体層とを備えており、前記第３半導体層と前記第４半導体層とは、前記第２半導体層を介してトンネル接合している。

一つの態様では、半導体装置の製造方法であって、ナノワイヤ状の第１半導体層と、前記第１半導体層に接続された、電子障壁となる第２半導体層と、前記第１半導体層及び前記第２半導体層の周囲を覆う第３半導体層と、前記第２半導体層に接続された、ナノワイヤ状の第４半導体層とを形成し、前記第３半導体層と前記第４半導体層とを、前記第２半導体層を介してトンネル接合する。

一つの側面として、接合面積をナノワイヤ径より大幅に縮小することができ、接合容量を抑制することにより、感度及びエネルギー変換効率の大幅な向上を得ることを可能とする半導体装置及びその製造方法が実現する。

第１の実施形態によるナノワイヤダイオードの主要構成を示す概略断面図である。 図１のナノワイヤダイオードにおける電流経路を示す概略断面図である。 第１の実施形態によるナノワイヤダイオード他の例について、電流経路を示す概略断面図である。 第１の実施形態によるナノワイヤダイオードの製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態によるナノワイヤダイオードの製造方法を工程順に示す概略断面図である。 図５に引き続き、第１の実施形態によるナノワイヤダイオードの製造方法を工程順に示す概略断面図である。 第２の実施形態によるナノワイヤダイオードの製造方法を工程順に示す概略断面図である。 図７に引き続き、第２の実施形態によるナノワイヤダイオードの製造方法を工程順に示す概略断面図である。 図８に引き続き、第２の実施形態によるナノワイヤダイオードの製造方法を工程順に示す概略断面図である。 第３の実施形態によるナノワイヤダイオードの製造方法の主要工程を示す概略断面図である。 第４の実施形態による駆動装置の概略構成を示す模式図である。

（第１の実施形態）
本実施形態では、半導体装置としてナノワイヤダイオードを例示し、その構成及び製造方法について図面を参照して詳細に説明する。
なお、図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。

［ナノワイヤダイオードの構成］
図１は、本実施形態によるナノワイヤダイオードの主要構成を示す概略断面図である。図２は、図３は、本実施形態によるナノワイヤダイオード他の例について、電流経路を示す概略断面図である。

本実施形態によるナノワイヤダイオードは、第１半導体層１１、第２半導体層１２、第３半導体層１３、及び第４半導体層１４を備え、これらがナノワイヤ状とされて構成されている。

図１のように、第１半導体層１１は、例えば第１導電型であるｎ型のＩｎＡｓ（ｎ−ＩｎＡｓ）からなるナノワイヤである。第２半導体層１２は、第１半導体層１１に接続されており、第１半導体層１１と第４半導体層１４との間で障壁層（バリア層）となるものであり、例えばｉ型のＩｎＡｓ（ｉ−ＩｎＡｓ）からなる。第２半導体層１２は、第１半導体層１１と第４半導体層１４との間で電子がトンネルしない厚み（例えば２０ｎｍ程度）に形成されることが望ましい。第３半導体層１３は、第１半導体層１１及び第２半導体層１２の周囲（側面）を覆うものであり、例えばｎ型のＩｎＡｓ（ｎ−ＩｎＡｓ）からなる。第４半導体層１４は、第２半導体層１２に接続されており、例えば第２導電型であるｐ型（ここでは高濃度のｐ型）のＧａＳｂ（ｐ⁺−ＧａＳｂ）からなるナノワイヤである。上記の半導体層からなるナノワイヤは、ＳｉＮ，ＳｉＯ₂，Ａｌ₂Ｏ₃等の薄い絶縁膜で被覆されていても良い。

第３半導体層１３及び第４半導体層１４の材料としては、以下の組み合わせが考えられる。第３半導体層１３がｎ−ＩｎＡｓ、ｎ−ＩｎＧａＡｓ、及びｎ−ＩｎＰから選ばれた１種であり、第４半導体層１４がｐ⁺−ＧａＳｂ、ｐ⁺−ＧａＡｓＳｂ、ｐ⁺−ＩｎＧａＳｂ、及びｐ⁺−ＩｎＧａＡｓＳｂから選ばれた１種である。また、第３半導体層１３がｎ−ＧａＡｓであり、第４半導体層１４がｐ⁺−ＧａＳｂ又はｐ⁺−ＧａＡｓＳｂである。また、第３半導体層１３がｎ−ＩｎＧａＮであり、第４半導体層１４がｐ⁺−ＧａＮ又はｐ⁺−ＡｌＧａＮである。

このナノワイヤダイオードでは、第３半導体層１３と第４半導体層１４とが、第２半導体層１２を介してトンネル接合している。第３半導体層１３は、第２半導体層１２（及び第１半導体層１１）の側面に接触して形成されており、第４半導体層１４とは非接触とされている。そのため、第３半導体層１３と第４半導体層１４との接合部は、極めて幅狭の環状となり、接合面積は極めて小さくなる。第２半導体層１２を、第１半導体層１１と第４半導体層１４との間で電子がトンネルしない厚みに形成することにより、当該接合部は略線の環状となり、接合面積は更に小さくなる。この構成により、図２の矢印で示すように、第４半導体層１４からの電子は、接合面積が極めて小さい環状の接合部を通って第３半導体層１３に至り、その後は第３半導体層１３及び第１半導体層１１を通過してゆく。

このナノワイヤダイオードにおいて、図３に示すように、第１半導体層１１はｉ型の半導体、例えばｉ−ＩｎＧａＡｓを材料としても良い。この構成により、図３の矢印で示すように、第４半導体層１４からの電子は、接合面積が極めて小さい環状の接合部を通って第３半導体層１３に至り、その後は第１半導体層１１を通ることなく第３半導体層１３を通過してゆく。

本実施形態によれば、ナノワイヤ径よりも接合面積が小さく、接合容量が抑制されたナノワイヤダイオードが実現する。この構成により、マイクロ波やミリ波等の検波感度及びエネルギー変換効率の大幅な向上を得ることが可能となる。テラヘルツでの通信を行う通信装置やイメージング等のセンサにも適用可能である。

［ナノワイヤダイオードの製造方法］
図４〜図６は、本実施形態によるナノワイヤダイオードの製造方法を工程順に示す概略断面図である。なお、図１と同様の構成部材については同符号を付す。

先ず、図４（ａ）に示すように、ｎ⁺−ＧａＡｓ層２２及び絶縁膜２３を形成する。
詳細には、例えば半絶縁性のＧａＡｓで表面の結晶方位が（１１１）Ｂの基板２１上に、例えばエピタキシャル成長法によりｎ⁺−ＧａＡｓ層２２を成長する。ｎ⁺−ＧａＡｓ層２２は、ｎ型不純物のドーズ量が５×１０¹⁸ｃｍ^-2程度で２００ｎｍ程度の厚みに形成される。基板としては、ＧａＡｓの代わりに、Ｓｉ、ＩｎＰ、ＧａＡｓの基板を用いても良い。基板は、高周波動作を考慮すると半絶縁性の方が望ましいが、半絶縁性でなくとも良い。

次に、ｎ⁺−ＧａＡｓ層２２上に絶縁膜、例えばＣＶＤ法によりシリコン酸化膜を５０ｎｍ程度の厚みに堆積し、例えば電子ビーム（ＥＢ）リソグラフィーによりシリコン酸化膜を加工する。以上により、ｎ⁺−ＧａＡｓ層２２上に、ｎ⁺−ＧａＡｓ層２２の表面を１００ｎｍ以下の微細サイズで露出する開口２３ａを有する絶縁膜２３が形成される。ナノワイヤ成長のために、開口２３ａから露出するｎ⁺−ＧａＡｓ層２２上に、触媒として例えばＡｕを蒸着及びリフトオフにより形成しても良い。

続いて、図４（ｂ）に示すように、第１半導体層１１及び第２半導体層１２を形成する。
詳細には、絶縁膜２３の開口２３ａ内に、例えばエピタキシャル成長法によりｎ−ＩｎＡｓナノワイヤを０．５μｍ程度〜１．０μｍ程度、例えば０．５μｍ程度成長する。引き続き、不純物をドーピングしていないｉ−ＧａＡｓを例えば２０ｎｍ程度成長する。以上により、第１半導体層１１及び第２半導体層１２が形成される。

続いて、図４（ｃ）に示すように、第３半導体層１３を形成する。
詳細には、第１半導体層１１及び第２半導体層１２の側面を筒状に取り囲むように、例えばエピタキシャル成長法により横方向に成長する所定条件でｎ−ＩｎＡｓを成長する。以上により、第３半導体層１３が形成される。

続いて、図５（ａ）に示すように、第４半導体層１４を形成する。
詳細には、第２半導体層１２の上面に、例えばエピタキシャル成長法によりｐ⁺−ＧａＳｂナノワイヤを０．５μｍ程度〜１．０μｍ程度、例えば０．５μｍ程度成長する。以上により、第４半導体層１４が形成される。この構造において、第３半導体層１３と第４半導体層１４とでは、バックワードダイオード動作するようにバンド間トンネルが生じることになる。ここで、バンド間トンネル電流が流れるのは、第３半導体層１３の上面の周縁における接合面積が極めて小さい環状の接合部のみである。

続いて、図５（ｂ）に示すように、カソード電極２４を形成する。
詳細には、絶縁膜２３をリソグラフィー及びエッチングにより加工し、絶縁膜２３にｎ⁺−ＧａＡｓ層２２の表面の一部を露出する開口２３ｂを形成する。
次に、開口２３ｂから露出するｎ⁺−ＧａＡｓ層２２上に、蒸着及びリフトオフにより、例えばＡｕＧｅ／Ａｕを３０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。以上により、カソード電極２４が形成される。カソード電極２４は、ｎ⁺−ＧａＡｓ層２２を介して第１半導体層１１及び第３半導体層１３と電気的に接続される。

続いて、図６（ａ）に示すように、保護絶縁膜２５を形成する。
詳細には、絶縁膜２３上に、第４半導体層１４を埋め込む厚みに絶縁材料、例えばＢＣＢ（Benzocyclobutene）を形成する。第４半導体層１４の先端が露出するまでＢＣＢの表面をエッチバックにより平坦化する。以上により、保護絶縁膜２５が形成される。

続いて、図６（ｂ）に示すように、アノード電極２６を形成する。
詳細には、第４半導体層１４の先端上を含む保護絶縁膜２５上に、蒸着及びリフトオフにより、例えばＰｔ／Ａｕを１０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。以上により、アノード電極２６が形成される。アノード電極２６は、第４半導体層１４と電気的に接続される。
以上により、本実施形態によるナノワイヤダイオードが形成される。

以上説明したように、本実施形態によれば、接合面積を製造プロセスの限界以下まで縮小することができ、接合容量が抑制される。この構成により、マイクロ波やミリ波等の検波感度及びエネルギー変換効率の大幅な向上を得ることが可能なナノワイヤダイオードが実現する。

（第２の実施形態）
本実施形態では、第１の実施形態と同様にナノワイヤダイオード及びその製造方法を例示するが、ナノワイヤダイオードの構成が異なる点で第１の実施形態と相違する。本実施形態では、ナノワイヤダイオードの構成をその製造方法と共に説明する。図７〜図９は、本実施形態によるナノワイヤダイオードの製造方法を工程順に示す概略断面図である。なお、第１の実施形態の図４〜図６と同様の構成部材については同符号を付す。

先ず、図７（ａ）に示すように、ｐ⁺−ＧａＳｂ層２７及び絶縁膜２３を形成する。
詳細には、例えば半絶縁性のＧａＡｓ(１１１)Ｂ基板２１上に、例えばエピタキシャル成長法によりｐ⁺−ＧａＳｂ層２７を成長する。ｐ⁺−ＧａＳｂ層２７は、ｐ型不純物のドーズ量が１×１０¹⁹ｃｍ^-2程度で２００ｎｍ程度の厚みに形成される。

次に、ｐ⁺−ＧａＳｂ層２７上に絶縁膜、例えばＣＶＤ法によりシリコン酸化膜を５０ｎｍ程度の厚みに堆積し、例えば電子ビーム（ＥＢ）リソグラフィーによりシリコン酸化膜を加工する。以上により、ｐ⁺−ＧａＳｂ層２７上に、ｐ⁺−ＧａＳｂ層２７の表面を１００ｎｍ以下の微細サイズで露出する開口２３ａを有する絶縁膜２３が形成される。ナノワイヤ成長のために、開口２３ａから露出するｐ⁺−ＧａＳｂ層２７上に、触媒として例えばＡｕを蒸着及びリフトオフにより形成しても良い。

続いて、図７（ｂ）に示すように、第４半導体層１４及び第２半導体層１２を形成する。
詳細には、絶縁膜２３の開口２３ａ内に、例えばエピタキシャル成長法によりｐ⁺−ＧａＳｂナノワイヤを０．５μｍ程度〜１．０μｍ程度、例えば０．５μｍ程度成長する。引き続き、不純物をドーピングしていないｉ−ＧａＡｓを例えば２０ｎｍ程度成長する。以上により、第４半導体層１４及び第２半導体層１２が形成される。

続いて、図７（ｃ）に示すように、第１半導体層１１を形成する。
詳細には、第４半導体層１４の上面に、例えばエピタキシャル成長法によりｎ−ＩｎＡｓナノワイヤを０．５μｍ程度〜１．０μｍ程度、例えば０．５μｍ程度成長する。以上により、第１半導体層１１が形成される。

続いて、図８（ａ）に示すように、第３半導体層１３を形成する。
詳細には、第１半導体層１１及び第２半導体層１２の側面を筒状に取り囲むように、例えばエピタキシャル成長法により横方向に成長する所定条件でｎ−ＩｎＡｓを成長する。以上により、第３半導体層１３が形成される。この構造において、第３半導体層１３と第４半導体層１４とでは、バックワードダイオード動作するようにバンド間トンネルが生じることになる。ここで、バンド間トンネル電流が流れるのは、第３半導体層１３の上面の周縁における接合面積が極めて小さい環状の接合部のみである。

続いて、図８（ｂ）に示すように、アノード電極２８を形成する。
詳細には、絶縁膜２３をリソグラフィー及びエッチングにより加工し、絶縁膜２３にｐ⁺−ＧａＳｂ層２７の表面の一部を露出する開口２３ｂを形成する。
次に、開口２３ｂから露出するｐ⁺−ＧａＳｂ層２７上に、蒸着及びリフトオフにより、例えばＰｔ／Ａｕを１０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。以上により、アノード電極２８が形成される。アノード電極２８は、ｐ⁺−ＧａＳｂ層２７を介して第４半導体層１４と電気的に接続される。

続いて、図９（ａ）に示すように、保護絶縁膜２５を形成する。
詳細には、絶縁膜２３上に、第１半導体層１１及び第３半導体層１３を埋め込む厚みに絶縁材料、例えばＢＣＢを形成する。第１半導体層１１及び第３半導体層１３の先端が露出するまでＢＣＢの表面をエッチバックにより平坦化する。以上により、保護絶縁膜２５が形成される。

続いて、図９（ｂ）に示すように、カソード電極２９を形成する。
詳細には、第１半導体層１１及び第３半導体層１３の先端上を含む保護絶縁膜２５上に、蒸着及びリフトオフにより、例えばＡｕＧｅ／Ａｕを３０ｎｍ程度／３００ｎｍ程度の厚みに堆積する。以上により、カソード電極２９が形成される。カソード電極２９は、第１半導体層１１及び第３半導体層１３と電気的に接続される。
以上により、本実施形態によるナノワイヤダイオードが形成される。

以上説明したように、本実施形態によれば、接合面積を製造プロセスの限界以下まで縮小することができ、接合容量が抑制される。この構成により、マイクロ波やミリ波等の検波感度及びエネルギー変換効率の大幅な向上を得ることが可能なナノワイヤダイオードが実現する。

（第３の実施形態）
本実施形態では、第１の実施形態と同様にナノワイヤダイオード及びその製造方法を例示するが、ナノワイヤダイオードの構成が異なる点で第１の実施形態と相違する。本実施形態では、ナノワイヤダイオードの構成をその製造方法と共に説明する。図１０は、本実施形態によるナノワイヤダイオードの製造方法の主要工程を示す概略断面図である。なお、第１の実施形態の図４〜図６と同様の構成部材については同符号を付す。

先ず、第１の実施形態と同様に、図４（ａ）の工程を行う。
続いて、図１０（ａ）に示すように、第１半導体層１１、第５半導体層３１、及び第２半導体層１２を形成する。
詳細には、絶縁膜２３の開口２３ａ内に、例えばエピタキシャル成長法によりｎ−ＩｎＡｓナノワイヤを０．５μｍ程度〜１．０μｍ程度、例えば０．５μｍ程度成長する。引き続き、不純物をドーピングしていないｉ−ＧａＡｓを例えば２０ｎｍ程度成長する。引き続き、ｎ−ＩｎＡｓを例えば５０ｎｍ程度成長する。引き続き、不純物をドーピングしていないｉ−ＧａＡｓを例えば２０ｎｍ程度成長する。以上により、第１半導体層１１、第５半導体層３１、及び第２半導体層１２が形成される。

第５半導体層３１は、第２半導体層１２と縦方向に並ぶように形成されており、第２半導体層１２と共に第１半導体層１１と第４半導体層１４との間で障壁層として機能する。上記したｎ−ＩｎＡｓ及びｉ−ＧａＡｓの成長工程を３回以上繰り返し行い、第５半導体層３１を複数形成するようにしても良い。

しかる後、第１の実施形態と同様に、図４（ｃ）〜図６（ｂ）の諸工程を行う。以上により、図１０（ｂ）に示すように、本実施形態によるナノワイヤダイオードが形成される。

以上説明したように、本実施形態によれば、接合面積を製造プロセスの限界以下まで縮小することができ、接合容量が抑制される。この構成により、マイクロ波やミリ波等の検波感度及びエネルギー変換効率の大幅な向上を得ることが可能なナノワイヤダイオードが実現する。
また、第２半導体層１２と並んで第５半導体層３１を１層以上形成することにより、バリア効果が増大し、電子（又はバンド間トンネル電流）が第３半導体層１３により流れ易くなる。

（第４の実施形態）
本実施形態では、第１又は第２の実施形態によるナノワイヤダイオードを備えた、いわゆるＩｏＴ（Internet of Things）センサの駆動装置を例示する。図１１は、本実施形態による駆動装置の概略構成を示す模式図である。

この駆動装置は、受信アンテナ４１、受信アンテナ４１と接続されたダイオード４２、ダイオード４２と接続された平滑キャパシタ４３、ダイオード４２と接続された電圧一定化回路４４、及び出力端子４５を備えて構成されている。

受信アンテナ４１は、エネルギーとして例えばマイクロ波を受信するアンテナである。ダイオード４２は、第１又は第２の実施形態によるナノワイヤダイオードであり、矢印Ａで示すように、受信アンテナ４１から入射したマイクロ波を全波整流する。平滑キャパシタ４３により、安定したＤＣ（直流）出力が得られる。電圧一定化回路４４は、ＤＣ出力を一定値にする。出力端子４５は、ＩｏＴセンサの電源に接続されており、矢印Ｂで示すように、一定値とされたＤＣ出力が当該電源に供給される。

本実施形態による駆動装置によれば、ナノワイヤ径よりも接合面積が小さく、接合容量が抑制されたダイオード４２を備えることで、エネルギー変換効率の大幅な向上が得られ、マイクロ波等の微小電力の高効率なハーベスティングに寄与する。これにより、低電力で動作可能なＩｏＴセンサを、電池等を用いることなく高効率に駆動することができる。

以下、半導体装置及びその製造方法、並びに駆動装置の諸態様について、付記としてまとめて記載する。

（付記１）ナノワイヤ状の第１半導体層と、
前記第１半導体層に接続された、電子障壁となる第２半導体層と、
前記第１半導体層及び前記第２半導体層の周囲を覆う第３半導体層と、
前記第２半導体層に接続された、ナノワイヤ状の第４半導体層と、
を備えており、
前記第３半導体層と前記第４半導体層とは、前記第２半導体層を介してトンネル接合していることを特徴とする半導体装置。

（付記２）前記第２半導体層は、前記第１半導体層と前記第４半導体層との間で電子がトンネルしない厚みに形成されていることを特徴とする付記１に記載の半導体装置。

（付記３）前記第１半導体層は第１導電型であり、前記第３半導体層及び前記第４半導体層は第２導電型であることを特徴とする付記１又は２に記載の半導体装置。

（付記４）前記第１半導体層は第１導電型であり、前記第３半導体層は第２導電型であり、前記第４半導体層はｉ型であることを特徴とする付記１又は２に記載の半導体装置。

（付記５）基板の上方に、前記第１半導体層の先端を下面として立設されていることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。

（付記６）基板の上方に、前記第４半導体層の先端を下面として立設されていることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。

（付記７）前記第４半導体層と接続された前記第２半導体層と縦方向に並ぶように、電子障壁となる少なくとも１つの第５半導体層を備えたことを特徴とする付記１〜６のいずれか１項に記載の半導体装置。

（付記８）ナノワイヤ状の第１半導体層と、
前記第１半導体層に接続された、電子障壁となる第２半導体層と、
前記第１半導体層及び前記第２半導体層の周囲を覆う第３半導体層と、
前記第２半導体層に接続された、ナノワイヤ状の第４半導体層と、
を形成し、
前記第３半導体層と前記第４半導体層とを、前記第２半導体層を介してトンネル接合することを特徴とする半導体装置の製造方法。

（付記９）前記第２半導体層を、前記第１半導体層と前記第４半導体層との間で電子がトンネルしない厚みに形成することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０）前記第１半導体層を第１導電型に、前記第３半導体層及び前記第４半導体層を第２導電型に形成することを特徴とする付記８又は９に記載の半導体装置の製造方法。

（付記１１）前記第１半導体層を第１導電型に、前記第３半導体層を第２導電型に、前記第４半導体層をｉ型に形成することを特徴とする付記８又は９に記載の半導体装置の製造方法。

（付記１２）基板の上方に、前記第１半導体層を成長し、
前記第１半導体層に続いて、前記第１半導体層上に前記第２半導体層を形成し、
前記第２半導体層に続いて、前記第３半導体層を形成し、
前記第３半導体層に続いて、前記第４半導体層を形成することを特徴とする付記８〜１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）基板の上方に、前記第４半導体層を成長し、
前記第４半導体層に続いて、前記第４半導体層上に前記第２半導体層を形成し、
前記第２半導体層に続いて、前記第１半導体層を形成し、
前記第１半導体層に続いて、前記第３半導体層を形成することを特徴とする付記８〜１１のいずれか１項に記載の半導体装置の製造方法。

（付記１４）前記第４半導体層と接続された前記第２半導体層と縦方向に並ぶように、電子障壁となる少なくとも１つの第５半導体層を形成することを特徴とする付記８〜１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）受信アンテナと、
前記受信アンテナと接続されたダイオードと、
前記ダイオードと接続された平滑キャパシタと、
前記ダイオードと接続された電圧一定化回路と、
を含み、
前記ダイオードは、
ナノワイヤ状の第１半導体層と、
前記第１半導体層に接続された、電子障壁となる第２半導体層と、
前記第１半導体層及び前記第２半導体層の周囲を覆う第３半導体層と、
前記第２半導体層に接続された、ナノワイヤ状の第４半導体層と、
を備えており、
前記第３半導体層と前記第４半導体層とは、前記第２半導体層を介してトンネル接合していることを特徴とする駆動装置。

１１ 第１半導体層
１２ 第２半導体層
１３ 第３半導体層
１４ 第４半導体層
２１ 基板
２２ ｎ⁺−ＧａＡｓ層
２３ 絶縁膜
２３ａ，２３ｂ 開口
２４，２９ カソード電極
２５ 保護絶縁膜
２６，２８ アノード電極
２７ ｐ⁺−ＧａＳｂ層
３１ 第５半導体層
４１ 受信アンテナ
４２ ダイオード
４３ 平滑キャパシタ
４４ 電圧一定化回路
４５ 出力端子

Claims (14)

1. ナノワイヤ状の第１半導体層と、
   前記第１半導体層に接続された、電子障壁となる第２半導体層と、
   前記第１半導体層及び前記第２半導体層の周囲を覆う第３半導体層と、
   前記第２半導体層に接続された、ナノワイヤ状の第４半導体層と、
   を備えており、
   前記第３半導体層と前記第４半導体層とは、前記第２半導体層を介してトンネル接合していることを特徴とする半導体装置。
2. 前記第２半導体層は、前記第１半導体層と前記第４半導体層との間で電子がトンネルしない厚みに形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１半導体層は第１導電型であり、前記第３半導体層及び前記第４半導体層は第２導電型であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１半導体層は第１導電型であり、前記第３半導体層は第２導電型であり、前記第４半導体層はｉ型であることを特徴とする請求項１又は２に記載の半導体装置。
5. 基板の上方に、前記第１半導体層の先端を下面として立設されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 基板の上方に、前記第４半導体層の先端を下面として立設されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
7. 前記第４半導体層と接続された前記第２半導体層と縦方向に並ぶように、電子障壁となる少なくとも１つの第５半導体層を備えたことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. ナノワイヤ状の第１半導体層と、
   前記第１半導体層に接続された、電子障壁となる第２半導体層と、
   前記第１半導体層及び前記第２半導体層の周囲を覆う第３半導体層と、
   前記第２半導体層に接続された、ナノワイヤ状の第４半導体層と、
   を形成し、
   前記第３半導体層と前記第４半導体層とを、前記第２半導体層を介してトンネル接合することを特徴とする半導体装置の製造方法。
9. 前記第２半導体層を、前記第１半導体層と前記第４半導体層との間で電子がトンネルしない厚みに形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１半導体層を第１導電型に、前記第３半導体層及び前記第４半導体層を第２導電型に形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
11. 前記第１半導体層を第１導電型に、前記第３半導体層を第２導電型に、前記第４半導体層をｉ型に形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
12. 基板の上方に、前記第１半導体層を成長し、
    前記第１半導体層に続いて、前記第１半導体層上に前記第２半導体層を形成し、
    前記第２半導体層に続いて、前記第３半導体層を形成し、
    前記第３半導体層に続いて、前記第４半導体層を形成することを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
13. 基板の上方に、前記第４半導体層を成長し、
    前記第４半導体層に続いて、前記第４半導体層上に前記第２半導体層を形成し、
    前記第２半導体層に続いて、前記第１半導体層を形成し、
    前記第１半導体層に続いて、前記第３半導体層を形成することを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
14. 前記第４半導体層と接続された前記第２半導体層と縦方向に並ぶように、電子障壁となる少なくとも１つの第５半導体層を形成することを特徴とする請求項８〜１３のいずれか１項に記載の半導体装置の製造方法。

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