JPWO2015064094A1 - Ｉｉｉ−ｖ族化合物半導体ナノワイヤ、電界効果トランジスタおよびスイッチ素子 - Google Patents

Ｉｉｉ−ｖ族化合物半導体ナノワイヤ、電界効果トランジスタおよびスイッチ素子 Download PDF

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Abstract

本発明は、小さなサブ閾値（１００ｍＶ／桁以下）で動作可能なIII−Ｖ族化合物半導体ＭＯＳＦＥＴ（ＦＥＴ）に使用されうるIII−Ｖ族化合物半導体ナノワイヤに関する。III−Ｖ族化合物半導体ナノワイヤの側面は、微小な（１１１）面で構成される（−１１０）面である。たとえば、III−Ｖ族化合物半導体ナノワイヤは、その側面が（１１１）Ａ面である第１の層と、その側面が（１１１）Ｂ面である第２の層とを有する。前記第１の層および前記第２の層は、軸方向に沿って交互に積層されている。

Description

本発明は、III−Ｖ族化合物半導体ナノワイヤ、前記III−Ｖ族化合物半導体ナノワイヤを有する電界効果トランジスタ（以下「ＦＥＴ」という）、および前記ＦＥＴを有するスイッチ素子に関する。
半導体マイクロプロセッサおよび高集積回路は、金属−酸化膜−半導体電界効果トランジスタ（以下「ＭＯＳＦＥＴ」という）などの素子を半導体基板上に集積して製造される。一般的には、相補型ＭＯＳＦＥＴ（以下「ＣＭＯＳ」という）が集積回路の基本素子（スイッチ素子）となる。半導体基板の材料には、IV族半導体であるシリコンが主として使用される。ＣＭＯＳを構成するトランジスタを小型化することで、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。
シリコンの代わりにIII−Ｖ族化合物半導体を使用したＭＯＳＦＥＴ（以下「III−Ｖ族化合物半導体ＭＯＳＦＥＴ」という）も開発されている。III−Ｖ族化合物半導体ＭＯＳＦＥＴでは、III−Ｖ族化合物半導体と酸化膜との界面において化学結合状態に特有な欠陥が形成されてしまい、界面準位が高密度に導入されてしまう。このため、III−Ｖ族化合物半導体ＭＯＳＦＥＴの高性能化は困難であった。
ところが、近年、酸化物材料の原子層堆積（ＡＬＤ）技術の進展により、界面準位密度がある程度低いIII−Ｖ族化合物半導体ＭＯＳＦＥＴを作製できるようになってきた。界面準位密度を低減するための技術としては、例えば、硫化物水溶液による表面処理や、表面エッチング、中間層の導入、異なる種類の酸化物の使用などが提案されている（例えば、非特許文献１〜４参照）。
H. D. Trinh, et al., "The influences of surface treatment and gas annealing conditions on the inversion behaviors of the atomic-layer-deposition Al2O3/n-In0.53Ga0.47As metal-oxide-semiconductor capacitor", Appl. Phys. Lett., Vol. 97, pp. 042903-1-042903-3. E. O’Connor, et al., "A systematic study of (NH4)2S passivation (22%, 10%, 5%, or 1%) on the interface properties of the Al2O3/In0.53Ga0.47As/InP system for n-type and p-type In0.53Ga0.47As epitaxial layers", J. Appl. Phys., Vol. 109, pp. 024101-1-024101-10. Y. D. Wu, et al., "Engineering of threshold voltages in molecular beam epitaxy-grown Al2O3/Ga2O3(Gd2O3)/In0.2Ga0.8As", J. Vac. Sci. Technol. B, Vol. 28, pp. C3H10-C3H13. Roman Engel-Herbert, et al., "Metal-oxide-semiconductor capacitors with ZrO2 dielectrics grown on In0.53Ga0.47As by chemical beam deposition", Appl. Phys. Lett., Vol. 95, pp. 062908-1-062908-3.
しかしながら、上記非特許文献１〜４に係る技術では、界面準位密度を十分に低減させることができず、III−Ｖ族化合物半導体ＭＯＳＦＥＴのサブスレッショルド係数を１００ｍＶ／桁以下にすることは不可能であった。これに対し、近年のシリコンを使用したＭＯＳＦＥＴ（以下「Ｓｉ−ＭＯＳＦＥＴ」という）のサブスレッショルド係数は、７０ｍＶ／桁前後である。したがって、Ｓｉ−ＭＯＳＦＥＴと同品質の界面を有するIII−Ｖ族化合物半導体ＭＯＳＦＥＴを作製することができれば、そのIII−Ｖ族化合物半導体ＭＯＳＦＥＴのサブスレッショルド係数は、７０ｍＶ／桁前後になるはずである。
本発明の目的は、小さなサブ閾値（１００ｍＶ／桁以下）で動作可能なIII−Ｖ族化合物半導体ＭＯＳＦＥＴおよびそれに使用されうるIII−Ｖ族化合物半導体ナノワイヤを提供することである。
本発明者は、周期的な双晶構造を含むようにナノワイヤを形成することで、原子レベルで平坦であり、かつ化学的に安定な（１１１）Ａ面を含む側面を有するIII−Ｖ族化合物半導体ナノワイヤを形成できることを見出した。そして、本発明者は、このIII−Ｖ族化合物半導体ナノワイヤを用いることで、界面準位密度が小さく、小さなサブ閾値（１００ｍＶ／桁以下）で動作可能なＭＯＳＦＥＴを製造できることを見出し、本発明を完成させた。
すなわち、本発明は、以下のIII−Ｖ族化合物半導体ナノワイヤに関する。
［１］III−Ｖ族化合物半導体からなるナノワイヤであって、その側面が微小な（１１１）面で構成される（−１１０）面である、III−Ｖ族化合物半導体ナノワイヤ。
［２］その側面が（１１１）Ａ面である第１の層と、その側面が（１１１）Ｂ面である第２の層とが、軸方向に沿って交互に積層されている、［１］に記載のIII−Ｖ族化合物半導体ナノワイヤ。
［３］その側面における（１１１）Ａ面の割合は、５０％を超え、１００％未満である、［１］または［２］に記載のIII−Ｖ族化合物半導体ナノワイヤ。
［４］前記第１の層および前記第２の層は、それぞれ１〜５原子層からなり、かつそのうちの９０％以上が１〜３原子層からなる、［２］に記載のIII−Ｖ族化合物半導体ナノワイヤ。
［５］その側面のラフネスが１〜６原子層の範囲内である、［１］または［２］に記載のIII−Ｖ族化合物半導体ナノワイヤ。
［６］前記III−Ｖ族化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂである、［１］〜［５］のいずれか一項に記載のIII−Ｖ族化合物半導体ナノワイヤ。
また、本発明は、以下の電界効果トランジスタ（ＦＥＴ）およびスイッチ素子に関する。
［７］（１１１）面を有し、第１導電型にドープされたIV族半導体基板と、前記IV族半導体基板の（１１１）面上に配置されたIII−Ｖ族化合物半導体ナノワイヤであって、前記IV族半導体基板の（１１１）面に接続された第１の領域と、前記第１導電型または前記第１導電型と異なる第２導電型にドープされた第２の領域とを含むIII−Ｖ族化合物半導体ナノワイヤと、前記III−Ｖ族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜と、前記IV族半導体基板に接続されたソース電極およびドレイン電極から選択されるいずれか一方と、前記III−Ｖ族化合物半導体ナノワイヤの第２の領域に接続されたソース電極およびドレイン電極から選択されるいずれか他方と、前記ゲート誘電体膜上に配置され、前記IV族半導体基板の（１１１）面と前記III−Ｖ族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極と、を有し、前記III−Ｖ族化合物半導体ナノワイヤは、［１］〜［６］のいずれか一項に記載のIII−Ｖ族化合物半導体ナノワイヤである、電界効果トランジスタ。
［８］トンネル電界効果トランジスタである、［７］に記載の電界効果トランジスタ。
［９］［７］または［８］に記載の電界効果トランジスタを含むスイッチ素子。
本発明によれば、小さなサブ閾値（１００ｍＶ／桁以下）で動作可能なＦＥＴ（スイッチ素子）を容易に製造することができる。本発明に係るＦＥＴを用いることで、半導体マイクロプロセッサおよび高集積回路の電力消費量の増大を抑制しつつ、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。
図１Ａは、ＩｎＡｓナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡像（斜視像）である。図１Ｂは、ＩｎＧａＡｓナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡像（斜視像）である。 図２Ａおよび図２Ｂは、ＩｎＧａＡｓナノワイヤの断面の高分解透過電子顕微鏡像である。 ＩｎＡｓナノワイヤの側面近傍の結晶構造を示す模式図である。 図４Ａおよび図４Ｂは、ＩｎＡｓナノワイヤの側面近傍の結晶構造を示す模式図である。 図５Ａは、外径２８ｎｍのＩｎＡｓナノワイヤにおける双晶の導入頻度を示すグラフである。図５Ｂは、外径６０ｎｍのＩｎＡｓナノワイヤにおける双晶の導入頻度を示すグラフである。図５Ｃは、外径１７０ｎｍのＩｎＡｓナノワイヤにおける双晶の導入頻度を示すグラフである。 図６Ａおよび図６Ｂは、ＩｎＡｓナノワイヤの側面近傍の結晶構造を示す高分解透過電子顕微鏡像である。図６Ｃは、ＩｎＡｓナノワイヤの側面のラフネスを示すグラフである。 本発明の一実施の形態に係るＴＦＥＴの構成を示す断面図である。 図８Ａ〜Ｄは、本発明の一実施の形態に係るＴＦＥＴの製造工程を示す模式図である。 実施例で作製したＦＥＴの構成を示す断面図である。 図１０Ａおよび図１０Ｂは、実施例で作製したＦＥＴの電気特性を示すグラフである。 図１１Ａおよび図１１Ｂは、実施例で作製したＦＥＴの電気特性を示すグラフである。
１．電界効果トランジスタ
本発明に係る電界効果トランジスタ（ＦＥＴ）は、IV族半導体基板、III−Ｖ族化合物半導体ナノワイヤ、ゲート誘電体膜、ソース電極、ドレイン電極およびゲート電極を有する。１つのIV族半導体基板の上に複数のＦＥＴが形成されていてもよい。以下、本発明に係るＦＥＴの代表例としてトンネル電界効果トランジスタ（ＴＦＥＴ）について説明するが、基本的構成はその他のＦＥＴでも同じである。
本発明に係るＴＦＥＴでは、IV族半導体基板の（１１１）面とIII−Ｖ族化合物半導体ナノワイヤとが界面（以下、「接合界面」とも言う）を形成する。本発明に係るＴＦＥＴでは、この接合界面においてトンネル現象が生じる。なお、「接合界面」とは、III−Ｖ族化合物半導体ナノワイヤが（１１１）面に直接接続している部分を言う。
IV族半導体基板は、シリコン基板やゲルマニウム基板などの、IV族半導体からなる（１１１）面を有する基板である。IV族半導体基板は、例えばシリコン（１１１）基板またはシリコン（１００）基板である。IV族半導体基板がシリコン（１００）基板の場合は、（１００）面とは別に（１１１）面が形成されている。
IV族半導体基板は、（１１１）面を含む部分を有する。この部分は、ｎ型またはｐ型のいずれか一方の導電型である。この部分の導電型を「第１導電型」とも言う。したがって、IV族半導体基板の（１１１）面を含む一部分のみが第１導電型を呈していてもよいし、IV族半導体基板の全体が第１導電型を呈していてもよい。たとえば、IV族半導体基板は、その表面が（１１１）面であるｎ型またはｐ型のIV族半導体層を有するIV族半導体基板であってもよい。また、IV族半導体基板は、ｎ型またはｐ型にドープされていてもよい。IV族半導体基板にドープされるドーパントには、IV族半導体基板をｎ型またはｐ型にするドーパントが用いられる。たとえば、IV族半導体基板をｎ型にするドーパントの例には、Ｎ、Ｐ、Ａｓ、ＳｂおよびＢｉが含まれる。また、IV族半導体基板をｐ型にするドーパントの例には、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＴｌが含まれる。
また、IV族半導体基板の表面には、絶縁膜が形成されていてもよい。絶縁膜の例には、酸化シリコン膜、および、誘電率３.９以上の化合物からなる膜が含まれる。誘電率３.９以上の化合物の例には、窒化シリコンおよびＨｆＡｌＯが含まれる。
III−Ｖ族化合物半導体ナノワイヤは、III−Ｖ族化合物半導体からなる、直径２〜１００ｎｍ、長さ５０ｎｍ〜１０μｍの構造体である。III−Ｖ族化合物半導体ナノワイヤは、例えば、IV族半導体基板の（１１１）面上に、その長軸が（１１１）面に垂直になるように配置されている。以下の説明では、ナノワイヤの長軸（以下「軸」ともいう）に沿う面を「側面」という。III−Ｖ族化合物半導体は、２つの元素からなる半導体、３つの元素からなる半導体、４つの元素からなる半導体、それ以上の元素からなる半導体のいずれでもよい。
２つの元素からなるIII−Ｖ族化合物半導体の例には、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂおよびＡｌＳｂが含まれる。３つの元素からなるIII−Ｖ族化合物半導体の例には、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂおよびＡｌＩｎＳｂが含まれる。４つ以上の元素からなるIII−Ｖ族化合物半導体の例には、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂおよびＡｌＩｎＧａＰＳｂが含まれる。
図１は、III−Ｖ族化合物半導体ナノワイヤの例を示す走査電子顕微鏡像（斜視像）である。図１Ａは、複数のＩｎＡｓナノワイヤの走査電子顕微鏡像（斜視像）であり、図１Ｂは、複数のＩｎＧａＡｓナノワイヤの走査電子顕微鏡像（斜視像）である（実施例参照）。
本発明に係るＴＦＥＴに含まれる本発明に係るIII−Ｖ族化合物半導体ナノワイヤは、その側面が微小な（１１１）面で構成される（−１１０）面であることを特徴とする。より具体的には、本発明に係るIII−Ｖ族化合物半導体ナノワイヤでは、その側面が（１１１）Ａ面である第１の層と、その側面が（１１１）Ｂ面である第２の層とが、軸方向に沿って交互に積層されている。ここで「（１１１）Ａ面」とは、表面にIII族元素が配置されている（１１１）面をいう。また、「（１１１）Ｂ面」とは、表面にＶ族元素が配置されている（１１１）面をいう。第１の層および第２の層の厚みは、それぞれ１〜５原子層（ＭＬ）程度であり、そのうちの９０％以上が１〜３原子層からなる。このため、本発明に係るIII−Ｖ族化合物半導体ナノワイヤの側面のラフネスは、１〜６原子層（ＭＬ）程度である。なお、その側面における（１１１）Ａ面の割合は、５０％を超えていてもよい。たとえば、側面における（１１１）Ａ面の割合は、５０％を超え、１００％未満である。また、側面における（１１１）Ａ面の割合は、１００％であってもよい。
図２は、本発明に係るIII−Ｖ族化合物半導体ナノワイヤの断面の一例を示す高分解透過電子顕微鏡像である。図２Ａは、ＩｎＧａＡｓナノワイヤの断面を示す高分解透過電子顕微鏡像であり、図２Ｂは、図２Ａにおいて破線で示される領域の拡大像である。図３および図４は、ＩｎＡｓナノワイヤの側面近傍の結晶構造を示す模式図である。図２〜図４において、上下方向がナノワイヤの軸方向に対応し、左右方向がナノワイヤの径方向に対応する。また、図３および図４において、黒丸はＩｎを示し、白丸はＡｓを示し、右側の端部がナノワイヤの側面に対応する。
図３に示されるように、本発明に係るIII−Ｖ族化合物半導体ナノワイヤは、双晶を含む閃亜鉛鉱型（ＺＢ）結晶構造である。双晶境界（第１の層と第２の層との境界に相当）では、ウルツ鉱型（ＷＺ）結晶構造が観察される。
また、図４Ａに示されるように、本発明に係るIII−Ｖ族化合物半導体ナノワイヤの側面は、巨視的には（−１１０）面である。しかしながら、図４Ｂに示されるように、微視的に見ると、第１の層の側面は、（１１１）Ａ面であり、第２の層の側面は、（１１１）Ｂ面である。したがって、本発明に係るIII−Ｖ族化合物半導体ナノワイヤの側面では、微小な（１１１）Ａ面と微小な（１１１）Ｂ面とが交互に存在する。
（１１１）Ｂ面では、Ｖ族元素（例えばＡｓ）の三量体が形成されるため、ダングリングボンドが無い。一方、（１１１）Ａ面は、化学的に安定な面であるが、（１１１）Ａ面では、ダングリングボンドがむき出しになる。したがって、（１１１）Ａ面は、ゲート誘電体膜との界面形成に直接関与する面となる。
従来のIII−Ｖ族化合物半導体ＭＯＳＦＥＴにおいて、III−Ｖ族化合物半導体の（−１１０）面の上にゲート誘電体膜を形成する場合、Ａｓ−Ａｓダイマーの形成などにより、III−Ｖ族化合物半導体の他の面の上にゲート誘電体膜を形成する場合に比べて界面準位密度が高くなる傾向があった。これに対し、本発明に係るＴＦＥＴでは、巨視的に見れば（−１１０）面である面を、微小な（１１１）Ａ面および（１１１）Ｂ面で構成している。このように（１１１）Ａ面が界面形成に寄与できるようにすることで、III−Ｖ族化合物半導体の（−１１０）面の上にゲート誘電体膜を形成する場合であっても、界面準位密度の低減を実現している。
図５は、ＩｎＡｓナノワイヤにおける双晶の導入頻度（第１の層および第２の層の厚みに相当）を示すグラフである。図５Ａは、外径２８ｎｍのＩｎＡｓナノワイヤにおける双晶の導入頻度を示すグラフである。図５Ｂは、外径６０ｎｍのＩｎＡｓナノワイヤにおける双晶の導入頻度を示すグラフである。図５Ｃは、外径１７０ｎｍのＩｎＡｓナノワイヤにおける双晶の導入頻度を示すグラフである。これらのグラフでは、双晶の導入頻度をダブルカウントしないように、ウルツ鉱型（ＷＺ）結晶構造から閃亜鉛鉱型（ＺＢ）結晶構造に変わる境界と、閃亜鉛鉱型（ＺＢ）結晶構造からウルツ鉱型（ＷＺ）結晶構造に変わる境界とを区別して示している。
図５Ａ〜図５Ｃに示されるように、本発明に係るIII−Ｖ族化合物半導体ナノワイヤでは、ナノワイヤの外径に関係なく、双晶境界は実質的に１〜５原子層（ＭＬ）ごとに導入されており、そのうちの９０％以上が１〜３原子層ごとに導入されている。すなわち、本発明に係るIII−Ｖ族化合物半導体ナノワイヤでは、第１の層および第２の層は、１〜５原子層（ＭＬ）からなり、そのうちの９０％以上が１〜３原子層からなる。これは、III−Ｖ族化合物半導体ナノワイヤの側面のラフネスが、１〜６原子層（ＭＬ）の範囲内になることを意味する。
図６Ａおよび図６Ｂは、ＩｎＡｓナノワイヤの側面近傍の結晶構造を示す高分解透過電子顕微鏡像である。図６Ｃは、ＩｎＡｓナノワイヤの側面のラフネスを示すグラフである。図６Ｃにおいて、横軸の−１〜−６は、（１１１）Ａ面が露出している部位（第１の層）において原子層が何層積層しているかを示し、横軸の＋１〜＋６は、（１１１）Ｂ面が露出している部位（第２の層）において原子層が何層積層しているかを示す。縦軸は割合である。図６Ａおよび図６Ｂから、ＩｎＡｓナノワイヤの側面が微小な（１１１）Ａ面および（１１１）Ｂ面で構成されることがわかる。また、図６Ｃから、ＩｎＡｓナノワイヤの側面のラフネスが１〜６原子層の範囲内であり、ＩｎＡｓナノワイヤの側面は原子レベルで平坦であることがわかる。
III−Ｖ族化合物半導体ナノワイヤは、第１の領域と第２の領域を含む。第１の領域は、IV族半導体基板の（１１１）面に接合されている部分であり、（１１１）面上から起立している。第２の領域は、第１の領域に連続する部分である。たとえば、第１の領域は、III−Ｖ族化合物半導体ナノワイヤをその長軸方向に対して二分したときの基板側の部分であり、第２の領域は、基板側とは反対側の部分である。
第１の領域の導電型は、特に限定されない。たとえば、第１の領域の導電型は、IV族半導体基板と同じ第１導電型であってもよいし、第２の領域と同じ第２導電型（後述）であってもよい。前者の場合、第１の領域における第１導電型（ｎ型またはｐ型）ドーパントの濃度は、IV族半導体基板における第１導電型ドーパントの濃度未満である。後者の場合、第１の領域における第２導電型（ｐ型またはｎ型）ドーパントの濃度は、第２の領域における第２導電型ドーパントの濃度未満である。もちろん、第１の領域は、真性半導体であってもよい。第１の領域をｎ型にするためのドーパントの例には、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｏ、Ｓ、ＳｅおよびＰｏが含まれる。第１の領域をｐ型にするためのドーパントの例には、Ｚｎ、Ｃｄ、Ｈｇ、ＴｅおよびＣが含まれる。
第２の領域は、ｎ型およびｐ型のうち、第１導電型とは異なる導電型を呈する。第２の領域の導電型を「第２導電型」とも言う。たとえば、第２導電型ドーパントをドープすることによって、第２の領域を第２導電型にすることができる。第２導電型ドーパントの種類は、一種でも二種以上でもよい。第２の領域をｎ型にするためのドーパントの例には、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｏ、Ｓ、ＳｅおよびＰｏが含まれる。第２の領域をｐ型にするためのドーパントの例には、Ｚｎ、Ｃｄ、Ｈｇ、ＴｅおよびＣが含まれる。
なお、第２の領域の導電型をIV族半導体基板と同じ第１導電型とすることで、ＴＦＥＴではない一般的なＦＥＴを構成することができる（実施例参照）。すなわち、第２の領域の導電型をIV族半導体基板と同じ第１導電型とすることで、一般的なＦＥＴを構成することができ、第２の領域の導電型をIV族半導体基板とは異なる第２導電型とすることで、ＴＦＥＴを構成することができる。たとえば、第１導電型ドーパントをドープすることによって、第２の領域を第１導電型にすることができる。第１導電型ドーパントの種類は、一種でも二種以上でもよい。
本発明に係るIII−Ｖ族化合物半導体ナノワイヤは、後述するIII−Ｖ族化合物半導体ナノワイヤの製造方法で製造されうる。
本発明に係るＴＦＥＴの説明に戻る。ゲート誘電体膜は、III−Ｖ族化合物半導体ナノワイヤの側面に形成されている絶縁膜である。前述のとおり、本発明に係るIII−Ｖ族化合物半導体ナノワイヤは、原子レベルで平坦であり、かつ化学的に安定な（１１１）Ａ面を含む側面を有する。ゲート誘電体膜は、この（１１１）Ａ面に対して界面準位密度が小さい界面を形成する。ゲート誘電体膜の例には、酸化シリコン膜、および、誘電率３.９以上の化合物からなる膜が含まれる。誘電率３.９以上の化合物の例には、窒化シリコンおよびＨｆＡｌＯが含まれる。
ソース電極は、本発明に係るＴＦＥＴのソース領域に接続され、ドレイン電極は、本発明に係るＴＦＥＴのドレイン領域に接続される。ソース電極およびドレイン電極は、例えばＴｉ／Ａｕ合金膜やＴｉ／Ａｌ／Ｔｉ／Ａｕ合金膜、Ｇｅ／Ａｕ／Ｎｉ／Ａｕ合金膜などである。
ソース電極およびドレイン電極の位置は、本発明に係るＴＦＥＴの構造により変わる。たとえば、IV族半導体基板がソース領域として機能し、III−Ｖ族化合物半導体ナノワイヤの第２の領域がドレイン領域として機能する場合は、ソース電極は、IV族半導体基板に接続され、ドレイン電極は、III−Ｖ族化合物半導体ナノワイヤの第２の領域に接続される。一方、IV族半導体基板がドレイン領域として機能し、III−Ｖ族化合物半導体ナノワイヤの第２の領域がソース領域として機能する場合は、ソース電極は、III−Ｖ族化合物半導体ナノワイヤの第２の領域に接続され、ドレイン電極は、IV族半導体基板に接続される。
ゲート電極は、ゲート誘電体膜上に配置されており、IV族半導体基板とIII−Ｖ族化合物半導体ナノワイヤとの接合界面に電界を作用させることができる。
本発明に係るＦＥＴは、本発明の効果が得られる範囲において、前述した構成要素以外の他の構成要素をさらに含んでいてもよい。このような他の構成要素の例には、絶縁保護膜が含まれる。絶縁保護膜は、その厚さ方向がIII−Ｖ族化合物半導体ナノワイヤの長軸方向となるように、IV族半導体基板上に配置される。絶縁保護膜は、IV族半導体基板上の全体に配置されてもよいし、一部に配置されてもよい。絶縁保護膜の厚さは、III−Ｖ族化合物半導体ナノワイヤの第１の領域および第２の領域の少なくとも一部を覆う厚さであることが、III−Ｖ族化合物半導体ナノワイヤ、ゲート誘電体膜およびゲート電極を保護する観点から好ましい。絶縁保護膜は、電気的な絶縁性が十分に得られる観点、および、ナノワイヤが曲がらない程度の低い粘性を有した溶液から形成されうる観点から、ベンゾシクロブテン（ＢＣＢ）層であることが好ましい。
本発明に係るＦＥＴでは、IV族半導体基板とIII−Ｖ族化合物半導体ナノワイヤとの接合界面は、無転位かつ無欠陥であることが好ましいが、少数の転位または欠陥を含んでいてもよい。具体的には、接合界面におけるミスフィット転位の周期は、IV族半導体とIII−Ｖ族化合物半導体との格子不整合から計算されるミスフィット転位の周期よりも大きければよい。また、接合界面における貫通転位の密度は、０〜１０１０個／ｃｍ２の範囲内であればよい。後述する本発明に係るＦＥＴの製造方法で本発明のＦＥＴを製造することで、基本的に無転位かつ無欠陥の接合界面を有する本発明に係るＦＥＴを製造することができる。
本発明に係るＴＦＥＴでは、IV族半導体基板の（１１１）面とIII−Ｖ族化合物半導体ナノワイヤとの接合界面がトンネル層として機能する。実施の形態に示されるように、本発明のＴＦＥＴでは、ゲート電極に正または負のバイアスを印加することで、ソース領域（IV族半導体基板またはIII−Ｖ族化合物半導体ナノワイヤの第２の領域）内のキャリアがトンネル現象によりチャネル領域（III−Ｖ族化合物半導体ナノワイヤの第１の領域）内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型またはｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。III−Ｖ族化合物半導体ナノワイヤを構成するIII−Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III−Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。
本発明に係るＦＥＴは、III−Ｖ族化合物半導体ナノワイヤとゲート誘電体膜との界面における界面順位密度が低いため、小さなサブ閾値（１００ｍＶ／桁以下）で動作することができる（実施例参照）。本発明に係るＦＥＴをスイッチ素子として利用することで、半導体デバイスの消費電力を削減することができる。その結果、省エネルギーおよび環境負荷低減も実現することができる。
２．ＦＥＴの製造方法
以下、本発明に係るＦＥＴの製造方法の代表例としてＴＦＥＴの製造方法について説明するが、基本的工程はその他のＦＥＴでも同じである。本発明に係るＴＦＥＴの製造方法は、ナノワイヤ成長ステップと、ゲート電極形成ステップと、ソース電極およびドレイン電極形成ステップと、を含む。
「ナノワイヤ成長ステップ」は、IV族半導体基板における第１導電型を呈する（１１１）面上から、III−Ｖ族化合物半導体ナノワイヤを成長させるステップである。ナノワイヤ成長ステップのみを行えば、本発明に係るIII−Ｖ族化合物半導体ナノワイヤを製造することができる。「ゲート電極形成ステップ」は、IV族半導体基板およびIII−Ｖ族化合物半導体ナノワイヤの界面に作用する、ソース電極およびドレイン電極間のキャリアの流れを制御するための電界を発生させるためのゲート電極を形成するステップである。ゲート電極形成ステップでは、III−Ｖ族化合物半導体ナノワイヤとゲート電極との間にゲート誘電体膜も形成する。「ソース電極およびドレイン電極形成ステップ」は、IV族半導体基板に接続するようにソース電極およびドレイン電極のいずれか一方を形成するステップ、および、III−Ｖ族化合物半導体ナノワイヤに接続するようにソース電極およびドレイン電極のいずれか他方を形成するステップ、である。
ナノワイヤ成長ステップ以外のステップは、従来の技術に基づいて適宜行うことができる。
本発明に係るＴＦＥＴの製造方法では、「ナノワイヤ成長ステップ」に先立って、必要に応じて、IV族半導体基板の前処理ステップを行うことができる。このような前処理ステップの例には、開口部を有する絶縁膜を形成するステップが含まれる。
絶縁膜が形成される、（１１１）面を有するIV族半導体基板の例には、ｎ型シリコン（１１１）基板、ｐ型シリコン（１１１）基板、異方性エッチングにより（１１１）面が表面の一部にまたは全面に露出したシリコン（１００）基板、が含まれる。絶縁膜としての酸化シリコン膜は、例えば、シリコン基板を熱酸化することやスパッタ法などの一般的な薄膜形成法により形成することが可能である。絶縁膜の厚さは、特に限定されないが、例えば２０ｎｍ程度であればよい。
絶縁膜の開口部は、電子ビームリソグラフィーや、フォトリソグラフィー、ナノインプリントリソグラフィーなどの微細パターン加工技術を用いることで形成されうる。開口部の形状は、任意に決定することができ、開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の外径（直径）は、例えば２〜１００ｎｍ程度であればよい。開口部の外径が大きすぎると、接合界面に多数の転位または欠陥が形成されるおそれがある。１つのIV族半導体基板に複数の開口部を周期的に配列する場合、開口部の間隔は、例えば、１０ｎｍ〜数μｍ程度である。
また、上記の前処理ステップの例には、高温熱処理が含まれる。高温熱処理は、IV族半導体基板の（１１１）面に形成された自然酸化膜を除去するための処理である。自然酸化膜は、III−Ｖ族化合物半導体ナノワイヤの成長を阻害する。自然酸化膜は、開口部を設けられたIV半導体基板を高温熱処理することにより除去される。自然酸化膜の除去により、IV半導体基板の表面（開口部内の（１１１）面）が露出する。高温熱処理は、例えば、水素ガスや窒素ガス、アルゴンガスなどの不活性ガス雰囲気中で約９００℃の条件で行うことができる。
また、上記の前処理ステップの例には、低温熱処理が含まれる。低温熱処理は、高温熱処理後のIV族半導体基板の温度を４００℃程度にまで下げて、IV族半導体基板の（１１１）面を（１１１）１×１面にする処理である。元来、高温熱処理後の（１１１）面は、１×１構造で構成されるが、冷却途中で（１１１）２×１面に変換することがある。しかしながら、IV族半導体基板の温度を４００℃程度にまで下げることにより、（１１１）２×１面を（１１１）１×１面に再び変換することができる。なお、「（１１１）２×１面」とは、原子配列を構成する最小単位が２原子間隔×１原子間隔となっている面をいう。「（１１１）１×１面」とは、原子配列を構成する最小単位が１原子間隔×１原子間隔となっている面をいう。低温熱処理は、約３５０〜４５０℃（例えば、約４００℃）の温度で行えばよい。低温熱処理は、水素ガス、窒素ガス、アルゴンガス、ヘリウムガスなどの不活性ガスの雰囲気下で行うことが好ましい。
さらに、本発明に係るＴＦＥＴの製造方法では、「ナノワイヤ成長ステップ」において、必要に応じて、ナノワイヤ成長のための準備ステップを行うことができる。このような準備ステップの例には、（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップが含まれる。前述のとおり、「（１１１）Ａ面」とは、表面にIII族元素が配置されている（１１１）面をいう。また、「（１１１）Ｂ面」とは、表面にＶ族元素が配置されている（１１１）面をいう。III−Ｖ族化合物半導体の（１１１）Ａ面または（１１１）Ｂ面は、（１１１）２×２面、つまり最小単位が２原子間隔×２原子間隔の周期で構成された構造である。よって、IV族半導体基板の表面に、２原子間隔×２原子間隔よりも小さい最小単位でIII族元素またはＶ族元素が配置されていると、その表面にIII−V族化合物半導体が成長しやすい。
（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換するステップは、III族原料またはＶ族原料をIV半導体基板の（１１１）面に供給することによって行うことができる。（１１１）面を（１１１）Ａ面または（１１１）Ｂ面に変換する工程は、IV族半導体基板の表面を（１１１）１×１面に変換する工程の後に行ってもよいが、（１１１）１×１面に変換する工程と同時に行ってもよい。たとえば、IV族半導体基板の（１１１）２×１面を低温熱処理により（１１１）１×１面に変換するとともに、III族原料またはＶ族原料をIV半導体基板の表面に供給することによって、（１１１）１×１面を、（１１１）Ａ面または（１１１）Ｂ面に変換することができる。
III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタン（有機金属化合物であってもよい）を含むガスであることが好ましい。III族原料は、例えばトリメチルインジウムなどの有機アルキル金属化合物である。Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマス（有機金属化合物であってもよい）を含むガスであることが好ましい。Ｖ族原料は、例えば水素化ヒ素（アルシン；ＡｓＨ３）である。III族原料またはＶ族原料の供給は、４００〜５００℃にて行われることが好ましい。
また、準備ステップの例には、交互原料供給変調法が含まれる。「交互原料供給変調法」とは、IV族半導体基板にIII族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に提供して、絶縁膜の開口部を通して露出した（１１１）Ａ面または（１１１）Ｂ面にIII−Ｖ族化合物半導体の薄膜を形成する方法である。交互原料供給変調法は、III−Ｖ族化合物半導体ナノワイヤを成長させるために必要な温度よりも低い温度にて行われることが好ましい。たとえば、交互原料供給変調法は、約４００℃で行うか、または４００℃から昇温しながら行えばよい。
具体的には、IV族半導体基板に（１１１）Ａ面が形成されている場合は、まずIII族元素を含む原料ガスを供給し、その後Ｖ族元素を含む原料ガスを供給する。さらに、III族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に繰り返し供給する。一方、IV族半導体基板に（１１１）Ｂ面が形成されている場合は、まずＶ族元素を含む原料ガスを供給し、その後III族元素を含む原料ガスを供給する。さらに、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に繰り返し供給する。
Ｖ族元素を含む原料ガスの供給時間およびIII族元素を含む原料ガスの供給時間は、それぞれ数秒程度であればよい。また、Ｖ族元素を含む原料ガスの供給とIII族元素を含む原料ガスの供給との間に、数秒のインターバルを設けることが好ましい。III−Ｖ族化合物半導体の薄膜が所望の厚さになるまで、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に供給すればよい。何回か繰り返してガスを供給することにより、III−Ｖ化合物半導体の薄膜が形成される。
この交互原料供給変調法は、IV族半導体基板の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面に変換したときに変換できなかった部位があったとしても、（１１１）Ａ面または（１１１）Ｂ面を再形成することができるという補償効果もある。交互原料供給変調法により、IV族元素とIII族元素またはＶ族元素とが結合するからである。
この後、半導体ナノワイヤを成長させるために基板温度を上げるが、交互原料供給変調法により形成されたIII−Ｖ化合物半導体の薄膜は、基板に吸着したIII族元素やＶ族元素が熱で乖離することを防ぐ。
ナノワイヤ成長ステップは、IV族半導体基板の（１１１）面から絶縁膜の開口部を通してIII−Ｖ族化合物半導体ナノワイヤを成長させる。III−Ｖ族化合物半導体ナノワイヤの成長は、例えば有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や、分子線エピタキシ法（以下「ＭＢＥ法」ともいう）などにより行われる。好ましくは、III−Ｖ族化合物半導体ナノワイヤの成長は、ＭＯＶＰＥ法により行われる。
ＭＯＶＰＥ法による半導体ナノワイヤの形成は、通常のＭＯＶＰＥ装置を用いて行うことができる。つまり、所定の温度かつ減圧条件下で、III族元素を含む原料ガスおよびＶ族元素を含む原料ガスを提供すればよい。
このとき、ナノワイヤの側面を微小な（１１１）面（例えば（１１１）Ａ面および（１１１）Ｂ面）で構成される（−１１０）面とするために、ナノワイヤの成長時における原料の脱離反応が生じやすくなる温度で、ナノワイヤを成長させることが好ましい。具体的には、成長温度をナノワイヤの成長に最適な温度よりも１０〜２０℃高くすることが好ましい。たとえば、ＩｎＡｓナノワイヤを形成するときは、最適な成長温度は５４０〜５６０℃であるので、成長温度を５６０〜５８０℃にすることが好ましい。したがって、ＩｎＡｓナノワイヤを形成するときは、５６０〜５８０℃で、水素化ヒ素（ＡｓＨ３）およびトリメチルインジウムを含むガスを提供すればよい。
また、ナノワイヤの側面を微小な（１１１）面（例えば（１１１）Ａ面および（１１１）Ｂ面）で構成される（−１１０）面とするために、III族元素の過飽和度が高くなるように、原料ガスに含まれるIII族元素とＶ族元素との比を調整することが好ましい。たとえば、ＩｎＡｓナノワイヤを形成するときは、通常はIII族元素に対するＶ族元素の比（Ｖ／III比）は２５０程度であるが、これよりもIII族元素の供給量を１.５倍以上にすることが好ましい。
上記の方法でIII−Ｖ族化合物半導体ナノワイヤを形成した場合、（１１１）Ａ面および（１１１）Ｂ面の面積比は、ほぼ同じとなる。必要に応じて、この後、（１１１）Ｂ面に対して選択的にエッチングを行い、（１１１）Ａ面を新たに露出させることで、ゲート誘電体膜との界面形成に直接関与する（１１１）Ａ面の割合を増大させることができる。通常、III−Ｖ族化合物半導体では（１１１）Ｂ面よりも（１１１）Ａ面の方がエッチングされにくいため、III−Ｖ族化合物半導体をエッチングできる酸性水溶液またはアルカリ性水溶液であれば、エッチング液の種類は特に限定されない。たとえば、アンモニア水と過酸化水素水の混合液（体積比約１：１００）で１〜２秒程度エッチングすればよい。これにより、（１１１）Ａ面の割合を、５０％を超え、１００％未満とすることができる。また、（１１１）Ａ面の割合を、１００％とすることもできる。
形成されたIII−Ｖ族化合物半導体ナノワイヤは、さらにｎ型またはｐ型にドープされてもよい。たとえば、ＭＯＶＰＥ法でIII−Ｖ族化合物半導体ナノワイヤを形成している間にドーピングガスまたはドーピング有機金属を供給することで、III−Ｖ族化合物半導体ナノワイヤにｎ型ドーパントまたはｐ型ドーパントをドープすることができる。たとえば、ＭＯＶＰＥ法でIII−Ｖ族化合物半導体ナノワイヤの第１の領域を形成した後に、IV族原子を含むガスまたは有機金属材料とIII−Ｖ族化合物半導体ナノワイヤの材料とを同時に供給することで、第２の領域となるｎ型のIII−Ｖ族化合物半導体ナノワイヤを形成することができる。同様に、III−Ｖ族化合物半導体ナノワイヤの第１の領域を形成した後に、VI族原子を含むガスまたは有機金属材料とIII−Ｖ族化合物半導体ナノワイヤの材料とを同時に供給することで、第２の領域となるｐ型のIII−Ｖ族化合物半導体ナノワイヤを形成することができる。この他にも、第１の領域に相当するIII−Ｖ族化合物半導体ナノワイヤに対してIV族原子からなるイオンをイオン注入法で打ち込むことで、ｎ型のIII−Ｖ族化合物半導体ナノワイヤを形成することができる。同様に、第１の領域に相当するIII−Ｖ族化合物半導体ナノワイヤに対してVI族原子からなるイオンを打ち込むことで、ｐ型のIII−Ｖ族化合物半導体ナノワイヤを形成することができる。
以上の手順により、第１の領域および第２の領域を含む、本発明に係るIII−Ｖ族化合物半導体ナノワイヤを、その長軸が（１１１）面に対して垂直になるようにIV族半導体基板の（１１１）面上に形成することができる。このようにしてIII−Ｖ族化合物半導体ナノワイヤが形成されたときの接合界面は、基本的に無転位かつ無欠陥である。また、III−Ｖ族化合物半導体ナノワイヤの側面は、微小な（１１１）面（より具体的には（１１１）Ａ面および（１１１）Ｂ面）で構成される（−１１０）面である。
ゲート電極形成ステップでは、III−Ｖ族化合物半導体ナノワイヤの側面にゲート誘電体膜が形成され、ゲート誘電体膜上にゲート電極が形成される。ゲート誘電体膜を形成する方法は、特に限定されない。たとえば、ＡＬＤ（原子層堆積（atomic layer deposition））法などを用いて、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）または酸化ジルコニウム（ＺｒＯ２）からなる膜を形成すればよい。ゲート電極を形成する方法も、特に限定されない。たとえば、フォトリソグラフィー法などを用いて、ゲート電極を形成すればよい。具体的には、電極形成予定部位以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、レジスト膜を除去（リフトオフ）する。また、チタンを蒸着させた後、さらに金を蒸着させて重層して、二層構造の電極としてもよい。
ソース電極およびドレイン電極形成ステップでは、ソース電極およびドレイン電極が形成される。ソース電極およびドレイン電極を形成する方法は、特に限定されない。たとえば、ゲート電極と同様に、フォトリソグラフィー法などを用いてソース電極およびドレイン電極を形成することができる。
ソース電極、ドレイン電極およびゲート電極のうち、III−Ｖ族化合物半導体ナノワイヤの第２の領域に接続されるソース電極またはドレイン電極は、ナノワイヤ成長ステップ後に形成される。しかしながら、第２の領域に接続されるソース電極またはドレイン電極以外の電極を形成する時期は、ＴＦＥＴの構成に応じて所期の位置に配置可能である限りにおいて、特に限定されない。
以上の手順により、本発明に係るＴＦＥＴを製造することができる。
本発明に係るＦＥＴの製造方法は、金属触媒を用いずにIII−Ｖ族化合物半導体ナノワイヤを形成するため、金属汚染の影響を受けることなく高品位の結晶構造でデバイスを形成することができる。また、本発明のＦＥＴの製造方法は、IV族半導体およびIII−Ｖ族化合物半導体の種類を適宜選択することで、精密なドーピング技術を用いることなく所望の特性を有するＦＥＴを製造することができる。さらに、本発明のＦＥＴの製造方法では、ＩｎＧａＡｓなどの混晶半導体からなるナノワイヤを形成する場合、Ｉｎ組成を変化させるのみで接合界面のバンド不連続性が互いに反対の性質を示すようになる。したがって、この性質を利用することで、III−Ｖ族化合物半導体ナノワイヤを１回成長させるのみで、異なるスイッチ特性を示すＦＥＴを製造することができる。
３．実施の形態
以下、図面を参照して、本発明に係る電界効果トランジスタ（ＦＥＴ）の実施の形態を説明する。本実施の形態では、本発明に係る電界効果トランジスタ（ＦＥＴ）の代表例としてトンネル電界効果トランジスタ（ＴＦＥＴ）について説明する。
図７は、本発明の一実施の形態に係るＴＦＥＴの構成を示す断面図である。図７に示されるように、本実施の形態に係るＴＦＥＴ１００は、ｎ型に高ドープされたシリコン基板１１０、絶縁膜１２０、III−Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０、絶縁保護膜１５０、ソース電極１６０、ドレイン電極１７０およびゲート電極１８０を有する。III−Ｖ族化合物半導体ナノワイヤ１３０は、ドープされていない第１の領域１３２およびｐ型に高ドープされた第２の領域１３４からなる。
シリコン基板１１０は、ｎ型に高ドープされたシリコン（１１１）基板である。
絶縁膜１２０は、ｎ型シリコン基板１１０の２つの面のうち少なくともIII−Ｖ族化合物半導体ナノワイヤ１３０が配置されている面（（１１１）面）を被覆する絶縁性の膜である。絶縁膜１２０は、例えば膜厚２０ｎｍの酸化シリコン（ＳｉＯ２）膜である。ｎ型シリコン基板１１０の（１１１）面は、III−Ｖ族化合物半導体ナノワイヤ１３０と直接接触して接合界面を形成している。したがって、ｎ型シリコン基板１１０とIII−Ｖ族化合物半導体ナノワイヤ１３０との間には、絶縁膜１２０は存在しない。
III−Ｖ族化合物半導体ナノワイヤ１３０は、例えば直径２０ｎｍ、長さ３００ｎｍのIII−Ｖ族化合物半導体からなるナノワイヤである。III−Ｖ族化合物半導体ナノワイヤ１３０は、ｎ型シリコン基板１１０の（１１１）面上に、その長軸が前記（１１１）面に対して略垂直になるように配置されている。III−Ｖ族化合物半導体ナノワイヤ１３０の形状は、例えば六角柱である。
III−Ｖ族化合物半導体ナノワイヤ１３０では、その側面が（１１１）Ａ面である第１の層と、その側面が（１１１）Ｂ面である第２の層とが、軸方向に沿って交互に積層されている。したがって、III−Ｖ族化合物半導体ナノワイヤ１３０の側面では、微小な（１１１）Ａ面と微小な（１１１）Ｂ面とが交互に配置されている。第１の層および第２の層の厚みは、それぞれ１〜５原子層（ＭＬ）程度であり、そのうちの９０％以上が１〜３原子層からなる。
III−Ｖ族化合物半導体ナノワイヤ１３０の第１の領域１３２（真性半導体）は、第２の領域１３４（ｐ型半導体）よりもｎ型シリコン基板１１０側（ｎ型半導体）に位置する。III−Ｖ族化合物半導体ナノワイヤ１３０の第１の領域１３２およびｎ型シリコン基板１１０の（１１１）面は、基本的に無転位かつ無欠陥の接合界面を形成する。
ゲート誘電体膜１４０は、絶縁膜１２０の表面およびIII−Ｖ族化合物半導体ナノワイヤ１３０の側面（第１の領域１３２の側面および第２の領域１３４の側面の一部）を被覆する絶縁膜である。ゲート誘電体膜１４０は、例えばハフニウムアルミネート（ＨｆＡｌＯｘ）膜などの高誘電体膜である。
絶縁保護膜１５０は、III−Ｖ族化合物半導体ナノワイヤ１３０、ゲート誘電体膜１４０およびゲート電極１８０を被覆する、ＢＣＢなどの絶縁樹脂からなる膜である。
ソース電極１６０は、ｎ型シリコン基板１１０上に配置されており、ｎ型シリコン基板１１０（ｎ型半導体）に接続されている。したがって、ｎ型シリコン基板１１０とソース電極１６０との間には、絶縁膜１２０は存在しない。ソース電極１６０は、例えばｎ型シリコン基板１１０上に形成されたＴｉ／Ａｕ合金膜である。ソース電極１６０は、ｎ型シリコン基板１１０の２つの面のうちIII−Ｖ族化合物半導体ナノワイヤ１３０が配置されている面に配置されていてもよいし、ｎ型シリコン基板１１０のもう一方の面（III−Ｖ族化合物半導体ナノワイヤ１３０が配置されていない面）に配置されていてもよい。
ドレイン電極１７０は、III−Ｖ族化合物半導体ナノワイヤ１３０および絶縁保護膜１５０上に配置されており、III−Ｖ族化合物半導体ナノワイヤ１３０の第２の領域１３４（ｐ型半導体）に接続されている。ドレイン電極１７０は、例えば、III−Ｖ族化合物半導体ナノワイヤ１３０および絶縁保護膜１５０上に配置されたＴｉ／Ａｕ合金膜、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ合金膜、またはＧｅ／Ａｕ／Ｎｉ／Ａｕ合金膜である。
ゲート電極１８０は、第１の領域１３２の周囲を覆うようにゲート誘電体膜１４０上に配置されている。ゲート電極１８０は、例えば、ゲート誘電体膜１４０上に形成されたＷ膜またはＴｉ／Ａｕ合金膜である。
図８Ａ〜図８Ｄは、本実施の形態に係るＴＦＥＴ１００の製造方法の一例を示す模式図である。以下、図８Ａ〜図８Ｄを参照して、ＴＦＥＴ１００の製造方法について説明する。
まず、図８Ａに示されるように、ｎ型シリコン基板１１０を準備する。このｎ型シリコン基板１１０上には、酸化シリコン（ＳｉＯ２）からなる膜厚２０ｎｍの絶縁膜１２０が熱酸化法により形成されている。次いで、図８Ｂに示されるように、ｎ型シリコン基板１１０上の絶縁膜１２０に、フォトリソグラフィー法などを用いて直径２０ｎｍの開口部１２２を形成する。次いで、図８Ｃに示されるように、ＭＯＶＰＥ法により、開口部１２２を通して露出したｎ型シリコン基板１１０の（１１１）面からIII−Ｖ族化合物半導体ナノワイヤ１３０を成長させる。このとき、III−Ｖ族化合物半導体ナノワイヤ１３０を成長させる前に、交互原料供給変調法によりｎ型シリコン基板１１０の（１１１）面にIII−Ｖ族化合物半導体の薄膜を形成することが好ましい。また、成長温度を最適な成長温度から１０〜２０℃高くするとともに、III族元素の過飽和度が高くなるようにIII族元素とＶ族元素との比率を調整することが好ましい。これにより、その側面が微小な（１１１）Ａ面および（１１１）Ｂ面で構成される（−１１０）面からなる、III−Ｖ族化合物半導体ナノワイヤ１３０を形成することができる。III−Ｖ族化合物半導体ナノワイヤ１３０を形成した直後に、（１１１）Ｂ面を選択的にエッチングして、（１１１）Ａ面の割合を増大させてもよい。この後、III−Ｖ族化合物半導体ナノワイヤ１３０の第２の領域１３４をドープして、ドープされていない第１の領域１３２およびｎ型に高ドープされた第２の領域１３４を形成する。
第１の領域１３２および第２の領域１３４が形成されたら、図８Ｄに示されるように、絶縁膜１２０の表面およびIII−Ｖ族化合物半導体ナノワイヤ１３０の表面をゲート誘電体膜１４０で覆い、次いでゲート誘電体膜１４０をゲート電極１８０で覆う。ゲート誘電体膜１４０は、例えば、ＡＬＤ法によって形成される。ゲート電極１８０は、例えば、スパッタリング法によって形成される。
さらに、ｎ型シリコン基板１１０の表面上に絶縁保護膜１５０を形成する。絶縁保護膜１５０は、例えば、スピンコート法によって形成される。この後、絶縁保護膜１５０およびゲート誘電体膜１４０をそれぞれ部分的に除去し、III−Ｖ族化合物半導体ナノワイヤ１３０の頂部（第２の領域１３４の端部）およびゲート誘電体膜１４０を露出させる。この部分的な除去は、例えば、反応性イオンエッチング（reactive ion etching）法によって行われる。
最後に、絶縁保護膜１５０を再び形成した後にIII−Ｖ族化合物半導体ナノワイヤ１３０の頂部を露出させる。そして、図８Ｄに示されるように、絶縁保護膜１５０の表面にドレイン電極１７０を形成し、ｎ型シリコン基板１１０の上にソース電極１６０を形成する。ドレイン電極１７０およびソース電極１６０は、例えば、真空蒸着によって形成される。
本実施の形態に係るＴＦＥＴ１００では、III−Ｖ族化合物半導体ナノワイヤ１３０の第１の領域１３２とｎ型シリコン基板１１０の（１１１）面との接合面がトンネル層として機能する。ＴＦＥＴ１００では、ゲート電極１８０に負のバイアスを印加することで、ｎ型シリコン基板１１０内のキャリアがトンネル現象によりIII−Ｖ族化合物半導体ナノワイヤ１３０内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。
また、III−Ｖ族化合物半導体ナノワイヤ１３０を構成するIII−Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III−Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。また、絶縁保護膜１５０でIII−Ｖ族化合物半導体ナノワイヤ１３０の周囲を被覆するため、複数のＴＦＥＴ１００を集積化することもできる。
また、本実施の形態に係るＴＦＥＴ１００は、III−Ｖ族化合物半導体ナノワイヤ１３０とゲート誘電体膜１４０との界面における界面順位密度が低いため、小さなサブ閾値（１００ｍＶ／桁以下）で動作することができる。本実施の形態に係るＴＦＥＴ１００をスイッチ素子として利用することで、半導体デバイスの消費電力を削減することができる。その結果、省エネルギーおよび環境負荷低減も実現することができる。
なお、第２の領域１３４の導電型をシリコン基板１１０と同じｎ型とすることで、ＴＦＥＴではない一般的なＦＥＴを構成することができる。
以下、本発明について実施例を参照して詳細に説明するが、本発明はこれらの実施例により限定されない。
１．基板の準備
ｎ型シリコン（１１１）基板（キャリア濃度：１×１０１８ｃｍ−３）を、熱酸化処理して、表面に膜厚２０ｎｍの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の外径は７０ｎｍとした。
２．III−Ｖ族化合物半導体ナノワイヤの作製
シリコン基板の（１１１）面上に、III−Ｖ族化合物半導体ナノワイヤとして、ＩｎＡｓナノワイヤまたはＩｎＧａＡｓナノワイヤを形成した。
開口部を形成した基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。ＭＯＶＰＥ装置の内温を９００℃に上昇させて５分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、装置の内温を９００℃から４００℃または６７０℃に低下させた。水素化ヒ素を水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は２×１０−４ａｔｍとした。
次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＡｓの薄膜（ＩｎＡｓナノワイヤを作製する場合）またはＩｎＧａＡｓの薄膜（ＩｎＧａＡｓナノワイヤを作製する場合）を形成した。この工程では、トリメチルインジウム、またはトリメチルインジウムおよびトリメチルガリウムの組み合わせと、水素化ヒ素とを交互に供給した。具体的には、トリメチルインジウムおよび／またはトリメチルガリウムの供給を２秒間、水素ガスによるインターバルを１秒間、水素化ヒ素の供給を２秒間、水素ガスによるインターバルを１秒間の組合せを１サイクルとして、２分間かけて２０回繰り返した。トリメチルインジウムの分圧は９×１０−７ａｔｍとし、トリメチルガリウムの分圧は２×１０−７ａｔｍとし、水素化ヒ素の分圧は３×１０−４ａｔｍとした。
次に、装置の内温を上昇させた後、ＭＯＶＰＥ法により長さ１２００ｎｍのＩｎＡｓナノワイヤまたはＩｎＧａＡｓナノワイヤを成長させた。具体的には、ＩｎＡｓナノワイヤを形成する場合は、装置の内温を４００℃から５８０℃に上昇させた後、トリメチルインジウムおよび水素化ヒ素を水素ガスとともに供給して、長さ２００ｎｍのＩｎＡｓナノワイヤ（第１の領域；キャリア濃度：１×１０１６ｃｍ−３）を成長させた。続いて、トリメチルインジウム、水素化ヒ素およびモノシランガスを水素ガスとともに供給して、長さ１０００ｎｍのｎ型ＩｎＡｓナノワイヤ（第２の領域；キャリア濃度：１×１０１８ｃｍ−３）を成長させた。トリメチルインジウムの分圧は６×１０−７ａｔｍとし、水素化ヒ素の分圧は１×１０−４ａｔｍとし、モノシランガスの分圧は１×１０−７ａｔｍとした。
一方、ＩｎＧａＡｓナノワイヤを形成する場合は、装置の内温を６９０℃にした後、トリメチルインジウム、トリメチルガリウムおよび水素化ヒ素を水素ガスとともに供給して、長さ１２００ｎｍのＩｎＧａＡｓナノワイヤ（第１の領域；キャリア濃度：１×１０１６ｃｍ−３）を成長させた。続いて、トリメチルインジウム、トリメチルガリウム、水素化ヒ素およびモノシランガスを水素ガスとともに供給して、長さ１０００ｎｍのｎ型ＩｎＧａＡｓナノワイヤ（第２の領域；キャリア濃度：１×１０１８ｃｍ−３）を成長させた。トリメチルインジウムの分圧は１.３×１０−６ａｔｍとし、トリメチルガリウムの分圧は３×１０−７ａｔｍとし、水素化ヒ素の分圧は５×１０−４ａｔｍとし、モノシランガスの分圧は１×１０−７ａｔｍとした。
上記工程により、ＩｎＡｓナノワイヤまたはＩｎＧａＡｓナノワイヤがシリコン基板表面に形成された。ＩｎＡｓナノワイヤおよびＧａＡｓナノワイヤの長軸は、シリコン基板の表面に対し垂直であった。図１Ａは、ＩｎＡｓナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡像（斜視像）であり、図１Ｂは、ＩｎＧａＡｓナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡像（斜視像）である。
図２Ａは、ＩｎＧａＡｓナノワイヤの断面を示す高分解透過電子顕微鏡像であり、図２Ｂは、図２Ａにおいて破線で示される領域の拡大像である。図２に示されるようにＩｎＡｓナノワイヤおよびＩｎＧａＡｓナノワイヤの断面を観察したところ、その側面が（１１１）Ａ面である第１の層とその側面が（１１１）Ｂ面である第２の層とが軸方向に沿って交互に積層されており、全体としてその側面が微小な（１１１）面で構成される（−１１０）面であることが確認された（図６Ａおよび図６Ｂ参照）。また、第１の層および第２の層は、いずれも実質的に１〜５原子層からなっており、その９０％以上は１〜３原子層からなっていた（図５参照）。また、ナノワイヤの側面のラフネスは、１〜６原子層の範囲内であった（図６Ｃ参照）。
３．ＦＥＴの作製
シリコン基板上およびIII−Ｖ族化合物半導体ナノワイヤの側面にゲート誘電体膜を形成し、さらにその上にゲート電極を形成した。具体的には、ＡＬＤ法により、膜厚４〜１４ｎｍのＨｆ０.８Ａｌ０.２Ｏ膜（ゲート誘電体膜）を形成した。その後、高周波スパッタリング法により、膜厚１００ｎｍのＷ膜（ゲート電極）を形成した。
次に、誘電体膜を形成したシリコン基板上に絶縁樹脂（ＢＣＢ）膜を形成して、シリコン基板上のIII−Ｖ族化合物半導体ナノワイヤを絶縁樹脂中に包埋した。次いで、反応性イオンエッチングにより絶縁樹脂の上側の一部を除去して、III−Ｖ族化合物半導体ナノワイヤの先端を露出させた。
次に、絶縁樹脂のIII−Ｖ族化合物半導体ナノワイヤが露出した面にドレイン電極として膜厚１２０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（１００ｎｍ）多層膜を形成した。また、シリコン基板上にソース電極として膜厚５０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（３０ｎｍ）多層膜を形成した。
図９は、作製した本発明に係るＦＥＴの構成を示す断面図である。図９に示されるように、このＦＥＴ２００は、ｎ型シリコン基板２１０、絶縁膜（酸化シリコン膜）２２０、III−Ｖ族化合物半導体ナノワイヤ２３０（ＩｎＡｓナノワイヤまたはＩｎＧａＡｓナノワイヤ）、ゲート誘電体膜（Ｈｆ０.８Ａｌ０.２Ｏ膜）２４０、絶縁保護膜（ＢＣＢ樹脂からなる膜）２５０、ソース電極（Ｔｉ／Ａｕ多層膜）２６０、ドレイン電極（Ｔｉ／Ａｕ多層膜）２７０およびゲート電極（Ｗ膜）２８０、を有する。III−Ｖ族化合物半導体ナノワイヤ２３０は、ｎ型シリコン基板２１０側の第１の領域２３２とドレイン電極２７０側の第２の領域２３４とに分けられる。
４．電気特性の測定
上記工程により作製されたＦＥＴの電気特性を測定した。
図１０Ａは、ＩｎＡｓナノワイヤを有するＦＥＴ（ゲート誘電体膜の膜厚（ｔｏｘ）：４ｎｍ、ゲート誘電体膜の酸化膜換算膜厚（ＥＯＴ）：０.７０ｎｍ）におけるゲート電圧（ＶＧ）とソース−ドレイン電流（ＩＤ）との関係を示すグラフである。ソース−ドレイン電圧（ＶＤＳ）に応じて５本の曲線が引かれている。図１０Ｂは、ＩｎＡｓナノワイヤを有するＦＥＴにおけるゲート誘電体膜の酸化膜換算膜厚（ＥＯＴ）とサブスレッショルド係数との関係を示すグラフである。
これらのグラフに示されるように、ＩｎＡｓナノワイヤを有するＦＥＴのサブスレッショルド係数は、７５〜８０ｍＶ／桁であった。なお、ＩｎＡｓナノワイヤとゲート誘電体膜との界面における界面準位密度は、５×１０１１〜５×１０１２ｃｍ−２ｅＶ−１であった。
図１１Ａは、ＩｎＧａＡｓナノワイヤを有するＦＥＴ（ゲート誘電体膜の膜厚（ｔｏｘ）：４ｎｍ、ゲート誘電体膜の酸化膜換算膜厚（ＥＯＴ）：０.７０ｎｍ）におけるゲート電圧（ＶＧ）とソース−ドレイン電流（ＩＤ）との関係を示すグラフである。ソース−ドレイン電圧（ＶＤＳ）に応じて４本の曲線が引かれている。図１１Ｂは、ＩｎＧａＡｓナノワイヤを有するＦＥＴにおけるゲート誘電体膜の酸化膜換算膜厚（ＥＯＴ）とサブスレッショルド係数との関係を示すグラフである。
これらのグラフに示されるように、ＩｎＧａＡｓナノワイヤを有するＦＥＴのサブスレッショルド係数は、６８〜７２ｍＶ／桁であった。なお、ＩｎＧａＡｓナノワイヤとゲート誘電体膜との界面における界面準位密度は、５×１０１１〜５×１０１２ｃｍ−２ｅＶ−１であった。
以上の結果から、本発明に係るＦＥＴは、界面準位密度が低く、１００ｍＶ／桁以下の小さなサブ閾値で動作可能であることがわかる。
本出願は、２０１３年１０月３１日出願の特願２０１３−２２６６７５に基づく優先権を主張する。当該出願明細書および図面に記載された内容は、すべて本願明細書に援用される。
本発明に係るＦＥＴは、例えば半導体マイクロプロセッサおよび高集積回路に形成されるスイッチ素子として有用である。
１００ ＴＦＥＴ
１１０，２１０ ｎ型シリコン基板
１２０，２２０ 絶縁膜
１２２ 開口部
１３０，２３０ III−Ｖ族化合物半導体ナノワイヤ
１３２，２３２ 第１の領域
１３４，２３４ 第２の領域
１４０，２４０ ゲート誘電体膜
１５０，２５０ 絶縁保護膜
１６０，２６０ ソース電極
１７０，２７０ ドレイン電極
１８０，２８０ ゲート電極
２００ ＦＥＴ

Claims (9)

  1. III−Ｖ族化合物半導体からなるナノワイヤであって、その側面が微小な（１１１）面で構成される（−１１０）面である、III−Ｖ族化合物半導体ナノワイヤ。
  2. その側面が（１１１）Ａ面である第１の層と、その側面が（１１１）Ｂ面である第２の層とが、軸方向に沿って交互に積層されている、請求項１に記載のIII−Ｖ族化合物半導体ナノワイヤ。
  3. その側面における（１１１）Ａ面の割合は、５０％を超え、１００％未満である、請求項１または請求項２に記載のIII−Ｖ族化合物半導体ナノワイヤ。
  4. 前記第１の層および前記第２の層は、それぞれ１〜５原子層からなり、かつそのうちの９０％以上が１〜３原子層からなる、請求項２に記載のIII−Ｖ族化合物半導体ナノワイヤ。
  5. その側面のラフネスが１〜６原子層の範囲内である、請求項１または請求項２に記載のIII−Ｖ族化合物半導体ナノワイヤ。
  6. 前記III−Ｖ族化合物半導体は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂ、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂまたはＡｌＩｎＧａＰＳｂである、請求項１〜５のいずれか一項に記載のIII−Ｖ族化合物半導体ナノワイヤ。
  7. （１１１）面を有し、第１導電型にドープされたIV族半導体基板と、
    前記IV族半導体基板の（１１１）面上に配置されたIII−Ｖ族化合物半導体ナノワイヤであって、前記IV族半導体基板の（１１１）面に接続された第１の領域と、前記第１導電型または前記第１導電型と異なる第２導電型にドープされた第２の領域とを含むIII−Ｖ族化合物半導体ナノワイヤと、
    前記III−Ｖ族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜と、
    前記IV族半導体基板に接続されたソース電極およびドレイン電極から選択されるいずれか一方と、
    前記III−Ｖ族化合物半導体ナノワイヤの第２の領域に接続されたソース電極およびドレイン電極から選択されるいずれか他方と、
    前記ゲート誘電体膜上に配置され、前記IV族半導体基板の（１１１）面と前記III−Ｖ族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極と、
    を有し、
    前記III−Ｖ族化合物半導体ナノワイヤは、請求項１〜６のいずれか一項に記載のIII−Ｖ族化合物半導体ナノワイヤである、
    電界効果トランジスタ。
  8. トンネル電界効果トランジスタである、請求項７に記載の電界効果トランジスタ。
  9. 請求項７または請求項８に記載の電界効果トランジスタを含むスイッチ素子。
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