WO2010041376A1 - インターポーザ基板及び半導体装置 - Google Patents

インターポーザ基板及び半導体装置 Download PDF

Info

Publication number
WO2010041376A1
WO2010041376A1 PCT/JP2009/004455 JP2009004455W WO2010041376A1 WO 2010041376 A1 WO2010041376 A1 WO 2010041376A1 JP 2009004455 W JP2009004455 W JP 2009004455W WO 2010041376 A1 WO2010041376 A1 WO 2010041376A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductor
interposer substrate
strip
capacitor
connection wiring
Prior art date
Application number
PCT/JP2009/004455
Other languages
English (en)
French (fr)
Inventor
嶺岸瞳
瓜生一英
山田徹
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to US12/746,596 priority Critical patent/US8213185B2/en
Priority to CN2009801012821A priority patent/CN101889341B/zh
Priority to JP2010532782A priority patent/JPWO2010041376A1/ja
Publication of WO2010041376A1 publication Critical patent/WO2010041376A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0248—Skew reduction or using delay lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
    • H05K3/242—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus characterised by using temporary conductors on the printed circuit for electrically connecting areas which are to be electroplated

Definitions

  • the present invention relates to a semiconductor device including an interposer substrate and a semiconductor element mounted on the interposer substrate, and the interposer substrate.
  • semiconductor devices have come to be housed in multi-terminal packages such as BGA (Ball Grid Array) or CSP (Chip Size Package).
  • a semiconductor device generally also referred to as a semiconductor package
  • a semiconductor element is mounted on an interposer substrate (generally also referred to as an interposer), and further, the interposer substrate is a mother substrate (generally referred to as an interposer). Is also referred to as a motherboard.).
  • FIG. 19 is a plan view of a conventional interposer substrate 104P on which the semiconductor element 102 is mounted.
  • the semiconductor element 102 includes a plurality of terminals 121.
  • a plurality of connection terminals 141 are formed on the surface of the interposer substrate 104P.
  • Each terminal 121 of the semiconductor element 102 and each connection terminal 141 of the interposer substrate 104P are formed.
  • each terminal 121 and each connection terminal 141 are connected by wire bonding, but may be connected using bumps.
  • connection wiring conductor 142 is formed on the surface of the interposer substrate 104P.
  • One end of each connection wiring conductor 142 is connected to one connection terminal 141, and the other end is connected to one end of one of the via conductors 144 formed on the interposer substrate 104 ⁇ / b> P.
  • the other end of each via conductor 144 is electrically connected to the wiring formed on the back surface or inside of the interposer substrate 104P.
  • the wiring formed on the back surface or inside of the interposer substrate 104P is electrically connected to the electrode pads of the mother substrate via solder balls or the like.
  • each connection terminal 141 on the interposer substrate 104P is subjected to precious metal plating (for example, gold plating) using electrolytic plating.
  • precious metal plating for example, gold plating
  • each connection terminal 141 is energized from the outer edge of the interposer substrate 104P through the wiring formed on the interposer substrate 104P.
  • a part of the wiring used for energization is used as a connection wiring conductor 142 for connecting each connection terminal 141 and each via conductor 144, and the remaining part is the outer edge portion of each interposer substrate 104P from each via conductor 144.
  • plating stub conductor 145 (plating stub conductor, which is also generally referred to as a plating wire). That is, one end of each plating stub conductor 145 is connected to the via conductor 144, and the other end is an open end, and an open end is formed at the outer edge of the interposer substrate 104P.
  • the plating stub conductor 145 on the interposer substrate 104P adversely affects the waveform of the transmission signal transmitted through the connection wiring conductor 142.
  • Patent Document 1 proposes eliminating the remaining plating stub conductor.
  • Patent Document 2 in order to solve the same problem, it is proposed to connect a plating stub conductor to a termination resistor.
  • the semiconductor element 102 has been miniaturized and multi-terminals are being advanced. For this reason, the plurality of terminals 121 formed in the semiconductor element 102 in FIG.
  • the connection terminals 141 on the interposer substrate 104P are provided at a relatively small pitch corresponding to the terminals 121.
  • the connection wiring conductor 142 is formed such that the distance between the connection wiring conductors 142 increases as the distance from the connection terminal 141 increases.
  • the outer diameter of each via conductor 144 connected to the other end of each connection wiring conductor 142 is larger than the width of each connection wiring conductor 142.
  • the positions of the via conductors 144 connected to the adjacent connection wiring conductors 142 are shifted so that the distances from the outer edge portions of the interposer substrate 104P are different from each other. .
  • connection wiring conductors 142 are different from each other, and the electrical resistances of the connection wiring conductors 142 are also different from each other. Accordingly, the transmission times of a plurality of transmission signals transmitted and received between the semiconductor element 102 and the mother substrate via the interposer substrate 104P are different from each other.
  • FIG. 20 is a timing chart showing the transmission signal P output from the terminal 121A of the semiconductor element 102 of FIG. 19 and the transmission signal N output from the terminal 121B.
  • transmission signals P and N have a period T and constitute a pair of differential signals.
  • data of “1” or “0” is transmitted using a potential difference (PN) between transmission signals P and N having a phase difference of 180 degrees from each other.
  • PN potential difference
  • FIG. 20 when data D1 and D3 having data value “0” are transmitted, the potential difference (PN) is set to a negative value, and data D2 and D4 having data value “1” are transmitted.
  • the potential difference (PN) is set to a positive value.
  • the transmission signal P is output from the terminal 121A of the semiconductor element 102 to the electrode pad of the mother board via the wire 151A, the connection wiring conductor 142A, and the via conductor 144A.
  • the transmission signal N is output from the terminal 121B of the semiconductor element 102 to another electrode pad of the mother board via the wire 151B, the connection wiring conductor 142B, and the via conductor 144B.
  • FIG. 21 is a timing chart showing reception signals P1 and N1 when the transmission signal of FIG. 20 is received by a pair of electrode pads on the mother board.
  • phase difference A1 is generated between the reception signals P1 and N1, as shown in FIG.
  • the magnitude of the phase difference A1 is sufficiently smaller than the period T of the differential signal, the data D1 to D4 can be transmitted accurately, but the magnitude of the phase difference A1 is ignored with respect to the period T of the differential signal. If it becomes too large, the data D1 to D4 cannot be transmitted accurately.
  • the smaller the period T of the differential signal the greater the influence of the phase difference A1, which causes a problem that data cannot be differentially transmitted accurately.
  • An object of the present invention is to solve the above-described problems and provide a semiconductor device and its interposer substrate that can transmit a high-frequency signal with higher precision than in the prior art.
  • An interposer substrate includes a semiconductor element mounted on a surface of an interposer substrate and having a plurality of terminals, and an interposer substrate having a ground conductor provided between a mother substrate having a plurality of electrode pads.
  • An interposer substrate for a semiconductor device provided with a plurality of signals between a plurality of terminals of the semiconductor element and a plurality of electrode pads of the mother substrate via a plurality of signal lines formed on the interposer substrate.
  • Each of the signal lines is formed on the surface of the interposer substrate and has a connection wiring conductor having one end electrically connected to one of the plurality of terminals of the semiconductor element; and A via conductor having one end connected to the other end and the other end electrically connected to one of the plurality of electrode pads of the mother substrate; A strip conductor formed on the surface of the interposer substrate and having one end connected to one end of the via conductor and the other end being an open end; and each of the strip conductor and the ground conductor is at least one of the above
  • the strip conductor and the ground conductor are formed so as to face each other to form at least one capacitor, and the capacitance value of each capacitor is such that the phase of each signal transmitted through each signal line is equal to each signal line. It is characterized in that they are adjusted so as to have a predetermined relationship with each other.
  • At least one of the strip conductors has a meandering shape.
  • the meandering shape is a shape obtained by bending a straight line.
  • the width of at least one of the strip conductors is larger than the width of the other strip conductors.
  • At least one of the signal lines is formed on the surface of the interposer substrate so as to face the ground conductor, and connected to one end of the via conductor, and an open end. And at least one other strip conductor having the other end.
  • At least one of the strip conductors has a branched shape.
  • the grounding conductor forms the capacitors so as to face at least a part of the strip conductors.
  • the ground conductor is formed on the surface of the interposer substrate.
  • the plurality of signal lines include a first signal line and a second signal line for transmitting a pair of differential signals, and the strip conductor of the first signal line and the ground conductor
  • the capacitance value of the first capacitor formed and the capacitance value of the second capacitor formed by the strip conductor of the second signal line and the ground conductor are the same as the first and second signal lines.
  • a phase difference between the pair of differential signals is generated at a pair of terminals of the connected semiconductor elements or at a pair of electrode pads of the mother substrate connected to the first and second signal lines. It is characterized by being adjusted to be substantially 180 degrees.
  • only the strip conductor of one of the first and second signal lines forms the capacitor with the ground conductor.
  • the plurality of signal lines include a third signal line and a fourth signal line for transmitting a pair of transmission signals, and are formed by the strip conductor of the second signal line and the ground conductor.
  • the capacitance value of the third capacitor formed and the capacitance value of the fourth capacitor formed by the strip conductor of the fourth signal line and the ground conductor are connected to the third and fourth signal lines.
  • each of the connection wiring conductors and each of the strip conductors is formed on the surface of the interposer substrate by plating.
  • a semiconductor device includes the interposer substrate and the semiconductor element mounted on the interposer substrate.
  • the semiconductor device further includes a plurality of solder balls formed on the back surface of the interposer substrate and electrically connecting the other end of each via conductor and each electrode pad of the external substrate. To do.
  • the interposer substrate and the semiconductor device including the interposer substrate via the plurality of signal lines formed on the interposer substrate.
  • a plurality of signals, and each signal line is formed on the surface of the interposer substrate and has one end electrically connected to one of the plurality of terminals of the semiconductor element A via conductor having a conductor, one end connected to the other end of the connection wiring conductor, and the other end electrically connected to one of the plurality of electrode pads of the mother substrate; and
  • a strip conductor formed on a surface and having one end connected to one end of the via conductor and the other end being an open end, and each strip conductor and the ground conductor.
  • each capacitor is formed such that at least one strip conductor and the ground conductor face each other to form at least one capacitor, and the capacitance value of each capacitor is the value of each signal transmitted through each signal line. Since the phase is adjusted to have a predetermined relationship with each other at one end of each of the signal lines, a high-frequency signal can be transmitted with higher accuracy than in the prior art.
  • FIG. 3 is a cross-sectional view of the semiconductor device 100 according to the first embodiment of the present invention (cross-sectional view taken along line AB in FIG. 2). It is a top view of the interposer substrate 104 of FIG.
  • FIG. 3 is an equivalent circuit diagram of a signal line including a connection wiring conductor 142B of FIG.
  • FIG. 3 is an enlarged view including plated stub conductors 145A and 145B of the interposer substrate 104 of FIG. 2.
  • FIG. 1 When a pair of transmission signals is transmitted from the semiconductor element 102 of FIG. 1 to the mother board 300 via the third signal line including the connection wiring conductor 142A and the fourth signal line including the connection wiring conductor 142B, the terminals 12 is a timing chart showing transmission signals Pt1 and Nt1 output from 121A and 121B, respectively.
  • FIG. 8 is a timing chart showing reception signals Pr1 and Nr1 when transmission signals Pt1 and Rt1 in FIG. 7 are received by a pair of electrode pads 310 of the mother board 300.
  • FIG. FIG. 10 is an enlarged view including plated stub conductors 145A and 145B-1 of an interposer substrate 104A according to a second embodiment of the present invention.
  • FIG. 9 is an enlarged view including plated stub conductors 145A and 145B-1 and a ground conductor 162A of an interposer substrate 104B according to a third embodiment of the present invention.
  • FIG. 10 is an enlarged view including plated stub conductors 145A-1 and 145B-2 of an interposer substrate 104C according to a fourth embodiment of the present invention.
  • plating stub conductors 145A and 145B-2 and strip conductors 145A-2 of an interposer substrate 104D according to a fifth embodiment of the present invention. It is an enlarged view including the plating stub conductors 145A and 145B-2, the strip conductor 145A-2, and the ground conductor 162B of the interposer substrate 104E according to the sixth embodiment of the present invention. It is an enlarged view including the plating stub conductors 145A-3 and 145B of the interposer substrate 104F according to the seventh embodiment of the present invention.
  • FIG. 20 is a timing chart showing a transmission signal P output from a terminal 121A and a transmission signal N output from a terminal 121B of the semiconductor element 102 of FIG.
  • FIG. 21 is a timing chart showing reception signals P1 and N1 when the transmission signal of FIG. 20 is received by a pair of electrode pads on the mother board.
  • FIG. 1 is a cross-sectional view (cross-sectional view taken along line AB in FIG. 2) of the semiconductor device 100 according to the first embodiment of the present invention
  • FIG. 2 is a plan view of the interposer substrate 104 in FIG. 4 is an enlarged view including the plated stub conductors 145A and 145B of the interposer substrate 104 of FIG.
  • FIG. 3 is an equivalent circuit diagram of a signal line including the connection wiring conductor 142B of FIG.
  • description of the connection wiring conductor 142 other than the connection wiring conductors 142A and 142B and the components connected to the connection wiring conductor 142 are omitted.
  • the interposer substrate 104 is provided between the semiconductor element 102 mounted on the surface of the interposer substrate 104 and having a plurality of terminals 121 and a mother substrate 300 having a plurality of electrode pads 310, and a ground conductor 162.
  • a plurality of signals are transmitted between 121 and the plurality of electrode pads 310 of the mother substrate 300.
  • each signal line is (a) a connection wiring conductor 142 formed on the surface of the interposer substrate 104 and having one end electrically connected to one of the plurality of terminals 121 of the semiconductor element 102; (B) a via conductor 144 having one end connected to the other end of the connection wiring conductor 142 and the other end electrically connected to one of the plurality of electrode pads 310 of the mother substrate 300; ) A plating stub conductor 145 which is a strip conductor formed on the surface of the interposer substrate 104 and having one end connected to one end of the via conductor 144 and the other end being an open end.
  • each plated stub conductor 145 and ground conductor 162 are formed such that at least one plated stub conductor 145 and ground conductor 162 face each other to form at least one capacitor 160A, 160B.
  • the capacitance values Ca and Cb are characterized in that the phase of each signal transmitted through each signal line is adjusted so as to have a predetermined relationship with each other at one end of each signal line.
  • a semiconductor device 100 includes a semiconductor element 102 and an interposer substrate 104 on which the semiconductor element 102 is mounted, and a mother substrate using a plurality of solder balls 210 including solder balls 210G. 300.
  • the semiconductor element 102 is an IC chip in which an LSI for processing a high-frequency digital signal having a frequency of about 2 GHz such as a digital television broadcast signal at a processing speed of 1 Gbps to 5 Gbps is incorporated.
  • the semiconductor element 102 has a plurality of terminals 121 for inputting and outputting high-frequency digital signals.
  • the interposer substrate 104 is provided to electrically connect each terminal 121 of the semiconductor element 102 to each electrode pad 310 of the mother substrate 300.
  • the interposer substrate 104 has a size of 2 cm ⁇ 2 cm ⁇ 100 ⁇ m.
  • the interposer substrate 104 includes a plurality of connection terminals 141, a plurality of connection wiring conductors 142, a plurality of plating stub conductors 145 that are strip conductors formed on the surface of an insulating layer 164 made of a dielectric, and an insulating layer 164.
  • a plurality of via conductors 144 formed, a plurality of electrode pads 171 formed on the back surface of the insulating layer 164, and a ground conductor 162 formed in the insulating layer 164 are configured.
  • the ground conductor 162 includes one via conductor 144G of the plurality of via conductors 144, one electrode pad 171G of the plurality of electrode pads 171, and solder balls 171G.
  • the electrode pad 310G of the mother substrate 300 is connected to the ground wiring 330 of the mother substrate 300.
  • connection terminals 141 are provided corresponding to the plurality of terminals 121 of the semiconductor element 102, respectively, and are wire-bonded to the terminals 121 using the wires 151.
  • One end of each connection wiring conductor 142 is connected to the connection terminal 141, and the other end is connected to one end of the via conductor 144.
  • the connection wiring conductor 142 is formed such that the distance between the connection wiring conductors 142 increases as the distance from the connection terminal 141 increases.
  • the via conductor 144 is an interlayer connection portion, and the other end of the via conductor 144 is electrically connected to an electrode pad 171 formed on the back surface of the interposer substrate 104. In FIG.
  • each via conductor 144 is larger than the width of each connection wiring conductor 142. Further, in order to make the interposer substrate 104 smaller, the positions of the via conductors 144 connected to the adjacent connection wiring conductors 142 are shifted so that the distances from the outer edge portions of the interposer substrate 104 are different from each other. Furthermore, solder balls 210 are formed on the electrode pads 171. The interposer substrate 104 is electrically connected to the electrode pads 310 of the mother substrate 300 and the signal wirings 320 formed on the mother substrate 300 via solder balls 210.
  • connection terminal 141 on the interposer substrate 104 is subjected to precious metal plating (for example, gold plating) using electrolytic plating. During this noble metal plating process, each connection terminal 141 is energized from the outer edge of the interposer substrate 104 through the plating stub conductor 145 and the connection wiring conductor 142 formed on the interposer substrate 104. One end of the plating stub conductor 145 is connected to the connection wiring conductor 142 via the via conductor 14, and the other end is an open end, and an open end is formed at the outer edge of the interposer substrate 104. The plated stub conductor 145 remains with the other end open after the energization. Each connection wiring conductor 142 and each plating stub conductor 145 are formed on the surface of the interposer substrate 104 by plating.
  • precious metal plating for example, gold plating
  • each set of the connection wiring conductor 142, the via conductor 144, and the plating stub conductor 145 electrically connected to each other is between the terminal 121 of the semiconductor element 102 and the electrode pad 310 of the mother substrate 300.
  • a signal line for transmitting and receiving a high-frequency digital signal is configured.
  • 1 is a high-frequency digital signal using a pair of signal lines (first and second signal lines) each including two connection wiring conductors 142A and 142B of the plurality of connection wiring conductors 142.
  • first and second signal lines each including two connection wiring conductors 142A and 142B of the plurality of connection wiring conductors 142.
  • An operation in the case of differentially transmitting a pair of differential signals will be described.
  • one end of the connection wiring conductor 142A is connected to one connection terminal 141A of the plurality of connection terminals 141, and the other end is connected to one end of one via conductor 144A of the plurality of via conductors 144. It is connected.
  • connection terminal 141 ⁇ / b> A is connected to one terminal 121 ⁇ / b> A among the plurality of terminals 121 of the semiconductor element 102 using one wire 141 ⁇ / b> A of the plurality of wires 151.
  • the other end of the via conductor 144A is connected to the solder ball 171 through one electrode pad 171.
  • connection wiring conductor 142A one end of the connection wiring conductor 142B is connected to one connection terminal 141B of the plurality of connection terminals 141, and the other end is one end of one via conductor 144B of the plurality of via conductors 144. It is connected to the.
  • connection terminal 141 ⁇ / b> B is connected to one terminal 121 ⁇ / b> B of the plurality of terminals 121 of the semiconductor element 102 using one wire 141 ⁇ / b> B of the plurality of wires 151.
  • the other end of the via conductor 144B is connected to the solder ball 171 through one electrode pad 171.
  • the terminals 121A and 121B constitute a differential pair terminal.
  • the plating stub conductor 145A is formed to have a straight shape having the same width as the connection wiring conductor 142A.
  • the plated stub conductor 145A and the ground conductor 162 face each other across the insulating layer 164 to form a capacitor 160A having a capacitance value Ca.
  • the plated stub conductor 145B is formed to have a meandering shape (meander shape) having the same width as that of the connection wiring conductor 142B.
  • the plated stub conductor 145B and the ground conductor 162 face each other across the insulating layer 164 to form a capacitor 160B having a capacitance value Cb.
  • connection wiring conductor 142B behaves as an inductor connected between the connection terminal 141B and the via conductor 144B and having an inductance L1.
  • electrode pad 171, the solder ball 210, and the electrode pad 310 behave as an inductor having an inductance L2 connected to the via conductor 144B.
  • the plated stub conductor 145B behaves as an open stub conductor when transmitting a high-frequency digital signal.
  • the plated stub conductor 145B and the ground conductor 162 face each other to form a capacitor 160B having a capacitance value Cb, and the capacitor 160B delays a high-frequency digital signal transmitted / received via the connection wiring conductor 142B according to the capacitance value Cb.
  • the capacitance value Cb increases as the area of the portion of the plated stub conductor 145B facing the ground conductor 162 increases, and this area is the length of the plated stub conductor 145B in the longitudinal direction (that is, the meandering shape). ).
  • the plated stub conductor 145A and the ground conductor 162 face each other to form a capacitor 160A having a capacitance value Ca, and the capacitor 160A transmits a signal transmitted and received via the connection wiring conductor 142A according to the capacitance value Ca.
  • the capacitance value Ca increases as the area of the portion of the plated stub conductor 145A facing the ground conductor 162 increases.
  • a pair of differential signals is transmitted from the semiconductor element 102 to the mother board 300 via the first signal line including the connection wiring conductor 142A and the second signal line including the connection wiring conductor 142B.
  • the capacitance value Cb of the capacitor 160B is such that the phase difference between the pair of differential signals is substantially 180 degrees in the pair of electrode pads 310 of the mother substrate 300 connected to the via conductors 144A and 144B, respectively. It is adjusted to become.
  • the capacitance value Cb of the capacitor 160 ⁇ / b> B is equal to the pair of differential signals at the pair of terminals 121 ⁇ / b> A and 121 ⁇ / b> B of the semiconductor element 102.
  • the phase difference between them is adjusted to be substantially 180 degrees.
  • a pair of differential signals is transmitted from the semiconductor element 102 of FIG. 1 to the mother board 300 via the first signal line including the connection wiring conductor 142A and the second signal line including the connection wiring conductor 142B.
  • 6 is a timing chart showing transmission signals Pt and Nt output from terminals 121A and 121B, respectively.
  • FIG. 6 is a timing chart showing the reception signals Pr and Nr when the transmission signals Pt and Rt of FIG. 5 are received by the pair of electrode pads 310 of the mother board 300.
  • transmission signals Pt and Nt have a period T and constitute a pair of differential signals.
  • differential transmission as shown in FIG.
  • data of “1” or “0” is transmitted using a potential difference (PN) between transmission signals Pt and Nt having a phase difference of 180 degrees from each other.
  • PN potential difference
  • FIG. 5 when data D1 and D3 having data value “0” are transmitted, the potential difference (PN) is set to a negative value, and data D2 and D4 having data value “1” are transmitted.
  • the potential difference (PN) is set to a positive value.
  • the phase difference between the reception signals Pr and Nr when the transmission signals Pt and Rt of FIG. 5 are received by the pair of electrode pads 310 of the mother board 300 is substantially equal. Therefore, the data D1 to D4 can be transmitted more accurately than in the prior art.
  • 1 is a high-frequency digital signal using a pair of signal lines (third and fourth signal lines) each including two connection wiring conductors 142A and 142B of the plurality of connection wiring conductors 142.
  • the operation when a pair of transmission signals is transmitted in a single end will be described.
  • the capacitance value Cb of the capacitor 160B is such that the phase difference between the pair of differential signals is substantially 0 degree in the pair of electrode pads 310 of the mother substrate 300 connected to the via conductors 144A and 144B, respectively. To be adjusted.
  • the capacitance value Cb of the capacitor 160B is between the pair of differential signals at the pair of terminals 121A and 121B of the semiconductor element 102.
  • the phase difference is adjusted to be substantially 0 degree.
  • FIG. 7 a pair of transmission signals is transmitted from the semiconductor element 102 of FIG. 1 to the mother substrate 300 via the third signal line including the connection wiring conductor 142A and the fourth signal line including the connection wiring conductor 142B.
  • FIG. 4 is a timing chart showing transmission signals Pt1 and Nt1 output from terminals 121A and 121B, respectively.
  • FIG. 8 is a timing chart showing the reception signals Pr1 and Nr1 when the transmission signals Pt1 and Rt1 of FIG. 7 are received by the pair of electrode pads 310 of the mother board 300.
  • transmission signals Pt1 and Nt1 have a period T and constitute a pair of transmission signals having the same phase. Further, as shown in FIG.
  • the phase difference between the reception signals Pr1 and Nr1 when the transmission signals Pt1 and Rt1 of FIG. 7 are received by the pair of electrode pads 310 of the mother board 300 is substantial. Therefore, the processing accuracy when processing the received signals Pr1 and Nr1 in the mother board 300 in relation to each other can be improved as compared with the prior art.
  • the inventors calculated the difference in transmission time between differential signals received by simulation based on design CAD data of the mother substrate 300 and the semiconductor device 100, the following results were obtained.
  • a microstrip wiring with a wiring width of 50 ⁇ m is formed on a glass epoxy substrate with a thickness of 100 ⁇ m and a high-frequency differential signal of 2 GHz is transmitted, if the difference in transmission path length is 2 mm, the difference in transmission time was about 0.75 picoseconds.
  • the phase difference between the differential signals is shifted from 180 degrees by about 10%.
  • the amount of deviation from 180 degrees in phase difference becomes so large that it cannot be ignored with respect to the period of the differential signal, and there is a problem that data cannot be accurately differentially transmitted. It was.
  • the lengths of the signal wirings 142A and 142B are made uniform.
  • changing the design of the connection wiring conductor 142 also affects the design of other wirings.
  • the semiconductor element 102 is configured by a system LSI or the like, and is highly complicated, and the number of terminals 120 tends to increase as compared to the conventional one (multiple terminals).
  • the length of each connection wiring conductor 142 and the degree of freedom of the position of the via conductor 144 are very small. For this reason, it is actually very difficult to design the length of each connection wiring conductor 142 and the position of the via conductor 144 so that the transmission path length of each signal transmitted through the connection wiring conductor 142 is made uniform.
  • the interposer substrate 104 according to the present embodiment is different from the interposer substrate 104P according to the prior art shown in FIG. 19 in that the plated stub conductor 145P having the same width as the connection wiring conductor 142B has a meander shape.
  • the capacitor 160B is formed by the ground conductor 162 and the plated stub conductor 145B. Further, the capacitance value Cb of the capacitor 160B is received at the pair of terminals 121A and 121B of the semiconductor element 102 or at the pair of electrode pads 310 of the mother substrate 300 connected to the via conductors 144A and 144B, respectively.
  • the phase difference between the pair of differential signals is adjusted to be substantially 180 degrees.
  • the plated stub conductors 145 including the plated stub conductors 145A and 145B do not directly contribute to signal transmission between the semiconductor element 102 and the mother board 300.
  • the wiring density is smaller in the vicinity of the outer edge of the interposer substrate 104 where the plated stub conductor 145 formed outside the via conductor 144 remains compared to the vicinity of the semiconductor element 102. Therefore, the degree of freedom in design is great.
  • a ground conductor 162 connected to the ground wiring 330 of the mother substrate 300 is provided as a component for setting a reference value of potential inside the interposer substrate 104.
  • forming the capacitor 160A between the ground conductor 162 and the plated stub conductor 145A and forming the capacitor 160B between the ground conductor 162 and the plated stub conductor 145B is a conventional interposer.
  • the influence on the design of other wirings on the substrate 104P is relatively small. Therefore, the phase of the signal input / output to / from the semiconductor device 100A can be adjusted relatively easily as compared with other methods such as making the lengths of the connection wiring conductors 142 uniform.
  • the plating stub conductor 145 is formed by a noble metal plating process, the length or area thereof can be adjusted relatively easily.
  • a high-frequency digital signal can be transmitted with higher accuracy than the conventional technique without affecting the design of the wiring such as the connection wiring conductor 142 of the interposer substrate 104P according to the conventional technique.
  • the width of the plating stub conductor 145B is the same as the width of the connection wiring conductor 142B, and the characteristic impedance of the plating stub conductor 145B and the characteristic impedance of the connection wiring conductor 142B are the same. Thereby, the etching rate does not change between the plating stub conductor 145B and the connection wiring conductor 142B during the noble metal plating process.
  • the plated stub conductor 145A may be formed in a meander shape similarly to the plated stub conductor 145B.
  • FIG. 9 is an enlarged view including the plated stub conductors 145A and 145B-1 of the interposer substrate 104A according to the second embodiment of the present invention.
  • the present embodiment is characterized in that a plated stub conductor 145B-1 having a bent shape is formed instead of the plated stub conductor 145B having a meander shape.
  • a plated stub conductor 145B-1 and a ground conductor 162 face each other with an insulating layer 164 interposed therebetween to form a capacitor 160B-1.
  • the space on the surface of the interposer substrate 104A can be used efficiently, and the plated stub conductor 145B- longer than the plated stub conductor 145B- 1 can be formed. Therefore, as compared with the first embodiment, the capacitance value of the capacitor 160B-1 can be increased, and the delay amount of the signal transmitted through the connection wiring conductor 142B can be increased.
  • the plated stub conductor 145A may be formed in a shape in which a straight line is bent in the same manner as the plated stub conductor 145B-1.
  • FIG. 10 is an enlarged view including the plated stub conductors 145A and 145B-1 and the ground conductor 162A of the interposer substrate 104B according to the third embodiment of the present invention.
  • This embodiment is characterized in that a comb-shaped ground conductor 162A is formed on the surface of the interposer substrate 104B as compared with the second embodiment.
  • a plated stub conductor 145B-1 and a ground conductor 162A face each other to form a capacitor 160B-2.
  • the capacitance value of the capacitor 160B-2 can be increased, and the delay amount of the signal transmitted through the connection wiring conductor 142B can be increased. .
  • FIG. 11 is an enlarged view including the plated stub conductors 145A-1 and 145B-2 of the interposer substrate 104C according to the fourth embodiment of the present invention.
  • This embodiment differs from the first embodiment in the following points.
  • a plating stub conductor 145B-2 having a linear shape with the same width Wsb as the width Wb of the connection wiring conductor 142B is formed.
  • the plated stub conductor 145A-1 and the ground conductor 162 face each other across the insulating layer 164 to form a capacitor 160A-1, and the plated stub conductor 145B-2 and the ground conductor 162 form the insulating layer 164.
  • a capacitor 160B-3 is formed so as to be opposed to each other.
  • At least one of the plated stub conductors 145A-1 and 145B-2 may have a meander shape or a shape obtained by bending a straight line.
  • FIG. 12 is an enlarged view including the plated stub conductors 145A and 145B-2 and the strip conductor 145A-2 of the interposer substrate 104D according to the fifth embodiment of the present invention.
  • this embodiment has one end and an open end connected to the plating stub conductor 145A and the via conductor 144A of the first embodiment instead of the plating stub conductor 145A-1.
  • a strip conductor 145A-2 having the other end is formed.
  • the plated stub conductors 145A and 145A-2 are opposed to the ground conductor 162.
  • the strip conductor 145A-2 behaves as an open stub conductor, and the plated stub conductor 145A, the strip conductor 145A-2, and the ground conductor 162 face each other to form a capacitor 160A-2.
  • the strip conductor 145A-2 is further connected to the via conductor 144A, thereby increasing the area of the open stub conductor connected to the connection wiring conductor 142A via the via conductor 144A.
  • the capacity value of can be increased.
  • the delay amount of the signal transmitted via the connection wiring conductor 142A can be increased.
  • one strip conductor 145A-2 is connected to the via conductor 144A.
  • the present invention is not limited to this, and a plurality of strip conductors having one end connected to the via conductor 144A and the other end being an open end are provided.
  • a strip conductor may be formed.
  • at least one strip conductor having one end connected to the via conductor 144B and the other end being an open end may be formed.
  • the plated stub conductors 145A, 145B-2 and the strip conductor 145-2 may have a meander shape or a shape obtained by bending a straight line. The widths of the plated stub conductors 145A and 145B-2 and the strip conductor 145-2 may be different from each other.
  • FIG. 13 is an enlarged view including the plated stub conductors 145A and 145B-2, the strip conductor 145A-2, and the ground conductor 162B of the interposer substrate 104E according to the sixth embodiment of the present invention.
  • the present embodiment is characterized in that a rectangular ground conductor 162B is formed between the plating stub conductor 145A and the strip conductor 145A-2 on the surface of the interposer substrate 104E as compared with the fifth embodiment.
  • the plated stub conductor 145A and strip conductor 145A-2 and the ground conductor 162B face each other to form a capacitor 160A-3.
  • the capacitance value of the capacitor 160A-3 can be increased, and the delay amount of the signal transmitted through the connection wiring conductor 142A can be increased.
  • FIG. 14 is an enlarged view including the plated stub conductors 145A-3 and 145B of the interposer substrate 104F according to the seventh embodiment of the present invention.
  • the present embodiment is characterized in that a plated stub conductor 145A-3 having a branched shape is formed in place of the plated stub conductor 145A-1 as compared with the fourth embodiment.
  • a plated stub conductor 145A-3 and a ground conductor 162 face each other to form a capacitor 160A-4.
  • the plated stub conductor 145A-3 By forming the plated stub conductor 145A-3 in a branched shape, the area of the plated stub conductor 145A-3 is increased, and the capacitance value of the capacitor 160A-4 is increased, and transmitted through the connection wiring conductor 142A. The amount of signal delay can be increased.
  • the plated stub conductor 145B-2 may be formed in a branched shape, a meander shape, or a shape obtained by bending a straight line. Further, the widths of the plated stub conductors 145A-3 and 145B-2 may be different from each other. Further, the strip conductor 145A-2 of FIG. 12 may be connected to the via conductor 144A. Further, a strip conductor having one end connected to the via conductor 144B and the other end being an open end facing the ground conductor 162 may be further formed on the surface of the interposer substrate 104F.
  • FIG. 15 is an enlarged view including the plated stub conductors 145A and 145B-2 and the ground conductor 162 having the notch 162h of the interposer substrate 104G according to the eighth embodiment of the present invention.
  • the present embodiment forms the plated stub conductor 145B-2 of the fourth embodiment instead of the plated stub conductor 145B, and among the ground conductors 162, the plated stub conductor 145B-2. It is characterized in that a notch 162h is provided in a part of the portion facing the.
  • the plated stub conductor 145B-2 and the portion of the ground conductor 162 that faces the plated stub conductor 145B-2 form a capacitor 160B-4 with the insulating layer 164 interposed therebetween.
  • the capacitance value of the capacitor 160B-4 can be reduced, and the delay amount of the signal transmitted via the connection wiring conductor 142A can be reduced.
  • the notch 162h may be formed in the entire portion of the ground conductor 162 facing the plated stub conductor 145B-2.
  • the capacitor 160B-4 is not formed, and only the capacitor 160A is formed.
  • the shape of the plated stub conductors 145A and 145B-2 is not limited to that shown in FIG. 15, and may be the same as that of the first, second, fourth, fifth or seventh embodiment described above. Good.
  • FIG. 16 is an enlarged view including the plated stub conductors 145A and 145B-3 of the interposer substrate 104H according to the ninth embodiment of the present invention.
  • the present embodiment is characterized in that a plated stub conductor 145B-3 is formed instead of the plated stub conductor 145B, as compared with the first embodiment.
  • the plated stub conductor 145B-3 is formed by removing a part of the open end side of the plated stub conductor 145B-2 (see FIG. 11) used during the noble metal plating process of the connection terminal 141B.
  • FIG. 11 the open end side of the plated stub conductor 145B-2
  • a plated stub conductor 145B-3 and a ground conductor 162 face each other with an insulating layer 164 interposed therebetween to form a capacitor 160B-5.
  • the capacitance value of the capacitor 160B-5 is reduced, and the delay amount of the signal transmitted through the connection wiring conductor 142A is reduced. Can be small.
  • FIG. 17 is an enlarged view including the plated stub conductors 145A and 145B-2 and the ground conductor 162C of the interposer substrate 104I according to the tenth embodiment of the present invention.
  • the present embodiment forms a plated stub conductor 145B-2 according to the fourth embodiment instead of the plated stub conductor 145B, and the plated stub conductor 145B on the surface of the interposer substrate 104I.
  • a ground conductor 162C having a rectangular shape is formed in the vicinity of -2.
  • a plated stub conductor 145B-2 and a ground conductor 162C face each other to form a capacitor 160B-6.
  • the capacitance value of the capacitor 160B-6 can be increased, and the delay amount of the signal transmitted through the connection wiring conductor 142A can be increased.
  • Eleventh embodiment. 18 is a cross-sectional view (cross-sectional view taken along line AB in FIG. 2) of a semiconductor device 100A according to the fourteenth embodiment of the present invention.
  • the semiconductor device 100A according to the present embodiment is characterized by further including a plurality of solder balls 210 formed on the back surface of the interposer substrate 104, as compared to the semiconductor device 100 according to the first embodiment. This embodiment has the same effect as the first embodiment.
  • the high-frequency digital signal is differentially transmitted or single-ended transmitted using the signal line including the connection wiring conductor 142A and the signal line including the connection wiring conductor 142B.
  • the present invention is not limited to this, and the three or more plurality of semiconductor elements 102 are connected via three or more signal lines each including the connection wiring conductor 142, the via conductor 144, and the plating stub conductor 145.
  • Three or more signals may be transmitted between the terminal 121 and three or more electrode pads 310 of the mother substrate 300. In this case, when processing the signals transmitted in a single end in relation to each other, a phase shift between the signals may cause noise. In such a case, each signal line (see FIG.
  • each connection wiring conductor 142 is connected to each connection wiring conductor 142 so that the phase of each signal has a predetermined relationship with each other.
  • the capacitance value of the capacitor formed using the plated stub conductor 145 may be adjusted. Specifically, the territories such as the capacitors are adjusted so that the phase relationship of the transmission signal at one end of each signal line is the same as the phase relationship of the reception signal at the other end of each signal line. do it. Specifically, each connection is made using at least one of the capacitors 160A, 160A-1 to 160A-4, 160B and 160B-1 to 160B-6 described in the first to tenth embodiments. The capacitance value of the capacitor formed using each plated stub conductor 145 connected to the wiring conductor 142 may be adjusted.
  • each interposer substrate 140, 140A to 140I after the production of each interposer substrate 140, 140A to 140I, a part of the plating stub conductor 145 is removed to form the capacitors 160A, 160A-1 to 160A-4, 160B and 160B-1 to 160B-6.
  • the capacitance value may be adjusted.
  • a pair of differential signals is supplied to the semiconductor element 102 via the connection wiring conductors 142A and 142B of the interposer substrate 104. Perform a test for dynamic transmission.
  • the phase difference between the transmitted differential signals is measured, and the capacitance value Ca of the capacitor 160A and the capacitance value Cb of the capacitor 160B are determined so that the phase difference is substantially 180 degrees. Then, a part of the plating stub conductor 145A or 145B is removed based on the determined capacitance values Ca and Cb.
  • the plurality of terminals of the semiconductor element and the plurality of terminals are connected via the plurality of signal lines formed on the interposer substrate.
  • a plurality of signals are transmitted to and from the plurality of electrode pads of the mother substrate, and each signal line is formed on the surface of the interposer substrate and electrically connected to one of the plurality of terminals of the semiconductor element.
  • the conductor and the ground conductor are formed such that at least one strip conductor and the ground conductor face each other to form at least one capacitor, and a capacitance value of each capacitor is transmitted via each signal line. Since the phase of each signal thus adjusted is adjusted to have a predetermined relationship with each other at one end of each signal line, a high-frequency signal can be transmitted with higher accuracy than in the prior art.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

　インターポーザ基板（１０４）において、メッキスタブ導体（１４５Ａ）と接地導体（１６２）とはキャパシタ（１６０Ａ）を形成し、メッキスタブ導体（１４５Ｂ）と接地導体（１６２）とはキャパシタ（１６０Ｂ）を形成する。キャパシタ（１６０Ａ）及び（１６０Ｂ）の各容量値は、接続配線導体（１４２Ａ）を含む信号線及び接続配線導体（１４２Ｂ）を含む信号線を用いて差動伝送される各信号の位相差が１８０度になるように調整される。

Description

インターポーザ基板及び半導体装置
　本発明は、インターポーザ基板と当該インターポーザ基板に実装された半導体素子とを備えた半導体装置、及びそのインターポーザ基板に関する。
　近年、半導体装置は、ＢＧＡ（Ball Grid Array）又はＣＳＰ（Chip Size Package）などの多端子のパッケージに収められるようになってきている。このような半導体装置（一般的には、半導体パッケージともいう。）では、半導体素子がインターポーザ基板（一般的には、インターポーザともいう。）に実装され、さらに、インターポーザ基板がマザー基板（一般的には、マザーボードともいう。）等の基板に実装される。
　図１９は、半導体素子１０２が実装された従来技術に係るインターポーザ基板１０４Ｐの平面図である。図１９において、半導体素子１０２は複数の端子１２１を備える。インターポーザ基板１０４Ｐの表面には複数の接続端子１４１（一般的には、入出力端子又は電極パッドともいう。）が形成されており、半導体素子１０２の各端子１２１とインターポーザ基板１０４Ｐの各接続端子１４１とはワイヤ１５１を用いて電気的に接続されている。なお、図１９では、各端子１２１と各接続端子１４１とはワイヤボンディングによって接続されているが、バンプを用いて接続される場合もある。
　さらに、インターポーザ基板１０４Ｐの表面には、接続配線導体１４２が形成されている。各接続配線導体１４２の一端は１つの接続端子１４１に接続され、他端はインターポーザ基板１０４Ｐに形成されたビア導体１４４のうちの１つの一端に接続される。そして、各ビア導体１４４の他端はインターポーザ基板１０４Ｐの裏面又は内部に形成された配線に電気的に接続されている。さらに、インターポーザ基板１０４Ｐの裏面又は内部に形成された配線は、半田ボールなどを介してマザー基板の電極パッドに電気的に接続される。
　ここで、一般に、インターポーザ基板１０４Ｐ上の各接続端子１４１には、電解メッキを用いて貴金属メッキ（例えば、金メッキ）処理が施される。この貴金属メッキ処理時に、インターポーザ基板１０４Ｐの外縁部からインターポーザ基板１０４Ｐ上に形成された配線を介して各接続端子１４１に通電される。通電後に、通電に用いられた配線の一部は各接続端子１４１と各ビア導体１４４とを接続する接続配線導体１４２として用いられるが、残りの部分は各ビア導体１４４からインターポーザ基板１０４Ｐの外縁部まで延在するメッキスタブ導体１４５（plating stub conductor。一般的には、メッキ線ともいう。）として残存する。すなわち、各メッキスタブ導体１４５の一端はビア導体１４４に接続され、他端は開放端であってインターポーザ基板１０４Ｐの外縁部において開放端部を形成している。
　インターポーザ基板１０４Ｐ上のメッキスタブ導体１４５が接続配線導体１４２を介して伝送される伝送信号の波形に悪影響を与えることが知られている。例えば、特許文献１には、メッキスタブ導体に接続された接続配線導体に入力された入力信号と、当該入力信号がメッキスタブ導体の開放端で反射した反射信号とが干渉して入力信号に波形歪が生じるという課題が指摘されている。この課題を解決するために、特許文献１には、メッキスタブ導体の残存をなくすことが提案されている。また、特許文献２では、同様の課題を解決するために、メッキスタブ導体を終端抵抗に接続することが提案されている。
特開昭６４－５０４５０号公報。 特開２００５－３２８０３２号公報。
　ところで、電子機器では、伝送される信号の高速化はさらに進んでおり、ギガヘルツの周波数を有する高周波の信号が伝送されるようになってきている。一方、ＩＣ（Integrated Circuit）自体に関しては、システムＬＳＩ（Large Scale Integration）に代表されるように、多機能化、モジュール化、及び高密度化が進んでいる。高密度に実装され、かつ高周波の信号を扱う半導体装置では、上述した特許文献１及び２において指摘された課題とは全く異なる課題が生じる可能性がある。
　半導体素子１０２は微細化及び多端子化が進んでおり、このため、図１９の半導体素子１０２に形成される複数の端子１２１も小ピッチ化が進んでいる。インターポーザ基板１０４Ｐ上の各接続端子１４１は、各端子１２１に対応して比較的小さいピッチで設けられている。そして、接続配線導体１４２は、接続端子１４１から離れるにつれて各接続配線導体１４２間の間隔が広くなるように形成されている。ここで、一般に、各接続配線導体１４２の他端に接続された各ビア導体１４４の外径は各接続配線導体１４２の幅よりも大きい。図１９では、インターポーザ基板１０４Ｐをより小型にするために、隣り合う接続配線導体１４２に接続されるビア導体１４４の位置は、インターポーザ基板１０４Ｐの外縁部からの距離が互いに異なるようにずらされている。
　このようにインターポーザ基板１０４Ｐ上の空間的な制約などにより、各接続配線導体１４２の長さは互いに異なり、各接続配線導体１４２の電気抵抗もまた互いに異なる。従って、半導体素子１０２とマザー基板との間でインターポーザ基板１０４Ｐを介して送受信される複数の伝送信号の伝送時間は互いに異なる。
　図２０は、図１９の半導体素子１０２の端子１２１Ａから出力された送信信号Ｐと、端子１２１Ｂから出力された送信信号Ｎとを示すタイミングチャートである。図２０において、送信信号Ｐ及びＮは周期Ｔを有し１対の差動信号を構成している。差動伝送では、図２０に示すように、互いに１８０度の位相差を有する送信信号Ｐ及びＮの電位差（Ｐ－Ｎ）を用いて「１」又は「０」のデータが送信される。例えば、図２０において、データ値「０」を有するデータＤ１及びＤ３が送信されるときには電位差（Ｐ－Ｎ）は負の値に設定され、データ値「１」を有するデータＤ２及びＤ４が送信されるときには電位差（Ｐ－Ｎ）は正の値に設定される。
　図１９において、送信信号Ｐは半導体素子１０２の端子１２１Ａから、ワイヤ１５１Ａ、接続配線導体１４２Ａ、ビア導体１４４Ａを介してマザー基板の電極パッドに出力される。また、送信信号Ｎは半導体素子１０２の端子１２１Ｂから、ワイヤ１５１Ｂ、接続配線導体１４２Ｂ、ビア導体１４４Ｂを介してマザー基板の別の電極パッドに出力される。図２１は、図２０の送信信号がマザー基板の１対の電極パッドで受信されたときの受信信号Ｐ１及びＮ１を示すタイミングチャートである。上述したように、接続配線導体１４２Ａ及び１４２Ｂの長さは互いに異なるので、図２１に示すように、受信信号Ｐ１及びＮ１の間で位相差Ａ１が生じる。この位相差Ａ１の大きさが差動信号の周期Ｔに比較して十分に小さいときにはデータＤ１～Ｄ４を正確に伝送できるが、位相差Ａ１の大きさが差動信号の周期Ｔに対して無視できないほど大きくなると、データＤ１～Ｄ４を正確に伝送できない。特に、差動信号の周期Ｔが小さいほど位相差Ａ１の影響は大きくなり、データを正確に差動伝送できないという問題が生じる。
　本発明の目的は以上の問題点を解決し、従来技術に比較して高周波の信号を高精度で伝送できる半導体装置及びそのインターポーザ基板を提供することにある。
　第１の発明に係るインターポーザ基板は、インターポーザ基板の表面に実装され複数の端子を有する半導体素子と、複数の電極パッドを備えたマザー基板との間に設けられかつ接地導体を有するインターポーザ基板とを備えた半導体装置のためのインターポーザ基板において、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたことを特徴とする。
　上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つは、蛇行した形状を有することを特徴とする。
　また、上記インターポーザ基板において、上記蛇行した形状は直線を折り曲げた形状であることを特徴とする。
　さらに、上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つの幅は、他のストリップ導体の幅よりも大きいことを特徴とする。
　またさらに、上記インターポーザ基板において、上記信号線のうちの少なくとも１つは、上記インターポーザ基板の表面に上記接地導体に対向するように形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有する少なくとも１つの別のストリップ導体をさらに備えたことを特徴とする。
　また、上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つは、枝分かれした形状を有することを特徴とする。
　さらに、上記インターポーザ基板において、上記接地導体は、上記各ストリップ導体の少なくとも一部に対向して上記各キャパシタを形成することを特徴とする。
　またさらに、上記インターポーザ基板において、上記接地導体は上記インターポーザ基板の表面に形成されたことを特徴とする請求項１から７までのうちのいずれか１つの請求項記載のインターポーザ基板。
　また、上記インターポーザ基板において、上記複数の信号線は１対の差動信号を伝送するための第１及び第２の信号線を含み、上記第１の信号線のストリップ導体と上記接地導体とによって形成される第１のキャパシタの容量値と、上記第２の信号線のストリップ導体と上記接地導体とによって形成される第２のキャパシタの容量値とは、上記第１及び第２の信号線に接続された上記半導体素子の１対の端子において、又は上記第１及び第２の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の差動信号間の位相差が実質的に１８０度になるように調整されたことを特徴とする。
　さらに、上記インターポーザ基板において、上記第１の信号線のストリップ導体の幅と上記第２の信号線のストリップ導体の幅とは互いに異なることを特徴とする請求項９記載のインターポーザ基板。
　またさらに、上記インターポーザ基板において、上記第１及び第２の信号線のうちの一方の信号線のストリップ導体のみが上記接地導体との間で上記キャパシタを形成することを特徴とする。
　また、上記インターポーザ基板において、上記複数の信号線は１対の伝送信号を伝送するための第３及び第４の信号線を含み、上記第２の信号線のストリップ導体と上記接地導体とによって形成される第３のキャパシタの容量値と、上記第４の信号線のストリップ導体と上記接地導体とによって形成される第４のキャパシタの容量値とは、上記第３及び第４の信号線に接続された上記半導体素子の１対の端子において、又は上記第３及び第４の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の伝送信号間の位相差が実質的に０度になるように調整されたことを特徴とする。
　さらに、上記インターポーザ基板において、上記各接続配線導体及び上記各ストリップ導体はそれぞれ上記インターポーザ基板の表面にメッキ処理によって形成されたことを特徴とする。
　第２の発明に係る半導体装置は、上記インターポーザ基板と、上記インターポーザ基板に実装された上記半導体素子とを備えたことを特徴とする。
　また、上記半導体装置において、上記インターポーザ基板の裏面に形成され、上記各ビア導体の他端と上記外部基板の各電極パッドとを電気的に接続する複数の半田ボールをさらに備えたことを特徴とする。
　本発明に係るインターポーザ基板及び当該インターポーザ基板を備えた半導体装置によれば、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたので、従来技術に比較して高周波の信号を高精度で伝送できる。
本発明の第１の実施形態に係る半導体装置１００の断面図（図２のラインＡ－Ｂに沿った断面図）である。 図１のインターポーザ基板１０４の平面図である。 図２の接続配線導体１４２Ｂを含む信号線の等価回路図である。 図２のインターポーザ基板１０４のメッキスタブ導体１４５Ａ及び１４５Ｂを含む拡大図である。 図１の半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ及びＮｔを示すタイミングチャートである。 図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒを示すタイミングチャートである。 図１の半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ１及びＮｔ１を示すタイミングチャートである。 図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１を示すタイミングチャートである。 本発明の第２の実施形態に係るインターポーザ基板１０４Ａのメッキスタブ導体１４５Ａ及び１４５Ｂ－１を含む拡大図である。 本発明の第３の実施形態に係るインターポーザ基板１０４Ｂのメッキスタブ導体１４５Ａ及び１４５Ｂ－１ならびに接地導体１６２Ａを含む拡大図である。 本発明の第４の実施形態に係るインターポーザ基板１０４Ｃのメッキスタブ導体１４５Ａ－１及び１４５Ｂ－２を含む拡大図である。 本発明の第５の実施形態に係るインターポーザ基板１０４Ｄのメッキスタブ導体１４５Ａ及び１４５Ｂ－２ならびにストリップ導体１４５Ａ－２を含む拡大図である。 本発明の第６の実施形態に係るインターポーザ基板１０４Ｅのメッキスタブ導体１４５Ａ及び１４５Ｂ－２、ストリップ導体１４５Ａ－２及び接地導体１６２Ｂを含む拡大図である。 本発明の第７の実施形態に係るインターポーザ基板１０４Ｆのメッキスタブ導体１４５Ａ－３及び１４５Ｂを含む拡大図である。 本発明の第８の実施形態に係るインターポーザ基板１０４Ｇのメッキスタブ導体１４５Ａ及び１４５Ｂ－２ならびに切欠部１６２ｈを有する接地導体１６２を含む拡大図である。 本発明の第９の実施形態に係るインターポーザ基板１０４Ｈのメッキスタブ導体１４５Ａ及び１４５Ｂ－３を含む拡大図である。 本発明の第１０の実施形態に係るインターポーザ基板１０４Ｉのメッキスタブ導体１４５Ａ及び１４５Ｂ－２ならびに接地導体１６２Ｃを含む拡大図である。 本発明の第１４の実施形態に係る半導体装置１００Ａの断面図（図２のラインＡ－Ｂに沿った断面図）である。 従来技術に係るインターポーザ基板１０４Ｐの平面図である。 図１９の半導体素子１０２の端子１２１Ａから出力された送信信号Ｐと、端子１２１Ｂから出力された送信信号Ｎとを示すタイミングチャートである。 図２０の送信信号がマザー基板の１対の電極パッドで受信されたときの受信信号Ｐ１及びＮ１を示すタイミングチャートである。
　以下、本発明に係る実施形態について図面を参照して説明する。なお、同様の構成要素については同一の符号を付している。
第１の実施形態．
　図１は本発明の第１の実施形態に係る半導体装置１００の断面図（図２のラインＡ－Ｂに沿った断面図）であり、図２は図１のインターポーザ基板１０４の平面図であり、図４は図２のインターポーザ基板１０４のメッキスタブ導体１４５Ａ及び１４５Ｂを含む拡大図である。また、図３は図２の接続配線導体１４２Ｂを含む信号線の等価回路図である。なお、以下の図４及び図９～図１７において、接続配線導体１４２Ａ及び１４２Ｂ以外の接続配線導体１４２及び当該接続配線導体１４２に接続されている構成要素の記載を省略する。
　図１において、インターポーザ基板１０４は、当該インターポーザ基板１０４の表面に実装され複数の端子１２１を有する半導体素子１０２と、複数の電極パッド３１０を備えたマザー基板３００との間に設けられかつ接地導体１６２を有するインターポーザ基板１０４とを備えた半導体装置１００のためのインターポーザ基板であって、インターポーザ基板１０４は、当該インターポーザ基板１０４に形成された複数の信号線を介して、上記半導体素子１０２の複数の端子１２１と上記マザー基板３００の複数の電極パッド３１０との間で複数の信号を伝送する。ここで、上記各信号線は、（ａ）インターポーザ基板１０４の表面に形成され、半導体素子１０２の複数の端子１２１のうちの１つに電気的に接続された一端を有する接続配線導体１４２と、（ｂ）接続配線導体１４２の他端に接続された一端と、マザー基板３００の複数の電極パッド３１０のうちの１つに電気的に接続された他端とを有するビア導体１４４と、（ｃ）インターポーザ基板１０４の表面に形成され、ビア導体１４４の一端に接続された一端と、開放端である他端とを有するストリップ導体であるメッキスタブ導体１４５とを備える。さらに、各メッキスタブ導体１４５及び接地導体１６２は、少なくとも１つのメッキスタブ導体１４５と接地導体１６２が互いに対向して少なくとも１つのキャパシタ１６０Ａ，１６０Ｂを形成するように形成され、各キャパシタ１６０Ａ，１６０Ｂの容量値Ｃａ，Ｃｂは、各信号線を介して伝送された各信号の位相が各信号線の一端において互いに所定の関係を有するように調整されたことを特徴としている。
　図１及び図２において、半導体装置１００は、半導体素子１０２と、当該半導体素子１０２が実装されたインターポーザ基板１０４とを備えて構成され、半田ボール２１０Ｇを含む複数の半田ボール２１０を用いてマザー基板３００に実装されている。半導体素子１０２は、デジタルテレビジョン放送信号などの約２ＧＨｚの周波数を有する高周波デジタル信号を１Ｇｂｐｓ～５Ｇｂｐｓの処理速度で処理するためのＬＳＩが組み込まれたＩＣチップである。半導体素子１０２は、高周波デジタル信号を入出力するための複数の端子１２１を有する。
　また、図１及び図２において、インターポーザ基板１０４は、半導体素子１０２の各端子１２１をマザー基板３００の各電極パッド３１０に電気的に接続するために設けられる。本実施形態において、インターポーザ基板１０４は、２ｃｍ×２ｃｍ×１００μｍのサイズを有する。インターポーザ基板１０４は、誘電体にてなる絶縁層１６４の表面に形成された複数の接続端子１４１、複数の接続配線導体１４２、及びストリップ導体である複数のメッキスタブ導体１４５と、絶縁層１６４内に形成された複数のビア導体１４４と、絶縁層１６４の裏面に形成された複数の電極パッド１７１と、絶縁層１６４内に形成された接地導体１６２とを備えて構成される。ここで、接地導体１６２は、図２に示すように、複数のビア導体１４４のうちの１つのビア導体１４４Ｇと、複数の電極パッド１７１のうちの１つの電極パッド１７１Ｇと、半田ボール１７１Ｇと、マザー基板３００の電極パッド３１０Ｇとを介してマザー基板３００のグランド配線３３０に接続されている。
　接続端子１４１はそれぞれ半導体素子１０２の複数の端子１２１に対応して設けられ、ワイヤ１５１を用いて各端子１２１にワイヤボンディングされている。接続配線導体１４２の一端はそれぞれ接続端子１４１に接続され、他端はそれぞれビア導体１４４の一端に接続されている。ここで、接続配線導体１４２は、接続端子１４１から離れるほど各接続配線導体１４２間の間隔が広くなるように形成されている。ビア導体１４４は層間接続部であり、ビア導体１４４の他端はインターポーザ基板１０４の裏面に形成された電極パッド１７１に電気的に接続されている。図２では、各ビア導体１４４の外径は各接続配線導体１４２の幅よりも大きい。また、インターポーザ基板１０４をより小型にするために、隣り合う接続配線導体１４２に接続されるビア導体１４４の位置は、インターポーザ基板１０４の外縁部からの距離が互いに異なるようにずらされている。さらに、電極パッド１７１上に半田ボール２１０が形成されている。インターポーザ基板１０４は、半田ボール２１０を介して、マザー基板３００の電極パッド３１０及びマザー基板３００に形成された信号配線３２０に電気的に接続されている。
　インターポーザ基板１０４上の各接続端子１４１には、電解メッキを用いて貴金属メッキ（例えば、金メッキ）処理が施される。この貴金属メッキ処理時に、インターポーザ基板１０４の外縁部からインターポーザ基板１０４上に形成されたメッキスタブ導体１４５及び接続配線導体１４２を介して各接続端子１４１に通電される。メッキスタブ導体１４５の一端はビア導体１４を介して接続配線導体１４２に接続され、他端は開放端であってインターポーザ基板１０４の外縁部において開放端部を形成している。メッキスタブ導体１４５は、上記通電後に他端が開放されたままで残存している。なお、各接続配線導体１４２及び各メッキスタブ導体１４５はそれぞれインターポーザ基板１０４の表面にメッキ処理によって形成される。
　以上のように構成することにより、半導体素子１０２の各端子１２１とマザー基板の各電極パッド３１０との間で、ワイヤ１５１、接続端子１４１、接続配線導体１４２、ビア導体１４４、電極パッド１７１及び半田ボール２１０を介して高周波デジタル信号が送受信される。なお、インターポーザ基板１０４において、互いに電気的に接続された接続配線導体１４２とビア導体１４４とメッキスタブ導体１４５との各組は、半導体素子１０２の端子１２１とマザー基板３００の電極パッド３１０との間で高周波デジタル信号を送受信するための信号線を構成する。
　次に、複数の接続配線導体１４２のうちの２つの接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む１対の信号線（第１及び第２の信号線である。）を用いて高周波デジタル信号である１対の差動信号を差動伝送する場合の動作を説明する。図２に示すように、接続配線導体１４２Ａの一端は複数の接続端子１４１のうちの１つの接続端子１４１Ａに接続され、他端は複数のビア導体１４４のうちの１つのビア導体１４４Ａの一端に接続されている。さらに、接続端子１４１Ａは複数のワイヤ１５１のうちの１つのワイヤ１４１Ａを用いて、半導体素子１０２の複数の端子１２１のうちの１つの端子１２１Ａに接続されている。また、ビア導体１４４Ａの他端は１つの電極パッド１７１を介して半田ボール１７１に接続されている。接続配線導体１４２Ａと同様に、接続配線導体１４２Ｂの一端は複数の接続端子１４１のうちの１つの接続端子１４１Ｂに接続され、他端は複数のビア導体１４４のうちの１つのビア導体１４４Ｂの一端に接続されている。さらに、接続端子１４１Ｂは複数のワイヤ１５１のうちの１つのワイヤ１４１Ｂを用いて、半導体素子１０２の複数の端子１２１のうちの１つの端子１２１Ｂに接続されている。また、ビア導体１４４Ｂの他端は１つの電極パッド１７１を介して半田ボール１７１に接続されている。なお、端子１２１Ａ及び１２１Ｂは差動ペア端子を構成する。
　ここで、図４に示すように、メッキスタブ導体１４５Ａは接続配線導体１４２Ａと同一の幅を有する直線の形状を有するように形成されている。メッキスタブ導体１４５Ａと接地導体１６２とは、絶縁層１６４を挟んで互いに対向して容量値Ｃａを有するキャパシタ１６０Ａを形成する。また、メッキスタブ導体１４５Ｂは、接続配線導体１４２Ｂと同一の幅の蛇行した形状（メアンダ形状）を有するように形成されている。メッキスタブ導体１４５Ｂと接地導体１６２とは、絶縁層１６４を挟んで互いに対向して容量値Ｃｂを有するキャパシタ１６０Ｂを形成する。
　図３に示すように、高周波デジタル信号の伝送時に、接続配線導体１４２Ｂは接続端子１４１Ｂとビア導体１４４Ｂとの間に接続されかつインダクタンスＬ１を有するインダクタとして振る舞う。また、電極パッド１７１、半田ボール２１０及び電極パッド３１０は、ビア導体１４４Ｂに接続されたインダクタンスＬ２を有するインダクタとして振る舞う。さらに、高周波デジタル信号の伝送時に、メッキスタブ導体１４５Ｂはオープンスタブ導体として振る舞う。メッキスタブ導体１４５Ｂと接地導体１６２とは互いに対向して容量値Ｃｂを有するキャパシタ１６０Ｂを形成し、キャパシタ１６０Ｂは、接続配線導体１４２Ｂを介して送受信される高周波デジタル信号を容量値Ｃｂに応じて遅延させる。ここで、容量値Ｃｂは、メッキスタブ導体１４５Ｂのうち接地導体１６２に対向する部分の面積が大きいほど大きくなり、この面積は、メッキスタブ導体１４５Ｂの長手方向の長さ（すなわち、蛇行の形状。）によって決定される。
　同様に、メッキスタブ導体１４５Ａと接地導体１６２とは互いに対向して、容量値Ｃａを有するキャパシタ１６０Ａを形成し、キャパシタ１６０Ａは、接続配線導体１４２Ａを介して送受信される信号を容量値Ｃａに応じて遅延させる。ここで、容量値Ｃａは、メッキスタブ導体１４５Ａのうち接地導体１６２に対向する部分の面積が大きいほど大きくなる。
　本実施形態において、半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、ビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、上記１対の差動信号間の位相差が実質的に１８０度になるように調整される。また、マザー基板３００から半導体素子１０２に１対の差動信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて上記１対の差動信号間の位相差が実質的に１８０度になるように調整される。
　図５は、図１の半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ及びＮｔを示すタイミングチャートである。また、図６は、図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒを示すタイミングチャートである。図５において、送信信号Ｐｔ及びＮｔは周期Ｔを有し１対の差動信号を構成している。差動伝送では、図５に示すように、互いに１８０度の位相差を有する送信信号Ｐｔ及びＮｔの電位差（Ｐ－Ｎ）を用いて「１」又は「０」のデータが送信される。例えば、図５において、データ値「０」を有するデータＤ１及びＤ３が送信されるときには電位差（Ｐ－Ｎ）は負の値に設定され、データ値「１」を有するデータＤ２及びＤ４が送信されるときには電位差（Ｐ－Ｎ）は正の値に設定される。また、図６に示すように、本実施形態において、図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒの位相差が実質的に１８０度になるように調整されているので、従来技術に比較して正確にデータＤ１～Ｄ４を伝送できる。
　次に、複数の接続配線導体１４２のうちの２つの接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む１対の信号線（第３及び第４の信号線である。）を用いて高周波デジタル信号である１対の伝送信号をシングルエンド伝送する場合の動作を説明する。本実施形態において、半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、ビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、上記１対の差動信号間の位相差が実質的に０度になるように調整される。また、マザー基板３００から半導体素子１０２に１対の伝送信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて上記１対の差動信号間の位相差が実質的に０度になるように調整される。
　図７は、図１の半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ１及びＮｔ１を示すタイミングチャートである。また、図８は、図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１を示すタイミングチャートである。図７において、送信信号Ｐｔ１及びＮｔ１は周期Ｔを有し互いに同位相の１対の伝送信号を構成している。また、図８に示すように、本実施形態において、図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１の位相差が実質的に０度になるように調整されているので、マザー基板３００において受信信号Ｐｒ１及びＮｒ１を互いに関連させて処理するときの処理精度を従来技術に比較して向上できる。
　次に、本実施形態に係るインターポーザ基板１０４の奏する効果を説明する。接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む第１及び第２の信号線を用いて差動伝送を行う場合、接続配線導体１４２Ａ及び１４２Ｂの各一端に、互いに１８０度の位相差を有する差動信号が入力される。しかしながら、上述したように、従来は、接続配線導体１４２Ａ及び１４２Ｂの長さ及び電気抵抗の違いに起因して接続配線導体１４２Ａ及び１４２Ｂの各他端から出力される差動信号間の位相差は１８０度からずれてしまう。例えば、発明者らが、マザー基板３００及び半導体装置１００の設計ＣＡＤデータ等に基づいてシミュレーションによって受信された差動信号間の伝送時間の差を計算したところ、以下の結果が得られた。１００μｍの厚みのガラスエポキシ基板上に配線幅５０μｍのマイクロストリップ配線が形成されており、２ＧＨｚの高周波の差動信号を伝送する場合に、伝送経路長の差が２ｍｍであるとき、伝送時間の差は約０．７５ピコ秒であった。この場合、差動信号間で位相差が１８０度から約１０％ずれる。このように、２ＧＨｚの高周波の差動信号では、位相差の１８０度からのずれの量が差動信号の周期に対して無視できないほど大きくなり、データを正確に差動伝送できないという課題があった。
　上記課題を解決するために、信号配線１４２Ａ及び１４２Ｂの長さを互いに等しくすることが考えられる。しかしながら、接続配線導体１４２の設計を変更することは他の配線などの設計にも影響を及ぼす。また、半導体素子１０２は、システムＬＳＩなどによって構成されており、高度に複雑化しており、従来に比較して端子１２０の数も増える傾向にある（多端子化）。さらに、インターポーザ基板１０４の小型化及び省スペース化のために各接続配線導体１４２の長さや、ビア導体１４４の位置の自由度は非常に小さい。このため、接続配線導体１４２を介して伝送される各信号の伝達経路長を揃えるように、各接続配線導体１４２の長さや、ビア導体１４４の位置を設計することは、実際には極めて難しい。
　一方、本実施形態に係るインターポーザ基板１０４は、図１９に示す従来技術に係るインターポーザ基板１０４Ｐに比較して、接続配線導体１４２Ｂと同一の幅の直線形状を有するメッキスタブ導体１４５Ｐを、メアンダ形状を有するメッキスタブ導体１４５Ｂに置き換えて接地導体１６２とメッキスタブ導体１４５Ｂによってキャパシタ１６０Ｂを形成したものでる。さらに、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて、又はビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、受信された１対の差動信号間の位相差が実質的に１８０度になるように調整される。
　メッキスタブ導体１４５Ａ及び１４５Ｂを含むメッキスタブ導体１４５は、半導体素子１０２とマザー基板３００との間の信号の伝送には直接的には寄与していない。また、図２に示すように、ビア導体１４４よりも外側に形成されたメッキスタブ導体１４５が残存しているインターポーザ基板１０４の外縁近傍部は、半導体素子１０２の近傍に比較して配線密度が小さいので、設計上の自由度が大きい。また、従来から、インターポーザ基板１０４の内部には、電位の基準値を設定するための構成要素として、マザー基板３００のグランド配線３３０に接続された接地導体１６２が設けられている。このため、本実施形態のように接地導体１６２とメッキスタブ導体１４５Ａとの間でキャパシタ１６０Ａを形成し、接地導体１６２とメッキスタブ導体１４５Ｂとの間でキャパシタ１６０Ｂを形成することは、従来のインターポーザ基板１０４Ｐにおける他の配線などの設計に与える影響が比較的小さい。従って、接続配線導体１４２の長さを揃えるなどの他の手法に比べて、比較的容易に、半導体装置１００Ａに入出力される信号の位相を調整することができる。また、メッキスタブ導体１４５は貴金属メッキ処理で形成されるので、その長さ又は面積を比較的容易に調整できる。
　従って、本実施形態によれば、従来技術に係るインターポーザ基板１０４Ｐの接続配線導体１４２などの配線の設計に影響を及ぼすことなく、従来技術に比較して高周波デジタル信号を高精度で伝送できる。
　なお、メッキスタブ導体１４５Ｂの幅を接続配線導体１４２Ｂの幅と同一にして、メッキスタブ導体１４５Ｂの特性インピーダンスと接続配線導体１４２Ｂの特性インピーダンスとを同一にすることが望ましい。これにより、貴金属メッキ処理時にメッキスタブ導体１４５Ｂと接続配線導体１４２Ｂとでエッチング速度が変わらない。
　また、メッキスタブ導体１４５Ａを、メッキスタブ導体１４５Ｂと同様にメアンダ形状で形成してもよい。
第２の実施形態．
　図９は、本発明の第２の実施形態に係るインターポーザ基板１０４Ａのメッキスタブ導体１４５Ａ及び１４５Ｂ－１を含む拡大図である。本実施形態は、第１の実施形態に比較して、メアンダ形状を有するメッキスタブ導体１４５Ｂに代えて、直線を折り曲げた形状を有するメッキスタブ導体１４５Ｂ－１を形成したことを特徴としている。図９において、メッキスタブ導体１４５Ｂ－１と接地導体１６２とは、絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ－１を形成する。
　本実施形態によれば、湾曲した形状を有するメッキスタブ導体１４５Ｂを形成する場合に比べて、インターポーザ基板１０４Ａの表面のスペースを効率的に利用でき、メッキスタブ導体１４５Ｂよりも長いメッキスタブ導体１４５Ｂ－１を形成できる。このため、第１の実施形態に比較して、キャパシタ１６０Ｂ－１の容量値を大きくして、接続配線導体１４２Ｂを介して伝送される信号の遅延量を大きくできる。
　なお、メッキスタブ導体１４５Ａを、メッキスタブ導体１４５Ｂ－１と同様に直線を折り曲げた形状で形成してもよい。
第３の実施形態．
　図１０は、本発明の第３の実施形態に係るインターポーザ基板１０４Ｂのメッキスタブ導体１４５Ａ及び１４５Ｂ－１ならびに接地導体１６２Ａを含む拡大図である。本実施形態は、第２の実施形態に比較して、インターポーザ基板１０４Ｂの表面に櫛形の接地導体１６２Ａを形成したことを特徴としている。図１０において、メッキスタブ導体１４５Ｂ－１と接地導体１６２Ａとは互いに対向してキャパシタ１６０Ｂ－２を形成する。メッキスタブ導体１４５Ｂ－１の長さ及び接地導体１６２Ａの面積を大きくすることにより、キャパシタ１６０Ｂ－２の容量値を大きくして、接続配線導体１４２Ｂを介して伝送される信号の遅延量を大きくできる。
第４の実施形態．
　図１１は、本発明の第４の実施形態に係るインターポーザ基板１０４Ｃのメッキスタブ導体１４５Ａ－１及び１４５Ｂ－２を含む拡大図である。本実施形態は、第１の実施形態に比較して、以下の点が異なる。
（ａ）メッキスタブ導体１４５Ａに代えて、接続配線導体１４２Ａの幅Ｗａより大きい幅Ｗｓａの直線形状を有するメッキスタブ導体１４５Ａ－１を形成したこと。
（ｂ）メッキスタブ導体１４５Ｂに代えて、接続配線導体１４２Ｂの幅Ｗｂと同一の幅Ｗｓｂの直線形状を有するメッキスタブ導体１４５Ｂ－２を形成したこと。
　図１１において、メッキスタブ導体１４５Ａ－１と接地導体１６２とは絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ａ－１を形成し、メッキスタブ導体１４５Ｂ－２と接地導体１６２とは絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ－３を形成する。メッキスタブ導体１４５Ａ－１の幅を大きくすることによりメッキスタブ導体１４５Ａ－１の面積を大きくして、キャパシタ１６０Ａ－１の容量値を大きくできる。これにより、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
　なお、メッキスタブ導体１４５Ａ－１及び１４５Ｂ－２のうちの少なくとも１つは、メアンダ形状又は直線を折り曲げた形状を有していてもよい。
第５の実施形態．
　図１２は、本発明の第５の実施形態に係るインターポーザ基板１０４Ｄのメッキスタブ導体１４５Ａ及び１４５Ｂ－２ならびにストリップ導体１４５Ａ－２を含む拡大図である。本実施形態は、第４の実施形態に比較して、メッキスタブ導体１４５Ａ－１に代えて、第１の実施形態のメッキスタブ導体１４５Ａ、及びビア導体１４４Ａに接続された一端と開放端である他端とを有するストリップ導体１４５Ａ－２を形成したことを特徴としている。メッキスタブ導体１４５Ａ及び１４５Ａ－２は接地導体１６２に対向している。図１２において、ストリップ導体１４５Ａ－２はオープンスタブ導体として振る舞い、メッキスタブ導体１４５Ａ及びストリップ導体１４５Ａ－２と、接地導体１６２とは互いに対向してキャパシタ１６０Ａ－２を形成する。
　本実施形態によれば、ビア導体１４４Ａにストリップ導体１４５Ａ－２をさらに接続することにより、接続配線導体１４２Ａにビア導体１４４Ａを介して接続されるオープンスタブ導体の面積を広くしてキャパシタ１６０Ａ－２の容量値を大きくできる。これにより、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
　なお、本実施形態において、１つのストリップ導体１４５Ａ－２をビア導体１４４Ａに接続したが、本発明はこれに限られず、ビア導体１４４Ａに接続された一端と開放端である他端とを有する複数のストリップ導体を形成してもよい。また、ビア導体１４４Ｂに接続された一端と開放端である他端とを有する少なくとも１つのストリップ導体を形成してもよい。さらに、メッキスタブ導体１４５Ａ、１４５Ｂ－２及びストリップ導体１４５－２の形状は、メアンダ形状又は直線を折り曲げた形状であってもよい。また、メッキスタブ導体１４５Ａ、１４５Ｂ－２及びストリップ導体１４５－２の幅は互いに異なっていてもよい。
第６の実施形態．
　図１３は、本発明の第６の実施形態に係るインターポーザ基板１０４Ｅのメッキスタブ導体１４５Ａ及び１４５Ｂ－２、ストリップ導体１４５Ａ－２及び接地導体１６２Ｂを含む拡大図である。本実施形態は、第５の実施形態に比較して、インターポーザ基板１０４Ｅの表面において、メッキスタブ導体１４５Ａとストリップ導体１４５Ａ－２との間に長方形の接地導体１６２Ｂを形成したことを特徴としている。図１３において、メッキスタブ導体１４５Ａ及びストリップ導体１４５Ａ－２と、接地導体１６２Ｂとは互いに対向してキャパシタ１６０Ａ－３を形成する。接地導体１６２Ｂの面積を大きくすることにより、キャパシタ１６０Ａ－３の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
第７の実施形態．
　図１４は、本発明の第７の実施形態に係るインターポーザ基板１０４Ｆのメッキスタブ導体１４５Ａ－３及び１４５Ｂを含む拡大図である。本実施形態は、第４の実施形態に比較して、メッキスタブ導体１４５Ａ－１に代えて、枝分かれした形状を有するメッキスタブ導体１４５Ａ－３を形成したことを特徴としている。図１４において、メッキスタブ導体１４５Ａ－３と接地導体１６２とは互いに対向してキャパシタ１６０Ａ－４を形成する。メッキスタブ導体１４５Ａ－３を枝分かれした形状で形成することによりメッキスタブ導体１４５Ａ－３の面積を大きくして、キャパシタ１６０Ａ－４の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
　なお、メッキスタブ導体１４５Ｂ－２を、枝分かれした形状、メアンダ形状又は直線を折り曲げた形状で形成してもよい。また、メッキスタブ導体１４５Ａ－３及び１４５Ｂ－２の幅は互いに異なっていてもよい。さらに、図１２のストリップ導体１４５Ａ－２をビア導体１４４Ａに接続してもよい。また、接地導体１６２に対向し、ビア導体１４４Ｂに接続された一端と開放端である他端とを有するストリップ導体を、インターポーザ基板１０４Ｆの表面にさらに形成してもよい。
第８の実施形態．
　図１５は、本発明の第８の実施形態に係るインターポーザ基板１０４Ｇのメッキスタブ導体１４５Ａ及び１４５Ｂ－２ならびに切欠部１６２ｈを有する接地導体１６２を含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、第４の実施形態のメッキスタブ導体１４５Ｂ－２を形成し、接地導体１６２のうちメッキスタブ導体１４５Ｂ－２に対向する部分の一部に切欠部１６２ｈを設けたことを特徴としている。図１５において、メッキスタブ導体１４５Ｂ－２と、接地導体１６２のうちメッキスタブ導体１４５Ｂ－２に対向する部分とは、絶縁層１６４を挟んでキャパシタ１６０Ｂ－４を形成する。本実施形態によれば、切欠部１６２ｈを大きくすることにより、キャパシタ１６０Ｂ－４の容量値を小さくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を小さくできる。
　なお、接地導体１６２のメッキスタブ導体１４５Ｂ－２に対向する部分全体に切欠１６２ｈを形成してもよい。この場合、キャパシタ１６０Ｂ－４は形成されず、キャパシタ１６０Ａのみが形成される。また、メッキスタブ導体１４５Ａ及び１４５Ｂ－２の形状は図１５に示したものに限られず、上述した第１、第２、第４、第５又は第７の実施形態と同様の形状であってもよい。
第９の実施形態．
　図１６は、本発明の第９の実施形態に係るインターポーザ基板１０４Ｈのメッキスタブ導体１４５Ａ及び１４５Ｂ－３を含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、メッキスタブ導体１４５Ｂ－３を形成したことを特徴としている。メッキスタブ導体１４５Ｂ－３は、接続端子１４１Ｂの貴金属メッキ処理時に用いられたメッキスタブ導体１４５Ｂ－２（図１１参照）の開放端側の一部を除去することによって形成される。図１６において、メッキスタブ導体１４５Ｂ－３と、接地導体１６２とは、絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ－５を形成する。貴金属メッキ処理時に用いられたメッキスタブ導体１４５Ｂ－２から除去する部分を大きくすることにより、キャパシタ１６０Ｂ－５の容量値を小さくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を小さくできる。
第１０の実施形態．
　図１７は、本発明の第１０の実施形態に係るインターポーザ基板１０４Ｉのメッキスタブ導体１４５Ａ及び１４５Ｂ－２ならびに接地導体１６２Ｃを含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、第４の実施形態に係るメッキスタブ導体１４５Ｂ－２を形成し、インターポーザ基板１０４Ｉの表面においてメッキスタブ導体１４５Ｂ－２の近傍に長方形の形状を有する接地導体１６２Ｃを形成したことを特徴としている。図１７において、メッキスタブ導体１４５Ｂ－２と、接地導体１６２Ｃとは互いに対向してキャパシタ１６０Ｂ－６を形成する。接地導体１６２Ｃの長さを長くすることにより、キャパシタ１６０Ｂ－６の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
第１１の実施形態．
　図１８は、本発明の第１４の実施形態に係る半導体装置１００Ａの断面図（図２のラインＡ－Ｂに沿った断面図）である。本実施形態に係る半導体装置１００Ａは、第１の実施形態に係る半導体装置１００に比較して、インターポーザ基板１０４の裏面に形成された複数の半田ボール２１０をさらに備えたことを特徴としている。本実施形態は、第１の実施形態と同様の効果を奏する。
　上記各実施形態において、接続配線導体１４２Ａを含む信号線及び接続配線導体１４２Ｂを含む信号線を用いて高周波デジタル信号を差動伝送又はシングルエンド伝送した。しかしながら、本発明はこれに限られず、接続配線導体１４２と、ビア導体１４４と、メッキスタブ導体１４５とをそれぞれ含む３本以上の複数の信号線を介して、半導体素子１０２の３個以上の複数の端子１２１と、マザー基板３００の３個以上の複数の電極パッド３１０との間で３個以上の複数の信号を伝送してもよい。この場合、シングルエンド伝送された各信号を相互に関連させて処理する場合などには、当該各信号間の位相のずれがノイズの原因になることがある。このようなときには、各接続配線導体１４２を含む各信号線（図３参照。）の一端において上記各信号の位相が互いに所定の関係を有するように、各接続配線導体１４２に接続されている各メッキスタブ導体１４５を用いて形成されるキャパシタの容量値を調節すればよい。具体的には、上記各信号線の一端における送信信号の位相の関係と、上記各信号線の他端における受信信号の位相の関係とが同一になるように、上記各キャパシタのよう領地を調節すればよい。具体的には、上述した第１～第１０の実施形態において説明したキャパシタ１６０Ａ、１６０Ａ－１～１６０Ａ－４、１６０Ｂ及び１６０Ｂ－１～１６０Ｂ－６のうちの少なくとも１つを用いて、各接続配線導体１４２に接続されている各メッキスタブ導体１４５を用いて形成されるキャパシタの容量値を調節すればよい。
　上記各実施形態において、各インターポーザ基板１４０、１４０Ａ～１４０Ｉの製造後に、メッキスタブ導体１４５の一部を除去してキャパシタ１６０Ａ、１６０Ａ－１～１６０Ａ－４、１６０Ｂ及び１６０Ｂ－１～１６０Ｂ－６の容量値を調整してもよい。例えば、第１の実施形態において、インターポーザ基板１０４に半導体素子１０２を搭載し、封止した後に、インターポーザ基板１０４の接続配線導体１４２Ａ及び１４２Ｂを介して半導体素子１０２に１対の差動信号を差動伝送するテストを行なう。そして、伝送された差動信号間の位相差を計測し、当該位相差を実質的に１８０度にするようにキャパシタ１６０Ａの容量値Ｃａ及びキャパシタ１６０Ｂの容量値Ｃｂを決定する。そして、決定された容量値Ｃａ及びＣｂに基づいてメッキスタブ導体１４５Ａ又は１４５Ｂの一部を除去する。
　以上詳述したように、本発明に係るインターポーザ基板及び当該インターポーザ基板を備えた半導体装置によれば、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたので、従来技術に比較して高周波の信号を高精度で伝送できる。
１００，１００Ａ…半導体装置、
１０２…半導体素子、
１０４，１０４Ａ～１０４Ｉ…インターポーザ基板、
１２１，１２１Ａ，１２１Ｂ…端子、
１４１，１４１Ａ，１４１Ｂ…接続端子、
１４２，１４２Ａ，１４２Ｂ…接続配線導体、
１４４，１４４Ａ，１４４Ｂ，１４４Ｇ…ビア導体、
１４５，１４５Ａ，１４５Ａ－１，１４５Ａ－３，１４５Ｂ－１～１４５Ｂ－３…メッキスタブ導体、
１４５Ａ－２…ストリップ導体、
１５１，１５１Ａ，１５１Ｂ…ワイヤ、
１６０Ａ，１６０Ａ－１～１６０Ａ－４，１６０Ｂ，１６０Ｂ－１～１６０Ｂ－６…キャパシタ、
１６２，１６２Ａ，１６２Ｂ，１６２Ｃ…接地導体、
１６２ｈ…切欠部、
１６４…絶縁層、
１７１，１７１Ｇ…電極パッド、
２１０，２１０Ｇ…半田ボール、
３００…マザー基板、
３１０，３１０Ｇ…電極パッド、
３２０…信号配線、
３３０…グランド配線。

Claims (15)

  1. 　インターポーザ基板の表面に実装され複数の端子を有する半導体素子と、複数の電極パッドを備えたマザー基板との間に設けられかつ接地導体を有するインターポーザ基板とを備えた半導体装置のためのインターポーザ基板において、
    　上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、
    　上記各信号線は、
    　上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、
    　上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、
    　上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、
    　上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、
    　上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたことを特徴とするインターポーザ基板。
  2. 　上記ストリップ導体のうちの少なくとも１つは、蛇行した形状を有することを特徴とする請求項１記載のインターポーザ基板。
  3. 　上記蛇行した形状は直線を折り曲げた形状であることを特徴とする請求項２記載のインターポーザ基板。
  4. 　上記ストリップ導体のうちの少なくとも１つの幅は、他のストリップ導体の幅よりも大きいことを特徴とする請求項１記載のインターポーザ基板。
  5. 　上記信号線のうちの少なくとも１つは、
    　上記インターポーザ基板の表面に上記接地導体に対向するように形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有する少なくとも１つの別のストリップ導体をさらに備えたことを特徴とする請求項１から４までのうちのいずれか１つの請求項記載のインターポーザ基板。
  6. 　上記ストリップ導体のうちの少なくとも１つは、枝分かれした形状を有することを特徴とする請求項１から５までのうちのいずれか１つの請求項記載のインターポーザ基板。
  7. 　上記接地導体は、上記各ストリップ導体の少なくとも一部に対向して上記各キャパシタを形成することを特徴とする請求項１から６までのうちのいずれか１つの請求項記載のインターポーザ基板。
  8. 　上記接地導体は上記インターポーザ基板の表面に形成されたことを特徴とする請求項１から７までのうちのいずれか１つの請求項記載のインターポーザ基板。
  9. 　上記複数の信号線は１対の差動信号を伝送するための第１及び第２の信号線を含み、
    　上記第１の信号線のストリップ導体と上記接地導体とによって形成される第１のキャパシタの容量値と、上記第２の信号線のストリップ導体と上記接地導体とによって形成される第２のキャパシタの容量値とは、上記第１及び第２の信号線に接続された上記半導体素子の１対の端子において、又は上記第１及び第２の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の差動信号間の位相差が実質的に１８０度になるように調整されたことを特徴とする請求項１から８までのうちのいずれか１つの請求項記載のインターポーザ基板。
  10. 　上記第１の信号線のストリップ導体の幅と上記第２の信号線のストリップ導体の幅とは互いに異なることを特徴とする請求項９記載のインターポーザ基板。
  11. 　上記第１及び第２の信号線のうちの一方の信号線のストリップ導体のみが上記接地導体との間で上記キャパシタを形成することを特徴とする請求項９記載のインターポーザ基板。
  12. 　上記複数の信号線は１対の伝送信号を伝送するための第３及び第４の信号線を含み、
    　上記第２の信号線のストリップ導体と上記接地導体とによって形成される第３のキャパシタの容量値と、上記第４の信号線のストリップ導体と上記接地導体とによって形成される第４のキャパシタの容量値とは、上記第３及び第４の信号線に接続された上記半導体素子の１対の端子において、又は上記第３及び第４の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の伝送信号間の位相差が実質的に０度になるように調整されたことを特徴とする請求項１から８までのうちのいずれか１つの請求項記載のインターポーザ基板。
  13. 　上記各接続配線導体及び上記各ストリップ導体はそれぞれ上記インターポーザ基板の表面にメッキ処理によって形成されたことを特徴とする請求項１から１２までのうちのいずれか１つの請求項記載のインターポーザ基板。
  14. 　請求項１から１３までのうちのいずれか１つの請求項記載のインターポーザ基板と、
    　上記インターポーザ基板に実装された上記半導体素子とを備えたことを特徴とする半導体装置。
  15. 　上記インターポーザ基板の裏面に形成され、上記各ビア導体の他端と上記外部基板の各電極パッドとを電気的に接続する複数の半田ボールをさらに備えたことを特徴とする請求項１４記載の半導体装置。
PCT/JP2009/004455 2008-10-08 2009-09-09 インターポーザ基板及び半導体装置 WO2010041376A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/746,596 US8213185B2 (en) 2008-10-08 2009-09-09 Interposer substrate including capacitor for adjusting phase of signal transmitted in same interposer substrate
CN2009801012821A CN101889341B (zh) 2008-10-08 2009-09-09 中介层基板以及半导体装置
JP2010532782A JPWO2010041376A1 (ja) 2008-10-08 2009-09-09 インターポーザ基板及び半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008261466 2008-10-08
JP2008-261466 2008-10-08

Publications (1)

Publication Number Publication Date
WO2010041376A1 true WO2010041376A1 (ja) 2010-04-15

Family

ID=42100338

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/004455 WO2010041376A1 (ja) 2008-10-08 2009-09-09 インターポーザ基板及び半導体装置

Country Status (5)

Country Link
US (1) US8213185B2 (ja)
JP (1) JPWO2010041376A1 (ja)
CN (1) CN101889341B (ja)
TW (1) TW201021173A (ja)
WO (1) WO2010041376A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012003506A2 (en) * 2010-07-02 2012-01-05 Nuvotronics, Llc Three-dimensional microstructures
US8272876B2 (en) * 2010-07-20 2012-09-25 Magnetic Innovations, L.L.C. Magnetically enhanced electrical signal conduction apparatus and methods
TWI463639B (zh) 2011-01-28 2014-12-01 Xintec Inc 電容耦合器封裝結構
US8664768B2 (en) 2012-05-03 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer having a defined through via pattern
US20140034376A1 (en) * 2012-08-01 2014-02-06 Samtec, Inc. Multi-layer transmission lines
US9871448B2 (en) 2012-12-31 2018-01-16 Nvidia Corporation Super N-phase switching mode power supply
US20140326489A1 (en) * 2013-05-03 2014-11-06 Dell Products L.P. Systems and methods for decreasing stub resonance of plating for circuit boards
US20140374151A1 (en) * 2013-06-24 2014-12-25 Jia Lin Yap Wire bonding method for flexible substrates
US9831198B2 (en) 2013-08-22 2017-11-28 Nvidia Corporation Inductors for integrated voltage regulators
US9306776B2 (en) * 2013-09-10 2016-04-05 Nvidia Corporation Filtering high speed signals
JP6438792B2 (ja) * 2015-02-17 2018-12-19 ルネサスエレクトロニクス株式会社 半導体装置
US9748168B2 (en) * 2015-10-29 2017-08-29 Nxp Usa, Inc. Substrate with routing
CN113170574A (zh) * 2019-03-07 2021-07-23 爱德万测试公司 用于提供电连接的方法和印刷电路板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168236A (ja) * 1999-12-07 2001-06-22 Matsushita Electronics Industry Corp 半導体装置
JP2004140295A (ja) * 2002-10-21 2004-05-13 Shinko Electric Ind Co Ltd 高周波素子用基板及び電子装置
JP2005328032A (ja) * 2004-04-16 2005-11-24 Canon Inc 半導体装置およびプリント回路板
JP2005340676A (ja) * 2004-05-31 2005-12-08 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450450A (en) 1987-08-20 1989-02-27 Toshiba Corp Package for semiconductor integrated circuit
JP3023265B2 (ja) * 1992-09-26 2000-03-21 日本特殊陶業株式会社 集積回路用パッケージ本体
JPH10214917A (ja) * 1997-01-30 1998-08-11 Sony Corp 半導体装置及び半導体装置の製造方法並びに配線基板
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
JP3666411B2 (ja) * 2001-05-07 2005-06-29 ソニー株式会社 高周波モジュール装置
JP4318417B2 (ja) * 2001-10-05 2009-08-26 ソニー株式会社 高周波モジュール基板装置
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices
JP4736451B2 (ja) * 2005-02-03 2011-07-27 パナソニック株式会社 多層配線基板とその製造方法、および多層配線基板を用いた半導体パッケージと電子機器
US7531416B2 (en) * 2005-12-21 2009-05-12 E. I. Du Pont De Nemours And Company Thick film capacitors on ceramic interconnect substrates
JP2009277940A (ja) * 2008-05-15 2009-11-26 Panasonic Corp 半導体パッケージ、実装用回路基板および実装構造体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168236A (ja) * 1999-12-07 2001-06-22 Matsushita Electronics Industry Corp 半導体装置
JP2004140295A (ja) * 2002-10-21 2004-05-13 Shinko Electric Ind Co Ltd 高周波素子用基板及び電子装置
JP2005328032A (ja) * 2004-04-16 2005-11-24 Canon Inc 半導体装置およびプリント回路板
JP2005340676A (ja) * 2004-05-31 2005-12-08 Matsushita Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
CN101889341B (zh) 2012-12-26
TW201021173A (en) 2010-06-01
JPWO2010041376A1 (ja) 2012-03-01
CN101889341A (zh) 2010-11-17
US20100265684A1 (en) 2010-10-21
US8213185B2 (en) 2012-07-03

Similar Documents

Publication Publication Date Title
WO2010041376A1 (ja) インターポーザ基板及び半導体装置
JP2006310858A (ja) 半導体パッケージとともに用いられる改良されたパッケージ基板のための方法およびシステム
JP6643714B2 (ja) 電子装置及び電子機器
JP2011096403A (ja) 同軸ケーブルハーネス
US20110103030A1 (en) Packages and Methods for Mitigating Plating Stub Effects
JP2005056961A (ja) インターポーザ
JP5051836B2 (ja) 半導体装置およびその設計方法
TW561558B (en) The digital signal transmission circuit and the design method thereof
JP5361024B2 (ja) 配線基板
CN102956605A (zh) 一种半导体部件及其制作方法
JP2013065657A (ja) プリント配線基板およびプリント配線基板の配線方法
JP5286694B2 (ja) 電子装置
JP2005327903A (ja) 半導体装置
TWI595609B (zh) 具有印刷濾波器的封裝
JP5133776B2 (ja) 電子部品の接続構造
US20230395557A1 (en) Semiconductor device with supporter against which bonding wire is disposed and method for prparing the same
US20230395558A1 (en) Semiconductor device with supporter against which bonding wire is disposed
JP6138422B2 (ja) 信号伝送線路とその製造方法
TWI312184B (ja)
JP4270147B2 (ja) マイクロ波回路装置
TWM605388U (zh) 應用於高頻頻段的封裝結構
JP2013222954A (ja) 半導体装置
US8766451B2 (en) Chip packaging structure
TWI288536B (en) Capacitance compensation differential-mode conductive line circuit layout structure
JP2011249551A (ja) インターポーザ基板とこれを用いた電子部品実装構造体

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980101282.1

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2010532782

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09818916

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12746596

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09818916

Country of ref document: EP

Kind code of ref document: A1