JPWO2010041376A1 - インターポーザ基板及び半導体装置 - Google Patents

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Abstract

インターポーザ基板（１０４）において、メッキスタブ導体（１４５Ａ）と接地導体（１６２）とはキャパシタ（１６０Ａ）を形成し、メッキスタブ導体（１４５Ｂ）と接地導体（１６２）とはキャパシタ（１６０Ｂ）を形成する。キャパシタ（１６０Ａ）及び（１６０Ｂ）の各容量値は、接続配線導体（１４２Ａ）を含む信号線及び接続配線導体（１４２Ｂ）を含む信号線を用いて差動伝送される各信号の位相差が１８０度になるように調整される。

Description

本発明は、インターポーザ基板と当該インターポーザ基板に実装された半導体素子とを備えた半導体装置、及びそのインターポーザ基板に関する。
近年、半導体装置は、ＢＧＡ（Ball Grid Array）又はＣＳＰ（Chip Size Package）などの多端子のパッケージに収められるようになってきている。このような半導体装置（一般的には、半導体パッケージともいう。）では、半導体素子がインターポーザ基板（一般的には、インターポーザともいう。）に実装され、さらに、インターポーザ基板がマザー基板（一般的には、マザーボードともいう。）等の基板に実装される。
図１９は、半導体素子１０２が実装された従来技術に係るインターポーザ基板１０４Ｐの平面図である。図１９において、半導体素子１０２は複数の端子１２１を備える。インターポーザ基板１０４Ｐの表面には複数の接続端子１４１（一般的には、入出力端子又は電極パッドともいう。）が形成されており、半導体素子１０２の各端子１２１とインターポーザ基板１０４Ｐの各接続端子１４１とはワイヤ１５１を用いて電気的に接続されている。なお、図１９では、各端子１２１と各接続端子１４１とはワイヤボンディングによって接続されているが、バンプを用いて接続される場合もある。
さらに、インターポーザ基板１０４Ｐの表面には、接続配線導体１４２が形成されている。各接続配線導体１４２の一端は１つの接続端子１４１に接続され、他端はインターポーザ基板１０４Ｐに形成されたビア導体１４４のうちの１つの一端に接続される。そして、各ビア導体１４４の他端はインターポーザ基板１０４Ｐの裏面又は内部に形成された配線に電気的に接続されている。さらに、インターポーザ基板１０４Ｐの裏面又は内部に形成された配線は、半田ボールなどを介してマザー基板の電極パッドに電気的に接続される。
ここで、一般に、インターポーザ基板１０４Ｐ上の各接続端子１４１には、電解メッキを用いて貴金属メッキ（例えば、金メッキ）処理が施される。この貴金属メッキ処理時に、インターポーザ基板１０４Ｐの外縁部からインターポーザ基板１０４Ｐ上に形成された配線を介して各接続端子１４１に通電される。通電後に、通電に用いられた配線の一部は各接続端子１４１と各ビア導体１４４とを接続する接続配線導体１４２として用いられるが、残りの部分は各ビア導体１４４からインターポーザ基板１０４Ｐの外縁部まで延在するメッキスタブ導体１４５（plating stub conductor。一般的には、メッキ線ともいう。）として残存する。すなわち、各メッキスタブ導体１４５の一端はビア導体１４４に接続され、他端は開放端であってインターポーザ基板１０４Ｐの外縁部において開放端部を形成している。
インターポーザ基板１０４Ｐ上のメッキスタブ導体１４５が接続配線導体１４２を介して伝送される伝送信号の波形に悪影響を与えることが知られている。例えば、特許文献１には、メッキスタブ導体に接続された接続配線導体に入力された入力信号と、当該入力信号がメッキスタブ導体の開放端で反射した反射信号とが干渉して入力信号に波形歪が生じるという課題が指摘されている。この課題を解決するために、特許文献１には、メッキスタブ導体の残存をなくすことが提案されている。また、特許文献２では、同様の課題を解決するために、メッキスタブ導体を終端抵抗に接続することが提案されている。
特開昭６４−５０４５０号公報。 特開２００５−３２８０３２号公報。
ところで、電子機器では、伝送される信号の高速化はさらに進んでおり、ギガヘルツの周波数を有する高周波の信号が伝送されるようになってきている。一方、ＩＣ（Integrated Circuit）自体に関しては、システムＬＳＩ（Large Scale Integration）に代表されるように、多機能化、モジュール化、及び高密度化が進んでいる。高密度に実装され、かつ高周波の信号を扱う半導体装置では、上述した特許文献１及び２において指摘された課題とは全く異なる課題が生じる可能性がある。
半導体素子１０２は微細化及び多端子化が進んでおり、このため、図１９の半導体素子１０２に形成される複数の端子１２１も小ピッチ化が進んでいる。インターポーザ基板１０４Ｐ上の各接続端子１４１は、各端子１２１に対応して比較的小さいピッチで設けられている。そして、接続配線導体１４２は、接続端子１４１から離れるにつれて各接続配線導体１４２間の間隔が広くなるように形成されている。ここで、一般に、各接続配線導体１４２の他端に接続された各ビア導体１４４の外径は各接続配線導体１４２の幅よりも大きい。図１９では、インターポーザ基板１０４Ｐをより小型にするために、隣り合う接続配線導体１４２に接続されるビア導体１４４の位置は、インターポーザ基板１０４Ｐの外縁部からの距離が互いに異なるようにずらされている。
このようにインターポーザ基板１０４Ｐ上の空間的な制約などにより、各接続配線導体１４２の長さは互いに異なり、各接続配線導体１４２の電気抵抗もまた互いに異なる。従って、半導体素子１０２とマザー基板との間でインターポーザ基板１０４Ｐを介して送受信される複数の伝送信号の伝送時間は互いに異なる。
図２０は、図１９の半導体素子１０２の端子１２１Ａから出力された送信信号Ｐと、端子１２１Ｂから出力された送信信号Ｎとを示すタイミングチャートである。図２０において、送信信号Ｐ及びＮは周期Ｔを有し１対の差動信号を構成している。差動伝送では、図２０に示すように、互いに１８０度の位相差を有する送信信号Ｐ及びＮの電位差（Ｐ−Ｎ）を用いて「１」又は「０」のデータが送信される。例えば、図２０において、データ値「０」を有するデータＤ１及びＤ３が送信されるときには電位差（Ｐ−Ｎ）は負の値に設定され、データ値「１」を有するデータＤ２及びＤ４が送信されるときには電位差（Ｐ−Ｎ）は正の値に設定される。
図１９において、送信信号Ｐは半導体素子１０２の端子１２１Ａから、ワイヤ１５１Ａ、接続配線導体１４２Ａ、ビア導体１４４Ａを介してマザー基板の電極パッドに出力される。また、送信信号Ｎは半導体素子１０２の端子１２１Ｂから、ワイヤ１５１Ｂ、接続配線導体１４２Ｂ、ビア導体１４４Ｂを介してマザー基板の別の電極パッドに出力される。図２１は、図２０の送信信号がマザー基板の１対の電極パッドで受信されたときの受信信号Ｐ１及びＮ１を示すタイミングチャートである。上述したように、接続配線導体１４２Ａ及び１４２Ｂの長さは互いに異なるので、図２１に示すように、受信信号Ｐ１及びＮ１の間で位相差Ａ１が生じる。この位相差Ａ１の大きさが差動信号の周期Ｔに比較して十分に小さいときにはデータＤ１〜Ｄ４を正確に伝送できるが、位相差Ａ１の大きさが差動信号の周期Ｔに対して無視できないほど大きくなると、データＤ１〜Ｄ４を正確に伝送できない。特に、差動信号の周期Ｔが小さいほど位相差Ａ１の影響は大きくなり、データを正確に差動伝送できないという問題が生じる。
本発明の目的は以上の問題点を解決し、従来技術に比較して高周波の信号を高精度で伝送できる半導体装置及びそのインターポーザ基板を提供することにある。
第１の発明に係るインターポーザ基板は、インターポーザ基板の表面に実装され複数の端子を有する半導体素子と、複数の電極パッドを備えたマザー基板との間に設けられかつ接地導体を有するインターポーザ基板とを備えた半導体装置のためのインターポーザ基板において、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたことを特徴とする。
上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つは、蛇行した形状を有することを特徴とする。
また、上記インターポーザ基板において、上記蛇行した形状は直線を折り曲げた形状であることを特徴とする。
さらに、上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つの幅は、他のストリップ導体の幅よりも大きいことを特徴とする。
またさらに、上記インターポーザ基板において、上記信号線のうちの少なくとも１つは、上記インターポーザ基板の表面に上記接地導体に対向するように形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有する少なくとも１つの別のストリップ導体をさらに備えたことを特徴とする。
また、上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つは、枝分かれした形状を有することを特徴とする。
さらに、上記インターポーザ基板において、上記接地導体は、上記各ストリップ導体の少なくとも一部に対向して上記各キャパシタを形成することを特徴とする。
またさらに、上記インターポーザ基板において、上記接地導体は上記インターポーザ基板の表面に形成されたことを特徴とする請求項１から７までのうちのいずれか１つの請求項記載のインターポーザ基板。
また、上記インターポーザ基板において、上記複数の信号線は１対の差動信号を伝送するための第１及び第２の信号線を含み、上記第１の信号線のストリップ導体と上記接地導体とによって形成される第１のキャパシタの容量値と、上記第２の信号線のストリップ導体と上記接地導体とによって形成される第２のキャパシタの容量値とは、上記第１及び第２の信号線に接続された上記半導体素子の１対の端子において、又は上記第１及び第２の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の差動信号間の位相差が実質的に１８０度になるように調整されたことを特徴とする。
さらに、上記インターポーザ基板において、上記第１の信号線のストリップ導体の幅と上記第２の信号線のストリップ導体の幅とは互いに異なることを特徴とする請求項９記載のインターポーザ基板。
またさらに、上記インターポーザ基板において、上記第１及び第２の信号線のうちの一方の信号線のストリップ導体のみが上記接地導体との間で上記キャパシタを形成することを特徴とする。
また、上記インターポーザ基板において、上記複数の信号線は１対の伝送信号を伝送するための第３及び第４の信号線を含み、上記第２の信号線のストリップ導体と上記接地導体とによって形成される第３のキャパシタの容量値と、上記第４の信号線のストリップ導体と上記接地導体とによって形成される第４のキャパシタの容量値とは、上記第３及び第４の信号線に接続された上記半導体素子の１対の端子において、又は上記第３及び第４の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の伝送信号間の位相差が実質的に０度になるように調整されたことを特徴とする。
さらに、上記インターポーザ基板において、上記各接続配線導体及び上記各ストリップ導体はそれぞれ上記インターポーザ基板の表面にメッキ処理によって形成されたことを特徴とする。
第２の発明に係る半導体装置は、上記インターポーザ基板と、上記インターポーザ基板に実装された上記半導体素子とを備えたことを特徴とする。
また、上記半導体装置において、上記インターポーザ基板の裏面に形成され、上記各ビア導体の他端と上記外部基板の各電極パッドとを電気的に接続する複数の半田ボールをさらに備えたことを特徴とする。
本発明に係るインターポーザ基板及び当該インターポーザ基板を備えた半導体装置によれば、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたので、従来技術に比較して高周波の信号を高精度で伝送できる。
本発明の第１の実施形態に係る半導体装置１００の断面図（図２のラインＡ−Ｂに沿った断面図）である。 図１のインターポーザ基板１０４の平面図である。 図２の接続配線導体１４２Ｂを含む信号線の等価回路図である。 図２のインターポーザ基板１０４のメッキスタブ導体１４５Ａ及び１４５Ｂを含む拡大図である。 図１の半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ及びＮｔを示すタイミングチャートである。 図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒを示すタイミングチャートである。 図１の半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ１及びＮｔ１を示すタイミングチャートである。 図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１を示すタイミングチャートである。 本発明の第２の実施形態に係るインターポーザ基板１０４Ａのメッキスタブ導体１４５Ａ及び１４５Ｂ−１を含む拡大図である。 本発明の第３の実施形態に係るインターポーザ基板１０４Ｂのメッキスタブ導体１４５Ａ及び１４５Ｂ−１ならびに接地導体１６２Ａを含む拡大図である。 本発明の第４の実施形態に係るインターポーザ基板１０４Ｃのメッキスタブ導体１４５Ａ−１及び１４５Ｂ−２を含む拡大図である。 本発明の第５の実施形態に係るインターポーザ基板１０４Ｄのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびにストリップ導体１４５Ａ−２を含む拡大図である。 本発明の第６の実施形態に係るインターポーザ基板１０４Ｅのメッキスタブ導体１４５Ａ及び１４５Ｂ−２、ストリップ導体１４５Ａ−２及び接地導体１６２Ｂを含む拡大図である。 本発明の第７の実施形態に係るインターポーザ基板１０４Ｆのメッキスタブ導体１４５Ａ−３及び１４５Ｂを含む拡大図である。 本発明の第８の実施形態に係るインターポーザ基板１０４Ｇのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびに切欠部１６２ｈを有する接地導体１６２を含む拡大図である。 本発明の第９の実施形態に係るインターポーザ基板１０４Ｈのメッキスタブ導体１４５Ａ及び１４５Ｂ−３を含む拡大図である。 本発明の第１０の実施形態に係るインターポーザ基板１０４Ｉのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびに接地導体１６２Ｃを含む拡大図である。 本発明の第１４の実施形態に係る半導体装置１００Ａの断面図（図２のラインＡ−Ｂに沿った断面図）である。 従来技術に係るインターポーザ基板１０４Ｐの平面図である。 図１９の半導体素子１０２の端子１２１Ａから出力された送信信号Ｐと、端子１２１Ｂから出力された送信信号Ｎとを示すタイミングチャートである。 図２０の送信信号がマザー基板の１対の電極パッドで受信されたときの受信信号Ｐ１及びＮ１を示すタイミングチャートである。
以下、本発明に係る実施形態について図面を参照して説明する。なお、同様の構成要素については同一の符号を付している。
第１の実施形態．
図１は本発明の第１の実施形態に係る半導体装置１００の断面図（図２のラインＡ−Ｂに沿った断面図）であり、図２は図１のインターポーザ基板１０４の平面図であり、図４は図２のインターポーザ基板１０４のメッキスタブ導体１４５Ａ及び１４５Ｂを含む拡大図である。また、図３は図２の接続配線導体１４２Ｂを含む信号線の等価回路図である。なお、以下の図４及び図９〜図１７において、接続配線導体１４２Ａ及び１４２Ｂ以外の接続配線導体１４２及び当該接続配線導体１４２に接続されている構成要素の記載を省略する。
図１において、インターポーザ基板１０４は、当該インターポーザ基板１０４の表面に実装され複数の端子１２１を有する半導体素子１０２と、複数の電極パッド３１０を備えたマザー基板３００との間に設けられかつ接地導体１６２を有するインターポーザ基板１０４とを備えた半導体装置１００のためのインターポーザ基板であって、インターポーザ基板１０４は、当該インターポーザ基板１０４に形成された複数の信号線を介して、上記半導体素子１０２の複数の端子１２１と上記マザー基板３００の複数の電極パッド３１０との間で複数の信号を伝送する。ここで、上記各信号線は、（ａ）インターポーザ基板１０４の表面に形成され、半導体素子１０２の複数の端子１２１のうちの１つに電気的に接続された一端を有する接続配線導体１４２と、（ｂ）接続配線導体１４２の他端に接続された一端と、マザー基板３００の複数の電極パッド３１０のうちの１つに電気的に接続された他端とを有するビア導体１４４と、（ｃ）インターポーザ基板１０４の表面に形成され、ビア導体１４４の一端に接続された一端と、開放端である他端とを有するストリップ導体であるメッキスタブ導体１４５とを備える。さらに、各メッキスタブ導体１４５及び接地導体１６２は、少なくとも１つのメッキスタブ導体１４５と接地導体１６２が互いに対向して少なくとも１つのキャパシタ１６０Ａ，１６０Ｂを形成するように形成され、各キャパシタ１６０Ａ，１６０Ｂの容量値Ｃａ，Ｃｂは、各信号線を介して伝送された各信号の位相が各信号線の一端において互いに所定の関係を有するように調整されたことを特徴としている。
図１及び図２において、半導体装置１００は、半導体素子１０２と、当該半導体素子１０２が実装されたインターポーザ基板１０４とを備えて構成され、半田ボール２１０Ｇを含む複数の半田ボール２１０を用いてマザー基板３００に実装されている。半導体素子１０２は、デジタルテレビジョン放送信号などの約２ＧＨｚの周波数を有する高周波デジタル信号を１Ｇｂｐｓ〜５Ｇｂｐｓの処理速度で処理するためのＬＳＩが組み込まれたＩＣチップである。半導体素子１０２は、高周波デジタル信号を入出力するための複数の端子１２１を有する。
また、図１及び図２において、インターポーザ基板１０４は、半導体素子１０２の各端子１２１をマザー基板３００の各電極パッド３１０に電気的に接続するために設けられる。本実施形態において、インターポーザ基板１０４は、２ｃｍ×２ｃｍ×１００μｍのサイズを有する。インターポーザ基板１０４は、誘電体にてなる絶縁層１６４の表面に形成された複数の接続端子１４１、複数の接続配線導体１４２、及びストリップ導体である複数のメッキスタブ導体１４５と、絶縁層１６４内に形成された複数のビア導体１４４と、絶縁層１６４の裏面に形成された複数の電極パッド１７１と、絶縁層１６４内に形成された接地導体１６２とを備えて構成される。ここで、接地導体１６２は、図２に示すように、複数のビア導体１４４のうちの１つのビア導体１４４Ｇと、複数の電極パッド１７１のうちの１つの電極パッド１７１Ｇと、半田ボール１７１Ｇと、マザー基板３００の電極パッド３１０Ｇとを介してマザー基板３００のグランド配線３３０に接続されている。
接続端子１４１はそれぞれ半導体素子１０２の複数の端子１２１に対応して設けられ、ワイヤ１５１を用いて各端子１２１にワイヤボンディングされている。接続配線導体１４２の一端はそれぞれ接続端子１４１に接続され、他端はそれぞれビア導体１４４の一端に接続されている。ここで、接続配線導体１４２は、接続端子１４１から離れるほど各接続配線導体１４２間の間隔が広くなるように形成されている。ビア導体１４４は層間接続部であり、ビア導体１４４の他端はインターポーザ基板１０４の裏面に形成された電極パッド１７１に電気的に接続されている。図２では、各ビア導体１４４の外径は各接続配線導体１４２の幅よりも大きい。また、インターポーザ基板１０４をより小型にするために、隣り合う接続配線導体１４２に接続されるビア導体１４４の位置は、インターポーザ基板１０４の外縁部からの距離が互いに異なるようにずらされている。さらに、電極パッド１７１上に半田ボール２１０が形成されている。インターポーザ基板１０４は、半田ボール２１０を介して、マザー基板３００の電極パッド３１０及びマザー基板３００に形成された信号配線３２０に電気的に接続されている。
インターポーザ基板１０４上の各接続端子１４１には、電解メッキを用いて貴金属メッキ（例えば、金メッキ）処理が施される。この貴金属メッキ処理時に、インターポーザ基板１０４の外縁部からインターポーザ基板１０４上に形成されたメッキスタブ導体１４５及び接続配線導体１４２を介して各接続端子１４１に通電される。メッキスタブ導体１４５の一端はビア導体１４を介して接続配線導体１４２に接続され、他端は開放端であってインターポーザ基板１０４の外縁部において開放端部を形成している。メッキスタブ導体１４５は、上記通電後に他端が開放されたままで残存している。なお、各接続配線導体１４２及び各メッキスタブ導体１４５はそれぞれインターポーザ基板１０４の表面にメッキ処理によって形成される。
以上のように構成することにより、半導体素子１０２の各端子１２１とマザー基板の各電極パッド３１０との間で、ワイヤ１５１、接続端子１４１、接続配線導体１４２、ビア導体１４４、電極パッド１７１及び半田ボール２１０を介して高周波デジタル信号が送受信される。なお、インターポーザ基板１０４において、互いに電気的に接続された接続配線導体１４２とビア導体１４４とメッキスタブ導体１４５との各組は、半導体素子１０２の端子１２１とマザー基板３００の電極パッド３１０との間で高周波デジタル信号を送受信するための信号線を構成する。
次に、複数の接続配線導体１４２のうちの２つの接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む１対の信号線（第１及び第２の信号線である。）を用いて高周波デジタル信号である１対の差動信号を差動伝送する場合の動作を説明する。図２に示すように、接続配線導体１４２Ａの一端は複数の接続端子１４１のうちの１つの接続端子１４１Ａに接続され、他端は複数のビア導体１４４のうちの１つのビア導体１４４Ａの一端に接続されている。さらに、接続端子１４１Ａは複数のワイヤ１５１のうちの１つのワイヤ１４１Ａを用いて、半導体素子１０２の複数の端子１２１のうちの１つの端子１２１Ａに接続されている。また、ビア導体１４４Ａの他端は１つの電極パッド１７１を介して半田ボール１７１に接続されている。接続配線導体１４２Ａと同様に、接続配線導体１４２Ｂの一端は複数の接続端子１４１のうちの１つの接続端子１４１Ｂに接続され、他端は複数のビア導体１４４のうちの１つのビア導体１４４Ｂの一端に接続されている。さらに、接続端子１４１Ｂは複数のワイヤ１５１のうちの１つのワイヤ１４１Ｂを用いて、半導体素子１０２の複数の端子１２１のうちの１つの端子１２１Ｂに接続されている。また、ビア導体１４４Ｂの他端は１つの電極パッド１７１を介して半田ボール１７１に接続されている。なお、端子１２１Ａ及び１２１Ｂは差動ペア端子を構成する。
ここで、図４に示すように、メッキスタブ導体１４５Ａは接続配線導体１４２Ａと同一の幅を有する直線の形状を有するように形成されている。メッキスタブ導体１４５Ａと接地導体１６２とは、絶縁層１６４を挟んで互いに対向して容量値Ｃａを有するキャパシタ１６０Ａを形成する。また、メッキスタブ導体１４５Ｂは、接続配線導体１４２Ｂと同一の幅の蛇行した形状（メアンダ形状）を有するように形成されている。メッキスタブ導体１４５Ｂと接地導体１６２とは、絶縁層１６４を挟んで互いに対向して容量値Ｃｂを有するキャパシタ１６０Ｂを形成する。
図３に示すように、高周波デジタル信号の伝送時に、接続配線導体１４２Ｂは接続端子１４１Ｂとビア導体１４４Ｂとの間に接続されかつインダクタンスＬ１を有するインダクタとして振る舞う。また、電極パッド１７１、半田ボール２１０及び電極パッド３１０は、ビア導体１４４Ｂに接続されたインダクタンスＬ２を有するインダクタとして振る舞う。さらに、高周波デジタル信号の伝送時に、メッキスタブ導体１４５Ｂはオープンスタブ導体として振る舞う。メッキスタブ導体１４５Ｂと接地導体１６２とは互いに対向して容量値Ｃｂを有するキャパシタ１６０Ｂを形成し、キャパシタ１６０Ｂは、接続配線導体１４２Ｂを介して送受信される高周波デジタル信号を容量値Ｃｂに応じて遅延させる。ここで、容量値Ｃｂは、メッキスタブ導体１４５Ｂのうち接地導体１６２に対向する部分の面積が大きいほど大きくなり、この面積は、メッキスタブ導体１４５Ｂの長手方向の長さ（すなわち、蛇行の形状。）によって決定される。
同様に、メッキスタブ導体１４５Ａと接地導体１６２とは互いに対向して、容量値Ｃａを有するキャパシタ１６０Ａを形成し、キャパシタ１６０Ａは、接続配線導体１４２Ａを介して送受信される信号を容量値Ｃａに応じて遅延させる。ここで、容量値Ｃａは、メッキスタブ導体１４５Ａのうち接地導体１６２に対向する部分の面積が大きいほど大きくなる。
本実施形態において、半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、ビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、上記１対の差動信号間の位相差が実質的に１８０度になるように調整される。また、マザー基板３００から半導体素子１０２に１対の差動信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて上記１対の差動信号間の位相差が実質的に１８０度になるように調整される。
図５は、図１の半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ及びＮｔを示すタイミングチャートである。また、図６は、図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒを示すタイミングチャートである。図５において、送信信号Ｐｔ及びＮｔは周期Ｔを有し１対の差動信号を構成している。差動伝送では、図５に示すように、互いに１８０度の位相差を有する送信信号Ｐｔ及びＮｔの電位差（Ｐ−Ｎ）を用いて「１」又は「０」のデータが送信される。例えば、図５において、データ値「０」を有するデータＤ１及びＤ３が送信されるときには電位差（Ｐ−Ｎ）は負の値に設定され、データ値「１」を有するデータＤ２及びＤ４が送信されるときには電位差（Ｐ−Ｎ）は正の値に設定される。また、図６に示すように、本実施形態において、図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒの位相差が実質的に１８０度になるように調整されているので、従来技術に比較して正確にデータＤ１〜Ｄ４を伝送できる。
次に、複数の接続配線導体１４２のうちの２つの接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む１対の信号線（第３及び第４の信号線である。）を用いて高周波デジタル信号である１対の伝送信号をシングルエンド伝送する場合の動作を説明する。本実施形態において、半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、ビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、上記１対の差動信号間の位相差が実質的に０度になるように調整される。また、マザー基板３００から半導体素子１０２に１対の伝送信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて上記１対の差動信号間の位相差が実質的に０度になるように調整される。
図７は、図１の半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ１及びＮｔ１を示すタイミングチャートである。また、図８は、図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１を示すタイミングチャートである。図７において、送信信号Ｐｔ１及びＮｔ１は周期Ｔを有し互いに同位相の１対の伝送信号を構成している。また、図８に示すように、本実施形態において、図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１の位相差が実質的に０度になるように調整されているので、マザー基板３００において受信信号Ｐｒ１及びＮｒ１を互いに関連させて処理するときの処理精度を従来技術に比較して向上できる。
次に、本実施形態に係るインターポーザ基板１０４の奏する効果を説明する。接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む第１及び第２の信号線を用いて差動伝送を行う場合、接続配線導体１４２Ａ及び１４２Ｂの各一端に、互いに１８０度の位相差を有する差動信号が入力される。しかしながら、上述したように、従来は、接続配線導体１４２Ａ及び１４２Ｂの長さ及び電気抵抗の違いに起因して接続配線導体１４２Ａ及び１４２Ｂの各他端から出力される差動信号間の位相差は１８０度からずれてしまう。例えば、発明者らが、マザー基板３００及び半導体装置１００の設計ＣＡＤデータ等に基づいてシミュレーションによって受信された差動信号間の伝送時間の差を計算したところ、以下の結果が得られた。１００μｍの厚みのガラスエポキシ基板上に配線幅５０μｍのマイクロストリップ配線が形成されており、２ＧＨｚの高周波の差動信号を伝送する場合に、伝送経路長の差が２ｍｍであるとき、伝送時間の差は約０．７５ピコ秒であった。この場合、差動信号間で位相差が１８０度から約１０％ずれる。このように、２ＧＨｚの高周波の差動信号では、位相差の１８０度からのずれの量が差動信号の周期に対して無視できないほど大きくなり、データを正確に差動伝送できないという課題があった。
上記課題を解決するために、信号配線１４２Ａ及び１４２Ｂの長さを互いに等しくすることが考えられる。しかしながら、接続配線導体１４２の設計を変更することは他の配線などの設計にも影響を及ぼす。また、半導体素子１０２は、システムＬＳＩなどによって構成されており、高度に複雑化しており、従来に比較して端子１２０の数も増える傾向にある（多端子化）。さらに、インターポーザ基板１０４の小型化及び省スペース化のために各接続配線導体１４２の長さや、ビア導体１４４の位置の自由度は非常に小さい。このため、接続配線導体１４２を介して伝送される各信号の伝達経路長を揃えるように、各接続配線導体１４２の長さや、ビア導体１４４の位置を設計することは、実際には極めて難しい。
一方、本実施形態に係るインターポーザ基板１０４は、図１９に示す従来技術に係るインターポーザ基板１０４Ｐに比較して、接続配線導体１４２Ｂと同一の幅の直線形状を有するメッキスタブ導体１４５Ｐを、メアンダ形状を有するメッキスタブ導体１４５Ｂに置き換えて接地導体１６２とメッキスタブ導体１４５Ｂによってキャパシタ１６０Ｂを形成したものでる。さらに、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて、又はビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、受信された１対の差動信号間の位相差が実質的に１８０度になるように調整される。
メッキスタブ導体１４５Ａ及び１４５Ｂを含むメッキスタブ導体１４５は、半導体素子１０２とマザー基板３００との間の信号の伝送には直接的には寄与していない。また、図２に示すように、ビア導体１４４よりも外側に形成されたメッキスタブ導体１４５が残存しているインターポーザ基板１０４の外縁近傍部は、半導体素子１０２の近傍に比較して配線密度が小さいので、設計上の自由度が大きい。また、従来から、インターポーザ基板１０４の内部には、電位の基準値を設定するための構成要素として、マザー基板３００のグランド配線３３０に接続された接地導体１６２が設けられている。このため、本実施形態のように接地導体１６２とメッキスタブ導体１４５Ａとの間でキャパシタ１６０Ａを形成し、接地導体１６２とメッキスタブ導体１４５Ｂとの間でキャパシタ１６０Ｂを形成することは、従来のインターポーザ基板１０４Ｐにおける他の配線などの設計に与える影響が比較的小さい。従って、接続配線導体１４２の長さを揃えるなどの他の手法に比べて、比較的容易に、半導体装置１００Ａに入出力される信号の位相を調整することができる。また、メッキスタブ導体１４５は貴金属メッキ処理で形成されるので、その長さ又は面積を比較的容易に調整できる。
従って、本実施形態によれば、従来技術に係るインターポーザ基板１０４Ｐの接続配線導体１４２などの配線の設計に影響を及ぼすことなく、従来技術に比較して高周波デジタル信号を高精度で伝送できる。
なお、メッキスタブ導体１４５Ｂの幅を接続配線導体１４２Ｂの幅と同一にして、メッキスタブ導体１４５Ｂの特性インピーダンスと接続配線導体１４２Ｂの特性インピーダンスとを同一にすることが望ましい。これにより、貴金属メッキ処理時にメッキスタブ導体１４５Ｂと接続配線導体１４２Ｂとでエッチング速度が変わらない。
また、メッキスタブ導体１４５Ａを、メッキスタブ導体１４５Ｂと同様にメアンダ形状で形成してもよい。
第２の実施形態．
図９は、本発明の第２の実施形態に係るインターポーザ基板１０４Ａのメッキスタブ導体１４５Ａ及び１４５Ｂ−１を含む拡大図である。本実施形態は、第１の実施形態に比較して、メアンダ形状を有するメッキスタブ導体１４５Ｂに代えて、直線を折り曲げた形状を有するメッキスタブ導体１４５Ｂ−１を形成したことを特徴としている。図９において、メッキスタブ導体１４５Ｂ−１と接地導体１６２とは、絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ−１を形成する。
本実施形態によれば、湾曲した形状を有するメッキスタブ導体１４５Ｂを形成する場合に比べて、インターポーザ基板１０４Ａの表面のスペースを効率的に利用でき、メッキスタブ導体１４５Ｂよりも長いメッキスタブ導体１４５Ｂ−１を形成できる。このため、第１の実施形態に比較して、キャパシタ１６０Ｂ−１の容量値を大きくして、接続配線導体１４２Ｂを介して伝送される信号の遅延量を大きくできる。
なお、メッキスタブ導体１４５Ａを、メッキスタブ導体１４５Ｂ−１と同様に直線を折り曲げた形状で形成してもよい。
第３の実施形態．
図１０は、本発明の第３の実施形態に係るインターポーザ基板１０４Ｂのメッキスタブ導体１４５Ａ及び１４５Ｂ−１ならびに接地導体１６２Ａを含む拡大図である。本実施形態は、第２の実施形態に比較して、インターポーザ基板１０４Ｂの表面に櫛形の接地導体１６２Ａを形成したことを特徴としている。図１０において、メッキスタブ導体１４５Ｂ−１と接地導体１６２Ａとは互いに対向してキャパシタ１６０Ｂ−２を形成する。メッキスタブ導体１４５Ｂ−１の長さ及び接地導体１６２Ａの面積を大きくすることにより、キャパシタ１６０Ｂ−２の容量値を大きくして、接続配線導体１４２Ｂを介して伝送される信号の遅延量を大きくできる。
第４の実施形態．
図１１は、本発明の第４の実施形態に係るインターポーザ基板１０４Ｃのメッキスタブ導体１４５Ａ−１及び１４５Ｂ−２を含む拡大図である。本実施形態は、第１の実施形態に比較して、以下の点が異なる。
（ａ）メッキスタブ導体１４５Ａに代えて、接続配線導体１４２Ａの幅Ｗａより大きい幅Ｗｓａの直線形状を有するメッキスタブ導体１４５Ａ−１を形成したこと。
（ｂ）メッキスタブ導体１４５Ｂに代えて、接続配線導体１４２Ｂの幅Ｗｂと同一の幅Ｗｓｂの直線形状を有するメッキスタブ導体１４５Ｂ−２を形成したこと。
図１１において、メッキスタブ導体１４５Ａ−１と接地導体１６２とは絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ａ−１を形成し、メッキスタブ導体１４５Ｂ−２と接地導体１６２とは絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ−３を形成する。メッキスタブ導体１４５Ａ−１の幅を大きくすることによりメッキスタブ導体１４５Ａ−１の面積を大きくして、キャパシタ１６０Ａ−１の容量値を大きくできる。これにより、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
なお、メッキスタブ導体１４５Ａ−１及び１４５Ｂ−２のうちの少なくとも１つは、メアンダ形状又は直線を折り曲げた形状を有していてもよい。
第５の実施形態．
図１２は、本発明の第５の実施形態に係るインターポーザ基板１０４Ｄのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびにストリップ導体１４５Ａ−２を含む拡大図である。本実施形態は、第４の実施形態に比較して、メッキスタブ導体１４５Ａ−１に代えて、第１の実施形態のメッキスタブ導体１４５Ａ、及びビア導体１４４Ａに接続された一端と開放端である他端とを有するストリップ導体１４５Ａ−２を形成したことを特徴としている。メッキスタブ導体１４５Ａ及び１４５Ａ−２は接地導体１６２に対向している。図１２において、ストリップ導体１４５Ａ−２はオープンスタブ導体として振る舞い、メッキスタブ導体１４５Ａ及びストリップ導体１４５Ａ−２と、接地導体１６２とは互いに対向してキャパシタ１６０Ａ−２を形成する。
本実施形態によれば、ビア導体１４４Ａにストリップ導体１４５Ａ−２をさらに接続することにより、接続配線導体１４２Ａにビア導体１４４Ａを介して接続されるオープンスタブ導体の面積を広くしてキャパシタ１６０Ａ−２の容量値を大きくできる。これにより、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
なお、本実施形態において、１つのストリップ導体１４５Ａ−２をビア導体１４４Ａに接続したが、本発明はこれに限られず、ビア導体１４４Ａに接続された一端と開放端である他端とを有する複数のストリップ導体を形成してもよい。また、ビア導体１４４Ｂに接続された一端と開放端である他端とを有する少なくとも１つのストリップ導体を形成してもよい。さらに、メッキスタブ導体１４５Ａ、１４５Ｂ−２及びストリップ導体１４５−２の形状は、メアンダ形状又は直線を折り曲げた形状であってもよい。また、メッキスタブ導体１４５Ａ、１４５Ｂ−２及びストリップ導体１４５−２の幅は互いに異なっていてもよい。
第６の実施形態．
図１３は、本発明の第６の実施形態に係るインターポーザ基板１０４Ｅのメッキスタブ導体１４５Ａ及び１４５Ｂ−２、ストリップ導体１４５Ａ−２及び接地導体１６２Ｂを含む拡大図である。本実施形態は、第５の実施形態に比較して、インターポーザ基板１０４Ｅの表面において、メッキスタブ導体１４５Ａとストリップ導体１４５Ａ−２との間に長方形の接地導体１６２Ｂを形成したことを特徴としている。図１３において、メッキスタブ導体１４５Ａ及びストリップ導体１４５Ａ−２と、接地導体１６２Ｂとは互いに対向してキャパシタ１６０Ａ−３を形成する。接地導体１６２Ｂの面積を大きくすることにより、キャパシタ１６０Ａ−３の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
第７の実施形態．
図１４は、本発明の第７の実施形態に係るインターポーザ基板１０４Ｆのメッキスタブ導体１４５Ａ−３及び１４５Ｂを含む拡大図である。本実施形態は、第４の実施形態に比較して、メッキスタブ導体１４５Ａ−１に代えて、枝分かれした形状を有するメッキスタブ導体１４５Ａ−３を形成したことを特徴としている。図１４において、メッキスタブ導体１４５Ａ−３と接地導体１６２とは互いに対向してキャパシタ１６０Ａ−４を形成する。メッキスタブ導体１４５Ａ−３を枝分かれした形状で形成することによりメッキスタブ導体１４５Ａ−３の面積を大きくして、キャパシタ１６０Ａ−４の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
なお、メッキスタブ導体１４５Ｂ−２を、枝分かれした形状、メアンダ形状又は直線を折り曲げた形状で形成してもよい。また、メッキスタブ導体１４５Ａ−３及び１４５Ｂ−２の幅は互いに異なっていてもよい。さらに、図１２のストリップ導体１４５Ａ−２をビア導体１４４Ａに接続してもよい。また、接地導体１６２に対向し、ビア導体１４４Ｂに接続された一端と開放端である他端とを有するストリップ導体を、インターポーザ基板１０４Ｆの表面にさらに形成してもよい。
第８の実施形態．
図１５は、本発明の第８の実施形態に係るインターポーザ基板１０４Ｇのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびに切欠部１６２ｈを有する接地導体１６２を含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、第４の実施形態のメッキスタブ導体１４５Ｂ−２を形成し、接地導体１６２のうちメッキスタブ導体１４５Ｂ−２に対向する部分の一部に切欠部１６２ｈを設けたことを特徴としている。図１５において、メッキスタブ導体１４５Ｂ−２と、接地導体１６２のうちメッキスタブ導体１４５Ｂ−２に対向する部分とは、絶縁層１６４を挟んでキャパシタ１６０Ｂ−４を形成する。本実施形態によれば、切欠部１６２ｈを大きくすることにより、キャパシタ１６０Ｂ−４の容量値を小さくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を小さくできる。
なお、接地導体１６２のメッキスタブ導体１４５Ｂ−２に対向する部分全体に切欠１６２ｈを形成してもよい。この場合、キャパシタ１６０Ｂ−４は形成されず、キャパシタ１６０Ａのみが形成される。また、メッキスタブ導体１４５Ａ及び１４５Ｂ−２の形状は図１５に示したものに限られず、上述した第１、第２、第４、第５又は第７の実施形態と同様の形状であってもよい。
第９の実施形態．
図１６は、本発明の第９の実施形態に係るインターポーザ基板１０４Ｈのメッキスタブ導体１４５Ａ及び１４５Ｂ−３を含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、メッキスタブ導体１４５Ｂ−３を形成したことを特徴としている。メッキスタブ導体１４５Ｂ−３は、接続端子１４１Ｂの貴金属メッキ処理時に用いられたメッキスタブ導体１４５Ｂ−２（図１１参照）の開放端側の一部を除去することによって形成される。図１６において、メッキスタブ導体１４５Ｂ−３と、接地導体１６２とは、絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ−５を形成する。貴金属メッキ処理時に用いられたメッキスタブ導体１４５Ｂ−２から除去する部分を大きくすることにより、キャパシタ１６０Ｂ−５の容量値を小さくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を小さくできる。
第１０の実施形態．
図１７は、本発明の第１０の実施形態に係るインターポーザ基板１０４Ｉのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびに接地導体１６２Ｃを含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、第４の実施形態に係るメッキスタブ導体１４５Ｂ−２を形成し、インターポーザ基板１０４Ｉの表面においてメッキスタブ導体１４５Ｂ−２の近傍に長方形の形状を有する接地導体１６２Ｃを形成したことを特徴としている。図１７において、メッキスタブ導体１４５Ｂ−２と、接地導体１６２Ｃとは互いに対向してキャパシタ１６０Ｂ−６を形成する。接地導体１６２Ｃの長さを長くすることにより、キャパシタ１６０Ｂ−６の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
第１１の実施形態．
図１８は、本発明の第１４の実施形態に係る半導体装置１００Ａの断面図（図２のラインＡ−Ｂに沿った断面図）である。本実施形態に係る半導体装置１００Ａは、第１の実施形態に係る半導体装置１００に比較して、インターポーザ基板１０４の裏面に形成された複数の半田ボール２１０をさらに備えたことを特徴としている。本実施形態は、第１の実施形態と同様の効果を奏する。
上記各実施形態において、接続配線導体１４２Ａを含む信号線及び接続配線導体１４２Ｂを含む信号線を用いて高周波デジタル信号を差動伝送又はシングルエンド伝送した。しかしながら、本発明はこれに限られず、接続配線導体１４２と、ビア導体１４４と、メッキスタブ導体１４５とをそれぞれ含む３本以上の複数の信号線を介して、半導体素子１０２の３個以上の複数の端子１２１と、マザー基板３００の３個以上の複数の電極パッド３１０との間で３個以上の複数の信号を伝送してもよい。この場合、シングルエンド伝送された各信号を相互に関連させて処理する場合などには、当該各信号間の位相のずれがノイズの原因になることがある。このようなときには、各接続配線導体１４２を含む各信号線（図３参照。）の一端において上記各信号の位相が互いに所定の関係を有するように、各接続配線導体１４２に接続されている各メッキスタブ導体１４５を用いて形成されるキャパシタの容量値を調節すればよい。具体的には、上記各信号線の一端における送信信号の位相の関係と、上記各信号線の他端における受信信号の位相の関係とが同一になるように、上記各キャパシタのよう領地を調節すればよい。具体的には、上述した第１〜第１０の実施形態において説明したキャパシタ１６０Ａ、１６０Ａ−１〜１６０Ａ−４、１６０Ｂ及び１６０Ｂ−１〜１６０Ｂ−６のうちの少なくとも１つを用いて、各接続配線導体１４２に接続されている各メッキスタブ導体１４５を用いて形成されるキャパシタの容量値を調節すればよい。
上記各実施形態において、各インターポーザ基板１４０、１４０Ａ〜１４０Ｉの製造後に、メッキスタブ導体１４５の一部を除去してキャパシタ１６０Ａ、１６０Ａ−１〜１６０Ａ−４、１６０Ｂ及び１６０Ｂ−１〜１６０Ｂ−６の容量値を調整してもよい。例えば、第１の実施形態において、インターポーザ基板１０４に半導体素子１０２を搭載し、封止した後に、インターポーザ基板１０４の接続配線導体１４２Ａ及び１４２Ｂを介して半導体素子１０２に１対の差動信号を差動伝送するテストを行なう。そして、伝送された差動信号間の位相差を計測し、当該位相差を実質的に１８０度にするようにキャパシタ１６０Ａの容量値Ｃａ及びキャパシタ１６０Ｂの容量値Ｃｂを決定する。そして、決定された容量値Ｃａ及びＣｂに基づいてメッキスタブ導体１４５Ａ又は１４５Ｂの一部を除去する。
以上詳述したように、本発明に係るインターポーザ基板及び当該インターポーザ基板を備えた半導体装置によれば、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたので、従来技術に比較して高周波の信号を高精度で伝送できる。
１００，１００Ａ…半導体装置、
１０２…半導体素子、
１０４，１０４Ａ〜１０４Ｉ…インターポーザ基板、
１２１，１２１Ａ，１２１Ｂ…端子、
１４１，１４１Ａ，１４１Ｂ…接続端子、
１４２，１４２Ａ，１４２Ｂ…接続配線導体、
１４４，１４４Ａ，１４４Ｂ，１４４Ｇ…ビア導体、
１４５，１４５Ａ，１４５Ａ−１，１４５Ａ−３，１４５Ｂ−１〜１４５Ｂ−３…メッキスタブ導体、
１４５Ａ−２…ストリップ導体、
１５１，１５１Ａ，１５１Ｂ…ワイヤ、
１６０Ａ，１６０Ａ−１〜１６０Ａ−４，１６０Ｂ，１６０Ｂ−１〜１６０Ｂ−６…キャパシタ、
１６２，１６２Ａ，１６２Ｂ，１６２Ｃ…接地導体、
１６２ｈ…切欠部、
１６４…絶縁層、
１７１，１７１Ｇ…電極パッド、
２１０，２１０Ｇ…半田ボール、
３００…マザー基板、
３１０，３１０Ｇ…電極パッド、
３２０…信号配線、
３３０…グランド配線。
本発明は、インターポーザ基板と当該インターポーザ基板に実装された半導体素子とを備えた半導体装置、及びそのインターポーザ基板に関する。
近年、半導体装置は、ＢＧＡ（Ball Grid Array）又はＣＳＰ（Chip Size Package）などの多端子のパッケージに収められるようになってきている。このような半導体装置（一般的には、半導体パッケージともいう。）では、半導体素子がインターポーザ基板（一般的には、インターポーザともいう。）に実装され、さらに、インターポーザ基板がマザー基板（一般的には、マザーボードともいう。）等の基板に実装される。
図１９は、半導体素子１０２が実装された従来技術に係るインターポーザ基板１０４Ｐの平面図である。図１９において、半導体素子１０２は複数の端子１２１を備える。インターポーザ基板１０４Ｐの表面には複数の接続端子１４１（一般的には、入出力端子又は電極パッドともいう。）が形成されており、半導体素子１０２の各端子１２１とインターポーザ基板１０４Ｐの各接続端子１４１とはワイヤ１５１を用いて電気的に接続されている。なお、図１９では、各端子１２１と各接続端子１４１とはワイヤボンディングによって接続されているが、バンプを用いて接続される場合もある。
さらに、インターポーザ基板１０４Ｐの表面には、接続配線導体１４２が形成されている。各接続配線導体１４２の一端は１つの接続端子１４１に接続され、他端はインターポーザ基板１０４Ｐに形成されたビア導体１４４のうちの１つの一端に接続される。そして、各ビア導体１４４の他端はインターポーザ基板１０４Ｐの裏面又は内部に形成された配線に電気的に接続されている。さらに、インターポーザ基板１０４Ｐの裏面又は内部に形成された配線は、半田ボールなどを介してマザー基板の電極パッドに電気的に接続される。
ここで、一般に、インターポーザ基板１０４Ｐ上の各接続端子１４１には、電解メッキを用いて貴金属メッキ（例えば、金メッキ）処理が施される。この貴金属メッキ処理時に、インターポーザ基板１０４Ｐの外縁部からインターポーザ基板１０４Ｐ上に形成された配線を介して各接続端子１４１に通電される。通電後に、通電に用いられた配線の一部は各接続端子１４１と各ビア導体１４４とを接続する接続配線導体１４２として用いられるが、残りの部分は各ビア導体１４４からインターポーザ基板１０４Ｐの外縁部まで延在するメッキスタブ導体１４５（plating stub conductor。一般的には、メッキ線ともいう。）として残存する。すなわち、各メッキスタブ導体１４５の一端はビア導体１４４に接続され、他端は開放端であってインターポーザ基板１０４Ｐの外縁部において開放端部を形成している。
インターポーザ基板１０４Ｐ上のメッキスタブ導体１４５が接続配線導体１４２を介して伝送される伝送信号の波形に悪影響を与えることが知られている。例えば、特許文献１には、メッキスタブ導体に接続された接続配線導体に入力された入力信号と、当該入力信号がメッキスタブ導体の開放端で反射した反射信号とが干渉して入力信号に波形歪が生じるという課題が指摘されている。この課題を解決するために、特許文献１には、メッキスタブ導体の残存をなくすことが提案されている。また、特許文献２では、同様の課題を解決するために、メッキスタブ導体を終端抵抗に接続することが提案されている。
特開昭６４−５０４５０号公報。 特開２００５−３２８０３２号公報。
ところで、電子機器では、伝送される信号の高速化はさらに進んでおり、ギガヘルツの周波数を有する高周波の信号が伝送されるようになってきている。一方、ＩＣ（Integrated Circuit）自体に関しては、システムＬＳＩ（Large Scale Integration）に代表されるように、多機能化、モジュール化、及び高密度化が進んでいる。高密度に実装され、かつ高周波の信号を扱う半導体装置では、上述した特許文献１及び２において指摘された課題とは全く異なる課題が生じる可能性がある。
半導体素子１０２は微細化及び多端子化が進んでおり、このため、図１９の半導体素子１０２に形成される複数の端子１２１も小ピッチ化が進んでいる。インターポーザ基板１０４Ｐ上の各接続端子１４１は、各端子１２１に対応して比較的小さいピッチで設けられている。そして、接続配線導体１４２は、接続端子１４１から離れるにつれて各接続配線導体１４２間の間隔が広くなるように形成されている。ここで、一般に、各接続配線導体１４２の他端に接続された各ビア導体１４４の外径は各接続配線導体１４２の幅よりも大きい。図１９では、インターポーザ基板１０４Ｐをより小型にするために、隣り合う接続配線導体１４２に接続されるビア導体１４４の位置は、インターポーザ基板１０４Ｐの外縁部からの距離が互いに異なるようにずらされている。
このようにインターポーザ基板１０４Ｐ上の空間的な制約などにより、各接続配線導体１４２の長さは互いに異なり、各接続配線導体１４２の電気抵抗もまた互いに異なる。従って、半導体素子１０２とマザー基板との間でインターポーザ基板１０４Ｐを介して送受信される複数の伝送信号の伝送時間は互いに異なる。
図２０は、図１９の半導体素子１０２の端子１２１Ａから出力された送信信号Ｐと、端子１２１Ｂから出力された送信信号Ｎとを示すタイミングチャートである。図２０において、送信信号Ｐ及びＮは周期Ｔを有し１対の差動信号を構成している。差動伝送では、図２０に示すように、互いに１８０度の位相差を有する送信信号Ｐ及びＮの電位差（Ｐ−Ｎ）を用いて「１」又は「０」のデータが送信される。例えば、図２０において、データ値「０」を有するデータＤ１及びＤ３が送信されるときには電位差（Ｐ−Ｎ）は負の値に設定され、データ値「１」を有するデータＤ２及びＤ４が送信されるときには電位差（Ｐ−Ｎ）は正の値に設定される。
図１９において、送信信号Ｐは半導体素子１０２の端子１２１Ａから、ワイヤ１５１Ａ、接続配線導体１４２Ａ、ビア導体１４４Ａを介してマザー基板の電極パッドに出力される。また、送信信号Ｎは半導体素子１０２の端子１２１Ｂから、ワイヤ１５１Ｂ、接続配線導体１４２Ｂ、ビア導体１４４Ｂを介してマザー基板の別の電極パッドに出力される。図２１は、図２０の送信信号がマザー基板の１対の電極パッドで受信されたときの受信信号Ｐ１及びＮ１を示すタイミングチャートである。上述したように、接続配線導体１４２Ａ及び１４２Ｂの長さは互いに異なるので、図２１に示すように、受信信号Ｐ１及びＮ１の間で位相差Ａ１が生じる。この位相差Ａ１の大きさが差動信号の周期Ｔに比較して十分に小さいときにはデータＤ１〜Ｄ４を正確に伝送できるが、位相差Ａ１の大きさが差動信号の周期Ｔに対して無視できないほど大きくなると、データＤ１〜Ｄ４を正確に伝送できない。特に、差動信号の周期Ｔが小さいほど位相差Ａ１の影響は大きくなり、データを正確に差動伝送できないという問題が生じる。
本発明の目的は以上の問題点を解決し、従来技術に比較して高周波の信号を高精度で伝送できる半導体装置及びそのインターポーザ基板を提供することにある。
第１の発明に係るインターポーザ基板は、インターポーザ基板の表面に実装され複数の端子を有する半導体素子と、複数の電極パッドを備えたマザー基板との間に設けられかつ接地導体を有するインターポーザ基板を備えた半導体装置のためのインターポーザ基板において、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたことを特徴とする。
上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つは、蛇行した形状を有することを特徴とする。
また、上記インターポーザ基板において、上記蛇行した形状は直線を折り曲げた形状であることを特徴とする。
さらに、上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つの幅は、他のストリップ導体の幅よりも大きいことを特徴とする。
またさらに、上記インターポーザ基板において、上記信号線のうちの少なくとも１つは、上記インターポーザ基板の表面に上記接地導体に対向するように形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有する少なくとも１つの別のストリップ導体をさらに備えたことを特徴とする。
また、上記インターポーザ基板において、上記ストリップ導体のうちの少なくとも１つは、枝分かれした形状を有することを特徴とする。
さらに、上記インターポーザ基板において、上記接地導体は、上記各ストリップ導体の少なくとも一部に対向して上記各キャパシタを形成することを特徴とする。
またさらに、上記インターポーザ基板において、上記接地導体は上記インターポーザ基板の表面に形成されたことを特徴とする請求項１から７までのうちのいずれか１つの請求項記載のインターポーザ基板。
また、上記インターポーザ基板において、上記複数の信号線は１対の差動信号を伝送するための第１及び第２の信号線を含み、上記第１の信号線のストリップ導体と上記接地導体とによって形成される第１のキャパシタの容量値と、上記第２の信号線のストリップ導体と上記接地導体とによって形成される第２のキャパシタの容量値とは、上記第１及び第２の信号線に接続された上記半導体素子の１対の端子において、又は上記第１及び第２の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の差動信号間の位相差が実質的に１８０度になるように調整されたことを特徴とする。
さらに、上記インターポーザ基板において、上記第１の信号線のストリップ導体の幅と上記第２の信号線のストリップ導体の幅とは互いに異なることを特徴とする請求項９記載のインターポーザ基板。
またさらに、上記インターポーザ基板において、上記第１及び第２の信号線のうちの一方の信号線のストリップ導体のみが上記接地導体との間で上記キャパシタを形成することを特徴とする。
また、上記インターポーザ基板において、上記複数の信号線は１対の伝送信号を伝送するための第３及び第４の信号線を含み、上記第３の信号線のストリップ導体と上記接地導体とによって形成される第３のキャパシタの容量値と、上記第４の信号線のストリップ導体と上記接地導体とによって形成される第４のキャパシタの容量値とは、上記第３及び第４の信号線に接続された上記半導体素子の１対の端子において、又は上記第３及び第４の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の伝送信号間の位相差が実質的に０度になるように調整されたことを特徴とする。
さらに、上記インターポーザ基板において、上記各接続配線導体及び上記各ストリップ導体はそれぞれ上記インターポーザ基板の表面にメッキ処理によって形成されたことを特徴とする。
第２の発明に係る半導体装置は、上記インターポーザ基板と、上記インターポーザ基板に実装された上記半導体素子とを備えたことを特徴とする。
また、上記半導体装置において、上記インターポーザ基板の裏面に形成され、上記各ビア導体の他端と上記マザー基板の各電極パッドとを電気的に接続する複数の半田ボールをさらに備えたことを特徴とする。
本発明に係るインターポーザ基板及び当該インターポーザ基板を備えた半導体装置によれば、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたので、従来技術に比較して高周波の信号を高精度で伝送できる。
本発明の第１の実施形態に係る半導体装置１００の断面図（図２のラインＡ−Ｂに沿った断面図）である。 図１のインターポーザ基板１０４の平面図である。 図２の接続配線導体１４２Ｂを含む信号線の等価回路図である。 図２のインターポーザ基板１０４のメッキスタブ導体１４５Ａ及び１４５Ｂを含む拡大図である。 図１の半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ及びＮｔを示すタイミングチャートである。 図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒを示すタイミングチャートである。 図１の半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ１及びＮｔ１を示すタイミングチャートである。 図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１を示すタイミングチャートである。 本発明の第２の実施形態に係るインターポーザ基板１０４Ａのメッキスタブ導体１４５Ａ及び１４５Ｂ−１を含む拡大図である。 本発明の第３の実施形態に係るインターポーザ基板１０４Ｂのメッキスタブ導体１４５Ａ及び１４５Ｂ−１ならびに接地導体１６２Ａを含む拡大図である。 本発明の第４の実施形態に係るインターポーザ基板１０４Ｃのメッキスタブ導体１４５Ａ−１及び１４５Ｂ−２を含む拡大図である。 本発明の第５の実施形態に係るインターポーザ基板１０４Ｄのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびにストリップ導体１４５Ａ−２を含む拡大図である。 本発明の第６の実施形態に係るインターポーザ基板１０４Ｅのメッキスタブ導体１４５Ａ及び１４５Ｂ−２、ストリップ導体１４５Ａ−２及び接地導体１６２Ｂを含む拡大図である。 本発明の第７の実施形態に係るインターポーザ基板１０４Ｆのメッキスタブ導体１４５Ａ−３及び１４５Ｂ−２を含む拡大図である。 本発明の第８の実施形態に係るインターポーザ基板１０４Ｇのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびに切欠部１６２ｈを有する接地導体１６２を含む拡大図である。 本発明の第９の実施形態に係るインターポーザ基板１０４Ｈのメッキスタブ導体１４５Ａ及び１４５Ｂ−３を含む拡大図である。 本発明の第１０の実施形態に係るインターポーザ基板１０４Ｉのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびに接地導体１６２Ｃを含む拡大図である。 本発明の第１１の実施形態に係る半導体装置１００Ａの断面図（図２のラインＡ−Ｂに沿った断面図）である。 従来技術に係るインターポーザ基板１０４Ｐの平面図である。 図１９の半導体素子１０２の端子１２１Ａから出力された送信信号Ｐと、端子１２１Ｂから出力された送信信号Ｎとを示すタイミングチャートである。 図２０の送信信号がマザー基板の１対の電極パッドで受信されたときの受信信号Ｐ１及びＮ１を示すタイミングチャートである。
以下、本発明に係る実施形態について図面を参照して説明する。なお、同様の構成要素については同一の符号を付している。
第１の実施形態．
図１は本発明の第１の実施形態に係る半導体装置１００の断面図（図２のラインＡ−Ｂに沿った断面図）であり、図２は図１のインターポーザ基板１０４の平面図であり、図４は図２のインターポーザ基板１０４のメッキスタブ導体１４５Ａ及び１４５Ｂを含む拡大図である。また、図３は図２の接続配線導体１４２Ｂを含む信号線の等価回路図である。なお、以下の図４及び図９〜図１７において、接続配線導体１４２Ａ及び１４２Ｂ以外の接続配線導体１４２及び当該接続配線導体１４２に接続されている構成要素の記載を省略する。
図１において、インターポーザ基板１０４は、当該インターポーザ基板１０４の表面に実装され複数の端子１２１を有する半導体素子１０２と、複数の電極パッド３１０を備えたマザー基板３００との間に設けられかつ接地導体１６２を有するインターポーザ基板１０４とを備えた半導体装置１００のためのインターポーザ基板であって、インターポーザ基板１０４は、当該インターポーザ基板１０４に形成された複数の信号線を介して、上記半導体素子１０２の複数の端子１２１と上記マザー基板３００の複数の電極パッド３１０との間で複数の信号を伝送する。ここで、上記各信号線は、（ａ）インターポーザ基板１０４の表面に形成され、半導体素子１０２の複数の端子１２１のうちの１つに電気的に接続された一端を有する接続配線導体１４２と、（ｂ）接続配線導体１４２の他端に接続された一端と、マザー基板３００の複数の電極パッド３１０のうちの１つに電気的に接続された他端とを有するビア導体１４４と、（ｃ）インターポーザ基板１０４の表面に形成され、ビア導体１４４の一端に接続された一端と、開放端である他端とを有するストリップ導体であるメッキスタブ導体１４５とを備える。さらに、各メッキスタブ導体１４５及び接地導体１６２は、少なくとも１つのメッキスタブ導体１４５と接地導体１６２が互いに対向して少なくとも１つのキャパシタ１６０Ａ，１６０Ｂを形成するように形成され、各キャパシタ１６０Ａ，１６０Ｂの容量値Ｃａ，Ｃｂは、各信号線を介して伝送された各信号の位相が各信号線の一端において互いに所定の関係を有するように調整されたことを特徴としている。
図１及び図２において、半導体装置１００は、半導体素子１０２と、当該半導体素子１０２が実装されたインターポーザ基板１０４とを備えて構成され、半田ボール２１０Ｇを含む複数の半田ボール２１０を用いてマザー基板３００に実装されている。半導体素子１０２は、デジタルテレビジョン放送信号などの約２ＧＨｚの周波数を有する高周波デジタル信号を１Ｇｂｐｓ〜５Ｇｂｐｓの処理速度で処理するためのＬＳＩが組み込まれたＩＣチップである。半導体素子１０２は、高周波デジタル信号を入出力するための複数の端子１２１を有する。
また、図１及び図２において、インターポーザ基板１０４は、半導体素子１０２の各端子１２１をマザー基板３００の各電極パッド３１０に電気的に接続するために設けられる。本実施形態において、インターポーザ基板１０４は、２ｃｍ×２ｃｍ×１００μｍのサイズを有する。インターポーザ基板１０４は、誘電体にてなる絶縁層１６４の表面に形成された複数の接続端子１４１、複数の接続配線導体１４２、及びストリップ導体である複数のメッキスタブ導体１４５と、絶縁層１６４内に形成された複数のビア導体１４４と、絶縁層１６４の裏面に形成された複数の電極パッド１７１と、絶縁層１６４内に形成された接地導体１６２とを備えて構成される。ここで、接地導体１６２は、図２に示すように、複数のビア導体１４４のうちの１つのビア導体１４４Ｇと、複数の電極パッド１７１のうちの１つの電極パッド１７１Ｇと、半田ボール１７１Ｇと、マザー基板３００の電極パッド３１０Ｇとを介してマザー基板３００のグランド配線３３０に接続されている。
接続端子１４１はそれぞれ半導体素子１０２の複数の端子１２１に対応して設けられ、ワイヤ１５１を用いて各端子１２１にワイヤボンディングされている。接続配線導体１４２の一端はそれぞれ接続端子１４１に接続され、他端はそれぞれビア導体１４４の一端に接続されている。ここで、接続配線導体１４２は、接続端子１４１から離れるほど各接続配線導体１４２間の間隔が広くなるように形成されている。ビア導体１４４は層間接続部であり、ビア導体１４４の他端はインターポーザ基板１０４の裏面に形成された電極パッド１７１に電気的に接続されている。図２では、各ビア導体１４４の外径は各接続配線導体１４２の幅よりも大きい。また、インターポーザ基板１０４をより小型にするために、隣り合う接続配線導体１４２に接続されるビア導体１４４の位置は、インターポーザ基板１０４の外縁部からの距離が互いに異なるようにずらされている。さらに、電極パッド１７１上に半田ボール２１０が形成されている。インターポーザ基板１０４は、半田ボール２１０を介して、マザー基板３００の電極パッド３１０及びマザー基板３００に形成された信号配線３２０に電気的に接続されている。
インターポーザ基板１０４上の各接続端子１４１には、電解メッキを用いて貴金属メッキ（例えば、金メッキ）処理が施される。この貴金属メッキ処理時に、インターポーザ基板１０４の外縁部からインターポーザ基板１０４上に形成されたメッキスタブ導体１４５及び接続配線導体１４２を介して各接続端子１４１に通電される。メッキスタブ導体１４５の一端はビア導体１４を介して接続配線導体１４２に接続され、他端は開放端であってインターポーザ基板１０４の外縁部において開放端部を形成している。メッキスタブ導体１４５は、上記通電後に他端が開放されたままで残存している。なお、各接続配線導体１４２及び各メッキスタブ導体１４５はそれぞれインターポーザ基板１０４の表面にメッキ処理によって形成される。
以上のように構成することにより、半導体素子１０２の各端子１２１とマザー基板の各電極パッド３１０との間で、ワイヤ１５１、接続端子１４１、接続配線導体１４２、ビア導体１４４、電極パッド１７１及び半田ボール２１０を介して高周波デジタル信号が送受信される。なお、インターポーザ基板１０４において、互いに電気的に接続された接続配線導体１４２とビア導体１４４とメッキスタブ導体１４５との各組は、半導体素子１０２の端子１２１とマザー基板３００の電極パッド３１０との間で高周波デジタル信号を送受信するための信号線を構成する。
次に、複数の接続配線導体１４２のうちの２つの接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む１対の信号線（第１及び第２の信号線である。）を用いて高周波デジタル信号である１対の差動信号を差動伝送する場合の動作を説明する。図２に示すように、接続配線導体１４２Ａの一端は複数の接続端子１４１のうちの１つの接続端子１４１Ａに接続され、他端は複数のビア導体１４４のうちの１つのビア導体１４４Ａの一端に接続されている。さらに、接続端子１４１Ａは複数のワイヤ１５１のうちの１つのワイヤ１４１Ａを用いて、半導体素子１０２の複数の端子１２１のうちの１つの端子１２１Ａに接続されている。また、ビア導体１４４Ａの他端は１つの電極パッド１７１を介して半田ボール１７１に接続されている。接続配線導体１４２Ａと同様に、接続配線導体１４２Ｂの一端は複数の接続端子１４１のうちの１つの接続端子１４１Ｂに接続され、他端は複数のビア導体１４４のうちの１つのビア導体１４４Ｂの一端に接続されている。さらに、接続端子１４１Ｂは複数のワイヤ１５１のうちの１つのワイヤ１４１Ｂを用いて、半導体素子１０２の複数の端子１２１のうちの１つの端子１２１Ｂに接続されている。また、ビア導体１４４Ｂの他端は１つの電極パッド１７１を介して半田ボール１７１に接続されている。なお、端子１２１Ａ及び１２１Ｂは差動ペア端子を構成する。
ここで、図４に示すように、メッキスタブ導体１４５Ａは接続配線導体１４２Ａと同一の幅を有する直線の形状を有するように形成されている。メッキスタブ導体１４５Ａと接地導体１６２とは、絶縁層１６４を挟んで互いに対向して容量値Ｃａを有するキャパシタ１６０Ａを形成する。また、メッキスタブ導体１４５Ｂは、接続配線導体１４２Ｂと同一の幅の蛇行した形状（メアンダ形状）を有するように形成されている。メッキスタブ導体１４５Ｂと接地導体１６２とは、絶縁層１６４を挟んで互いに対向して容量値Ｃｂを有するキャパシタ１６０Ｂを形成する。
図３に示すように、高周波デジタル信号の伝送時に、接続配線導体１４２Ｂは接続端子１４１Ｂとビア導体１４４Ｂとの間に接続されかつインダクタンスＬ１を有するインダクタとして振る舞う。また、電極パッド１７１、半田ボール２１０及び電極パッド３１０は、ビア導体１４４Ｂに接続されたインダクタンスＬ２を有するインダクタとして振る舞う。さらに、高周波デジタル信号の伝送時に、メッキスタブ導体１４５Ｂはオープンスタブ導体として振る舞う。メッキスタブ導体１４５Ｂと接地導体１６２とは互いに対向して容量値Ｃｂを有するキャパシタ１６０Ｂを形成し、キャパシタ１６０Ｂは、接続配線導体１４２Ｂを介して送受信される高周波デジタル信号を容量値Ｃｂに応じて遅延させる。ここで、容量値Ｃｂは、メッキスタブ導体１４５Ｂのうち接地導体１６２に対向する部分の面積が大きいほど大きくなり、この面積は、メッキスタブ導体１４５Ｂの長手方向の長さ（すなわち、蛇行の形状。）によって決定される。
同様に、メッキスタブ導体１４５Ａと接地導体１６２とは互いに対向して、容量値Ｃａを有するキャパシタ１６０Ａを形成し、キャパシタ１６０Ａは、接続配線導体１４２Ａを介して送受信される信号を容量値Ｃａに応じて遅延させる。ここで、容量値Ｃａは、メッキスタブ導体１４５Ａのうち接地導体１６２に対向する部分の面積が大きいほど大きくなる。
本実施形態において、半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、ビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、上記１対の差動信号間の位相差が実質的に１８０度になるように調整される。また、マザー基板３００から半導体素子１０２に１対の差動信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて上記１対の差動信号間の位相差が実質的に１８０度になるように調整される。
図５は、図１の半導体素子１０２から接続配線導体１４２Ａを含む第１の信号線及び接続配線導体１４２Ｂを含む第２の信号線を介してマザー基板３００に１対の差動信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ及びＮｔを示すタイミングチャートである。また、図６は、図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒを示すタイミングチャートである。図５において、送信信号Ｐｔ及びＮｔは周期Ｔを有し１対の差動信号を構成している。差動伝送では、図５に示すように、互いに１８０度の位相差を有する送信信号Ｐｔ及びＮｔの電位差（Ｐ−Ｎ）を用いて「１」又は「０」のデータが送信される。例えば、図５において、データ値「０」を有するデータＤ１及びＤ３が送信されるときには電位差（Ｐ−Ｎ）は負の値に設定され、データ値「１」を有するデータＤ２及びＤ４が送信されるときには電位差（Ｐ−Ｎ）は正の値に設定される。また、図６に示すように、本実施形態において、図５の送信信号Ｐｔ及びＲｔがマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ及びＮｒの位相差が実質的に１８０度になるように調整されているので、従来技術に比較して正確にデータＤ１〜Ｄ４を伝送できる。
次に、複数の接続配線導体１４２のうちの２つの接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む１対の信号線（第３及び第４の信号線である。）を用いて高周波デジタル信号である１対の伝送信号をシングルエンド伝送する場合の動作を説明する。本実施形態において、半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、ビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、上記１対の差動信号間の位相差が実質的に０度になるように調整される。また、マザー基板３００から半導体素子１０２に１対の伝送信号が送信される場合は、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて上記１対の差動信号間の位相差が実質的に０度になるように調整される。
図７は、図１の半導体素子１０２から接続配線導体１４２Ａを含む第３の信号線及び接続配線導体１４２Ｂを含む第４の信号線を介してマザー基板３００に１対の伝送信号が送信されるときに、端子１２１Ａ及び１２１Ｂからそれぞれ出力される送信信号Ｐｔ１及びＮｔ１を示すタイミングチャートである。また、図８は、図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１を示すタイミングチャートである。図７において、送信信号Ｐｔ１及びＮｔ１は周期Ｔを有し互いに同位相の１対の伝送信号を構成している。また、図８に示すように、本実施形態において、図７の送信信号Ｐｔ１及びＲｔ１がマザー基板３００の１対の電極パッド３１０において受信されたときの受信信号Ｐｒ１及びＮｒ１の位相差が実質的に０度になるように調整されているので、マザー基板３００において受信信号Ｐｒ１及びＮｒ１を互いに関連させて処理するときの処理精度を従来技術に比較して向上できる。
次に、本実施形態に係るインターポーザ基板１０４の奏する効果を説明する。接続配線導体１４２Ａ及び１４２Ｂをそれぞれ含む第１及び第２の信号線を用いて差動伝送を行う場合、接続配線導体１４２Ａ及び１４２Ｂの各一端に、互いに１８０度の位相差を有する差動信号が入力される。しかしながら、上述したように、従来は、接続配線導体１４２Ａ及び１４２Ｂの長さ及び電気抵抗の違いに起因して接続配線導体１４２Ａ及び１４２Ｂの各他端から出力される差動信号間の位相差は１８０度からずれてしまう。例えば、発明者らが、マザー基板３００及び半導体装置１００の設計ＣＡＤデータ等に基づいてシミュレーションによって受信された差動信号間の伝送時間の差を計算したところ、以下の結果が得られた。１００μｍの厚みのガラスエポキシ基板上に配線幅５０μｍのマイクロストリップ配線が形成されており、２ＧＨｚの高周波の差動信号を伝送する場合に、伝送経路長の差が２ｍｍであるとき、伝送時間の差は約０．７５ピコ秒であった。この場合、差動信号間で位相差が１８０度から約１０％ずれる。このように、２ＧＨｚの高周波の差動信号では、位相差の１８０度からのずれの量が差動信号の周期に対して無視できないほど大きくなり、データを正確に差動伝送できないという課題があった。
上記課題を解決するために、信号配線１４２Ａ及び１４２Ｂの長さを互いに等しくすることが考えられる。しかしながら、接続配線導体１４２の設計を変更することは他の配線などの設計にも影響を及ぼす。また、半導体素子１０２は、システムＬＳＩなどによって構成されており、高度に複雑化しており、従来に比較して端子１２０の数も増える傾向にある（多端子化）。さらに、インターポーザ基板１０４の小型化及び省スペース化のために各接続配線導体１４２の長さや、ビア導体１４４の位置の自由度は非常に小さい。このため、接続配線導体１４２を介して伝送される各信号の伝達経路長を揃えるように、各接続配線導体１４２の長さや、ビア導体１４４の位置を設計することは、実際には極めて難しい。
一方、本実施形態に係るインターポーザ基板１０４は、図１９に示す従来技術に係るインターポーザ基板１０４Ｐに比較して、接続配線導体１４２Ｂと同一の幅の直線形状を有するメッキスタブ導体１４５Ｐを、メアンダ形状を有するメッキスタブ導体１４５Ｂに置き換えて接地導体１６２とメッキスタブ導体１４５Ｂによってキャパシタ１６０Ｂを形成したものである。さらに、キャパシタ１６０Ｂの容量値Ｃｂは、半導体素子１０２の１対の端子１２１Ａ及び１２１Ｂにおいて、又はビア導体１４４Ａ及び１４４Ｂにそれぞれ接続されたマザー基板３００の１対の電極パッド３１０において、受信された１対の差動信号間の位相差が実質的に１８０度になるように調整される。
メッキスタブ導体１４５Ａ及び１４５Ｂを含むメッキスタブ導体１４５は、半導体素子１０２とマザー基板３００との間の信号の伝送には直接的には寄与していない。また、図２に示すように、ビア導体１４４よりも外側に形成されたメッキスタブ導体１４５が残存しているインターポーザ基板１０４の外縁近傍部は、半導体素子１０２の近傍に比較して配線密度が小さいので、設計上の自由度が大きい。また、従来から、インターポーザ基板１０４の内部には、電位の基準値を設定するための構成要素として、マザー基板３００のグランド配線３３０に接続された接地導体１６２が設けられている。このため、本実施形態のように接地導体１６２とメッキスタブ導体１４５Ａとの間でキャパシタ１６０Ａを形成し、接地導体１６２とメッキスタブ導体１４５Ｂとの間でキャパシタ１６０Ｂを形成することは、従来のインターポーザ基板１０４Ｐにおける他の配線などの設計に与える影響が比較的小さい。従って、接続配線導体１４２の長さを揃えるなどの他の手法に比べて、比較的容易に、半導体装置１００Ａに入出力される信号の位相を調整することができる。また、メッキスタブ導体１４５は貴金属メッキ処理で形成されるので、その長さ又は面積を比較的容易に調整できる。
従って、本実施形態によれば、従来技術に係るインターポーザ基板１０４Ｐの接続配線導体１４２などの配線の設計に影響を及ぼすことなく、従来技術に比較して高周波デジタル信号を高精度で伝送できる。
なお、メッキスタブ導体１４５Ｂの幅を接続配線導体１４２Ｂの幅と同一にして、メッキスタブ導体１４５Ｂの特性インピーダンスと接続配線導体１４２Ｂの特性インピーダンスとを同一にすることが望ましい。これにより、貴金属メッキ処理時にメッキスタブ導体１４５Ｂと接続配線導体１４２Ｂとでエッチング速度が変わらない。
また、メッキスタブ導体１４５Ａを、メッキスタブ導体１４５Ｂと同様にメアンダ形状で形成してもよい。
第２の実施形態．
図９は、本発明の第２の実施形態に係るインターポーザ基板１０４Ａのメッキスタブ導体１４５Ａ及び１４５Ｂ−１を含む拡大図である。本実施形態は、第１の実施形態に比較して、メアンダ形状を有するメッキスタブ導体１４５Ｂに代えて、直線を折り曲げた形状を有するメッキスタブ導体１４５Ｂ−１を形成したことを特徴としている。図９において、メッキスタブ導体１４５Ｂ−１と接地導体１６２とは、絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ−１を形成する。
本実施形態によれば、湾曲した形状を有するメッキスタブ導体１４５Ｂを形成する場合に比べて、インターポーザ基板１０４Ａの表面のスペースを効率的に利用でき、メッキスタブ導体１４５Ｂよりも長いメッキスタブ導体１４５Ｂ−１を形成できる。このため、第１の実施形態に比較して、キャパシタ１６０Ｂ−１の容量値を大きくして、接続配線導体１４２Ｂを介して伝送される信号の遅延量を大きくできる。
なお、メッキスタブ導体１４５Ａを、メッキスタブ導体１４５Ｂ−１と同様に直線を折り曲げた形状で形成してもよい。
第３の実施形態．
図１０は、本発明の第３の実施形態に係るインターポーザ基板１０４Ｂのメッキスタブ導体１４５Ａ及び１４５Ｂ−１ならびに接地導体１６２Ａを含む拡大図である。本実施形態は、第２の実施形態に比較して、インターポーザ基板１０４Ｂの表面に櫛形の接地導体１６２Ａを形成したことを特徴としている。図１０において、メッキスタブ導体１４５Ｂ−１と接地導体１６２Ａとは互いに対向してキャパシタ１６０Ｂ−２を形成する。メッキスタブ導体１４５Ｂ−１の長さ及び接地導体１６２Ａの面積を大きくすることにより、キャパシタ１６０Ｂ−２の容量値を大きくして、接続配線導体１４２Ｂを介して伝送される信号の遅延量を大きくできる。
第４の実施形態．
図１１は、本発明の第４の実施形態に係るインターポーザ基板１０４Ｃのメッキスタブ導体１４５Ａ−１及び１４５Ｂ−２を含む拡大図である。本実施形態は、第１の実施形態に比較して、以下の点が異なる。
（ａ）メッキスタブ導体１４５Ａに代えて、接続配線導体１４２Ａの幅Ｗａより大きい幅Ｗｓａの直線形状を有するメッキスタブ導体１４５Ａ−１を形成したこと。
（ｂ）メッキスタブ導体１４５Ｂに代えて、接続配線導体１４２Ｂの幅Ｗｂと同一の幅Ｗｓｂの直線形状を有するメッキスタブ導体１４５Ｂ−２を形成したこと。
図１１において、メッキスタブ導体１４５Ａ−１と接地導体１６２とは絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ａ−１を形成し、メッキスタブ導体１４５Ｂ−２と接地導体１６２とは絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ−３を形成する。メッキスタブ導体１４５Ａ−１の幅を大きくすることによりメッキスタブ導体１４５Ａ−１の面積を大きくして、キャパシタ１６０Ａ−１の容量値を大きくできる。これにより、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
なお、メッキスタブ導体１４５Ａ−１及び１４５Ｂ−２のうちの少なくとも１つは、メアンダ形状又は直線を折り曲げた形状を有していてもよい。
第５の実施形態．
図１２は、本発明の第５の実施形態に係るインターポーザ基板１０４Ｄのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびにストリップ導体１４５Ａ−２を含む拡大図である。本実施形態は、第４の実施形態に比較して、メッキスタブ導体１４５Ａ−１に代えて、第１の実施形態のメッキスタブ導体１４５Ａ、及びビア導体１４４Ａに接続された一端と開放端である他端とを有するストリップ導体１４５Ａ−２を形成したことを特徴としている。メッキスタブ導体１４５Ａ及び１４５Ａ−２は接地導体１６２に対向している。図１２において、ストリップ導体１４５Ａ−２はオープンスタブ導体として振る舞い、メッキスタブ導体１４５Ａ及びストリップ導体１４５Ａ−２と、接地導体１６２とは互いに対向してキャパシタ１６０Ａ−２を形成する。
本実施形態によれば、ビア導体１４４Ａにストリップ導体１４５Ａ−２をさらに接続することにより、接続配線導体１４２Ａにビア導体１４４Ａを介して接続されるオープンスタブ導体の面積を広くしてキャパシタ１６０Ａ−２の容量値を大きくできる。これにより、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
なお、本実施形態において、１つのストリップ導体１４５Ａ−２をビア導体１４４Ａに接続したが、本発明はこれに限られず、ビア導体１４４Ａに接続された一端と開放端である他端とを有する複数のストリップ導体を形成してもよい。また、ビア導体１４４Ｂに接続された一端と開放端である他端とを有する少なくとも１つのストリップ導体を形成してもよい。さらに、メッキスタブ導体１４５Ａ、１４５Ｂ−２及びストリップ導体１４５Ａ−２の形状は、メアンダ形状又は直線を折り曲げた形状であってもよい。また、メッキスタブ導体１４５Ａ、１４５Ｂ−２及びストリップ導体１４５Ａ−２の幅は互いに異なっていてもよい。
第６の実施形態．
図１３は、本発明の第６の実施形態に係るインターポーザ基板１０４Ｅのメッキスタブ導体１４５Ａ及び１４５Ｂ−２、ストリップ導体１４５Ａ−２及び接地導体１６２Ｂを含む拡大図である。本実施形態は、第５の実施形態に比較して、インターポーザ基板１０４Ｅの表面において、メッキスタブ導体１４５Ａとストリップ導体１４５Ａ−２との間に長方形の接地導体１６２Ｂを形成したことを特徴としている。図１３において、メッキスタブ導体１４５Ａ及びストリップ導体１４５Ａ−２と、接地導体１６２Ｂとは互いに対向してキャパシタ１６０Ａ−３を形成する。接地導体１６２Ｂの面積を大きくすることにより、キャパシタ１６０Ａ−３の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
第７の実施形態．
図１４は、本発明の第７の実施形態に係るインターポーザ基板１０４Ｆのメッキスタブ導体１４５Ａ−３及び１４５Ｂ−２を含む拡大図である。本実施形態は、第４の実施形態に比較して、メッキスタブ導体１４５Ａ−１に代えて、枝分かれした形状を有するメッキスタブ導体１４５Ａ−３を形成したことを特徴としている。図１４において、メッキスタブ導体１４５Ａ−３と接地導体１６２とは互いに対向してキャパシタ１６０Ａ−４を形成する。メッキスタブ導体１４５Ａ−３を枝分かれした形状で形成することによりメッキスタブ導体１４５Ａ−３の面積を大きくして、キャパシタ１６０Ａ−４の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
なお、メッキスタブ導体１４５Ｂ−２を、枝分かれした形状、メアンダ形状又は直線を折り曲げた形状で形成してもよい。また、メッキスタブ導体１４５Ａ−３及び１４５Ｂ−２の幅は互いに異なっていてもよい。さらに、図１２のストリップ導体１４５Ａ−２をビア導体１４４Ａに接続してもよい。また、接地導体１６２に対向し、ビア導体１４４Ｂに接続された一端と開放端である他端とを有するストリップ導体を、インターポーザ基板１０４Ｆの表面にさらに形成してもよい。
第８の実施形態．
図１５は、本発明の第８の実施形態に係るインターポーザ基板１０４Ｇのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびに切欠部１６２ｈを有する接地導体１６２を含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、第４の実施形態のメッキスタブ導体１４５Ｂ−２を形成し、接地導体１６２のうちメッキスタブ導体１４５Ｂ−２に対向する部分の一部に切欠部１６２ｈを設けたことを特徴としている。図１５において、メッキスタブ導体１４５Ｂ−２と、接地導体１６２のうちメッキスタブ導体１４５Ｂ−２に対向する部分とは、絶縁層１６４を挟んでキャパシタ１６０Ｂ−４を形成する。本実施形態によれば、切欠部１６２ｈを大きくすることにより、キャパシタ１６０Ｂ−４の容量値を小さくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を小さくできる。
なお、接地導体１６２のメッキスタブ導体１４５Ｂ−２に対向する部分全体に切欠１６２ｈを形成してもよい。この場合、キャパシタ１６０Ｂ−４は形成されず、キャパシタ１６０Ａのみが形成される。また、メッキスタブ導体１４５Ａ及び１４５Ｂ−２の形状は図１５に示したものに限られず、上述した第１、第２、第４、第５又は第７の実施形態と同様の形状であってもよい。
第９の実施形態．
図１６は、本発明の第９の実施形態に係るインターポーザ基板１０４Ｈのメッキスタブ導体１４５Ａ及び１４５Ｂ−３を含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、メッキスタブ導体１４５Ｂ−３を形成したことを特徴としている。メッキスタブ導体１４５Ｂ−３は、接続端子１４１Ｂの貴金属メッキ処理時に用いられたメッキスタブ導体１４５Ｂ−２（図１１参照）の開放端側の一部を除去することによって形成される。図１６において、メッキスタブ導体１４５Ｂ−３と、接地導体１６２とは、絶縁層１６４を挟んで互いに対向してキャパシタ１６０Ｂ−５を形成する。貴金属メッキ処理時に用いられたメッキスタブ導体１４５Ｂ−２から除去する部分を大きくすることにより、キャパシタ１６０Ｂ−５の容量値を小さくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を小さくできる。
第１０の実施形態．
図１７は、本発明の第１０の実施形態に係るインターポーザ基板１０４Ｉのメッキスタブ導体１４５Ａ及び１４５Ｂ−２ならびに接地導体１６２Ｃを含む拡大図である。本実施形態は、第１の実施形態に比較して、メッキスタブ導体１４５Ｂに代えて、第４の実施形態に係るメッキスタブ導体１４５Ｂ−２を形成し、インターポーザ基板１０４Ｉの表面においてメッキスタブ導体１４５Ｂ−２の近傍に長方形の形状を有する接地導体１６２Ｃを形成したことを特徴としている。図１７において、メッキスタブ導体１４５Ｂ−２と、接地導体１６２Ｃとは互いに対向してキャパシタ１６０Ｂ−６を形成する。接地導体１６２Ｃの長さを長くすることにより、キャパシタ１６０Ｂ−６の容量値を大きくして、接続配線導体１４２Ａを介して伝送される信号の遅延量を大きくできる。
第１１の実施形態．
図１８は、本発明の第１１の実施形態に係る半導体装置１００Ａの断面図（図２のラインＡ−Ｂに沿った断面図）である。本実施形態に係る半導体装置１００Ａは、第１の実施形態に係る半導体装置１００に比較して、インターポーザ基板１０４の裏面に形成された複数の半田ボール２１０をさらに備えたことを特徴としている。本実施形態は、第１の実施形態と同様の効果を奏する。
上記各実施形態において、接続配線導体１４２Ａを含む信号線及び接続配線導体１４２Ｂを含む信号線を用いて高周波デジタル信号を差動伝送又はシングルエンド伝送した。しかしながら、本発明はこれに限られず、接続配線導体１４２と、ビア導体１４４と、メッキスタブ導体１４５とをそれぞれ含む３本以上の複数の信号線を介して、半導体素子１０２の３個以上の複数の端子１２１と、マザー基板３００の３個以上の複数の電極パッド３１０との間で３個以上の複数の信号を伝送してもよい。この場合、シングルエンド伝送された各信号を相互に関連させて処理する場合などには、当該各信号間の位相のずれがノイズの原因になることがある。このようなときには、各接続配線導体１４２を含む各信号線（図３参照。）の一端において上記各信号の位相が互いに所定の関係を有するように、各接続配線導体１４２に接続されている各メッキスタブ導体１４５を用いて形成されるキャパシタの容量値を調節すればよい。具体的には、上記各信号線の一端における送信信号の位相の関係と、上記各信号線の他端における受信信号の位相の関係とが同一になるように、上記各キャパシタの容量値を調節すればよい。具体的には、上述した第１〜第１０の実施形態において説明したキャパシタ１６０Ａ、１６０Ａ−１〜１６０Ａ−４、１６０Ｂ及び１６０Ｂ−１〜１６０Ｂ−６のうちの少なくとも１つを用いて、各接続配線導体１４２に接続されている各メッキスタブ導体１４５を用いて形成されるキャパシタの容量値を調節すればよい。
上記各実施形態において、各インターポーザ基板１４０、１４０Ａ〜１４０Ｉの製造後に、メッキスタブ導体１４５の一部を除去してキャパシタ１６０Ａ、１６０Ａ−１〜１６０Ａ−４、１６０Ｂ及び１６０Ｂ−１〜１６０Ｂ−６の容量値を調整してもよい。例えば、第１の実施形態において、インターポーザ基板１０４に半導体素子１０２を搭載し、封止した後に、インターポーザ基板１０４の接続配線導体１４２Ａ及び１４２Ｂを介して半導体素子１０２に１対の差動信号を差動伝送するテストを行なう。そして、伝送された差動信号間の位相差を計測し、当該位相差を実質的に１８０度にするようにキャパシタ１６０Ａの容量値Ｃａ及びキャパシタ１６０Ｂの容量値Ｃｂを決定する。そして、決定された容量値Ｃａ及びＣｂに基づいてメッキスタブ導体１４５Ａ又は１４５Ｂの一部を除去する。
以上詳述したように、本発明に係るインターポーザ基板及び当該インターポーザ基板を備えた半導体装置によれば、上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、上記各信号線は、上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたので、従来技術に比較して高周波の信号を高精度で伝送できる。
１００，１００Ａ…半導体装置、
１０２…半導体素子、
１０４，１０４Ａ〜１０４Ｉ…インターポーザ基板、
１２１，１２１Ａ，１２１Ｂ…端子、
１４１，１４１Ａ，１４１Ｂ…接続端子、
１４２，１４２Ａ，１４２Ｂ…接続配線導体、
１４４，１４４Ａ，１４４Ｂ，１４４Ｇ…ビア導体、
１４５，１４５Ａ，１４５Ａ−１，１４５Ａ−３，１４５Ｂ−１〜１４５Ｂ−３…メッキスタブ導体、
１４５Ａ−２…ストリップ導体、
１５１，１５１Ａ，１５１Ｂ…ワイヤ、
１６０Ａ，１６０Ａ−１〜１６０Ａ−４，１６０Ｂ，１６０Ｂ−１〜１６０Ｂ−６…キャパシタ、
１６２，１６２Ａ，１６２Ｂ，１６２Ｃ…接地導体、
１６２ｈ…切欠部、
１６４…絶縁層、
１７１，１７１Ｇ…電極パッド、
２１０，２１０Ｇ…半田ボール、
３００…マザー基板、
３１０，３１０Ｇ…電極パッド、
３２０…信号配線、
３３０…グランド配線。

Claims (15)

  1. インターポーザ基板の表面に実装され複数の端子を有する半導体素子と、複数の電極パッドを備えたマザー基板との間に設けられかつ接地導体を有するインターポーザ基板とを備えた半導体装置のためのインターポーザ基板において、
    上記インターポーザ基板に形成された複数の信号線を介して、上記半導体素子の複数の端子と上記マザー基板の複数の電極パッドとの間で複数の信号を伝送し、
    上記各信号線は、
    上記インターポーザ基板の表面に形成され、上記半導体素子の複数の端子のうちの１つに電気的に接続された一端を有する接続配線導体と、
    上記接続配線導体の他端に接続された一端と、上記マザー基板の複数の電極パッドのうちの１つに電気的に接続された他端とを有するビア導体と、
    上記インターポーザ基板の表面に形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有するストリップ導体とを備え、
    上記各ストリップ導体及び上記接地導体は、少なくとも１つの上記ストリップ導体と上記接地導体が互いに対向して少なくとも１つのキャパシタを形成するように形成され、
    上記各キャパシタの容量値は、上記各信号線を介して伝送された各信号の位相が上記各信号線の一端において互いに所定の関係を有するように調整されたことを特徴とするインターポーザ基板。
  2. 上記ストリップ導体のうちの少なくとも１つは、蛇行した形状を有することを特徴とする請求項１記載のインターポーザ基板。
  3. 上記蛇行した形状は直線を折り曲げた形状であることを特徴とする請求項２記載のインターポーザ基板。
  4. 上記ストリップ導体のうちの少なくとも１つの幅は、他のストリップ導体の幅よりも大きいことを特徴とする請求項１記載のインターポーザ基板。
  5. 上記信号線のうちの少なくとも１つは、
    上記インターポーザ基板の表面に上記接地導体に対向するように形成され、上記ビア導体の一端に接続された一端と、開放端である他端とを有する少なくとも１つの別のストリップ導体をさらに備えたことを特徴とする請求項１から４までのうちのいずれか１つの請求項記載のインターポーザ基板。
  6. 上記ストリップ導体のうちの少なくとも１つは、枝分かれした形状を有することを特徴とする請求項１から５までのうちのいずれか１つの請求項記載のインターポーザ基板。
  7. 上記接地導体は、上記各ストリップ導体の少なくとも一部に対向して上記各キャパシタを形成することを特徴とする請求項１から６までのうちのいずれか１つの請求項記載のインターポーザ基板。
  8. 上記接地導体は上記インターポーザ基板の表面に形成されたことを特徴とする請求項１から７までのうちのいずれか１つの請求項記載のインターポーザ基板。
  9. 上記複数の信号線は１対の差動信号を伝送するための第１及び第２の信号線を含み、
    上記第１の信号線のストリップ導体と上記接地導体とによって形成される第１のキャパシタの容量値と、上記第２の信号線のストリップ導体と上記接地導体とによって形成される第２のキャパシタの容量値とは、上記第１及び第２の信号線に接続された上記半導体素子の１対の端子において、又は上記第１及び第２の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の差動信号間の位相差が実質的に１８０度になるように調整されたことを特徴とする請求項１から８までのうちのいずれか１つの請求項記載のインターポーザ基板。
  10. 上記第１の信号線のストリップ導体の幅と上記第２の信号線のストリップ導体の幅とは互いに異なることを特徴とする請求項９記載のインターポーザ基板。
  11. 上記第１及び第２の信号線のうちの一方の信号線のストリップ導体のみが上記接地導体との間で上記キャパシタを形成することを特徴とする請求項９記載のインターポーザ基板。
  12. 上記複数の信号線は１対の伝送信号を伝送するための第３及び第４の信号線を含み、
    上記第２の信号線のストリップ導体と上記接地導体とによって形成される第３のキャパシタの容量値と、上記第４の信号線のストリップ導体と上記接地導体とによって形成される第４のキャパシタの容量値とは、上記第３及び第４の信号線に接続された上記半導体素子の１対の端子において、又は上記第３及び第４の信号線に接続された上記マザー基板の１対の電極パッドにおいて、上記１対の伝送信号間の位相差が実質的に０度になるように調整されたことを特徴とする請求項１から８までのうちのいずれか１つの請求項記載のインターポーザ基板。
  13. 上記各接続配線導体及び上記各ストリップ導体はそれぞれ上記インターポーザ基板の表面にメッキ処理によって形成されたことを特徴とする請求項１から１２までのうちのいずれか１つの請求項記載のインターポーザ基板。
  14. 請求項１から１３までのうちのいずれか１つの請求項記載のインターポーザ基板と、
    上記インターポーザ基板に実装された上記半導体素子とを備えたことを特徴とする半導体装置。
  15. 上記インターポーザ基板の裏面に形成され、上記各ビア導体の他端と上記外部基板の各電極パッドとを電気的に接続する複数の半田ボールをさらに備えたことを特徴とする請求項１４記載の半導体装置。
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