WO2010036002A2 - 단결정 기판의 제조방법, 이에 의해 제조된 단결정 기판, 상기 단결정 기판을 포함하는 발광소자, 및 이의 제조방법 - Google Patents

단결정 기판의 제조방법, 이에 의해 제조된 단결정 기판, 상기 단결정 기판을 포함하는 발광소자, 및 이의 제조방법 Download PDF

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Definitions

  • the present invention relates to a light emitting device and a single crystal substrate provided therein, and more particularly, to a method of manufacturing a single crystal substrate, a single crystal substrate produced by the same, a light emitting device including the single crystal substrate and a method of manufacturing the same.
  • the light emitting device is a device using a phenomenon of emitting light when a forward current flows through a PN junction diode of a compound semiconductor, and is mainly used as a light source of a display device.
  • a light emitting device does not require a filament such as a light bulb, exhibits excellent characteristics such as being resistant to vibration, having a long lifetime, and having a fast reaction speed.
  • a high quality single crystal substrate having uniform and few defects is required.
  • defects such as dislocations exist in the substrate, and the dislocations continuously propagate as crystal growth is performed.
  • new potentials are continuously generated and generated, a problem arises in that the surface of the substrate is rough and the quality is poor.
  • An object of the present invention for solving the above problems is to provide a method of manufacturing a single crystal substrate with minimized defects, a single crystal substrate manufactured thereby, a light emitting device including the single crystal substrate, and a method of manufacturing the same.
  • the present invention for achieving the above-described first object includes the steps of growing a lower epitaxial layer on a base substrate, selectively removing at least a portion of the dislocation regions in the lower epilayer, dislocation preventing elements in the removed dislocation regions. And forming an upper epitaxial layer on the lower epitaxial layer on which the dislocation preventing element is formed.
  • the dislocation prevention element may be formed by forming a dislocation prevention layer on the lower epitaxial layer and then planarizing until the lower epitaxial layer is exposed.
  • the dislocation prevention element can be planarized using chemical mechanical polishing or etch back method.
  • the dislocation prevention element may be formed by forming a photoresist pattern on the lower epi layer outside the removed dislocation region, forming a dislocation prevention film, and then removing the photoresist pattern.
  • the dislocation prevention element may be a metal layer or an inorganic layer.
  • the metal layer may be an Ag layer, an Au layer, or a Pt layer
  • the inorganic layer may be a SiN layer, an SiO 2 layer, an HfO 2 layer, or a TiO 2 layer.
  • the upper epitaxial layer may be formed using MOCVD, MBE, HVPE, or SVPE.
  • the upper epi layer may be a SiC layer, a ZnO layer, a Si layer, a GaAs layer, an NCO layer, a BN layer, an AlN layer, or a GaN layer.
  • the present invention for achieving the above-described second object is a base substrate, a lower epi layer disposed on the base substrate, having a plurality of grooves on the upper surface, a potential preventing element and the potential preventing element and the potential preventing element located in the groove
  • a single crystal substrate having an upper epi layer disposed on a lower epi layer is provided.
  • the present invention for achieving the above-mentioned third object is to grow a lower buffer layer on a base substrate, to selectively remove at least a portion of the dislocation regions in the lower buffer layer, to form a dislocation prevention element in the removed dislocation regions
  • a light emitting device comprising the steps of: forming an upper buffer layer on the lower buffer layer on which the potential protection element is formed; forming an active layer on the upper buffer layer; and forming a second type single crystal semiconductor layer on the active layer. It provides a manufacturing method.
  • the present invention for achieving the above-described fourth object is located on the base substrate, the lower buffer layer having a plurality of grooves in the upper surface, the potential preventing element located in the groove, on the potential preventing element and the lower buffer layer
  • a light emitting device including an upper buffer layer positioned, an active layer formed on the upper buffer layer, and a second type single crystal semiconductor layer formed on the active layer.
  • the dislocation region existing in the substrate was etched and removed to form a dislocation preventing element in the groove formed thereby.
  • the upper single crystal epitaxial layer grows laterally by the grooves formed by removing the dislocation regions, dislocations can be prevented from growing vertically. Therefore, defects in the substrate can be minimized, and since the upper epitaxial layer is grown at a portion with low dislocations, a gallium nitride single crystal substrate having a smooth and uniform surface can be obtained. Accordingly, the efficiency of the light emitting device having such a single crystal substrate can be improved.
  • 1 to 6 are schematic views showing a method of manufacturing a gallium nitride single crystal substrate according to an embodiment of the present invention.
  • FIG. 7 is a schematic diagram illustrating a propagation path of a potential in an existing substrate.
  • FIG. 8 is a schematic diagram showing a propagation path of dislocation in a single crystal substrate according to the present invention.
  • 9 to 13 are schematic views showing a method of growing a gallium nitride single crystal according to an embodiment of the present invention.
  • FIG. 14 to 22 are schematic views illustrating a method of manufacturing a light emitting device including a single crystal substrate.
  • 1 to 6 are schematic views showing a method of manufacturing a gallium nitride single crystal substrate according to an embodiment of the present invention.
  • the lower epitaxial layer 12 may be grown on the base substrate 10.
  • the base substrate 10 may be a sapphire substrate or a silicon substrate.
  • the lower epitaxial layer 12 may be a SiC layer, a ZnO layer, a Si layer, a GaAs layer, an NCO layer, a BN layer, an AlN layer, or a GaN layer. Due to the lattice constant difference between the lower epitaxial layer 12 and the base substrate 10, dislocations having different crystallinities may be formed in the lower epitaxial layer 12. Such dislocations can impair the quality of the single crystal substrate.
  • the selectivity of the regions where the potential is formed and the region where the potential is not formed are different from each other due to differences in crystallinity. Accordingly, at least a portion of the dislocation region in the lower epitaxial layer 12 is selectively removed using an etchant that selectively removes the region where the dislocation is formed.
  • the selective removal of the dislocation region in the lower epitaxial layer 12 may be performed using dry etching or wet etching.
  • the etchant may be an etching gas such as CF4, CH4, C2 or F6, and when using wet etching, the etchant may be an etchant such as HCl, KOH, NaOH, HF, or H 2 SO 4 . have.
  • a plurality of grooves 13 may be formed on the upper surface of the lower epitaxial layer 12 by selectively removing the dislocation region on the lower epitaxial layer 12.
  • the photoresist layer 14 may be formed on a separate auxiliary substrate 20.
  • the auxiliary substrate 20 may be Al 2 O 3 , SiC, ZnO, Si, GaAs, NCO, BN, AlN or GaN substrate.
  • the release layer 21 may be positioned between the auxiliary substrate 20 and the photoresist layer 14. The release layer 21 may facilitate separation of the photoresist layer 14 and the auxiliary substrate 20.
  • the release layer 21 may be a material that can be cured by one selected from ultraviolet curing, room temperature curing, low temperature curing, and catalytic curing.
  • the release layer 21 may be a silicon-based polymer material layer having a glass transition temperature (Tg) of 25 ° C. or less.
  • the photoresist layer 14 After contacting the lower epitaxial layer 12 having the plurality of grooves 13 and the photoresist layer 14 formed on the auxiliary substrate 20, heat and pressure may be applied.
  • the heat may be applied at a temperature of 40 °C to 300 °C, the pressure may be applied to 10psi to 1200psi.
  • the release layer 21 When the heat is applied as described above, the release layer 21 may be softened by a temperature higher than the glass conductivity. Therefore, the photoresist layer 14 can be easily peeled off from the auxiliary substrate 20.
  • the photoresist layer 14 peeled from the auxiliary substrate 20 may be bonded to the lower epitaxial layer 12 without being separated. In this case, the photoresist layer 14 may be selectively attached to a portion in contact with the lower epitaxial layer 12.
  • the photoresist layer 14 may be selectively attached to a portion in contact with the lower epitaxial layer 12.
  • the photoresist pattern 15 may be formed, and the plurality of grooves 13 in which the dislocation region is removed. ) Is not in contact with the photoresist layer 14, the photoresist pattern 15 may not be formed.
  • a dislocation prevention layer 16 covering the photoresist pattern 15 and the groove 13 of the lower epitaxial layer 12 may be formed.
  • the dislocation prevention layer 16 may not contact the unetched portion of the lower epitaxial layer 12 by the photoresist pattern 13, and the plurality of grooves 13 in which the dislocation region is selectively removed. Can be contacted.
  • the potential barrier 16 may be an inorganic layer or a metal layer.
  • the inorganic film may be SiN, SiO 2 , HfO 2 or TiO 2 .
  • the metal film may be Ag, Au, or Pt.
  • the photoresist pattern 15 formed on the lower epitaxial layer 12 is removed.
  • the dislocation prevention layer 16 formed on the upper and side surfaces of the photoresist pattern 15 may be removed, and the dislocation prevention element 17 may remain only in the groove 13.
  • the upper epitaxial layer 18 may be formed on the lower epitaxial layer 12 on which the dislocation preventing element 17 is formed.
  • the upper epitaxial layer 18 may be a single crystal growth layer.
  • the single crystal growth layer may be a SiC layer, a ZnO layer, a Si layer, a GaAs layer, an NCO layer, a BN layer, an AlN layer, or a GaN layer.
  • the upper epitaxial layer 18 may be formed using a recrystallization method.
  • the recrystallization growth method may be MOCVD (Metal Organic Chemical Vapor Deposition), MBE (molecular beam deposition), HVPE (hydride or halide vapor phase epitaxy) or SVPE (sublimation vapor phase epitaxy).
  • the base substrate 10 equipped with the dislocation preventing element 17 is accommodated in a reaction vessel, and a trimethl gallium (TMGa) and a NH are used. 3 can be injected. Thereafter, heat may be applied to the lower epitaxial layer 12 to thermally decompose the TMGa.
  • TMGa trimethl gallium
  • the pyrolyzed elements Ga may be combined with N of NH 3 to form an upper epitaxial layer 18 made of GaN.
  • the heat can be generated using RF heating, resistance heating or infrared lamp heating.
  • the inside of the reaction vessel may maintain a vacuum degree of 200torr, the surface temperature of the lower epitaxial layer 12 may maintain a temperature of about 1200 °C.
  • the dislocation prevention element 17 may block the growth and progress of dislocations.
  • the upper epitaxial layer 18 can grow laterally without vertical growth by the dislocation preventing element 17, vertical growth of dislocations can be prevented. Therefore, defects inside the substrate can be minimized, and a single crystal substrate having a uniform surface can be obtained.
  • FIG. 7 is a schematic diagram illustrating a propagation path of a potential in an existing substrate.
  • FIG. 8 is a schematic diagram showing a propagation path of dislocation in a single crystal substrate according to the present invention.
  • a plurality of potentials may exist in the lower epitaxial layer 12.
  • the potential preventing element 17 is formed in the plurality of grooves 13 from which the potential region of the lower epitaxial layer 12 is removed, the upper epitaxial layer 18 may be formed on the lower epitaxial layer 12. It is blocked by the dislocation preventing element 17 so that no electric potential propagates or is newly generated.
  • a void 19 may exist in the groove 13.
  • the void 19 may be formed as an empty space between the portion recessed toward the base substrate 10 and the upper epitaxial layer 18.
  • the voids 19 can play a very positive role in absorbing internal defects and hindering their growth and progression.
  • 9 to 13 are schematic views showing a method of growing a gallium nitride single crystal according to an embodiment of the present invention.
  • the lower epitaxial layer 12 may be grown on the base substrate 10.
  • the base substrate 10 may be a sapphire substrate or a silicon substrate.
  • the lower epitaxial layer 12 may be a SiC layer, a ZnO layer, a Si layer, a GaAs layer, an NCO layer, a BN layer, an AlN layer, or a GaN layer. Due to the lattice constant difference between the lower epitaxial layer 12 and the base substrate 10, dislocations having different crystallinities may be formed in the lower epitaxial layer 12. Such dislocations can impair the quality of the single crystal substrate.
  • the selectivity ratio between the region where the potential is formed and the region where the potential is not formed differs due to the difference in crystallinity. Accordingly, at least a portion of the dislocation region in the lower epitaxial layer 12 is selectively removed using an etchant that selectively removes the region where the dislocation is formed. Selectively removing the dislocation region in the lower epitaxial layer 12 may be performed using dry etching or wet etching. When using dry etching, the etchant may be an etching gas such as CF4, CH4, C2 or F6, and when using wet etching, the etchant may be an etchant such as HCl, KOH, NaOH, HF, or H 2 SO 4 . have. As described above, a plurality of grooves 13 may be formed on the upper surface of the lower epitaxial layer 12 by selectively removing the dislocation region on the lower epitaxial layer 12.
  • a dislocation prevention layer 16 covering the lower epitaxial layer 12 may be formed.
  • the potential barrier 16 may be an inorganic layer or a metal layer.
  • the inorganic film may be SiN, SiO 2 , HfO 2 or TiO 2 .
  • the metal film may be Ag, Au, or Pt.
  • the dislocation prevention layer 16 formed on the lower epitaxial layer 12 is planarized until the lower epitaxial layer 12 is exposed to form the dislocation prevention element 17.
  • the dislocation preventing element 17 may be peaceful using chemical mechanical polishing (CMP) or planarized using an etch back method.
  • the etch back may be performed by using reactive ion etching (RIE) or inductively coupled plasma (ICP).
  • the upper epitaxial layer 18 may be formed on the lower epitaxial layer 12 on which the dislocation preventing element 17 is formed.
  • the upper epitaxial layer 18 may be a single crystal growth layer.
  • the single crystal growth layer may be a SiC layer, a ZnO layer, a Si layer, a GaAs layer, an NCO layer, a BN layer, an AlN layer, or a GaN layer.
  • the upper epitaxial layer 18 may be formed using a recrystallization method.
  • the recrystallization growth method may be MOCVD (Metal Organic Chemical Vapor Deposition), MBE (molecular beam deposition), HVPE (hydride or halide vapor phase epitaxy) or SVPE (sublimation vapor phase epitaxy).
  • the dislocation prevention element 17 may block the growth and progress of dislocations.
  • 14 to 22 are schematic views illustrating a method of manufacturing a light emitting device including a single crystal substrate, and are limited to the unit cell of the light emitting device.
  • a lower buffer layer 32a may be formed on the base substrate 30.
  • the base substrate 30 may be a sapphire substrate or a silicon substrate.
  • the lower buffer layer 32a may be a SiC layer, a ZnO layer, a Si layer, a GaAs layer, an NCO layer, a BN layer, an AlN layer, or a GaN layer. Due to the lattice constant difference between the lower buffer layer 32a and the base substrate 30, dislocations having different crystallinities may be formed in the lower buffer layer 32a. Such dislocations can impair the quality of the single crystal substrate.
  • the selectivity ratio between the region where the potential is formed and the region where the potential is not formed is different due to the difference in crystallinity. Therefore, at least a portion of the dislocation region in the lower buffer layer 32a is selectively removed using an etchant that selectively removes the region where the dislocation is formed.
  • Selectively removing the dislocation region in the lower buffer layer 32a may be performed using dry etching or wet etching.
  • the etchant may be an etching gas such as CF4, CH4, C2 or F6, and when using wet etching, the etchant may be an etchant such as HCl, KOH, NaOH, HF, or H 2 SO 4 . have.
  • a plurality of grooves 33 may be formed on the upper surface of the lower buffer layer 32a by selectively removing the potential region on the lower buffer layer 32a.
  • a dislocation prevention element 34 may be formed in the removed dislocation region.
  • the dislocation prevention element 34 may be formed using the method described with reference to FIGS. 3 to 5 or may be formed using the method described with reference to FIGS. 11 to 12.
  • the dislocation prevention element 34 may be an inorganic layer or a metal layer.
  • the dislocation preventing element 34 is formed of an inorganic material layer, it is possible to improve the high temperature stability, and when forming the metal layer, the reflectivity can be improved and used as a reflective layer of the light emitting device, thereby contributing to the improvement of light extraction efficiency.
  • the inorganic layer may be SiN, SiO 2 , HfO 2 or TiO 2 .
  • the metal layer may be Ag, Au, or Pt.
  • the upper buffer layer 32b may be grown on the lower buffer layer 32a on which the dislocation preventing element 34 is formed.
  • the upper buffer layer 32b may be a SiC layer, a ZnO layer, a Si layer, a GaAs layer, an NCO layer, a BN layer, an AlN layer, or a GaN layer.
  • a first type single crystal semiconductor layer 35 may be formed on the buffer layer 32.
  • the first type single crystal semiconductor layer 35 may be a semiconductor layer into which n-type impurities are implanted.
  • the n-type nitride-based semiconductor layer is a SiC layer, ZnO layer, Si layer, GaAs layer, NCO layer, BN layer, AlN layer, GaN layer, Mg x Zn y Cd Z O layer (0 ⁇ x, y, z ⁇ 1 ) Or an Al x Ga (1-x) N (0 ⁇ x ⁇ 1) layer.
  • an active layer 36 may be formed on the first type single crystal semiconductor layer 35.
  • the active layer 36 may have a quantum dot structure or a multi quantum well structure.
  • the active layer 36 may have a multiple structure of an InGaN layer as a well layer and a GaN layer as a barrier layer.
  • the second type single crystal semiconductor layer 37 may be formed on the active layer 36.
  • the second type single crystal semiconductor layer 37 may be a semiconductor layer into which p-type impurities are implanted.
  • the p-type nitride-based semiconductor layer is a SiC layer, ZnO layer, Si layer, GaAs layer, NCO layer, BN layer, AlN layer, GaN layer, Mg x Zn y Cd Z O layer (0 ⁇ x, y, z ⁇ 1 ) Or an Al x Ga (1-x) N (0 ⁇ x ⁇ 1) layer.
  • the upper buffer layer 35, the active layer 36, and the second type single crystal semiconductor layer 37 may be formed using a metal organic chemical vapor deposition (MOCVD) technique or a molecular beam epitaxy (MBE) technique.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the light emitting device includes the buffer layer 32, the first type single crystal semiconductor layer 35, the active layer 36, and the second type single crystal semiconductor layer 37 which are sequentially stacked, and the active layer 36 and The first type single crystal semiconductor layer 35 may be exposed on one side of the second type single crystal semiconductor layer 37.
  • a first electrode 38 electrically connected to the first type single crystal semiconductor layer 35 and a second electrode 39 electrically connected to the second type single crystal semiconductor layer 37 are formed. can do.
  • the first electrode 38 may be a cathode, and the second electrode 39 may be an anode.
  • the first electrode 38 and the second electrode 39 may contain Al and / or Ag.
  • Table 1 shows the crystallinity and surface roughness of the single crystal substrate according to the present invention.
  • the crystallinity of the gallium nitride substrate was analyzed by X-ray diffraction (XRD), and the initial ⁇ value between the specimen and the detector was 34.8 °.
  • the surface roughness was also analyzed by atomic force microscopy (AFM).
  • Crystallinity is a numerical value that determines the quality of a single crystal and can be predicted through the ⁇ value between the specimen and the detector. In other words, if the value of ⁇ is large, crystallinity is low because the X-rays have a large fall angle, and if the value of ⁇ is small, the crystallinity is high because the X-rays have a small fall angle. Therefore, the lower the value of ⁇ , the higher the quality of the single crystal.
  • the existing substrate showed a high value as 0.21.
  • 0.14 showed a lower value than the conventional substrate. This may indicate that the single crystal quality of the substrate of the present invention is improved compared to the existing substrate.
  • the existing substrate shows a slightly higher value as 0.75, while the substrate according to the present invention has a low surface roughness as 0.5. Since the roughness can be determined that the lower the value, the better the lateral growth, the substrate according to the present invention can correspond to the result that the growth of the dislocation in the vertical direction is excellent due to the excellent lateral growth.

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Abstract

단결정 기판의 제조방법, 이에 의해 제조된 단결정 기판, 단결정 기판을 포함하는 발광소자, 및 이의 제조방법이 개시되어 있다. 단결정 기판의 제조방법은 베이스 기판 상에 하부 에피층을 성장시키는 단계, 하부 에피층 내의 전위 영역의 적어도 일부를 선택적으로 제거하는 단계, 제거된 전위 영역 내에 전위 방지 요소를 형성하는 단계 및 전위 방지 요소가 형성된 하부 에피층 상에 상부 에피층을 형성하는 단계를 포함한다.

Description

단결정 기판의 제조방법, 이에 의해 제조된 단결정 기판, 상기 단결정 기판을 포함하는 발광소자, 및 이의 제조방법
본 발명은 발광소자 및 이에 구비되는 단결정 기판에 관한 것으로, 더욱 상세하게는 단결정 기판의 제조방법, 이에 의해 제조된 단결정 기판, 상기 단결정 기판을 포함하는 발광소자 및 이의 제조방법에 관한 것이다.
발광 소자는 화합물 반도체의 PN 접합 다이오드에 순방향 전류가 흐를 때 빛을 발하는 현상을 이용한 소자로서, 디스플레이 소자의 광원으로 주로 이용되고 있다. 이러한 발광 소자는 전구와 같은 필라멘트가 요구되지 않으며, 진동에 강하고, 긴 수명을 가지고 있으며, 반응속도가 빠른 등의 우수한 특성을 나타낸다.
고효율의 발광 소자를 제작하기 위해서는 균일하고 결함이 적은 고품위의 단결정 기판이 요구된다. 그러나, 종래의 기판은 기판 내에 전위와 같은 결함이 존재하며, 결정성장을 수행함에 따라 기존 전위가 계속적인 전파를 하게 된다. 또한, 새로운 전위가 계속적으로 생성 및 발생되기 때문에 기판의 표면이 거칠어지고 품질이 떨어지는 문제점이 발생된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 결함이 최소화된 단결정 기판의 제조방법, 이에 의해 제조된 단결정 기판, 상기 단결정 기판을 포함하는 발광소자 및 이의 제조방법을 제공하는데 있다.
상술한 제1 목적을 달성하기 위한 본 발명은 베이스 기판 상에 하부 에피층을 성장시키는 단계, 상기 하부 에피층 내의 전위 영역의 적어도 일부를 선택적으로 제거하는 단계, 상기 제거된 전위 영역 내에 전위 방지 요소를 형성하는 단계 및 상기 전위 방지 요소가 형성된 하부 에피층 상에 상부 에피층을 형성하는 단계를 포함하는 단결정 기판의 제조방법을 제공한다.
상기 전위 영역의 적어도 일부를 선택적으로 제거하는 것은 건식식각 또는 습식식각을 이용하여 수행할 수 있다. 상기 전위 방지 요소는 상기 하부 에피층 상에 전위 방지막을 형성한 후에 상기 하부 에피층이 노출될 때까지 평탄화하여 형성할 수 있다. 상기 전위 방지 요소는 화학적 기계적 연마 또는 에치백법을 사용하여 평탄화할 수 있다.
상기 전위 방지 요소는 제거된 전위영역 외의 상기 하부 에피층 상에 포토레지스트 패턴을 형성하고, 전위 방지막을 형성한 후, 상기 포토레지스트 패턴을 제거하여 형성할 수 있다. 상기 전위 방지 요소는 금속층 또는 무기물층일 수 있다. 상기 금속층은 Ag층, Au층 또는 Pt층일 수 있으며, 상기 무기물층은 SiN층, SiO2층, HfO2층 또는 TiO2층일 수 있다.
상기 상부에피층은 MOCVD법, MBE법, HVPE법 또는 SVPE법을 이용하여 형성할 수 있다. 상기 상부 에피층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층일 수 있다.
상술한 제2 목적을 달성하기 위한 본 발명은 베이스 기판, 상기 베이스 기판 상에 위치하고, 상부면에 다수 개의 홈을 구비하는 하부 에피층, 상기 홈 내에 위치하는 전위 방지 요소 및 상기 전위 방지 요소 및 상기 하부 에피층 상에 위치하는 상부 에피층을 구비하는 단결정 기판을 제공한다.
상술한 제3 목적을 달성하기 위한 본 발명은 베이스 기판 상에 하부 버퍼층을 성장시키는 단계, 상기 하부 버퍼층 내의 전위 영역의 적어도 일부를 선택적으로 제거하는 단계, 상기 제거된 전위 영역 내에 전위 방지 요소를 형성하는 단계, 상기 전위 방지 요소가 형성된 하부 버퍼층 상에 상부 버퍼층을 형성하는 단계, 상기 상부 버퍼층 상에 활성층을 형성하는 단계 및 상기 활성층 상에 제2형 단결정 반도체층을 형성하는 단계를 포함하는 발광소자 제조방법을 제공한다.
상술한 제4 목적을 달성하기 위한 본 발명은 상기 베이스 기판 상에 위치하고, 상부면에 다수 개의 홈을 구비하는 하부 버퍼층, 상기 홈 내에 위치하는 전위 방지 요소, 상기 전위 방지 요소 및 상기 하부 버퍼층 상에 위치하는 상부 버퍼층, 상기 상부 버퍼층 상에 형성된 활성층 및 상기 활성층 상에 형성된 제2형 단결정 반도체층을 포함하는 발광소자를 제공한다.
기판 내에 존재하는 전위영역을 식각하여 제거하고, 이에 따라 형성되는 홈에 전위방지요소를 형성하였다. 그 결과, 기판 내에 존재하는 전위가 전위방지요소에 의해 차단되어 상부 단결정 에피층으로 전파되는 것을 방지할 수 있다. 또한, 전위영역이 제거되어 형성된 홈에 의해 상부 단결정 에피층은 측면성장하게 되므로, 전위가 수직성장하는 것을 방지할 수 있다. 따라서, 기판 내의 결함을 최소화 시킬 수 있으며, 전위가 적은 부분에 상부에피층이 성장되므로, 표면이 매끄럽고 균일한 질화갈륨 단결정 기판을 획득할 수 있다. 이에 따라, 이러한 단결정 기판을 구비하는 발광소자의 효율이 향상될 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 질화갈륨 단결정 기판의 제조방법을 나타내는 개략도이다.
도 7은 기존 기판에서 전위의 전파경로를 도식화한 개략도이다.
도 8은 본 발명에 따른 단결정 기판에서 전위의 전파경로를 도식화한 개략도이다.
도 9 내지 도 13은 본 발명의 일 실시예에 따른 질화갈륨 단결정의 성장방법을 나타내는 개략도이다.
도 14 내지 도 22는 단결정 기판을 포함하는 발광소자의 제조방법을 나타내는 개략도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 질화갈륨 단결정 기판의 제조방법을 나타내는 개략도이다.
도 1을 참조하면, 베이스 기판(10) 상에 하부에피층(12)을 성장시킬 수 있다. 상기 베이스 기판(10)은 사파이어 기판 또는 실리콘 기판일 수 있다. 상기 하부에피층(12)은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층일 수 있다. 상기 하부에피층(12)과 상기 베이스 기판(10) 사이의 격자 상수 차이로 인해 상기 하부 에피층(12) 내에 결정성이 다른 전위(dislocation)가 형성될 수 있다. 이러한 전위는 단결정 기판의 품질을 손상시킬 수 있다.
도 2를 참조하면, 상기 전위가 형성된 영역과 전위가 형성되지 않은 영역은 그 결정성의 차이로 인해 서로 식각선택비가 다르다. 따라서, 상기 전위가 형성된 영역을 선택적으로 제거하는 식각제를 사용하여 상기 하부에피층(12) 내의 전위 영역의 적어도 일부를 선택적으로 제거한다. 상기 하부에피층(12) 내의 전위 영역을 선택적으로 제거하는 것은 건식식각 또는 습식식각을 사용하여 수행될 수 있다. 건식식각을 사용하는 경우에 식각제는 CF4, CH4, C2 또는 F6등의 식각가스, 습식식각을 사용하는 경우에 식각제는 HCl, KOH, NaOH, HF, 또는 H2SO4등의 식각액일 수 있다. 상기와 같이 하부에피층(12) 상의 전위 영역을 선택적으로 제거함으로써 상기 하부에피층(12)의 상부면에 다수개의 홈(13)이 형성될 수 있다.
도 3을 참조하면, 별도의 보조기판(20) 상에 포토레지스트층(14)을 형성할 수 있다. 상기 보조기판(20)은 Al2O3, SiC, ZnO, Si, GaAs, NCO, BN, AlN 또는 GaN기판일 수 있다. 상기 보조기판(20) 및 포토레지스트층(14) 사이에는 릴리즈층(21)이 위치할 수 있다. 상기 릴리즈층(21)은 상기 포토레지스트층(14)과 보조기판(20)의 분리를 용이하게 할 수 있다. 상기 릴리즈층(21)은 자외선 경화, 상온경화, 저온경화 및 촉매경화중 선택되는 하나에 의해 경화가 가능한 물질일 수 있다. 상기 릴리즈층(21)은 유리전이온도(Tg)가 25℃이하의 실리콘계 고분자물질층일 수 있다.
상기 다수개의 홈(13)을 구비하는 하부 에피층(12)과 상기 보조기판(20) 상에 형성된 포토레지스트층(14)을 접촉시킨 후 열과 압력을 가할 수 있다. 상기 열은 40℃ 내지 300℃의 온도로 가할 수 있으며, 압력은 10psi 내지 1200psi로 가할 수 있다. 상기와 같이 열을 가하게 되면, 릴리즈층(21)은 유리전도 이상의 온도에 의해 유연해질 수 있다. 따라서, 보조기판(20)으로부터 포토레지스트층(14)이 쉽게 박리될 수 있다. 또한, 상기 압력을 가해줌으로써 상기 보조기판(20)으로부터 박리된 포토레지스트층(14)이 하부 에피층(12)과 분리되지 않고 접착될 수 있다. 이때, 상기 포토레지스트층(14)은 상기 하부 에피층(12) 상에 접촉하는 부분에 선택적으로 부착될 수 있다.
그런 후 상기 열과 압력을 제거하고, 상기 보조기판(20)을 상기 베이스 기판(10)으로부터 분리한다. 이때, 상기 포토레지스트층(14)은 상기 하부 에피층(12) 상에 접촉하는 부분에 선택적으로 부착될 수 있다.
즉, 상기 하부 에피층(12)의 식각되지 않은 부분은 상기 포토레지스트층(14)과 접촉되므로, 상기 포토레지스트 패턴(15)이 형성될 수 있으며, 상기 전위 영역이 제거된 다수개의 홈(13)은 포토레지스트층(14)과 접촉되지 않으므로, 포토레지스트 패턴(15)이 형성되지 않을 수 있다.
도 4를 참조하면, 상기 포토레지스트 패턴(15) 및 상기 하부 에피층(12)의 홈(13)을 덮는 전위 방지막(16)을 형성할 수 있다. 상기 전위 방지막(16)은 상기 포토레지스트 패턴(13)에 의해 하부에피층(12)의 식각되지 않은 부분과는 접촉되지 않을 수 있으며, 상기 전위영역이 선택적으로 제거된 다수의 홈(13)과는 접촉될 수 있다. 상기 전위 방지막(16)은 무기물막 또는 금속막일 수 있다. 상기 무기물막은 SiN, SiO2, HfO2 또는 TiO2일 수 있다. 상기 금속막은 Ag, Au 또는 Pt일 수 있다.
도 5를 참조하면, 상기 하부에피층(12) 상부에 형성된 포토레지스트 패턴(15)을 제거한다. 그 결과, 상기 포토레지스트 패턴(15) 상부 및 측면 상에 형성된 전위 방지막(16)은 제거되고, 상기 홈(13) 내에만 전위 방지요소(17)가 잔존할 수 있다.
도 6을 참조하면, 상기 전위 방지 요소(17)가 형성된 하부 에피층(12) 상에 상부 에피층(18)을 형성할 수 있다. 상기 상부 에피층(18)은 단결정 성장층일 수 있다. 상기 단결정 성장층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층일 수 있다. 상기 상부 에피층(18)은 재결정 성장법을 이용하여 형성시킬 수 있다. 상기 재결정 성장법은 MOCVD법(Metal Organic Chemical Vapor Deposition), MBE법(molecular beam deposition), HVPE법(hydride or halide vapor phase epitaxy) 또는 SVPE법(sublimation vapor phase epitaxy)일 수 있다.
예컨대, MOCVD법을 이용하여 상부 에피층(18)을 GaN층으로 형성하는 경우에, 상기 전위 방지 요소(17)가 구비된 베이스 기판(10)을 반응용기 내에 수용하고 TMGa(Trimethl Gallium) 및 NH3를 주입할 수 있다. 그런 후, 상기 하부에피층(12) 상에 열을 가하여, 상기 TMGa을 열분해시킬 수 있다. 열분해된 원소 중 상기 Ga는 NH3의 N와 결합되어 GaN으로 이루어진 상부에피층(18)을 형성할 수 있다. 상기 열은 RF가열, 저항 가열 또는 적외선 램프 가열을 이용하여 발생시킬 수 있다. 상기 반응용기의 내부는 200torr의 진공도를 유지할 수 있으며, 상기 하부에피층(12)의 표면 온도는 약 1200℃의 온도를 유지할 수 있다.
상기 상부 에피층(18)을 형성할 때, 상기 전위 방지요소(17)는 전위의 성장 및 진행을 차단할 수 있다. 이와 더불어서, 상기 상부에피층(18)은 상기 전위 방지요소(17)에 의해 수직 성장하지 않고 측면성장할 수 있으므로 전위의 수직 성장이 방지될 수 있다. 따라서, 기판 내부의 결함이 최소화될 수 있으며, 표면이 균일한 단결정 기판을 획득할 수 있다.
도 7은 기존 기판에서 전위의 전파경로를 도식화한 개략도이다.
도 7을 참조하면, 하부에피층(12)에는 다수에 전위가 존재한다. 상기 전위는 상기 하부에피층(12) 상에 상부에피층(18)을 형성하여도 제거되지 않으며, 상기 상부에피층(18)이 성장함에 따라 전위도 같이 성장되는 것을 알 수 있다.
도 8은 본 발명에 따른 단결정 기판에서 전위의 전파경로를 도식화한 개략도이다.
도 8을 참조하면, 하부에피층(12)의 내부에는 다수의 전위가 존재할 수 있다. 그러나, 상기 하부에피층(12)의 전위영역을 제거한 다수 개의 홈(13)에 전위방지요소(17)를 형성하는 경우, 하부에피층(12) 상에 상부에피층(18)을 형성하여도 상기 전위방지요소(17)에 의해 차단되어 전위가 전파되거나 새로이 생성되지 않는다.
한편, 상기 홈(13) 내부에는 보이드(19)가 존재할 수 있다. 상기 보이드(19)는 베이스 기판(10)을 향해 함몰된 부분과 상부에피층(18) 사이에 빈 공간으로 형성될 수 있다. 상기 보이드(19)는 내부의 결함를 흡수하고, 결함의 성장과 진행을 방해하는 매우 긍정적인 역할을 할 수 있다.
도 9 내지 도 13은 본 발명의 일 실시예에 따른 질화갈륨 단결정의 성장방법을 나타내는 개략도이다.
도 9를 참조하면, 베이스 기판(10) 상에 하부에피층(12)을 성장시킬 수 있다. 상기 베이스 기판(10)은 사파이어 기판 또는 실리콘 기판일 수 있다. 상기 하부에피층(12)은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층일 수 있다. 상기 하부에피층(12)과 상기 베이스 기판(10) 사이의 격자 상수 차이로 인해 상기 하부 에피층(12) 내에 결정성이 다른 전위(dislocation)가 형성될 수 있다. 이러한 전위는 단결정 기판의 품질을 손상시킬 수 있다.
도 10을 참조하면, 상기 전위가 형성된 영역과 전위가 형성되지 않은 영역은 그 결정성의 차이로 인해 서로 식각선택비가 다르다. 따라서, 상기 전위가 형성된 영역을 선택적으로 제거하는 식각제를 사용하여 상기 하부에피층(12) 내의 전위 영역의 적어도 일부를 선택적으로 제거한다. 상기 하부에피층(12) 내의 전위 영역을 선택적으로 제거하는 것은 건식식각 또는 습식식각을 사용하여 수행될 수 있다. 건식식각을 사용하는 경우에 식각제는 CF4, CH4, C2 또는 F6등의 식각가스, 습식식각을 사용하는 경우에 식각제는 HCl, KOH, NaOH, HF, 또는 H2SO4등의 식각액일 수 있다. 상기와 같이 하부에피층(12) 상의 전위 영역을 선택적으로 제거함으로써 상기 하부에피층(12)의 상부면에 다수개의 홈(13)이 형성될 수 있다.
도 11을 참조하면, 상기 하부에피층(12)을 덮는 전위 방지막(16)을 형성할 수 있다. 상기 전위 방지막(16)은 무기물막 또는 금속막일 수 있다. 상기 무기물막은 SiN, SiO2, HfO2 또는 TiO2일 수 있다. 상기 금속막은 Ag, Au 또는 Pt일 수 있다.
도 12를 참조하면, 상기 하부에피층(12) 상부에 형성된 전위방지막(16)을 상기 하부에피층(12)이 노출될 때까지 평탄화하여 전위방지요소(17)를 형성한다. 상기 전위방지요소(17)는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 사용하여 평화하거나, 에치백법을 사용하여 평탄화할 수 있다. 상기 에치백은 이온반응에칭(Reactive Ion Etch; RIE) 또는 유도결합플라즈마에치(Inductively Coupled Plasma; ICP)법을 사용하여 수행할 수 있다.
도 13을 참조하면, 상기 전위 방지 요소(17)가 형성된 하부 에피층(12) 상에 상부 에피층(18)을 형성할 수 있다. 상기 상부 에피층(18)은 단결정 성장층일 수 있다. 상기 단결정 성장층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층일 수 있다. 상기 상부 에피층(18)은 재결정 성장법을 이용하여 형성시킬 수 있다. 상기 재결정 성장법은 MOCVD법(Metal Organic Chemical Vapor Deposition), MBE법(molecular beam deposition), HVPE법(hydride or halide vapor phase epitaxy) 또는 SVPE법(sublimation vapor phase epitaxy)일 수 있다.
상기 상부 에피층(18)을 형성할 때, 상기 전위 방지요소(17)는 전위의 성장 및 진행을 차단할 수 있다.
도 14 내지 도 22는 단결정 기판을 포함하는 발광소자의 제조방법을 나타내는 개략도들로서, 발광 소자의 단위 셀에 한정되어 도시한다.
도 14를 참조하면, 베이스 기판(30) 상에 하부버퍼층(32a)을 형성할 수 있다. 상기 베이스 기판(30)은 사파이어 기판 또는 실리콘 기판일 수 있다. 상기 하부버퍼층(32a)은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층일 수 있다. 상기 하부버퍼층(32a)과 상기 베이스 기판(30) 사이의 격자 상수 차이로 인해 상기 하부버퍼층(32a) 내에 결정성이 다른 전위(dislocation)가 형성될 수 있다. 이러한 전위는 단결정 기판의 품질을 손상시킬 수 있다.
도 15를 참조하면, 상기 전위가 형성된 영역과 전위가 형성되지 않은 영역은 그 결정성의 차이로 인해 서로 식각선택비가 다르다. 따라서, 상기 전위가 형성된 영역을 선택적으로 제거하는 식각제를 사용하여 상기 하부버퍼층(32a) 내의 전위 영역의 적어도 일부를 선택적으로 제거한다. 상기 하부버퍼층(32a) 내의 전위 영역을 선택적으로 제거하는 것은 건식식각 또는 습식식각을 사용하여 수행될 수 있다. 건식식각을 사용하는 경우에 식각제는 CF4, CH4, C2 또는 F6등의 식각가스, 습식식각을 사용하는 경우에 식각제는 HCl, KOH, NaOH, HF, 또는 H2SO4등의 식각액일 수 있다. 상기와 같이 하부 버퍼층(32a) 상의 전위 영역을 선택적으로 제거함으로써 상기 하부 버퍼층(32a)의 상부면에 다수개의 홈(33)이 형성될 수 있다.
도 16을 참조하면, 상기 제거된 전위 영역 내에 전위 방지 요소(34)을 형성할 수 있다. 상기 전위 방지 요소(34)는 도 3 내지 도 5를 참조하여 설명한 방법을 사용하여 형성하거나 도 11 내지 도 12를 참조하여 설명한 방법을 사용하여 형성할 수 있다.
상기 전위 방지 요소(34)는 무기물층 또는 금속층일 수 있다. 상기 전위방지요소(34)를 무기물층으로 형성하는 경우, 고온 안정성을 향상시킬 수 있으며, 금속층으로 형성하는 경우, 반사도가 향상되어 발광소자의 반사층으로 사용될 수 있으므로, 광추출 효율의 향상에도 기여할 수 있다. 상기 무기물층은 SiN, SiO2, HfO2 또는 TiO2일 수 있다. 상기 금속층은 Ag, Au 또는 Pt일 수 있다.
도 17을 참조하면, 상기 전위 방지 요소(34)가 형성된 하부 버퍼층(32a) 상에 상부 버퍼층(32b)을 성장시킬 수 있다. 상기 상부 버퍼층(32b)은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층일 수 있다.
도 18을 참조하면, 상기 버퍼층(32) 상에 제1형 단결정 반도체층(35)을 형성할 수 있다. 상기 제1형 단결정 반도체층(35)은 n형 불순물이 주입된 반도체층일 수 있다. 상기 n형 질화물계 반도체층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층, GaN층, MgxZnyCdZO층 (0≤x, y, z≤1) 또는 AlxGa(1-x)N(0≤x≤1)층일 수 있다.
도 19를 참조하면, 상기 제1형 단결정 반도체층(35) 상에 활성층(36)을 형성할 수 있다. 상기 활성층(36)은 양자점 구조 또는 다중양자우물 구조(Multi Quantum Well Structure)를 가질 수 있다. 상기 활성층(36)이 다중양자우물 구조를 갖는 경우에, 상기 활성층(36)은 우물층으로서 InGaN층과 장벽층인 GaN층의 다중 구조를 가질 수 있다.
도 20을 참조하면, 상기 활성층(36) 상에 상기 제2형 단결정 반도체층(37)을 형성할 수 있다. 상기 제2형 단결정 반도체층(37)은 p형 불순물이 주입된 반도체층일 수 있다. 상기 p형 질화물계 반도체층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층, GaN층, MgxZnyCdZO층 (0≤x, y, z≤1) 또는 AlxGa(1-x)N(0≤x≤1)층일 수 있다. 상기 상부 버퍼층(35), 상기 활성층(36) 및 상기 제2형 단결정 반도체층(37)은 MOCVD(Metal Organic Chemical Vapor Deposition) 기술 또는 MBE(Molecular Beam Epitaxy) 기술을 사용하여 형성할 수 있다.
도 21을 참조하면, 상기 제2형 단결정 반도체층(37) 및 상기 활성층(36)의 일부를 식각하여 상기 제1형 단결정 반도체층(35)의 일부를 노출시킬 수 있다. 이때, 상기 제1형 단결정 반도체층(35)의 일부 또한 식각될 수도 있다. 이에 따라, 상기 발광소자는 차례로 적층된 상기 버퍼층(32), 제1형 단결정 반도체층(35), 활성층(36) 및 제2형 단결정 반도체층(37)을 구비하되, 상기 활성층(36) 및 상기 제2형 단결정 반도체층(37)의 일측에는 상기 제1형 단결정 반도체층(35)이 노출될 수 있다.
도 22를 참조하면, 상기 제1형 단결정 반도체층(35)에 전기적으로 접속하는 제1 전극(38) 및 제2형 단결정 반도체층(37)에 전기적으로 접속하는 제2 전극(39)을 형성할 수 있다. 상기 제1 전극(38)은 캐소드일 수 있으며, 상기 제2 전극(39)은 애노드일 수 있다. 상기 제1 전극(38) 및 상기 제2 전극(39)은 Al 및/또는 Ag을 함유할 수 있다.
본 발명에 따른 단결정 기판의 결정성 및 표면거칠기를 표 1에 나타내었다. 상기 질화갈륨 기판의 결정성은 엑스선회절분석기(X-ray Diffraction; XRD)에 의해 분석되었으며, 시편과 검출기 간의 초기 θ값은 34.8°로 하였다. 또한, 상기 표면거칠기는 원자간력현미경(Atomic Force Microscope; AFM)에 의해 분석되었다.
표 1
종류 θ값(°) 거칠기(nm)
기존 기판 0.21 0.75
본 발명 기판 0.14 0.50
결정성은 단결정의 품질을 결정하는 수치로서 시편과 검출기 간의 θ값을 통해 예측할 수 있다. 즉, θ값이 크면 엑스선의 산락각이 크기 때문에 결정성이 낮고, θ값이 작으면 엑스선의 산락각이 작기 때문에 결정성이 높다. 따라서, θ값이 낮을수록 단결정의 품질이 높을 수 있다.
상기 표 1의 결과로부터 알 수 있는 바와 같이 θ값의 경우, 기존 기판은 0.21로서 높은 값이 나타났다. 한편, 본 발명 기판의 경우, 0.14로서 기존 기판에 비해 낮은 값이 나타났다. 이는 기존 기판에 비해 본 발명 기판의 단결정 품질이 향상된 것을 나타낼 수 있다.
또한, 거칠기의 경우, 기존 기판은 0.75로서 다소 높은 값을 나타내는데 반해 본 발명에 따른 기판은 0.5로서 표면 거칠기가 낮게 나왔다. 거칠기는 값이 낮을수록 측면성장이 우수하다는 것으로 판단할 수 있기 때문에 본 발명에 따른 기판은 측면성장이 우수하여 수직방향으로 전위의 성장이 감소된 결과에 대응될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 베이스 기판 상에 하부 에피층을 성장시키는 단계;
    상기 하부 에피층 내의 전위 영역의 적어도 일부를 선택적으로 제거하는 단계;
    상기 제거된 전위 영역 내에 전위 방지 요소를 형성하는 단계; 및
    상기 전위 방지 요소가 형성된 하부 에피층 상에 상부 에피층을 형성하는 단계를 포함하는 단결정 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 전위 영역의 적어도 일부를 선택적으로 제거하는 것은,
    건식식각 또는 습식식각을 이용하여 수행하는 것을 특징으로 하는 단결정 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 전위 방지 요소는 상기 하부 에피층 상에 전위 방지막을 형성한 후에 상기 하부 에피층이 노출될 때까지 평탄화하여 형성하는 것을 특징으로 하는 단결정 기판의 제조방법.
  4. 제 3 항에 있어서,
    상기 전위 방지 요소는 화학적 기계적 연마 또는 에치백법을 사용하여 평탄화하는 것을 특징으로 하는 단결정 기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 전위 방지 요소는 제거된 전위영역 외의 상기 하부 에피층 상에 포토레지스트 패턴을 형성하고, 전위 방지막을 형성한 후, 상기 포토레지스트 패턴을 제거하여 형성하는 것을 특징으로 하는 단결정 기판의 제조방법.
  6. 제 1 항 내지 5 항 중 어느 한 항에 있어서,
    상기 전위 방지 요소는 금속층 또는 무기물층인 단결정 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 상부에피층은 MOCVD법, MBE법, HVPE법 또는 SVPE법을 이용하여 형성하는 것을 특징으로 하는 단결정 기판의 제조방법.
  8. 제 1 항 또는 7항에 있어서,
    상기 상부 에피층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층인 단결정 기판의 제조방법.
  9. 베이스 기판:
    상기 베이스 기판 상에 위치하고, 상부면에 다수 개의 홈을 구비하는 하부 에피층;
    상기 홈 내에 위치하는 전위 방지 요소; 및
    상기 전위 방지 요소 및 상기 하부 에피층 상에 위치하는 상부 에피층을 구비하는 단결정 기판.
  10. 제 9 항에 있어서,
    상기 전위 방지 요소는 금속층 또는 무기물층인 단결정 기판.
  11. 제 10 항에 있어서,
    상기 금속층은 Ag층, Au층 또는 Pt층인 단결정 기판.
  12. 제 10 항에 있어서,
    상기 무기물층은 SiN층, SiO2층, HfO2층 또는 TiO2층인 단결정 기판.
  13. 제 9 항에 있어서,
    상기 상부 에피층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층인 단결정 기판.
  14. 베이스 기판 상에 하부 버퍼층을 성장시키는 단계;
    상기 하부 버퍼층 내의 전위 영역의 적어도 일부를 선택적으로 제거하는 단계;
    상기 제거된 전위 영역 내에 전위 방지 요소를 형성하는 단계;
    상기 전위 방지 요소가 형성된 하부 버퍼층 상에 상부 버퍼층을 형성하는 단계;
    상기 상부 버퍼층 상에 제1형 반도체층을 형성하는 단계;
    상기 제1형 반도체층 상에 활성층을 형성하는 단계; 및
    상기 활성층 상에 제2형 반도체층을 형성하는 단계를 포함하는 발광소자 제조방법.
  15. 제 14 항에 있어서,
    상기 전위 방지 요소는 상기 하부 버퍼층 상에 전위 방지막을 형성한 후에 상기 하부 버퍼층이 노출될 때까지 평탄화하여 형성하는 것을 특징으로 하는 발광소자 제조방법.
  16. 제 15 항에 있어서,
    상기 전위 방지 요소는 화학적 기계적 연마 또는 에치백법을 사용하여 평탄화하는 것을 특징으로 하는 발광소자 제조방법.
  17. 제 14 항에 있어서,
    상기 전위 방지 요소는 제거된 전위영역 외의 상기 하부 버퍼층 상에 포토레지스트 패턴을 수행하고, 전위 방지막을 형성한 후, 상기 포토레지스트 패턴을 제거하여 형성하는 것을 특징으로 하는 발광소자 제조방법.
  18. 제 14 항 내지 17 항 중 어느 한 항에 있어서,
    상기 전위 방지 요소는 금속층 또는 무기물층인 발광소자 제조방법.
  19. 제 14 항에 있어서,
    상기 상부 버퍼층은 MOCVD법, MBE법, HVPE법 또는 SVPE법을 이용하여 형성하는 것을 특징으로 하는 발광소자 제조방법.
  20. 제 14 항 또는 19항에 있어서,
    상기 상부 버퍼층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층인 발광소자 제조방법.
  21. 상기 베이스 기판 상에 위치하고, 상부면에 다수 개의 홈을 구비하는 하부 버퍼층;
    상기 홈 내에 위치하는 전위 방지 요소;
    상기 전위 방지 요소 및 상기 하부 버퍼층 상에 위치하는 상부 버퍼층;
    상기 상부 버퍼층 상에 형성된 활성층; 및
    상기 활성층 상에 형성된 제2형 단결정 반도체층을 포함하는 발광소자.
  22. 제 21 항에 있어서,
    상기 전위 방지 요소는 금속층 또는 무기물층인 발광소자.
  23. 제 22 항에 있어서,
    상기 금속층은 Ag층, Au층 또는 Pt층인 발광소자.
  24. 제 22 항에 있어서,
    상기 무기물층은 SiN층, SiO2층, HfO2층 또는 TiO2층인 발광소자.
  25. 제 21 항에 있어서,
    상기 상부 버퍼층은 SiC층, ZnO층, Si층, GaAs층, NCO층, BN층, AlN층 또는 GaN층인 발광소자.
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