WO2009102062A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2009102062A1
WO2009102062A1 PCT/JP2009/052560 JP2009052560W WO2009102062A1 WO 2009102062 A1 WO2009102062 A1 WO 2009102062A1 JP 2009052560 W JP2009052560 W JP 2009052560W WO 2009102062 A1 WO2009102062 A1 WO 2009102062A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon layer
columnar
conductivity type
layer
forming
Prior art date
Application number
PCT/JP2009/052560
Other languages
English (en)
French (fr)
Inventor
Fujio Masuoka
Shintaro Arai
Hiroki Nakamura
Tomohiko Kudo
Original Assignee
Unisantis Electronics (Japan) Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics (Japan) Ltd. filed Critical Unisantis Electronics (Japan) Ltd.
Priority to JP2009553486A priority Critical patent/JP5356260B2/ja
Priority to KR1020107020510A priority patent/KR101124137B1/ko
Priority to CN2009801053037A priority patent/CN101946332B/zh
Priority to EP09710059.8A priority patent/EP2244304A4/en
Publication of WO2009102062A1 publication Critical patent/WO2009102062A1/ja
Priority to US12/699,611 priority patent/US8211758B2/en
Priority to US13/478,359 priority patent/US8395208B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • SGT Surrounding Gate Transistor
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761
  • the SGT provides a channel region so as to surround the side surface of the columnar semiconductor, a large gate width is realized in a small occupied area. That is, it is required to flow a large on-current in a small occupied area. Since a large on-current flows, it is difficult to apply a desired voltage to the source, drain, and gate when the resistance of the source, drain, and gate is high. Therefore, an SGT manufacturing method including a design for reducing the resistance of the source, drain, and gate is required. In addition, since a large on-current flows, it is necessary to reduce the contact resistance.
  • a gate is formed by depositing a gate material, transferring a gate pattern to a resist on a substrate by lithography, and etching the gate material. That is, in the conventional MOS transistor, the gate length is designed by the gate pattern.
  • the gate length is not designed by the gate pattern, but is designed by the manufacturing method, so that the variation in the gate length and the gate length is determined by the manufacturing method.
  • an object of the present invention is to provide a method for manufacturing an SGT that can obtain a structure for reducing the resistance of the source, drain, and gate, and a desired gate length, source, drain shape, and columnar semiconductor diameter.
  • a method of manufacturing a semiconductor device the step of forming a planar semiconductor layer on an oxide film formed on a substrate and forming a columnar first conductivity type semiconductor layer on the planar semiconductor layer; Forming a second conductivity type semiconductor layer in a planar semiconductor layer below the columnar first conductivity type semiconductor layer; Forming a gate insulating film and a gate electrode around the columnar first conductive semiconductor layer; Forming an insulating film in a sidewall shape on the upper side wall of the first conductive type semiconductor layer in a columnar shape above the gate; A step of forming an insulating film on the sidewall of the gate in a sidewall shape; a step of forming a second conductivity type semiconductor layer on top of the columnar first conductivity type semiconductor layer; Forming a metal-semiconductor compound in a second conductive semiconductor layer formed in a planar semiconductor layer below the columnar first conductive semiconductor layer; Forming a compound of a metal and a semiconductor in a second conductivity type semiconductor
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: The length from the center of the columnar first conductivity type semiconductor layer to the side wall; The thickness of the gate insulating film, The thickness of the gate electrode, The thickness of the insulating film formed in a sidewall shape on the side wall of the gate; This is a method for manufacturing a semiconductor device as described above, which is greater than
  • the thickness of the gate electrode is the manufacturing method of the semiconductor device described above, wherein the thickness of the gate electrode is larger than the thickness of the insulating film formed in a sidewall shape on the upper side wall of the columnar first conductive semiconductor layer.
  • the planar semiconductor layer is a planar silicon layer
  • the first conductivity type semiconductor layer is a first conductivity type silicon layer
  • the second conductivity type semiconductor layer is a second conductivity type silicon layer. It is a manufacturing method.
  • the semiconductor described above wherein the planar semiconductor layer is a planar silicon layer, the first conductivity type semiconductor layer is a p-type silicon layer or a non-doped silicon layer, and the second conductivity type semiconductor layer is an n-type silicon layer. It is a manufacturing method of an apparatus.
  • the semiconductor described above wherein the planar semiconductor layer is a planar silicon layer, the first conductivity type semiconductor layer is an n-type silicon layer or a non-doped silicon layer, and the second conductivity type semiconductor layer is a p-type silicon layer. It is a manufacturing method of an apparatus.
  • a silicon layer for forming a columnar first conductive silicon layer and a planar silicon layer is formed on an oxide film formed on the substrate, and a silicon for forming the columnar first conductive silicon layer and the planar silicon layer is formed.
  • the method for manufacturing a semiconductor device including a step of forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer.
  • a silicon layer for forming a columnar first conductive silicon layer and a planar silicon layer is formed on an oxide film formed on the substrate, and a silicon for forming the columnar first conductive silicon layer and the planar silicon layer is formed.
  • Forming a pad oxide film on the layer Forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer; Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, Forming amorphous silicon or polysilicon so as to fill holes formed in the silicon oxide film; Polishing and removing the amorphous silicon or polysilicon of the silicon oxide film by chemical mechanical polishing; A step of forming an amorphous silicon or polysilicon mask as a second hard mask by removing the silicon oxide film by etching; Sacrificing the amorphous silicon or polysilicon mask to reduce the size of the amorphous silicon or polysilicon mask; Removing the silicon oxide film on the amorphous silicon or
  • a silicon layer for forming a columnar first conductive silicon layer and a planar silicon layer is formed on an oxide film formed on the substrate, and a silicon for forming the columnar first conductive silicon layer and the planar silicon layer is formed.
  • Forming a pad oxide film on the layer Forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer; Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, Depositing an oxide film and performing etch back to reduce the diameter of the hole penetrating the silicon oxide film; A method for manufacturing a semiconductor device as described above, including:
  • amorphous silicon or polysilicon mask as the second hard mask as a mask
  • etching the silicon nitride film and the pad oxide film by dry etching to form a silicon nitride film mask as the first hard mask Forming a columnar first conductivity type silicon layer by dry etching using the first hard mask and the second hard mask as a mask
  • the thickness of the amorphous silicon or polysilicon mask which is the second hard mask is the method for manufacturing a semiconductor device as described above, wherein the thickness is smaller than the height of the columnar first conductivity type silicon layer.
  • a sacrificial oxide film formed during sacrificial oxidation of the first conductivity type silicon layer is used as a through oxide film to introduce a second conductivity type impurity into the surface of the planar silicon layer by impurity implantation or the like.
  • the columnar first conductive silicon layer has a column diameter smaller than that of a silicon nitride film mask which is a first hard mask.
  • an implantation angle of impurity implantation used for forming the second conductive silicon layer formed in the planar silicon layer below the columnar first conductive silicon layer is 0 to 6 degrees. It is.
  • Etching back amorphous silicon or polysilicon which is a gate electrode to form a gate electrode having a desired gate length Oxidizing the surface of amorphous silicon or polysilicon, which is a gate electrode, and forming a silicon oxide film on the amorphous silicon or polysilicon surface; Including This silicon oxide film protects the upper surface of the gate from wet processing or dry processing performed in a later process, thereby suppressing variations in the gate length, that is, variations in the gate length and damage to the gate insulating film from the upper surface of the gate.
  • An antireflection film layer (BARC layer) and a resist are applied, and a gate wiring pattern is formed from the resist using lithography.
  • a silicon nitride film sidewall is formed on the upper side wall of the columnar first conductivity type silicon layer via a gate insulating film, and a silicon nitride film side wall is formed on the side wall of the gate electrode. That is, a step of forming an insulating film sidewall, Introducing a second conductivity type impurity into the upper portion of the columnar first conductivity type silicon layer by impurity implantation or the like, and forming a second conductivity type silicon layer above the columnar first conductivity type silicon layer; A second conductive type silicon layer formed on a planar silicon layer under the first conductive type silicon layer by sputtering a metal film such as nickel (Ni) or cobalt (Co) and applying heat treatment; The surface of the second conductivity type silicon layer formed on the upper portion of the first conductivity type silicon layer is compounded with a metal and a semiconductor, and the unreacted metal film is removed to thereby form a lower portion of the columnar first conductivity type silicon layer.
  • a short circuit of the second conductivity type silicon layer formed on the top of the layer can be prevented,
  • a silicon nitride film or the like as a contact stopper; A step of planarizing by chemical mechanical polishing after forming a silicon oxide film as an interlayer film; On the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer, on the gate electrode, and on the second conductivity type silicon layer formed on the top of the columnar first conductivity type silicon layer And a step of forming a contact hole by etching, After forming a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN) in the contact hole, a metal such as tungsten (W), copper (Cu), or an alloy containing copper Forming a contact plug by chemical mechanical polishing, forming a film by sputtering or plating, and Forming a first layer wiring etching stopper such as silicon carbide (SiC), and subsequently forming a barrier metal such as tantalum (Ta),
  • the contact stopper on the contact hole on the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the planar silicon layer below the columnar silicon layer are etched. is there.
  • the contact stopper on the contact hole on the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the planar silicon layer below the columnar silicon layer are etched. is there.
  • the contact stopper on the contact hole on the upper part of the columnar silicon layer, the contact hole on the gate wiring, and the contact hole on the planar silicon layer below the columnar silicon layer is etched. is there.
  • a semiconductor device A planar semiconductor layer formed on a substrate and having a second conductivity type semiconductor layer formed thereon, wherein the second conductivity type semiconductor layer is a planar semiconductor layer in which a compound of a metal and a semiconductor is formed; A columnar first conductive semiconductor layer formed on the planar semiconductor layer and having a second conductive semiconductor layer formed thereon, wherein a compound of a metal and a semiconductor is formed on the second conductive semiconductor layer.
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: A length from the center to the side wall of the columnar first conductive semiconductor layer; A thickness of the gate insulating film; The thickness of the gate electrode; The insulating film formed in a sidewall shape on the side wall of the gate electrode; The semiconductor device as described above, which is larger than the sum of
  • the thickness of the said gate electrode is larger than the thickness of the said insulating film formed in the side wall shape on the upper side wall of the said columnar 1st conductivity type semiconductor layer above the gate electrode, The said semiconductor device is there.
  • a method for manufacturing a semiconductor device comprising: forming a planar semiconductor layer on an oxide film formed on a substrate; and forming a columnar first conductivity type semiconductor layer on the planar semiconductor layer; Forming a second conductivity type semiconductor layer in a planar semiconductor layer below the columnar first conductivity type semiconductor layer; Forming a gate insulating film and a gate electrode around the columnar first conductive semiconductor layer; Forming an insulating film in a sidewall shape on the upper side wall of the first conductive type semiconductor layer in a columnar shape above the gate; A step of forming an insulating film on the side wall of the gate in a sidewall shape, a step of forming a second conductivity type semiconductor layer on top of the columnar first conductivity type semiconductor layer, Forming a metal-semiconductor compound in a second conductive semiconductor layer formed in a planar semiconductor layer below the columnar first conductive semiconductor layer; Forming a compound of a metal and a semiconductor in a second conductivity type semiconductor layer
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: The length from the center of the columnar first conductivity type semiconductor layer to the side wall; The thickness of the gate insulating film, The thickness of the gate electrode, The thickness of the insulating film formed in a sidewall shape on the side wall of the gate; By being greater than the sum of A compound of a metal and a semiconductor can be formed on the second conductive semiconductor layer formed on the planar semiconductor layer below the columnar first conductive semiconductor layer, The resistance of the second conductive semiconductor layer formed in the planar semiconductor layer below the columnar first conductive semiconductor layer can be reduced.
  • the thickness of the gate electrode is By being larger than the thickness of the insulating film formed in a sidewall shape on the upper side wall of the first conductive type semiconductor layer in the upper part of the gate and the columnar shape, A metal and semiconductor compound can be formed on the gate electrode, The resistance of the gate electrode can be reduced.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer; Impurity implantation for threshold adjustment is performed on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer through the pad oxide film, and annealing is performed for impurity activation and diffusion.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, Forming amorphous silicon or polysilicon so as to fill holes formed in the silicon oxide film; Polishing and removing the amorphous silicon or polysilicon of the silicon oxide film by chemical mechanical polishing; By removing the silicon oxide film by etching, Forming an amorphous silicon oxide film by
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, By depositing an oxide film and performing etch back to reduce the diameter of the hole penetrating the silicon oxide film, By reducing the column diameter of the columnar first conductivity type silicon layer formed later, the short channel effect of the transistor can be suppressed and the leakage current can be reduced.
  • amorphous silicon or polysilicon mask as the second hard mask as a mask, etching the silicon nitride film and the pad oxide film by dry etching to form a silicon nitride film mask as the first hard mask;
  • a step of forming a columnar first conductivity type silicon layer by dry etching By using the first hard mask and the second hard mask as a mask, a step of forming a columnar first conductivity type silicon layer by dry etching, The amorphous silicon or polysilicon mask that is the second hard mask is all etched, and the plasma emission intensity that can be detected by the dry etching apparatus changes. By detecting this change in plasma emission intensity, The end point can be detected, and the height of the columnar first conductivity type silicon layer can be controlled.
  • the thickness of the amorphous silicon or polysilicon mask as the second hard mask is smaller than the height of the columnar first conductivity type silicon layer, the end point of dry etching can be detected.
  • the present invention Using the sacrificial oxide film formed during the sacrificial oxidation of the first conductivity type silicon layer as a through oxide film, impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • the column diameter of the columnar first conductivity type silicon layer is By being smaller than the column diameter of the silicon nitride film mask which is the first hard mask, Impurities can be prevented from being implanted from the side walls of the first conductivity type silicon layer during implantation.
  • the impurity implantation angle used for forming the second conductivity type silicon layer formed in the planar silicon layer below the columnar first conductivity type silicon layer is 0 ° to 6 °, Impurities can be prevented from being implanted from the side wall of the columnar first conductivity type silicon layer during implantation.
  • the present invention By forming a second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer without implanting impurities into the upper portion of the columnar first conductivity type semiconductor layer, Since the implantation conditions of the upper part of the columnar first conductivity type silicon layer and the planar silicon layer below the columnar first conductivity type silicon layer can be easily optimized, the short channel effect can be suppressed and the leakage current can be suppressed. it can.
  • a gate insulating film such as a silicon oxide film or a silicon nitride film
  • amorphous silicon or polysilicon as a gate electrode so as to embed a columnar first conductivity type silicon layer.
  • Etching back amorphous silicon or polysilicon which is a gate electrode to form a gate electrode having a desired gate length By oxidizing the surface of amorphous silicon or polysilicon, which is the gate electrode, and forming a silicon oxide film on the amorphous silicon or polysilicon surface, This silicon oxide film protects the upper surface of the gate from wet or dry processing performed in a later process, thereby suppressing variations in the gate length, that is, variations in the gate length and damage to the gate insulating film from the upper surface of the gate. Can do.
  • BARC layer antireflection film layer
  • resist a gate wiring pattern is formed from the resist using lithography.
  • Type silicon layer can be prevented from short circuit, By covering the side wall of the upper part of the columnar first conductivity type silicon layer with a silicon nitride film, the compounding of metal and semiconductor from the side wall of the columnar first conductivity type silicon layer can be controlled.
  • Forming a silicon nitride film or the like as a contact stopper A step of planarizing by chemical mechanical polishing after forming a silicon oxide film as an interlayer film; On the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer, on the gate electrode, and on the second conductivity type silicon layer formed on the top of the columnar first conductivity type silicon layer And a step of forming a contact hole by etching, After forming a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN) in the contact hole, a metal such as tungsten (W), copper (Cu), or an alloy containing copper Forming a contact plug by chemical mechanical polishing, forming a film by sputtering or plating, and Forming a first layer wiring etching stopper such as silicon carbide (SiC), and subsequently forming a low dielectric constant film
  • the interlayer film etching process of the contact hole on the columnar silicon layer and the contact hole on the gate wiring Perform the interlayer film etching process of the contact hole on the planar silicon layer under the columnar silicon layer, After that, by etching the contact holes on the upper part of the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the planar silicon layer below the columnar silicon layer, Optimization of etching conditions for contact holes on the pillar-shaped silicon layer and contact holes on the gate wiring, It is also possible to optimize the etching conditions for the contact holes on the planar silicon layer below the columnar silicon layer.
  • the interlayer etching process of the contact hole on the planar silicon layer below the columnar silicon layer After the interlayer etching process of the contact hole on the planar silicon layer below the columnar silicon layer, Perform an interlayer etching process between the contact hole on the top of the columnar silicon layer and the contact hole on the gate wiring, After that, by etching the contact holes on the upper part of the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the planar silicon layer below the columnar silicon layer, Optimization of etching conditions for contact holes on the pillar-shaped silicon layer and contact holes on the gate wiring, It is also possible to optimize the etching conditions for the contact holes on the planar silicon layer below the columnar silicon layer.
  • a semiconductor device A planar semiconductor layer formed on a substrate and having a second conductivity type semiconductor layer formed thereon, wherein the second conductivity type semiconductor layer is a planar semiconductor layer in which a compound of a metal and a semiconductor is formed; A columnar first conductive semiconductor layer formed on the planar semiconductor layer and having a second conductive semiconductor layer formed thereon, wherein a compound of a metal and a semiconductor is formed on the second conductive semiconductor layer.
  • a voltage can be applied, the second conductivity type semiconductor layer formed on the planar semiconductor layer below the columnar first conductivity type semiconductor layer, the gate electrode, the second conductivity type formed on the top of the columnar first conductivity type semiconductor layer
  • the resistance of the semiconductor layer can be reduced.
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: A length from the center to the side wall of the columnar first conductive semiconductor layer; A thickness of the gate insulating film; The thickness of the gate electrode; The insulating film formed in a sidewall shape on the side wall of the gate electrode; Is greater than the sum of A compound of a metal and a semiconductor can be formed on the second conductive semiconductor layer formed on the planar semiconductor layer below the columnar first conductive semiconductor layer, The resistance of the second conductive semiconductor layer formed in the planar semiconductor layer below the columnar first conductive semiconductor layer can be reduced.
  • the thickness of the gate electrode is larger than the thickness of the insulating film formed in a sidewall shape on the upper side wall of the columnar first conductivity type semiconductor layer above the gate electrode, A compound of a metal and a semiconductor can be formed on the gate electrode, and the resistance of the gate electrode can be reduced.
  • FIG. 35 (a) is a plan view of an NMOS SGT formed using the present invention
  • FIG. 35 (b) is a cross-sectional view taken along the cut line AA ′ of FIG. 35 (a). It is.
  • the NMOS SGT formed using the present invention will be described below with reference to FIG.
  • a planar silicon layer 112 is formed on the BOX layer 120 formed on the Si substrate 111
  • a columnar silicon layer 113 is formed on the planar silicon layer 112
  • the gate insulating film 124 and the periphery of the columnar silicon layer 113 are formed.
  • a gate electrode 141 is formed.
  • N + source diffusion layer 200 is formed on the planar silicon layer 112 below the columnar silicon layer 113, and an N + drain diffusion layer 201 is formed on the columnar silicon layer 113.
  • a contact 174 is formed on the N + source diffusion layer 200, a contact 173 is formed on the N + drain diffusion layer 201, and a contact 172 is formed on the gate wiring 141b extending from the gate electrode 141a.
  • FIG. 36 is a cross-sectional view taken along the cut line BB ′ of FIG.
  • Wa is the length from the center of the silicon pillar 113 to the end of the planar silicon layer 112
  • Wp is the length from the center of the silicon pillar 113 to the side wall
  • Wox is the thickness of the gate oxide film 124
  • Wg is the gate electrode 141.
  • Ws is the width of the nitride film side wall 133, that is, the width of the insulating film.
  • FIG. 37 is a cross-sectional view along the cut line BB ′ of FIG. In order to reduce the resistance of the gate electrode 141, it is necessary to form a silicide 151 on the gate electrode 141.
  • Wg is the width of the gate electrode 141
  • Ws is the width of the nitride sidewall 134, that is, the width of the insulating film.
  • FIG. 1 shows a manufacturing process for forming the SGT of the present invention
  • FIGS. 2 to 35 show an example of manufacturing the SGT according to the present invention.
  • A) is a plan view
  • (b) is a cross-sectional view along A-A ′.
  • pad oxide film 121 is formed on SOI layer 110 using an SOI substrate in which BOX layer 120 is formed on Si substrate 111 and silicon layer 110 is formed on BOX layer 120. .
  • lot formation may be performed, laser mark formation may be performed, and pad oxide film cleaning may be performed. Further, the pad oxide film thickness may be measured after the pad oxidation (steps 1, 2, 3, 4, 5 in FIG. 1).
  • an impurity for adjusting a threshold value is implanted into the SOI layer through pad oxide film 121. Subsequently, annealing is performed to activate and diffuse the impurities, and the impurity distribution in the SOI layer is made uniform.
  • the pad oxide film formed to relieve stress between the silicon nitride film and silicon formed in the next process as a through oxide film during impurity implantation, the number of manufacturing processes can be reduced, Cost can be reduced. (Fig. 1, Steps 6 and 7)
  • a silicon nitride film 130 as a first hard mask is formed, and then a silicon oxide film 122 is formed.
  • the nitride film thickness may be measured.
  • the silicon oxide film thickness may be measured (steps 8, 9, 10, and 11 in FIG. 1).
  • a resist is applied, a pattern is formed by inverting the columnar silicon layer with lithography using lithography, and a hole penetrating the silicon oxide film 122 is formed at a position where the columnar silicon layer is formed by dry etching. .
  • dimension measurement and inspection may be performed.
  • cleaning may be performed after etching (steps 12, 13, 14, 15, 16, 17, 18, 19 in FIG. 1).
  • an oxide film 129 is deposited, Referring to FIG. 39, the diameter of the hole penetrating through silicon oxide film 122 can be reduced by performing etch back of oxide film 129.
  • amorphous silicon or polysilicon 140 is formed so as to fill holes formed in silicon oxide film 122. Cleaning may be performed before depositing amorphous silicon or polysilicon. In addition, the film thickness may be measured after deposition (steps 20, 21, and 22 in FIG. 1).
  • amorphous silicon or polysilicon 140 on silicon oxide film 122 is polished and removed by CMP (chemical mechanical polishing).
  • the film thickness may be measured after polishing (steps 23 and 24 in FIG. 1).
  • the silicon oxide film 122 is removed by wet etching using hydrofluoric acid or the like, or by dry etching, so that amorphous silicon or poly silicon serving as a second hard mask at the time of dry etching of the columnar silicon layer in a later process is obtained.
  • Silicon 140 is formed (step 25 in FIG. 1).
  • amorphous silicon or polysilicon 140 is sacrificial oxidized to form silicon oxide film 128, and the dimensions of amorphous silicon or polysilicon are reduced.
  • cleaning before sacrificial oxidation may be performed.
  • the film thickness may be measured after oxidation (steps 26, 27, and 28 in FIG. 1).
  • silicon oxide film 128 on the surface of amorphous silicon or polysilicon 140 is removed by wet etching using hydrofluoric acid or dry etching (step 29 in FIG. 1).
  • the silicon nitride film 130 and the pad oxide film 121 as the first hard mask are etched by dry etching (step in FIG. 1). 30, 31).
  • columnar silicon layer 113 is formed by dry etching using silicon nitride film 130 as the first hard mask and amorphous silicon or polysilicon 140 as the second hard mask as a mask. After etching, organic matter removal, inspection using SEM, and step confirmation may be performed (steps 32, 33, 34, and 35 in FIG. 1). During dry etching, the amorphous silicon or polysilicon 140, which is the second hard mask, is also etched. When all of the amorphous silicon or polysilicon 140 is etched, the plasma emission intensity that can be detected by the dry etching apparatus changes.
  • the end point of etching can be detected, and the height of the columnar silicon layer 113 can be stably controlled regardless of the etching rate.
  • the film thickness Tn (FIG. 10) of the amorphous silicon or polysilicon 140 before the columnar silicon layer dry etching needs to be formed smaller than the height Tp of the columnar silicon layer. .
  • the planar silicon layer 112 is formed on the buried oxide film layer 120.
  • columnar silicon layer 113 and planar silicon layer 112 are used to alleviate unevenness on the side wall of columnar silicon layer 113 serving as a channel portion and to remove a silicon surface into which carbon or the like is implanted during dry etching.
  • a sacrificial oxide film 123 is formed by sacrificing the surface. Before sacrificial oxidation, cleaning before sacrificial oxidation may be performed. Further, the sacrificial oxide film thickness may be measured after the sacrificial oxidation (steps 36, 37, and 38 in FIG. 1).
  • a resist 150 is applied, and a pattern of the source diffusion layer is formed from the resist using lithography.
  • overlay error measurement, dimension measurement, and inspection may be performed (steps 39, 40, 41, 42, and 43 in FIG. 1).
  • the sacrificial oxide film 123 formed by the above-described sacrificial oxidation on the columnar silicon layer 113 and the planar silicon layer 112 protects the silicon surface from contamination such as by-products generated during the next dry etching.
  • planar silicon layer 112 is processed by dry etching, and planar silicon layer 112 is separated. (FIG. 1, steps 44 and 45)
  • step confirmation may be performed (steps 46, 47, and 48 in FIG. 1).
  • impurities such as P and As are introduced into the surface of planar silicon layer 112 by impurity implantation or the like to form N + source diffusion layer 200 (steps 49 and 50 in FIG. 1).
  • the number of manufacturing steps can be reduced by using the sacrificial oxide film 123 formed during the sacrificial oxidation of the columnar silicon layer 113 and the planar silicon layer 112 as a through oxide film.
  • the transistor characteristics may fluctuate. Therefore, it is essential that the columnar silicon pillar widths Wp1 and Wp2 are smaller than the width Wn of the nitride film 130.
  • Wp 1 is the width of the lower part of the columnar silicon layer
  • Wp 2 is the width of the upper part of the columnar silicon layer.
  • impurities are not implanted from the side wall of the columnar silicon layer 113 at the time of implantation, it is preferable to implant the impurities at a small angle, that is, 0 to 6 degrees.
  • the silicon nitride film 130 formed on the columnar silicon layer 113 is not implanted into the upper portion of the columnar silicon layer 113.
  • the implantation into the N + source diffusion layer 200 is preferably 0 °, but the implantation into the drain diffusion layer, which will be formed later on the columnar silicon layer 113, is formed in a self-aligned manner with the gate electrode.
  • the respective implantation conditions can be easily optimized. The channel effect can be suppressed and the leakage current can be suppressed.
  • sacrificial oxide film 123 is removed by wet etching using hydrofluoric acid or the like, and a silicon oxide film or a silicon oxynitride film is formed as gate insulating film 124.
  • cleaning before forming the gate may be performed. Further, after the insulating film is formed, the film thickness may be measured (steps 51, 52, 53, and 54 in FIG. 1).
  • amorphous silicon or polysilicon 141 is formed as a gate conductive film so as to bury columnar silicon layer 113. After film formation, the film thickness may be measured (steps 55 and 56 in FIG. 1).
  • amorphous silicon or polysilicon 141 is polished by CMP (Chemical Mechanical Polishing) to planarize the upper surface of the gate conductive film.
  • CMP Chemical Mechanical Polishing
  • the CMP polishing amount can be controlled with good reproducibility (step 57 in FIG. 1).
  • the gate length is determined by etching back amorphous silicon or polysilicon 141 which is a gate conductive film (step 58 in FIG. 1).
  • the surface of amorphous silicon or polysilicon 141 which is a gate conductive film is oxidized to form a silicon oxide film 125 on the surface of amorphous silicon or polysilicon 141.
  • Cleaning may be performed before oxidation (steps 59 and 60 in FIG. 1).
  • the silicon oxide film 125 protects the upper surface of the gate from wet processing or dry processing performed in a later process, so that variation in gate length, that is, variation in gate length and damage to the gate insulating film 124 from the upper surface of the gate are suppressed. can do.
  • a silicon nitride film 131 having a thickness larger than that of a desired gate electrode is formed. After film formation, the film thickness may be measured (steps 61 and 62 in FIG. 1).
  • silicon nitride film 131 is etched back to form silicon nitride film 131 sidewalls.
  • the silicon oxide film 125 is also etched.
  • Organic substances may be removed after the etch back.
  • shape measurement may be performed (steps 63, 64, and 65 in FIG. 1). Since the film thickness of the silicon nitride film sidewall 131 becomes the film thickness of the gate electrode, the gate electrode having a desired film thickness can be formed by adjusting the film thickness of the silicon nitride film 131 and the etch back conditions. it can.
  • BARC layer 161 and resist 160 are applied, and a gate wiring pattern is formed from resist 160 using lithography. After pattern formation, overlay error measurement, dimension measurement, and inspection may be performed (steps 66, 67, 68, 69, and 70 in FIG. 1).
  • BARC layer 161 and amorphous silicon or polysilicon 141 which is a gate conductive film are etched to form gate electrode 141a and gate wiring 141b, and the resist and BARC layer are removed. To do. After etching, dimension measurement may be performed (steps 71, 72, 73, 74, and 75 in FIG. 1).
  • silicon nitride film 130 and silicon nitride film sidewall 131 and silicon oxide films 121 and 125 on columnar silicon 113, and oxide film 124 on a planar silicon layer are removed by dry etching or wet etching (see FIG. 26).
  • the silicon oxide film is removed by wet etching, so that damage to the gate insulating film can be suppressed.
  • a silicon nitride film 132 is formed. Cleaning may be performed before film formation. Further, after the film formation, the film thickness may be measured (steps 77, 78, and 79 in FIG. 1).
  • silicon nitride film 132 is etched back to expose the upper surface of N + source diffusion layer 200 and the upper surface of columnar silicon 113, and the side wall of columnar silicon layer 113 and the side wall of gate 141 are exposed to silicon nitride film 133. , 134, ie, insulating film sidewalls. After etching, organic substances may be removed. Further, the shape may be measured (steps 80, 81, and 82 in FIG. 1).
  • the nitride film 133, 134 separates the gate electrode 141, the source diffusion layer 200, and the N + drain diffusion layer that will be formed later on the columnar silicon, a short circuit between the gate electrode 141, the source diffusion layer 200, and the drain diffusion layer due to silicide. Can be prevented. Further, by covering the side wall of the upper part of the columnar silicon 113 with the nitride film 134, silicidation from the side wall of the columnar silicon layer 113 can be controlled.
  • the silicon nitride films 133 and 134 are silicon oxide films, they are etched by hydrofluoric acid used for cleaning / peeling process and silicide pretreatment, so that the silicon nitride films 133 and 134 are films not soluble in hydrofluoric acid such as silicon nitride films. Preferably there is.
  • impurities such as P and As are introduced into the upper portion of columnar silicon layer 113 by impurity implantation or the like to form N + drain diffusion layer 201 (steps 83 and 84 in FIG. 1).
  • a metal film such as Ni or Co is sputtered, and heat treatment is performed to form the surface of source 200 and drain 201 with a compound of a metal and a semiconductor, that is, silicidation, and unreacted metal.
  • a silicide layer 152 on the drain diffusion layer 201 and a silicide layer 153 on the source diffusion layer 200 are formed.
  • the oxide film may be removed (steps 85, 86, 87, 88 in FIG. 1).
  • the silicide layer 151 on the gate electrode 141 surrounding the columnar silicon layer the parasitic resistance of the gate electrode 141 is reduced.
  • a silicon nitride film or the like is formed as contact stopper 135 (step 89 in FIG. 1).
  • a silicon oxide film is formed as interlayer film 126, it is planarized by CMP. After the film formation, the silicon oxide film thickness may be measured. Further, after the CMP, the silicon oxide film thickness and the silicon nitride film thickness may be measured (steps 90, 91, 92, 93, 94 in FIG. 1).
  • contact holes are formed by etching on drain diffusion layer 201 above columnar silicon layer 113, on gate wiring 141b, and on source diffusion layer 200. Before etching the contact hole, contact mask exposure is performed. Further, dimension measurement, overlay error measurement, and inspection may be performed. Further, after the contact hole is formed, the plasma resist is peeled off. Thereafter, cleaning may be performed, and dimension measurement, oxide film thickness measurement, inspection, and wafer container replacement may be performed (steps 95, 96, 97, 98, 99, 100, 101, 102, 103, 104, 105, FIG. 1). 106, 107). Further, referring to FIG.
  • the etching depth of the contact hole on the columnar silicon layer and the contact hole on the gate wiring is different from the etching depth of the contact hole on the planar silicon layer below the columnar silicon layer.
  • the interlayer film between the contact hole on the silicon layer and the contact hole on the gate wiring is etched, and referring to FIG. 41, using the resist 162 as a mask, the interlayer between the contact holes on the planar silicon layer below the columnar silicon layer is etched.
  • the contact stopper may be etched after the film is etched and the interlayer film is etched. Further, referring to FIG. 42, the interlayer film of the contact hole on the upper part of the columnar silicon layer is etched, Referring to FIG.
  • the interlayer film of the contact hole on the gate wiring and the contact hole on the planar silicon layer below the columnar silicon layer is etched,
  • the contact stopper may be etched after the interlayer film is etched.
  • Etching the interlayer film in the contact hole above the columnar silicon layer By separately etching the interlayer film of the contact hole on the gate wiring and the contact hole on the planar silicon layer below the columnar silicon layer, Optimization of contact hole etching conditions above the columnar silicon layer, It is also possible to optimize the etching conditions for the contact hole on the gate wiring and the contact hole on the planar silicon layer below the columnar silicon layer.
  • a film of tantalum (Ta), tantalum nitride (TaN) or the like as barrier metal 171 is formed in the contact hole, and then copper (Cu) 170 is formed by sputtering or plating, and contact 172 is formed by CMP. , 173, 174.
  • Titanium (Ti) or titanium nitride (TiN) may be used as the barrier metal.
  • tungsten (W) may be used.
  • an alloy containing copper may be used.
  • backside treatment, inspection, and heat treatment may be performed. Further, inspection may be performed after CMP (steps 108, 109, 110, 111, 112, 113, 114 in FIG. 1).
  • SiC (silicon carbide) 180 is formed as an etching stopper for the first layer wiring, and subsequently, a Low-k film 190 which is an interlayer film of the first wiring layer is formed.
  • the film thickness may be measured and inspected (steps 115, 116, 117, and 118 in FIG. 1).
  • the first layer wiring is patterned to form a groove pattern of the first wiring layer. After patterning, dimension measurement, overlay error measurement, and inspection may be performed. After forming the groove pattern, the plasma resist may be stripped and inspected (steps 119, 120, 121, 122, 123, 124, 125, 126 in FIG. 1).
  • first layer wirings 177, 178, and 179 are formed by CMP.
  • Titanium (Ti) or titanium nitride (TiN) may be used as the barrier metal.
  • tungsten (W) may be used.
  • backside treatment, inspection, and heat treatment may be performed. Further, inspection may be performed after CMP (steps 127, 128, 129, 130, 131, 132, 133 in FIG. 1).
  • nitride film deposition, interlayer insulation film deposition, and interlayer insulation film thickness measurement may be performed (steps 134, 135, and 136 in FIG. 1).
  • pad via mask exposure, dimension measurement, overlay error measurement, inspection, pad via etching, plasma resist peeling, post-etch cleaning, dimension measurement, oxide film thickness measurement, inspection, metal pre-cleaning, wafer container replacement, aluminum deposition, backside Processing, pad aluminum exposure, overlay error measurement, dimension measurement, inspection, pad aluminum etching, plasma resist stripping, cleaning after metal etching, optical inspection, SEM inspection, oxide film thickness measurement, insulation film deposition, insulation film thickness measurement, insulation film Exposure, optical inspection, insulating film etching, plasma resist peeling, insulating film cleaning, inspection, and heat treatment may be performed (FIG. 1 steps 137, 138, 139, 140, 141, 142, 143, 144, 145, 146, 147).
  • Multi-layer wiring may be performed before the pad via.
  • a method for manufacturing a semiconductor device comprising: forming a planar semiconductor layer on an oxide film formed on a substrate; and forming a columnar first conductivity type semiconductor layer on the planar semiconductor layer; Forming a second conductivity type semiconductor layer in a planar semiconductor layer below the columnar first conductivity type semiconductor layer; Forming a gate insulating film and a gate electrode around the columnar first conductive semiconductor layer; Forming an insulating film in a sidewall shape on the upper side wall of the first conductive type semiconductor layer in a columnar shape above the gate; Forming an insulating film on the side wall of the gate in a sidewall shape; Forming a second conductive semiconductor layer on top of the columnar first conductive semiconductor layer; Forming a metal-semiconductor compound in a second conductive semiconductor layer formed in a planar semiconductor layer below the columnar first conductive semiconductor layer; Forming a compound of a metal and a semiconductor in a second conductivity
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: The length from the center of the columnar first conductivity type semiconductor layer to the side wall; The thickness of the gate insulating film, The thickness of the gate electrode, The thickness of the insulating film formed in a sidewall shape on the side wall of the gate; By being greater than the sum of A compound of a metal and a semiconductor can be formed on the second conductive semiconductor layer formed on the planar semiconductor layer below the columnar first conductive semiconductor layer, The resistance of the second conductive semiconductor layer formed in the planar semiconductor layer below the columnar first conductive semiconductor layer can be reduced.
  • the thickness of the gate electrode is By being larger than the thickness of the insulating film formed in a sidewall shape on the upper side wall of the first conductive type semiconductor layer in the upper part of the gate and the columnar shape, A metal and semiconductor compound can be formed on the gate electrode, The resistance of the gate electrode can be reduced.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer; Impurity implantation for threshold adjustment is performed on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer through the pad oxide film, and annealing is performed for impurity activation and diffusion.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, Forming amorphous silicon or polysilicon so as to fill holes formed in the silicon oxide film; Polishing and removing the amorphous silicon or polysilicon of the silicon oxide film by chemical mechanical polishing; By removing the silicon oxide film by etching, Forming an amorphous silicon oxide film by
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, Depositing an oxide film and performing etch back to reduce the diameter of the hole penetrating the silicon oxide film; By including By reducing the column diameter of the columnar first conductivity type silicon layer formed later, the short channel effect of the transistor can be suppressed and the leakage current can be reduced.
  • amorphous silicon or polysilicon mask as the second hard mask as a mask, etching the silicon nitride film and the pad oxide film by dry etching to form a silicon nitride film mask as the first hard mask;
  • a step of forming a columnar first conductivity type silicon layer by dry etching By using the first hard mask and the second hard mask as a mask, a step of forming a columnar first conductivity type silicon layer by dry etching, The amorphous silicon or polysilicon mask that is the second hard mask is all etched, and the plasma emission intensity that can be detected by the dry etching apparatus changes. By detecting this change in plasma emission intensity, The end point can be detected, and the height of the columnar first conductivity type silicon layer can be controlled.
  • the thickness of the amorphous silicon or polysilicon mask as the second hard mask is smaller than the height of the columnar first conductivity type silicon layer, the end point of dry etching can be detected.
  • the present invention Using the sacrificial oxide film formed during the sacrificial oxidation of the first conductivity type silicon layer as a through oxide film, impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • the column diameter of the columnar first conductivity type silicon layer is By being smaller than the column diameter of the silicon nitride film mask which is the first hard mask, Impurities can be prevented from being implanted from the side walls of the first conductivity type silicon layer during implantation.
  • the impurity implantation angle used for forming the second conductivity type silicon layer formed in the planar silicon layer below the columnar first conductivity type silicon layer is 0 ° to 6 °, Impurities can be prevented from being implanted from the side wall of the columnar first conductivity type silicon layer during implantation.
  • the present invention By forming a second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer without implanting impurities into the upper portion of the columnar first conductivity type semiconductor layer, Since the implantation conditions of the upper part of the columnar first conductivity type silicon layer and the planar silicon layer below the columnar first conductivity type silicon layer can be easily optimized, the short channel effect can be suppressed and the leakage current can be suppressed. it can.
  • a gate insulating film such as a silicon oxide film or a silicon nitride film
  • amorphous silicon or polysilicon as a gate electrode so as to embed a columnar first conductivity type silicon layer.
  • Etching back amorphous silicon or polysilicon which is a gate electrode to form a gate electrode having a desired gate length By oxidizing the surface of amorphous silicon or polysilicon, which is the gate electrode, and forming a silicon oxide film on the amorphous silicon or polysilicon surface, This silicon oxide film protects the upper surface of the gate from wet or dry processing performed in a later process, thereby suppressing variations in the gate length, that is, variations in the gate length and damage to the gate insulating film from the upper surface of the gate. Can do.
  • BARC layer antireflection film layer
  • resist a gate wiring pattern is formed from the resist using lithography.
  • the surface of the second conductivity type silicon layer formed on the first conductivity type silicon layer is compounded with a metal and a semiconductor, and the unreacted metal film is removed to remove the planar surface below the columnar first conductivity type silicon layer.
  • Type silicon layer can be prevented from short circuit, By covering the side wall of the upper part of the columnar first conductivity type silicon layer with a silicon nitride film, the compounding of metal and semiconductor from the side wall of the columnar first conductivity type silicon layer can be controlled.
  • Forming a silicon nitride film or the like as a contact stopper A step of planarizing by chemical mechanical polishing after forming a silicon oxide film as an interlayer film; On the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer, on the gate electrode, and on the second conductivity type silicon layer formed on the top of the columnar first conductivity type silicon layer And a step of forming a contact hole by etching, After forming a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN) in the contact hole, a metal such as tungsten (W), copper (Cu), or an alloy containing copper Forming a contact plug by chemical mechanical polishing, forming a film by sputtering or plating, and Forming a first layer wiring etching stopper such as silicon carbide (SiC), and subsequently forming a low dielectric constant film
  • the interlayer film etching process of the contact hole on the columnar silicon layer and the contact hole on the gate wiring Perform the interlayer film etching process of the contact hole on the planar silicon layer under the columnar silicon layer, After that, by etching the contact holes on the upper part of the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the planar silicon layer below the columnar silicon layer, Optimization of etching conditions for contact holes on the pillar-shaped silicon layer and contact holes on the gate wiring, It is also possible to optimize the etching conditions for the contact holes on the planar silicon layer below the columnar silicon layer.
  • the interlayer etching process of the contact hole on the planar silicon layer below the columnar silicon layer After the interlayer etching process of the contact hole on the planar silicon layer below the columnar silicon layer, Perform an interlayer etching process between the contact hole on the top of the columnar silicon layer and the contact hole on the gate wiring, After that, by etching the contact holes on the upper part of the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the planar silicon layer below the columnar silicon layer, Optimization of etching conditions for contact holes on the pillar-shaped silicon layer and contact holes on the gate wiring, It is also possible to optimize the etching conditions for the contact holes on the planar silicon layer below the columnar silicon layer.
  • a semiconductor device A planar semiconductor layer formed on a substrate and having a second conductivity type semiconductor layer formed thereon, wherein the second conductivity type semiconductor layer is a planar semiconductor layer in which a compound of a metal and a semiconductor is formed; A columnar first conductive semiconductor layer formed on the planar semiconductor layer and having a second conductive semiconductor layer formed thereon, wherein a compound of a metal and a semiconductor is formed on the second conductive semiconductor layer.
  • a voltage can be applied, the second conductivity type semiconductor layer formed on the planar semiconductor layer below the columnar first conductivity type semiconductor layer, the gate electrode, the second conductivity type formed on the top of the columnar first conductivity type semiconductor layer
  • the resistance of the semiconductor layer can be reduced.
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: A length from the center to the side wall of the columnar first conductive semiconductor layer; A thickness of the gate insulating film; The thickness of the gate electrode; The insulating film formed in a sidewall shape on the side wall of the gate electrode; Is greater than the sum of A compound of a metal and a semiconductor can be formed on the second conductive semiconductor layer formed on the planar semiconductor layer below the columnar first conductive semiconductor layer, The resistance of the second conductive semiconductor layer formed in the planar semiconductor layer below the columnar first conductive semiconductor layer can be reduced.
  • the thickness of the gate electrode is larger than the thickness of the insulating film formed in a sidewall shape on the upper side wall of the columnar first conductivity type semiconductor layer above the gate electrode, A compound of a metal and a semiconductor can be formed on the gate electrode, and the resistance of the gate electrode can be reduced.
  • Manufacturing method of semiconductor device of the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • FIG. 36 is a cross-sectional view of FIG.
  • FIG. 36 is a cross-sectional view of FIG.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • Silicide layer 160 Resist 161. BARC layer 162. Resist 170. Cu 171. Barrier metal 172. Contact 173. Contact 174. Contact 175. Barrier metal 176. Cu 177. First layer wiring 178. First layer wiring 179. First layer wiring 180. Etching stopper 190. Interlayer film 200 of the first wiring layer. N + source diffusion layer 201. N + drain diffusion layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

　ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを課題とする。 　柱状の第１導電型半導体層を形成する工程と、 柱状の第１導電型半導体層の下部に第２導電型半導体層を形成する工程と、 柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、 ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜を形成する工程と、 ゲートの側壁に絶縁膜を形成する工程と 柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、 柱状の第１導電型半導体層の上部と下部に形成した第２導電型半導体層とゲートに金属と半導体の化合物を形成する工程と、 を含むことを特徴とする半導体装置の製造方法により、上記課題を解決する。

Description

半導体装置及びその製造方法
この発明は、半導体装置及びその製造方法に関するものである。
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報
ＳＧＴは、柱状半導体の側面を取り囲むようにチャネル領域を設けるため、大きいゲート幅を小さい占有面積内に実現する。すなわち、小さい占有面積に大きなオン電流を流すことが求められる。大きなオン電流が流れるため、ソース、ドレイン、ゲートの抵抗が高いと、ソース、ドレイン、ゲートに所望の電圧を印加することが難しくなる。そのため、ソース、ドレイン、ゲートの低抵抗化のための設計を含むＳＧＴの製造方法が必要となる。また、大きなオン電流が流れるため、コンタクトの低抵抗化が必要となる。
従来のＭＯＳトランジスタにおいて、ゲートは、ゲート材を堆積し、リソグラフィによりゲートパターンを基板上のレジストに転写しゲート材をエッチングすることにより、形成される。すなわち、従来のＭＯＳトランジスタにおいて、ゲート長はゲートパターンにより設計される。一方、ＳＧＴにおいては、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、ＳＧＴにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。
ＳＧＴにおいて、微細化に伴って発生するリーク電流の増大を抑えるために、柱状半導体の直径を小さくすることが求められる。また、ソース、ドレインの最適化を行うことによりショートチャネル効果を抑制しリーク電流を抑えることができる製造方法が必要となる。
ＳＧＴは従来のＭＯＳトランジスタと同じように製造コストを下げる必要がある。そのために、製造工程数を少なくすることが求められる。そこで、本発明は、ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを目的とする。
本発明の１態様では、
　半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
　柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
　柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
　ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
　ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
　柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
　柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
　ゲートに金属と半導体の化合物を形成する工程と、
　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
　柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
また、本発明の好ましい態様では、
　柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
　柱状の第１導電型半導体層の中心から側壁までの長さと、
　ゲート絶縁膜の厚さと、
　ゲート電極の厚さと、
　ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きい、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　ゲート電極の厚さは、ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きい、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　平面状半導体層は平面状シリコン層であり、第１導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はp型シリコン層である、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
　パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含む、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
　シリコン窒化膜上にシリコン酸化膜を形成する工程と、
　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
　アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
　化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
　アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
　アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
を含む、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
　シリコン窒化膜上にシリコン酸化膜を形成する工程と、
　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
　酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含む、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さい、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
　平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程と、を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　柱状の第１導電型シリコン層の柱径は、第１のハードマスクであるシリコン窒化膜マスクの柱径より小さい、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度である、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
　化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、
を含み、
　化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
を含み、
　このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
　シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程と
を含み、
　シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
　反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
　レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
　柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
　シリコン窒化膜を成膜し、シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
　不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
　ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
　シリコン窒化膜サイドウォールによりゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
　柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御する、前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
　層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
　コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
　炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
　第１層配線をパターニングして、第１配線層の溝パターンを形成し、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程と、を含む前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
　半導体装置であって、
　基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
　該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
　該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
　該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
　該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することを特徴とする半導体装置である。
　また、本発明の好ましい態様では、
前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
　前記柱状の第１導電型半導体層の中心から側壁までの長さと、
　前記ゲート絶縁膜の厚さと、
　前記ゲート電極の厚さと、
　前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きい、前記記載の半導体装置である。
また、本発明の好ましい態様では、
　前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きい、前記記載の半導体装置である。
本発明では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。
また、本発明では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。
また、本発明では、
ゲート電極の厚さは、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さ
より大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、
ゲート電極を低抵抗化することができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程により、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することができる。
また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
また、本発明では、
チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度であることを特徴とすることにより、
注入時に柱状の第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
柱状の第１導電型シリコン層上部と、柱状の第１導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
また、本発明では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程により、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。
また、本発明では、
ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制することができる。
また、本発明では、
所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程により、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止でき、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程により、コンタクトの低抵抗化ができる。
また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
　半導体装置であって、
　基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
　該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
　該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
　該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
　該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層それぞれに異なる電圧を印加でき、柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層を低抵抗化することができる。
　また、本発明では、
前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
　前記柱状の第１導電型半導体層の中心から側壁までの長さと、
　前記ゲート絶縁膜の厚さと、
　前記ゲート電極の厚さと、
　前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きいことにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。
また、本発明では、
　前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。
図３５（ａ）は、本発明を用いて形成されたＮＭＯＳ ＳＧＴの平面図であり、図３５（ｂ）は、図３５（ａ）のカットラインＡ－Ａ'に沿った断面図（ｂ）である。以下に図３５を参照して、本発明を用いて形成されたＮＭＯＳ ＳＧＴについて説明する。
Ｓｉ基板１１１上に形成されたＢＯＸ層１２０上に、平面状シリコン層１１２が形成され、平面状シリコン層１１２上に柱状シリコン層１１３が形成され、柱状シリコン層１１３の周囲にゲート絶縁膜１２４およびゲート電極１４１が形成されている。柱状シリコン層１１３の下部の平面状シリコン層１１２には、Ｎ＋ソース拡散層２００が形成され、柱状シリコン層１１３の上部にはＮ＋ドレイン拡散層２０１が形成されている。Ｎ＋ソース拡散層２００上にはコンタクト１７４が形成され、Ｎ＋ドレイン拡散層２０１上にはコンタクト１７３が形成され、ゲート電極１４１aより延在するゲート配線１４１ｂ上にはコンタクト１７２が形成されている。
図３６は図３５（ａ）のカットラインＢ－Ｂ'に沿ったの断面図である。ソース領域を低抵抗化するためにはソース領域にシリサイド１５３を形成することが必要である。そのため、平面シリコン層１１２にシリサイドを形成するためには以下の条件が必要である。
Ｗａ＞Ｗｐ＋Ｗｏｘ＋Ｗｇ＋Ｗｓ　式（１）
ここでWaはシリコン柱１１３の中心から平面シリコン層１１２の端までの長さ、Wpはシリコン柱１１３の中心から側壁までの長さ、Woxはゲート酸化膜１２４の厚さ、Wgはゲート電極１４１の幅、Wsは窒化膜サイドウォール１３３の幅、すなわち絶縁膜の幅である。
図３７は図３５（ａ）のカットラインＢ－Ｂ'に沿った断面図である。ゲート電極１４１を低抵抗化するためにはゲート電極１４１にシリサイド１５１を形成することが必要である。そのため、ゲート電極１４１にシリサイド１５１を形成するためには以下の条件が必要である。
Ｗｇ＞Ｗｓ　式（２）
ここでＷｇはゲート電極１４１の幅、Ｗｓは窒化膜サイドウォール１３４の幅、すなわち絶縁膜の幅である。上記条件を満たす構造を用いることにより、ソース、ドレイン、ゲートの寄生抵抗を低減し、オン電流を大きくすることができる。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０～Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。
また、柱状シリコン層の上部に形成されるＮ＋拡散層がＮ＋ソース拡散層であり、柱状シリコン層下部の平面状シリコン層に形成されるＮ＋拡散層がＮ＋ドレイン拡散層でもよい。
以下に本発明のＳＧＴを形成するための製造方法の一例を図１～図３５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図１は、本発明のＳＧＴを形成するための製造工程であり、図２～図３５は、この発明に係るＳＧＴの製造例を示している。（ａ）は平面図、（ｂ）はＡ－Ａ’の断面図を示している。
図２を参照して、Ｓｉ基板上１１１にＢＯＸ層１２０が形成され、ＢＯＸ層１２０上にシリコン層１１０が形成されたＳＯＩ基板を用いて、ＳＯＩ層１１０上にパッド酸化膜１２１を成膜する。パッド酸化膜を形成する前に、ロット形成を行い、レーザーマーク形成を行い、パッド酸化膜洗浄を行うこともある。また、パッド酸化後に、パッド酸化膜厚測定を行うこともある（図１ステップ１、２、３、４、５）。
図２を参照して、パッド酸化膜１２１越しにＳＯＩ層にしきい値調整用の不純物注入を行う。続いて不純物の活性化及び拡散のためにアニールを行い、ＳＯＩ層の不純物分布を均一化する。次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。（図１ステップ６、７）
図３を参照して、第１のハードマスクであるシリコン窒化膜１３０成膜し、続いてシリコン酸化膜１２２を成膜する。シリコン窒化膜形成後、窒化膜厚測定を行うこともある。また、シリコン酸化膜形成後、シリコン酸化膜厚測定を行うこともある（図１ステップ８、９、１０、１１）。
図４を参照して、レジストを塗布し、リソグラフィーを用いてレジストにより柱状シリコン層を反転したパターンを形成し、柱状シリコン層の形成箇所にシリコン酸化膜１２２を貫通するホールをドライエッチングにより形成する。リソグラフィ後に、寸法測定、検査を行うこともある。また、エッチング後に洗浄を行うこともある（図１ステップ１２、１３、１４、１５、１６、１７、１８、１９）。
この後、図３８を参照して、酸化膜１２９を堆積し、
図３９を参照して、酸化膜１２９をエッチバックを行うことで、シリコン酸化膜１２２を貫通するホールの径を小さくすることもできる。
図５を参照して、アモルファスシリコンあるいはポリシリコン１４０をシリコン酸化膜１２２に形成されたホールを埋め込むように成膜する。アモルファスシリコンあるいはポリシリコン堆積前に、洗浄を行うこともある。また、堆積後に、膜厚を測定することもある（図１ステップ２０、２１、２２）。
図６を参照して、ＣＭＰ（化学機械研磨）によりシリコン酸化膜１２２上のアモルファスシリコンあるいはポリシリコン１４０を研磨して除去する。研磨後、膜厚を測定することもある（図１ステップ２３、２４）。
図７を参照して、フッ酸などによるウェットエッチング、またはドライエッチングによって、シリコン酸化膜１２２を除去することにより、後工程の柱状シリコン層のドライエッチング時に第２のハードマスクとなるアモルファスシリコンあるいはポリシリコン１４０を形成する（図１ステップ２５）。
図８を参照して、アモルファスシリコンあるいはポリシリコン１４０を犠牲酸化し、シリコン酸化膜１２８を形成し、アモルファスシリコンあるいはポリシリコンの寸法を縮小する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、酸化後に、膜厚を測定してもよい（図１ステップ２６、２７、２８）。この犠牲酸化により、図１１で形成される柱状シリコン層１１３の寸法を縮小することができる。この柱状シリコン層の径を小さくできることにより、ショートチャネル効果を抑制し、リーク電流を低減できる。
図９を参照して、アモルファスシリコンあるいはポリシリコン１４０表面のシリコン酸化膜１２８をフッ酸などによるウェットエッチング、またはドライエッチングによって除去する（図１ステップ２９）。
図１０を参照して、第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０をマスクとして、ドライエッチングにより第１のハードマスクであるシリコン窒化膜１３０及びパッド酸化膜１２１をエッチングする（図１ステップ３０、３１）。
図１１を参照して、第１のハードマスクであるシリコン窒化膜１３０及び第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０をマスクにして、柱状シリコン層１１３をドライエッチングにより形成する。エッチング後、有機物除去、ＳＥＭを用いた検査、段差確認を行ってもよい（図１ステップ３２、３３、３４、３５）。ドライエッチング時には、第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０もエッチングされ、アモルファスシリコンあるいはポリシリコン１４０が全てエッチングされると、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化するため、このプラズマ発光強度の変化を検出することにより、エッチングの終点検出が可能になり、エッチングレートによらず安定して柱状シリコン層１１３の高さを制御することができる。
上記の終点検出方法を用いるためには、柱状シリコン層ドライエッチング前のアモルファスシリコンあるいはポリシリコン１４０の膜厚Ｔｎ（図１０）が、柱状シリコン層の高さＴｐより小さく形成されている必要がある。
また、このときに埋め込み酸化膜層１２０上に平面状シリコン層１１２を形成する。
図１２を参照して、チャネル部となる柱状シリコン層１１３の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去のため、柱状シリコン層１１３及び平面状シリコン層１１２表面を犠牲酸化し、犠牲酸化膜１２３を形成する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、犠牲酸化後に、犠牲酸化膜厚を測定してもよい（図１ステップ３６、３７、３８）。
図１３を参照して、レジスト１５０を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。リソグラフィー後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい（図１ステップ３９、４０、４１、４２、４３）。このときに、柱状シリコン層１１３及び平面状シリコン層１１２上には上記の犠牲酸化により形成された犠牲酸化膜１２３により、次工程のドライエッチング時に生じる副生成物等の汚染からシリコン表面が保護される。
図１４を参照して、平面状シリコン層１１２をドライエッチングにより加工して、平面状シリコン層１１２を分離する。（図１ステップ４４、４５）
図１５を参照して、レジストを除去する。その後、ＳＥＭによる検査、段差確認を行ってもよい（図１ステップ４６、４７、４８）。
図１６を参照して、不純物注入等により平面状シリコン層１１２表面にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層２００を形成する（図１ステップ４９、５０）。このときに、柱状シリコン層１１３、平面状シリコン層１１２の犠牲酸化時に形成された犠牲酸化膜１２３をスルー酸化膜として使用することで、製造工程数を削減することができる。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれるとトランジスタ特性が変動する要因になる。そこで、窒化膜１３０の幅であるWnよりも柱状シリコン柱の幅Wp1,Wp2は小さいことが必須である。ただし、Ｗｐ1は、柱状シリコン層下部の幅、Ｗｐ2は、柱状シリコン層上部の幅である。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれないために、小さい角度、すなわち０度～６度で不純物を注入することが好ましい。
また、本工程においては柱状シリコン層１１３上に形成されるシリコン窒化膜１３０により、柱状シリコン層１１３の上部への注入は行われない。N+ソース拡散層２００への注入は０°であることが好ましいが、後に柱状シリコン層１１３の上部に形成されるドレイン拡散層への注入はゲート電極と自己整合的に形成されるため、角度をつけて注入することが好ましい。上記のように平面状シリコン層に形成されるソース拡散層と柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
図１７を参照して、犠牲酸化膜１２３をフッ酸などによるウェットエッチングで除去し、ゲート絶縁膜１２４としてシリコン酸化膜やシリコン酸窒化膜を形成する。ゲート絶縁膜形成前に、ゲート形成前洗浄を行ってもよい。また、絶縁膜形成後、膜厚測定を行ってもよい（図１ステップ５１、５２、５３、５４）。
図１８を参照して、ゲート導電膜としてアモルファスシリコンあるいはポリシリコン１４１を、柱状シリコン層１１３を埋め込むように成膜する。成膜後、膜厚を測定してもよい（図１ステップ５５、５６）。
図１９を参照して、ＣＭＰ（化学機械研磨）によりアモルファスシリコンあるいはポリシリコン１４１を研磨し、ゲート導電膜の上面を平坦化する。ＣＭＰにおいて、第１のハードマスクであるシリコン窒化膜１３０をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる（図１ステップ５７）。
図２０を参照して、ゲート導電膜であるアモルファスシリコンあるいはポリシリコン１４１をエッチバックすることにより、ゲート長を決定する（図１ステップ５８）。
図２１を参照して、ゲート導電膜であるアモルファスシリコンあるいはポリシリコン１４１表面を酸化して、アモルファスシリコンあるいはポリシリコン１４１表面にシリコン酸化膜１２５を形成する。酸化前に、洗浄を行ってもよい（図１ステップ５９、６０）。このシリコン酸化膜１２５により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜１２４へのダメージを抑制することができる。
図２２を参照して、所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜１３１を成膜する。成膜後、膜厚を測定してもよい（図１ステップ６１、６２）。
図２３を参照して、シリコン窒化膜１３１をエッチバックすることによりシリコン窒化膜１３１サイドウォールを形成する。このとき、シリコン酸化膜１２５もエッチングされる。エッチバック後、有機物除去を行ってもよい。また、形状測定を行ってもよい（図１ステップ６３、６４、６５）。シリコン窒化膜サイドウォール１３１の膜厚がゲート電極の膜厚となるため、シリコン窒化膜１３１の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができる。
図２４を参照して、ＢＡＲＣ層１６１及びレジスト１６０を塗布し、リソグラフィーを用いてレジスト１６０によりゲート配線パターンを形成する。パターン形成後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい（図１ステップ６６、６７、６８、６９、７０）。
図２５を参照して、レジスト１６０をマスクとして、ＢＡＲＣ層１６１及びゲート導電膜であるアモルファスシリコンあるいはポリシリコン１４１をエッチングして、ゲート電極１４１a及びゲート配線１４１ｂを形成し、レジスト及びBARC層を除去する。エッチング後、寸法測定を行ってもよい（図１ステップ７１、７２、７３、７４、７５）。
図２６を参照して、柱状シリコン１１３上部のシリコン窒化膜１３０及びシリコン窒化膜サイドウォール１３１及びシリコン酸化膜１２１、１２５、平面状シリコン層上部の酸化膜１２４をドライエッチングもしくはウェットエッチングにより除去する（図１ステップ７６）。ドライエッチングでシリコン窒化膜を除去後、ウェットエッチングによりシリコン酸化膜を除去することで、ゲート絶縁膜へのダメージを抑制することもできる。
ウェットエッチングを用いて窒化膜を除去する場合、エッチング前に、酸化を行い、ゲート電極表面に酸化膜を形成し、その後、窒化膜のウェットエッチングを行うことが望ましい。
図２７を参照して、シリコン窒化膜１３２を成膜する。成膜前に、洗浄を行ってもよい。また、成膜後、膜厚を測定してもよい（図１ステップ７７、７８、７９）。
図２８を参照して、シリコン窒化膜１３２をエッチバックして、N+ソース拡散層２００の上面および柱状シリコン１１３上部の表面を露出させ、柱状シリコン層１１３の側壁およびゲート１４１側壁をシリコン窒化膜１３３，１３４、すなわち絶縁膜サイドウォールで覆う。エッチング後、有機物除去を行ってもよい。また、形状を測定してもよい（図１ステップ８０、８１、８２）。この窒化膜１３３，１３４によりゲート電極１４１とソース拡散層２００及び柱状シリコン上部に後に形成されるN＋ドレイン拡散層が分離されるため、シリサイドによるゲート電極１４１とソース拡散層２００及びドレイン拡散層のショートを防止できる。また、柱状シリコン１１３上部の側壁を窒化膜１３４で覆うことにより、柱状シリコン層１１３の側壁からのシリサイド化を制御することができる。
このシリコン窒化膜１３３，１３４がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりエッチングされてしまうので、シリコン窒化膜などのフッ酸に溶けない膜であることが好ましい。
図２９を参照して、不純物注入等により柱状シリコン層１１３の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層２０１を形成する（図１ステップ８３、８４）。
図３０を参照して、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソース２００表面及びドレイン２０１表面を、金属と半導体の化合物により構成することすなわちシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層２０１上のシリサイド層１５２、およびソース拡散層２００上のシリサイド層１５３を形成する。シリサイド層を形成する前に、酸化膜を剥離してもよい（図１ステップ８５、８６、８７、８８）。
柱状シリコン層を囲むゲート電極上１４１にシリサイド層１５１が形成されることにより、ゲート電極１４１の寄生抵抗が減少する。ゲート電極１４１上にシリサイド層１５１が形成されるためには、ゲート電極１４１の膜厚Ｗｇとシリコン窒化膜１３４の膜厚Ｗｓの膜厚において、Ｗｇ＞Ｗｓとなっており、ゲート電極１４１の表面が露出していればよい。
図３１を参照して、コンタクトストッパー１３５としてシリコン窒化膜等を成膜する（図１ステップ８９）。
図３２を参照して、層間膜１２６としてシリコン酸化膜を成膜後、ＣＭＰにより平坦化する。成膜後、シリコン酸化膜厚を測定してもよい。また、ＣＭＰ後、シリコン酸化膜厚、シリコン窒化膜厚を測定してもよい（図１ステップ９０、９１、９２、９３、９４）。
図３３を参照して、柱状シリコン層１１３上部のドレイン拡散層２０１上、ゲート配線１４１ｂ上およびソース拡散層２００上にコンタクト孔をエッチングして形成する。コンタクト孔をエッチングする前に、コンタクトマスク露光を行う。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい（図１ステップ９５、９６、９７、９８、９９、１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７）。
また、図４０を参照して、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング深さと、柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング深さが異なるため、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜のエッチングを行い、図４１を参照して、レジスト１６２をマスクにして、柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。また、図４２を参照して、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、
図４３を参照して、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、
層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
図３４を参照して、コンタクト孔にバリアメタル１７１であるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）などを成膜後、銅（Ｃｕ）１７０をスパッタやめっきにより成膜して、ＣＭＰによってコンタクト１７２、１７３、１７４を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１０８、１０９、１１０、１１１、１１２、１１３、１１４）。
図３５を参照して、第１層配線のエッチングストッパーとしてＳｉＣ（炭化ケイ素）１８０を成膜し、続いて第１配線層の層間膜であるＬｏｗ－ｋ膜１９０を成膜する。このとき、膜厚を測定し、検査をしてもよい（図１ステップ１１５、１１６、１１７、１１８）。続いて、第１層配線をパターニングして、第１配線層の溝パターンを形成する。パターニング後、寸法測定、オーバーレイ誤差測定、検査を行ってもよい。溝パターン形成後、プラズマレジスト剥離、検査を行ってもよい（図１ステップ１１９、１２０、１２１、１２２、１２３、１２４、１２５、１２６）。続いて、バリアメタル１７５であるＴａやＴａＮを成膜後、Ｃｕ１７６をスパッタやめっきにより成膜して、ＣＭＰによって第１層配線１７７、１７８、１７９を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１２７、１２８、１２９、１３０、１３１、１３２、１３３）。
その後、窒化膜堆積、層間絶縁膜堆積、層間絶縁膜厚測定を行ってもよい（図１ステップ１３４、１３５、１３６）。
また、パッドヴィアマスク露光、寸法測定、オーバーレイ誤差測定、検査、パッドヴィアエッチング、プラズマレジスト剥離、エッチング後洗浄、寸法測定、酸化膜厚測定、検査、メタル前洗浄、ウェハ容器交換、アルミ堆積、裏面処理、パッドアルミ露光、オーバーレイ誤差測定、寸法測定、検査、パッドアルミエッチング、プラズマレジスト剥離、メタルエッチング後洗浄、光学検査、ＳＥＭ検査、酸化膜厚測定、絶縁膜堆積、絶縁膜厚測定、絶縁膜露光、光学検査、絶縁膜エッチング、プラズマレジスト剥離、絶縁膜洗浄、検査、熱処理を行ってもよい（図１ステップ１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９、１６０、１６１、１６２、１６３、１６４、１６５、１６６、１６７、１６８、１６９、１７０、１７１、１７２、１７３、１７４、１７５、１７６）。
パッドヴィアの前に、多層配線を行ってもよい。
〔発明の効果〕
上述したように、
本発明では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と、
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。
また、本発明では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。
また、本発明では、
ゲート電極の厚さは、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、
ゲート電極を低抵抗化することができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程により、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することができる。
また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
また、本発明では、
チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度であることを特徴とすることにより、
注入時に柱状の第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
柱状の第１導電型シリコン層上部と、柱状の第１導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
また、本発明では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程により、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。
また、本発明では、
ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制することができる。
また、本発明では、
所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程により、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止でき、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程により、コンタクトの低抵抗化ができる。
また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
　半導体装置であって、
　基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
　該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
　該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
　該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
　該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することにより、
　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層それぞれに異なる電圧を印加でき、柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層を低抵抗化することができる。
　また、本発明では、
前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
　前記柱状の第１導電型半導体層の中心から側壁までの長さと、
　前記ゲート絶縁膜の厚さと、
　前記ゲート電極の厚さと、
　前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きいことにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。
また、本発明では、
　前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。
本発明の半導体装置の製造方法 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 図３５の断面図。 図３５の断面図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。
符号の説明
１１０．シリコン層
１１１．Ｓｉ基板
１１２．平面状シリコン層
１１３．柱状シリコン層
１２０．ＢＯＸ層
１２１．パッド酸化膜
１２２．シリコン酸化膜
１２３．犠牲酸化膜
１２４．ゲート絶縁膜
１２５．シリコン酸化膜
１２６．層間膜
１２８．シリコン酸化膜
１２９．シリコン酸化膜
１３０．シリコン窒化膜
１３１．シリコン窒化膜
１３２．シリコン窒化膜
１３３．シリコン窒化膜
１３４．シリコン窒化膜
１３５．コンタクトストッパー
１４０．アモルファスシリコンあるいはポリシリコン
１４１．アモルファスシリコンあるいはポリシリコン（ゲート電極）
１４１ａ．ゲート電極
１４１ｂ．ゲート配線
１５０．レジスト
１５１．シリサイド層
１５２．シリサイド層
１５２．シリサイド層
１６０．レジスト
１６１．ＢＡＲＣ層
１６２．レジスト
１７０．Ｃｕ
１７１．バリアメタル
１７２．コンタクト
１７３．コンタクト
１７４．コンタクト
１７５．バリアメタル
１７６．Ｃｕ
１７７．第１層配線
１７８．第１層配線
１７９．第１層配線
１８０．エッチングストッパー
１９０．第１配線層の層間膜
２００．Ｎ＋ソース拡散層
２０１．Ｎ＋ドレイン拡散層

Claims (27)

  1. 　半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
    　ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
    　ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
    　柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
    　柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
    　ゲートに金属と半導体の化合物を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
    　柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 　柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
    　柱状の第１導電型半導体層の中心から側壁までの長さと、
    　ゲート絶縁膜の厚さと、
    　ゲート電極の厚さと、
    　ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
    の和より大きい、請求項１に記載の半導体装置の製造方法。
  3. 　ゲート電極の厚さは、ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きい、請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 　平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 　平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である、請求項４に記載の半導体装置の製造方法。
  6. 　平面状半導体層は平面状シリコン層であり、第１導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はp型シリコン層である、請求項４に記載の半導体装置の製造方法。
  7. 　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
    　パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含む、請求項１乃至６のうちいずれか一項に記載の半導体装置の製造方法。
  8. 　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
    　シリコン窒化膜上にシリコン酸化膜を形成する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
    　アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
    　化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
    　エッチングにより、シリコン酸化膜を除去することにより、第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
    　アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
    　アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
    を含む、請求項１乃至７のうちいずれか一項に記載の半導体装置の製造方法。
  9. 　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
    　シリコン窒化膜上にシリコン酸化膜を形成する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
    　酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
    を含む、請求項１乃至８のうちいずれか一項に記載の半導体装置の製造方法。
  10. 　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
    　第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
    を含み、
    　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御する、請求項１乃至９のうちいずれか一項に記載の半導体装置の製造方法。
  11. 　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さい、請求項１乃至１０のうちいずれか一項に記載の半導体装置の製造方法。
  12. 　チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
    　平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程と、を含む請求項１乃至１１のうちいずれか一項に記載の半導体装置の製造方法。
  13. 　第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成する、請求項１乃至１２のうちいずれか一項に記載の半導体装置の製造方法。
  14. 　柱状の第１導電型シリコン層の柱径は、第１のハードマスクであるシリコン窒化膜マスクの柱径より小さい、請求項１乃至１３のうちいずれか一項に記載の半導体装置の製造方法。
  15. 　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度である、請求項１乃至１４のうちいずれか一項に記載の半導体装置の製造方法。
  16. 　柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成する、請求項１乃至１５のうちいずれか一項に記載の半導体装置の製造方法。
  17. 　犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
    　化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、
    を含み、
    　化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制する、請求項１乃至１６のうちいずれか一項に記載の半導体装置の製造方法。
  18. 　ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
    　ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
    を含み、
    　このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制する、請求項１乃至１７のうちいずれか一項に記載の半導体装置の製造方法。
  19. 　所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
    　シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程と
    を含み、
    　シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
    　反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
    　レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
    　柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
    　シリコン窒化膜を成膜し、シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
    　不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
    　ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
    を含み、
    　シリコン窒化膜サイドウォールによりゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
    　柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御する、請求項１乃至１８のいずれか一項に記載の半導体装置の製造方法。
  20. 　コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
    　層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
    　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
    　コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
    　炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
    　第１層配線をパターニングして、第１配線層の溝パターンを形成し、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程と、を含む請求項１乃至１９のいずれか一項に記載の半導体装置の製造方法。
  21. 　柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
    　柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
    　その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
    　柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
    　コンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  22. 　柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
    　柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
    　その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
    　柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
    　コンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  23. 　柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
    　ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
    　その後、柱状シリコン層上部のコンタクト孔と
    　ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  24. 　ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
    　柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
    　その後、柱状シリコン層上部のコンタクト孔と
    　ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  25. 　半導体装置であって、
    　基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
    　該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
    　該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
    　該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
    　該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
    を具備することを特徴とする半導体装置。
  26. 　前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
    　前記柱状の第１導電型半導体層の中心から側壁までの長さと、
    　前記ゲート絶縁膜の厚さと、
    　前記ゲート電極の厚さと、
    　前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
    の和より大きい、請求項２５に記載の半導体装置。
  27. 　前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きい、請求項２５又は請求項２６に記載の半導体装置。
PCT/JP2009/052560 2008-02-15 2009-02-16 半導体装置及びその製造方法 WO2009102062A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2009553486A JP5356260B2 (ja) 2008-02-15 2009-02-16 半導体装置及びその製造方法
KR1020107020510A KR101124137B1 (ko) 2008-02-15 2009-02-16 반도체 장치 및 그 제조방법
CN2009801053037A CN101946332B (zh) 2008-02-15 2009-02-16 半导体器件及其制造方法
EP09710059.8A EP2244304A4 (en) 2008-02-15 2009-02-16 SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
US12/699,611 US8211758B2 (en) 2008-02-15 2010-02-03 Semiconductor device and method of producing the same
US13/478,359 US8395208B2 (en) 2008-02-15 2012-05-23 Semiconductor device and method of producing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPPCT/JP2008/052564 2008-02-15
PCT/JP2008/052564 WO2009110048A1 (ja) 2008-02-15 2008-02-15 半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/699,611 Continuation US8211758B2 (en) 2008-02-15 2010-02-03 Semiconductor device and method of producing the same

Publications (1)

Publication Number Publication Date
WO2009102062A1 true WO2009102062A1 (ja) 2009-08-20

Family

ID=40957091

Family Applications (2)

Application Number Title Priority Date Filing Date
PCT/JP2008/052564 WO2009110048A1 (ja) 2008-02-15 2008-02-15 半導体装置及びその製造方法
PCT/JP2009/052560 WO2009102062A1 (ja) 2008-02-15 2009-02-16 半導体装置及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/052564 WO2009110048A1 (ja) 2008-02-15 2008-02-15 半導体装置及びその製造方法

Country Status (5)

Country Link
EP (1) EP2244304A4 (ja)
KR (1) KR101124137B1 (ja)
CN (1) CN101946332B (ja)
TW (1) TWI423344B (ja)
WO (2) WO2009110048A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651180B2 (en) 2015-04-06 2020-05-12 Unisantis Electronics Singapore Pte. Ltd. Method for producing pillar-shaped semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101251787B1 (ko) 2010-12-01 2013-04-08 현대자동차주식회사 변속레인지 검출장치 및 이를 구비한 차량의 변속장치
US9958424B2 (en) * 2012-10-01 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of identifying airborne molecular contamination source
US10522557B2 (en) 2017-10-30 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Surface topography by forming spacer-like components
JP2022014750A (ja) * 2020-07-07 2022-01-20 キオクシア株式会社 半導体装置およびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113661A (ja) * 1984-06-29 1986-01-21 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPH0271556A (ja) 1988-09-06 1990-03-12 Toshiba Corp 半導体装置
JPH02188966A (ja) 1989-01-17 1990-07-25 Toshiba Corp Ｍｏｓ型半導体装置
JPH03145761A (ja) 1989-11-01 1991-06-20 Toshiba Corp 半導体装置
JP2000068516A (ja) * 1998-08-24 2000-03-03 Sony Corp 半導体装置とその製造方法
JP2003179160A (ja) * 2001-10-18 2003-06-27 Chartered Semiconductor Mfg Ltd 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19746901C2 (de) * 1997-10-23 1999-08-12 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
DE19746900C2 (de) * 1997-10-23 2002-02-14 Infineon Technologies Ag Vertikaler MOS-Transistor und Verfahren zu dessen Herstellung
JP3376302B2 (ja) * 1998-12-04 2003-02-10 株式会社東芝 半導体装置及びその製造方法
US6392271B1 (en) * 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
JP4064607B2 (ja) * 2000-09-08 2008-03-19 株式会社東芝 半導体メモリ装置
US6511884B1 (en) * 2001-10-09 2003-01-28 Chartered Semiconductor Manufacturing Ltd. Method to form and/or isolate vertical transistors
US6605501B1 (en) * 2002-06-06 2003-08-12 Chartered Semiconductor Manufacturing Ltd. Method of fabricating CMOS device with dual gate electrode
JP2004319808A (ja) * 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
US6855607B2 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. Multi-step chemical mechanical polishing of a gate area in a FinFET
JP4717014B2 (ja) * 2004-01-22 2011-07-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 垂直型ｆｉｎ−ｆｅｔｍｏｓデバイス
US6949768B1 (en) * 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
JP2007123827A (ja) * 2005-09-30 2007-05-17 Seiko Epson Corp 半導体装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113661A (ja) * 1984-06-29 1986-01-21 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPH0271556A (ja) 1988-09-06 1990-03-12 Toshiba Corp 半導体装置
JPH02188966A (ja) 1989-01-17 1990-07-25 Toshiba Corp Ｍｏｓ型半導体装置
JPH03145761A (ja) 1989-11-01 1991-06-20 Toshiba Corp 半導体装置
JP2000068516A (ja) * 1998-08-24 2000-03-03 Sony Corp 半導体装置とその製造方法
JP2003179160A (ja) * 2001-10-18 2003-06-27 Chartered Semiconductor Mfg Ltd 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2244304A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651180B2 (en) 2015-04-06 2020-05-12 Unisantis Electronics Singapore Pte. Ltd. Method for producing pillar-shaped semiconductor device

Also Published As

Publication number Publication date
CN101946332A (zh) 2011-01-12
EP2244304A1 (en) 2010-10-27
WO2009110048A1 (ja) 2009-09-11
EP2244304A4 (en) 2013-10-09
KR101124137B1 (ko) 2012-03-21
TWI423344B (zh) 2014-01-11
KR20100121669A (ko) 2010-11-18
CN101946332B (zh) 2012-02-15
TW200937536A (en) 2009-09-01

Similar Documents

Publication Publication Date Title
JP6118434B2 (ja) 半導体装置の製造方法
JP5622335B2 (ja) 半導体装置の製造方法
JP4577592B2 (ja) 半導体装置の製造方法
US8178399B1 (en) Production method for semiconductor device
WO2009102062A1 (ja) 半導体装置及びその製造方法
JP6014726B2 (ja) 半導体装置及びその製造方法
JP5632055B2 (ja) 半導体装置及びその製造方法
WO2009102060A1 (ja) 半導体装置とその製造方法
JP5779702B2 (ja) 半導体装置及びその製造方法
JP5356260B2 (ja) 半導体装置及びその製造方法
JP5340180B2 (ja) 半導体装置とその製造方法
JP5356258B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980105303.7

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09710059

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009553486

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 5616/DELNP/2010

Country of ref document: IN

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2009710059

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 20107020510

Country of ref document: KR

Kind code of ref document: A