WO2007122769A1 - ディスプレイコントローラ、グラフィックスプロセッサ、描画処理装置および描画制御方法 - Google Patents

ディスプレイコントローラ、グラフィックスプロセッサ、描画処理装置および描画制御方法 Download PDF

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WO2007122769A1
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buffer
frame buffer
frame
drawing data
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PCT/JP2006/323950
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Sachiyo Aoki
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Sony Computer Entertainment Inc.
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    • G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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    • H04N7/0132—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the field or frame frequency of the incoming video signal being multiplied by a positive integer, e.g. for flicker reduction

Definitions

  • the present invention relates to a drawing processing technique, and more particularly to a display controller, a graphics processor, a drawing processing apparatus, and a drawing control method for generating image data suitable for a display.
  • the image signal is matched with the display device specifications by converting the horizontal frequency or vertical frequency of the image signal.
  • a display controller that has the function of a converter that converts the data into a video is required.
  • displayable image signal specifications such as frame rate and resolution
  • the display controller converts the image signal according to the specifications of the output display device.
  • the vertical sync signal of an NTSC TV is 59.97Hz
  • the vertical sync signal of a PAL TV is 50Hz
  • the video provided by the NTSC system is displayed on a PAL TV.
  • conversion processing is performed to adapt the frame rate of the video to the PAL method.
  • each frame of the movie is created at 59.97 Hz from the beginning, so there is a problem if it is displayed on a display with a different vertical synchronization frequency. Occurs and the playback quality of the moving image deteriorates.
  • the present invention has been made in view of these problems, and an object of the present invention is to provide a drawing processing technique for displaying a moving image on display devices having different synchronization frequencies.
  • a display controller sequentially switches and selects a plurality of frame buffers in which drawing data is held in units of frames, and scans the selected frame buffer.
  • the display controller supplies the drawing data read out to the display, and switches the frame buffer at a frequency different from the vertical synchronization frequency of the display.
  • the frequency for switching the frame buffer may be a vertical synchronization frequency assumed when the graphics processor generates the drawing data in units of frames.
  • the buffer switching signal generated at the assumed vertical synchronization frequency may be received from the graphics processor, and the switching timing of the frame buffer may be controlled by the buffer switching signal.
  • Another aspect of the present invention is a graphics processor.
  • This graphics processor sequentially switches and selects a plurality of frame buffers in which drawing data is held in units of frames, scans the selected frame buffer, and supplies the drawing data read out to the display controller.
  • a graphics processor for providing a buffer switching signal for giving a switching timing of the frame buffer, wherein the graphics processor has a vertical synchronization frequency assumed when the graphics processor generates the drawing data in units of frames. A switching signal is generated.
  • Yet another embodiment of the present invention is a drawing processing apparatus.
  • the apparatus sequentially switches between the plurality of frame buffers for holding drawing data in units of frames and the plurality of frame buffers, and selects the frame buffer to which the drawing data is to be written.
  • a drawing processing unit that generates the drawing data in a frame buffer and a plurality of frame buffers are sequentially switched to select a frame buffer from which the drawing data is read, and the selected reading destination frame buffer is scanned.
  • a display controller for supplying the drawing data to be read to the display, and a command for instructing the display controller to switch the frame buffer of the reading destination.
  • a switching signal generation unit that generates a buffer switching signal. The switching signal generation unit generates the buffer switching signal at a frequency different from the vertical synchronization frequency of the display.
  • Yet another embodiment of the present invention is also a drawing processing apparatus.
  • the apparatus sequentially switches between a plurality of frame buffers that hold drawing data in units of frames and the plurality of frame buffers, and selects a writing destination frame buffer for the drawing data.
  • a drawing processing unit that generates drawing data, and a plurality of frame buffers that are sequentially switched to select a reading-out frame buffer of the drawing data, and the drawing that is read out by scanning the selected reading-destination frame buffer
  • a display controller that supplies data to the display; and a switching signal generation unit that generates a buffer switching signal for instructing the display controller to switch a frame buffer to be read out.
  • the switching signal generation unit determines whether or not a vertical synchronization frequency assumed when the drawing processing unit generates the drawing data in units of frames and an actual vertical synchronization frequency of the display match. If not, the buffer switching signal is generated at the assumed vertical synchronization frequency, and if they match, the buffer switching signal is generated at the actual vertical synchronization frequency of the display.
  • Yet another embodiment of the present invention is a drawing control method.
  • a plurality of frame buffers in which drawing data is held in units of frames are sequentially switched and selected, and the drawing data read by scanning the selected frame buffer is supplied to a display controller.
  • the switching timing of the frame buffer scanned by the display controller is controlled by a noffer switching signal generated at a frequency different from the vertical synchronization frequency of the display.
  • FIG. 1 is a configuration diagram of a drawing processing apparatus according to an embodiment.
  • FIG. 2 is a diagram for explaining a buffer switching signal generated by the switching signal generation unit in FIG. 1.
  • FIG. 3A is a diagram for explaining a display control operation in the case where the vertical synchronization frequency of the display matches the vertical synchronization frequency assumed by the graphics processor.
  • FIG. 3B is a diagram for explaining the display control operation when the vertical synchronization frequency of the display and the vertical synchronization frequency assumed by the graphics processor match.
  • FIG. 3C is a diagram for explaining the display control operation when the vertical synchronization frequency of the display and the vertical synchronization frequency assumed by the graphics processor match.
  • FIG. 4A is a diagram illustrating a display control operation when the vertical synchronization frequency of the display and the vertical synchronization frequency assumed by the graphics processor do not match.
  • FIG. 4B is a diagram for explaining the display control operation when the vertical synchronization frequency of the display and the vertical synchronization frequency assumed by the graphics processor do not match.
  • FIG. 4C is a diagram for explaining the display control operation when the vertical synchronization frequency of the display and the vertical synchronization frequency assumed by the graphics processor do not match.
  • FIG. 4D is a diagram for explaining the display control operation when the vertical synchronization frequency of the display does not match the vertical synchronization frequency assumed by the graphics processor.
  • FIG. 5 is a sequence diagram for explaining the display control operation of FIGS. 4A to 4D.
  • FIG. 6 is a diagram for explaining an example of application to frame rate rendering.
  • 10 main processor 20 main memory, 30 graphics processor, 32 drawing processing unit, 36 switching signal generation unit, 40 local memory, 44 frame buffer, 50 display controller, 60 display, 80 communication unit, 100 drawing processing apparatus.
  • FIG. 1 is a configuration diagram of a drawing processing apparatus 100 according to the embodiment.
  • the rendering processing apparatus 100 performs rendering processing for generating rendering data to be displayed on the screen based on the 3D model information of the object to be rendered (hereinafter simply referred to as “object”).
  • object 3D model information of the object to be rendered
  • This figure is a block diagram that focuses on the functions, and these functional blocks can be realized in various forms by using hardware only, software only, or combining them.
  • the drawing processing apparatus 100 includes a main processor 10, a main memory 20, a graphics processor 30, a local memory 40, a display controller 50, a display 60, and a communication unit 80. These are connected to the bus, not shown.
  • the main memory 20 is a storage area mainly used by the main processor 10, and stores vertex data and control parameters of the object.
  • the main processor 10 performs an object geometry calculation process and the like, and generates a drawing command for instructing the graphics processor 30 to draw the object.
  • the local memory 40 is a storage area mainly used by the graphics processor 30, and stores a shader program for executing a drawing algorithm, a texture to be pasted on the surface of an object, and the like.
  • the local memory 40 is provided with a frame buffer for holding intermediate results and final results of drawing data.
  • the graphics processor 30 renders an object to generate drawing data, and stores the drawing data in the local memory 40.
  • the graphics processor 30 includes a drawing processor 32 and a switching signal generator 36.
  • the drawing processing unit 32 performs various drawing calculation processes such as shading and texture mapping on the object according to the drawing command instructed from the main processor 10, and draws the drawing data in the frame buffer in the local memory 40. Write to 44.
  • the drawing processing unit 32 includes functional blocks such as a rasterizer, a shader unit, and a texture unit (not shown).
  • the frame buffer 44 is composed of a multi-buffer such as a double buffer or a triple buffer so that drawing data can be written and read independently, and is different from the buffer being read by the display controller 50.
  • the drawing data for the next frame is written to the buffer.
  • the display controller 50 sequentially shifts the frame buffer 44 composed of multiple buffers according to the actual vertical synchronization frequency (also called “refresh rate”) of the display 60 or the vertical synchronization frequency assumed by the graphics processor 30. Switch to the next scan.
  • the display controller 50 generates a vertical synchronizing signal (VSYNC; vertical synchronizing signal) in accordance with the vertical synchronizing frequency of the display 60, and supplies the vertical synchronizing signal to the switching signal generator 36 of the graphics processor 30.
  • VSYNC vertical synchronizing signal
  • the switching signal generator 36 receives the vertical synchronization signal of the display 60 from the display controller 50, generates a buffer switching signal for instructing the switching timing of the frame buffer 44 composed of multiple buffers, and displays the display controller. Give to 50.
  • the switching signal generation unit 36 matches the actual vertical synchronization frequency of the display 60 with the vertical synchronization frequency assumed when the graphic status processor 30 generates the drawing data in units of frames. If they match, a buffer switching signal is generated at the actual vertical synchronization frequency of the display 60. When the actual vertical synchronization frequency of the display 60 is different from the vertical synchronization frequency assumed by the graphics processor 30, the switching signal generator 36 assumes the Dallas processor 30 that does not match the actual vertical synchronization frequency of the display 60. Generate buffer switching signal at vertical synchronization frequency
  • the display controller 50 switches and selects the frame buffer 44 composed of multi-buffers at the timing of the buffer switching signal given from the switching signal generator 36, and scans the selected buffer to obtain drawing data. read out.
  • the scanning operation of the frame buffer 44 by the display controller 50 will be described in more detail.
  • the display controller 50 sequentially reads pixel data of drawing data from the frame buffer 44 in the form of lines. That is, the display controller 50 scans from the upper left corner pixel of the frame buffer 44 in the horizontal direction, and reads out the first horizontal row of pixel data. Next, move one pixel in the vertical direction and read the next row of pixels. When scanning is completed up to the bottom pixel row, the same scan is performed again from the top pixel row.
  • the switching signal generator 36 buffers the buffer at the actual vertical synchronization frequency of the display 60 or the vertical synchronization frequency assumed by the graphics processor 30.
  • Switching signal to display controller 50 The display controller 50 controls to switch the frame buffer for scanning the drawing data.
  • the display controller 50 suspends the reading of the pixel column from the first frame buffer that has been scanned until the timing when the switching signal is received from the switching signal generator 36, and the first frame buffer power is also the second frame buffer power. Switch to the frame buffer, and the second frame buffer also reads the next pixel column.
  • the display controller 50 converts the display image data having the RGB color value read out from the frame buffer 44 in this way into an image signal having a format corresponding to the display 60 and supplies the image signal to the display 60.
  • the graphics processor 30 and the main processor 10 are connected via an input / output interface (not shown), and the graphics processor 30 can access the main memory 20 via the input / output interface. Conversely, the main processor 10 can access the local memory 40 via the input / output interface.
  • the communication unit 80 can transmit and receive data via a network in accordance with a command from the main processor 10. Data transmitted and received by the communication unit 80 is held in the main memory 20.
  • FIG. 2 is a diagram for explaining a buffer switching signal generated by the switching signal generation unit 36.
  • the frame buffer 44 is configured as a double buffer here as an example, and includes a first frame buffer 44a and a second frame buffer 44b.
  • the switching unit 74 on the input side of the frame buffer 44 selects either the first frame buffer 44a or the second frame buffer 44b to which the drawing processing unit 32 writes the drawing data.
  • the input side switching unit 74 switches the drawing data writing destination from the drawing processing unit 32 to the other frame buffer. As a result, the drawing data of the next frame is written into the other frame buffer.
  • the switching unit 76 on the output side of the frame buffer 44 selects either the first frame buffer 44a or the second frame buffer 44b to which the display controller 50 reads image data.
  • the display controller 50 gives a vertical synchronization signal to the switching signal generator 36, and the switching signal
  • the signal generation unit 36 generates a buffer switching signal for switching the frame buffer, and provides it to the input side switching unit 74 and the output side switching unit 76 of the frame buffer 44.
  • the switching unit 74 on the input side of the frame buffer 44 changes the drawing data writing destination by the drawing processing unit 32 from the current writing destination frame buffer to the other in accordance with the buffer switching signal from the switching signal generating unit 36. Switch to the frame buffer.
  • the switching unit 76 on the output side of the frame buffer 44 determines whether the display controller 50 is currently reading the drawing data reading destination, and the frame buffer power currently being read is the other frame. Switch to buffer. As a result, subsequent scanning by the display controller 50 is performed on the other frame buffer.
  • the switching signal generator 36 sets the vertical synchronization frequency assumed by the graphics processor 30 to the vertical synchronization frequency. To generate a buffer switching signal.
  • the buffer switching signal generated at the vertical synchronization frequency assumed by the graphics processor 30 is called “dummy single vertical synchronization signal (dummy VSYNC)”, and the vertical synchronization generated by the display controller 50 at the vertical synchronization frequency of the display 60 The signal is called the “original vertical sync signal (original VSYNC)”.
  • the vertical synchronization frequency of the display 60 is 50 Hz and the vertical synchronization frequency assumed by the graphics processor 30 is 60 Hz.
  • the display controller 50 supplies the original vertical synchronization signal to the switching signal generation unit 36 at the vertical synchronization frequency of 50 Hz of the display 60.
  • the switching signal generation unit 36 is a dummy at the vertical synchronization frequency 60 Hz assumed by the graphics processor 30.
  • a vertical synchronization signal is generated.
  • the drawing processing unit 32 generates the drawing data for one frame in the frame buffer while switching the first frame buffer 44a and the second frame buffer 44b at the timing of the dummy vertical synchronization signal, that is, every 1Z60 seconds.
  • 50 is also referred to by switching the first frame buffer 44a and the second frame buffer 44b every 1Z60 seconds, ie, the timing of the dummy vertical synchronizing signal.
  • the display controller 50 is the vertical assumed by the graphics processor 30. At the sync frequency of 60 Hz, the drawing data readout destination is simply switched between the first frame buffer 44 a and the second frame buffer 44 b, and the actual vertical sync frequency of the display 60 is 50 Hz. Note that there is no change in scanning one screen. In other words, the display controller 50 reads the drawing data while switching the destination frame buffer every 1 Z 60 seconds in accordance with the vertical synchronization frequency assumed by the graphics processor 30, and matches the actual vertical synchronization frequency of the display 60. One frame of drawing data is supplied to the display 60 every 1Z50 seconds.
  • FIGS. 3A to 3C the display control operation when the actual vertical synchronization frequency of the display 60 and the vertical synchronization frequency assumed by the graphics processor 30 match will be described, and then FIGS. 4A to 4D will be described.
  • the display control operation when the actual vertical synchronization frequency of the display 60 and the vertical synchronization frequency assumed by the graphics processor 30 do not match will be described.
  • the switching signal generator 36 receives the original vertical synchronization signal from the display controller 50. Since the vertical synchronization frequency of the display 60 and the vertical synchronization frequency assumed by the graphics processor 30 match, the switching signal generation unit 36 generates a buffer switching signal at the vertical synchronization frequency of the display 60, and the frame buffer 44 This is given to the switching unit 74 on the input side and the switching unit 76 on the output side.
  • the display controller 50 Upon receiving this nota switch signal, the display controller 50 switches the read destination to the first frame buffer 44a, and the frame image held in the first frame buffer 44a (this is referred to as the "first frame image"). Is read to the last line force and displayed on the display 60.
  • the drawing processing unit 32 switches the writing destination to the second frame buffer 44b, and while the display controller 50 reads the frame image from the first frame buffer 44a, the second frame image is transferred to the second frame buffer 4b. Write to 4b.
  • FIG. 3B shows the operation at the generation timing of the second buffer switching signal.
  • the switching signal generation unit 36 gives a second buffer switching signal to the input side switching unit 74 and the output side switching unit 76 of the frame buffer 44 to switch the input / output path of the frame buffer 44.
  • the display controller 50 displays the second frame image held in the second frame buffer 44b from the first line to the last line. Read and display on display 60.
  • the drawing processing unit 32 writes the third frame image to the first frame buffer 44a while the display controller 50 reads the second frame image from the second frame buffer 44b.
  • FIG. 3C shows the operation at the generation timing of the third buffer switching signal.
  • the switching signal generation unit 36 gives a third buffer switching signal to the input side switching unit 74 and the output side switching unit 76 of the frame buffer 44 to switch the input / output path of the frame buffer 44.
  • the display controller 50 Upon receiving the switching operation at the timing of the third buffer switching signal, the display controller 50 displays the third frame image held in the first frame buffer 44a from the first line to the last line. Read and display on display 60. On the other hand, the drawing processing unit 32 writes the fourth frame image to the second frame buffer 44b while the display controller 50 reads the third frame image from the first frame buffer 44a.
  • the switching signal generation unit 36 may display the display controller. Generate a buffer switching signal at the vertical synchronization frequency supplied from 50 and switch the input / output path of the frame buffer 44.
  • the switching signal generator 36 receives the supply of the original vertical synchronization signal from the display controller 50. Since the vertical sync frequency of the display 60 and the vertical sync frequency assumed by the graphics processor 30 do not match, the switching signal generator 36 generates a dummy vertical sync signal at the vertical sync frequency assumed by the graphics processor 30.
  • the buffer switching signal is supplied to the switching unit 74 on the input side and the switching unit 76 on the output side of the frame buffer 44.
  • FIG. 4A shows an operation from when the first dummy vertical synchronization signal is given from the switching signal generator 36 to when the second dummy vertical synchronization signal is given.
  • the display controller 50 sequentially scans the first frame image held in the first frame buffer 44a from the first line and displays it on the display 60.
  • the scan line immediately before the second dummy vertical synchronization signal is given from the switching signal generator 36 is indicated by a dotted line (reference numeral 200). This scan line is called the “buffer switching line” because the buffer at the read destination switches this scan line power
  • the display 60 displays the first line image of the first frame image held in the first frame buffer 44a.
  • the area up to the first buffer switching line 200 (the part indicated by A in the figure) is displayed.
  • the drawing processing unit 32 writes the second frame image in the second frame buffer 44b while the display controller 50 reads the first frame image from the first frame buffer 44a.
  • FIG. 4B shows an operation after the second dummy vertical synchronization signal is generated from the switching signal generation unit 36.
  • the switching signal generation unit 36 gives a dummy vertical synchronization signal to the switching units 74 and 76
  • the reading destination of the display controller 50 is switched to the second frame buffer 44b
  • the writing destination of the drawing processing unit 32 is the first frame buffer. Switch to 44a
  • the display controller 50 scans the second frame image held in the second frame buffer 44b from the buffer switching line 200 to the last line (the portion indicated by B1 in the figure). , Display on display 60.
  • the drawing processing unit 32 writes the third frame image to the first frame buffer 44a while the display controller 50 reads the frame image from the second frame buffer 44b.
  • the second frame image held in the second frame buffer 44b is scanned up to the last line, and when the display 60 finishes displaying the last line on the screen, This is the timing at which the original vertical synchronization signal is generated from the spray controller 50.
  • FIG. 4C shows the operation after the display controller 50 generates the original vertical synchronization signal.
  • the display controller 50 When the second frame image held in the second frame buffer 44b scans to the last line, the display controller 50 then returns to the first line of the second frame image and starts scanning.
  • the display controller 50 sequentially scans the second frame images held in the second frame buffer 44b from the first line and displays them on the display 60.
  • the switching signal generator 36 When scanning is completed up to the dotted line (reference numeral 202) (second buffer switching line) of the second frame image, the switching signal generator 36 generates the third dummy vertical synchronization signal.
  • FIG. 4D shows an operation after the third dummy vertical synchronization signal is generated from the switching signal generation unit 36.
  • the third dummy vertical synchronization signal By the third dummy vertical synchronization signal, the reading destination of the display controller 50 is switched to the first frame buffer 44a, and the writing destination of the drawing processing unit 32 is switched to the second frame buffer 44b.
  • the display controller 50 displays the third frame image held in the first frame buffer 44a from the second buffer switching line 202 to the third buffer switching line 204 (indicated by C in the figure). Part) is scanned and displayed on display 60. On the other hand, the drawing processing unit 32 writes the fourth frame image into the second frame buffer 44b while the display controller 50 reads out the frame image from the first frame buffer 44a.
  • FIG. 5 is a sequence diagram for explaining the display control operation of FIGS. 4A to 4D.
  • the actual vertical synchronization frequency of the display 60 is illustrated as 50 Hz
  • the vertical synchronization frequency assumed by the graphics processor 30 is illustrated as 60 Hz.
  • a dummy vertical synchronizing signal of 60 Hz and an original vertical synchronizing signal of 50 Hz are shown.
  • the 0th to 4th dummy vertical synchronization signals are generated.
  • the first and second original vertical sync signals are generated.
  • the first dummy vertical sync signal generation time tl and the first The final vertical synchronization signal Tl is assumed to be at the same time.
  • the drawing processing unit 32 writes the first to fourth frame images while switching between the first frame buffer 44a and the second frame buffer 44b with a dummy vertical synchronization signal of 60 Hz.
  • the display controller 50 reads the drawing data while switching between the first frame buffer 44a and the second frame buffer 44b at the timing when the dummy vertical synchronization signal of 60 Hz is generated. For example, the drawing data is read from the first frame buffer 44a until the time tl force is t2, and switched to the second frame buffer 44b at the time t2, and the second frame buffer 44b is switched to the time t2 force until the t3. Read the drawing data.
  • the frame buffer to be read is switched at the generation timing of the dummy vertical synchronization signal.
  • the read destination is switched from the first frame buffer 44a to the second frame buffer 44b at time t2, and the read destination is switched from the second frame buffer 44b to the first frame buffer 44a at time t3.
  • the display controller 50 completes scanning up to the last line of the screen at the generation timing of the original vertical synchronizing signal, switches the screen, returns to the first line of the screen, and starts scanning. In the figure, at the time T2, the last line of the screen is reached, the screen switches, and scanning starts again from the first line.
  • the first dummy vertical synchronization signal generation time tl to the second dummy vertical synchronization signal generation time t2 correspond to FIG. 4A, and the display controller 50 controls the first frame from the first frame buffer 44a to the first frame. Data in area A of the image is read and displayed in the area from the first line of the display 60 to the buffer switching line. At the time t2 when the second dummy vertical synchronization signal is generated, the read-out frame buffer is switched from the first frame buffer 44a to the second frame buffer 44b.
  • the display controller 50 causes the second frame buffer 44b to generate the second frame image.
  • the data in area B1 is read, and the previous buffer switching line force on the screen of display 60 is also displayed in the area up to the last line.
  • the screen of the display 60 is switched and scanning of the first line force starts.
  • the second original vertical synchronization signal generation time T2 to the third dummy vertical synchronization signal generation time t3 correspond to FIG. 4C.
  • the display controller 50 causes the second frame buffer 44b to generate the second frame image.
  • the data in area B2 is read and displayed in the area from the top line of the display 60 screen to the buffer switching line.
  • the read frame buffer switches from the second frame buffer 44b to the first frame buffer 44a.
  • the display controller 50 has a vertical synchronization frequency assumed when the graphics processor 30 draws a frame, which is not the actual vertical synchronization frequency of the display 60. Switch the frame buffer to which drawing data is read. This allows the video to be displayed on a display 60 with a different vertical synchronization frequency without ignoring the frame rate of the video drawn by the graphics processor 30, and the unnaturalness associated with the frequency conversion that occurs in the played video. Can be minimized.
  • the graphics processor 30 that does not need to change the frame rate at the time of drawing in accordance with the vertical synchronization frequency of the display 60 may be drawn assuming a standard vertical synchronization frequency. This eliminates the need for a converter to convert the display 60 to the vertical synchronization frequency.
  • FIG. 6 is a diagram for explaining an application example to high frame rate rendering.
  • the drawing processing unit 32 generates drawing data with a high frame rate at 240 Hz.
  • Display 60 has a 60 Hz vertical sync frequency.
  • the switching signal generator 36 receives the 60 Hz original vertical synchronizing signal from the display controller 50 and provides the 240 Hz dummy vertical synchronizing signal to the switching units 74 and 76.
  • the drawing processing unit 32 writes the drawing data for one frame in each of the frame buffers 44a to 44d while sequentially switching the four frame buffers 44a to 44d at 240 Hz.
  • the display controller 50 sequentially switches the four frame buffers 44a to 44d at 240Hz, while drawing data A from the first line of the first frame buffer 44a to the first buffer switching line 210 and the second frame buffer 44b.
  • Drawing data B from the first buffer switching line 210 to the second buffer switching line 212
  • drawing data C from the second buffer switching line 212 to the third buffer switching line 214 of the third frame buffer 44c
  • fourth frame buffer The drawing data D from the third buffer switching line 214 of 44d to the last line is read out and displayed side by side in one screen of the display 60 that switches at 60Hz.
  • the present invention can be used in the field of drawing processing.

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Abstract

　グラフィックスプロセッサの描画データを垂直同期周波数が異なるディスプレイに表示すると不具合が生じる。 　グラフィックスプロセッサ３０の描画処理部３２は、マルチバッファで構成されるフレームバッファ４４を順次切り替えて描画データの書き込み先のフレームバッファ４４を選択し、描画データを書き込む。ディスプレイコントローラ５０は、複数のフレームバッファ４４を順次切り替えて描画データの読み出し先のフレームバッファ４４を選択し、フレームバッファ内を走査して読み出される描画データをディスプレイに供給する。切替信号生成部３６は、ディスプレイコントローラ５０に読み出し先のフレームバッファ４４の切り替えタイミングを指示するためのバッファ切替信号をグラフィックスプロセッサ３０がディスプレイ６０の垂直同期周波数とは異なる周波数にて生成する。

Description

明 細 書
ディスプレイコントローラ、グラフィックスプロセッサ、描画処理装置および 描画制御方法
技術分野
[0001] この発明は、描画処理技術に関し、特にディスプレイに適した画像データを生成す るためのディスプレイコントローラ、グラフィックスプロセッサ、描画処理装置および描 画制御方法に関する。
背景技術
[0002] 液晶ディスプレイやプラズマディスプレイなどの薄型ディスプレイ製造技術が向上し 、価格が低下してきたことにつれて、現在では、多種多様な表示装置が身の回りに存 在する。ディスプレイ装置には、 DVDプレイヤにより再生された高画質の映像が表示 されたり、コンピュータグラフィックスにより生成された動画像が表示される。
[0003] コンピュータや DVDプレイヤから出力される画像データを表示装置に表示するた めには、画像信号の水平周波数や垂直周波数などを変換することにより、画像信号 を表示装置の仕様に整合する形式に変換するコンバータの機能をもつディスプレイ コントローラが必要である。
発明の開示
発明が解決しょうとする課題
[0004] 表示装置の種類によって、表示可能な画像信号の仕様、例えば、フレームレートや 解像度などが異なる。ディスプレイコントローラは出力先の表示装置の仕様に合わせ て画像信号を変換する。 NTSC方式のテレビの垂直同期信号は 59. 97Hzであるの に対して、 PAL方式のテレビの垂直同期信号は 50Hzであるから、 NTSC方式で提 供される動画を PAL方式のテレビに表示する場合、動画のフレームレートを PAL方 式に適合させる変換処理が行われる。
[0005] し力しながら、 NSTC方式を前提として描画処理がなされる場合、始めから 59. 97 Hzに合わせて動画の各フレームが作成されるため、垂直同期周波数が異なるデイス プレイに表示すると不具合が生じ、動画の再生品質が劣化する。 [0006] 本発明はこうした課題に鑑みてなされたものであり、その目的は、同期周波数の異 なる表示装置に動画を表示するための描画処理技術を提供することにある。
課題を解決するための手段
[0007] 上記課題を解決するために、本発明のある態様のディスプレイコントローラは、描画 データがフレーム単位で保持される複数のフレームバッファを順次切り替えて選択し 、選択されたフレームバッファ内を走査して読み出される前記描画データをディスプ レイに供給するディスプレイコントローラであって、前記ディスプレイの垂直同期周波 数とは異なる周波数にて前記フレームバッファを切り替える。前記フレームバッファを 切り替える周波数は、グラフィックスプロセッサが前記描画データをフレーム単位で生 成する際に想定する垂直同期周波数であってもよい。前記グラフィックスプロセッサ から前記想定する垂直同期周波数にて生成されたバッファ切替信号を受け取り、前 記バッファ切替信号により前記フレームバッファの切り替えタイミングを制御してもよい
[0008] 本発明の別の態様は、グラフィックスプロセッサである。このグラフィックスプロセッサ は、描画データがフレーム単位で保持される複数のフレームバッファを順次切り替え て選択し、選択されたフレームバッファ内を走査して読み出される前記描画データを ディスプレイに供給するディスプレイコントローラに対して、前記フレームバッファの切 り替えタイミングを与えるためのバッファ切替信号を与えるグラフィックスプロセッサで あって、当該グラフィックプロセッサが前記描画データをフレーム単位で生成する際 に想定する垂直同期周波数にて前記バッファ切替信号を生成する。
[0009] 本発明のさらに別の態様は、描画処理装置である。この装置は、描画データをフレ ーム単位で保持する複数のフレームバッファと、前記複数のフレームバッファを順次 切り替えて前記描画データの書き込み先のフレームバッファを選択し、選択された書 き込み先のフレームバッファに前記描画データを生成する描画処理部と、前記複数 のフレームバッファを順次切り替えて前記描画データの読み出し先のフレームバッフ ァを選択し、選択された読み出し先のフレームバッファ内を走査して読み出される前 記描画データをディスプレイに供給するディスプレイコントローラと、前記ディスプレイ コントローラに読み出し先のフレームバッファの切り替えタイミングを指示するための バッファ切替信号を生成する切替信号生成部とを含む。前記切替信号生成部は、前 記ディスプレイの垂直同期周波数とは異なる周波数にて前記バッファ切替信号を生 成する。
[0010] 本発明のさらに別の態様もまた、描画処理装置である。この装置は、描画データを フレーム単位で保持する複数のフレームバッファと、前記複数のフレームバッファを 順次切り替えて前記描画データの書き込み先のフレームバッファを選択し、選択され た書き込み先のフレームバッファに前記描画データを生成する描画処理部と、前記 複数のフレームバッファを順次切り替えて前記描画データの読み出し先のフレーム ノ ッファを選択し、選択された読み出し先のフレームバッファ内を走査して読み出さ れる前記描画データをディスプレイに供給するディスプレイコントローラと、前記ディス プレイコントローラに読み出し先のフレームバッファの切り替えタイミングを指示するた めのバッファ切替信号を生成する切替信号生成部とを含む。前記切替信号生成部 は、前記描画処理部が前記描画データをフレーム単位で生成する際に想定する垂 直同期周波数と前記ディスプレイの実際の垂直同期周波数とがー致するかどうかを 判定し、一致しな 、場合に前記想定する垂直同期周波数にて前記バッファ切替信 号を生成し、一致する場合は、前記ディスプレイの前記実際の垂直同期周波数にて 前記バッファ切替信号を生成する。
[0011] 本発明のさらに別の態様は、描画制御方法である。この方法は、描画データがフレ ーム単位で保持される複数のフレームバッファを順次切り替えて選択し、選択された フレームバッファ内を走査して読み出される前記描画データをディスプレイに供給す るディスプレイコントローラに対して、前記ディスプレイの垂直同期周波数とは異なる 周波数にて生成されるノッファ切替信号によって前記ディスプレイコントローラが走査 する前記フレームバッファの切り替えタイミングを制御する。
[0012] なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、コ ンピュータプログラム、データ構造、記録媒体などの間で変換したものもまた、本発明 の態様として有効である。
発明の効果
[0013] 本発明によれば、同期周波数の異なる表示装置に容易に適応することができる。 図面の簡単な説明
[0014] [図 1]実施の形態に係る描画処理装置の構成図である。
[図 2]図 1の切替信号生成部が生成するバッファ切替信号を説明する図である。
[図 3A]ディスプレイの垂直同期周波数とグラフィックスプロセッサが想定する垂直同 期周波数が一致する場合の表示制御動作を説明する図である。
[図 3B]ディスプレイの垂直同期周波数とグラフィックスプロセッサが想定する垂直同 期周波数が一致する場合の表示制御動作を説明する図である。
[図 3C]ディスプレイの垂直同期周波数とグラフィックスプロセッサが想定する垂直同 期周波数が一致する場合の表示制御動作を説明する図である。
[図 4A]ディスプレイの垂直同期周波数とグラフィックスプロセッサが想定する垂直同 期周波数が一致しない場合の表示制御動作を説明する図である。
[図 4B]ディスプレイの垂直同期周波数とグラフィックスプロセッサが想定する垂直同 期周波数が一致しない場合の表示制御動作を説明する図である。
[図 4C]ディスプレイの垂直同期周波数とグラフィックスプロセッサが想定する垂直同 期周波数が一致しない場合の表示制御動作を説明する図である。
[図 4D]ディスプレイの垂直同期周波数とグラフィックスプロセッサが想定する垂直同 期周波数が一致しない場合の表示制御動作を説明する図である。
[図 5]図 4A〜図 4Dの表示制御動作を説明するシーケンス図である。
[図 6]ノ、ィフレームレートレンダリングへの適用例を説明する図である。
符号の説明
[0015] 10 メインプロセッサ、 20 メインメモリ、 30 グラフィックスプロセッサ、 32 描 画処理部、 36 切替信号生成部、 40 ローカルメモリ、 44 フレームバッファ、 50 ディスプレイコントローラ、 60 ディスプレイ、 80 通信部、 100 描画処理 装置。
発明を実施するための最良の形態
[0016] 図 1は、実施の形態に係る描画処理装置 100の構成図である。描画処理装置 100 は、描画対象となるオブジェクト（以下、単に「オブジェクト」という）の 3次元モデル情 報にもとづ 、て画面に表示するための描画データを生成するレンダリング処理を行う 。同図は機能に着目したブロック図を描いており、これらの機能ブロックはハードゥエ ァのみ、ソフトウェアのみ、またはそれらの糸且合せによっていろいろな形で実現するこ とがでさる。
[0017] 描画処理装置 100は、メインプロセッサ 10、メインメモリ 20、グラフィックスプロセッ サ 30、ローカルメモリ 40、ディスプレイコントローラ 50、ディスプレイ 60、および通信 部 80を含む。これらは図示しな 、バスに接続されて 、る。
[0018] メインメモリ 20は、主にメインプロセッサ 10によって使用される記憶領域であり、ォ ブジエタトの頂点データや制御パラメータが記憶される。
[0019] メインプロセッサ 10は、オブジェクトのジオメトリ演算処理などを行い、グラフィックス プロセッサ 30に対してオブジェクトの描画を指示する描画コマンドを生成する。
[0020] ローカルメモリ 40は、主にグラフィックスプロセッサ 30によって使用される記憶領域 であり、描画アルゴリズムを実行するためのシエーダプログラムやオブジェクトの表面 に貼り付けるためのテクスチャなどが記憶される。また、ローカルメモリ 40内には描画 データの中間結果や最終結果を保持するためのフレームバッファが設けられる。
[0021] グラフィックスプロセッサ 30は、オブジェクトをレンダリングして描画データを生成し、 ローカルメモリ 40に描画データを格納する。グラフィックスプロセッサ 30は、描画処理 部 32と切替信号生成部 36を含む。
[0022] 描画処理部 32は、メインプロセッサ 10から指示される描画コマンドにしたがって、ォ ブジェクトに対してシェーディング、テクスチャマッピングなどの様々な描画演算処理 を行い、描画データをローカルメモリ 40内のフレームバッファ 44に書き出す。描画処 理部 32は、図示しないラスタライザ、シエーダユニット、テクスチャユニットなどの機能 ブロックを含む。
[0023] フレームバッファ 44は、描画データの書き込みと読み出しを独立に行えるように、ダ ブルバッファやトリプルバッファなどのマルチバッファで構成され、ディスプレイコント口 ーラ 50によって読み出し中のバッファとは別のバッファに次のフレームの描画データ が書き込まれる。ディスプレイコントローラ 50は、ディスプレイ 60の実際の垂直同期周 波数（「リフレッシュレート」とも呼ばれる）またはグラフィックスプロセッサ 30が想定する 垂直同期周波数に合わせて、マルチバッファで構成されるフレームバッファ 44を順 次切り替えてスキャンする。
[0024] ディスプレイコントローラ 50は、ディスプレイ 60の垂直同期周波数に合わせて垂直 同期信号（VSYNC ; vertical synchronizing signal)を生成し、グラフィックスプロセッ サ 30の切替信号生成部 36に与える。
[0025] 切替信号生成部 36は、ディスプレイコントローラ 50からディスプレイ 60の垂直同期 信号の供給を受け、マルチバッファで構成されるフレームバッファ 44の切り替えタイミ ングを指示するバッファ切替信号を生成し、ディスプレイコントローラ 50に与える。
[0026] ここで、切替信号生成部 36は、ディスプレイ 60の実際の垂直同期周波数と、グラフ イツタスプロセッサ 30が描画データをフレーム単位で生成する際に想定する垂直同 期周波数とがー致するかどうかを判定し、一致する場合は、ディスプレイ 60の実際の 垂直同期周波数にてバッファ切替信号を生成する。ディスプレイ 60の実際の垂直同 期周波数と、グラフィックスプロセッサ 30が想定する垂直同期周波数とが異なる場合 は、切替信号生成部 36は、ディスプレイ 60の実際の垂直同期周波数ではなぐダラ フィックスプロセッサ 30が想定する垂直同期周波数にてバッファ切替信号を生成する
[0027] ディスプレイコントローラ 50は、切替信号生成部 36から与えられるバッファ切替信 号のタイミングでマルチバッファで構成されたフレームバッファ 44を切り替えて選択し 、選択されたバッファ内をスキャンして描画データを読み出す。
[0028] ディスプレイコントローラ 50によるフレームバッファ 44のスキャン動作をより詳しく説 明する。ディスプレイコントローラ 50は、フレームバッファ 44から描画データのピクセ ルデータをライン状に順次読み込む。すなわち、ディスプレイコントローラ 50は、フレ ームバッファ 44の左上隅の画素から水平方向にスキャンし、最初の横一列の画素デ ータを読み出す。次に、垂直方向に 1画素だけ移動して、次の横一列の画素を読み 出す。最下段の画素列までスキャンが終わると、再び最上段の画素列から同様のス キャンを行う。
[0029] ここで、フレームバッファ 44は、マルチバッファで構成されているため、切替信号生 成部 36は、ディスプレイ 60の実際の垂直同期周波数またはグラフィックスプロセッサ 30が想定する垂直同期周波数にてバッファ切替信号をディスプレイコントローラ 50 に与え、ディスプレイコントローラ 50が描画データをスキャンするフレームバッファを 切り替えるように制御する。ディスプレイコントローラ 50は、切替信号生成部 36から切 替信号を受けたタイミングで、それまでスキャンしていた第 1のフレームバッファからの 画素列の読み出しを中断し、第 1のフレームバッファ力も第 2のフレームバッファに切 り替え、第 2のフレームバッファ力も次の画素列を読み出す。
[0030] ディスプレイコントローラ 50は、このようにしてフレームバッファ 44から読み出した R GBのカラー値力 なる表示画像データをディスプレイ 60に対応したフォーマットの画 像信号に変換してディスプレイ 60に供給する。
[0031] なお、グラフィックスプロセッサ 30とメインプロセッサ 10は図示しない入出力インタフ エースを介して接続されており、グラフィックスプロセッサ 30は、入出力インタフェース を介してメインメモリ 20にアクセスすることができ、逆に、メインプロセッサ 10は、入出 力インタフェースを介してローカルメモリ 40にアクセスすることができる。
[0032] 通信部 80は、メインプロセッサ 10からの命令にしたがって、ネットワーク経由でデー タを送受信することができる。通信部 80により送受信されるデータは、メインメモリ 20 に保持される。
[0033] 図 2は、切替信号生成部 36が生成するバッファ切替信号を説明する図である。フレ ームバッファ 44は、ここでは一例としてダブルバッファで構成され、第 1フレームバッ ファ 44aと第 2フレームバッファ 44bを含む。フレームバッファ 44の入力側の切替部 7 4により、描画処理部 32が描画データを書き込む先のフレームバッファ力 第 1フレ ームバッファ 44aと第 2フレームバッファ 44bのどちらかに選択される。
[0034] 入力側の切替部 74は、選択されたフレームバッファへの 1フレーム分の描画データ の書き込みが完了すると、描画処理部 32からの描画データの書き込み先を他方のフ レームバッファに切り替える。これにより、次のフレームの描画データは他方のフレー ムバッファに書き込まれることになる。
[0035] フレームバッファ 44の出力側の切替部 76により、ディスプレイコントローラ 50が画像 データを読み出す先のフレームバッファ力 第 1フレームバッファ 44aと第 2フレーム バッファ 44bのどちらかに選択される。
[0036] ディスプレイコントローラ 50は切替信号生成部 36に垂直同期信号を与え、切替信 号生成部 36は、フレームバッファを切り替えるためのバッファ切替信号を生成し、フ レームバッファ 44の入力側の切替部 74と出力側の切替部 76に与える。
[0037] フレームバッファ 44の入力側の切替部 74は、切替信号生成部 36からのバッファ切 替信号に応じて、描画処理部 32による描画データの書き込み先を現在の書き込み 先のフレームバッファから他方のフレームバッファに切り替える。
[0038] フレームバッファ 44の出力側の切替部 76は、切替信号生成部 36からのバッファ切 替信号に応じて、ディスプレイコントローラ 50による描画データの読み込み先を現在 読み出し中のフレームバッファ力も他方のフレームバッファに切り替える。これにより、 それ以降のディスプレイコントローラ 50によるスキャンは他方のフレームバッファに対 してなされること〖こなる。
[0039] 切替信号生成部 36は、グラフィックスプロセッサ 30が想定する垂直同期周波数と、 ディスプレイ 60の実際の垂直同期周波数とがー致しな 、場合は、グラフィックスプロ セッサ 30が想定する垂直同期周波数にてバッファ切替信号を生成する。グラフィック スプロセッサ 30が想定する垂直同期周波数にて生成されたバッファ切替信号を「ダミ 一垂直同期信号（ダミー VSYNC)」と呼び、ディスプレイコントローラ 50がディスプレ ィ 60の垂直同期周波数にて生成する垂直同期信号を「オリジナル垂直同期信号 (ォ リジナル VSYNC)」と呼ぶ。
[0040] たとえば、ディスプレイ 60の垂直同期周波数が 50Hzで、グラフィックスプロセッサ 3 0が想定する垂直同期周波数が 60Hzであるとする。ディスプレイコントローラ 50は、 ディスプレイ 60の垂直同期周波数の 50Hzでオリジナル垂直同期信号を切替信号 生成部 36に与えるが、切替信号生成部 36は、グラフィックスプロセッサ 30が想定す る垂直同期周波数の 60Hzでダミー垂直同期信号を生成する。これにより、描画処理 部 32は、ダミー垂直同期信号のタイミングすなわち 1Z60秒毎に第 1フレームバッフ ァ 44aと第 2フレームバッファ 44bを切り替えながら、 1フレームの描画データをフレー ムバッファに生成し、ディスプレイコントローラ 50も、ダミー垂直同期信号のタイミング すなわち 1Z60秒毎に第 1フレームバッファ 44aと第 2フレームバッファ 44bを切り替 えながら参照することになる。
[0041] ここで、ディスプレイコントローラ 50は、グラフィックスプロセッサ 30が想定する垂直 同期周波数である 60Hzで、描画データの読み出し先を第 1フレームバッファ 44aと 第 2フレームバッファ 44bの間を切り替えているだけであり、ディスプレイ 60の実際の 垂直同期周波数である 50Hzで、ディスプレイ 60の 1画面のスキャン動作を行ってい ることに変わりはないことに留意する。すなわち、ディスプレイコントローラ 50は、ダラ フィックスプロセッサ 30が想定する垂直同期周波数に合わせて 1Z60秒毎に読み出 し先のフレームバッファを切り替えながら描画データを読み出し、ディスプレイ 60の実 際の垂直同期周波数に合わせて 1Z50秒毎に 1フレーム分の描画データをディスプ レイ 60に供給している。
[0042] 以上の構成の描画処理装置 100による表示制御を説明する。図 3A〜図 3Cを参照 して、ディスプレイ 60の実際の垂直同期周波数とグラフィックスプロセッサ 30が想定 する垂直同期周波数が一致する場合の表示制御動作を説明し、その後、図 4A〜図 4Dを参照して、ディスプレイ 60の実際の垂直同期周波数とグラフィックスプロセッサ 3 0が想定する垂直同期周波数が一致しない場合の表示制御動作を説明する。
[0043] 図 3Aを参照する。切替信号生成部 36は、ディスプレイコントローラ 50からオリジナ ル垂直同期信号の供給を受ける。ディスプレイ 60の垂直同期周波数とグラフィックス プロセッサ 30が想定する垂直同期周波数が一致することから、切替信号生成部 36 は、ディスプレイ 60の垂直同期周波数にてバッファ切替信号を生成し、フレームバッ ファ 44の入力側の切替部 74および出力側の切替部 76に与える。
[0044] このノ ッファ切替信号を受けて、ディスプレイコントローラ 50は、読み出し先を第 1フ レームバッファ 44aに切り替え、第 1フレームバッファ 44aに保持されたフレーム画像（ これを「1番目のフレーム画像」とする）を先頭のライン力 最後尾のラインまで読み出 し、ディスプレイ 60に表示する。一方、描画処理部 32は、書き込み先を第 2フレーム ノ ッファ 44bに切り替え、ディスプレイコントローラ 50が第 1フレームバッファ 44aから フレーム画像を読み出している間に、 2番目のフレーム画像を第 2フレームバッファ 4 4bに書き込む。
[0045] 図 3Bは 2回目のバッファ切替信号の発生タイミングでの動作を示す。切替信号生 成部 36は、フレームバッファ 44の入力側の切替部 74および出力側の切替部 76に 2 回目のバッファ切替信号を与え、フレームバッファ 44の入出力経路を切り替える。 [0046] 2回目のバッファ切替信号のタイミングでの切り替え動作を受けて、ディスプレイコン トローラ 50は、第 2フレームバッファ 44bに保持された 2番目のフレーム画像を先頭の ラインカゝら最後尾のラインまで読み出し、ディスプレイ 60に表示する。一方、描画処 理部 32は、ディスプレイコントローラ 50が第 2フレームバッファ 44bから 2番目のフレ ーム画像を読み出している間に、 3番目のフレーム画像を第 1フレームバッファ 44aに 書き込む。
[0047] 図 3Cは 3回目のバッファ切替信号の発生タイミングでの動作を示す。切替信号生 成部 36は、フレームバッファ 44の入力側の切替部 74および出力側の切替部 76に 3 回目のバッファ切替信号を与え、フレームバッファ 44の入出力経路を切り替える。
[0048] 3回目のバッファ切替信号のタイミングでの切り替え動作を受けて、ディスプレイコン トローラ 50は、第 1フレームバッファ 44aに保持された 3番目のフレーム画像を先頭の ラインカゝら最後尾のラインまで読み出し、ディスプレイ 60に表示する。一方、描画処 理部 32は、ディスプレイコントローラ 50が第 1フレームバッファ 44aから 3番目のフレ ーム画像を読み出している間に、 4番目のフレーム画像を第 2フレームバッファ 44bに 書き込む。
[0049] 図 3A〜図 3Cのように、グラフィックスプロセッサ 30が描画する際に想定されたフレ ームレートと、ディスプレイ 60のリフレッシュレートとがー致していれば、切替信号生成 部 36は、ディスプレイコントローラ 50から供給される垂直同期周波数にてバッファ切 替信号を生成し、フレームバッファ 44の入出力経路を切り替えればよ 、。
[0050] 図 4A〜図 4Dを参照して、グラフィックスプロセッサ 30が描画する際に想定されたフ レームレートと、ディスプレイ 60のリフレッシュレートとがー致して!/、な!/、場合のフレー ムバッファ 44の入出力経路の切替方法を説明する。
[0051] 切替信号生成部 36は、ディスプレイコントローラ 50からオリジナル垂直同期信号の 供給を受ける。ディスプレイ 60の垂直同期周波数とグラフィックスプロセッサ 30が想 定する垂直同期周波数が一致しないことから、切替信号生成部 36は、グラフィックス プロセッサ 30が想定する垂直同期周波数にてダミー垂直同期信号を生成し、バッフ ァ切替信号としてフレームバッファ 44の入力側の切替部 74および出力側の切替部 7 6に与える。 [0052] 図 4Aは、切替信号生成部 36から最初のダミー垂直同期信号が与えられてから 2 回目のダミー垂直同期信号が与えられるまでの動作を示す。ディスプレイコントローラ 50は、第 1フレームバッファ 44aに保持された 1番目のフレーム画像を先頭ラインから 順次スキャンし、ディスプレイ 60に表示する。切替信号生成部 36から 2回目のダミー 垂直同期信号が与えられる直前のスキャンラインを点線 (符号 200)で示す。読み込 み先のバッファがこのスキャンライン力 切り替わることになるため、このスキャンライン を「バッファ切替ライン」と呼ぶ。
[0053] ディスプレイ 60には、第 1フレームバッファ 44aに保持された 1番目のフレーム画像 の先頭ライン力 最初のバッファ切替ライン 200までの領域（図中の Aで示す部分）が 表示される。一方、描画処理部 32は、ディスプレイコントローラ 50が第 1フレームバッ ファ 44aから 1番目のフレーム画像を読み出している間に、第 2フレームバッファ 44b に 2番目のフレーム画像を書き込む。
[0054] ディスプレイ 60の実際の垂直同期周波数（たとえば、 50Hz)と、グラフィックスプロ セッサ 30が想定とする垂直同期周波数 (たとえば、 60Hz)とが異なるため、第 1フレ ームバッファ 44aのバッファ切替ライン 200までフレーム画像をスキャンしたところで、 切替信号生成部 36によりダミー垂直同期信号が生成されることになる。
[0055] 図 4Bは、切替信号生成部 36から 2回目のダミー垂直同期信号が生成された後の 動作を示す。切替信号生成部 36からダミー垂直同期信号が切替部 74、 76に与えら れることにより、ディスプレイコントローラ 50の読み出し先は第 2フレームバッファ 44b に切り替わり、描画処理部 32の書き込み先は第 1フレームバッファ 44aに切り替わる
[0056] ディスプレイコントローラ 50は、第 2フレームバッファ 44bに保持された 2番目のフレ ーム画像をバッファ切替ライン 200から最後尾ラインまでの領域（図中の B 1で示す部 分）をスキャンし、ディスプレイ 60に表示する。一方、描画処理部 32は、ディスプレイ コントローラ 50が第 2フレームバッファ 44bからフレーム画像を読み出している間に、 3番目のフレーム画像を第 1フレームバッファ 44aに書き込む。
[0057] 第 2フレームバッファ 44bに保持された 2番目のフレーム画像を最後尾ラインまでス キャンし、ディスプレイ 60において画面の最後尾ラインまで表示が終わる時点は、デ イスプレイコントローラ 50からオリジナル垂直同期信号が生成されるタイミングである。
[0058] 図 4Cは、ディスプレイコントローラ 50によりオリジナル垂直同期信号が生成された 後の動作を示す。
[0059] ディスプレイコントローラ 50は、第 2フレームバッファ 44bに保持された 2番目のフレ ーム画像が最後尾ラインまでスキャンすると、次に 2番目のフレーム画像の先頭ライン に戻り、スキャンを始める。
[0060] ディスプレイコントローラ 50は、第 2フレームバッファ 44bに保持された 2番目のフレ ーム画像を先頭ラインから順次スキャンし、ディスプレイ 60に表示する。 2番目のフレ ーム画像の点線のライン (符号 202) (2番目のバッファ切替ラインと 、う）までスキャン が終わった時点で、切替信号生成部 36により 3回目のダミー垂直同期信号が生成さ れたとする。
[0061] 図 4Dは、切替信号生成部 36から 3回目のダミー垂直同期信号が生成された後の 動作を示す。 3回目のダミー垂直同期信号により、ディスプレイコントローラ 50の読み 出し先は第 1フレームバッファ 44aに切り替わり、描画処理部 32の書き込み先は第 2 フレームバッファ 44bに切り替わる。
[0062] ディスプレイコントローラ 50は、第 1フレームバッファ 44aに保持された 3番目のフレ ーム画像を 2番目のバッファ切替ライン 202から 3番目のバッファ切替ライン 204まで の領域（図中の Cで示す部分)をスキャンし、ディスプレイ 60に表示する。一方、描画 処理部 32は、ディスプレイコントローラ 50が第 1フレームバッファ 44aからフレーム画 像を読み出している間に、 4番目のフレーム画像を第 2フレームバッファ 44bに書き込 む。
[0063] 図 5は、図 4A〜図 4Dの表示制御動作を説明するシーケンス図である。ここでは、 ディスプレイ 60の実際の垂直同期周波数が 50Hz、グラフィックスプロセッサ 30が想 定する垂直同期周波数が 60Hzであるとして図示する。
[0064] 横軸に時間をとつて、 60Hzのダミー垂直同期信号と 50Hzのオリジナル垂直同期 信号が図示されている。時刻 tO、 tl、 t2、 t3、 t4において 0回目〜 4回目のダミー垂 直同期信号が発生している。時刻 Tl、 Τ2において 1回目、 2回目のオリジナル垂直 同期信号が発生している。 1回目のダミー垂直同期信号の発生時刻 tlと 1回目のオリ ジナル垂直同期信号 Tlは同時刻であるとする。
[0065] 描画処理部 32は、 60Hzのダミー垂直同期信号により第 1フレームバッファ 44aと第 2フレームバッファ 44bを切り替えながら、 1番目から 4番目のフレーム画像を書き込 む。ディスプレイコントローラ 50は、 60Hzのダミー垂直同期信号が発生するタイミン グで第 1フレームバッファ 44aと第 2フレームバッファ 44bを切り替えながら、描画デー タを読み出す。たとえば、時刻 tl力も t2までの間は、第 1フレームノッファ 44aから描 画データを読み出し、時刻 t2において第 2フレームバッファ 44bに切り替え、時刻 t2 力も t3までの間は、第 2フレームバッファ 44bから描画データを読み出す。
[0066] ディスプレイコントローラ 50が画面の最後尾ラインまでスキャンする前に、ダミー垂 直同期信号の発生タイミングで読み出し先のフレームバッファが切り替わる。同図で は時刻 t2において読み出し先が第 1フレームバッファ 44aから第 2フレームバッファ 4 4bに切り替わり、時刻 t3において読み出し先が第 2フレームバッファ 44bから第 1フレ ームバッファ 44aに切り替わる。また、ディスプレイコントローラ 50は、オリジナル垂直 同期信号の発生タイミングで画面の最後尾ラインまで走査が完了し、画面を切り替え 、画面の先頭ラインに戻って走査を始める。同図では時刻 T2において画面の最後 尾ラインに到達して画面が切り替わり、再び先頭ラインから走査する。
[0067] 1回目のダミー垂直同期信号の発生時刻 tlから 2回目のダミー垂直同期信号の発 生時刻 t2までが図 4Aに対応し、ディスプレイコントローラ 50により第 1フレームバッフ ァ 44aから 1番目のフレーム画像の領域 Aのデータが読み出され、ディスプレイ 60の 先頭ラインからバッファ切替ラインまでの領域に表示される。 2回目のダミー垂直同期 信号の発生時刻 t2において読み出し先のフレームバッファが第 1フレームバッファ 4 4aから第 2フレームバッファ 44bに切り替わる。
[0068] 2回目のダミー垂直同期信号の発生時刻 t2から 2回目のオリジナル垂直同期信号 の発生時刻 T2までが図 4Bに対応し、ディスプレイコントローラ 50により第 2フレーム バッファ 44bから 2番目のフレーム画像の領域 B1のデータが読み出され、ディスプレ ィ 60の画面の前回のバッファ切替ライン力も最後尾ラインまでの領域に表示される。 2回目のオリジナル垂直同期信号の発生時刻 T2においてディスプレイ 60の画面が 切り替わり、先頭ライン力ものスキャンが始まる。 [0069] 2回目のオリジナル垂直同期信号の発生時刻 T2から 3回目のダミー垂直同期信号 の発生時刻 t3までが図 4Cに対応し、ディスプレイコントローラ 50により第 2フレーム バッファ 44bから 2番目のフレーム画像の領域 B2のデータが読み出され、ディスプレ ィ 60の画面の先頭ラインからバッファ切替ラインまでの領域に表示される。 3回目の ダミー垂直同期信号の発生時刻 t3において読み出し先のフレームノ ッファが第 2フ レームバッファ 44bから第 1フレームバッファ 44aに切り替わる。
[0070] 3回目のダミー垂直同期信号の発生時刻 t3力 4回目のダミー垂直同期信号の発 生時刻 t4までが図 4Dに対応し、ディスプレイコントローラ 50により第 1フレームバッフ ァ 44aから 3番目のフレーム画像の領域 Cのデータが読み出され、ディスプレイ 60の 前回のバッファ切替ライン力 次のバッファ切替ラインまでの領域に表示される。
[0071] 図 5に示されるように、本実施の形態では、ディスプレイ 60の実際の垂直同期周波 数ではなぐグラフィックスプロセッサ 30がフレームを描画する際に想定する垂直同 期周波数でディスプレイコントローラ 50が描画データを読み出す先のフレームバッフ ァを切り替える。これにより、グラフィックスプロセッサ 30が描画する動画のフレームレ ートを無視することなぐ異なる垂直同期周波数のディスプレイ 60に動画を表示する ことができ、再生される動画に生じる周波数変換に伴う不自然さを最小限にすること ができる。
[0072] また、ディスプレイ 60の垂直同期周波数に合わせてグラフィックスプロセッサ 30が 描画の際のフレームレートを変える必要がなぐグラフィックスプロセッサ 30は標準的 な垂直同期周波数を想定して描画すればよい。これにより、ディスプレイ 60の垂直同 期周波数に変換するためのコンバータも不要になる。
[0073] 図 6は、ハイフレームレートレンダリングへの適用例を説明する図である。描画処理 部 32は、 240Hzで高フレームレートの描画データを生成する。ディスプレイ 60は 60 Hzの垂直同期周波数をもつ。切替信号生成部 36は、 60Hzのオリジナル垂直同期 信号をディスプレイコントローラ 50から受けて、 240Hzのダミー垂直同期信号を切替 部 74、 76に与える。
[0074] 描画処理部 32は、 4つのフレームバッファ 44a〜44dを 240Hzで順次切り替えなが ら、各フレームバッファ 44a〜44dに 1フレーム分の描画データを書き込む。 [0075] ディスプレイコントローラ 50は、 4つのフレームバッファ 44a〜44dを 240Hzで順次 切り替えながら、第 1フレームバッファ 44aの先頭ラインから第 1バッファ切替ライン 21 0までの描画データ A、第 2フレームバッファ 44bの第 1バッファ切替ライン 210から第 2バッファ切替ライン 212までの描画データ B、第 3フレームバッファ 44cの第 2バッフ ァ切替ライン 212から第 3バッファ切替ライン 214までの描画データ C、第 4フレーム ノ ッファ 44dの第 3バッファ切替ライン 214から最後尾ラインまでの描画データ Dをそ れぞれ読み出し、 60Hzで切り替わるディスプレイ 60の 1画面内に並べて表示する。
[0076] 240Hzで描画されたフレームを 60Hzのフレームレートに変換するために、 4枚の フレームの内、 3枚のフレームを落とすこともできる力 このような単純なフィルタリング ではハイフレームレートの描画結果を十分に生かすことができず、動画の品質が悪く なる。それに対して、本実施の形態の表示制御方法では、 4枚のフレームを部分的に 利用しながら、 1枚のフレームを合成しており、周波数変換後も動画品質を維持する ことができる。
[0077] このように、グラフィックスプロセッサ 30がハイフレームレートレンダリングを行う場合 でも、ハイフレームレートに対応したダミー垂直同期信号により読み出し先のフレーム ノ ッファを切り替えて画像データを取得し、各フレームノッファ力ら読み出された画像 を合成する形でディスプレイの 1画面を生成することができる。これにより、グラフィック スプロセッサ 30によるハイフレームレートでの描画結果を犠牲にせずに、通常の垂直 同期周波数のディスプレイ 60に表示することができ、単純にフレームを落として描画 する方法に比べて動画の品質が劣化するのを防ぐことができる。
[0078] 以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの 各構成要素や各処理プロセスの組合せに 、ろ 、ろな変形例が可能なこと、またそうし た変形例も本発明の範囲にあることは当業者に理解されるところである。そのような変 形例を説明する。
[0079] 上記の説明では、グラフィックスプロセッサ 30により NTSC方式で描画された動画 を垂直同期周波数の異なる PAL方式のディスプレイ 60に表示する場合を例に説明 した。本発明は、これ以外にも、グラフィックスプロセッサ 30により生成された動画を パーソナルコンピュータ（PC)用の様々な垂直同期周波数をもつディスプレイに表示 する場合などにも適用することができる。
産業上の利用可能性
本発明は、描画処理の分野で利用することができる

Claims

請求の範囲
[1] 描画データがフレーム単位で保持される複数のフレームバッファを順次切り替えて 選択し、選択されたフレームバッファ内を走査して読み出される前記描画データをデ イスプレイに供給するディスプレイコントローラであって、前記ディスプレイの垂直同期 周波数とは異なる周波数にて前記フレームバッファを切り替えることを特徴とするディ スプレイコントローラ。
[2] 前記フレームノ ッファを切り替える周波数は、グラフィックスプロセッサが前記描画 データをフレーム単位で生成する際に想定する垂直同期周波数であることを特徴と する請求項 1に記載のディスプレイコントローラ。
[3] 前記グラフィックスプロセッサ力 前記想定する垂直同期周波数にて生成されたバ ッファ切替信号を受け取り、前記バッファ切替信号により前記フレームバッファの切り 替えタイミングを制御することを特徴とする請求項 2に記載のディスプレイコントローラ
[4] 描画データがフレーム単位で保持される複数のフレームバッファを順次切り替えて 選択し、選択されたフレームバッファ内を走査して読み出される前記描画データをデ イスプレイに供給するディスプレイコントローラに対して、前記フレームバッファの切り 替えタイミングを与えるためのバッファ切替信号を与えるグラフィックスプロセッサであ つて、当該グラフィックプロセッサが前記描画データをフレーム単位で生成する際に 想定する垂直同期周波数にて前記バッファ切替信号を生成することを特徴とするグ ラフィックスプロセッサ。
[5] 描画データをフレーム単位で保持する複数のフレームバッファと、
前記複数のフレームバッファを順次切り替えて前記描画データの書き込み先のフレ ームバッファを選択し、選択された書き込み先のフレームバッファに前記描画データ を生成する描画処理部と、
前記複数のフレームバッファを順次切り替えて前記描画データの読み出し先のフレ 一ムノッファを選択し、選択された読み出し先のフレームバッファ内を走査して読み 出される前記描画データをディスプレイに供給するディスプレイコントローラと、 前記ディスプレイコントローラに読み出し先のフレームバッファの切り替えタイミング を指示するためのバッファ切替信号を生成する切替信号生成部とを含み、 前記切替信号生成部は、前記ディスプレイの垂直同期周波数とは異なる周波数に て前記バッファ切替信号を生成することを特徴とする描画処理装置。
[6] 前記バッファ切替信号は、前記描画処理部に書き込み先のフレームバッファの切り 替えタイミングを指示するためにも用いられることを特徴とする請求項 5に記載の描画 処理装置。
[7] 前記切替信号生成部は、前記描画処理部が前記描画データをフレーム単位で生 成する際に想定する垂直同期周波数にて前記バッファ切替信号を生成することを特 徴とする請求項 5または 6に記載の描画処理装置。
[8] 描画データをフレーム単位で保持する複数のフレームバッファと、
前記複数のフレームバッファを順次切り替えて前記描画データの書き込み先のフレ ームバッファを選択し、選択された書き込み先のフレームバッファに前記描画データ を生成する描画処理部と、
前記複数のフレームバッファを順次切り替えて前記描画データの読み出し先のフレ 一ムノッファを選択し、選択された読み出し先のフレームバッファ内を走査して読み 出される前記描画データをディスプレイに供給するディスプレイコントローラと、 前記ディスプレイコントローラに読み出し先のフレームバッファの切り替えタイミング を指示するためのバッファ切替信号を生成する切替信号生成部とを含み、
前記切替信号生成部は、前記描画処理部が前記描画データをフレーム単位で生 成する際に想定する垂直同期周波数と前記ディスプレイの実際の垂直同期周波数と がー致するかどうかを判定し、一致しな 、場合に前記想定する垂直同期周波数にて 前記バッファ切替信号を生成し、一致する場合は、前記ディスプレイの前記実際の 垂直同期周波数にて前記バッファ切替信号を生成することを特徴とする描画処理装 置。
[9] 描画データがフレーム単位で保持される複数のフレームバッファを順次切り替えて 選択し、選択されたフレームバッファ内を走査して読み出される前記描画データをデ イスプレイに供給するディスプレイコントローラに対して、前記ディスプレイの垂直同期 周波数とは異なる周波数にて生成されるバッファ切替信号によって前記ディスプレイ コントローラが走査する前記フレームバッファの切り替えタイミングを制御することを特 徴とする描画制御方法。
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