WO2007058217A1

WO2007058217A1 - 三角波発生回路、それを用いたインバータ、発光装置、液晶テレビ

Info

Publication number: WO2007058217A1
Application number: PCT/JP2006/322772
Authority: WO
Inventors: Kenichi Fukumoto
Original assignee: Rohm Co., Ltd.
Priority date: 2005-11-16
Filing date: 2006-11-15
Publication date: 2007-05-24
Also published as: US20100277090A1; TW200729725A; CN101103528B; US7948282B2; CN101103528A; JP2007142685A; JP4685602B2; KR20080067960A

Abstract

　第１コンパレータ３２は、キャパシタＣ２に現れる出力電圧Ｖｏｕｔを、最大しきい値電圧Ｖｍａｘと比較する。第２コンパレータ３４は、出力電圧Ｖｏｕｔを、最小しきい値電圧Ｖｍｉｎと比較する。エッジ検出回路５０は、出力電圧Ｖｏｕｔの略１／２倍の周波数を有する同期信号ＳＹＮＣのエッジを検出し、エッジ検出信号ＳＥを出力する。充放電制御部４０は、第１比較信号Ｖｃｍｐ１、第２比較信号Ｖｃｍｐ２を参照し、出力電圧Ｖｏｕｔが最大しきい値電圧Ｖｍａｘより高くなると、充放電回路３８を放電状態に設定し、出力電圧Ｖｏｕｔが最小しきい値電圧Ｖｍｉｎより低くなると、充放電回路３８を充電状態に設定する。また、充放電制御部４０は、エッジ検出信号ＳＥが所定レベルとなると、充放電回路３８の充放電状態を切り換える。

Description

三角波発生回路、それを用いたインバータ、発光装置、液晶テレビ技術分野

[0001] 本発明は、三角波発生回路に関し、特に外部回路と同期可能な三角波発生回路に関する。

背景技術

[0002] 直流電圧を交流電圧に変換するインバータ、直流電圧を直流電圧に変換する DC

ZDCコンバータなどの電源装置や、モータを駆動するモータドライバ回路などにおいて、パルス幅変調方式が広く用いられる。パルス幅変調は、誤差増幅器によって、制御対象となる電圧と目標値となる電圧との誤差を増幅し、その結果得られる誤差電圧を、コンパレータを用いて一定の周波数を有する三角波状の周期電圧と比較すること〖こより実行される。

[0003] こうした用途に用いられる三角波状の周期電圧の発生には、特許文献 1や特許文献 2に記載されるアナログの三角波発生回路が広く用いられている。三角波発生回路は、キャパシタを充放電し、 2つのしきい値電圧と比較することにより、充電と放電を交互に行うことによって、所望の三角波信号を生成する。

[0004] 特許文献 1 :特開 2004— 72657号公報

特許文献 2：特開 2001— 345682号公報

発明の開示

発明が解決しょうとする課題

[0005] ここで、 2つの異なる半導体集積回路（以下、 ICともいう）において、互いに同期した三角波信号を生成したい場合がある。たとえば、液晶テレビのノックライトとして使用される蛍光ランプの両端に 2つのインバータを設け、逆相の駆動電圧を印加する場合を考える。

[0006] 2つのインバータにおいて、 DCZAC変換を行う際に使用する三角波信号の位相がずれている場合、蛍光ランプの両端に印加される電圧が逆相とならず、発光状態に不都合が生ずる。外部信号と同期した三角波信号を生成したい場合はこの他にもある。

[0007] 本発明はこうした課題に鑑みてなされたものであり、その目的は、外部回路と同期した三角波信号を生成可能な三角波生成回路の提供にある。

課題を解決するための手段

[0008] 上記課題を解決するために、本発明のある態様の三角波発生回路は、一端の電位が固定されたキャパシタと、キャパシタを充電または放電する充放電回路と、キャパシタの他端に現れる出力電圧を、所定の最大しきい値電圧と比較し、比較結果に応じた第 1比較信号を出力する第 1コンパレータと、出力電圧を、最大しきい値電圧より低い、所定の最小しきい値電圧と比較し、比較結果に応じた第 2比較信号を出力する第 2コンパレータと、外部から入力され、本三角波発生回路により生成される三角波信号の略 1Z2倍の周波数を有する同期信号のエッジを検出し、エッジごとに所定レベルとなるエッジ検出信号を出力するエッジ検出回路と、第 1、第 2コンパレータから出力される第 1、第 2比較信号を参照し、出力電圧が最大しきい値電圧より高くなると、充放電回路を放電状態に設定し、出力電圧が最小しきい値電圧より低くなると、充放電回路を充電状態に設定する充放電制御部と、を備える。充放電制御部は、エツジ検出回路力出力されるエッジ検出信号が、所定レベルとなると、充放電回路の充放電状態を切り換える。

[0009] この態様によると、第 1、第 2コンパレータによって最大しきい値電圧と最小しきい値電圧との間で充放電を繰り返すとともに、同期信号のエッジを検出すると、充放電回路の充放電状態が強制的に切り換えられるため、同期信号のエッジに、出力電圧のボトムエッジあるいはピークエッジをそろえることができ、位相同期をとることができる。

[0010] 充放電制御部は、第 1コンパレータ力も出力される第 1比較信号と、エッジ検出信号の論理和を出力する論理合成部と、論理合成部の出力信号と、第 2比較信号とによってセット、リセットされるフリップフロップと、を含んでもよい。

本明細書において、「フリップフロップ」は、 RSフリップフロップなどの他、 Dラッチ、 RSラッチなども含み、出力信号がハイレベルとローレベルで切り替え可能な素子をいう。

[0011] この場合、第 1比較信号とエッジ検出信号のうち、いずれか早くレベルが変化した信号によって、放電状態に切り替えられることになり、出力電圧のピークエッジを同期信号のエッジにそろえることができる。

[0012] また、充放電制御部は、第 2コンパレータ力も出力される第 2比較信号と、エッジ検出信号の論理和を出力する論理合成部と、論理合成部の出力信号と、第 1比較信号とによってセット、リセットされるフリップフロップと、を含んでもよい。

[0013] この場合、第 2比較信号とエッジ検出信号のうち、いずれか早くレベルが変化した信号によって、充電状態に切り替えられることになり、出力電圧のボトムエッジを同期信号のエッジにそろえることができる。

[0014] 充放電回路は、キャパシタに電流を流し込む第 1電流源と、キャパシタカ電流を引き抜く第 2電流源と、を含み、フリップフロップの出力信号により、第 1、第 2電流源のオンオフを制御してもよ、。

[0015] ある態様の三角波発生回路は、フリップフロップの出力信号を 1Z2分周する分周器をさらに備え、本三角波発生回路の外部に、分周器の出力信号を同期信号として出力してもよい。この場合、三角波発生回路自身によって、同期信号を生成することができる。

[0016] 本発明の別の態様は、インバータである。このインバータは、トランスと、一端が、入力電圧の印加される入力端子に接続され、他端が、トランスの 1次側コイルの第 1端子に接続された第 1ハイサイドトランジスタと、一端が、電位の固定された電位固定端子に接続され、他端が、 1次側コイルの第 1端子に接続された第 1ローサイドトランジスタと、一端が、入力端子に接続され、他端が、 1次側コイルの第 2端子に接続された第 2ハイサイドトランジスタと、一端が、電位固定端子に接続され、他端が、 1次側コィルの第 2端子に接続された第 2ローサイドトランジスタと、トランスの 2次側コイルの電流を電圧に変換し、検出電圧として出力する電流電圧変換部と、三角波信号を生成する上述の三角波生成回路と、検出電圧と、所定の基準電圧との誤差に応じた誤差電圧を出力する誤差増幅器と、誤差増幅器から出力される誤差電圧および三角波発生回路により生成される三角波信号にもとづき、第 1、第 2ハイサイドトランジスタおよび第 1、第 2ローサイドトランジスタのオンオフを制御する論理制御部と、を備える。

[0017] この態様によると、外部力も入力される同期信号と同期して、インバータから出力される交流信号の位相を調節することができる。

[0018] 論理制御部は、三角波信号がボトムエッジ力誤差電圧に達するまでの第 1期間に、第 1ハイサイドトランジスタおよび第 2ローサイドトランジスタをオンし、次に三角波信号がピークエッジに達するまでの第 2期間に、第 1ハイサイドトランジスタをオンし、次に三角波信号がボトムエッジに達するまでの第 3期間に、第 2ハイサイドトランジスタをオンし、次に三角波信号が再度誤差電圧に達するまでの第 4期間に、第 1ローサイドトランジスタおよび第 2ハイサイドトランジスタをオンし、次に三角波信号が再度ピークエッジに達するまでの第 5期間に、第 2ハイサイドトランジスタをオンし、次に三角波信号が再度ボトムエッジに達するまでの第 6期間に、第 1ハイサイドトランジスタをオンしてもよい。論理制御部は、ピークエッジとボトムエッジを反転して、第 1、第 2ハイサイドトランジスタおよび第 1、第 2ローサイドトランジスタのオンオフを制御してもよい。

[0019] 本発明のさらに別の態様は、発光装置である。この発光装置は、蛍光ランプと、蛍光ランプの両端に設けられ、蛍光ランプに対し、互いに逆相の駆動電圧を供給する 2 つの上述のインバータと、を備える。

[0020] この態様によると、 2つのインバータ間で同期信号を送受信することにより、内部の三角波発生回路の同期をとることができ、逆相の駆動電圧を好適に生成することができ、蛍光ランプを均一に発光させることができる。

[0021] 本発明のさらに別の態様は、液晶テレビである。この液晶テレビは、液晶パネルと、液晶パネルの背面に配置される複数の上述の発光装置と、を備える。

[0022] この態様によると、ノックライトとして使用される発光装置の輝度ムラを抑えることができる。

[0023] なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。発明の効果

[0024] 本発明に係る三角波発生回路によれば、外部回路と同期した三角波信号を生成することができる。

図面の簡単な説明

[0025] [図 1]実施の形態に係る三角波発生回路の構成を示す回路図である。 [図 2]図 1の三角波発生回路が使用されるシステムの構成を示すブロック図である。

[図 3]エッジ検出回路の構成例を示す回路図である。

[図 4]充放電制御部の構成例を示す回路図である。

[図 5]充放電回路の構成例を示す回路図である。

[図 6]マスター側の三角波発生回路の動作状態を示すタイムチャートである。

[図 7]スレーブ側の三角波発生回路の動作状態を示すタイムチャートである。

[図 8]実施の形態に係る発光装置の構成を示す回路図である。

[図 9]図 8の発光装置が搭載される液晶テレビの構成を示すブロック図である。

[図 10]実施の形態に係る制御回路の構成を示す回路図である。

[図 11]図 11 (a)〜（！ 1)は、図 8のインバータの動作状態を示すタイムチャートである。

[図 12]図 12 (a)〜（f)は、図 8のインバータの Hブリッジ回路の電流の流れを示す回路図である。

[図 13]変形例に係るインバータの動作状態を示すタイムチャートである。

符号の説明

[0026] 12 トランス、 12a 1次側コイル、 12b 2次側コイル、 14 電流電圧変換部、

22 誤差増幅器、 30 三角波発生回路、 32 第 1コンパレータ、 34 第 2コンパレータ、 38 充放電回路、 40 充放電制御部、 42 論理合成部、 46 分周器、 C2 キャパシタ、 100 インバータ、 200 発光装置、 212 第 1端子、 21 4 第 2端子、 300 液晶テレビ、 302 液晶パネル、 MH1 第 1ハイサイドトランジスタ、 MH2 第 2ハイサイドトランジスタ、 ML1 第 1ローサイドトランジスタ、 M L2 第 2ローサイドトランジスタ。

発明を実施するための最良の形態

[0027] 以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

[0028] 図 1は、本実施の形態に係る三角波発生回路 30の構成を示す回路図である。図 2 は、図 1の三角波発生回路 30が使用されるシステム 400の構成を示すブロック図である。はじめに、図 2を参照して、本実施の形態に係る三角波発生回路 30の動作の概要を説明する。

[0029] システム 400は、第 1回路 410と第 2回路 420とを含む。第 1回路 410および第 2回路 420は同機能を備える回路であってもよいし、異なる機能を備える回路であってもよい。第 1回路 410と、第 2回路 420は、いずれも本実施の形態に係る図 1の三角波発生回路 30を含む。第 1回路 410の三角波発生回路 30aと、第 2回路 420の三角波発生回路 30bは、一方をマスター回路、他方をスレーブ回路として動作する。本実施の形態において、第 1回路 410の三角波発生回路 30aをマスター側、第 2回路 420 の三角波発生回路 30bをスレーブ側として説明する。

[0030] マスター側の三角波発生回路 30aは、所定の周波数 fを有する三角波信号 Voscを生成する。また、三角波発生回路 30aは、スレーブ側の三角波発生回路 30bに対し、周波数が fZ2の同期信号 SYNCを出力する。三角波発生回路 30bは、同期信号 SYNCにもとづき、三角波発生回路 30aと同一の周波数 fを有し、かつ、位相が同期した三角波信号 Voscを生成する。

[0031] 図 1に戻り、三角波発生回路 30a、 30bの構成について説明する。以下の説明では、マスター側の三角波発生回路 30aと、スレーブ側の三角波発生回路 30bとを特に区別せずに、単に三角波発生回路 30と総称して説明する。

[0032] 本実施の形態に係る三角波発生回路 30は、キャパシタ C2、充放電回路 38、第 1コンパレータ 32、第 2コンパレータ 34、エッジ検出回路 50、充放電制御部 40を含む。上述のように、三角波発生回路 30は、外部から入力される同期信号 SYNCINと同期して三角波信号 Voscを生成する。同期信号 SYNCINの周波数は、上述のように、三角波信号 Voscの周波数の略 2倍である。

[0033] キャパシタ C2は、一端が接地されて電位が固定される。充放電回路 38は、キャパシタ C2に電流を流し込む第 1電流源 38aと、キャパシタ C2から電流を引き抜く第 2電流源 38bと、を含む。充放電回路 38は、第 1電流源 38a、第 2電流源 38bのオンオフを制御することにより、キャパシタ C2を充電または放電する。充放電回路 38の充放電状態の切り替えは、制御信号 CNTにもとづいて行われる。本実施の形態において、充放電回路 38は、制御信号 CNTがハイレベルのとき充電状態に、ローレベルのとき放電状態に設定されるものとする。

[0034] キャパシタ C2に現れる電圧は、三角波発生回路 30の出力電圧 Voutであり、三角波信号 Voscとして出力される。

[0035] 第 1コンパレータ 32は、キャパシタ C2の他端に現れる出力電圧 Voutを、所定の最大しきい値電圧 Vmaxと比較し、比較結果に応じた第 1比較信号 Vcmplを出力する。本実施の形態において、第 1比較信号 Vcmplは、 Vout >Vminのときハイレベル、 Voutく Vminのときローレベルとなる。第 2コンパレータ 34は、出力電圧 Voutを、最大しきい値電圧 Vmaxより低い、所定の最小しきい値電圧 Vminと比較し、比較結果に応じた第 2比較信号 Vcmp2を出力する。第 2比較信号 Vcmp2は、 Voutく Vmi nのときハイレベル、 Vout>Vminのときローレベルとなる。第 1比較信号 Vcmpl、第 2比較信号 Vcmp2は、充放電制御部 40へと出力される。

[0036] エッジ検出回路 50には、三角波信号 Voscの周波数の略 1Z2倍の周波数を有する同期信号 SYNCINが入力される。エッジ検出回路 50は、同期信号 SYNCINのェッジを検出し、エッジごとにハイレベルとなるエッジ検出信号 SEを出力する。

[0037] 図 3は、エッジ検出回路 50の構成例を示す回路図である。エッジ検出回路 50は、ヒステリシスコンパレータ 52、インバータ 54、 56、 58、 60、微分器 62、 64を含む。

[0038] 同期信号 SYNCINは、ヒステリシスコンパレータ 52の反転入力端子に入力される。

ヒステリシスコンパレータ 52の非反転入力端子には、しきい値電圧が入力される。ヒステリシスコンパレータ 52によって同期信号 SYNCINのノイズ成分が除去され、論理値が反転して出力される。ヒステリシスコンパレータ 52の出力信号 S1は、インバータ 5 4に入力される。インバータ 54は、ヒステリシスコンパレータ 52の出力信号 S1を反転する。インバータ 54の出力信号 S2は、インバータ 56およびインバータ 60にそれぞれ出力される。

[0039] インバータ 56、 58は、インバータ 54の出力信号 S2を 2度反転し、微分器 62へと出力する。微分器 62は、キャパシタ C3および抵抗 R2を含み、インバータ 58の出力信号 S3を微分した電圧を、ポジエッジ検出信号 SEpとして出力する。また、インバータ 60は、インバータ 54の出力信号 S2を 1度反転し、微分器 64へと出力する。微分器 6 4は、インバータ 60の出力信号 S4を微分した電圧を、ネガエッジ検出信号 SEnとして出力する。以上のように構成されるエッジ検出回路 50からは、同期信号 SYNCIN のポジエッジおよびネガエッジでそれぞれノ、ィレベルとなる 2つのエッジ検出信号 SE が出力される。

[0040] 図 1に戻る。エッジ検出回路 50から出力されるエッジ検出信号 SEは、第 1コンパレータ 32から出力される第 1比較信号 Vcmpl、第 2コンパレータ 34から出力される第 2 比較信号 Vcmp2とともに、充放電制御部 40に入力される。

[0041] 充放電制御部 40は、第 1比較信号 Vcmpl、第 2比較信号 Vcmp2、およびエッジ検出信号 SEを参照して制御信号 CNTを生成し、充放電回路 38の充放電状態を切り換える。充放電制御部 40は、論理合成部 42、 RSフリップフロップ 44を含む。論理合成部 42は、第 1比較信号 Vcmplとエッジ検出信号 SEの論理和をリセット信号 Sr として出力する。

[0042] RSフリップフロップ 44のリセット端子には、論理合成部 42から出力されるリセット信号 Srが入力される。また、 RSフリップフロップ 44のセット端子には、第 2コンパレータ 34から出力される第 2比較信号 Vcmp2が入力される。この RSフリップフロップ 44は、第 2比較信号 Vcmp2とリセット信号 Vrによってセット、リセットされる。 RSフリップフロップ 44の出力信号は、制御信号 CNTとして充放電回路 38へと出力される。

[0043] 図 4は、充放電制御部 40の構成例を示す回路図である。充放電制御部 40は、抵抗 R4、トランジスタ Ml、トランジスタ M2、トランジスタ M3、インバータ 48を含む。抵抗 R4の一端は電源ラインに接続される。トランジスタ Ml、 M2、 M3は、抵抗 R4の他端と接地間に並列に設けられる。トランジスタ Ml、 M2、 M3のゲートには、ポジエツジ検出信号 SEp、ネガエッジ検出信号 SEn、第 1比較信号 Vcmplが入力される。抵抗 R4とトランジスタ M1〜M3の接続点の電位は、インバータ 48に入力される。インバータ 48の出力は、リセット信号 Vrとして出力される。

[0044] トランジスタ Ml、 M2、 M3の少なくともひとつがオンすると、すなわち、エッジ検出信号 SEp、 SEn、第 1比較信号 Vcmplの少なくとも 1つがハイレベルとなると、抵抗 R 4に電流が流れて電圧降下が発生し、インバータ 48の入力信号 S5はローレベルとなり、リセット信号 Vrはハイレベルとなる。逆に、トランジスタ Ml、 M2、 M3がすべて口一レベルのとき、インバータ 48の入力信号 S5はハイレベルにプルアップされるため、リセット信号 Vrはローレベルとなる。このように、以上のように構成された論理合成部 4 2は、 ORゲートとして機能し、エッジ検出信号 SEと第 1比較信号 Vcmplの論理和を、リセット信号 Vrとして出力する。

[0045] 充放電制御部 40は、出力電圧 Voutが最大しきい値電圧 Vmaxより高くなると、すなわち、第 1比較信号 Vcmplがハイレベルとなると、制御信号 CNTをハイレベルとし、充放電回路 38を放電状態に設定する。また、充放電制御部 40は、出力電圧 Vout が最小しきい値電圧 Vminより低くなると、すなわち、第 2比較信号 Vcmp2がハイレベルとなると、制御信号 CNTをローレベルとし、充放電回路 38を充電状態に設定する。

[0046] さらに、充放電制御部 40は、エッジ検出信号 SEがハイレベルとなると、充放電回路 38の充放電状態を切り換える。本実施の形態においては、充放電回路 38は、エッジ検出信号 SEがハイレベルとなると、制御信号 CNTをローレベルとして充放電回路 3 8を放電状態に設定する。

[0047] 図 5は、充放電回路 38の構成例を示す回路図である。充放電回路 38は、定電流源 70、バイポーラトランジスタ Q1〜Q5、 MOSトランジスタ M4を含む。定電流源 70 は、基準電流 Irefを生成する。バイポーラトランジスタ Q1は、定電流源 70により生成される基準電流 Irefの経路上に設けられる。バイポーラトランジスタ Q2、 Q3は、バイポーラトランジスタ Q1とベースおよびェミッタが共通接続されており、カレントミラー回路を構成している。バイポーラトランジスタ Q2、 Q3の電流経路上には、バイポーラトランジスタ Q4、 Q5が設けられる。バイポーラトランジスタ Q4、 Q5はベースおよびエミッタが共通に接続され、カレントミラー回路を構成している。たとえば、バイポーラトランジスタ Q1〜Q4のトランジスタサイズを同一に設定し、バイポーラトランジスタ Q5のトランジスタサイズを n倍に設定する。

[0048] MOSトランジスタ M4は、バイポーラトランジスタ Q4のベースと接地間に設けられ、ゲートには制御信号 CNTが入力される。

[0049] 制御信号 CNTがハイレベルとなると、 MOSトランジスタ M4はオンし、ノイポーラトランジスタ Q4、 Q5がオフする。その結果、キャパシタ C2には、バイポーラトランジスタ Q3に流れる基準電流 Irefが流れ込むことになり、充電状態に設定される。

[0050] 一方、制御信号 CNTがローレベルのとき、 MOSトランジスタ M4はオフとなり、バイポーラトランジスタ Q3には、基準電流 Irefが流れ、バイポーラトランジスタ Q5には、基準電流 Irefの n倍の電流が流れる。その結果、キャパシタ C2から、（n—l) X Irefの電流が引き抜かれ、放電状態に設定される。

[0051] 図 1に戻る。充放電制御部 40から出力される制御信号 CNTは、充放電回路 38に入力されるとともに、分周器 46に入力される。分周器 46は、制御信号 CNTを 1Z2 分周し、三角波発生回路 30の外部に、同期信号 SYNCOUTとして出力する。

[0052] 以上のように構成された三角波発生回路 30の動作について、図 6および図 7を参照して説明する。図 6は、マスター側の三角波発生回路 30aの動作状態を示すタイムチャートである。図 7は、スレーブ側の三角波発生回路 30bの動作状態を示すタイムチャートである。

[0053] まず、図 6を参照してマスター側の三角波発生回路 30aの動作について説明する。

マスター側の三角波発生回路 30aには、同期信号 SYNCINは入力されておらず、口一レベルにプルダウンされ、もしくはハイレベルにプルアップされる。

[0054] ある時刻 tOにおいて、制御信号 CNTはハイレベルとなっており、充放電回路 38は充電状態に設定される。充電状態となると、キャパシタ C1が充電され、出力電圧 Vou tは時間とともに上昇していく。時刻 tlに、出力電圧 Voutが最大しきい値電圧 Vmax に達すると、第 1比較信号 Vcmplがハイレベルとなり、 RSフリップフロップ 44がリセットされ、制御信号 CNTがローレベルとなる。

[0055] 時刻 tlに制御信号 CNTがローレベルとなると、充放電回路 38が放電状態に設定される。放電状態となると、キャパシタ C1が放電され、出力電圧 Voutが時間とともに下降して!/、く。時刻 t2に出力電圧 Voutが最小しき、値電圧 Vminまで低下すると、第 2比較信号 Vcmp2がハイレベルとなり、 RSフリップフロップ 44がセットされ、制御信号 CNTがハイレベルとなる。マスター側の三角波発生回路 30aは、時刻 t0〜t2に示す動作を一周期として三角波信号を生成し、制御信号 CNTを 1Z2分周した同期信号 SYNCOUTを、スレーブ側の三角波発生回路 30bへと出力する。

[0056] 次に、図 7をもとに、スレーブ側の三角波発生回路 30bの動作について説明する。図 7は、上から順にそれぞれ、マスター側の三角波発生回路 30aの出力電圧 Vouta 、マスター側の三角波発生回路 30aから出力され、スレーブ側の三角波発生回路 30 bに入力される同期信号 SYNCIN、エッジ検出信号 SE、スレーブ側の三角波発生回路 30bの出力電圧 Voutb、三角波発生回路 30bの第 1比較信号 Vcmpl、第 2比較信号 Vcmp2、制御信号 CNTを示す。

[0057] エッジ検出回路 50は、同期信号 SYNCINのエッジを検出し、エッジごとのハイレべルとなるエッジ検出信号 SEを出力する。

時刻 t0に制御信号 CNTカ、ィレベルとなっており、三角波発生回路 30bの充放電回路 38は充電状態となり、出力電圧 Voutbは時間とともに上昇していく。その後、出力電圧 Voutbが、最大しきい値電圧 Vmaxに達する前の時刻 tlに、エッジ検出信号 SEがハイレベルとなる。エッジ検出信号 SEがハイレベルとなると、第 1比較信号 Vc mplではなぐエッジ検出信号 SEによって RSフリップフロップ 44がリセットされ、制御信号 CNTはローレベルとなり、充放電回路 38が放電状態に設定される。

[0058] 続く時刻 t2〖こ、出力電圧 Voutbが最小しきい値電圧 Vminより低くなると、第 2比較信号 Vcmp2がハイレベルとなり、 RSフリップフロップ 44がセットされ、制御信号 CNT 力 Sハイレベルとなる。その結果、充放電回路 38が充電状態に切り換えられ、出力電圧 Voutbは再度上昇し始める。

[0059] 三角波発生回路 30bの出力電圧 Voutbは、同期制御を行わない場合、三角波発生回路 30aの出力電圧 Voutaと無関係に生成されるため、破線で示すように、位相がずれた信号となる。一方、本実施の形態に係る三角波発生回路 30では、充放電回路 38は、第 2比較信号 Vcmp2によって充電状態に設定される。また、充放電回路 38は、第 1比較信号 Vcmpおよびエッジ検出信号 SEのうち、早くハイレベルとなったいずれかの信号により放電状態に設定される。

[0060] その結果、出力電圧 Voutbのピークエッジは、同期信号 SYNCINのエッジと同時に発生するように調節され、 2つの三角波発生回路 30a、 30bの周波数および位相が同期される。

[0061] 次に、以上のように構成された三角波発生回路 30の応用例について説明する。図 8は、実施の形態に係る発光装置 200の構成を示す回路図である。図 9は、図 8の発光装置 200が搭載される液晶テレビ 300の構成を示すブロック図である。液晶テレビ 300は、アンテナ 310と接続される。アンテナ 310は、放送波を受信して受信部 304 に受信信号を出力する。受信部 304は、受信信号を検波、増幅して、信号処理部 30 6へと出力する。信号処理部 306は、変調されたデータを復調して得られる画像データを液晶ドライバ 308に出力する。液晶ドライバ 308は、画像データを走査線ごとに液晶パネル 302へと出力し、映像、画像を表示する。液晶パネル 302の背面には、ノックライトとして複数の発光装置 200が配置されている。本実施の形態に係る発光装置 200は、このような液晶パネル 302のバックライトとして好適に用いることができる。以下、図 8に戻り、発光装置 200の構成および動作について詳細に説明する。

[0062] 本実施の形態に係る発光装置 200は、 EEFL210、第 1インバータ 100a、第 2インバータ 100bを含む。 EEFL210は、液晶パネル 302の背面に配置される。第 1インバータ 100a、第 2インバータ 100bは、 DC/ACコンバータであり、直流電源から出力される入力電圧 Vinを交流電圧に変換して昇圧し、 EEFL210の第 1端子 212、第 2端子 214に、それぞれ、第 1駆動電圧 Vdrvl、第 2駆動電圧 Vdrv 2を供給する。第 1駆動電圧 Vdrvl、第 2駆動電圧 Vdrv2は、互いに逆相となる交流電圧である。

[0063] 図 8において、 EEFL210は 1つ示されている力複数を並列に配置してもよい。以下、本実施の形態に係る第 1インバータ 100a、第 2インバータ 100bの構成について説明する。第 1インバータ 100a、第 2インバータ 100bは同様の構成となっているため、以下では、両者を区別せずに、インバータ 100と総称して説明を行う。また、第 1ィンバータ 100aの制御回路 20および第 2インバータ 100bの制御回路は、それぞれ図 2のシステム 400における第 1回路 410および第 2回路 420に対応する。

[0064] インバータ 100は、 Hブリッジ回路 10、トランス 12、電流電圧変換部 14、制御回路 20、キャパシタ C10を含む。

[0065] Hブリッジ回路 10は、第 1ハイサイドトランジスタ MH1、第 1ローサイドトランジスタ M Ll、第 2ハイサイドトランジスタ MH2、第 2ローサイドトランジスタ ML2の 4つのパワートランジスタを含む。

[0066] 第 1ハイサイドトランジスタ MH1は、一端が、入力電圧の印加される入力端子 102 に接続され、他端が、トランス 12の 1次側コイル 12aの第 1端子に接続される。第 1口一サイドトランジスタ ML1は、一端が、電位の固定された接地端子に接続され、他端力次側コイル 12aの第 1端子に接続される。第 2ハイサイドトランジスタ MH2は、一端が、入力端子 102に接続され、他端が、直流阻止用のキャパシタ C10を介して 1次側コイルの第 2端子に接続される。第 2ローサイドトランジスタ ML2は、一端が、接地端子に接続され、他端が、直流阻止用のキャパシタ C10を介して 1次側コイル 12aの第 2端子に接続される。

[0067] 電流電圧変換部 14は、トランス 12の 2次側コイル 12bと接地間に設けられる。電流電圧変換部 14は、 2次側コイル 12bに流れる電流、すなわち EEFL210に流れる電流を電圧に変換し、検出電圧 Vdet'として出力する。電流電圧変換部 14は、整流回路 16、フィルタ 18を含む。

[0068] 整流回路 16は、第 1ダイオード Dl、第 2ダイオード D2、抵抗 R1を含む。第 1ダイォード D1はアノードが接地され、力ソードが 2次側コイル 12bの一端に接続されている。第 2ダイオード D2のアノードは、第 1ダイオード D1の力ソードと接続される。抵抗 R1 は、第 2ダイオード D2の力ソードと接地間に設けられる。 2次側コイル 12bに流れる交流の電流は、第 1ダイオード Dl、第 2ダイオード D2によって半波整流され、抵抗 R1 に流れる。抵抗 R1には、 2次側コイル 12bに流れる電流に比例した電圧降下が発生する。整流回路 16は、抵抗 R1で発生した電圧降下を、検出電圧 Vdetとして出力する。

[0069] フィルタ 18は、抵抗 R2、キャパシタ C1を含むローパスフィルタである。フィルタ 18 は、検出電圧 Vdetの高周波成分を除去した検出電圧 Vdet'を、制御回路 20に帰還する。

[0070] 制御回路 20は、帰還された検出電圧 Vdet'にもとづき、 Hブリッジ回路 10の第 1ノヽィサイドトランジスタ MH1、第 1ローサイドトランジスタ ML1、第 2ハイサイドトランジスタ MH2、第 2ローサイドトランジスタ ML2のオンオフを制御する。 Hブリッジ回路 10の制御によって、トランス 12の 1次側コイル 12aに、スイッチング電圧が供給される。その結果、トランス 12でエネルギ変換が行われ、 2次側コイル 12bに接続された EEFL 210には、第 1駆動電圧 Vdrvlが供給される。

[0071] 以下、制御回路 20の構成について説明する。図 10は、本実施の形態に係る制御回路 20の構成を示す回路図である。制御回路 20は、誤差増幅器 22、 PWMコンパレータ 24、三角波発生回路 30、論理制御部 80を含み、 1つの半導体基板上に一体集積化された機能 ICである。

[0072] 誤差増幅器 22の非反転入力端子には、電流電圧変換部 14から帰還された検出電圧 Vdet'が入力され、反転入力端子には、所定の基準電圧 Vrefが入力される。基準電圧 Vrefは、 EEFL210の発光輝度に応じて決定される。誤差増幅器 22は、検出電圧 Vdet'と、基準電圧 Vrefとの誤差に応じた誤差電圧 Verrを出力する。

[0073] 三角波発生回路 30は、図 1の三角波発生回路 30であって、所定の周波数の三角波状の三角波信号 Voscを生成する。

[0074] PWMコンパレータ 24は、誤差増幅器 22から出力される誤差電圧 Verrと、三角波発生回路 30から出力される三角波信号 Voscと、を比較し、 Verrく Voscのときノ、ィレベル、 Verr > Voscのときローレベルとなるパルス幅変調信号（以下、 PWM信号という） Vpwmを生成する。この PWM信号 Vpwmは、三角波信号 Vosc、周期信号 Vq とともに、論理制御部 80に入力される。

[0075] 論理制御部 80は、 PWM信号 Vpwm、三角波信号 Vosc、周期信号 Vqにもとづき、 Hブリッジ回路 10の第 1ハイサイドトランジスタ MH1、第 1ローサイドトランジスタ ML 1、第 2ハイサイドトランジスタ MH2、第 2ローサイドトランジスタ ML2のオンオフを制御する。以下、論理制御部 80について説明する。

[0076] 論理制御部 80は、三角波発生回路 30から出力される三角波信号 Voscの 2周期を 1サイクルとして Hブリッジ回路 10を制御する。より具体的には、三角波信号 Voscの 2周期を、第 1から第 6の 6つの期間に分割し、スイッチング制御を行う。図 l l (a)〜（ h)は、インバータ 100の動作状態を示すタイムチャートである。図 11 (a)は、誤差電圧 Verrおよび三角波信号 Voscを、同図（b)は、 PWM信号 Vpwmを、同図（c)は、周期信号 Vqを、同図（d)〜 (g)はそれぞれ、第 1ハイサイドトランジスタ MH1、第 2ノヽィサイドトランジスタ MH2、第 1ローサイドトランジスタ ML1、第 2ローサイドトランジスタ ML2の状態を、同図（h)は、トランス 12の 1次側コイル 12aの第 1端子の電位 Vsw を示す。同図（d)〜（g)において、ハイレベルがトランジスタがオンの状態を、ローレベルがトランジスタがオフの状態を示す。また、同図において、縦軸および横軸は説明を簡潔にするために適宜拡大、縮小されている。

[0077] はじめに、第 1期間 φ 1から第 6期間 φ 6の分割について説明する。論理合成部 42 は、三角波信号 Voscがそのボトムエッジ力も誤差電圧 Verrに達するまでの期間を第 1期間 φ 1とする。次に三角波信号 Voscがピークエッジに達するまでの期間を第 2期間 φ 2とする。次に三角波信号 Voscがボトムエッジに達するまでの期間を第 3期間 φ 3とする。次に三角波信号 Voscが再度誤差電圧 Verrに達するまでの期間を第 4期間 φ 4とする。次に三角波信号 Voscが再度ピークエッジに達するまでの期間を第 5 期間 φ 5とする。次に三角波信号 Voscが再度ボトムエッジに達するまでの期間を第 6 期間 φ 6とする。この分割は、 PWM信号 Vpwmおよび周期信号 Vqにもとづいて、一般的な論理回路を用いて構成することができる。

[0078] 次に、第 1期間 φ 1から第 6期間 φ 6における Hブリッジ回路 10のトランジスタのオンオフ状態について説明する。

論理制御部 80は、第 1期間 φ 1において、第 1ハイサイドトランジスタ MH1および第 2ローサイドトランジスタ ML2をオンし、その他のトランジスタをオフする。続く第 2期間 φ 2において、第 1ハイサイドトランジスタ MH1をオンし、その他のトランジスタをォフする。続く第 3期間 φ 3において、第 2ハイサイドトランジスタ MH2をオンし、その他のトランジスタをオフする。続く第 4期間 φ 4において、第 1ローサイドトランジスタ ML 1および第 2ハイサイドトランジスタ MH2をオンし、その他のトランジスタをオフする。続く第 5期間 φ 5において、第 2ハイサイドトランジスタ MH2をオンし、その他のトランジスタをオフする。続く第 6期間 φ 6において、第 1ハイサイドトランジスタ MH1をオンし、その他のトランジスタをオフする。その後、第 1期間 φ 1へと戻る。

[0079] 以上のように構成された本実施の形態に係るインバータ 100の動作を説明する。図 12 (a)から（f)は、本実施の形態に係るインバータ 100の Hブリッジ回路 10の電流の流れを示す回路図である。図 12 (a)から (f)は、それぞれ、第 1期間 φ 1〜第 6期間 φ 6の各トランジスタのオンオフ状態およびコイル電流 Iswの状態を示して!/、る。

[0080] 図 12 (a)に示すように、第 1期間 φ 1では、第 1ハイサイドトランジスタ ΜΗ1、第 2口一サイドトランジスタ ML2がオンとなる。その結果、コイル電流 Iswは、第 1ハイサイドトランジスタ MH1、 1次側コイル 12a、第 2ローサイドトランジスタ ML2の経路に流れる。このときのスイッチング電圧 Vswは、入力電圧 Vinにほぼ等しい電圧となる。第 1 期間 φ 1に、コイル電流 Iswは徐々に大きくなつていく。

[0081] 続く第 2期間 φ 2では、図 12 (b)に示すように、第 2ローサイドトランジスタ ML2がォフされ、第 1ハイサイドトランジスタ MH1のみがオンとなる。その結果、 1次側コイル 1 2aに蓄えられたエネルギによって、第 2ハイサイドトランジスタ MH2のボディダイォードに回生電流が流れる。この間、スイッチング電圧 Vswは、入力電圧にほぼ等しい電圧を維持する。

[0082] 次に、第 3期間 φ 3では、図 12 (c)に示すように、第 2ハイサイドトランジスタ MH2がオンに切り換えられ、第 1ハイサイドトランジスタ MH1がオフされる。このとき、第 2期間 φ 2において第 1ハイサイドトランジスタ MH1から供給されていたコイル電流 Iswは、第 1ローサイドトランジスタ ML1のボディダイオードを介して接地カゝら供給されることになる。第 3期間 φ 3のスイッチング電圧 Vswは、接地電位 (OV)よりも第 1ローサイドトランジスタ ML1のボディダイオードの順方向電圧 Vfだけ低、負の値となる。また、第 1期間 φ 1に 1次側コイル 12aに蓄えられたエネルギは、第 3期間 φ 3において、すベて 2次側コイル 12bに転送され、コイル電流 Iswは 0となる。

[0083] 続く第 4期間 φ 4では、図 12 (d)に示すように、第 2ハイサイドトランジスタ MH2がォンを維持した状態で、第 1ローサイドトランジスタ ML1がオンに切り換えられる。このとき、スイッチング電圧 Vswは、接地電位付近に固定される。また、コイル電流 Iswは、第 2ハイサイドトランジスタ MH2、 1次側コイル 12a、第 1ローサイドトランジスタ ML1 の経路で、 1次側コイル 12aの右力左に向かって流れる。第 4期間 φ 4に、コイル電流 Iswは徐々に大きくなつていく。

[0084] 続く第 5期間 φ 5では、図 12 (e)に示すように、第 2ハイサイドトランジスタ MH2のォンを維持したまま、第 1ローサイドトランジスタ ML1をオフに切り換える。その結果、第 4期間 φ 4において第 1ローサイドトランジスタ ML 1に流れていたコイル電流 Iswは、第 1ハイサイドトランジスタ MH1のボディダイオードを流れることになる。このときのスイッチング電圧 Vswは、入力電圧 Vinよりもボディダイオードの順方向電圧 Vfだけ高い電圧となる。

[0085] 続く第 6期間 φ 6では、図 12 (f)に示すように、第 1ハイサイドトランジスタ MH1がォンに切り替えられ、第 2ハイサイドトランジスタ MH2がオフされる。このとき、第 5期間 φ 5において第 2ハイサイドトランジスタ MH2から供給されていたコイル電流 Iswは、第 2ローサイドトランジスタ ML2のボディダイオードを介して接地カゝら供給されることになる。第 6期間 φ 6のスイッチング電圧 Vswは、入力電圧 Vinとほぼ等しくなる。第 4期間 φ 4に 1次側コイル 12aに蓄えられたエネルギは、第 6期間 φ 6においてすべて 2次側コイル 12bに転送され、コイル電流 Iswは 0となる。

[0086] 本実施の形態に係るインバータ 100によれば、 Hブリッジ回路 10を構成するトランジスタを、トランス 12の 2次側コイル 12bに流れる電流をモニタし、三角波信号 Voscと比較することにより駆動する。したがって、三角波信号 Voscの形状を調節すること〖こより、各トランジスタのオンオフのタイミングを柔軟に調節することができる。

[0087] たとえば、本実施の形態では、第 1期間 φ 1、第 4期間 φ 4の長さは、三角波信号 V oscのボトムエッジからピークエッジに遷移するときの傾きに依存する。この傾きは、図 1の三角波発生回路 30において、充電電流を調節することにより変化させることができる。

[0088] また、本実施の形態では、三角波信号 Voscのピークエッジ力もボトムエッジまでの遷移期間は、第 3期間 φ 3、第 6期間 φ 6に設定される。第 3期間 φ 3、第 6期間 φ 6 の長さは、図 1の三角波発生回路 30において、放電電流を調節することにより変化させることができる。

[0089] ここで、 1次側コイル 12aに蓄えられるエネルギは、第 1期間 φ 1、第 4期間 φ 4の長さに依存する。また、第 1期間 φ 1、第 4期間 φ 4において蓄えられたエネルギは、第 3期間 φ 3、第 6期間 φ 6において、 2次側コイル 12bに転送される。したがって、トランス 12の特性や、駆動対象となる EEFL210の特性に応じて、三角波信号 Voscの形状や周期を調節することにより、高効率に駆動することができる。

[0090] 実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

[0091] 図 1の三角波発生回路 30では、論理合成部 42は、第 1比較信号 Vcmplとエッジ検出信号 SEの論理和を生成し、その論理和によって RSフリップフロップ 44をセットし、第 2比較信号 Vcmp2によって RSフリップフロップ 44をリセットしたがこれには限定されない。たとえば、第 2比較信号 Vcmp2とエッジ検出信号 SEを論理合成して、その出力により RSフリップフロップ 44をセットし、第 1比較信号 Vcmplによって RSフリップフロップ 44をリセットしてもよい。この場合、出力電圧 Voutのボトムエッジを、ェッジ検出信号 SEと同期させることができる。

[0092] また、図 2のシステム 400において、三角波発生回路 30の一方のマスター側に、他方をスレーブ側に設定したが、これにも限定されない。たとえば、第 1回路 410、第 2 回路 420の両方の三角波発生回路 30a、 30bに対して、外部から同期信号を与え、両方をスレーブとして動作させてもょ、。

[0093] 論理制御部 80による Hブリッジ回路 10の制御としては、以下の変形例が考えられる。

本変形例において、論理制御部 80は、第 5期間 φ 25おいて、三角波信号 Voscが誤差電圧 Verrに達してから、所定の第 1オフ時間 Toff 1が経過するまでの期間、第 1 ハイサイドトランジスタ MH1をオフしておき、第 1オフ時間 Toff 1の経過後に、第 1ノヽィサイドトランジスタ MH1をオンする。

[0094] さらに、論理制御部 80は、第 2期間 φ 2においても、三角波信号 Voscが誤差電圧 Verrに達してから、所定の第 2オフ時間 Toff2が経過するまでの期間、第 2ハイサイドトランジスタ MH2をオフしておき、第 2オフ時間 Toff 2の経過後に、第 2ハイサイドトランジスタ MH2をオンする。第 1オフ時間 Toffl、第 2オフ時間 Toff2は、三角波信号 Voscの周期に応じて、 50nsから 200ns程度で設定してもよ!/、。

[0095] 図 13 (a)〜（e)は、変形例に係るインバータ 100の動作状態を示すタイムチャートである。図 13 (a)は、第 1ハイサイドトランジスタ MH1の、同図（b)は、第 2ハイサイドトランジスタ MH2の、同図（c)は、第 1ローサイドトランジスタ ML1の、同図（d)は、第 2 ローサイドトランジスタ ML2のオンオフ状態を示し、同図（e)は、スイッチング電圧 Vs wを示す。

[0096] 第 5期間 φ 5に第 2ハイサイドトランジスタ MH2をオフし続けると、コイル電流 Iswが第 2ハイサイドトランジスタ MH2のボディダイオード (寄生ダイオード）に流れるため、順方向電圧 Vf分の電圧降下が発生し、電力損失が大きくなる。そこで、本変形例では、第 5期間 φ 5において、所定の第 1オフ時間 Tofflが経過した後に、第 1ハイサイドトランジスタ MH1をオンする。その結果、図 13 (e)に示されるように、スイッチング電圧 Vswは、第 1オフ時間 Toffl経過後に、入力電圧 Vinに下がる。このとき、第 1ハイサイドトランジスタ MH1のボディダイオードに流れて!/、たコイル電流 Iswは、第 1ハイサイドトランジスタ MH1に流れるため、電力損失を低減することができる。また、第 1 オフ時間 Tofflを適切に設定することにより、第 1ハイサイドトランジスタ MH1と第 1口一サイドトランジスタ ML1が同時にオンして貫通電流が流れるのを防止することができる。

[0097] 同様に、第 2期間 φ 2においても、第 2ハイサイドトランジスタ MH2をオフし続けると、そのボディダイオードに電流が流れるため電力損失が大きくなる。そこで、所定の第 2オフ時間 Toff 2が経過した後に、第 2ハイサイドトランジスタ MH2をオンすることにより、第 2ハイサイドトランジスタ MH2に電流を流すことで電力損失を低減することができる。

[0098] 第 1オフ時間 Tofflおよび第 2オフ時間 Toff2は、トランス 12の特性に応じて決定すればよぐ 30nsから 150ns程度の範囲で設定するのが好ましい。より好適には、 5 Onsから 100nsの範囲で設定した場合に、電力損失を低減することができる。

[0099] 本実施の形態において、制御回路 20は、すべて一体集積化されていてもよぐあるいは、その一部がディスクリート部品やチップ部品で構成されていてもよい。また、制御回路 20は、 Hブリッジ回路 10を含んで集積ィ匕されてもよい。どの部分をどの程度集積化するかは、インバータ 100の仕様、コストや占有面積などによって決めればよい。

[0100] 本実施の形態において、ロジック回路のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。たとえば、論理制御部 80は、ピークエッジとボトムエッジを反転して、第 1期間 φ 1から第 6期間 φ 6の制御を行ってもよい。

[0101] 実施の形態において、 Hブリッジ回路 10を構成するトランジスタのうち、ノ、ィサイド側のトランジスタを Nチャンネル MOSFETで構成する場合につ!、て説明した力 P チャンネル MOSFETを用いてもよ!ヽ。 [0102] 実施の形態では、発光装置 200において、 EEFL210の両端にインバータ 100を接続して、逆相の駆動電圧で駆動する場合について説明したが、これには限定されない。また、駆動対象の蛍光管は、 EEFLに限定されるものではなぐ CCFLなど他の蛍光管であってもよい。また、本実施の形態に係るインバータ 100により駆動される負荷は、蛍光管に限定されるものではなぐその他、交流の高電圧を必要とする様々なデバイスの駆動に適用することができる。

[0103] 実施の形態では、三角波発生回路 30の応用例として、インバータ 100について説明したが、これには限定されない。本実施の形態に係る三角波発生回路 30は、実施の形態で説明したインバータ 100の他、スイッチングレギユレータなどの電源装置や、モータドライバなどにおいて、同期制御を行いたい場合にも好適に使用することができる。

[0104] 実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

産業上の利用可能性

[0105] 本発明は、三角波信号の生成を要する電子回路に利用することができる。

Claims

請求の範囲

[1] 一端の電位が固定されたキャパシタと、

前記キャパシタを充電または放電する充放電回路と、

前記キャパシタの他端に現れる出力電圧を、所定の最大しきい値電圧と比較し、比較結果に応じた第 1比較信号を出力する第 1コンパレータと、

前記出力電圧を、前記最大しきい値電圧より低い、所定の最小しきい値電圧と比較し、比較結果に応じた第 2比較信号を出力する第 2コンパレータと、

外部から入力され、本三角波発生回路により生成される三角波信号の略 1Z2倍の周波数を有する同期信号のエッジを検出し、エッジごとに所定レベルとなるエッジ検出信号を出力するエッジ検出回路と、

前記第 1、第 2コンパレータから出力される第 1、第 2比較信号を参照し、前記出力電圧が前記最大しきい値電圧より高くなると、前記充放電回路を放電状態に設定し、前記出力電圧が前記最小しきい値電圧より低くなると、前記充放電回路を充電状態に設定する充放電制御部と、

を備え、

前記充放電制御部は、前記エッジ検出回路力も出力されるエッジ検出信号が、前記所定レベルとなると、前記充放電回路の充放電状態を切り換えることを特徴とする三角波発生回路。

[2] 前記充放電制御部は、

前記第 1コンパレータから出力される前記第 1比較信号と、前記エッジ検出信号の論理和を出力する論理合成部と、

前記論理合成部の出力信号と、前記第 2比較信号とによってセット、リセットされるフリップフロップと、

を含むことを特徴とする請求項 1に記載の三角波発生回路。

[3] 前記充放電制御部は、

前記第 2コンパレータから出力される前記第 2比較信号と、前記エッジ検出信号の論理和を出力する論理合成部と、

前記論理合成部の出力信号と、前記第 1比較信号とによってセット、リセットされるフリップフロップと、

[4] 前記充放電回路は、

前記キャパシタに電流を流し込む第 1電流源と、

前記キャパシタから電流を引き抜く第 2電流源と、

を含み、前記フリップフロップの出力信号により、前記第 1、第 2電流源のオンオフを制御することを特徴とする請求項 2または 3に記載の三角波発生回路。

[5] 前記フリップフロップの出力信号を 1Z2分周する分周器をさらに備え、前記分周器の出力信号を本三角波発生回路の外部に前記同期信号として出力することを特徴とする請求項 2または 3に記載の三角波発生回路。

[6] トランスと、

一端が、入力電圧の印加される入力端子に接続され、他端が、前記トランスの 1次側コイルの第 1端子に接続された第 1ハイサイドトランジスタと、

一端が、電位の固定された電位固定端子に接続され、他端が、前記 1次側コイルの第 1端子に接続された第 1ローサイドトランジスタと、

一端が、前記入力端子に接続され、他端が、前記 1次側コイルの第 2端子に接続された第 2ハイサイドトランジスタと、

一端が、前記電位固定端子に接続され、他端が、前記 1次側コイルの第 2端子に接続された第 2ローサイドトランジスタと、

前記トランスの 2次側コイルの電流を電圧に変換し、検出電圧として出力する電流電圧変換部と、

三角波信号を生成する請求項 1から 5のいずれかに記載の三角波生成回路と、前記検出電圧と、所定の基準電圧との誤差に応じた誤差電圧を出力する誤差増幅器と、

前記誤差増幅器から出力される前記誤差電圧および前記三角波生成回路により生成される前記三角波信号にもとづき、前記第 1、第 2ハイサイドトランジスタおよび前記第 1、第 2ローサイドトランジスタのオンオフを制御する論理制御部と、

を備えることを特徴とするインバータ。

[7] 蛍光ランプと、

前記蛍光ランプの両端に設けられ、前記蛍光ランプに対し、互いに逆相の駆動電圧を供給する請求項 6に記載の 2つのインバータと、

を備えることを特徴とする発光装置。

[8] 液晶パネルと、

前記液晶パネルの背面に配置される複数の請求項 7に記載の発光装置と、を備えることを特徴とする液晶テレビ。