KR20080067960A - 삼각파 발생 회로, 그것을 이용한 인버터, 발광 장치, 액정텔레비전 - Google Patents

삼각파 발생 회로, 그것을 이용한 인버터, 발광 장치, 액정텔레비전 Download PDF

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Abstract

제1 콤퍼레이터(32)는 커패시터(C2)에 나타나는 출력 전압 Vout를 최대 임계값 전압 Vmax와 비교한다. 제2 콤퍼레이터(34)는 출력 전압 Vout를, 최소 임계값 전압 Vmin와 비교한다. 에지 검출 회로(50)는 출력 전압 Vout의 대략 1/2배의 주파수를 갖는 동기 신호 SYNC의 에지를 검출하고 에지 검출 신호 SE를 출력한다. 충방전 제어부(40)는 제1 비교 신호 Vcmp1, 제2 비교 신호 Vcmp2를 참조하고, 출력 전압 Vout가 최대 임계값 전압 Vmax보다 높아지면, 충방전 회로(38)를 방전 상태로 설정하고 출력 전압 Vout가 최소 임계값 전압 Vmin보다 낮아지면, 충방전 회로(38)를 충전 상태로 설정한다. 또한, 충방전 제어부(40)는 에지 검출 신호 SE가 소정 레벨이 되면 충방전 회로(38)의 충방전 상태를 전환한다.

Description

삼각파 발생 회로, 그것을 이용한 인버터, 발광 장치, 액정 텔레비전 {TRIANGULAR-WAVE GENERATING CIRCUIT, AND INVERTER, LIGHT EMITTING DEVICE AND LIQUID CRYSTAL TELEVISION USING THE CIRCUIT}
본 발명은 삼각파 발생 회로에 관한 것으로, 특히 외부 회로와 동기 가능한 삼각파 발생 회로에 관한 것이다.
직류 전압을 교류 전압으로 변환하는 인버터, 직류 전압을 직류 전압으로 변환하는 DC/DC 컨버터 등의 전원 장치나, 모터를 구동하는 모터 드라이버 회로 등에 있어서 펄스폭 변조 방식이 널리 이용된다. 펄스폭 변조는 오차 증폭기에 의해서 제어 대상이 되는 전압과 목표값이 되는 전압의 오차를 증폭하고, 그 결과 얻어지는 오차 전압을 콤퍼레이터를 이용하여 일정한 주파수를 갖는 삼각파형상의 주기 전압과 비교함으로써 실행된다.
이러한 용도에 이용되는 삼각파형상의 주기 전압의 발생에는, 특허 문헌 1이나 특허 문헌 2에 기재되는 아날로그의 삼각파 발생 회로가 널리 이용되고 있다. 삼각파 발생 회로는 커패시터를 충방전하고, 두 개의 임계값 전압과 비교함으로써 충전과 방전을 교대로 행함으로써 원하는 삼각파 신호를 생성한다.
특허 문헌 1：일본 공개특허공보 2004－72657호
특허 문헌 2：일본 공개특허공보 2001－345682호
여기서, 두 개의 상이한 반도체 집적 회로(이하, IC라고도 함)에 있어서, 서로 동기한 삼각파 신호를 생성하고자 하는 경우가 있다. 예를 들어, 액정 텔레비전의 백 라이트로서 사용되는 형광 램프의 양단에 2개의 인버터를 설치하고 역상의 구동 전압을 인가하는 경우를 생각한다.
두 개의 인버터에 있어서, DC/AC 변환을 행할 때에 사용하는 삼각파 신호의 위상이 어긋나 있는 경우, 형광 램프의 양단에 인가되는 전압이 역상이 되지 않고 발광 상태에 문제가 발생한다. 외부 신호와 동기한 삼각파 신호를 생성하고자 하는 경우는 이 외에도 있다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 그 목적은 외부 회로와 동기한 삼각파 신호를 생성 가능한 삼각파 생성 회로의 제공에 있다.
상기 과제를 해결하기 위해서, 본 발명의 일정 양태의 삼각파 발생 회로는, 일단의 전위가 고정된 커패시터와, 커패시터를 충전 또는 방전하는 충방전 회로와, 커패시터 타단에 나타나는 출력 전압을 소정의 최대 임계값 전압과 비교하여 비교 결과에 따른 제1 비교 신호를 출력하는 제1 콤퍼레이터와, 출력 전압을 최대 임계값 전압보다 낮은, 소정의 최소 임계값 전압과 비교하여 비교 결과에 따른 제2 비교 신호를 출력하는 제2 콤퍼레이터와, 외부로부터 입력되어 본 삼각파 발생 회로에 의해 생성되는 삼각파 신호의 대략 1/2배의 주파수를 갖는 동기 신호의 에지를 검출하고, 에지마다 소정 레벨이 되는 에지 검출 신호를 출력하는 에지 검출 회로와, 제1, 제2 콤퍼레이터로부터 출력되는 제1, 제2 비교 신호를 참조하여 출력 전압이 최대 임계값 전압보다 높아지면 충방전 회로를 방전 상태로 설정하고, 출력 전압이 최소 임계값 전압보다 낮아지면 충방전 회로를 충전 상태로 설정하는 충방전 제어부를 구비한다. 충방전 제어부는 에지 검출 회로로부터 출력되는 에지 검출 신호가 소정 레벨이 되면 충방전 회로의 충방전 상태를 전환한다.
이 양태에 의하면, 제1, 제2 콤퍼레이터에 의해서 최대 임계값 전압과 최소 임계값 전압 사이에 충방전을 반복함과 함께 동기 신호의 에지를 검출하면, 충방전 회로의 충방전 상태가 강제적으로 전환되기 때문에, 동기 신호의 에지에 출력 전압의 보텀 에지 혹은 피크 에지를 맞출 수 있고 위상 동기를 취할 수 있다.
충방전 제어부는 제1 콤퍼레이터로부터 출력되는 제1 비교 신호와, 에지 검출 신호의 논리합을 출력하는 논리 합성부와, 논리 합성부의 출력 신호와, 제2 비교 신호에 의해서 세트, 리셋되는 플립플롭을 포함해도 좋다.
본 명세서에 있어서, 「플립플롭」은 RS 플립플롭 등의 외에, D 래치, RS 래치 등도 포함하고, 출력 신호가 하이 레벨과 로우 레벨로 전환 가능한 소자를 말한다.
이 경우, 제1 비교 신호와 에지 검출 신호 중 어느 하나의 빠르게 레벨이 변화한 신호에 의해서, 방전 상태로 전환되게 되고, 출력 전압의 피크 에지를 동기 신호의 에지에 맞출 수 있다.
또한, 충방전 제어부는 제2 콤퍼레이터로부터 출력되는 제2 비교 신호와, 에지 검출 신호의 논리합을 출력하는 논리 합성부와, 논리 합성부의 출력 신호와, 제1 비교 신호에 의해서 세트, 리셋되는 플립플롭을 포함해도 좋다.
이 경우, 제2 비교 신호와 에지 검출 신호 중 어느 하나의 빠르게 레벨이 변화한 신호에 의해서 충전 상태로 전환되게 되고, 출력 전압의 보텀 에지를 동기 신호의 에지에 맞출 수 있다.
충방전 회로는 커패시터에 전류를 흘려 넣는 제1 전류원과, 커패시터로부터 전류를 뽑아내는 제2 전류원을 포함하고, 플립플롭의 출력 신호에 의해 제1, 제2 전류원의 온 오프를 제어해도 좋다.
일정 양태의 삼각파 발생 회로는 플립플롭의 출력 신호를 1/2 분주하는 분주기를 또한 구비하고, 본 삼각파 발생 회로의 외부에 분주기의 출력 신호를 동기 신호로서 출력해도 좋다. 이 경우, 삼각파 발생 회로 자신에 의해서 동기 신호를 생성할 수 있다.
본 발명의 다른 양태는 인버터이다. 이 인버터는 트랜스와, 일단이 입력 전압이 인가되는 입력 단자에 접속되고, 타단이 트랜스의 1차측 코일의 제1 단자에 접속된 제1 하이 사이드 트랜지스터와, 일단이 전위가 고정된 전위 고정 단자에 접속되고, 타단이 1차측 코일의 제1 단자에 접속된 제1 로우 사이드 트랜지스터와, 일단이 입력 단자에 접속되고, 타단이 1차측 코일의 제2 단자에 접속된 제2 하이 사이드 트랜지스터와, 일단이 전위 고정 단자에 접속되고, 타단이 1차측 코일의 제2 단자에 접속된 제2 로우 사이드 트랜지스터와, 트랜스의 2차측 코일의 전류를 전압으로 변환하고 검출 전압으로서 출력하는 전류 전압 변환부와, 삼각파 신호를 생성하는 전술의 삼각파 생성 회로와, 검출 전압과 소정의 기준 전압의 오차에 따른 오차 전압을 출력하는 오차 증폭기와, 오차 증폭기로부터 출력되는 오차 전압 및 삼각파 발생 회로에 의해 생성되는 삼각파 신호에 의거하여 제1, 제2 하이 사이드 트랜지스터 및 제1, 제2 로우 사이드 트랜지스터의 온 오프를 제어하는 논리 제어부를 구비한다.
이 양태에 의하면, 외부로부터 입력되는 동기 신호와 동기하여 인버터로부터 출력되는 교류 신호의 위상을 조절할 수 있다.
논리 제어부는 삼각파 신호가 보텀 에지로부터 오차 전압에 이를 때까지의 제1 기간에 제1 하이 사이드 트랜지스터 및 제2 로우 사이드 트랜지스터를 온하고, 다음에 삼각파 신호가 피크 에지에 이를 때까지의 제2 기간에 제1 하이 사이드 트랜지스터를 온하며, 다음에 삼각파 신호가 보텀 에지에 이를 때까지의 제3 기간에 제2 하이 사이드 트랜지스터를 온하고, 다음에 삼각파 신호가 재차 오차 전압에 이를 때까지의 제4 기간에 제1 로우 사이드 트랜지스터 및 제2 하이 사이드 트랜지스터를 온하며, 다음에 삼각파 신호가 재차 피크 에지에 이를 때까지의 제5 기간에 제2 하이 사이드 트랜지스터를 온하고, 다음에 삼각파 신호가 재차 보텀 에지에 이를 때까지의 제6 기간에 제1 하이 사이드 트랜지스터를 온해도 좋다. 논리 제어부는 피크 에지와 보텀 에지를 반전하여 제1, 제2 하이 사이드 트랜지스터 및 제1, 제2 로우 사이드 트랜지스터의 온 오프를 제어해도 좋다.
본 발명의 또 다른 양태는 발광 장치이다. 이 발광 장치는 형광 램프와 형광 램프의 양단에 설치되고, 형광 램프에 대해 서로 역상의 구동 전압을 공급하는 2개의 전술의 인버터를 구비한다.
이 양태에 의하면, 2개의 인버터 사이에 동기 신호를 송수신함으로써 내부의 삼각파 발생 회로의 동기를 취할 수 있고, 역상의 구동 전압을 매우 적합하게 생성할 수 있으며 형광 램프를 균일하게 발광시킬 수 있다.
본 발명의 또 다른 양태는 액정 텔레비전이다. 이 액정 텔레비전은 액정 패널과 액정 패널의 배면에 배치되는 복수의 전술의 발광 장치를 구비한다.
이 양태에 의하면, 백 라이트로서 사용되는 발광 장치의 휘도 불균일을 억제할 수 있다.
또한, 이상의 구성 요소의 임의의 조합이나, 본 발명의 구성 요소나 표현을 방법, 장치, 시스템 등의 사이에서 서로 치환한 것도 또한, 본 발명의 양태로서 유효하다.
본 발명에 따른 삼각파 발생 회로에 의하면 외부 회로와 동기한 삼각파 신호를 생성할 수 있다.
도 1은 실시형태에 따른 삼각파 발생 회로의 구성을 나타내는 회로도이다.
도 2는 도 1의 삼각파 발생 회로가 사용되는 시스템의 구성을 나타내는 블록도이다.
도 3은 에지 검출 회로의 구성예를 나타내는 회로도이다.
도 4는 충방전 제어부의 구성예를 나타내는 회로도이다.
도 5는 충방전 회로의 구성예를 나타내는 회로도이다.
도 6은 마스터측의 삼각파 발생 회로의 동작 상태를 나타내는 타임 차트이 다.
도 7은 슬레이브측의 삼각파 발생 회로의 동작 상태를 나타내는 타임 차트이다.
도 8은 실시형태에 따른 발광 장치의 구성을 나타내는 회로도이다.
도 9는 도 8의 발광 장치가 탑재되는 액정 텔레비전의 구성을 나타내는 블록도이다.
도 10은 실시형태에 따른 제어 회로의 구성을 나타내는 회로도이다.
도 11a~11h는 도 8의 인버터의 동작 상태를 나타내는 타임 차트이다.
도 12a~12f는 도 8의 인버터의 H 브릿지 회로의 전류의 흐름을 나타내는 회로도이다.
도 13은 변형예에 따른 인버터의 동작 상태를 나타내는 타임 차트이다.
<도면의 주요부분에 대한 부호의 설명>
12 : 트랜스, 12a : 1차측 코일
12b : 2차측 코일, 14 : 전류 전압 변환부
22 : 오차 증폭기, 30 : 삼각파 발생 회로
32 : 제1 콤퍼레이터, 34 : 제2 콤퍼레이터
38 : 충방전 회로, 40 : 충방전 제어부
42 : 논리 합성부, 46 : 분주기
C2 : 커패시터, 100 : 인버터
200 : 발광 장치, 212 : 제1 단자
214 : 제2 단자, 300 : 액정 텔레비전
302 : 액정 패널, MH1 : 제1 하이 사이드 트랜지스터
MH2 : 제2 하이 사이드 트랜지스터, ML1 : 제1 로우 사이드 트랜지스터
ML2 : 제2 로우 사이드 트랜지스터.
이하, 본 발명을 적합한 실시형태에 의거하여 도면을 참조하면서 설명한다. 각 도면에 나타나는 동일 또는 동등한 구성 요소, 부재, 처리에는 동일한 부호를 부여하는 것으로 하고, 적절히 중복된 설명은 생략한다. 또한, 실시형태는 발명을 한정하는 것은 아니고 예시로서, 실시형태에 기술되는 모든 특징이나 그 조합은 반드시 발명의 본질적인 것이라고는 할 수 있다.
도 1은, 본 실시형태에 따른 삼각파 발생 회로(30)의 구성을 나타내는 회로도이다. 도 2는, 도 1의 삼각파 발생 회로(30)가 사용되는 시스템(400)의 구성을 나타내는 블록도이다. 처음에, 도 2를 참조하여 본 실시형태에 따른 삼각파 발생 회로(30)의 동작의 개요를 설명한다.
시스템(400)은 제1 회로(410)와 제2 회로(420)를 포함한다. 제1 회로(410) 및 제2 회로(420)는 동일한 기능을 구비하는 회로라도 좋고, 다른 기능을 구비하는 회로라도 좋다. 제1 회로(410)와 제2 회로(420)는 모두 본 실시형태에 따른 도 1의 삼각파 발생 회로(30)를 포함한다. 제1 회로(410)의 삼각파 발생 회로(30a)와 제2 회로(420)의 삼각파 발생 회로(30b)는, 한 쪽을 마스터 회로, 상이한 쪽을 슬레이브 회로로 하여 동작한다. 본 실시형태에 있어서, 제1 회로(410)의 삼각파 발 생 회로(30a)를 마스터측, 제2 회로(420)의 삼각파 발생 회로(30b)를 슬레이브측으로 하여 설명한다.
마스터측의 삼각파 발생 회로(30a)는 소정의 주파수(f)를 갖는 삼각파 신호 Vosc를 생성한다. 또한, 삼각파 발생 회로(30a)는 슬레이브측의 삼각파 발생 회로(30b)에 대해서, 주파수가 f/2인 동기 신호 SYNC를 출력한다. 삼각파 발생 회로(30b)는 동기 신호 SYNC에 의거하여 삼각파 발생 회로(30a)와 동일한 주파수(f)를 갖고, 또한 위상이 동기한 삼각파 신호 Vosc를 생성한다.
도 1로 되돌아와, 삼각파 발생 회로(30a, 30b)의 구성에 대해 설명한다. 이하의 설명에서는 마스터측의 삼각파 발생 회로(30a)와 슬레이브측의 삼각파 발생 회로(30b)를 특별히 구별하지 않고, 단순히 삼각파 발생 회로(30)로 총칭하여 설명한다.
본 실시형태에 따른 삼각파 발생 회로(30)는 커패시터(C2), 충방전 회로(38), 제1 콤퍼레이터(32), 제2 콤퍼레이터(34), 에지 검출 회로(50), 충방전 제어부(40)를 포함한다. 전술과 같이, 삼각파 발생 회로(30)는 외부로부터 입력되는 동기 신호 SYNCIN와 동기하여 삼각파 신호 Vosc를 생성한다. 동기 신호 SYNCIN의 주파수는, 전술과 같이 삼각파 신호 Vosc의 주파수의 대략 2배이다.
커패시터(C2)는 일단이 접지되어 전위가 고정된다. 충방전 회로(38)는 커패시터(C2)에 전류를 흘려 넣는 제1 전류원(38a)과, 커패시터(C2)로부터 전류를 뽑아내는 제2 전류원(38b)을 포함한다. 충방전 회로(38)는 제1 전류원(38a), 제2 전류원(38b)의 온 오프를 제어함으로써 커패시터(C2)를 충전 또는 방전한다. 충방전 회로(38)의 충방전 상태의 전환은 제어 신호 CNT에 의거하여 행해진다. 본 실시형태에 있어서, 충방전 회로(38)는 제어 신호 CNT가 하이 레벨일 때 충전 상태로, 로우 레벨일 때 방전 상태로 설정되는 것으로 한다.
커패시터(C2)에 나타나는 전압은 삼각파 발생 회로(30)의 출력 전압 Vout이며, 삼각파 신호 Vosc로서 출력된다.
제1 콤퍼레이터(32)는 커패시터(C2)의 타단에 나타나는 출력 전압 Vout를, 소정의 최대 임계값 전압 Vmax와 비교하여 비교 결과에 따른 제1 비교 신호 Vcmp1를 출력한다. 본 실시형태에 있어서, 제1 비교 신호 Vcmp1는 Vout＞Vmin일 때 하이 레벨, Vout＜Vmin일 때 로우 레벨이 된다. 제2 콤퍼레이터(34)는 출력 전압 Vout를 최대 임계값 전압 Vmax보다 낮은, 소정의 최소 임계값 전압 Vmin와 비교하고, 비교 결과에 따른 제2 비교 신호 Vcmp2를 출력한다. 제2 비교 신호 Vcmp2는 Vout＜Vmin일 때 하이 레벨, Vout＞Vmin일 때 로우 레벨이 된다. 제1 비교 신호 Vcmp1, 제2 비교 신호 Vcmp2는 충방전 제어부(40)로 출력된다.
에지 검출 회로(50)에는 삼각파 신호 Vosc의 주파수의 대략 1/2배의 주파수를 갖는 동기 신호 SYNCIN가 입력된다. 에지 검출 회로(50)는 동기 신호 SYNCIN의 에지를 검출하고, 에지마다 하이 레벨이 되는 에지 검출 신호 SE를 출력한다.
도 3은, 에지 검출 회로(50)의 구성예를 나타내는 회로도이다. 에지 검출 회로(50)는 히스테리시스 콤퍼레이터(52), 인버터(54, 56, 58, 60), 미분기(62, 64)를 포함한다.
동기 신호 SYNCIN는 히스테리시스 콤퍼레이터(52)의 반전 입력 단자에 입력 된다. 히스테리시스 콤퍼레이터(52)의 비반전 입력 단자에는 임계값 전압이 입력된다. 히스테리시스 콤퍼레이터(52)에 의해서 동기 신호 SYNCIN의 노이즈 성분이 제거되고 논리값이 반전하여 출력된다. 히스테리시스 콤퍼레이터(52)의 출력 신호(S1)는 인버터(54)에 입력된다. 인버터(54)는 히스테리시스 콤퍼레이터(52)의 출력 신호(S1)를 반전한다. 인버터(54)의 출력 신호(S2)는 인버터(56) 및 인버터(60)에 각각 출력된다.
인버터(56, 58)는 인버터(54)의 출력 신호(S2)를 2회 반전하고 미분기(62)로 출력한다. 미분기(62)는 커패시터(C3) 및 저항(R2)을 포함하고, 인버터(58)의 출력 신호(S3)를 미분한 전압을 포지티브 에지 검출 신호 SEp로서 출력한다. 또한, 인버터(60)는 인버터(54)의 출력 신호(S2)를 1회 반전하고 미분기(64)로 출력한다. 미분기(64)는 인버터(60)의 출력 신호(S4)를 미분한 전압을 네거티브 에지 검출 신호 SEn로서 출력한다. 이상과 같이 구성되는 에지 검출 회로(50)로부터는, 동기 신호 SYNCIN의 포지티브 에지 및 네거티브 에지에서 각각 하이 레벨이 되는 2개의 에지 검출 신호 SE가 출력된다.
도 1로 되돌아온다. 에지 검출 회로(50)로부터 출력되는 에지 검출 신호 SE는 제1 콤퍼레이터(32)로부터 출력되는 제1 비교 신호 Vcmp1, 제2 콤퍼레이터(34)로부터 출력되는 제2 비교 신호 Vcmp2와 함께 충방전 제어부(40)에 입력된다.
충방전 제어부(40)는 제1 비교 신호 Vcmp1, 제2 비교 신호 Vcmp2, 및 에지 검출 신호 SE를 참조하여 제어 신호 CNT를 생성하고 충방전 회로(38)의 충방전 상태를 전환한다. 충방전 제어부(40)는 논리 합성부(42), RS 플립플롭(44)을 포함한 다. 논리 합성부(42)는 제1 비교 신호 Vcmp1와 에지 검출 신호 SE의 논리합을 리셋 신호 Sr로서 출력한다.
RS 플립플롭(44)의 리셋 단자에는 논리 합성부(42)로부터 출력되는 리셋 신호 Sr가 입력된다. 또한, RS 플립플롭(44) 세트 단자에는 제2 콤퍼레이터(34)로부터 출력되는 제2 비교 신호Vcmp2가 입력된다. 이 RS 플립플롭(44)은 제2 비교 신호 Vcmp2와 리셋 신호 Vr에 의해서 세트, 리셋된다. RS 플립플롭(44)의 출력 신호는 제어 신호 CNT로서 충방전 회로(38)로 출력된다.
도 4는 충방전 제어부(40)의 구성예를 나타내는 회로도이다. 충방전 제어부(40)는 저항(R4), 트랜지스터(M1), 트랜지스터(M2), 트랜지스터(M3), 인버터(48)를 포함한다. 저항(R4)의 일단은 전원 라인에 접속된다. 트랜지스터(M1, M2, M3)는 저항(R4)의 타단과 접지 사이에 병렬로 설치된다. 트랜지스터(M1, M2, M3)의 게이트에는 포지티브 에지 검출 신호 SEp, 네거티브 에지 검출 신호 SEn, 제1 비교 신호 Vcmp1가 입력된다. 저항(R4)과 트랜지스터(M1~M3)의 접속점의 전위는 인버터(48)에 입력된다. 인버터(48)의 출력은 리셋 신호 Vr로서 출력된다.
트랜지스터(M1, M2, M3)의 적어도 하나가 온하면, 즉, 에지 검출 신호 SEp, SEn, 제1 비교 신호 Vcmp1의 적어도 1개가 하이 레벨이 되면, 저항(R4)에 전류가 흘러 전압 강하가 발생하고, 인버터(48)의 입력 신호(S5)는 로우 레벨이 되며, 리셋 신호 Vr는 하이 레벨이 된다. 반대로, 트랜지스터(M1, M2, M3)가 모두 로우 레벨이될 때, 인버터(48)의 입력 신호(S5)는 하이 레벨로 풀업되기 때문에 리셋 신호 Vr는 로우 레벨이 된다. 이렇게, 이상과 같이 구성된 논리 합성부(42)는 OR 게이 트로서 기능하고, 에지 검출 신호 SE와 제1 비교 신호 Vcmp1의 논리합을 리셋 신호 Vr로서 출력한다.
충방전 제어부(40)는 출력 전압 Vout가 최대 임계값 전압 Vmax보다 높아지면, 즉, 제1 비교 신호 Vcmp1가 하이 레벨이 되면, 제어 신호 CNT를 하이 레벨로 하고 충방전 회로(38)를 방전 상태로 설정한다. 또한, 충방전 제어부(40)는 출력 전압 Vout이 최소 임계값 전압 Vmin보다 낮아지면, 즉, 제2 비교 신호 Vcmp2가 하이 레벨이 되면, 제어 신호 CNT를 로우 레벨로 하고 충방전 회로(38)를 충전 상태로 설정한다.
또한, 충방전 제어부(40)는 에지 검출 신호 SE가 하이 레벨이 되면, 충방전 회로(38)의 충방전 상태를 전환한다. 본 실시형태에 있어서는, 충방전 회로(38)는 에지 검출 신호 SE가 하이 레벨이 되면, 제어 신호 CNT를 로우 레벨로 하여 충방전 회로(38)를 방전 상태로 설정한다.
도 5는, 충방전 회로(38)의 구성예를 나타내는 회로도이다. 충방전 회로(38)는 정전류원(70), 바이폴라 트랜지스터(Q1~Q5), MOS 트랜지스터(M4)를 포함한다. 정전류원(70)은 기준 전류 Iref를 생성한다. 바이폴라 트랜지스터(Q1)는 정전류원(70)에 의해 생성되는 기준 전류 Iref의 경로 상에 설치된다. 바이폴라 트랜지스터(Q2, Q3)는 바이폴라 트랜지스터(Q1)와 베이스 및 이미터가 공통 접속되고 있고, 커런트 미러 회로를 구성하고 있다. 바이폴라 트랜지스터(Q2, Q3)의 전류 경로 상에는 바이폴라 트랜지스터(Q4, Q5)가 설치된다. 바이폴라 트랜지스터(Q4, Q5)는 베이스 및 이미터가 공통으로 접속되고, 커런트 미러 회로를 구성하 고 있다. 예를 들어, 바이폴라 트랜지스터(Q1~Q4)의 트랜지스터 사이즈를 동일하게 설정하고, 바이폴라 트랜지스터(Q5)의 트랜지스터 사이즈를 n배로 설정한다.
MOS 트랜지스터(M4)는 바이폴라 트랜지스터(Q4)의 베이스와 접지 사이에 설치되고, 게이트에는 제어 신호 CNT가 입력된다.
제어 신호 CNT가 하이 레벨이 되면, MOS 트랜지스터(M4)는 온하고 바이폴라 트랜지스터(Q4, Q5)가 오프한다. 그 결과, 커패시터(C2)에는 바이폴라 트랜지스터(Q3)에 흐르는 기준 전류 Iref가 흘러들게 되고 충전 상태로 설정된다.
한편, 제어 신호 CNT가 로우 레벨일 때, MOS 트랜지스터(M4)는 오프가 되고, 바이폴라 트랜지스터(Q3)에는 기준 전류 Iref가 흐르며, 바이폴라 트랜지스터(Q5)에는 기준 전류 Iref의 n배의 전류가 흐른다. 그 결과, 커패시터(C2)로부터 (n-1)×Iref의 전류가 뽑아내어져 방전 상태로 설정된다.
도 1에 되돌아온다. 충방전 제어부(40)로부터 출력되는 제어 신호 CNT는 충방전 회로(38)에 입력됨과 함께 분주기(46)에 입력된다. 분주기(46)는 제어 신호 CNT를 1/2 분주하고, 삼각파 발생 회로(30)의 외부에 동기 신호 SYNCOUT로서 출력한다.
이상과 같이 구성된 삼각파 발생 회로(30)의 동작에 대해서, 도 6 및 도 7을 참조하여 설명한다. 도 6은 마스터측의 삼각파 발생 회로(30a)의 동작 상태를 나타내는 타임 차트이다. 도 7은 슬레이브측의 삼각파 발생 회로(30b)의 동작 상태를 나타내는 타임 차트이다.
우선, 도 6을 참조하여 마스터측의 삼각파 발생 회로(30a)의 동작에 대해 설 명한다. 마스터측의 삼각파 발생 회로(30a)에는 동기 신호 SYNCIN은 입력되어 있지 않고, 로우 레벨로 풀다운되거나 혹은 하이 레벨로 풀업된다.
일정 시각 t0에 있어서 제어 신호 CNT는 하이 레벨이 되고 있고, 충방전 회로(38)는 충전 상태로 설정된다. 충전 상태가 되면 커패시터(C1)가 충전되고 출력 전압 Vout는 시간과 함께 상승해간다. 시각 t1에 출력 전압 Vout가 최대 임계값 전압 Vmax에 이르면, 제1 비교 신호 Vcmp1이 하이 레벨이 되고, RS 플립플롭(44)이 리셋되어 제어 신호 CNT가 로우 레벨이 된다.
시각 t1에 제어 신호 CNT가 로우 레벨이 되면, 충방전 회로(38)가 방전 상태로 설정된다. 방전 상태가 되면, 커패시터(C1)가 방전되고 출력 전압 Vout가 시간과 함께 하강해간다. 시각 t2에 출력 전압 Vout가 최소 임계값 전압 Vmin까지 저하되면, 제2 비교 신호 Vcmp2가 하이 레벨이 되고 RS 플립플롭(44)이 세트되며 제어 신호 CNT가 하이 레벨이 된다. 마스터측의 삼각파 발생 회로(30a)는 시각 t0~t2에 나타내는 동작을 1주기로 하여 삼각파 신호를 생성하고, 제어 신호 CNT를 1/2 분주한 동기 신호 SYNCOUT를 슬레이브측의 삼각파 발생 회로(30b)로 출력한다.
다음에, 도 7에 의거하여 슬레이브측의 삼각파 발생 회로(30b)의 동작에 대해 설명한다. 도 7은 위로부터 순서대로 각각, 마스터측의 삼각파 발생 회로(30a)의 출력 전압 Vouta, 마스터측의 삼각파 발생 회로(30a)로부터 출력되어 슬레이브측의 삼각파 발생 회로(30b)에 입력되는 동기 신호 SYNCIN, 에지 검출 신호 SE, 슬레이브측의 삼각파 발생 회로(30b)의 출력 전압 Voutb, 삼각파 발생 회로(30b)의 제1 비교 신호 Vcmp1, 제2 비교 신호 Vcmp2, 제어 신호 CNT를 나타낸다.
에지 검출 회로(50)는 동기 신호 SYNCIN의 에지를 검출하고, 에지마다 하이 레벨이 되는 에지 검출 신호 SE를 출력한다.
시각 t0에 제어 신호 CNT가 하이 레벨이 되고 있고, 삼각파 발생 회로(30b)의 충방전 회로(38)는 충전 상태가 되며, 출력 전압 Voutb는 시간과 함께 상승해간다. 그 후, 출력 전압 Voutb가 최대 임계값 전압 Vmax에 이르기 전의 시각 t1에 에지 검출 신호 SE가 하이 레벨이 된다. 에지 검출 신호 SE가 하이 레벨이 되면, 제1 비교 신호 Vcmp1이 아니라, 에지 검출 신호 SE에 의해서 RS 플립플롭(44)이 리셋되고, 제어 신호 CNT는 로우 레벨이 되며, 충방전 회로(38)가 방전 상태로 설정된다.
계속해서 시각 t2에 출력 전압 Voutb가 최소 임계값 전압 Vmin보다 낮아지면, 제2 비교 신호 Vcmp2가 하이 레벨이 되고, RS 플립플롭(44)이 세트되고, 제어 신호 CNT가 하이 레벨이 된다. 그 결과, 충방전 회로(38)가 충전 상태로 전환되고 출력 전압 Voutb는 재차 상승하기 시작한다.
삼각파 발생 회로(30b)의 출력 전압 Voutb는 동기 제어를 행하지 않은 경우, 삼각파 발생 회로(30a)의 출력 전압 Vouta와 무관하게 생성되기 때문에, 파선으로 나타내는 바와 같이 위상이 어긋난 신호가 된다. 한편, 본 실시형태에 따른 삼각파 발생 회로(30)에서는 충방전 회로(38)는 제2 비교 신호 Vcmp2에 의해서 충전 상태로 설정된다. 또한, 충방전 회로(38)는 제1 비교 신호 Vcmp 및 에지 검출 신호 SE 중 빠르게 하이 레벨이 된 어느 하나의 신호에 의해 방전 상태로 설정된다.
그 결과, 출력 전압 Voutb의 피크 에지는 동기 신호 SYNCIN의 에지와 동시에 발생하도록 조절되고, 2개의 삼각파 발생 회로(30a, 30b)의 주파수 및 위상이 동기된다.
다음에, 이상과 같이 구성된 삼각파 발생 회로(30)의 응용예에 대해 설명한다. 도 8은, 실시형태에 따른 발광 장치(200)의 구성을 나타내는 회로도이다. 도 9는 도 8의 발광 장치(200)가 탑재되는 액정 텔레비전(300)의 구성을 나타내는 블록도이다. 액정 텔레비전(300)은 안테나(310)와 접속된다. 안테나(310)는 방송파를 수신하고 수신부(304)에 수신 신호를 출력한다. 수신부(304)는 수신 신호를 검파, 증폭하여 신호 처리부(306)로 출력한다. 신호 처리부(306)는 변조된 데이터를 복조하여 얻어지는 화상 데이터를 액정 드라이버(308)에 출력한다. 액정 드라이버(308)는 화상 데이터를 주사선마다 액정 패널(302)로 출력하고 영상, 화상을 표시한다. 액정 패널(302)의 배면에는 백 라이트로서 복수의 발광 장치(200)가 배치되어 있다. 본 실시형태에 따른 발광 장치(200)는 이러한 액정 패널(302)의 백 라이트로서 매우 적합하게 이용할 수 있다. 이하, 도 8에 돌아와, 발광 장치(200)의 구성 및 동작에 대해 상세하게 설명한다.
본 실시형태에 따른 발광 장치(200)는 EEFL(210), 제1 인버터(100a), 제2 인버터(100b)를 포함한다. EEFL(210)는 액정 패널(302)의 배면에 배치된다. 제1 인버터(100a), 제2 인버터(100b)는, DC/AC 컨버터이며, 직류 전원으로부터 출력되는 입력 전압 Vin을 교류 전압으로 변환하여 승압하고, EEFL(210)의 제1 단자(212), 제2 단자(214)에 각각, 제1 구동 전압 Vdrv1, 제2 구동 전압 Vdrv2를 공급한다. 제1 구동 전압 Vdrv1, 제2 구동 전압 Vdrv2는 서로 역상이 되는 교류 전압이다.
도 8에 있어서, EEFL(210)은 1개 나타나고 있지만, 복수를 병렬로 배치해도 좋다. 이하, 본 실시형태에 따른 제1 인버터(100a), 제2 인버터(100b)의 구성에 대해 설명한다. 제1 인버터(100a), 제2 인버터(100b)는 동일한 구성이 되고 있기 때문에, 이하에서는 양자를 구별하지 않고 인버터(100)라 총칭하여 설명을 행한다. 또한, 제1 인버터(100a)의 제어 회로(20) 및 제2 인버터(100b)의 제어 회로는, 각각 도 2의 시스템(400)에서의 제1 회로(410) 및 제2 회로(420)에 대응한다.
인버터(100)는 H 브릿지 회로(10), 트랜스(12), 전류 전압 변환부(14), 제어 회로(20), 커패시터(C10)를 포함한다.
H 브릿지 회로(10)는 제1 하이 사이드 트랜지스터(MH1), 제1 로우 사이드 트랜지스터(ML1), 제2 하이 사이드 트랜지스터(MH2), 제2 로우 사이드 트랜지스터(ML2)의 4개의 파워 트랜지스터를 포함한다.
제1 하이 사이드 트랜지스터(MH1)는, 일단이 입력 전압이 인가되는 입력 단자(102)에 접속되고, 타단이 트랜스(12)의 1차측 코일(12a)의 제1 단자에 접속된다. 제1 로우 사이드 트랜지스터(ML1)는 일단이 전위가 고정된 접지 단자에 접속되고, 타단이 1차측 코일(12a)의 제1 단자에 접속된다. 제2 하이 사이드 트랜지스터(MH2)는 일단이 입력 단자(102)에 접속되고, 타단이 직류 저지용 커패시터(C10)를 통해 1차측 코일의 제2 단자에 접속된다. 제2 로우 사이드 트랜지스터(ML2)는 일단이 접지 단자에 접속되고, 타단이 직류 저지용 커패시터(C10)를 통해 1차측 코일(12a)의 제2 단자에 접속된다.
전류 전압 변환부(14)는 트랜스(12)의 2차측 코일(12b)과 접지 사이에 설치 된다. 전류 전압 변환부(14)는 2차측 코일(12b)에 흐르는 전류, 즉 EEFL(210)에 흐르는 전류를 전압으로 변환하고 검출 전압 Vdet＇으로서 출력한다. 전류 전압 변환부(14)는 정류 회로(16), 필터(18)를 포함한다.
정류 회로(16)는 제1 다이오드(D1), 제2 다이오드(D2), 저항(R1)을 포함한다. 제1 다이오드(D1)는 애노드가 접지되고 캐소드가 2차측 코일(12b)의 일단에 접속되어 있다. 제2 다이오드(D2)의 애노드는 제1 다이오드(D1)의 캐소드와 접속된다. 저항(R1)은 제2 다이오드(D2)의 캐소드와 접지 사이에 설치된다. 2차측 코일(12b)에 흐르는 교류의 전류는 제1 다이오드(D1), 제2 다이오드(D2)에 의해서 반파 정류되어 저항(R1)에 흐른다. 저항(R1)에는 2차측 코일(12b)에 흐르는 전류에 비례한 전압 강하가 발생한다. 정류 회로(16)는 저항(R1)에서 발생한 전압 강하를 검출 전압 Vdet로서 출력한다.
필터(18)는 저항(R2), 커패시터(C1)를 포함한 로 패스 필터이다. 필터(18) 는 검출 전압 Vdet의 고주파 성분을 제거한 검출 전압 Vdet＇를 제어 회로(20)에 귀환한다.
제어 회로(20)는 귀환된 검출 전압 Vdet＇에 의거하여 H 브릿지 회로(10)의 제1 하이 사이드 트랜지스터(MH1), 제1 로우 사이드 트랜지스터(ML1), 제2 하이 사이드 트랜지스터(MH2), 제2 로우 사이드 트랜지스터(ML2)의 온 오프를 제어한다. H 브릿지 회로(10)의 제어에 의해서, 트랜스(12)의 1차측 코일(12a)에 스위칭 전압이 공급된다. 그 결과, 트랜스(12)에서 에너지 변환이 행해지고, 2차측 코일(12b)에 접속된 EEFL(210)에는 제1 구동 전압 Vdrv1이 공급된다.
이하, 제어 회로(20)의 구성에 대해 설명한다. 도 10은 본 실시형태에 따른 제어 회로(20)의 구성을 나타내는 회로도이다. 제어 회로(20)는 오차 증폭기(22), PWM 콤퍼레이터(24), 삼각파 발생 회로(30), 논리 제어부(80)를 포함하고, 1개의 반도체 기판 상에 일체 집적화된 기능 IC이다.
오차 증폭기(22)의 비반전 입력 단자에는 전류 전압 변환부(14)로부터 귀환된 검출 전압 Vdet＇가 입력되고, 반전 입력 단자에는 소정의 기준 전압 Vref가 입력된다. 기준 전압 Vref는 EEFL(210)의 발광 휘도에 따라 결정된다. 오차 증폭기(22)는 검출 전압 Vdet＇과 기준 전압 Vref의 오차에 따른 오차 전압 Verr를 출력한다.
삼각파 발생 회로(30)는 도 1의 삼각파 발생 회로(30)로서, 소정의 주파수의 삼각파형상의 삼각파 신호 Vosc를 생성한다.
PWM 콤퍼레이터(24)는 오차 증폭기(22)로부터 출력되는 오차 전압 Verr와, 삼각파 발생 회로(30)로부터 출력되는 삼각파 신호 Vosc를 비교하고, Verr＜Vosc일 때 하이 레벨, Verr＞Vosc일 때 로우 레벨이 되는 펄스폭 변조 신호(이하, PWM 신호라고 함) Vpwm을 생성한다. 이 PWM 신호 Vpwm은 삼각파 신호 Vosc, 주기 신호 Vq와 함께 논리 제어부(80)에 입력된다.
논리 제어부(80)는 PWM 신호 Vpwm, 삼각파 신호 Vosc, 주기 신호 Vq에 의거하여, H 브릿지 회로(10)의 제1 하이 사이드 트랜지스터(MH1), 제1 로우 사이드 트랜지스터(ML1), 제2 하이 사이드 트랜지스터(MH2), 제2 로우 사이드 트랜지스터(ML2)의 온 오프를 제어한다. 이하, 논리 제어부(80)에 대해 설명한다.
논리 제어부(80)는 삼각파 발생 회로(30)로부터 출력되는 삼각파 신호 Vosc의 2주기를 1사이클로 하여 H 브릿지 회로(10)를 제어한다. 보다 구체적으로는, 삼각파 신호 Vosc의 2주기를 제1 내지 제6의 6개의 기간으로 분할하고 스위칭 제어를 행한다. 도 11a~11h는 인버터(100)의 동작 상태를 나타내는 타임 차트이다. 도 11a는 오차 전압 Verr 및 삼각파 신호 Vosc를, 동 도면 11b는 PWM 신호 Vpwm, 동 도 11c는 주기 신호 Vq를, 동 도 11d~11g는 각각, 제1 하이 사이드 트랜지스터(MH1), 제2 하이 사이드 트랜지스터(MH2), 제1 로우 사이드 트랜지스터(ML1), 제2 로우 사이드 트랜지스터(ML2)의 상태를, 동 도 11h는 트랜스(12)의 1차측 코일(12a)의 제1 단자의 전위 Vsw를 나타낸다. 동 도 11d~11g에 있어서, 하이 레벨이 트랜지스터가 온인 상태를, 로우 레벨이 트랜지스터가 오프인 상태를 나타낸다. 또한, 동 도면에 있어서, 세로축 및 가로축은 설명을 간결하게 하기 위해서 적절히 확대, 축소되고 있다.
처음에, 제1 기간 φ1 내지 제6 기간 φ6의 분할에 대해 설명한다. 논리 합성부(42)는 삼각파 신호 Vosc가 그 보텀 에지로부터 오차 전압 Verr에 이를 때까지의 기간을 제1 기간 φ1이라 한다. 다음에 삼각파 신호 Vosc가 피크 에지에 이를 때까지의 기간을 제2 기간 φ2이라 한다. 다음에 삼각파 신호 Vosc가 보텀 에지에 이를 때까지의 기간을 제3 기간 φ3이라 한다. 다음에 삼각파 신호 Vosc가 재차 오차 전압 Verr에 이를 때까지의 기간을 제4 기간 φ4이라 한다. 다음에 삼각파 신호 Vosc가 재차 피크 에지에 이를 때까지의 기간을 제5 기간 φ5이라 한다. 다음에 삼각파 신호 Vosc가 재차 보텀 에지에 이를 때까지의 기간을 제6 기간 φ6이 라 한다. 이 분할은 PWM 신호 Vpwm 및 주기 신호 Vq에 의거하여 일반적인 논리 회로를 이용하여 구성할 수 있다.
다음에, 제1 기간 φ1 내지 제6 기간 φ6에서의 H 브릿지 회로(10)의 트랜지스터의 온 오프 상태에 대해 설명한다.
논리 제어부(80)는 제1 기간 φ1에 있어서, 제1 하이 사이드 트랜지스터(MH1) 및 제2 로우 사이드 트랜지스터(ML2)를 온하고, 그 외의 트랜지스터를 오프한다. 계속해서 제2 기간 φ2에 있어서, 제1 하이 사이드 트랜지스터(MH1)를 온하고, 그 외의 트랜지스터를 오프한다. 계속해서 제3 기간 φ3에 있어서, 제2 하이 사이드 트랜지스터(MH2)를 온하고, 그 외의 트랜지스터를 오프한다. 계속해서 제4 기간 φ4에 있어서 제1 로우 사이드 트랜지스터(ML1) 및 제2 하이 사이드 트랜지스터(MH2)를 온하고 그 외의 트랜지스터를 오프한다. 계속해서 제5 기간 φ5에 있어서 제2 하이 사이드 트랜지스터(MH2)를 온 하고 그 외의 트랜지스터를 오프한다. 계속해서 제6 기간 φ6에 있어서 제1 하이 사이드 트랜지스터(MH1)를 온하고 그 외의 트랜지스터를 오프한다. 그 후, 제1 기간 φ1로 되돌아온다.
이상과 같이 구성된 본 실시형태에 따른 인버터(100)의 동작을 설명한다. 도 12a 내지 12f는 본 실시형태에 따른 인버터(100)의 H 브릿지 회로(10)의 전류의 흐름을 나타내는 회로도이다. 도 12a 내지 12f는 각각, 제1 기간 φ1~ 제6 기간 φ6의 각 트랜지스터의 온 오프 상태 및 코일 전류 Isw 상태를 나타내고 있다.
도 12a에 나타내는 바와 같이, 제1 기간 φ1에서는 제1 하이 사이드 트랜지스터(MH1), 제2 로우 사이드 트랜지스터(ML2)가 온이 된다. 그 결과, 코일 전류 Isw는 제1 하이 사이드 트랜지스터(MH1), 1차측 코일(12a), 제2 로우 사이드 트랜지스터(ML2)의 경로에 흐른다. 이 때의 스위칭 전압 Vsw는 입력 전압 Vin에 거의 동일한 전압이 된다. 제1 기간 φ1에 코일 전류 Isw는 서서히 커져 간다.
계속해서 제2 기간 φ2에서는, 도 12b에 나타내는 바와 같이 제2 로우 사이드 트랜지스터(ML2)가 오프되고 제1 하이 사이드 트랜지스터(MH1)만이 온이 된다. 그 결과, 1차측 코일(12a)에 축적된 에너지에 의해서, 제2 하이 사이드 트랜지스터(MH2)의 보디 다이오드에 회생 전류가 흐른다. 이 동안 스위칭 전압 Vsw을 입력 전압에 거의 동일한 전압을 유지한다.
다음에, 제3 기간 φ3에서는, 도 12c에 나타내는 바와 같이, 제2 하이 사이드 트랜지스터(MH2)가 온으로 변환되고, 제1 하이 사이드 트랜지스터(MH1)가 오프된다. 이 때, 제2 기간 φ2에 있어서 제1 하이 사이드 트랜지스터(MH1)로부터 공급되고 있던 코일 전류 Isw는 제1 로우 사이드 트랜지스터(ML1)의 보디 다이오드를 통해 접지로부터 공급되게 된다. 제3 기간 φ3의 스위칭 전압 Vsw는 접지 전위(0V)보다도 제1 로우 사이드 트랜지스터(ML1)의 보디 다이오드의 순방향 전압 Vf만큼 낮은 마이너스의 값이 된다. 또한, 제1 기간 φ1에 1차측 코일(12a)에 축적된 에너지는, 제3 기간 φ3에 있어서 모두 2차측 코일(12b)에 전송되고 코일 전류 Isw는 0이 된다.
계속해서, 제4 기간 φ4에서는, 도 12d에 나타내는 바와 같이 제2 하이 사이드 트랜지스터(MH2)가 온을 유지한 상태에서, 제1 로우 사이드 트랜지스터(ML1)가 온으로 변환된다. 이 때, 스위칭 전압 Vsw는 접지 전위 부근에 고정된다. 또한, 코일 전류 Isw는 제2 하이 사이드 트랜지스터(MH2), 1차측 코일(12a), 제1 로우 사이드 트랜지스터(ML1)의 경로에서 1차측 코일(12a)의 오른쪽에서 왼쪽을 향해 흐른다. 제4 기간 φ4에 코일 전류 ISW는 서서히 커져 간다.
계속해서 제5 기간 φ5에서는, 도 12e에 나타내는 바와 같이 제2 하이 사이드 트랜지스터(MH2)의 온을 유지한 채로, 제1 로우 사이드 트랜지스터(ML1)를 오프로 전환한다. 그 결과, 제4 기간 φ4에 있어서 제1 로우 사이드 트랜지스터(ML1)에 흐르고 있던 코일 전류 Isw는 제1 하이 사이드 트랜지스터(MH1)의 보디 다이오드를 흐르게 된다. 이 때의 스위칭 전압 Vsw는 입력 전압 Vin보다도 보디 다이오드의 순방향 전압 Vf만큼 높은 전압이 된다.
계속해서 제6 기간 φ6에서는, 도 12f에 나타내는 바와 같이 제1 하이 사이드 트랜지스터(MH1)가 온으로 전환되고, 제2 하이 사이드 트랜지스터(MH2)가 오프 된다. 이 때, 제5 기간 φ5에 있어서 제2 하이 사이드 트랜지스터(MH2)로부터 공급되고 있던 코일 전류 Isw는 제2 로우 사이드 트랜지스터(ML2)의 보디 다이오드를 통해 접지로부터 공급되게 된다. 제6 기간 φ6의 스위칭 전압 Vsw는 입력 전압 Vin과 거의 동일해진다. 제4 기간 φ4에 1차측 코일(12a)에 축적된 에너지는, 제6 기간 φ6에 있어서 모두 2차측 코일(12b)에 전송되고 코일 전류 Isw는 0이 된다.
본 실시형태에 따른 인버터(100)에 의하면, H 브릿지 회로(10)를 구성하는 트랜지스터를 트랜스(12)의 2차측 코일(12b)에 흐르는 전류를 모니터하여 삼각파 신호 Vosc와 비교함으로써 구동한다. 따라서, 삼각파 신호 Vosc의 형상을 조절함으로써 각 트랜지스터의 온 오프의 타이밍을 유연하게 조절할 수 있다.
예를 들어, 본 실시형태에서는 제1 기간 φ1, 제4 기간 φ4의 길이는 삼각파 신호 Vosc의 보텀 에지로부터 피크 에지에 전이할 때의 기울기에 의존한다. 이 기울기는 도 1의 삼각파 발생 회로(30)에 있어서, 충전 전류를 조절함으로써 변화시킬 수 있다.
또한, 본 실시형태에서는 삼각파 신호 Vosc의 피크 에지로부터 보텀 에지까지의 전이 기간은 제3 기간 φ3, 제6 기간 φ6으로 설정된다. 제3 기간 φ3, 제6 기간 φ6의 길이는, 도 1의 삼각파 발생 회로(30)에 있어서 방전 전류를 조절함으로써 변화시킬 수 있다.
여기서, 1차측 코일(12a)에 축적되는 에너지는 제1 기간 φ1, 제4 기간 φ4의 길이에 의존한다. 또한, 제1 기간 φ1, 제4 기간 φ4에 있어서 축적된 에너지는 제3 기간 φ3, 제6 기간 φ6에 있어서 2차측 코일(12b)에 전송된다. 따라서, 트랜스(12)의 특성이나 구동 대상이 되는 EEFL(210)의 특성에 따라 삼각파 신호 Vosc의 형상이나 주기를 조절함으로써 고효율로 구동할 수 있다.
실시형태는 예시이며, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 여러 가지 변형예가 가능한 것, 또한 그러한 변형예도 본 발명의 범위에 있는 것은 당업자에게 이해되는 바이다.
도 1의 삼각파 발생 회로(30)에서는 논리 합성부(42)는 제1 비교 신호 Vcmp1와 에지 검출 신호 SE의 논리합을 생성하고, 그 논리합에 의해서 RS 플립플롭(44)을 세트하며, 제2 비교 신호 Vcmp2에 의해서 RS 플립플롭(44)을 리셋했지만 이것에는 한정되지 않는다. 예를 들어, 제2 비교 신호 Vcmp2와 에지 검출 신호 SE를 논 리 합성하고, 그 출력에 의해 RS 플립플롭(44)을 세트하며, 제1 비교 신호Vcmp1에 의해서 RS 플립플롭(44)을 리셋해도 좋다. 이 경우, 출력 전압 Vout의 보텀 에지를 에지 검출 신호 SE와 동기시킬 수 있다.
또한, 도 2의 시스템(400)에 있어서 삼각파 발생 회로(30)의 한 쪽을 마스터 측으로, 다른 쪽을 슬레이브측으로 설정했지만, 여기에도 한정되지 않는다. 예를 들어, 제1 회로(410), 제2 회로(420)의 양쪽의 삼각파 발생 회로(30a, 30b)에 대해서, 외부로부터 동기 신호를 부여하고 양쪽을 슬레이브로서 동작시켜도 좋다.
논리 제어부(80)에 의한 H 브릿지 회로(10)의 제어로서는 이하의 변형예가 생각된다.
본 변형예에 있어서, 논리 제어부(80)는 제5 기간 φ25에 있어서, 삼각파 신호 Vosc가 오차 전압 Verr에 이르고 나서 소정의 제1 오프 시간 Toff1이 경과할 때까지의 기간, 제1 하이 사이드 트랜지스터(MH1)를 오프해 두고, 제1 오프 시간 Toff1의 경과 후에 제1 하이 사이드 트랜지스터(MH1)를 온한다.
또한, 논리 제어부(80)는 제2 기간 φ2에 있어서도 삼각파 신호 Vosc가 오차 전압 Verr에 이르고 나서 소정의 제2 오프 시간 Toff2가 경과할 때까지의 기간, 제2 하이 사이드 트랜지스터(MH2)를 오프해 두고, 제2 오프 시간 Toff2의 경과 후에 제2 하이 사이드 트랜지스터(MH2)를 온한다. 제1 오프 시간 Toff1, 제2 오프 시간 Toff2는 삼각파 신호 Vosc의 주기에 따라 50ns에서 200ns정도로 설정해도 좋다.
도 13a~13e는 변형예에 따른 인버터(100)의 동작 상태를 나타내는 타임 차트이다. 도 13a는 제1 하이 사이드 트랜지스터(MH1)의, 동 도 13b는 제2 하이 사이 드 트랜지스터(MH2)의, 동 도 13c는 제1 로우 사이드 트랜지스터(ML1)의, 동 도 13d는 제2 로우 사이드 트랜지스터(ML2)의 온 오프 상태를 나타내고, 동 도 13e는 스위칭 전압 Vsw를 나타낸다.
제5 기간 φ5에 제2 하이 사이드 트랜지스터(MH2)를 계속 오프하면, 코일 전류 Isw가 제2 하이 사이드 트랜지스터(MH2)의 보디 다이오드(기생 다이오드)에 흐르기 때문에, 순방향 전압 Vf분의 전압 강하가 발생하고 전력 손실이 커진다. 따라서, 본 변형예에서는 제5 기간 φ5에 있어서 소정의 제1 오프 시간 Toff1이 경과한 후에, 제1 하이 사이드 트랜지스터(MH1)를 온한다. 그 결과, 도 13e에 나타나는 바와 같이, 스위칭 전압 Vsw는 제1 오프 시간 Toff1 경과 후에 입력 전압 Vin으로 낮아진다. 이 때, 제1 하이 사이드 트랜지스터(MH1)의 보디 다이오드에 흐르고 있던 코일 전류 Isw는 제1 하이 사이드 트랜지스터(MH1)에 흐르기 때문에 전력 손실을 저감할 수 있다. 또한, 제1 오프 시간 Toff1을 적절히 설정함으로써 제1 하이 사이드 트랜지스터(MH1)와 제1 로우 사이드 트랜지스터(ML1)가 동시에 온하여 관통 전류가 흐르는 것을 방지할 수 있다.
동일하게, 제2 기간 φ2에 있어서도 제2 하이 사이드 트랜지스터(MH2)를 계속 오프하면 그 보디 다이오드에 전류가 흐르기 때문에 전력 손실이 커진다. 따라서, 소정의 제2 오프 시간 Toff2가 경과한 후에, 제2 하이 사이드 트랜지스터(MH2)를 온함으로써 제2 하이 사이드 트랜지스터(MH2)에 전류를 흘림으로써 전력 손실을 저감할 수 있다.
제1 오프 시간 Toff1 및 제2 오프 시간 Toff2는 트랜스(12)의 특성에 따라서 결정하면 좋고, 30ns에서 150ns 정도의 범위에서 설정하는 것이 바람직하다. 보다 적합하게는 50ns에서 100ns의 범위에서 설정한 경우에 전력 손실을 저감할 수 있다.
본 실시형태에 있어서, 제어 회로(20)는 모두 일체 집적화되어 있어도 좋고, 혹은 그 일부가 디스크리트 부품이나 칩 부품으로 구성되어 있어도 좋다. 또한, 제어 회로(20)는 H 브릿지 회로(10)를 포함하여 집적화되어도 좋다. 어느 부분을 어느 정도 집적화할지는 인버터(100)의 사양, 코스트나 점유 면적 등에 의해 결정하면 좋다.
본 실시형태에 있어서, 논리 회로의 하이 레벨, 로우 레벨의 논리값의 설정은 일례이며, 인버터 등에 의해서 적절히 반전시킴으로써 자유롭게 변경하는 것이 가능하다. 예를 들어, 논리 제어부(80)는 피크 에지와 보텀 에지를 반전하고, 제1 기간 φ1로부터 제6 기간 φ6의 제어를 행해도 좋다.
실시형태에 있어서, H 브릿지 회로(10)를 구성하는 트랜지스터 중 하이 사이드측의 트랜지스터를 N채널 MOSFET로 구성하는 경우에 대해 설명했지만, P채널 MOSFET를 이용해도 좋다.
실시형태에서는, 발광 장치(200)에 있어서 EEFL(210)의 양단에 인버터(100)를 접속하고, 역상의 구동 전압으로 구동하는 경우에 대해 설명했지만, 이것에는 한정되지 않는다. 또한, 구동 대상의 형광관은 EEFL로 한정되는 것이 아니고, CCFL 등 다른 형광관이라도 좋다. 또한, 본 실시형태에 따른 인버터(100)에 의해 구동되는 부하는 형광관에 한정되는 것이 아니고, 그 외, 교류의 고전압을 필요로 하는 여러 가지 디바이스의 구동에 적용할 수 있다.
실시형태에서는 삼각파 발생 회로(30)의 응용예로서 인버터(100)에 대해 설명했지만, 이것에는 한정되지 않는다. 본 실시형태에 따른 삼각파 발생 회로(30)는 실시형태에서 설명한 인버터(100)의 외에, 스위칭 레귤레이터 등의 전원 장치나, 모터 드라이버 등에 있어서 동기 제어를 행하고자 하는 경우에도 매우 적합하게 사용할 수 있다.
실시형태에 의거하여 본 발명을 설명했지만, 실시형태는 본 발명의 원리, 응용을 나타내고 있음에 지나지 않고, 실시형태에는 청구의 범위에 규정된 본 발명의 사상을 이탈하지 않는 범위에 있어서 많은 변형예나 배치의 변경이 가능하다.
본 발명은 삼각파 신호의 생성을 필요로 하는 전자 회로에 이용할 수 있다.

Claims (8)

  1. 일단의 전위가 고정된 커패시터와,
    상기 커패시터를 충전 또는 방전하는 충방전 회로와,
    상기 커패시터의 타단에 나타나는 출력 전압을 소정의 최대 임계값 전압과 비교하여 비교 결과에 따른 제1 비교 신호를 출력하는 제1 콤퍼레이터와,
    상기 출력 전압을 상기 최대 임계값 전압보다 낮은, 소정의 최소 임계값 전압과 비교하여 비교 결과에 따른 제2 비교 신호를 출력하는 제2 콤퍼레이터와,
    외부로부터 입력되어 본(本) 삼각파 발생 회로에 의해 생성되는 삼각파 신호의 대략 1/2배의 주파수를 갖는 동기 신호의 에지를 검출하고, 에지마다 소정 레벨이 되는 에지 검출 신호를 출력하는 에지 검출 회로와,
    상기 제1, 제2 콤퍼레이터로부터 출력되는 제1, 제2 비교 신호를 참조하여 상기 출력 전압이 상기 최대 임계값 전압보다 높아지면 상기 충방전 회로를 방전 상태로 설정하고, 상기 출력 전압이 상기 최소 임계값 전압보다 낮아지면 상기 충방전 회로를 충전 상태로 설정하는 충방전 제어부를 구비하고,
    상기 충방전 제어부는 상기 에지 검출 회로로부터 출력되는 에지 검출 신호가 상기 소정 레벨이 되면, 상기 충방전 회로의 충방전 상태를 전환하는 것을 특징으로 하는 삼각파 발생 회로.
  2. 청구항 1에 있어서, 상기 충방전 제어부는
    상기 제1 콤퍼레이터로부터 출력되는 상기 제1 비교 신호와, 상기 에지 검출 신호의 논리합을 출력하는 논리 합성부와,
    상기 논리 합성부의 출력 신호와, 상기 제2 비교 신호에 의해서 세트, 리셋되는 플립플롭을 포함하는 것을 특징으로 하는 삼각파 발생 회로.
  3. 청구항 1에 있어서, 상기 충방전 제어부는
    상기 제2 콤퍼레이터로부터 출력되는 상기 제2 비교 신호와, 상기 에지 검출 신호의 논리합을 출력하는 논리 합성부와,
    상기 논리 합성부의 출력 신호와 상기 제1 비교 신호에 의해서 세트, 리셋되는 플립플롭을 포함하는 것을 특징으로 하는 삼각파 발생 회로.
  4. 청구항 2 또는 청구항 3에 있어서, 상기 충방전 회로는
    상기 커패시터에 전류를 흘려 넣는 제1 전류원과,
    상기 커패시터로부터 전류를 뽑아내는 제2 전류원을 포함하고,
    상기 플립플롭의 출력 신호에 의해 상기 제1, 제2 전류원의 온 오프를 제어하는 것을 특징으로 하는 삼각파 발생 회로.
  5. 청구항 2 또는 청구항 3에 있어서, 상기 플립플롭의 출력 신호를 1/2 분주하는 분주기를 더 구비하고, 상기 분주기의 출력 신호를 삼각파 발생 회로의 외부에 상기 동기 신호로서 출력하는 것을 특징으로 하는 삼각파 발생 회로.
  6. 트랜스와,
    일단이 입력 전압이 인가되는 입력 단자에 접속되고, 타단이 상기 트랜스의 1차측 코일의 제1 단자에 접속된 제1 하이 사이드 트랜지스터와,
    일단이 전위가 고정된 전위 고정 단자에 접속되고, 타단이 상기 1차측 코일의 제1 단자에 접속된 제1 로우 사이드 트랜지스터와,
    일단이 상기 입력 단자에 접속되고, 타단이 상기 1차측 코일의 제2 단자에 접속된 제2 하이 사이드 트랜지스터와,
    일단이 상기 전위 고정 단자에 접속되고, 타단이 상기 1차측 코일의 제2 단자에 접속된 제2 로우 사이드 트랜지스터와,
    상기 트랜스의 2차측 코일의 전류를 전압으로 변환하고 검출 전압으로서 출력하는 전류 전압 변환부와,
    삼각파 신호를 생성하는 청구항 1 내지 청구항 5 중 어느 한 항에 기재된 삼각파 생성 회로와,
    상기 검출 전압과 소정의 기준 전압의 오차에 따른 오차 전압을 출력하는 오차 증폭기와,
    상기 오차 증폭기로부터 출력되는 상기 오차 전압 및 상기 삼각파 생성 회로에 의해 생성되는 상기 삼각파 신호에 의거하여 상기 제1, 제2 하이 사이드 트랜지스터 및 상기 제1, 제2 로우 사이드 트랜지스터의 온 오프를 제어하는 논리 제어부를 구비하는 것을 특징으로 하는 인버터.
  7. 형광 램프와,
    상기 형광 램프의 양단에 설치되고, 상기 형광 램프에 대해 서로 역상의 구동 전압을 공급하는 청구항 6에 기재된 두 개의 인버터를 구비하는 것을 특징으로 하는 발광 장치.
  8. 액정 패널과,
    상기 액정 패널의 배면에 배치되는 복수의 청구항 7에 기재된 발광 장치를 구비하는 것을 특징으로 하는 액정 텔레비전.
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